【課題】
【解決手段】ここに述べる好適な実施形態は、不良ビットポインタを用いた余剰性を有するメモリ構造と関連している。１つの好適な実施形態では、データが第１の複数のメモリセルに書き込まれ、該メモリセルの１つにデータが書き込まれるときにエラーが検出される。該検出されたエラーに応じて、ポインタが第２の複数のメモリセルに書き込まれ、該ポインタは該第１の複数のメモリセルの中のどれにエラーが含まれているかを特定する。読み出し操作の間に、該データが該第１の複数のメモリセルから読み出され、該ポインタが該第２の複数のメモリセルから読み出される。該ポインタから、該エラーを含む該メモリセルが特定され、該エラーは訂正される。他の好適な実施形態も示され、該好適な実施形態のそれぞれは単独で又はお互いに組み合わせて使用することができる。
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【課題】 データ書換えモードになっているときに動作モード選択端子にノイズが重畳した場合であっても他のモードに切替わるおそれのない電子制御装置を実現する。
【解決手段】 モード決定回路２２は、リセット信号が非アクティブになったときにラッチ回路Ｌ１がラッチした動作モード選択端子Ｔ１およびテストモード遷移イネーブル端子ＭＤ０の各レベルがそれぞれＬ，Ｈである場合に、動作モードを書換えモードに決定する。このため、データ書換えモードに変化した以降に動作モード選択端子Ｔ１にノイズが重畳した場合であっても他のモードに切替わるおそれがない。 （もっと読む）

【課題】安定的な回路動作を実行する半導体装置を提供する。
【解決手段】この回路は、入力信号及び制御信号の第１状態に応答して第１ノードをプルアップするプルアップ駆動部、入力信号の第２状態に応答して第２ノードをプルダウンするプルダウン駆動部、第１ノードと第２ノードとの間に接続された少なくとも一つのヒューズ、第２ノードの状態を維持する出力信号を発生するラッチ、及び入力信号が第２状態の場合に第１状態を維持し、入力信号が第１状態に遷移すると第１状態を維持したのち所定時間の後に第２状態に遷移する前記制御信号を発生する制御部で構成されている。よって、前記半導体装置はヒューズを切断するプロセスが進行された後にヒューズが完全に切断されていなくてもプルアップ駆動手段またはプルダウン駆動手段をターンオフすることによって不必要な電流の流れることを事前に防止することができる。 （もっと読む）

【課題】製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の有機メモリおよび当該有機メモリを有する半導体装置を提供することを目的とする。また、信頼性が高く、安価な半導体装置の提供を課題とする。
【解決手段】第１の方向に延びた複数のビット線と、第１の方向と垂直な第２の方向に延びた複数のワード線と、記憶素子部を備えたメモリセルと、複数のメモリセルからなるメモリセルアレイとを有し、記憶素子部は、ビット線を構成する導電層とワード線を構成する導電層との間に設けられた有機化合物層を有し、当該有機化合物層に、無機化合物と有機化合物とを混合して設けられた層を設けることを特徴としている。 （もっと読む）

【課題】本発明は、電気ヒューズ素子を記憶素子に用いたＯＴＰメモリにおいて、容易にテストできるようにする。
【解決手段】たとえば、テスト信号ＴＥＳＴの入力により、通常動作信号が非活性の状態になると、ｅ−ｆｕｓｅ素子１２に並列に接続された保護トランジスタ１３が活性化される。この状態において、通常のリード動作を行うと、あたかもｅ−ｆｕｓｅ素子１２のゲート絶縁膜が破壊状態にあるかのような出力信号が、記憶セル１１よりデータ線ＤＬ上に出力される。こうして、ｅ−ｆｕｓｅ素子１２が実際に保持している情報とは異なる情報を読み出すようにすることで、実際に書き込みを行うことなしに、未プログラム状態のｅ−ｆｕｓｅ素子１２の読み出し可否試験を擬似的に行う構成となっている。 （もっと読む）

【課題】ＦＵＳＥ素子等を有する１回だけ書き込みが可能な記憶素子を用いて複数回の書き込みを可能にするとともに、回路規模を低減する。
【解決手段】セル群指定回路２０２のビットセル１００におけるＦＵＳＥ素子の切断状態に応じて、デコード回路２０３から出力される選択信号２１１〜２１４が選択的にＨｉｇｈになる。そこで、何れかのトランスファゲート２２１・２２３が導通状態になって、データの書き込みや読み出しの行われるデータビットセル群２０１ａ〜２０１ｃが選択される。したがって、セル群指定回路２０２内のＦＵＳＥ素子を順次切断することによって、記憶データを複数回書き換えることができる。 （もっと読む）

【課題】セキュリティ回路を備える半導体メモリに対して実行する全体機能テストのテストコストを低減させることを課題とする。
【解決手段】メモリ専用テスタ３０のバッファには、入力パターンデータＩＰと出力期待値データＥＰとが格納されている。読み出された入力パターンデータＩＰに含まれるアドレスは、半導体メモリ１０に転送され、セキュリティ回路１１においてデスクランブル処理される。デスクランブル処理されたアドレスは、アドレス変換回路１２においてメモリコア１３のチェックパターンＣＰが格納された領域を指定するアドレスに変換される。メモリコア１３から出力されたデータ（チェックパターンＣＰ）は、セキュリティ回路１１でスクランブル処理され、メモリ専用テスタ３０に転送される。メモリ専用テスタ３０では、期待値データＥＰ１と読み出されたデータとの間で比較処理が行われる。 （もっと読む）

【課題】 製造時以外にデータの書き込みが可能であり、書き換えによる偽造を防止可能な半導体装置を提供することを目的とする。さらに、本発明は、単純な構造のメモリから構成される安価な半導体装置およびその駆動方法の提供を課題とする。
【解決手段】複数のメモリセルを含むメモリセルアレイを有する有機メモリと、有機メモリを制御する制御回路と、アンテナとを有し、メモリセルアレイは、第１の方向に延在するビット線と、第１の方向と垂直な第２の方向に延在するワード線とを複数有し、複数のメモリセルの各々は、ビット線とワード線の間に設けられた有機化合物層を設け、光学的作用または電気的作用を有機化合物層に加えることによってデータを書き込むことを特徴とする。 （もっと読む）

本発明はワンタイム・プログラマブル・メモリ・デバイスに関連する。そのようなメモリ・デバイスを特に簡単で信頼性の高いものにするために、デバイスは電圧供給ラインＢＬと接地Ｇｎｄとの間に直列に接続されたＭＯＳ選択トランジスタＴ１およびＭＯＳメモリ・トランジスタＴ２を備えることが提案される。デバイスは、さらに、選択トランジスタＴ１のゲート、メモリ・トランジスタＴ２のゲート、および電圧供給ラインＢＬに所定の電圧Ｖｓｅｌ,Ｖｃｔｒｌ,Ｖｐｒｏｇを加えるプログラミング手段を備える。加えられた電圧Ｖｓｅｌ,Ｖｃｔｒｌ,Ｖｐｒｏｇは、メモリ・トランジスタＴ２を強制的にスナップバック・モードに入れ、結果としてメモリ・トランジスタＴ２のドレイン接合を熱的に損傷させる電流を生じさせるように、選択される。本発明は同様に、ワンタイム・プログラマブル・メモリにプログラムを書き込む対応する方法に関する。
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コンピュータデバイス内の破損した命令を更新するアーキテクチャである。コンピュータデバイスはブートローダルーチンを記憶するためのフラッシュメモリ（４１８）と、コンピュータデバイス内にあり、バウンダリスキャンバス上に作用的に配置された、ブートローダルーチンを処理するための少なくとも１つのバウンダリスキャンデバイス（５０８）とを格納するためのハウジング（５００）を含んでいる。ハウジングは更新された命令がそれを介して伝送され、電力が供給されるバウンダリスキャンポートを含んでいる。ポートはラベル、カバーの下、またはバッテリウェルのようなデバイスのオーナーによるアクセスが制限される位置に隠されている。
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