【課題】 書き込み装置の書き込み電源のみで書き込みを可能とする。
【解決手段】内部電源をオフになると、書き込み電源領域４１０、および、内部電源領域４２０には、内部電源が供給されず、電源スイッチ４５０が、オフになり、書き込み電源領域４１０と内部電源領域４２０とは電源パターンが不導通になる。接続コネクタ５００からの書き込み電源をオンになると、書き込み電源が、データ格納回路４１１、書き込み制御回路４１２に供給される。ここで、電源スイッチ４５０がオフなので、書き込み電源は、内部電源領域４２０には、供給されない。接続コネクタ５００、書き込み用ピン４０３を経由し、書き込み制御情報、書き込みデータが書き込み制御回路４１２に入力される。書き込み制御回路４１２は、書き込み制御情報に基づき、書き込みデータをデータ格納回路４１１に書き込む。 （もっと読む）

【課題】半導体装置を製造する際の信頼性試験を適切に行うこと。
【解決手段】半導体装置の製造方法は、半導体チップ（２、２ａ〜２ｄ）が有する全ての通常メモリセルに対する冗長メモリセルで置換された通常メモリセルの割合を示す置換率の高低に基づいて前記半導体チップに対して行うべき信頼性試験の条件を決定するステップ（Ｓ３１、Ｓ５０）を具備する。置換率の高低に基づいて信頼性試験の条件を決定することで半導体装置を製造する際の信頼性試験が適切に行われる。より具体的には、置換率が高いすなわち程度の悪い半導体チップに対しては入念な信頼性試験を行い、置換率が低いすなわち程度の良い半導体チップに対しては比較的簡易な信頼性試験を行うことが可能になる。したがって、信頼性試験の所要時間と半導体装置の製造コストとが削減される。 （もっと読む）

【課題】余分なインターフェース回路等を必要とせず、記憶情報を光学的に設定して電気的に書き込むことができる不揮発性メモリ回路および装置を提供する。
【解決手段】第１のインバータ２１および第２のインバータ２２からなるフリップフロップ２０と、前記フリップフロップの非反転出力端子Ｃと接地線ＧＮＤとの間に接続された第１のＭＩＳ型トランジスタ１１と、前記フリップフロップの反転出力端子Ｃ＿と前記接地線との間に接続された第２のＭＩＳ型トランジスタ１２と、前記第１のＭＩＳ型トランジスタおよび第２のＭＩＳ型トランジスタのゲートに接続された書込ワード線ＷＬＷとを備えた不揮発性メモリ回路であって、前記フリップフロップの前記非反転出力端子と前記接地線との間に接続された第１のフォトダイオード４１と、前記フリップフロップの前記反転出力端子と前記接地線との間に接続された第２のフォトダイオード４２とを有する。 （もっと読む）

【課題】本発明は、データの再書き込みが不可能な不揮発性半導体記憶装置において、誤動作により回路を構成する素子が破壊されるのを防止できるようにする。
【解決手段】たとえば、読み出し動作時に、書き込み動作指示信号ＷＥが異常入力されたとする。すると、書き込み動作制御組み合わせ回路２０は、ＶＤＤ（たとえば、１．５Ｖ）なる書き込み制御信号ＳＬを出力し、書き込みゲート１３を活性化させる。一方、上記書き込み動作指示信号ＷＥの異常入力が、読み出し動作制御順序回路３０の非同期リセット端子（ｒｅｓｅｔ）に入力されると、読み出し動作制御順序回路３０は、直ちに、イコライズ信号ＥＱＬ、参照電位制御信号ＲＥＦＥ、および、差動アンプ制御信号ＳＡＥを非活性状態とし、読み出し動作を停止する。 （もっと読む）

【課題】オープン系の故障に起因した多重選択の不具合を簡易に検出し得るアドレスデコーダおよびその検査装置を提供する。
【解決手段】アドレスデコーダ１０では、ＭＯＳトランジスタＮ11〜Ｎ14のそれぞれについてＭＯＳトランジスタＮ11〜Ｎ14のドレイン側またはソース側の少なくとも一方でアースＥとデコード出力端子Ｐｏとの間に抵抗Ｒ10〜Ｒ13を介在させ、またこのデコード出力端子Ｐｏを抵抗Ｒ21を介して電源電圧Ｖddに接続し、さらにデコード出力端子Ｐｏを非反転入力に接続するとともにＭＯＳトランジスタＮ11〜Ｎ14がすべてオン状態にあるときの抵抗Ｒ10〜Ｒ13による並列合成抵抗と抵抗Ｒ21とによる電源電圧Ｖddの分圧よりも高い電位がこの非反転入力に入力されたことを検出可能なコンパレータＣｐ10を備える。 （もっと読む）

【課題】メモリの大容量化と図りつつ、消費電力を軽減でき、且つ、消費電力を一定にする。
【解決手段】メモリを、複数のメモリブロックを対称に配置して構成する。また、メモリに供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。さらに、当該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。このようにすることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおいて、消費電流を一定にできる。 （もっと読む）

【課題】ノイズ耐圧を向上させる。
【解決手段】レイアウト的に内部で長く細く、かつ電源ラインやＧＮＤラインに近接している一番センシティブなノイズ検知ラインＳ０１０の電圧をシステムクロックＳ００１で取り込む。レイアウト固定ロジック０１２を搭載し、ノイズ検知ラインＳ０１０の電圧がノイズ等により、変化した場合のみ、レイアウト固定ロジック０１２から第１検知データＳ１０２が“Ｌ”出力される。第１検知データＳ１０２によりメモリ０２０の回路動作を変化させることで、ノイズ耐圧向上が可能となる。 （もっと読む）

【課題】製造時間を短縮できる半導体装置を提供する。
【解決手段】まず、ステップＳ１において、１２７ビット長の元データ（ビット列）［１２６：０］が入力される。次に、ステップＳ２へ進み、ステップＳ１で入力されたビット列［１２６：０］のうち”１”であるビットが半分より多い（すなわち６４個以上）であるかどうかを判定する。そして、６４個以上である場合にはステップＳ３へ進む。次に、ステップＳ３において、ビット列［１２６：０］を反転させるとともに、反転ビットであるビット［１２７］＝１とする。そして、ステップＳ５へ進む。次に、ステップＳ５において、ビット列［１２６：０］およびビット［１２７］にそれぞれ対応するヒューズをＬＴする。 （もっと読む）

【課題】ナンドフラッシュメモリ素子のプログラムディスターバンス特性を評価するためのチャネルブースティング電圧の測定方法を提供する。
【解決手段】チャネルブースティング電圧の特定方法は、パスディスターバンスのしきい値電圧測定段階(S201〜S209)、プログラムディスターバンスのしきい値電圧測定段階(S211〜S219)及びチャネルブースティング電圧測定段階(S221及びS223)を含み、具体的には、消去状態の選択されたセルの第１のしきい値電圧を測定する段階と、消去状態の非選択されたセルの第２のしきい値電圧を測定する段階と、プログラム動作時に印加されるパスバイアス時の第２のしきい値電圧を検出し、第１のしきい値電圧が測定される時に印加された第１のパスバイアスのレベルを検出する段階、及び検出された第１のパスバイアスのレベルを用いてチャネルブースティング電圧を測定する段階を含む。 （もっと読む）

【課題】フラッシュメモリなどの半導体メモリについて、データの書込／消去が正常にできた場合の回数を測定できるようにする。
【解決手段】データの書込／消去が正常にできた場合の回数又はできなかった場合の回数を測定し、それをメモリなどに記憶しておき、試験終了後にその回数を解析することによって、被試験半導体デバイスが規定よりも大幅に少ない回数書込／消去の可能な（すなわち書込／消去を高速に行うことができる）高性能のデバイス、又は規定の回数ぎりぎりで書込／消去の可能な通常性能のデバイスであるというようなグレード分類を行う。 （もっと読む）