【課題】ＣＰＵはＳＲＡＭ異常が自発的に行う学習又は受動的に行う学習の何れで発生したかを判断し受動的に行う学習で発生した場合に学習結果を表示させる技術を提供する。
【解決手段】
電源第１系統より電力を受給し、不揮発性の第１記憶部にデータを書込む装置は、書込要求判定データを発生源に応じ記憶し、揮発性の第２記憶部に書込要求判定データが書込まれている場合に電源第２系統より電力を受給し、書込対象データと書込要因とを記憶する第３記憶部に記憶された書込対象データを第１記憶部に書込み、第３記憶部に記憶された書込要因がユーザ受付の場合に第１記憶部への書込対象データの書込結果を表示し、第３記憶部がデータ異常で初期化された場合に第２記憶部にユーザ受付を示す書込要求判定データが記憶されるときは第１記憶部への書込対象データの書込結果を表示する。従って制御結果を適切に表示できる。 （もっと読む）

【課題】ユーザに制御結果を誤解させない学習制御の技術を提供する。
【解決手段】車両の電源から導かれる第１系統より電力の供給を受け、不揮発性の第１記憶部にデータを書き込むデータ書込装置は、書込要求に応答して、電源から導かれる第２系統より電力の供給を受け、データを記憶可能な第２記憶部に記憶された書き込みの対象データを、第１記憶部に書き込み、主電源からの電力供給が停止した後に開始する際は所定の初期表示を行う表示装置に、第１記憶部へのデータの書込結果を表示させ、第１記憶部に書込む際に、第１系統からの電力供給が停止された後に開始された場合は、第２記憶部に記憶された対象データを第１記憶部に書き込む第２書込手段は、書込要求を制御手段から受け付けたときに有効化し、書込要求をユーザから受け付けたときに有効化しない。このため、ユーザに制御結果を誤解させない学習制御を実現することができる。 （もっと読む）

【課題】上位システムに負担をかけず、半導体記憶装置がメモリセルの劣化を自ら検知できる半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、メモリセルアレイ１１０と、第１の選択部１４０と、第２の選択部１５０と、ＦＩＦＯメモリ１６０と、劣化セル検査部１７０を備えている。ＦＩＦＯメモリ１６０から排出されたアドレス情報に対応する検査対象メモリセル１１１ｔから、第１の記憶情報を読み出す。Ｓ個のメモリセル１１１ｒ１、１１１ｒ２、・・・から記憶情報を読み出す。そして、劣化セル検査部１７０が、それらの読み出された記憶情報に統計処理を施して第２の記憶情報（基準値）Ｉｒｅｆを得る。劣化セル検査部１７０は、第１の記憶情報と基準値Ｉｒｅｆとを比較して差分を算出する。この差分が予め定められたしきい値の範囲外であれば、検査対象メモリセル１１１ｔは「劣化セル」と判定する。 （もっと読む）

【課題】マイコンの仕様に関係なく使うことのできる汎用性の高い電気機器等を提供する。
【解決手段】本発明に係る電気機器は、不揮発性メモリと、所定電圧にプルダウン若しくはプルアップされた時に不揮発性メモリのデータの書換えを可能にする書込み制御端子と、不揮発性メモリのデータの書換えを行うＲＯＭライタから出力された信号を入力する信号端子と、書込み制御端子の電圧を所定電圧に切換える切換手段と、信号端子に入力された信号を、不揮発性メモリに書き込むためのデータ信号と、切換手段を制御するためのトリガー信号とに分離する分離手段と、を備えたものである。 （もっと読む）

【課題】電源の遮断時に残留電位を速やかに放電することができる半導体メモリの内部電源のスタートアップ回路を提供する。
【解決手段】放電回路４０が、放電用のＮＭＯＳトランジスタＮ４〜Ｎ６、電位補償用のＮＭＯＳトランジスタＮ７、及びカップリング容量により配線Ｇの電位を引き下げるＤＭＯＳトランジスタＤ２を含んで構成されている。電源電圧ＶＣＣの遮断時に、ＤＭＯＳトランジスタＤ２及びＮＭＯＳトランジスタＮ７により配線Ｇの電位がマイナス電位に引き下げられ、ＮＭＯＳトランジスタＮ４〜Ｎ６が動作して、配線Ｄ、Ｅ、Ｆの残留電荷を引き下げ、放電する。 （もっと読む）

【課題】スタンバイ時のリーク現象を評価するための試験を行う際の時間を短縮することが可能なメモリを提供する。
【解決手段】このクロスポイント型のダイオードＲＯＭ（メモリ）は、導電層２ｃと、導電層２ｃにカソードが接続されるダイオード３を含むメモリセル４と、メモリセル４に記憶されるデータが読み出されるソース線Ｓ０（Ｓ１〜Ｓ３）と、ソース／ドレイン領域の一方がビット線ＢＬに接続され、ソース／ドレイン領域の他方がＨレベルの電位（Ｖ_ＤＤ）に接続され、スタンバイ時のリーク現象を評価するための試験を行う際にオン状態となるｎチャネルトランジスタ５とを備える。 （もっと読む）

【課題】十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することを課題とする。
【解決手段】切断済みと未切断とで抵抗値が異なる第１のヒューズ素子（１１５）と、通常モードと試験モードとで異なる基準電圧を出力する基準電圧出力回路（１０４）と、前記第１のヒューズ素子の抵抗値に応じた読み出し電圧と前記基準電圧出力回路により出力される基準電圧とを比較する電圧比較回路（１０３）とを有することを特徴とするヒューズ素子読み出し回路が提供される。 （もっと読む）

【課題】電子回路において、プリント回路基板を大型化させることなく、複数個の不揮発性メモリにそれぞれ別のデータを書き込めるようにする。
【解決手段】単一のコネクタ４と、第１系統の信号伝送ライン１０と、第２系統の信号伝送ライン２０を設ける。信号伝送ライン１０は、第１トランジスタ１１、１２のスイッチング動作により、コネクタ４を介してデータ送信装置１００から送信されたデータをＥＥＰＲＯＭ２に伝送する。信号伝送ライン２０は、第２トランジスタ２１、２２のスイッチング動作により、コネクタ４を介してデータ送信装置１００から送信されたデータをシリアルフラッシュメモリ３に伝送する。制御部５は、第１トランジスタ１１、１２及び第２トランジスタ２１、２２を排他的にオン／オフさせ、ＥＥＰＲＯＭ２又はシリアルフラッシュメモリ３に排他的に書き込む。 （もっと読む）

【課題】メモリデバイスへの書き込み動作にかかる時間を従来よりも短縮するメモリコントローラを提供する。
【解決手段】メモリコントローラ１０には、内蔵する揮発性メモリ２２ａ、２２ｂから対応する不揮発性メモリ２１ａ、２１ｂへのデータのコピーが可能になっているメモリデバイス２０ａ、２０ｂが接続される。メモリコントローラ１０からメモリデバイス２０ａ、２０ｂの揮発性メモリ２２ａ、２２ｂにデータが書き込まれると、メモリデバイス２０ａ、２０ｂ内で、揮発性メモリ２２ａ、２２ｂから不揮発性メモリ２１ａ、２１ｂにデータのコピーが行われる。メモリコントローラ１０は、不揮発性メモリ２１ａに書き込まれたデータを、揮発性メモリ２２ｂに書き込まれたデータを用いてベリファイする。 （もっと読む）

【課題】ワード線およびビット線接続部、列デコーダ、ワード線ドライバ、正確な復号化、感知、および多重化が正常に動作することを保証するために、未プログラムＯＴＰメモリをテストするための回路を提供する。
【解決手段】ＯＴＰテストシステムには、列テスト回路および行テスト回路の一方または両方が含まれる。列テスト回路は、テストワード線の活性化に応じて、読み出し動作中にプログラム済みＯＴＰメモリセルによって供給される電圧レベルと同様の電圧レベルに全てのビット線を充電する。ビット線電圧は、感知することができ、それによって、列復号化および感知増幅器回路のテストを可能にする。行テスト回路は、ＯＴＰメモリアレイにおけるワード線の活性化に応じて、読み出し動作中にプログラム済みＯＴＰメモリセルによって供給される電圧レベルと同様の電圧レベルにテストビット線を充電する。このテストビット線電圧は、感知することができ、それによって、行復号化およびドライバ回路のテストを可能にする。 （もっと読む）