【課題】ソース抵抗・ドレイン抵抗・ゲート抵抗の低減と、寄生容量の削減、優れた静特性と高周波特性の実現を可能とする半導体装置およびその製造方法を提供すること。
【解決手段】ゲート電極６には、半導体結晶１の表面に対して垂直な方向から見たときに、ソース電極（Ｗ薄膜２の一方）と重なって見える第一の重なり部分と、ドレイン電極（Ｗ薄膜２の他方）と重なって見える第二の重なり部分とが存在し、ソース電極と第一の重なり部分との間と、ドレイン電極と第二の重なり部分との間に空隙１１があり、半導体結晶１に形成されたリセス領域の最下段において、ソース側とドレイン側とに空隙７を残して、ゲート電極６が、電界効果型トランジスタ構造の障壁層８と接し、ソース電極、ドレイン電極およびゲート電極６の、半導体結晶１から遠い側の表面はベンゾシクロブテン膜１０によって覆われている半導体装置を構成する。 （もっと読む）

【課題】薄い裏面拡散領域に侵入するスパイキングを防止し、高い耐圧良品率を有する半導体装置およびその製造方法を提供する。
【解決手段】逆阻止ＩＧＢＴのｐ型コレクタ領域１０とコレクタ電極１３の間にｐ型ポリシリコン層１１を形成することで、Ａｌのコレクタ電極からｐ型コレクタ領域へスパイキングが侵入すること防止し、高い耐圧良品率を得ることができる。 （もっと読む）

【課題】簡便な方法により、配線の接続信頼性が向上した半導体装置を提供することができ、さらに、トランジスタの閾値電圧を安定させることにより、電気的特性が安定した半導体装置を提供することができる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、シリコン基板に凹部を形成する工程と、前記凹部の内壁を含む前記シリコン基板の表面に第１絶縁膜を形成する工程と、前記凹部を埋め込むとともに前記シリコン基板全面にポリシリコン膜を形成する工程と、前記凹部の外部の前記ポリシリコン膜を酸化するとともに、前記凹部の外部における前記第１絶縁膜の直下に位置する前記シリコン基板の表面領域と、前記凹部内の前記ポリシリコン膜の表面領域とを酸化して第２絶縁膜を形成する工程と、前記第２絶縁膜を除去して、前記シリコン基板の表面を露出させるとともに前記ポリシリコン膜を前記凹部内に残し、埋込ポリシリコン層を形成する工程と、を含む。 （もっと読む）

【課題】 工程数を可及的に低減し得るとともに低温環境で所望の化合物を形成し得るシリコン化合物の形成方法を提供する。
【解決手段】 チャンバ１の内部に配設するとともにＳｉとの化合物を形成し得る元素を含む材料で形成した被エッチング部材１１を、相対的に高温に保持した状態でハロゲンガスのラジカルを作用させることにより前記材料とハロゲンとの化合物である前駆体２４のガスを形成する一方、Ｓｉ界面を露出させて前記チャンバ１内に収納した基板３の温度を相対的に低温に保持することにより前記前駆体２４を前記基板３のＳｉ界面に吸着させ、その後Ｓｉ界面に吸着させた前記前躯体２４に前記ハロゲンガスのラジカルを作用させてこの前躯体２４を還元することにより前記材料とＳｉとの化合物を形成する。 （もっと読む）

【課題】各トランジスタタイプの金属ゲート電極の仕事関数を、簡単で能率的に設計でき、トランジスタ又は使われたゲート絶縁体のジオメトリ及び／または大きさとは関係なくコントロール可能な二重の金属ゲートＣＭＯＳデバイスを製造する複雑でない製造方法を提供する。
【解決手段】 二重の完全ケイ化ゲートデバイスを製造する方法は、異なる厚さを有する半導体ゲート電極をそれぞれが有する少なくとも２つのＭＯＳＦＥＴデバイスを提供するステップと、前記半導体ゲート電極の各々の上に一定の厚さの金属層を積層するステップと、熱処理を遂行するステップとを含み、前記半導体ゲート電極を完全にケイ化するように、各々の半導体厚さを選択し、それによって前記少なくとも２つのＭＯＳＦＥＴは異なる仕事関数を有する。 （もっと読む）

【課題】さらなる軽量化、高エネルギー密度化が期待できる有機化合物を電極活物質に用いる検討はこれまでに多く行われている。しかし、充放電サイクルに伴い、活物質が電解質に溶解する等の問題があり、そのためサイクル特性が悪いという問題を有していた。
【解決手段】酸化還元反応に伴う電子移動を電気エネルギーとして取り出す電気化学素子であって、正極と負極と電解質とからなり、前記正極および負極から選ばれる少なくとも一方がπ電子共役雲またはラジカルを有する有機化合物と、イオン結合性部位を有する化合物とを有する電極である。これにより、電極材料の電解質中への溶出を抑制できる。 （もっと読む）

ｐ型不純物がドープされ且つ十分な導電性を有するｐ型シリコン基板１を用意する。基板１の上にｎ型ＡｌＩｎＧａＮから成るバッファ領域３、ｎ型ＧａＮから成るｎ型窒化物半導体層１３、活性層１４、及びｐ型ＧａＮから成るｐ型窒化物半導体層１５を順次にエピタキシャル成長させる。ｐ型シリコン基板１にバッファ領域３のＧａ等の３族元素Ｇａが拡散し、低抵抗のｐ型拡散領域１ａが生じる。また、ｐ型シリコン基板１とｎ型ＡｌＧａＩｎＮから成るｎ型バッファ領域３とのヘトロ接合部分にｐ型シリコン基板１のキャリアの輸送を助ける界面準位が生じる。この界面準位によってシリコン基板１のキャリアのｎ型バッファ領域３への輸送効率が高められ、発光ダイオードの駆動電圧が低くなる。
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【課題】低抵抗配線および低抵抗高アスペクト比ビアプラグを実現するＳｉＣパワーデバイスを提供する。
【解決手段】半導体デバイスは、炭化珪素半導体基板１１と、炭化珪素半導体基板１１の主面上に形成されたソース電極（オーミック電極）１５と、ソース電極１５と電気的接続をとるためのビアプラグ２５または配線２１と、炭化珪素半導体基板１１の裏面に形成されたドレイン電極（オーミック電極）２２とを備えている。ビアプラグ２５または配線２１は、ドレイン電極２２のシンター温度よりも高い融点の材料、好ましくはタングステンまたは銅を用いる。 （もっと読む）

【課題】 膜厚の異なるゲート絶縁膜を備えた構成の半導体装置で、ゲート絶縁膜剥離の工程の短縮を図りながら優れた特性を有する半導体装置の製造方法を提供する。
【解決手段】 ＮＡＮＤフラッシュメモリで、周辺回路の高電圧駆動トランジスタＨＶ−Ｐ、ＨＶ−Ｎと低電圧駆動ＰチャンネルトランジスタＬＶ−Ｐについて、ゲート電極７の形成後に、不純物のイオン注入時に、リソグラフィ処理で同時にゲート絶縁膜６、８を除去し、イオン注入を行う。これにより、低電圧駆動トランジスタＬＶ−Ｐのシリコン基板１表面がシリコンガウジングを発生するが、特性に悪影響を与えることなくリソグラフィ工程を統合できる。 （もっと読む）

【課題】銅または銅合金からなる導電性のダマシン構造を含んだ集積回路構造のバリア層の形成方法を提供する。
【解決手段】導電構造（１６、２２）の側壁には、金属層、中間層が交互に積層され、少なくとも３つの層を含んだ積層構造（３２）が設けられている。積層構造（３２）の中に非常に薄い層があるにもかかわらず、外部電流を用いて銅を電解析出するために必要な導電率の高さに起因した銅の拡散に対する、高い障壁作用が得られる。 （もっと読む）