【課題】Ｓｉチヤネルを有するＮＭＯＳとＳｉＧｅチャネルを有するＰＭＯＳで、ＮＭＯＳには引張り歪みを与える、ＰＭＯＳには、表面のダングリングボンドを減少させることができる半導体装置を提供する。
【解決手段】単結晶シリコン基板５０の一部領域にシリコンゲルマニウムチャネル膜５４ａを形成し、ＰＭＯＳトランジスタを、シリコン膜６０ａを形成し、ＮＭＯＳトランジスタを形成する。単結晶シリコン基板、シリコンゲルマニウムチャネル膜、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの表面上に、反応ガス、雰囲気ガス及び水素ガスを含む蒸着ガスを用いて、シリコン窒化膜８２を形成し、ＰＭＯＳトランジスタは、シリコンゲルマニウムチャネル膜表面のダングリングボンドの除去により、ホールスキャタリングが抑制され、ＮＭＯＳトランジスタには引張り歪みを与えることにより動作特性の改善ができる。 （もっと読む）

【課題】ＴＦＴと接続するソース電極あるいはドレイン電極のスルーホールにおけるコンタクト抵抗を減少させ、表示装置の動作効率を向上させる。
【解決手段】スルーホールにおいて、ＴＦＴのソース部とソース電極８が接続している。ソース電極８は、バリヤメタル、Ａｌ合金８２、キャップメタル８３の３層から形成されている。バリヤメタルは半導体層と接触する下層８１ａとＡｌ合金と接触する上層８１ｂとに分かれている。バリヤメタルの下層８１ａをスパッタリングして形成した後、熱処理し、その後、ベースメタルの上層８１ｂ、Ａｌ合金８２、キャップメタル８３を連続してスパッタリングによって形成する。Ａｌ合金８２と接触するバリヤメタルの上層８１ｂは酸化されていないので、スルーホールにおけるコンタクト抵抗の上昇を防止することが出来る。 （もっと読む）

【課題】マイクロローディング効果を防止しながら、上層配線となる金属配線のレイアウト制約のない構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、半導体基板１に形成された拡散層５と、半導体基板１の上に形成された絶縁膜７及び絶縁膜８と、絶縁膜及び絶縁膜８を貫通するホール９Ｄに埋め込まれ、側面を絶縁膜１１で覆われた金属材料からなるプラグ１２と、絶縁膜８を貫通しないホール１０Ｂに埋め込まれ、絶縁膜１１からなる絶縁体１０Ｃと、絶縁膜８の上に形成され、プラグ１２と電気的に接続する金属配線１３Ｂとを備えている。 （もっと読む）

【課題】従来の電界効果型トランジスタでは、ソース領域およびドレイン領域に形成する高濃度不純物のイオン注入工程により半導体基板表面がアモルファス化されるため、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、活性化熱処理により結晶欠陥を誘発し、電界効果型トランジスタの信頼性を低下させる問題があった。
【解決手段】本発明の電界効果型トランジスタは、ソース領域およびドレイン領域を構成する部分の上部に高濃度不純物を含有する導電性膜を設ける。高濃度不純物のイオン注入を行う必要がないことから、この領域の半導体基板表面がアモルファス化することがない。これにより、低濃度不純物拡散領域と高濃度不純物拡散領域との境界部において、再結晶化による結晶欠陥の発生を防ぐことができる。 （もっと読む）

マスク層の下にアンダーカット形状を形成するエッチングプロセスによって基板にビアが形成される。ビアはコンフォーマルな絶縁層で覆われ、この構造にエッチングプロセスを実施して水平面から絶縁層を取り除くと共にビアの垂直な側壁の絶縁層を残す。ビアの上部領域はエッチバックプロセスの際、アンダーカットハードマスクによって保護される。
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【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１にウエル領域２が設けられ、ウエル領域２内には上部、下部及び側面にシリコン酸化膜３を有し、内部が空孔４に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域２が設けられた半導体基板１上にゲート酸化膜９を介してゲート電極１０が設けられ、ゲート電極１０の側壁にサイドウォール１１が設けられ、ウエル領域２が設けられた半導体基板１には、ゲート電極１０に自己整合して低濃度のソースドレイン領域（６、７）及びサイドウォール１１に自己整合して高濃度のソースドレイン領域（５、８）が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル１４を有する導電プラグ１５を介してバリアメタル１７を有する配線１８が接続されている構造からなるＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】ポーラス絶縁層を用いた半導体装置において、当該ポーラス絶縁層を覆うポアシール絶縁層を良好に形成すること。
【解決手段】本発明に係る半導体装置の製造方法は、（Ａ）ポーラス絶縁層の表面にトレンチを形成する工程と、（Ｂ）ビニル基を含み−Ｓｉ−Ｏ−を含む構造を備える化学物質を、ポーラス絶縁層の表面上あるいはポーラス絶縁層中に導入する工程と、（Ｃ）当該化学物質の重合を行うことにより、ポーラス絶縁層よりも高密度のポアシール絶縁層をトレンチの表面上に形成する工程と、を含む。 （もっと読む）

本発明の実施形態は、超小型電子構造の形成に関する。３２ｎｍの次のテクノロジーノード向けの低誘電率誘電体材料は、約２．６未満の誘電率を呈する必要がある。本発明により、全体として超小型電子構造の曲げおよび剪断強度の完全性を向上させながら、そのような低誘電率誘電体材料を使用する半導体デバイスを形成することが可能になる。
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【課題】金属シリサイド膜と銅コンタクトプラグ本体との間の拡散バリア層として、薄膜の酸化マンガンで構成された拡散バリア層を用いてはいるものの、金属シリサイド膜への銅原子の拡散、侵入を確実に抑止することができるようにする。
【解決手段】本発明のコンタクトプラグ１０は、半導体装置の絶縁膜４に設けられたコンタクトホール５に形成され、コンタクトホール５の底部に形成された金属シリサイド膜３と、コンタクトホール５内で金属シリサイド膜３上に形成され、非晶質でシリコンを含む第１の酸化マンガン膜６ａと、その第１の酸化マンガン膜６ａ上に形成され、微結晶を含む非晶質の第２の酸化マンガン膜６ｂと、その第２の酸化マンガン膜６ｂ上に、コンタクトホール５を埋め込むように形成された銅プラグ層７と、を備えることを特徴としている。 （もっと読む）

【課題】製造コストの増加および歩留まりを低下させることなく、配線抵抗を下げることのできる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１００上の絶縁膜１０４上にマスク材料膜１０６を形成した後、第１のトレンチ形成用開口と第２のトレンチ形成用開口とを有するマスクパターン１０９をマスク材料膜１０６に形成する工程と、マスク材料膜１０６上に、第１のトレンチ形成用開口を露出する第３のトレンチ形成用開口１１２を有し、且つ、第２のトレンチ形成用開口部を覆うレジストパターン１１３を形成する工程と、レジストパターン１１３及びマスクパターン１０９を用いて、絶縁膜１０４内に第１のトレンチ１１５を形成する工程と、レジストパターン１１３を除去した後、マスクパターン１０９を用いて、絶縁膜１０４内に第２のトレンチを形成する工程とを備えている。 （もっと読む）