【課題】 耐湿性や耐酸化性を改善し、さらに、低抵抗な主導電層であるＡｌと積層した際に、加熱工程を経ても低い電気抵抗値を維持できる、Ｍｏ合金からなる被覆層を用いた電子部品用積層配線膜および被覆層を形成するためのスパッタリングターゲット材を提供する。
【解決手段】 基板上に金属膜を形成した電子部品用積層配線膜において、Ａｌを主成分とする主導電層と該主導電層の一方の面および／または他方の面を覆う被覆層からなり、該被覆層は原子比における組成式がＭｏ_{１００−ｘ−ｙ}−Ｎｉ_ｘ−Ｔｉ_ｙ、１０≦ｘ≦３０、３≦ｙ≦２０で表され、残部が不可避的不純物からなる電子部品用積層配線膜。 （もっと読む）

【課題】低抵抗の微細配線構造を有する半導体装置を提供する。
【解決手段】第１配線４２０は、半導体基板１００上に設けられている。第１ビア４４０は、第１配線４２０上に設けられている。また、第１ビア４４０の底面は、第１配線４２０に接している。第１絶縁層３３０は、半導体基板１００上に設けられ、少なくとも第１配線４２０の上面および第１ビア４４０の側面と接している。第１配線４２０および第１ビア４４０のうち各々の側面の少なくとも一部は、各々の金属の結晶粒を分断している。 （もっと読む）

【課題】製造工程を簡略化出来る半導体記憶装置の製造方法を提供すること。
【解決手段】実施形態の半導体記憶装置の製造方法は、第１配線層４２及び前記第１メモリセル層４３〜４７をパターニングすることにより、第１方向Ｄ１に沿ったストライプ形状の第１構造を第１領域２０に形成し、第２構造ＤＭ１を第２領域２１に形成することと、第１構造及び前記第２構造ＤＭ１上に順次形成した第２配線層５４及び第２メモリセル層５５〜５９をパターニングすることにより、第１方向Ｄ１と異なる第２方向Ｄ２に沿ったストライプ形状を有し、且つ第２領域２１における第２構造ＤＭ１直上の領域で折り返すパターンを有する第３構造を第１領域２０に形成することと、第３構造の折り返す部分における第２配線層５４及び第２メモリセル層５５〜５９、並びにその直下に位置する第１メモリセル層４３〜４７を除去することとを具備する。 （もっと読む）

【課題】局所配線を有する半導体装置に関し、位置ずれに起因する電気特性や歩留まりの低下を抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、隣接して配された第１の配線及び第２の配線を形成し、第１の配線の側壁に第１の側壁絶縁膜を、第２の配線の側壁に第２の側壁絶縁膜を形成し、第１及び第２の配線、第１及び第２の側壁絶縁膜が形成された半導体基板上に導電膜を形成し、第１及び第２の配線上の導電膜を選択的に除去し、第１の配線と第２の配線との間の領域に、導電膜により形成され、第１及び第２の側壁絶縁膜によって第１及び第２の配線から隔てられた第３の配線を形成する。 （もっと読む）

【課題】 耐湿性や耐酸化性を改善し、さらに低抵抗な主導電層であるＣｕと積層した際に、加熱工程を経ても低い電気抵抗値を維持できる、Ｍｏ合金からなら被覆層を用いた電子部品用積層配線膜および被覆層を形成するためのスパッタリングターゲット材を提供する。
【解決手段】 基板上に金属膜を形成した電子部品用積層配線膜において、Ｃｕを主成分とする主導電層と該導電層の一方の面および／または他方の面を覆う被覆層からなり、該被覆層は原子比における組成式がＭｏ_{１００−ｘ−ｙ}−Ｎｉ_ｘ−Ｔｉ_ｙ、１０≦ｘ≦５０、３≦ｙ≦３０、ｘ＋ｙ≦５３で表され、残部が不可避的不純物からなる電子部品用積層配線膜。 （もっと読む）

【課題】本発明は、Cu及びlow-k膜にダメージを与えずに、従来のポリマー剥離液で解決し得なかったわずかな亀裂状のCu腐食の抑制が可能なドライプロセス後の残渣除去液を提供し、これを用いた半導体デバイスの製造方法を確立する。
【解決手段】ドライエッチング及び／又はアッシング後の半導体基板に存在する残渣の除去液であって、フッ素化合物を含まず、銅に配位し得る２以上の酸素原子を有する中性有機化合物及び／又はＣ４以上のモノアルコールのうち少なくとも１種と、水とを含むことを特徴とする残渣除去液、或いは、過塩素酸塩と水とを含むことを特徴とする残渣除去液に関する。 （もっと読む）

【課題】 銅及びモリブデン積層膜を一液でエッチングでき、しかも工業的に好ましい形状にエッチングできるエッチング液を提供する。
【解決手段】 過酸化水素、グリシン、燐酸及び水を含むエッチング液を、銅及びモリブデン積層膜のエッチングに用いる。 （もっと読む）

【課題】メモリセルアレイと周辺回路との間のアレイ端パターンにおける耐圧を向上させる。
【解決手段】浮遊ゲートは半導体基板上の第１の絶縁膜上に設けられる。ゲート間絶縁膜は浮遊ゲート上に、制御ゲートはゲート間絶縁膜上に設けられる。メモリセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含む。周辺回路はメモリセルアレイの周辺に設けられる。第１のダミーセルは、第１の絶縁膜、浮遊ゲート、ゲート間絶縁膜および制御ゲートを含み、メモリセルアレイの端に設けられる。第２のダミーセルは、第１の絶縁膜よりも厚い第２の絶縁膜を含み、第１のダミーセルと周辺回路との間に設けられる。第１のダミーセルにおいて、ゲート間絶縁膜および制御ゲートは浮遊ゲートの上面および２つの側面に設けられる。 （もっと読む）

【課題】銅埋め込み配線を主要な配線層とする半導体集積回路装置に於いても、通常、ワイヤボンディング特性を確保するために、最上層配線層をアルミニウム系パッド層とすることが多い。このアルミニウム系パッド層は、一般に、配線層（電源配線、信号配線等の一般相互接続配線）としても使用されている。しかし、このような一般相互接続配線は、配線長が比較的長いためアンテナ効果により、プラズマ処理時にデバイスにダメージが入り易い等のデメリットがある。
【解決手段】本願発明は、メタル多層配線系が、下層の埋め込み型多層配線層と上層の非埋め込み型アルミニウム系パッドメタル層を有する半導体集積回路装置に於いて、前記非埋め込み型アルミニウム系パッドメタル層は、実質的に電源リング配線を有しないものである。 （もっと読む）

【解決手段】 切り分けられたダイまたはウェハのような素子を３次元的に集積する方法および切り分けられたダイまたはウェハのような素子が接続された集積構造。ダイまたはウェハの一方または両方は、その中に形成された半導体デバイスを有する。第１コンタクト構造を有する第１素子は、第２コンタクト構造を有する第２素子に接着される。第１、第２コンタクト構造は、接着の際に露出されることが可能で、また接着の結果、電気的に接続される。接着後にビアがエッチングされるとともに埋め込まれて電気的配線を露出および形成して第１、第２コンタクト構造を接続するとともに、この電気的配線への表面からの電気的なアクセスが可能になる。または、第１、第２コンタクト構造は接着の際に露出されず、接着後にビアがエッチングおよび埋め込みされて第１、第２コンタクト構造が電気的に接続されるとともに接続された第１、第２コンタクト構造への電気的なアクセスが得られる。 （もっと読む）