半導体記憶装置の製造方法
【課題】製造工程を簡略化出来る半導体記憶装置の製造方法を提供すること。
【解決手段】実施形態の半導体記憶装置の製造方法は、第１配線層４２及び前記第１メモリセル層４３〜４７をパターニングすることにより、第１方向Ｄ１に沿ったストライプ形状の第１構造を第１領域２０に形成し、第２構造ＤＭ１を第２領域２１に形成することと、第１構造及び前記第２構造ＤＭ１上に順次形成した第２配線層５４及び第２メモリセル層５５〜５９をパターニングすることにより、第１方向Ｄ１と異なる第２方向Ｄ２に沿ったストライプ形状を有し、且つ第２領域２１における第２構造ＤＭ１直上の領域で折り返すパターンを有する第３構造を第１領域２０に形成することと、第３構造の折り返す部分における第２配線層５４及び第２メモリセル層５５〜５９、並びにその直下に位置する第１メモリセル層４３〜４７を除去することとを具備する。
【解決手段】実施形態の半導体記憶装置の製造方法は、第１配線層４２及び前記第１メモリセル層４３〜４７をパターニングすることにより、第１方向Ｄ１に沿ったストライプ形状の第１構造を第１領域２０に形成し、第２構造ＤＭ１を第２領域２１に形成することと、第１構造及び前記第２構造ＤＭ１上に順次形成した第２配線層５４及び第２メモリセル層５５〜５９をパターニングすることにより、第１方向Ｄ１と異なる第２方向Ｄ２に沿ったストライプ形状を有し、且つ第２領域２１における第２構造ＤＭ１直上の領域で折り返すパターンを有する第３構造を第１領域２０に形成することと、第３構造の折り返す部分における第２配線層５４及び第２メモリセル層５５〜５９、並びにその直下に位置する第１メモリセル層４３〜４７を除去することとを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、３次元のクロスポイント型メモリの製造には、ダブルパターニング技術が用いられている。しかしながら、このような微細化されたメモリの製造には非常に多くの工程が必要となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０７１２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
製造工程を簡略化出来る半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１配線層及び第１メモリセル層を順次形成することと、前記第１配線層及び前記第１メモリセル層をパターニングすることにより、第１方向に沿ったストライプ形状の第１構造を第１領域に形成し、第２構造を第２領域に形成することと、前記第１構造及び前記第２構造上に、第２配線層及び第２メモリセル層を順次形成することと、前記第２配線層及び前記第２メモリセル層をパターニングすることにより、第１方向と異なる第２方向に沿ったストライプ形状を有し、且つ前記第２領域における前記第２構造直上の領域で折り返すパターンを有する第３構造を前記第１領域に形成することと、前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層を除去することとを具備する。
【図面の簡単な説明】
【０００６】
【図１】一実施形態に係る半導体記憶装置のブロック図。
【図２】一実施形態に係るメモリセルアレイの回路図。
【図３】一実施形態に係るメモリセルアレイの平面図。
【図４】一実施形態に係る半導体記憶装置の断面図。
【図５】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図６】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図７】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図８】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図９】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１０】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１１】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１２】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１３】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１４】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１５】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図１６】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図１７】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図１８】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１９】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図２０】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図２１】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図２２】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図２３】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図２４】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図２５】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図２６】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図２７】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図２８】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図２９】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３０】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図３１】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３２】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３３】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図３４】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図３５】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３６】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図３７】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３８】ワード線フックアップ部の平面図。
【図３９】一実施形態に係るワード線フックアップ部の平面図。
【図４０】一実施形態の変形例に係る半導体記憶装置の製造工程を示す断面図。
【図４１】一実施形態の変形例に係る半導体記憶装置の製造工程を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［実施形態］
一実施形態に係る半導体記憶装置の製造方法について説明する。以下では半導体記憶装置として、３次元のクロスポイント型メモリであるＲｅＲＡＭ（Resistive RAM）を例に挙げて説明する。
【０００９】
１．半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１ 半導体記憶装置の全体構成について
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するように半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、コントローラ１４、及び電源１５を備えている。
【００１１】
メモリセルアレイ１１は、データを保持可能な複数のメモリセルＭＣを備えている。図２はメモリセルアレイ１１の回路図である。図示するように、メモリセルアレイ１１中に、ダイオード及び可変抵抗素子を備えるメモリセルＭＣがマトリクス状に配置されている。本例では、ダイオードのカソードは可変抵抗素子の一端に接続され、同一行にあるメモリセルＭＣのダイオードのアノードは同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの可変抵抗素子の他端は同一のビット線ＢＬに接続される。図２では紙面の都合上、メモリセルアレイ１１を２次元で表記しているが、メモリセルアレイ１１内では、図２に示す構成が紙面に対して垂直な方向で積層されている。
【００１２】
図１に戻って説明を続ける。ロウデコーダ１２は、ワード線選択部及びワード線ドライバを含む。そしてワード線選択部が、コントローラ１４から受信したロウアドレスに基づいてワード線ＷＬを選択する。そしてワード線ドライバが、選択ワード線及び非選択ワード線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００１３】
カラムデコーダ１３は、ビット線選択部及びビット線ドライバを含む。そしてビット線選択部は、コントローラ１４から受信したカラムアドレスに基づいてビット線ＢＬを選択する。そしてビット線ドライバが、選択ビット線及び非選択ビット線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００１４】
コントローラ１４は、半導体記憶装置１０全体の動作を制御する。また、前述のように必要なアドレスを、ロウデコーダ１２及びカラムデコーダ１３に送信する。またコントローラ１４は、データの書き込み時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するようにロウデコーダ１２及びカラムデコーダ１３に命令する。またデータの読み出し時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗値を、当該メモリセルＭＣの記憶状態として検出するため、必要な電圧を印加するようにロウデコーダ１２及びカラムデコーダ１３に命令する。
【００１５】
電源１５は、データの読み出し、書き込み、及び消去に必要な所定の電圧セットを生成する。より具体的には、電源１５は、選択ワード線のバイアス電圧ＶＳＷと非選択ワード線のバイアス電圧ＶＵＷを生成し、これをロウデコーダ１２に供給する。また電源１５は、選択ビット線のバイアス電圧ＶＳＢと非選択ワード線のバイアス電圧ＶＵＢを生成し、これをカラムデコーダ１３に供給する。これにより、例えばデータの書き込みの際には、選択ワード線と選択ビット線との間に大きい電位差が発生され、可変抵抗素子の抵抗状態が遷移される。またデータの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線と選択ビット線との間に電位差が発生され、ビット線またはワード線に流れる電流が検出される。
【００１６】
１．２ メモリセルアレイ１１の詳細について
次に、上記メモリセルアレイ１１の構成の詳細について説明する。図３は、メモリセルアレイ１１の平面図である。
【００１７】
図示するようにメモリセルアレイ１１は、大まかにはメモリセル部２０、ビット線フックアップ（hook up）部（ＢＬ ＨＵ部）２１、及びワード線フックアップ部（ＷＬ ＨＵ部）２２を備えている。
【００１８】
メモリセル部２０は、メモリセルアレイ１１内に複数含まれ、各々が図２で説明した複数のメモリセルＭＣを備えている。
【００１９】
ＢＬ ＨＵ部２１は、メモリセル部２０に第２方向Ｄ２で隣接している。そして、メモリセル部２０のビット線ＢＬがＢＬ ＨＵ部２１まで引き出されている。ＢＬ ＨＵ部２１では、引き出されたビット線ＢＬが、周辺回路（カラムデコーダ１３）と接続される。
【００２０】
ＷＬ ＨＵ部２２は、メモリセル部２０に、第２方向Ｄ２に直交する第１方向Ｄ１で隣接している。そして、メモリセル部２０のワード線ＷＬがＷＬ ＨＵ部２２まで引き出されている。ＷＬ ＨＵ部２２では、引き出されたワード線ＷＬが、周辺回路（ロウデコーダ１２）と接続される。
【００２１】
なお、図３ではメモリセル部２０が２つある場合を示しているが、１つでも良いし、３つ以上であっても良い。またメモリセル部２０は、第２方向Ｄ２に沿って複数設けられても良い。このことは、ＢＬ ＨＵ部２１及びＷＬ ＨＵ部２２についても同様である。
【００２２】
次に、上記構成のメモリセルアレイ１１の断面構成について、図４を用いて説明する。図４は、メモリセルアレイ１１の断面図である。図４では、メモリセルアレイ１１が４層構造を有する場合、すなわち、図２の構成が紙面に対して垂直な方向に４層積層された例について示している。
【００２３】
図示するように、半導体基板（シリコン基板）３０上に、周辺回路２３（ロウデコーダ１２やカラムデコーダ１３等、メモリセルアレイ１１以外のものを含む）が形成されている。そして、この周辺回路２３上に、図示せぬ層間絶縁膜を介在してメモリセルアレイ１１が形成される。
【００２４】
第１層目のメモリセル部２０では、ワード線ＷＬとなる金属配線層３２が、バリアメタル層３１を介して層間絶縁膜上に形成されている。この金属配線層３２は、ＷＬ ＨＵ部２２まで引き出されている。そして金属配線層３２は、ＷＬ ＨＵ部２２内において、コンタクトプラグや金属配線層を介して、半導体基板３０上の周辺回路２３に電気的に接続されている。金属配線層３２上には、複数のメモリセルＭＣが形成されている。メモリセルＭＣは、バリアメタル層３３−１、選択素子３４−１、バリアメタル層３５−１、可変抵抗素子３６−１、及び電極３７−１が順次積層された構造を有している。以下、第ｉ層目（ｉは１以上の自然数）のメモリセル部２０におけるメモリセルＭＣを構成する各層の参照符号には、“ｉ”のサフィックスを付す場合がある。但し、各層を区別しない場合にはサフィックスは付さない。そして、複数のメモリセルＭＣの電極３７−１を接続するようにして、ビット線ＢＬとなる金属配線層３９が、バリアメタル層３８を介して形成されている。この金属配線層３９は、第２層目のメモリセル部２０のビット線ＢＬとしても機能し、ＢＬ ＨＵ部２１まで引き出されている。そして金属配線層３９は、ＢＬ ＨＵ部２１内において、コンタクトプラグや金属配線層を介して、半導体基板３０上の周辺回路２３に電気的に接続されている。
【００２５】
第２層目のメモリセル部２０では、第１層目のメモリセル部２０のビット線ＢＬとして機能する金属配線層３９上に、複数のメモリセルＭＣが形成されている。メモリセルＭＣは、バリアメタル層３３−２、選択素子３４−２、バリアメタル層３５−２、可変抵抗素子３６−２、及び電極３７−２が順次積層された構造を有している。そして、複数のメモリセルＭＣの電極３７−２を接続するようにして、ワード線ＷＬとなる金属配線層３２が、バリアメタル層３１を介して形成されている。この金属配線層３２は、第３層目のメモリセル部２０のワード線ＷＬとしても機能する。そして、ＷＬＨＵ部２２まで引き出されて、コンタクトプラグや金属配線層を介して周辺回路２３に電気的に接続されている。
【００２６】
以下、第３層目及び第４層目のメモリセル部４０も同様の構成を有している。なお、紙面の都合上、図４ではビット線ＢＬとワード線ＷＬとが平行に描かれているが、実際にはこれらは直交している。
【００２７】
上記構成において、ＢＬ ＨＵ部２１及びＷＬ ＨＵ部２２におけるコンタクトプラグは、ある階層数毎に一回形成される。そして、各階層においてはコンタクトプラグの一部に引っ掛けるようにしてコンタクトプラグと配線とを接続するのが一般的である。これは、階層毎に接続用のコンタクトを形成すると、工程数が増加し高コスト化するからである。そのため、ある配線とあるコンタクトプラグとの接続部の位置は、別の配線と別のコンタクトプラグとの接続部の位置とずらして設ける必要がある。
【００２８】
以上の構成において、可変抵抗素子３６は、例えばＨｆＯｘを材料に用いて形成される。このＨｆＯｘに代表される抵抗変化材は、低抵抗状態と高抵抗状態の少なくとも２つの抵抗値を遷移する素材である。そして、高抵抗状態の抵抗変化材は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化材は、ある一定以上の電流が流れると高抵抗状態に遷移することが知られている。可変抵抗素子３６は、ＨｆＯｘ以外にも、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、及び炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。
【００２９】
選択素子３４は、シリコン等の半導体のｐｎ接合を用いたダイオードや、金属−絶縁膜−金属（ＭＩＭ）の積層構造からなるトンネル素子等である。以下では、選択素子３４をダイオード層３４または単にダイオード３４と呼ぶことがある。
【００３０】
２．メモリセルアレイの製造方法について
次に、図２〜４に示すメモリセルアレイ１１の製造方法について、図５〜図３７を用いて説明する。以下では説明の簡単化のために、メモリセルアレイ１１が２層構造である場合を例に挙げて説明する。
【００３１】
図５は、メモリセルアレイ１１の製造工程を示す斜視図である。まず図５に示すように、例えばシリコン基板３０上に、ＲｅＲＡＭの動作を制御する周辺回路２３が形成され、次に周辺回路２３を被覆するようにして、層間絶縁膜４０がシリコン基板３０上に形成される。引き続き、層間絶縁膜４０上に、バリアメタル層４１、ワード線膜４２、バリアメタル層４３、pinダイオード層４４、バリアメタル層４５、可変抵抗膜４６、電極膜４７、及びマスク材４８が順次形成される。バリアメタル層４１、ワード線膜４２、バリアメタル層４３、pinダイオード層４４、バリアメタル層４５、可変抵抗膜４６、及び電極膜４７はそれぞれ、図４で説明したバリアメタル層３１、ワード線３２、バリアメタル層３３−１、ダイオード３４−１、バリアメタル層３５−１、可変抵抗素子３６−１、及び電極３７−１に対応する。一例として、バリアメタル層４１は膜厚５ｎｍのＴｉＮ膜、ワード線膜４２は膜厚５０ｎｍのタングステン膜、バリアメタル層４３は膜厚５ｎｍのＴｉＮ膜、ダイオード層４４は上面及び下面にｐ型不純物層及びｎ型不純物層の形成された膜厚１００ｎｍのアモルファスシリコン膜、バリアメタル層４５は膜厚５ｎｍのＴｉ／ＴｉＮ膜、電極膜４７は膜厚５０ｎｍのタングステン膜で形成される。また、マスク材４８はＳｉＮ膜で形成される。そしてバリアメタル層４３、ダイオード層４４、バリアメタル層４５、可変抵抗膜４６、及び電極膜４７は、メモリセルアレイ１１の１層目を形成するためのものである。
【００３２】
次に、側壁スペーサ膜を用いたダブルパターニング技術により、ワード線膜４２をパターニングするためのマスクを形成する。すなわち、図５に示すように、まずメモリセル部２０において、第１方向Ｄ１に沿ったストライプ形状のマスク材（以下、芯材）４９を形成する。芯材４９は、例えば膜厚１５０ｎｍのシリコン酸化膜で形成される。この芯材４９の製造方法は次の通りである。すなわち、まずマスク材４８上の全面に芯材４９を形成する。次に、芯材４９上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて、フォトレジストにパターンを転写する。このパターンのピッチは、ワード線ＷＬのピッチの倍とされる。そして、このフォトレジストをマスクに用いて、芯材４９をエッチングする。引き続き、ＨＦ系のウェット処理により芯材４９のスリミング（slimming）を行い、芯材４９の線幅を、所望のビット線幅に設定する。
【００３３】
図６はメモリセルアレイ１１の平面図であり、特に芯材４９の平面パターンを示している。なお、図５は、図６における領域Ａ１を図中の矢印の方向から見た構造に対応する。本実施形態において用いる斜視図は以下同様である。図示するように、芯材４９はメモリセル部２０から、更にＷＬ ＨＵ部２２まで引き出されている。そして、芯材４９の一端は、ＷＬ ＨＵ部２２において別の芯材４９の一端に接続されている。言い換えれば、１本の芯材４９が、一方のＷＬ ＨＵ部２２から、メモリセル部２０を通過して他方のＷＬ ＨＵ部２２に達し、更にこのＷＬ ＨＵ部２２で折り返して、再度メモリセル部２０を通過して元のＷＬ ＨＵ部２２に戻るような形状を有している。
【００３４】
なお、図６では、ＷＬ ＨＵ部２２で折り返すパターンを有する芯材４９の内側に、直線パターンの芯材４９が形成される場合を例示している。しかしこれは一例に過ぎず、直線パターンの芯材４９も、その外側の芯材４９と同様に、ＷＬ ＨＵ部２２で折り返すパターンを有していても良い。
【００３５】
また芯材４９は、ＢＬ ＨＵ部２１内にも形成される。ＢＬ ＨＵ部２１の芯材４９は、ダミーのメモリセル構造を形成するためのものであり、ビット線ＢＬの折り返し部に重なる位置に設けられる。この点については後に詳細に説明する。もちろん、ＢＬ ＨＵ部２１の芯材４９は、ダミーのメモリセル構造だけでなく、必要な配線を形成するために設けられても良い。
【００３６】
次に図７に示すように、マスク材４８及び芯材４９上に例えばアモルファスシリコン層を用いてマスク材（以下、側壁材）５０を形成する。
【００３７】
引き続き図８に示すように、側壁材５０をエッチバックして、芯材４９の側壁にのみ、ワード線ＷＬのハーフピッチの膜厚を有する側壁材５０を残存させる。
【００３８】
次に図９に示すように、ＢＬ ＨＵ部２１の芯材４９及び側壁材５０をフォトレジスト５１で被覆した状態で、ＨＦ系のウェット処理を行う。これにより、メモリセル部２０の芯材４９を除去して、側壁材５０を残存させる。
【００３９】
次に図１０に示すように、ＢＬ ＨＵ部２１のフォトレジスト５１を剥離した後、側壁材５０をマスクに用いてマスク材４８をエッチングし、その後側壁材５０を除去する。以上のダブルパターニング技術の結果、図１０に示すように、メモリセル部２０では、アモルファスシリコン層５０の膜厚に対応し、且つフォトリソグラフィ限界よりも狭い線幅のマスクパターンが形成される。他方、ＢＬ ＨＵ部２１では、メモリセル部２０よりも幅の広いマスクパターンが形成される。
【００４０】
なお、この段階では、メモリセル部２０における２本のマスク材４８は、ＷＬ ＨＵ部２２において接続されている。言い換えれば、マスク材４８は、それぞれがいずれかのＷＬ ＨＵ部２２で折り返すようなパターンを有している。従って、この１本のマスク材４８を、その折り返す位置において分離する必要がある。しかしながら、この分離工程は、この段階では行わない（以下、分離工程をループカットと呼び、ループカットが行われる領域をループカット部と呼ぶ）。
【００４１】
次に図１１に示すように、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等により、マスク材４８をマスクに用いたエッチングが行われて、電極膜４７、可変抵抗膜４６、バリアメタル層４５、ダイオード層４４、バリアメタル層４３、ワード線膜４２、及びバリアメタル層４１が、一括してパターニングされる。これにより、メモリセル部２０において第１方向Ｄ１に沿ったストライプ形状のワード線ＷＬが形成される。またＢＬ ＨＵ部２１では、同様の積層構造を有するダミーのメモリセル構造ＤＭ１が形成される。当然ながらこの段階では、ワード線ＷＬはＷＬ ＨＵ部２２で折り返すパターンを有している。
【００４２】
次に図１２に示すように、マスク材４８が除去される。そして、層間絶縁膜４０上に、例えばポリシラザン（ＰＳＺ）のような塗布型の層間絶縁膜５２が形成される。これにより、図１１の工程で生じた溝部が、層間絶縁膜５２によって埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polishing）法等により層間絶縁膜５２が平坦化され、電極膜４７の上面が露出される。
【００４３】
次に図１３に示すように、電極膜４７及び層間絶縁膜５２上に、バリアメタル層５３、ビット線膜５４、バリアメタル層５５、pinダイオード層５６、バリアメタル層５７、可変抵抗膜５８、及び電極膜５９が順次形成される。これらはそれぞれ、図４で説明したバリアメタル層３８、ビット線３９、バリアメタル層３３−２、ダイオード３４−２、バリアメタル層３５−２、可変抵抗素子３６−２、及び電極３７−２に対応する。また、バリアメタル層５３、ビット線膜５４、バリアメタル層５５、ダイオード層５６、バリアメタル層５７、及び電極膜５９の材料及び膜厚は、バリアメタル層４１、ワード線膜４２、バリアメタル層４３、ダイオード層４４、バリアメタル層４５、及び電極膜４７のそれと同様である。そしてバリアメタル層５５、ダイオード層５６、バリアメタル層５７、可変抵抗膜５８、及び電極膜５９は、メモリセルアレイ１１の２層目を形成するためのものである。
【００４４】
次に、図５〜図１０を用いて説明したダブルパターニング技術を用いて、ビット線ＢＬ形成用のマスク材を形成する。すなわち、図１４及び図１５に示すように、第２方向Ｄ２に沿ったストライプ形状のマスク材６０を、電極膜５９上に形成する。図１５はメモリセルアレイ１１の平面図であり、パターニングされたマスク材６０と、それより下層に存在するダミーのメモリセル構造ＤＭ１とを示している。図１４は、図１５の領域Ａ１を矢印の方向から見た構造に対応する。図示するようにマスク材６０は、図１０で説明したワード線ＷＬ形成用のマスク材４８と同様に、ＢＬ ＨＵ部２１で折り返すようなパターンを有している。この際、マスク材６０のうち、ビット線ＢＬのループカット部に対応する領域は、図１１で形成されたダミーのメモリセル構造ＤＭ１とオーバーラップするように形成される。この様子を図１６に示す。図１６は、ＢＬ ＨＵ部２１の一部領域を示す。なお、図１６では、折り返しパターンのマスク材６０が４本描かれているが、この本数は任意であり、一例に過ぎない。
【００４５】
またマスク材６０は、ＷＬ ＨＵ部２２にも形成される。ＷＬ ＨＵ部２２に形成されたマスク材６０は、ダミーのメモリセル構造を形成するためのものであり、ワード線ＷＬ（図１１のワード線膜４２）のループカット部にオーバーラップする位置に設けられる。この様子を図１７に示す。図１７は、ＷＬ ＨＵ部２２の一部領域を示している。
【００４６】
次に図１８に示すように、反応性イオンエッチング等により、マスク材６０をマスクに用いたエッチングが行われて、電極膜５９、可変抵抗膜５８、バリアメタル層５７、ダイオード層５６、バリアメタル層５５、ビット線膜５４、バリアメタル層５３、電極膜４７、可変抵抗膜４６、バリアメタル層４５、ダイオード層４４、及びバリアメタル層４３が一括してパターニングされる。これにより、第２方向Ｄ２に沿ったストライプ形状のビット線ＢＬが形成される。また、本工程により、電極膜４７、可変抵抗膜４６、バリアメタル層４５、ダイオード層４４、及びバリアメタル層４３が、メモリセルＭＣ毎に分離される。
【００４７】
また、ＷＬ ＨＵ部２２のマスク材６０の存在により、電極膜５９、可変抵抗膜５８、バリアメタル層５７、ダイオード層５６、バリアメタル層５５、ワード線膜５４、バリアメタル層５３、電極膜４７、可変抵抗膜４６、バリアメタル層４５、ダイオード層４４、及びバリアメタル層４３を含む積層構造を有するダミーのメモリセル構造ＤＭ２が形成される。このダミーのメモリセル構造ＤＭ２に含まれるワード線膜５４、バリアメタル層５３、電極膜４７、可変抵抗膜４６、バリアメタル層４５、ダイオード層４４、及びバリアメタル層４３は、１層目のワード線ＷＬのループカット部を含んでいる。
【００４８】
次に図１９に示すように、マスク材６０を除去した後、全面に例えば塗布型の層間絶縁膜６１を形成して、図１８の工程で生じた溝部を埋め込み、層間絶縁膜の上面を平坦化する。その結果、電極膜５９の上面が露出される。
【００４９】
次に、ビット線膜５４のループカットが行われる。この際、ワード線膜４２のループカットも同時に行われる。本工程について、まず図２０〜図２４を用いて説明する。図２０はメモリセルアレイ１１の斜視図である。図２１はＢＬ ＨＵ部２１の平面図であり、特にビット線ＢＬとダミーのメモリセル構造ＤＭ１との位置関係を示している。図２２はＷＬ ＨＵ部２２の平面図であり、特にワード線ＷＬとダミーのメモリセル構造ＤＭ２との位置関係を示している。図２３はメモリセルアレイ１１の第２方向に沿った断面図であり、図２１のＹ１−Ｙ１’線に沿った断面図に相当する。図２４はメモリセルアレイ１１の第１方向に沿った断面図であり、図２１のＸ１−Ｘ１’線に沿った断面図に相当する。
【００５０】
図示するように、図１９で完成した構造上に、フォトレジスト６２が塗布される。そして、フォトリソグラフィ技術により、ワード線ＷＬ及びビット線ＢＬのループカット部のフォトレジストが除去される。これによりフォトレジスト６２には、ビット線ＢＬのループカット部に開口部ＯＰ１が形成され、ワード線ＷＬのループカット部に開口部ＯＰ２が形成される。この際、図２１及び図２２に示すように、上面から見たときに、開口部ＯＰ１の内部にダミーのメモリセル構造ＤＭ１が全て収まり、開口部ＯＰ２の内部にダミーのメモリセル構造ＤＭ２が収まるように、開口部ＯＰ１、ＯＰ２が設けられる。従って、開口部ＯＰ１には、電極膜５９の折り返し部分が露出される。開口部ＯＰ２では、矩形の電極膜５９が露出される。
【００５１】
次に、フォトレジスト６２をマスクに用いたエッチングが行われる。この様子を図２５〜図２９に示す。図２５〜図２９は、図２０〜図２４と同じ領域を示す。図示するように、反応性のエッチング等により、層間絶縁膜６１の上面から、バリアメタル層４１の下面（層間絶縁膜４０の上面）まで、一括してエッチングが行われる。この結果、ＢＬ ＨＵ部２１では、ビット線膜５４がループカットされると共に、ダミーのメモリセル構造ＤＭ１の全てが除去される（図２６及び図２８参照）。またＷＬ ＨＵ部２２では、ワード線膜４２がループカットされると共に、ダミーのメモリセル構造ＤＭ２の全てが除去される（図２７及び図２９参照）。
【００５２】
以上の工程により、ループカットが行われる。次に図３０〜図３２に示すように、フォトレジスト６２を除去した後、層間絶縁膜６１上に、ポリシラザン等の塗布型の層間絶縁膜６３を形成して、図２５〜図２９の工程で形成された溝部を埋め込む。その後、ＣＭＰ法により層間絶縁膜６３を平坦化して、電極膜５９の上面を露出させる。これにより、層間絶縁膜６３は、ループカット部の溝部内にのみ残存する。なお図３１及び図３２は、それぞれ図２８及び図２９と同じ領域を示す断面図である。
【００５３】
次に図３３に示すように、電極膜５９及び層間絶縁膜６１、６３上に、バリアメタル層６４及びワード線膜６５を形成する。これらは、図４におけるメモリセルアレイ１１の２層目のバリアメタル層３１及びワード線３２に相当し、その材料及び膜厚はバリアメタル層４１及びワード線膜４２と同様である。引き続き、ダブルパターニング技術により、ワード線膜６５上にワード線パターニング用のマスク材６６を形成する。
【００５４】
次に図３４及び図３５に示すように、反応性イオンエッチング等により、マスク材６６をマスクに用いたエッチングが行われる。図３４はメモリセルアレイ１１の斜視図であり、図３５はワード線ループカット部を含む第１方向Ｄ１に沿った断面図である。図示するように、ワード線膜６５、バリアメタル層６４、電極膜５９、可変抵抗膜５８、バリアメタル層５７、ダイオード層５６、及びバリアメタル層５５が一括してパターニングされる。これにより、第１方向Ｄ１に沿ったストライプ形状のワード線ＷＬ（第２層目のワード線）が形成される。また、本工程により、電極膜５９、可変抵抗膜５８、バリアメタル層５７、ダイオード層５６、及びバリアメタル層５５が、メモリセルＭＣ毎に分離される。すなわち、２層目のメモリセルアレイ１１のメモリセルＭＣが完成する。
【００５５】
次に図３６及び図３７に示すように、２層目のワード線のループカットを行う。図３６はメモリセルアレイ１１の斜視図であり、図３７はワード線ループカット部を含む第１方向Ｄ１に沿った断面図である。図示するように、マスク材６６を除去した後、全面に例えば塗布型の層間絶縁膜６７を形成して、図３４及び図３５の工程で生じた溝部を埋め込み、層間絶縁膜６７の上面を平坦化する。その結果、ワード線膜６５の上面が露出される。その後、全面にフォトレジストを塗布して、フォトリソグラフィ技術と反応性のエッチングにより、ワード線膜６５のループカット部を除去する。その後、ループカット部内を層間絶縁膜６８で埋め込む。
【００５６】
以上により、２層構造のメモリセルアレイ１１が完成する。なお、上記製造工程を繰り返すことで、３層以上のメモリセルアレイ１１を製造することも可能である。
【００５７】
３．本実施形態に係る効果
上記のように、本実施形態によれば、半導体記憶装置の製造工程を簡略化出来る。本効果につき、以下、順を追って説明する。
【００５８】
３．１ ＲｅＲＡＭについて
浮遊ゲートを用いた従来の不揮発性半導体メモリ（ＥＥＰＲＯＭ）は、二十数ｎｍ世代以降の微細化が困難である。そこで、更なる大容量化が可能な不揮発性半導体メモリの候補として、３次元クロスポイントセルが期待されている。この中でも、可変抵抗素子を用いたＲｅＲＡＭが、次世代不揮発性半導体メモリとして有力である。
【００５９】
ＲｅＲＡＭのクロスポイントセルは、直交する配線（ワード線及びビット線）間にダイオード及び可変抵抗を有し、３次元にアレイ状に配置される。可変抵抗素子に電圧を印加すると、ある電圧（Ｖset）で、可変抵抗素子はその抵抗値が１〜２桁下がった低抵抗状態に遷移する。これをＳＥＴ（書き込み）と呼ぶ。また、低抵抗状態の可変抵抗素子に電圧を印加し電流を流すと、可変抵抗素子は、ある電圧（Ｖreset）で高抵抗状態に遷移する。これをＲＥＳＥＴ（消去）と呼ぶ。この低抵抗状態と高抵抗状態を、流れる電流差により検知し、メモリセルの保持する“０”データ及び“１”データを検出する。
【００６０】
また、三十数ｎｍ世代以降の半導体メモリでは、従来のＡｒＦレーザを使用した露光技術では解像が困難である。従って、側壁スペーサ膜を用いたダブルパターニング技術が用いられるのが一般的である。
【００６１】
３．２ 問題点
このようなＲｅＲＡＭの従来の製造方法であると、以下のような問題点があった。
【００６２】
まず、必要な露光回数が多い。すなわち、１層の配線を作るためには、１）ダブルパターニング工程における通常のレジストパターン形成、２）フックアップ部とメモリセル部との間でマスク材を別々に作る際のレジストパターン形成、及び３）ループカット、の３回の露光が必要である。特に３次元クロスポイント型のメモリでは、積層数だけこの露光回数が必要となり、露光回数が大幅に増大し、コスト低減が困難である。
【００６３】
また、フックアップ部の面積が増大する。ダブルパターニング技術では、心材となるマスク材をウェット処理により除去する（図９参照）。この際、フックアップ部はフォトレジストで被覆されているが、ウェット処理の等方性エッチング特性により、フォトレジスト境界からフックアップ部へウェット液が染み込む。そこで、このウェット液が染み込む領域を考慮して、０．３〜０．４μｍ程度の領域をマージンとして確保する必要がある。
【００６４】
この点、３次元メモリでは、ワード線及びビット線をドライバに接続するため、積層した配線層の数だけ、フックアップ部を設ける必要がある。更にＲｅＲＡＭでは、メモリセルアレイを小さい複数の領域に分け（図３のメモリセル部２０）、それぞれにフックアップ部を設けて別々に駆動する必要がある。これは、ＲｅＲＡＭのメモリセルが可変抵抗素子とダイオードとを直列接続した構成を有するからである。すなわち、１本の配線に非常に多数のメモリセルを接続すると、例えダイオードに逆バイアスを印加したとしても、各ダイオードのオフリーク電流の総量が増大してしまうからである。
【００６５】
つまり、ＲｅＲＡＭでは、各配線のフックアップ領域の数は、“（積層配線数）×（メモリセル部２０の数）”に比例して存在する。そのため、例え１箇所あたりの面積増加が０．３〜０．４μｍ程度であったとしても、メモリ装置全体としては爆発的な面積増加となり、コスト上昇が大きな問題となる。
【００６６】
また、フックアップ部には、ＣＭＰ時（例えば図１２参照）のdishingを防止するために、ダミー領域が必要となる。図３８は、メモリセルアレイのいずれかの層におけるメモリセル部とＷＬ ＨＵ部の平面図である。配線の存在しない領域では、ＣＭＰ時にdishingが生じるおそれがある。従って、図示するようなダミーのメモリセル構造ＤＭ１０を設ける必要がある。そしてフックアップ部の面積が増大すれば、必要なダミー領域の面積も増加し、ますますメモリセル部に対するフックアップ部の割合が増加する、という悪循環を招くという問題がある。
【００６７】
３．３ 本実施形態
しかしながら、本実施形態に係る製造方法であれば、上記問題を解決出来る。
【００６８】
まず、ループカット用の露光回数を削減出来る。本実施形態に係る製造方法であると、ワード線ＷＬに関して図１０及び図１１の工程ではループカットは行わず、図２０〜図２９で説明したビット線ＢＬのループカット時に、あわせてワード線ＷＬもループカットする。すなわち、２つの配線層のループカットを同時に行う。そのため、ループカット用の露光回数を、従来の約半分、すなわち、メモリセルアレイ１１のレイヤ数の１／２に削減出来る。これにより、製造工程を簡略化し、製造コストを低減出来る。
【００６９】
更に、dishing防止のためのダミー領域の面積を削減出来る。本実施形態では、ダミーのメモリセル構造ＤＭ１は図１２のＣＭＰ工程におけるdishingを抑制し、ダミーのメモリセル構造ＤＭ２は図１９のＣＭＰ工程におけるdishingを抑制する。そして本実施形態に係る製造方法であると、ビット線ループカットの際、ワード線ループカットだけでなく、ダミーのメモリセル構造ＤＭ１、ＤＭ２の除去も行われる。この際、ビット線のループカット部は、ダミーのメモリセル構造ＤＭ１と完全にオーバーラップする。より具体的には、図２１及び図２３、並びに図２６及び図２８に示すように、ループカットされる領域の内側に、ダミーのメモリセル構造ＤＭ１の全てが収まっている。同様に、ワード線のループカット部は、ダミーのメモリセル構造ＤＭ２と完全にオーバーラップする。より具体的には、図２２及び図２４、並びに図２７及び図２９に示すように、ループカットされる領域の内側に、ダミーのメモリセル構造ＤＭ２の全てが収まっている。これにより、ダミーのメモリセル構造ＤＭ１、ＤＭ２の占有面積を削減出来る。
【００７０】
このダミーのメモリセル構造ＤＭ１、ＤＭ２は、ループカットの露光（例えばＫｒＦレーザ）に対して、合わせばらつき、寸法ばらつき、加工変換差とそのばらつき、及び層間膜厚ばらつき等が考慮された大きさとされる。図３９は、一例としてワード線ＷＬ、ダミーのメモリセル構造ＤＭ２、及びワード線ループカット部ＬＣ２（言い換えれば、図２２における開口部ＯＰ２）の平面図である。
【００７１】
ある設計例によれば、ループカット部ＬＣ２の縦と横のサイズをｄ１、ｗ１とすると、ダミーのメモリセル構造ＤＭ２の縦と横のサイズはそれぞれ０．５３・ｄ１、０．７８・ｗ１であった。そして全体としては、従来に較べてダミー領域を１７％削減することが出来た。このことは、ダミーのメモリセル構造ＤＭ１についても同様である。
【００７２】
３．４ 本実施形態の変形例
３．４．１ 第１の変形例
上記実施形態では、図２５〜図２９の工程において、ワード線ＷＬの下までエッチングを行うことで、開口部ＯＰ１、ＯＰ２に露出されているワード線膜４２及びバリアメタル層４１を除去している。しかしながら図４０に示すように、ワード線膜４２の上面でエッチングを停止しても良い。図４０は、図２８に示す領域に対応する。すなわち、ワード線膜４２及びバリアメタル層４１を残存させても良い。そして、ワード線ループカットは図３４及び図３５の工程の後の、ワード線膜６５のループカット時に同時に行っても良い。図４１は、１層目及び２層目のワード線ＷＬを一括してループカットした際の様子を示し、図３７で示す領域に対応する。
【００７３】
３．４．２ 第２の変形例
上記実施形態では、ＢＬ ＨＵ部２１とＷＬ ＨＵ部２２の両方にそれぞれダミーのメモリセル構造ＤＭ１、ＤＭ２を形成する場合について説明した。しかし、いずれか一方のみが形成される場合であっても良い。
【００７４】
ＢＬ ＨＵ部２１にダミーのメモリセル構造ＤＭ１を形成しない場合には、図５の工程においてＢＬ ＨＵ部２１に芯材４９を形成しなければ良い。またＷＬ ＨＵ部２２にダミーのメモリセル構造ＤＭ２を形成しない場合には、図１４の工程においてＷＬ ＨＵ部２２にマスク材６０を形成しなければ良い。
【００７５】
特に、メモリセルアレイの最上位層の配線の加工時には、ダミーのメモリセル構造の形成を省略しても良い。例えば、上記実施形態で説明した製造工程によれば、ワード線膜６５が、メモリセルアレイ１１の最上位層の配線となる。この場合、ワード線膜６５直下のダミーのメモリセル構造ＤＭ２の形成を省略しても良い。なぜなら、メモリセルアレイ１１の最上位層より上にはメモリセルＭＣは存在せず、また存在する配線は、メモリセル部２０に較べて配線ルールがかなり緩い。従って、図１９の工程において多少のdishingが生じたとしても、特に問題では無いからである。
【００７６】
３．４．３ 第３の変形例
上記実施形態で説明した製造方法であると、ＢＬ ＨＵ部２１のダミーのメモリセル構造ＤＭ１は、ビット線膜５４よりも下に存在する。逆にＷＬ ＨＵ部２２のダミーのメモリセル構造ＤＭ２は、ワード線膜４２よりも上に存在する。
【００７７】
しかしながら、この位置関係は逆であっても良い。これは、上記説明においてビット線ＢＬとワード線ＷＬとを入れ替えた場合に相当する。すなわち、配線層４２、６５をビット線ＢＬとして機能させ、配線層５４をワード線ＷＬとして機能させた場合、位置関係は逆になる。すなわち、ＢＬ ＨＵ部２１のダミーのメモリセル構造ＤＭ１は、ビット線よりも上に存在し、ＷＬ ＨＵ部２２のダミーのメモリセル構造ＤＭ２はワード線よりも下に存在することになる。
【００７８】
［変形例等］
以上のように、実施形態に係る半導体記憶装置の製造方法は、第１配線層(WL42@図5)及び第１メモリセル層(層43〜47@図5)を順次形成することと、前記第１配線層及び前記第１メモリセル層をパターニングすることにより、第１方向(D1)に沿ったストライプ形状の第１構造を第１領域(メモリセル部20@図11)に形成し、第２構造(DM1@図11)を第２領域(BL HU21 @図11)に形成することと、前記第１構造及び前記第２構造上に、第２配線層(BL54@図13)及び第２メモリセル層(層55〜59@図13)を順次形成することと、前記第２配線層及び前記第２メモリセル層をパターニングすることにより、第１方向と異なる第２方向(D2)に沿ったストライプ形状を有し、且つ前記第２領域における前記第２構造直上の領域で折り返すパターンを有する第３構造(2層目のセルアレイ@図18)を前記第１領域に形成することと、前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層を除去すること(図25,26,28)とを具備する。
【００７９】
これにより、ＣＭＰ工程におけるダミー領域の面積を削減すると共に、製造工程を簡略化出来る。
【００８０】
なお、上記実施形態は唯一の実施形態では無く、種々の変形が可能である。例えば、上記説明した全ての例において、ビット線とワード線を入れ替えても良い。また、ビット線とワード線は必ずしも直交する必要は無く、その向きが異なっていれば良い。更に上記実施形態では、各層につき具体的な材料及び膜厚を挙げて説明したが、その他の材料や膜厚を適宜用いても良く、また製造工程も可能な限り入れ替えることが出来る。またメモリセルアレイ１１の各層は、下から順にダイオード及び可変抵抗素子が順次積層された構造を有する例を挙げて説明した。しかし、可変抵抗素子がダイオードの下にある場合であっても良いし、この順序が各層で異なっていても良い。また、ダイオードのアノード及びカソードの向きも適宜変更出来る。
【００８１】
更に上記実施形態では半導体記憶装置としてＲｅＲＡＭを例に挙げて説明したが、実施形態は、ＲｅＲＡＭに限定されるものでは無い。すなわち実施形態は、ある方向に沿った配線と、別の方向に沿った配線とが交差する領域にメモリセルが形成されるクロスポイント型の半導体メモリ全般に適用可能である。このような半導体メモリの例としては、他にＭＲＡＭ（Magnetic RAM）等が挙げられる。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８３】
１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…コントローラ、１５…電源、２０…メモリセル部、２１…ＢＬフックアップ部、２２…ＷＬフックアップ部、２３…周辺回路、３０…半導体基板、３１、３３、３５、３８、４１、４３、４５、５３、５５、５７、６４…バリアメタル層、３２…ワード線、３４…ダイオード、３６…可変抵抗素子、３７…電極、３９…ビット線、４０、５２、６１、６３、６７、６８…層間絶縁膜、４２、６５…ワード線膜、４４、５６…ダイオード層、４６、５８…可変抵抗膜、４７、５９…電極膜、４８〜５０、６０、６６…マスク材、５１、６２…フォトレジスト、５４…ビット線膜
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、３次元のクロスポイント型メモリの製造には、ダブルパターニング技術が用いられている。しかしながら、このような微細化されたメモリの製造には非常に多くの工程が必要となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０７１２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
製造工程を簡略化出来る半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１配線層及び第１メモリセル層を順次形成することと、前記第１配線層及び前記第１メモリセル層をパターニングすることにより、第１方向に沿ったストライプ形状の第１構造を第１領域に形成し、第２構造を第２領域に形成することと、前記第１構造及び前記第２構造上に、第２配線層及び第２メモリセル層を順次形成することと、前記第２配線層及び前記第２メモリセル層をパターニングすることにより、第１方向と異なる第２方向に沿ったストライプ形状を有し、且つ前記第２領域における前記第２構造直上の領域で折り返すパターンを有する第３構造を前記第１領域に形成することと、前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層を除去することとを具備する。
【図面の簡単な説明】
【０００６】
【図１】一実施形態に係る半導体記憶装置のブロック図。
【図２】一実施形態に係るメモリセルアレイの回路図。
【図３】一実施形態に係るメモリセルアレイの平面図。
【図４】一実施形態に係る半導体記憶装置の断面図。
【図５】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図６】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図７】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図８】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図９】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１０】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１１】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１２】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１３】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１４】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１５】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図１６】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図１７】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図１８】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図１９】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図２０】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図２１】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図２２】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図２３】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図２４】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図２５】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図２６】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図２７】一実施形態に係る半導体記憶装置の製造工程を示す平面図。
【図２８】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図２９】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３０】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図３１】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３２】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３３】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図３４】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図３５】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３６】一実施形態に係る半導体記憶装置の製造工程を示す斜視図。
【図３７】一実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図３８】ワード線フックアップ部の平面図。
【図３９】一実施形態に係るワード線フックアップ部の平面図。
【図４０】一実施形態の変形例に係る半導体記憶装置の製造工程を示す断面図。
【図４１】一実施形態の変形例に係る半導体記憶装置の製造工程を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［実施形態］
一実施形態に係る半導体記憶装置の製造方法について説明する。以下では半導体記憶装置として、３次元のクロスポイント型メモリであるＲｅＲＡＭ（Resistive RAM）を例に挙げて説明する。
【０００９】
１．半導体記憶装置の構成について
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１ 半導体記憶装置の全体構成について
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するように半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、コントローラ１４、及び電源１５を備えている。
【００１１】
メモリセルアレイ１１は、データを保持可能な複数のメモリセルＭＣを備えている。図２はメモリセルアレイ１１の回路図である。図示するように、メモリセルアレイ１１中に、ダイオード及び可変抵抗素子を備えるメモリセルＭＣがマトリクス状に配置されている。本例では、ダイオードのカソードは可変抵抗素子の一端に接続され、同一行にあるメモリセルＭＣのダイオードのアノードは同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの可変抵抗素子の他端は同一のビット線ＢＬに接続される。図２では紙面の都合上、メモリセルアレイ１１を２次元で表記しているが、メモリセルアレイ１１内では、図２に示す構成が紙面に対して垂直な方向で積層されている。
【００１２】
図１に戻って説明を続ける。ロウデコーダ１２は、ワード線選択部及びワード線ドライバを含む。そしてワード線選択部が、コントローラ１４から受信したロウアドレスに基づいてワード線ＷＬを選択する。そしてワード線ドライバが、選択ワード線及び非選択ワード線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００１３】
カラムデコーダ１３は、ビット線選択部及びビット線ドライバを含む。そしてビット線選択部は、コントローラ１４から受信したカラムアドレスに基づいてビット線ＢＬを選択する。そしてビット線ドライバが、選択ビット線及び非選択ビット線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００１４】
コントローラ１４は、半導体記憶装置１０全体の動作を制御する。また、前述のように必要なアドレスを、ロウデコーダ１２及びカラムデコーダ１３に送信する。またコントローラ１４は、データの書き込み時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するようにロウデコーダ１２及びカラムデコーダ１３に命令する。またデータの読み出し時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗値を、当該メモリセルＭＣの記憶状態として検出するため、必要な電圧を印加するようにロウデコーダ１２及びカラムデコーダ１３に命令する。
【００１５】
電源１５は、データの読み出し、書き込み、及び消去に必要な所定の電圧セットを生成する。より具体的には、電源１５は、選択ワード線のバイアス電圧ＶＳＷと非選択ワード線のバイアス電圧ＶＵＷを生成し、これをロウデコーダ１２に供給する。また電源１５は、選択ビット線のバイアス電圧ＶＳＢと非選択ワード線のバイアス電圧ＶＵＢを生成し、これをカラムデコーダ１３に供給する。これにより、例えばデータの書き込みの際には、選択ワード線と選択ビット線との間に大きい電位差が発生され、可変抵抗素子の抵抗状態が遷移される。またデータの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線と選択ビット線との間に電位差が発生され、ビット線またはワード線に流れる電流が検出される。
【００１６】
１．２ メモリセルアレイ１１の詳細について
次に、上記メモリセルアレイ１１の構成の詳細について説明する。図３は、メモリセルアレイ１１の平面図である。
【００１７】
図示するようにメモリセルアレイ１１は、大まかにはメモリセル部２０、ビット線フックアップ（hook up）部（ＢＬ ＨＵ部）２１、及びワード線フックアップ部（ＷＬ ＨＵ部）２２を備えている。
【００１８】
メモリセル部２０は、メモリセルアレイ１１内に複数含まれ、各々が図２で説明した複数のメモリセルＭＣを備えている。
【００１９】
ＢＬ ＨＵ部２１は、メモリセル部２０に第２方向Ｄ２で隣接している。そして、メモリセル部２０のビット線ＢＬがＢＬ ＨＵ部２１まで引き出されている。ＢＬ ＨＵ部２１では、引き出されたビット線ＢＬが、周辺回路（カラムデコーダ１３）と接続される。
【００２０】
ＷＬ ＨＵ部２２は、メモリセル部２０に、第２方向Ｄ２に直交する第１方向Ｄ１で隣接している。そして、メモリセル部２０のワード線ＷＬがＷＬ ＨＵ部２２まで引き出されている。ＷＬ ＨＵ部２２では、引き出されたワード線ＷＬが、周辺回路（ロウデコーダ１２）と接続される。
【００２１】
なお、図３ではメモリセル部２０が２つある場合を示しているが、１つでも良いし、３つ以上であっても良い。またメモリセル部２０は、第２方向Ｄ２に沿って複数設けられても良い。このことは、ＢＬ ＨＵ部２１及びＷＬ ＨＵ部２２についても同様である。
【００２２】
次に、上記構成のメモリセルアレイ１１の断面構成について、図４を用いて説明する。図４は、メモリセルアレイ１１の断面図である。図４では、メモリセルアレイ１１が４層構造を有する場合、すなわち、図２の構成が紙面に対して垂直な方向に４層積層された例について示している。
【００２３】
図示するように、半導体基板（シリコン基板）３０上に、周辺回路２３（ロウデコーダ１２やカラムデコーダ１３等、メモリセルアレイ１１以外のものを含む）が形成されている。そして、この周辺回路２３上に、図示せぬ層間絶縁膜を介在してメモリセルアレイ１１が形成される。
【００２４】
第１層目のメモリセル部２０では、ワード線ＷＬとなる金属配線層３２が、バリアメタル層３１を介して層間絶縁膜上に形成されている。この金属配線層３２は、ＷＬ ＨＵ部２２まで引き出されている。そして金属配線層３２は、ＷＬ ＨＵ部２２内において、コンタクトプラグや金属配線層を介して、半導体基板３０上の周辺回路２３に電気的に接続されている。金属配線層３２上には、複数のメモリセルＭＣが形成されている。メモリセルＭＣは、バリアメタル層３３−１、選択素子３４−１、バリアメタル層３５−１、可変抵抗素子３６−１、及び電極３７−１が順次積層された構造を有している。以下、第ｉ層目（ｉは１以上の自然数）のメモリセル部２０におけるメモリセルＭＣを構成する各層の参照符号には、“ｉ”のサフィックスを付す場合がある。但し、各層を区別しない場合にはサフィックスは付さない。そして、複数のメモリセルＭＣの電極３７−１を接続するようにして、ビット線ＢＬとなる金属配線層３９が、バリアメタル層３８を介して形成されている。この金属配線層３９は、第２層目のメモリセル部２０のビット線ＢＬとしても機能し、ＢＬ ＨＵ部２１まで引き出されている。そして金属配線層３９は、ＢＬ ＨＵ部２１内において、コンタクトプラグや金属配線層を介して、半導体基板３０上の周辺回路２３に電気的に接続されている。
【００２５】
第２層目のメモリセル部２０では、第１層目のメモリセル部２０のビット線ＢＬとして機能する金属配線層３９上に、複数のメモリセルＭＣが形成されている。メモリセルＭＣは、バリアメタル層３３−２、選択素子３４−２、バリアメタル層３５−２、可変抵抗素子３６−２、及び電極３７−２が順次積層された構造を有している。そして、複数のメモリセルＭＣの電極３７−２を接続するようにして、ワード線ＷＬとなる金属配線層３２が、バリアメタル層３１を介して形成されている。この金属配線層３２は、第３層目のメモリセル部２０のワード線ＷＬとしても機能する。そして、ＷＬＨＵ部２２まで引き出されて、コンタクトプラグや金属配線層を介して周辺回路２３に電気的に接続されている。
【００２６】
以下、第３層目及び第４層目のメモリセル部４０も同様の構成を有している。なお、紙面の都合上、図４ではビット線ＢＬとワード線ＷＬとが平行に描かれているが、実際にはこれらは直交している。
【００２７】
上記構成において、ＢＬ ＨＵ部２１及びＷＬ ＨＵ部２２におけるコンタクトプラグは、ある階層数毎に一回形成される。そして、各階層においてはコンタクトプラグの一部に引っ掛けるようにしてコンタクトプラグと配線とを接続するのが一般的である。これは、階層毎に接続用のコンタクトを形成すると、工程数が増加し高コスト化するからである。そのため、ある配線とあるコンタクトプラグとの接続部の位置は、別の配線と別のコンタクトプラグとの接続部の位置とずらして設ける必要がある。
【００２８】
以上の構成において、可変抵抗素子３６は、例えばＨｆＯｘを材料に用いて形成される。このＨｆＯｘに代表される抵抗変化材は、低抵抗状態と高抵抗状態の少なくとも２つの抵抗値を遷移する素材である。そして、高抵抗状態の抵抗変化材は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化材は、ある一定以上の電流が流れると高抵抗状態に遷移することが知られている。可変抵抗素子３６は、ＨｆＯｘ以外にも、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、及び炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。
【００２９】
選択素子３４は、シリコン等の半導体のｐｎ接合を用いたダイオードや、金属−絶縁膜−金属（ＭＩＭ）の積層構造からなるトンネル素子等である。以下では、選択素子３４をダイオード層３４または単にダイオード３４と呼ぶことがある。
【００３０】
２．メモリセルアレイの製造方法について
次に、図２〜４に示すメモリセルアレイ１１の製造方法について、図５〜図３７を用いて説明する。以下では説明の簡単化のために、メモリセルアレイ１１が２層構造である場合を例に挙げて説明する。
【００３１】
図５は、メモリセルアレイ１１の製造工程を示す斜視図である。まず図５に示すように、例えばシリコン基板３０上に、ＲｅＲＡＭの動作を制御する周辺回路２３が形成され、次に周辺回路２３を被覆するようにして、層間絶縁膜４０がシリコン基板３０上に形成される。引き続き、層間絶縁膜４０上に、バリアメタル層４１、ワード線膜４２、バリアメタル層４３、pinダイオード層４４、バリアメタル層４５、可変抵抗膜４６、電極膜４７、及びマスク材４８が順次形成される。バリアメタル層４１、ワード線膜４２、バリアメタル層４３、pinダイオード層４４、バリアメタル層４５、可変抵抗膜４６、及び電極膜４７はそれぞれ、図４で説明したバリアメタル層３１、ワード線３２、バリアメタル層３３−１、ダイオード３４−１、バリアメタル層３５−１、可変抵抗素子３６−１、及び電極３７−１に対応する。一例として、バリアメタル層４１は膜厚５ｎｍのＴｉＮ膜、ワード線膜４２は膜厚５０ｎｍのタングステン膜、バリアメタル層４３は膜厚５ｎｍのＴｉＮ膜、ダイオード層４４は上面及び下面にｐ型不純物層及びｎ型不純物層の形成された膜厚１００ｎｍのアモルファスシリコン膜、バリアメタル層４５は膜厚５ｎｍのＴｉ／ＴｉＮ膜、電極膜４７は膜厚５０ｎｍのタングステン膜で形成される。また、マスク材４８はＳｉＮ膜で形成される。そしてバリアメタル層４３、ダイオード層４４、バリアメタル層４５、可変抵抗膜４６、及び電極膜４７は、メモリセルアレイ１１の１層目を形成するためのものである。
【００３２】
次に、側壁スペーサ膜を用いたダブルパターニング技術により、ワード線膜４２をパターニングするためのマスクを形成する。すなわち、図５に示すように、まずメモリセル部２０において、第１方向Ｄ１に沿ったストライプ形状のマスク材（以下、芯材）４９を形成する。芯材４９は、例えば膜厚１５０ｎｍのシリコン酸化膜で形成される。この芯材４９の製造方法は次の通りである。すなわち、まずマスク材４８上の全面に芯材４９を形成する。次に、芯材４９上にフォトレジストを塗布し、フォトリソグラフィ技術を用いて、フォトレジストにパターンを転写する。このパターンのピッチは、ワード線ＷＬのピッチの倍とされる。そして、このフォトレジストをマスクに用いて、芯材４９をエッチングする。引き続き、ＨＦ系のウェット処理により芯材４９のスリミング（slimming）を行い、芯材４９の線幅を、所望のビット線幅に設定する。
【００３３】
図６はメモリセルアレイ１１の平面図であり、特に芯材４９の平面パターンを示している。なお、図５は、図６における領域Ａ１を図中の矢印の方向から見た構造に対応する。本実施形態において用いる斜視図は以下同様である。図示するように、芯材４９はメモリセル部２０から、更にＷＬ ＨＵ部２２まで引き出されている。そして、芯材４９の一端は、ＷＬ ＨＵ部２２において別の芯材４９の一端に接続されている。言い換えれば、１本の芯材４９が、一方のＷＬ ＨＵ部２２から、メモリセル部２０を通過して他方のＷＬ ＨＵ部２２に達し、更にこのＷＬ ＨＵ部２２で折り返して、再度メモリセル部２０を通過して元のＷＬ ＨＵ部２２に戻るような形状を有している。
【００３４】
なお、図６では、ＷＬ ＨＵ部２２で折り返すパターンを有する芯材４９の内側に、直線パターンの芯材４９が形成される場合を例示している。しかしこれは一例に過ぎず、直線パターンの芯材４９も、その外側の芯材４９と同様に、ＷＬ ＨＵ部２２で折り返すパターンを有していても良い。
【００３５】
また芯材４９は、ＢＬ ＨＵ部２１内にも形成される。ＢＬ ＨＵ部２１の芯材４９は、ダミーのメモリセル構造を形成するためのものであり、ビット線ＢＬの折り返し部に重なる位置に設けられる。この点については後に詳細に説明する。もちろん、ＢＬ ＨＵ部２１の芯材４９は、ダミーのメモリセル構造だけでなく、必要な配線を形成するために設けられても良い。
【００３６】
次に図７に示すように、マスク材４８及び芯材４９上に例えばアモルファスシリコン層を用いてマスク材（以下、側壁材）５０を形成する。
【００３７】
引き続き図８に示すように、側壁材５０をエッチバックして、芯材４９の側壁にのみ、ワード線ＷＬのハーフピッチの膜厚を有する側壁材５０を残存させる。
【００３８】
次に図９に示すように、ＢＬ ＨＵ部２１の芯材４９及び側壁材５０をフォトレジスト５１で被覆した状態で、ＨＦ系のウェット処理を行う。これにより、メモリセル部２０の芯材４９を除去して、側壁材５０を残存させる。
【００３９】
次に図１０に示すように、ＢＬ ＨＵ部２１のフォトレジスト５１を剥離した後、側壁材５０をマスクに用いてマスク材４８をエッチングし、その後側壁材５０を除去する。以上のダブルパターニング技術の結果、図１０に示すように、メモリセル部２０では、アモルファスシリコン層５０の膜厚に対応し、且つフォトリソグラフィ限界よりも狭い線幅のマスクパターンが形成される。他方、ＢＬ ＨＵ部２１では、メモリセル部２０よりも幅の広いマスクパターンが形成される。
【００４０】
なお、この段階では、メモリセル部２０における２本のマスク材４８は、ＷＬ ＨＵ部２２において接続されている。言い換えれば、マスク材４８は、それぞれがいずれかのＷＬ ＨＵ部２２で折り返すようなパターンを有している。従って、この１本のマスク材４８を、その折り返す位置において分離する必要がある。しかしながら、この分離工程は、この段階では行わない（以下、分離工程をループカットと呼び、ループカットが行われる領域をループカット部と呼ぶ）。
【００４１】
次に図１１に示すように、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等により、マスク材４８をマスクに用いたエッチングが行われて、電極膜４７、可変抵抗膜４６、バリアメタル層４５、ダイオード層４４、バリアメタル層４３、ワード線膜４２、及びバリアメタル層４１が、一括してパターニングされる。これにより、メモリセル部２０において第１方向Ｄ１に沿ったストライプ形状のワード線ＷＬが形成される。またＢＬ ＨＵ部２１では、同様の積層構造を有するダミーのメモリセル構造ＤＭ１が形成される。当然ながらこの段階では、ワード線ＷＬはＷＬ ＨＵ部２２で折り返すパターンを有している。
【００４２】
次に図１２に示すように、マスク材４８が除去される。そして、層間絶縁膜４０上に、例えばポリシラザン（ＰＳＺ）のような塗布型の層間絶縁膜５２が形成される。これにより、図１１の工程で生じた溝部が、層間絶縁膜５２によって埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polishing）法等により層間絶縁膜５２が平坦化され、電極膜４７の上面が露出される。
【００４３】
次に図１３に示すように、電極膜４７及び層間絶縁膜５２上に、バリアメタル層５３、ビット線膜５４、バリアメタル層５５、pinダイオード層５６、バリアメタル層５７、可変抵抗膜５８、及び電極膜５９が順次形成される。これらはそれぞれ、図４で説明したバリアメタル層３８、ビット線３９、バリアメタル層３３−２、ダイオード３４−２、バリアメタル層３５−２、可変抵抗素子３６−２、及び電極３７−２に対応する。また、バリアメタル層５３、ビット線膜５４、バリアメタル層５５、ダイオード層５６、バリアメタル層５７、及び電極膜５９の材料及び膜厚は、バリアメタル層４１、ワード線膜４２、バリアメタル層４３、ダイオード層４４、バリアメタル層４５、及び電極膜４７のそれと同様である。そしてバリアメタル層５５、ダイオード層５６、バリアメタル層５７、可変抵抗膜５８、及び電極膜５９は、メモリセルアレイ１１の２層目を形成するためのものである。
【００４４】
次に、図５〜図１０を用いて説明したダブルパターニング技術を用いて、ビット線ＢＬ形成用のマスク材を形成する。すなわち、図１４及び図１５に示すように、第２方向Ｄ２に沿ったストライプ形状のマスク材６０を、電極膜５９上に形成する。図１５はメモリセルアレイ１１の平面図であり、パターニングされたマスク材６０と、それより下層に存在するダミーのメモリセル構造ＤＭ１とを示している。図１４は、図１５の領域Ａ１を矢印の方向から見た構造に対応する。図示するようにマスク材６０は、図１０で説明したワード線ＷＬ形成用のマスク材４８と同様に、ＢＬ ＨＵ部２１で折り返すようなパターンを有している。この際、マスク材６０のうち、ビット線ＢＬのループカット部に対応する領域は、図１１で形成されたダミーのメモリセル構造ＤＭ１とオーバーラップするように形成される。この様子を図１６に示す。図１６は、ＢＬ ＨＵ部２１の一部領域を示す。なお、図１６では、折り返しパターンのマスク材６０が４本描かれているが、この本数は任意であり、一例に過ぎない。
【００４５】
またマスク材６０は、ＷＬ ＨＵ部２２にも形成される。ＷＬ ＨＵ部２２に形成されたマスク材６０は、ダミーのメモリセル構造を形成するためのものであり、ワード線ＷＬ（図１１のワード線膜４２）のループカット部にオーバーラップする位置に設けられる。この様子を図１７に示す。図１７は、ＷＬ ＨＵ部２２の一部領域を示している。
【００４６】
次に図１８に示すように、反応性イオンエッチング等により、マスク材６０をマスクに用いたエッチングが行われて、電極膜５９、可変抵抗膜５８、バリアメタル層５７、ダイオード層５６、バリアメタル層５５、ビット線膜５４、バリアメタル層５３、電極膜４７、可変抵抗膜４６、バリアメタル層４５、ダイオード層４４、及びバリアメタル層４３が一括してパターニングされる。これにより、第２方向Ｄ２に沿ったストライプ形状のビット線ＢＬが形成される。また、本工程により、電極膜４７、可変抵抗膜４６、バリアメタル層４５、ダイオード層４４、及びバリアメタル層４３が、メモリセルＭＣ毎に分離される。
【００４７】
また、ＷＬ ＨＵ部２２のマスク材６０の存在により、電極膜５９、可変抵抗膜５８、バリアメタル層５７、ダイオード層５６、バリアメタル層５５、ワード線膜５４、バリアメタル層５３、電極膜４７、可変抵抗膜４６、バリアメタル層４５、ダイオード層４４、及びバリアメタル層４３を含む積層構造を有するダミーのメモリセル構造ＤＭ２が形成される。このダミーのメモリセル構造ＤＭ２に含まれるワード線膜５４、バリアメタル層５３、電極膜４７、可変抵抗膜４６、バリアメタル層４５、ダイオード層４４、及びバリアメタル層４３は、１層目のワード線ＷＬのループカット部を含んでいる。
【００４８】
次に図１９に示すように、マスク材６０を除去した後、全面に例えば塗布型の層間絶縁膜６１を形成して、図１８の工程で生じた溝部を埋め込み、層間絶縁膜の上面を平坦化する。その結果、電極膜５９の上面が露出される。
【００４９】
次に、ビット線膜５４のループカットが行われる。この際、ワード線膜４２のループカットも同時に行われる。本工程について、まず図２０〜図２４を用いて説明する。図２０はメモリセルアレイ１１の斜視図である。図２１はＢＬ ＨＵ部２１の平面図であり、特にビット線ＢＬとダミーのメモリセル構造ＤＭ１との位置関係を示している。図２２はＷＬ ＨＵ部２２の平面図であり、特にワード線ＷＬとダミーのメモリセル構造ＤＭ２との位置関係を示している。図２３はメモリセルアレイ１１の第２方向に沿った断面図であり、図２１のＹ１−Ｙ１’線に沿った断面図に相当する。図２４はメモリセルアレイ１１の第１方向に沿った断面図であり、図２１のＸ１−Ｘ１’線に沿った断面図に相当する。
【００５０】
図示するように、図１９で完成した構造上に、フォトレジスト６２が塗布される。そして、フォトリソグラフィ技術により、ワード線ＷＬ及びビット線ＢＬのループカット部のフォトレジストが除去される。これによりフォトレジスト６２には、ビット線ＢＬのループカット部に開口部ＯＰ１が形成され、ワード線ＷＬのループカット部に開口部ＯＰ２が形成される。この際、図２１及び図２２に示すように、上面から見たときに、開口部ＯＰ１の内部にダミーのメモリセル構造ＤＭ１が全て収まり、開口部ＯＰ２の内部にダミーのメモリセル構造ＤＭ２が収まるように、開口部ＯＰ１、ＯＰ２が設けられる。従って、開口部ＯＰ１には、電極膜５９の折り返し部分が露出される。開口部ＯＰ２では、矩形の電極膜５９が露出される。
【００５１】
次に、フォトレジスト６２をマスクに用いたエッチングが行われる。この様子を図２５〜図２９に示す。図２５〜図２９は、図２０〜図２４と同じ領域を示す。図示するように、反応性のエッチング等により、層間絶縁膜６１の上面から、バリアメタル層４１の下面（層間絶縁膜４０の上面）まで、一括してエッチングが行われる。この結果、ＢＬ ＨＵ部２１では、ビット線膜５４がループカットされると共に、ダミーのメモリセル構造ＤＭ１の全てが除去される（図２６及び図２８参照）。またＷＬ ＨＵ部２２では、ワード線膜４２がループカットされると共に、ダミーのメモリセル構造ＤＭ２の全てが除去される（図２７及び図２９参照）。
【００５２】
以上の工程により、ループカットが行われる。次に図３０〜図３２に示すように、フォトレジスト６２を除去した後、層間絶縁膜６１上に、ポリシラザン等の塗布型の層間絶縁膜６３を形成して、図２５〜図２９の工程で形成された溝部を埋め込む。その後、ＣＭＰ法により層間絶縁膜６３を平坦化して、電極膜５９の上面を露出させる。これにより、層間絶縁膜６３は、ループカット部の溝部内にのみ残存する。なお図３１及び図３２は、それぞれ図２８及び図２９と同じ領域を示す断面図である。
【００５３】
次に図３３に示すように、電極膜５９及び層間絶縁膜６１、６３上に、バリアメタル層６４及びワード線膜６５を形成する。これらは、図４におけるメモリセルアレイ１１の２層目のバリアメタル層３１及びワード線３２に相当し、その材料及び膜厚はバリアメタル層４１及びワード線膜４２と同様である。引き続き、ダブルパターニング技術により、ワード線膜６５上にワード線パターニング用のマスク材６６を形成する。
【００５４】
次に図３４及び図３５に示すように、反応性イオンエッチング等により、マスク材６６をマスクに用いたエッチングが行われる。図３４はメモリセルアレイ１１の斜視図であり、図３５はワード線ループカット部を含む第１方向Ｄ１に沿った断面図である。図示するように、ワード線膜６５、バリアメタル層６４、電極膜５９、可変抵抗膜５８、バリアメタル層５７、ダイオード層５６、及びバリアメタル層５５が一括してパターニングされる。これにより、第１方向Ｄ１に沿ったストライプ形状のワード線ＷＬ（第２層目のワード線）が形成される。また、本工程により、電極膜５９、可変抵抗膜５８、バリアメタル層５７、ダイオード層５６、及びバリアメタル層５５が、メモリセルＭＣ毎に分離される。すなわち、２層目のメモリセルアレイ１１のメモリセルＭＣが完成する。
【００５５】
次に図３６及び図３７に示すように、２層目のワード線のループカットを行う。図３６はメモリセルアレイ１１の斜視図であり、図３７はワード線ループカット部を含む第１方向Ｄ１に沿った断面図である。図示するように、マスク材６６を除去した後、全面に例えば塗布型の層間絶縁膜６７を形成して、図３４及び図３５の工程で生じた溝部を埋め込み、層間絶縁膜６７の上面を平坦化する。その結果、ワード線膜６５の上面が露出される。その後、全面にフォトレジストを塗布して、フォトリソグラフィ技術と反応性のエッチングにより、ワード線膜６５のループカット部を除去する。その後、ループカット部内を層間絶縁膜６８で埋め込む。
【００５６】
以上により、２層構造のメモリセルアレイ１１が完成する。なお、上記製造工程を繰り返すことで、３層以上のメモリセルアレイ１１を製造することも可能である。
【００５７】
３．本実施形態に係る効果
上記のように、本実施形態によれば、半導体記憶装置の製造工程を簡略化出来る。本効果につき、以下、順を追って説明する。
【００５８】
３．１ ＲｅＲＡＭについて
浮遊ゲートを用いた従来の不揮発性半導体メモリ（ＥＥＰＲＯＭ）は、二十数ｎｍ世代以降の微細化が困難である。そこで、更なる大容量化が可能な不揮発性半導体メモリの候補として、３次元クロスポイントセルが期待されている。この中でも、可変抵抗素子を用いたＲｅＲＡＭが、次世代不揮発性半導体メモリとして有力である。
【００５９】
ＲｅＲＡＭのクロスポイントセルは、直交する配線（ワード線及びビット線）間にダイオード及び可変抵抗を有し、３次元にアレイ状に配置される。可変抵抗素子に電圧を印加すると、ある電圧（Ｖset）で、可変抵抗素子はその抵抗値が１〜２桁下がった低抵抗状態に遷移する。これをＳＥＴ（書き込み）と呼ぶ。また、低抵抗状態の可変抵抗素子に電圧を印加し電流を流すと、可変抵抗素子は、ある電圧（Ｖreset）で高抵抗状態に遷移する。これをＲＥＳＥＴ（消去）と呼ぶ。この低抵抗状態と高抵抗状態を、流れる電流差により検知し、メモリセルの保持する“０”データ及び“１”データを検出する。
【００６０】
また、三十数ｎｍ世代以降の半導体メモリでは、従来のＡｒＦレーザを使用した露光技術では解像が困難である。従って、側壁スペーサ膜を用いたダブルパターニング技術が用いられるのが一般的である。
【００６１】
３．２ 問題点
このようなＲｅＲＡＭの従来の製造方法であると、以下のような問題点があった。
【００６２】
まず、必要な露光回数が多い。すなわち、１層の配線を作るためには、１）ダブルパターニング工程における通常のレジストパターン形成、２）フックアップ部とメモリセル部との間でマスク材を別々に作る際のレジストパターン形成、及び３）ループカット、の３回の露光が必要である。特に３次元クロスポイント型のメモリでは、積層数だけこの露光回数が必要となり、露光回数が大幅に増大し、コスト低減が困難である。
【００６３】
また、フックアップ部の面積が増大する。ダブルパターニング技術では、心材となるマスク材をウェット処理により除去する（図９参照）。この際、フックアップ部はフォトレジストで被覆されているが、ウェット処理の等方性エッチング特性により、フォトレジスト境界からフックアップ部へウェット液が染み込む。そこで、このウェット液が染み込む領域を考慮して、０．３〜０．４μｍ程度の領域をマージンとして確保する必要がある。
【００６４】
この点、３次元メモリでは、ワード線及びビット線をドライバに接続するため、積層した配線層の数だけ、フックアップ部を設ける必要がある。更にＲｅＲＡＭでは、メモリセルアレイを小さい複数の領域に分け（図３のメモリセル部２０）、それぞれにフックアップ部を設けて別々に駆動する必要がある。これは、ＲｅＲＡＭのメモリセルが可変抵抗素子とダイオードとを直列接続した構成を有するからである。すなわち、１本の配線に非常に多数のメモリセルを接続すると、例えダイオードに逆バイアスを印加したとしても、各ダイオードのオフリーク電流の総量が増大してしまうからである。
【００６５】
つまり、ＲｅＲＡＭでは、各配線のフックアップ領域の数は、“（積層配線数）×（メモリセル部２０の数）”に比例して存在する。そのため、例え１箇所あたりの面積増加が０．３〜０．４μｍ程度であったとしても、メモリ装置全体としては爆発的な面積増加となり、コスト上昇が大きな問題となる。
【００６６】
また、フックアップ部には、ＣＭＰ時（例えば図１２参照）のdishingを防止するために、ダミー領域が必要となる。図３８は、メモリセルアレイのいずれかの層におけるメモリセル部とＷＬ ＨＵ部の平面図である。配線の存在しない領域では、ＣＭＰ時にdishingが生じるおそれがある。従って、図示するようなダミーのメモリセル構造ＤＭ１０を設ける必要がある。そしてフックアップ部の面積が増大すれば、必要なダミー領域の面積も増加し、ますますメモリセル部に対するフックアップ部の割合が増加する、という悪循環を招くという問題がある。
【００６７】
３．３ 本実施形態
しかしながら、本実施形態に係る製造方法であれば、上記問題を解決出来る。
【００６８】
まず、ループカット用の露光回数を削減出来る。本実施形態に係る製造方法であると、ワード線ＷＬに関して図１０及び図１１の工程ではループカットは行わず、図２０〜図２９で説明したビット線ＢＬのループカット時に、あわせてワード線ＷＬもループカットする。すなわち、２つの配線層のループカットを同時に行う。そのため、ループカット用の露光回数を、従来の約半分、すなわち、メモリセルアレイ１１のレイヤ数の１／２に削減出来る。これにより、製造工程を簡略化し、製造コストを低減出来る。
【００６９】
更に、dishing防止のためのダミー領域の面積を削減出来る。本実施形態では、ダミーのメモリセル構造ＤＭ１は図１２のＣＭＰ工程におけるdishingを抑制し、ダミーのメモリセル構造ＤＭ２は図１９のＣＭＰ工程におけるdishingを抑制する。そして本実施形態に係る製造方法であると、ビット線ループカットの際、ワード線ループカットだけでなく、ダミーのメモリセル構造ＤＭ１、ＤＭ２の除去も行われる。この際、ビット線のループカット部は、ダミーのメモリセル構造ＤＭ１と完全にオーバーラップする。より具体的には、図２１及び図２３、並びに図２６及び図２８に示すように、ループカットされる領域の内側に、ダミーのメモリセル構造ＤＭ１の全てが収まっている。同様に、ワード線のループカット部は、ダミーのメモリセル構造ＤＭ２と完全にオーバーラップする。より具体的には、図２２及び図２４、並びに図２７及び図２９に示すように、ループカットされる領域の内側に、ダミーのメモリセル構造ＤＭ２の全てが収まっている。これにより、ダミーのメモリセル構造ＤＭ１、ＤＭ２の占有面積を削減出来る。
【００７０】
このダミーのメモリセル構造ＤＭ１、ＤＭ２は、ループカットの露光（例えばＫｒＦレーザ）に対して、合わせばらつき、寸法ばらつき、加工変換差とそのばらつき、及び層間膜厚ばらつき等が考慮された大きさとされる。図３９は、一例としてワード線ＷＬ、ダミーのメモリセル構造ＤＭ２、及びワード線ループカット部ＬＣ２（言い換えれば、図２２における開口部ＯＰ２）の平面図である。
【００７１】
ある設計例によれば、ループカット部ＬＣ２の縦と横のサイズをｄ１、ｗ１とすると、ダミーのメモリセル構造ＤＭ２の縦と横のサイズはそれぞれ０．５３・ｄ１、０．７８・ｗ１であった。そして全体としては、従来に較べてダミー領域を１７％削減することが出来た。このことは、ダミーのメモリセル構造ＤＭ１についても同様である。
【００７２】
３．４ 本実施形態の変形例
３．４．１ 第１の変形例
上記実施形態では、図２５〜図２９の工程において、ワード線ＷＬの下までエッチングを行うことで、開口部ＯＰ１、ＯＰ２に露出されているワード線膜４２及びバリアメタル層４１を除去している。しかしながら図４０に示すように、ワード線膜４２の上面でエッチングを停止しても良い。図４０は、図２８に示す領域に対応する。すなわち、ワード線膜４２及びバリアメタル層４１を残存させても良い。そして、ワード線ループカットは図３４及び図３５の工程の後の、ワード線膜６５のループカット時に同時に行っても良い。図４１は、１層目及び２層目のワード線ＷＬを一括してループカットした際の様子を示し、図３７で示す領域に対応する。
【００７３】
３．４．２ 第２の変形例
上記実施形態では、ＢＬ ＨＵ部２１とＷＬ ＨＵ部２２の両方にそれぞれダミーのメモリセル構造ＤＭ１、ＤＭ２を形成する場合について説明した。しかし、いずれか一方のみが形成される場合であっても良い。
【００７４】
ＢＬ ＨＵ部２１にダミーのメモリセル構造ＤＭ１を形成しない場合には、図５の工程においてＢＬ ＨＵ部２１に芯材４９を形成しなければ良い。またＷＬ ＨＵ部２２にダミーのメモリセル構造ＤＭ２を形成しない場合には、図１４の工程においてＷＬ ＨＵ部２２にマスク材６０を形成しなければ良い。
【００７５】
特に、メモリセルアレイの最上位層の配線の加工時には、ダミーのメモリセル構造の形成を省略しても良い。例えば、上記実施形態で説明した製造工程によれば、ワード線膜６５が、メモリセルアレイ１１の最上位層の配線となる。この場合、ワード線膜６５直下のダミーのメモリセル構造ＤＭ２の形成を省略しても良い。なぜなら、メモリセルアレイ１１の最上位層より上にはメモリセルＭＣは存在せず、また存在する配線は、メモリセル部２０に較べて配線ルールがかなり緩い。従って、図１９の工程において多少のdishingが生じたとしても、特に問題では無いからである。
【００７６】
３．４．３ 第３の変形例
上記実施形態で説明した製造方法であると、ＢＬ ＨＵ部２１のダミーのメモリセル構造ＤＭ１は、ビット線膜５４よりも下に存在する。逆にＷＬ ＨＵ部２２のダミーのメモリセル構造ＤＭ２は、ワード線膜４２よりも上に存在する。
【００７７】
しかしながら、この位置関係は逆であっても良い。これは、上記説明においてビット線ＢＬとワード線ＷＬとを入れ替えた場合に相当する。すなわち、配線層４２、６５をビット線ＢＬとして機能させ、配線層５４をワード線ＷＬとして機能させた場合、位置関係は逆になる。すなわち、ＢＬ ＨＵ部２１のダミーのメモリセル構造ＤＭ１は、ビット線よりも上に存在し、ＷＬ ＨＵ部２２のダミーのメモリセル構造ＤＭ２はワード線よりも下に存在することになる。
【００７８】
［変形例等］
以上のように、実施形態に係る半導体記憶装置の製造方法は、第１配線層(WL42@図5)及び第１メモリセル層(層43〜47@図5)を順次形成することと、前記第１配線層及び前記第１メモリセル層をパターニングすることにより、第１方向(D1)に沿ったストライプ形状の第１構造を第１領域(メモリセル部20@図11)に形成し、第２構造(DM1@図11)を第２領域(BL HU21 @図11)に形成することと、前記第１構造及び前記第２構造上に、第２配線層(BL54@図13)及び第２メモリセル層(層55〜59@図13)を順次形成することと、前記第２配線層及び前記第２メモリセル層をパターニングすることにより、第１方向と異なる第２方向(D2)に沿ったストライプ形状を有し、且つ前記第２領域における前記第２構造直上の領域で折り返すパターンを有する第３構造(2層目のセルアレイ@図18)を前記第１領域に形成することと、前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層を除去すること(図25,26,28)とを具備する。
【００７９】
これにより、ＣＭＰ工程におけるダミー領域の面積を削減すると共に、製造工程を簡略化出来る。
【００８０】
なお、上記実施形態は唯一の実施形態では無く、種々の変形が可能である。例えば、上記説明した全ての例において、ビット線とワード線を入れ替えても良い。また、ビット線とワード線は必ずしも直交する必要は無く、その向きが異なっていれば良い。更に上記実施形態では、各層につき具体的な材料及び膜厚を挙げて説明したが、その他の材料や膜厚を適宜用いても良く、また製造工程も可能な限り入れ替えることが出来る。またメモリセルアレイ１１の各層は、下から順にダイオード及び可変抵抗素子が順次積層された構造を有する例を挙げて説明した。しかし、可変抵抗素子がダイオードの下にある場合であっても良いし、この順序が各層で異なっていても良い。また、ダイオードのアノード及びカソードの向きも適宜変更出来る。
【００８１】
更に上記実施形態では半導体記憶装置としてＲｅＲＡＭを例に挙げて説明したが、実施形態は、ＲｅＲＡＭに限定されるものでは無い。すなわち実施形態は、ある方向に沿った配線と、別の方向に沿った配線とが交差する領域にメモリセルが形成されるクロスポイント型の半導体メモリ全般に適用可能である。このような半導体メモリの例としては、他にＭＲＡＭ（Magnetic RAM）等が挙げられる。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８３】
１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…コントローラ、１５…電源、２０…メモリセル部、２１…ＢＬフックアップ部、２２…ＷＬフックアップ部、２３…周辺回路、３０…半導体基板、３１、３３、３５、３８、４１、４３、４５、５３、５５、５７、６４…バリアメタル層、３２…ワード線、３４…ダイオード、３６…可変抵抗素子、３７…電極、３９…ビット線、４０、５２、６１、６３、６７、６８…層間絶縁膜、４２、６５…ワード線膜、４４、５６…ダイオード層、４６、５８…可変抵抗膜、４７、５９…電極膜、４８〜５０、６０、６６…マスク材、５１、６２…フォトレジスト、５４…ビット線膜
【特許請求の範囲】
【請求項１】
第１配線層及び第１メモリセル層を順次形成することと、
前記第１配線層及び前記第１メモリセル層をパターニングすることにより、第１方向に沿ったストライプ形状の第１構造を第１領域に形成し、第２構造を第２領域に形成することと、
前記第１構造及び前記第２構造上に、第２配線層及び第２メモリセル層を順次形成することと、
前記第２配線層及び前記第２メモリセル層をパターニングすることにより、第１方向と異なる第２方向に沿ったストライプ形状を有し、且つ前記第２領域における前記第２構造直上の領域で折り返すパターンを有する第３構造を前記第１領域に形成することと、
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層及び前記第１配線層を除去することと
を具備し、前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第１メモリセル層及び前記第１配線層を除去することは、前記第２配線層及び前記第２メモリセル層上にマスク層を形成することと、
前記マスク層に開口部を形成することと、
前記開口部の形成された前記マスク層をマスクに用いてエッチングを行うことと
を備え、前記第２構造は前記開口部の内側に位置し、
前記第１構造は、第３領域において折り返す構造を有し、
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第１メモリセル層及び前記第１配線層を除去する際に、前記第１構造の前記折り返す部分における前記第１配線層及び前記第１メモリセル層も除去される
ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
第１配線層及び第１メモリセル層を順次形成することと、
前記第１配線層及び前記第１メモリセル層をパターニングすることにより、第１方向に沿ったストライプ形状の第１構造を第１領域に形成し、第２構造を第２領域に形成することと、
前記第１構造及び前記第２構造上に、第２配線層及び第２メモリセル層を順次形成することと、
前記第２配線層及び前記第２メモリセル層をパターニングすることにより、第１方向と異なる第２方向に沿ったストライプ形状を有し、且つ前記第２領域における前記第２構造直上の領域で折り返すパターンを有する第３構造を前記第１領域に形成することと、
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層を除去することと
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層を除去することは、前記第２配線層及び前記第２メモリセル層上にマスク層を形成することと、
前記マスク層に開口部を形成することと、
前記開口部の形成された前記マスク層をマスクに用いてエッチングを行うことと
を備え、前記第２構造は前記開口部の内側に位置する
ことを特徴とする請求項２記載の半導体記憶装置の製造方法。
【請求項４】
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層を除去する際には、前記折り返す部分直下の前記第１配線層も除去される
ことを特徴とする請求項２または３記載の半導体記憶装置の製造方法。
【請求項５】
前記第１構造は、第３領域において折り返す構造を有し、
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第１メモリセル層を除去する際に、前記第１構造の前記折り返す部分における前記第１配線層及び前記第１メモリセル層も除去される
ことを特徴とする請求項２から４のいずれか１項記載の半導体記憶装置の製造方法。
【請求項６】
第１配線層及び第１メモリセル層を順次形成することと、
前記第１配線層及び前記第１メモリセル層をパターニングすることにより、第１領域に、第１方向に沿ったストライプ形状を有し、且つ第２領域で折り返すパターンを有する第１構造を形成することと、
前記第１構造上に、第２配線層及び第２メモリセル層を順次形成することと、
前記第２配線層及び前記第２メモリセル層をパターニングすることにより、第１方向と異なる第２方向に沿ったストライプ形状の第２構造を前記第１領域に形成し、第３構造を前記第２領域において前記第１構造が折り返す部分の直上に形成することと、
前記折り返す部分における前記第３構造の前記第２配線層及び前記第２メモリセル層並びに前記第１配線層及び前記第１メモリセル層を除去することと
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項１】
第１配線層及び第１メモリセル層を順次形成することと、
前記第１配線層及び前記第１メモリセル層をパターニングすることにより、第１方向に沿ったストライプ形状の第１構造を第１領域に形成し、第２構造を第２領域に形成することと、
前記第１構造及び前記第２構造上に、第２配線層及び第２メモリセル層を順次形成することと、
前記第２配線層及び前記第２メモリセル層をパターニングすることにより、第１方向と異なる第２方向に沿ったストライプ形状を有し、且つ前記第２領域における前記第２構造直上の領域で折り返すパターンを有する第３構造を前記第１領域に形成することと、
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層及び前記第１配線層を除去することと
を具備し、前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第１メモリセル層及び前記第１配線層を除去することは、前記第２配線層及び前記第２メモリセル層上にマスク層を形成することと、
前記マスク層に開口部を形成することと、
前記開口部の形成された前記マスク層をマスクに用いてエッチングを行うことと
を備え、前記第２構造は前記開口部の内側に位置し、
前記第１構造は、第３領域において折り返す構造を有し、
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第１メモリセル層及び前記第１配線層を除去する際に、前記第１構造の前記折り返す部分における前記第１配線層及び前記第１メモリセル層も除去される
ことを特徴とする半導体記憶装置の製造方法。
【請求項２】
第１配線層及び第１メモリセル層を順次形成することと、
前記第１配線層及び前記第１メモリセル層をパターニングすることにより、第１方向に沿ったストライプ形状の第１構造を第１領域に形成し、第２構造を第２領域に形成することと、
前記第１構造及び前記第２構造上に、第２配線層及び第２メモリセル層を順次形成することと、
前記第２配線層及び前記第２メモリセル層をパターニングすることにより、第１方向と異なる第２方向に沿ったストライプ形状を有し、且つ前記第２領域における前記第２構造直上の領域で折り返すパターンを有する第３構造を前記第１領域に形成することと、
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層を除去することと
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層を除去することは、前記第２配線層及び前記第２メモリセル層上にマスク層を形成することと、
前記マスク層に開口部を形成することと、
前記開口部の形成された前記マスク層をマスクに用いてエッチングを行うことと
を備え、前記第２構造は前記開口部の内側に位置する
ことを特徴とする請求項２記載の半導体記憶装置の製造方法。
【請求項４】
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第２構造の前記第１メモリセル層を除去する際には、前記折り返す部分直下の前記第１配線層も除去される
ことを特徴とする請求項２または３記載の半導体記憶装置の製造方法。
【請求項５】
前記第１構造は、第３領域において折り返す構造を有し、
前記第３構造の前記折り返す部分における前記第２配線層及び前記第２メモリセル層、並びにその直下に位置する前記第１メモリセル層を除去する際に、前記第１構造の前記折り返す部分における前記第１配線層及び前記第１メモリセル層も除去される
ことを特徴とする請求項２から４のいずれか１項記載の半導体記憶装置の製造方法。
【請求項６】
第１配線層及び第１メモリセル層を順次形成することと、
前記第１配線層及び前記第１メモリセル層をパターニングすることにより、第１領域に、第１方向に沿ったストライプ形状を有し、且つ第２領域で折り返すパターンを有する第１構造を形成することと、
前記第１構造上に、第２配線層及び第２メモリセル層を順次形成することと、
前記第２配線層及び前記第２メモリセル層をパターニングすることにより、第１方向と異なる第２方向に沿ったストライプ形状の第２構造を前記第１領域に形成し、第３構造を前記第２領域において前記第１構造が折り返す部分の直上に形成することと、
前記折り返す部分における前記第３構造の前記第２配線層及び前記第２メモリセル層並びに前記第１配線層及び前記第１メモリセル層を除去することと
を具備することを特徴とする半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２０１３−６２３８０（Ｐ２０１３−６２３８０Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−１９９９４９（Ｐ２０１１−１９９９４９）
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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