【課題】安定した高速動作を実現しつつ、製造工程も簡素化することが可能な論理回路を提供すること。
【解決手段】この論理回路１は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２のＦＥＴ２Ａ，２Ｂを備える論理回路であって、第１及び第２のＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜１７と、半導体材料からなるチャネル層１２と、ゲート電極膜１７とチャネル層１２との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層１６と、を有する。 （もっと読む）

【課題】トンネルトランジスタの高電圧での駆動力を向上させることが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記基板内において、前記第２の主端子領域の下面に接し、前記第１の主端子領域と離間された位置に形成された、前記第１導電型の第１の拡散層を備える。 （もっと読む）

【課題】電極間におけるリーク電流を抑制することができる炭化珪素半導体装置およびその製造方法を提供する。
【解決手段】平面視において終端領域ＴＭは素子領域ＣＬを取り囲んでいる。終端領域ＴＭにおいて炭化珪素基板ＳＢに、面方位{０−３３−８}および{０−１１−４}のいずれかを有する側壁ＳＴと、面方位{０００−１}を有する底面ＢＴとが形成されるように、炭化珪素基板ＳＢの第１の側において熱エッチングが行われる。側壁ＳＴおよび底面ＢＴの上に絶縁膜８Ｔが形成される。素子領域ＣＬにおいて炭化珪素基板ＳＢの第１の側の上に第１の電極１２が形成される。炭化珪素基板ＳＢの第２の側の上に第２の電極１４が形成される。 （もっと読む）

【課題】製造コストの増加を抑制し、キャパシタの端部の段差を小さくできるトレンチ型ＰＩＰキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法を提供することにある。
【解決手段】トレンチ５２内壁に分離絶縁層５３を配置し、この分離絶縁層５３を介して下部電極となる第１ポリシリコン５４を埋め込んだトレンチ型ＰＩＰキャパシタ５０を半導体基板に形成することで、キャパシタの端部に形成される段差を低減できる。その結果、配線となるメタル層５９を過度に厚くする必要がなく、メタル層５９を微細化することができる。その結果、パワーＩＣを微細化することができる。 （もっと読む）

【課題】ヘテロ構造電界効果トランジスタに関して、電流崩壊、ゲートリークおよび高温信頼性などの課題を解消する。
【解決手段】高電子移動度トランジスタ（ＨＥＭＴ）、金属−絶縁半導体電界効果トランジスタ（ＭＩＳＦＥＴ）あるいはこれらの組み合わせなどの集積回路（ＩＣ）デバイスの装置、方法およびシステムであって、該ＩＣデバイスは、基板１０２上で形成されたバッファ層１０４と、アルミニウム（Ａｌ）と窒素（Ｎ）とインジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくとも１つを含み、バッファ層１０４上に形成されたバリア層１０６と、窒素（Ｎ）とインジウム（Ｉｎ）またはガリウム（Ｇａ）の少なくとも１つとを含み、バリア層１０６上に形成されたキャップ１０８層と、キャップ層１０８に直接連結され、その層上に形成されたゲート１１８と、を含む。 （もっと読む）

【課題】エピタキシャル層に残存する転位の数を少なくする。
【解決手段】第２エピタキシャル層２００は、第１エピタキシャル層１００上にエピタキシャル成長している。第１エピタキシャル層１００は、エピタキシャル成長層１１０及び欠陥層１２０を有している。欠陥層１２０は、エピタキシャル成長層１１０の上、かつ、第１エピタキシャル層１００の表層に位置している。欠陥層１２０の欠陥密度は、５×１０^１７ｃｍ^−２以上である。欠陥層１２０を突き抜けた欠陥は、第２エピタキシャル層２００の内部でループを形成している。 （もっと読む）

【課題】低いオン電圧を実現しつつ負荷短絡耐量を向上させる。
【解決手段】この半導体装置は、トレンチゲートが、ドリフト層に底部を備え、ベース層の表面から底部に連通して形成された連通部を備えている。互いに直交するｘ方向とｙ方向とによって規定されるｘ−ｙ平面、およびｘ−ｙ平面に直交するｚ方向に対して、連通部はｘ−ｙ平面に沿うベース層の表面からｚ方向に距離Ｄ_１の深さまで形成され、底部は連通部との接続面からｚ方向に距離Ｄ_２の深さまで形成されている。トレンチゲートはｙ方向に延設されて、底部のｘ方向の幅が連通部の幅よりも大きくされている。また、隣り合うトレンチゲートの間の領域は、ドリフト層への電荷の注入源となるエミッタ層に対応する有効領域と、電荷の注入源を生じない無効領域と、を有する。そして、有効領域はｙ方向に間隔Ｌ_１をもって分割され、有効領域の間隔Ｌ_１は、Ｌ_１≦２（Ｄ_１＋Ｄ_２）の関係を満たす。 （もっと読む）

【課題】所定の安定した特性を有するＮ−ＭＩＳＦＥＴとＰ−ＭＩＳＦＥＴとを備えた半導体装置を容易に実現できるようにする。
【解決手段】半導体装置の製造方法は、半導体基板１０１の上に高誘電体膜１２１と、第１の膜１２２と、犠牲導電膜１２３と、第２の膜１２４とを順次形成した後、第２の膜１２４におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を第１の薬液を用いて選択的に除去する。この後、第２の膜１２４に含まれる第２の金属元素を犠牲導電膜１２４におけるＰ−ＭＩＳＦＥＴ形成領域１０１Ｐに形成された部分に拡散させる。続いて、犠牲導電膜１２４及び第１の膜１２２におけるＮ−ＭＩＳＦＥＴ形成領域１０１Ｎに形成された部分を、それぞれ第２の薬液及び第３の薬液を用いて選択的に除去する。第３の膜１２５を形成した後、第３の膜１２５に含まれる第３の金属元素を高誘電体膜１２１中に拡散させる。 （もっと読む）

【課題】ｎ型カラムとｐ型カラム内の不純物の相互拡散によるオン抵抗の増加を抑制する。
【解決手段】ダミーゲート構造を構成する第２トレンチ１０の底部の方がトレンチゲート構造を構成する第１トレンチ７の底部よりも深い位置となるようにする。これにより、第２トレンチ１０の底部において電界集中が発生し、その底部でアバランシェブレークダウンが起こるようにできる。そして、アバランシェブレークダウンにより発生した正孔が第２トレンチ１０の側面に沿ってｐ⁺型コンタクト領域６を経て表面電極１５に抜き取られるようにできる。したがって、正孔がｎ⁺型不純物領域５、ｐ型ベース領域４およびｎ^-型ドリフト層２によって形成される寄生バイポーラトランジスタに近づくことを抑制でき、寄生バイポーラトランジスタを動作させないようにできる。これにより、ｐ⁺型ボディ層１３を深く形成しなくてもアバランシェ耐量を向上することが可能となる。 （もっと読む）

【課題】耐圧バラツキを抑制し、歩留りを向上させることが可能となる横型素子を有する半導体装置を提供する。
【解決手段】横型ＦＷＤなどの横型素子に備えられるＳＲＦＰ２１について、の不純物濃度を１×１０¹⁸ｃｍ^-3以上となるようにする。このように、横型ＦＷＤ７などに備えられるＳＲＦＰ２１について、の不純物濃度を１×１０¹⁸ｃｍ^-3以上とすることにより、耐圧バラツキを抑制することが可能となり、的確に目標とする耐圧を得ることができる製品とすることが可能になる。したがって、製品の歩留りを向上させることが可能となる。 （もっと読む）