【課題】サンプル間、温度等の変位に伴い発生するロック位相の変動を補正し、ロック位相を一定とすることができるＤＬＬを備えた半導体装置を提供する。
【解決手段】位相検出回路（ＰＤ）１０５を構成する複数のＭＯＳＦＥＴのうち所定のＭＯＳＦＥＴのバックゲート電位を変更するＰＤバックゲート電位変更回路１０６と、温度センサ１０７と、サンプル別閾値電圧（Ｖｔ）情報を記憶したＦｕｓe（ヒューズ）１０８を備える。温度センサ１０７の温度情報、Ｆｕｓe（ヒューズ）１０８に記憶されたサンプル別閾値電圧（Ｖｔ）情報は、ＰＤバックゲート電位変更回路１０６に読み出され、閾値電圧を制御し、ロック位相の変動を補正する。 （もっと読む）

【課題】
本開示は遅延ロックループ（ＤＬＬ）及びフェーズロックループ（ＰＬＬ）における移相処理に関する。
【解決手段】
ＤＬＬまたはＰＬＬにおけるチャージポンプは、出力ノードに並列に接続されたキャパシタを備える。一次電流スイッチング回路は、ソース電流でキャパシタを充電し、シンク電流でキャパシタを放電する。補助ソース回路は、大きさの範囲を有する正の位相生成電流をソースする。正の移相生成電流の大きさは、少なくとも１つのソース選択信号により決定される。補助シンク回路は、大きさの範囲を有する負の移相生成電流をソースする。前記負の移相生成電流の大きさは、少なくとも１つのシンク選択信号により決定される。 （もっと読む）

【課題】出力クロック信号を生成して出力するまでに要する時間を短縮させる。
【解決手段】半導体装置は、第１のクロック信号のライズエッジ及び第２のクロック信号のライズエッジを合成して第１及び第２のクロック信号のライズエッジの間にライズエッジを有する第３のクロック信号を生成する第１の位相合成回路と、第１のクロック信号のフォールエッジ及び第２のクロック信号のフォールエッジを合成して第１及び第２のクロック信号のフォールエッジの間にフォールエッジを有する第４のクロック信号を生成する第２の位相合成回路と、第３のクロック信号のライズエッジを受けてライズ／フォールエッジの内の一方の位相を、第４のクロック信号のフォールエッジを受けてライズ／フォールエッジの内の他方の位相を其々調整した出力クロック信号を出力する第３の位相合成回路と、を備える。 （もっと読む）

【課題】遅延時間の精度を向上するとともに、回路面積の小型化を図る。
【解決手段】入力端子ＩＮを介して入力される入力信号に応じてオンオフするトランジスタ１０と、トランジスタ１０と電源端子ＶＢの間に配置された抵抗２０と、トランジスタ１０と抵抗２０の接続点の電位がハイレベルになるとオフするトランジスタ１１と、トランジスタ１１と接地端子ＶＳＳ間に配置された抵抗２１と、トランジスタ１０と抵抗２０の接続点の電圧を出力する出力端子ＯＵＴと、トランジスタ１１と抵抗２１の接続点にアノードが接続され、トランジスタ１０と抵抗２０の接続点にカソードが接続されたダイオード３０と、を備えた。 （もっと読む）

【課題】 相変化物質に基づくプログラマブル抵抗を用いた遅延発生器を提供する。
【解決手段】 本発明は、カルコゲナイドに基づく相変化物質で作られる少なくとも１つのプログラマブル抵抗Ｒ_ＰＣＭ（１１）を含み、前記抵抗Ｒ_ＰＣＭが、遅延を発生させるために、抵抗Ｒ_ＰＣＭの抵抗値が所定の初期値Ｒ_０に等しく、そしてカルコゲナイドが非晶相であるようなやり方で初期化され、比較器（１３、１６、１９）が、時間の経過に対して安定な基準電気量を、プログラマブル抵抗Ｒ_ＰＣＭ（１１）の抵抗値を表わす可変電気量と比較し、比較器が特異信号ｓを発生させ、前記特異性が、その２つの電気量の間の差が符号を変えるときに生成される、遅延発生器に関する。 （もっと読む）

【課題】 遅延段の数を切り換えるときの遅延時間の増加量および減少量を一定にすることで、高い精度を有する遅延回路を形成する。
【解決手段】 遅延回路は、直列に接続された複数の遅延段、検出回路および調整回路を有する。各遅延段は、前段からの信号を反転して後段に伝達する第１遅延素子と、後段からの信号を反転して前段に伝達し、または前段からの信号を反転した遅延信号を反転して前段に伝達する第２遅延素子とを含む。検出回路は、奇数段目および偶数段目の遅延段において、前段からの信号を受けてから遅延信号を経て第２遅延素子から信号が出力されるまでの伝搬遅延時間をそれぞれ検出する。調整回路は、検出回路の検出結果に基づいて、奇数段目および偶数段目の遅延段の伝搬遅延時間を互いに等しくする。 （もっと読む）

【課題】入力信号にジッタが含まれていても安定した時間幅のパルスを出力する。
【解決手段】パルス発生回路は、ゲートが入力端子２に接続され、ソースが電源電圧Ｖ_DDに接続されたＰＭＯＳトランジスタＱ１と、ゲートが入力端子２に接続され、ドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが出力端子３に接続されたＮＭＯＳトランジスタＱ２と、一端が出力端子３に接続され、他端が接地電圧Ｖ_SSに接続された負荷インピーダンスＺ_out1とを有する。 （もっと読む）

【課題】分解能の高い遅延調整回路を提供する。
【解決手段】第１の素子と第２の素子とを有する第１の遅延調整部と、第３の素子を有する第２の遅延調整部と、前記第１の遅延調整部の出力又は前記第２の遅延調整部の出力を選択する出力選択部と、を含み、前記第２の素子の入力及び前記第３の素子の入力は前記第１の素子の出力であり、前記第１の遅延調整部の出力は前記第１の素子の出力及び前記第２の素子の出力であり、前記第２の遅延回路部の出力は前記第３の素子の出力であり、前記第３の素子は、第１の抵抗を介して第１の電源に接続されている第１の状態、及び、前記第１の抵抗を介して前記第１の電源に接続されていない第２の状態があることを特徴とする遅延調整回路。 （もっと読む）

【課題】 遅延時間の制御信号に対する線形性の高い可変遅延回路を提供する。
【解決手段】 遅延制御回路１００は、インバータＩＮＶ１およびＩＮＶ３に与える電源電圧ＶＤＤ１−ＶＳＳ１の大きさを一定値ＶＢに保ち、かつ、インバータＩＮＶ２およびＩＮＶ４に与える電源電圧ＶＤＤ２−ＶＳＳ２の大きさを同じ一定値ＶＢに保った状態で、前者の電源電圧ＶＤＤ１およびＶＳＳ１の各電位に対して後者の電源電圧ＶＤＤ２およびＶＳＳ２の各電位を所望のシフト量ΔＶだけ負方向にシフトさせる。この結果、シフト量ΔＶとほぼ同じシフト量だけ、インバータＩＮＶ１およびＩＮＶ３の論理閾値に対して、インバータＩＮＶ２およびＩＮＶ４の論理閾値が負方向にシフトされる。そして、インバータＩＮＶ１〜ＩＮＶ４からなる遅延回路の遅延時間に論理閾値のシフト量に比例した変化が発生する。 （もっと読む）

【課題】１段ごとの遅延時間変化の誤差が小さい高精度の可変遅延回路の実現。
【解決手段】直列に接続された複数個の遅延ユニット20-0,20-iを有し、各遅延ユニットは、第１から第３論理ゲートを有し、第１論理ゲートG1は、前段の出力が後段の一方の入力になるように直列に接続され、他方の入力には、折り返し位置を指示する第１制御データCTN0,CTNiが入力され、第２論理ゲートG2は、一方の入力が第１論理ゲートの入力に接続され、他方の入力には折り返し位置を指示する第２制御データCT0,CTiが入力され、第３論理ゲートSGは、後段の出力が前段の一方の入力になるように直列に接続され、他方の入力には第２論理ゲートの出力が入力され、第３論理ゲートにおいて、一方の入力M1から出力Zまでの経路の遅延時間と、他方の入力M2から前出力Zまでの経路の遅延時間は、等しい可変遅延回路。 （もっと読む）