【課題】データ信号とクロック信号との位相関係を適応的に制御できる信号多重化回路を提供する。
【解決手段】信号多重化回路は、第１のクロック信号の第１の位相位置に同期したデータ遷移をする第１のデータ信号と第１のクロック信号の第１の位相位置から１８０度位相がずれた第２の位相位置に同期したデータ遷移をする第２のデータ信号とを受け取り、第２のクロック信号に応じて第１及び第２のデータ信号を順次選択して出力するセレクタ回路と、第１及び第２のデータ信号と第１及び第２のクロック信号とに基づいて、第２のクロック信号とデータ遷移との位相関係を示す位相制御信号を出力する位相検出器と、位相制御信号に応じて位相関係を制御する位相制御器とを含む （もっと読む）

【課題】本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑える。
【解決手段】基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する１／ｎ分周器１１と、それぞれＶＣＸＯ１２１，１３１の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して１／ｎ分周器１１で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいてＶＣＸＯ１２１，１３１の出力周波数を制御するＰＬＬ回路部１１，１２と、ＰＬＬ回路部１１，１２の出力を選択的に導出する出力選択スイッチ１４とを具備する。 （もっと読む）

【課題】入力信号の周波数が変化するようなモータの駆動制御において、ステップ入力などのように入力信号の位相が急激に変化した場合でも、オーバーシュートやスリップによる振動などの過渡的な振動の発生を抑制することができる多重ＰＬＬ回路の構成を得る。
【解決手段】第２ＰＬＬ２１の第２位相比較回路２４によって検出される位相差が所定範囲外である場合には、ループ加算器２６を介さずに、第１ＰＬＬ１１を用いて第２ＰＬＬ２１のモータ部２２を制御する一方、上記位相差が所定範囲内である場合には、上記ループ加算器２６を介して上記第１ＰＬＬ１１と上記第２ＰＬＬ２１とを接続して多重ＰＬＬ回路を構成するように、信号経路切換部３３によって、該第１及び第２ＰＬＬ１１，１２の信号経路を切り換える。 （もっと読む）

【課題】搭載された異なるＰＬＬ回路の夫々の出力信号の同期化を実現する半導体装置を提供する。
【解決手段】所定の周波数の信号を入力し、当該入力信号の整数倍の周波数の信号を当該入力信号と同期させて出力する、２つの異なるＰＬＬ回路（２、４）によって同期化された信号を夫々分周し、当該分周した信号の位相差に応じた所定の遅延量に基づいて一方のＰＬＬ回路（２）の出力信号を遅延させることで、他方のＰＬＬ回路（４）の出力信号（４２）に同期させたクロック信号（４１）を生成する。 （もっと読む）

【課題】広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできる半導体集積回路の提供を図る。
【解決手段】クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。 （もっと読む）

【課題】ローカルオシレーターから出力された信号の位相補正方法を提供する。
【解決手段】方法は、同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる。方法は、同位相出力信号の位相と直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号とデジタルコードとに応答して、同位相出力信号の位相を調節し、同位相差動入力信号とデジタルコードとに応答して、直交位相出力信号の位相を調節する。 （もっと読む）

【解決手段】周波数分周器は、複数のインジェクションロックリング発振器（ＩＬＲＯ）を含む。第１ＩＬＲＯは、クロスカップルされたＮチャネルトランジスタの対、負荷抵抗の対、インテグレイトキャパシタ、及び電流注入回路を含む。各トランジスタのドレインは、他方のトランジスタのゲートに結合される。各負荷抵抗は、各トランジスタのドレインを回路電圧源に結合する。インテグレイトキャパシタは、各トランジスタのソースに結合する。電流注入回路は、第１周波数の発振入力信号に応答して、各トランジスタのソースから回路グランドへのパスを交互にオープン及びクローズする。これに応答して、各トランジスタのドレインの電圧状態は交互にラッチ及びトグルされて、２分周された発振信号の差動対が生成される。逆位相で駆動される第１及び第２ＩＬＲＯは、位相直交する２つの差動出力信号を生成する。 （もっと読む）

【課題】低い周波数から高い周波数までの幅広い周波数帯域に対応して、回路面積の小さい遅延ロックループ回路、その遅延ロックループ回路を搭載する半導体集積回路装置を提供する。
【解決手段】遅延ロックループ回路は、位相変更回路と、遅延線回路と、遅延制御回路とを具備する。位相変更回路は、入力される基準クロックに対して第１の位相差を有する第１の信号と、第２の位相差を有する第２の信号とを出力する。第１の位相差と第２の位相差との差分は所定の位相遅延量を示す。遅延線回路は、変更可能な単位遅延量を備える遅延回路を複数含む。遅延制御回路は、単位遅延量の合計が基準位相遅延量になるように単位遅延量を制御する。 （もっと読む）

【課題】ＣＣＤを駆動するクロック信号を自動的に最適な位相に調整し、ＣＣＤからクロック信号成分が出力されない位相調整装置及び方法を提供する。
【解決手段】本発明の位相調整装置は、２相駆動型の電荷結合素子を用いたフィルタ回路に入力する第１の信号及び第２の信号の位相関係を調整する位相調整装置において、第１の信号に対して遅延を与える遅延付与手段と、遅延付与手段により遅延が与えられた第１の信号と、第２の信号とを加算又は減算する合成手段と、合成手段から出力する参照信号の電力値に基づいて、第１の信号と第２の信号とが逆位相となるように遅延付与手段の遅延設定量を制御する位相調整制御手段とを備えることを特徴とする。 （もっと読む）

【課題】回路面積を大きくすることなく、遅延ロックループ回路を提供すること
【解決手段】逓倍ＰＬＬ１０７は、基準クロックを逓倍して出力する。ＤＬＬ２１１は、逓倍ＰＬＬ１０７から出力されたクロックと、逓倍ＰＬＬ１０７から出力されたクロックを遅延させたクロックと、を比較し、比較結果に基づいて所定の遅延量を持つ遅延信号を生成する。遅延制御信号演算回路１０８は、ＤＬＬ２１１が生成した遅延信号に基づき、所望の遅延制御信号を生成する。第１の遅延回路１０２は、遅延制御信号演算回路１０８が生成した遅延制御信号に基づいて、入力信号を遅延させる。 （もっと読む）