信号多重化回路
【課題】データ信号とクロック信号との位相関係を適応的に制御できる信号多重化回路を提供する。
【解決手段】信号多重化回路は、第１のクロック信号の第１の位相位置に同期したデータ遷移をする第１のデータ信号と第１のクロック信号の第１の位相位置から１８０度位相がずれた第２の位相位置に同期したデータ遷移をする第２のデータ信号とを受け取り、第２のクロック信号に応じて第１及び第２のデータ信号を順次選択して出力するセレクタ回路と、第１及び第２のデータ信号と第１及び第２のクロック信号とに基づいて、第２のクロック信号とデータ遷移との位相関係を示す位相制御信号を出力する位相検出器と、位相制御信号に応じて位相関係を制御する位相制御器とを含む
【解決手段】信号多重化回路は、第１のクロック信号の第１の位相位置に同期したデータ遷移をする第１のデータ信号と第１のクロック信号の第１の位相位置から１８０度位相がずれた第２の位相位置に同期したデータ遷移をする第２のデータ信号とを受け取り、第２のクロック信号に応じて第１及び第２のデータ信号を順次選択して出力するセレクタ回路と、第１及び第２のデータ信号と第１及び第２のクロック信号とに基づいて、第２のクロック信号とデータ遷移との位相関係を示す位相制御信号を出力する位相検出器と、位相制御信号に応じて位相関係を制御する位相制御器とを含む
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に電子回路に関し、詳しくは信号多重化回路に関する。
【背景技術】
【０００２】
近年のＣＭＯＳプロセスの微細化による動作速度の高速化により、ＣＭＯＳ−ＩＣの適用分野は、１０Ｇｂｐｓを超える光伝送システム等の有線通信や、ミリ波帯（６０〜１００ＧＨｚ）を利用した無線通信及びレーダ等へと拡大してきている。このような高速アプリケーションでは、信号送信部に用いられる信号多重化回路において、プロセスばらつきや温度及び電源等の使用環境条件の変動に影響を受けるデータ信号とクロック信号との位相関係を、適応的に制御できることが望ましい。
【０００３】
信号送信部においては、伝送線路を介してデータをシリアル伝送するために、低速で信号処理が行われたデータ信号を多重化する。通常、２：１多重化回路を複数段繋げたツリー構造により、Ｎ：１の多重化処理を行う。２：１多重化回路では、入力される２つのデータ信号Ｄ１及びＤ２をラッチ回路により第１のクロック信号に同期させる。このときデータ信号Ｄ１はクロック信号の０度位相に同期させ、データ信号Ｄ２は第１のクロック信号の１８０度位相に同期させる。この同期動作により、データ信号Ｄ１は０度位相から３６０度位相までを単位長とする信号となり、データ信号Ｄ２は−１８０度位相から１８０度位相までを単位長とする信号となる。これらデータ信号Ｄ１及びＤ２は、信号セレクタ回路へと入力され、第１のクロック信号と９０度位相がずれた第２のクロック信号のＨＩＧＨ及びＬＯＷに応じて交互に選択されて出力される。即ち、９０度位相から２７０度位相でデータ信号Ｄ１が選択され、−９０度位相から９０度位相でデータ信号Ｄ２が選択される。これにより、データ信号Ｄ１及びＤ２の波形のそれぞれのデータ中心の部分を選択して出力することができる。このような２：１多重化回路の一例が、例えば特許文献１の図７に開示される。
【０００４】
上記の第２のクロック信号は、信号セレクタ回路入力部分のデータ信号Ｄ１及びＤ２に対して９０度位相がずれた信号であること、即ち第１のクロック信号に対して９０度位相がずれた信号であることが、信号切り替え動作のマージンの観点から望ましい。このため、内部回路の遅延合わせにより、これら２つのクロック信号が９０度の位相差を有するように多重化回路を設計する。しかしながら、微細化された超高速用ＣＭＯＳプロセスでは、トランジスタ閾値の相対ばらつきなどにより、無視できない遅延差が発生してしまう。またその遅延差は、回路動作時の温度や電源の変動によって変動してしまう。従って、第２のクロック信号と２つのデータ信号との間の位相関係が動作条件に応じて変化してしまうことになり、多重化した出力波形に十分な品質を確保することが困難になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１７６３６号公報
【特許文献２】特開２００５−３１６８７９号公報
【特許文献３】特開２００４−４０３７８号公報
【特許文献４】特開平８−７９２１０号公報
【特許文献５】特開平９−５５６６７号公報
【特許文献６】特開２００５−３１６８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上を鑑みると、データ信号とクロック信号との位相関係を適応的に制御できる信号多重化回路が望まれる。
【課題を解決するための手段】
【０００７】
信号多重化回路は、第１のクロック信号の第１の位相位置に同期したデータ遷移をする第１のデータ信号と前記第１のクロック信号の前記第１の位相位置から１８０度位相がずれた第２の位相位置に同期したデータ遷移をする第２のデータ信号とを受け取り、第２のクロック信号に応じて前記第１及び第２のデータ信号を順次選択して出力するセレクタ回路と、前記第１及び第２のデータ信号と前記第１及び第２のクロック信号とに基づいて、前記第２のクロック信号と前記データ遷移との位相関係を示す位相制御信号を出力する位相検出器と、前記位相制御信号に応じて前記位相関係を制御する位相制御器とを含むことを特徴とする。
【発明の効果】
【０００８】
本願開示の少なくとも１つの実施例によれば、データ信号とクロック信号との位相関係を適応的に制御できる。これにより、プロセスばらつきや回路動作時の温度や電源の変動に対して、安定な信号多重化を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】信号多重化回路の構成の一例を示す図である。
【図２】信号多重化回路の動作の一例を示すタイムチャートである。
【図３】位相検出器の構成の一例を示す図である。
【図４】位相検出器の動作の一例を示すタイムチャートである。
【図５】位相検出器による位相制御の流れを示すフローチャートである。
【図６】コード変換器の入出力関係を示す図である。
【図７】サーモメータコードの上位２ビット及び下位９ビットと位相との関係を模式的に示す図である。
【図８】位相補間回路の回路構成の一例を示す図である。
【図９】位相補間回路の機能構成を示す図である。
【図１０】位相補間回路の動作を説明する図である。
【図１１】信号多重化回路の構成の変形例を示す図である。
【図１２】信号多重化回路の構成の変形例を示す図である。
【図１３】信号多重化回路の構成の変形例を示す図である。
【図１４】信号伝送システムの構成の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１１】
図１は、信号多重化回路の構成の一例を示す図である。図１の信号多重化回路は、４相クロック生成回路１１、ラッチ回路（Ｌ）１２乃至１４、セレクタ回路（ＳＥＬ）１５、位相補間器（ＰＩ）１６、位相検出器１７、バッファ１８、及びバッファ１９を含む。図１の信号多重化回路を含め以下において各実施例で説明する信号多重化回路は、差動構成の回路であってよいし、或いは単相構成の回路であってもよい。以下の説明では、信号多重化回路は差動構成のものであるとするが、説明の便宜上、適宜一方の信号に着目することにより、単相の信号を入出力とする単相構成の回路の場合と同様の説明を行なう。また以下の説明では、信号多重化回路は２つの信号を多重化する構成である場合について説明するが、それ以上の数の信号を多重化する構成であっても構わない。
【００１２】
４相クロック生成回路１１は、各位相が０度、９０度、１８０度、２７０度の４相のクロック信号を生成する。互いに逆位相である０度のクロック信号と１８０度のクロック信号との一対のクロック信号は、バッファ１８を介して、第１のクロック信号Ｃ１としてラッチ回路１２乃至１４に供給される。ラッチ回路１２は、第１のクロック信号Ｃ１の１８０度位相位置（１８０度のクロック信号の立ち上がりエッジ）に同期してデータ信号Ｄ１を取り込む。同様にラッチ回路１４は、第１のクロック信号Ｃ１の１８０度位相位置（１８０度のクロック信号の立ち上がりエッジ）に同期してデータ信号Ｄ２を取り込む。またラッチ回路１３は、第１のクロック信号Ｃ１の０度位相位置（０度のクロック信号の立ち上がりエッジ）に同期してデータ信号Ｄ２を取り込む。これによりセレクタ回路１５は、第１のクロック信号Ｃ１の０度位相位置に同期したデータ遷移をするデータ信号Ｄ３と、第１のクロック信号Ｃ１の０度位相位置から１８０度位相がずれた１８０度位相位置に同期したデータ遷移をするデータ信号Ｄ４とを受け取る。セレクタ回路１５は、第２のクロック信号Ｃ２に応じてデータ信号Ｄ３とＤ４とを順次選択して出力する。選択対象（多重化対象）の信号数が３つ以上であれば順番に選択して出力することになるが、この例のように選択対象の信号数が２つであれば、２つの信号を交互に選択して出力することになる。
【００１３】
位相検出器１７は、データ信号Ｄ３及びＤ４と第１及び第２のクロック信号Ｃ１及びＣ２とに基づいて、第２のクロック信号Ｃ２とデータ遷移との位相関係を示す位相制御信号を出力する。位相制御信号は、第２のクロック信号Ｃ２の位相を制御する位相制御器として機能する位相補間器１６に供給される。
【００１４】
位相補間器１６は、４相クロック生成回路１１が生成する０度、９０度、１８０度、２７０度の４相のクロック信号を受け取り、上記の位相制御信号に応じてこれら４相のクロック信号を重ね合わせることにより、第２のクロック信号Ｃ２を生成する。位相補間器１６が生成する第２のクロック信号Ｃ２は、バッファ１９を介してセレクタ回路１５に供給される。位相補間器１６は、位相制御信号に応じて第２のクロック信号Ｃ２の位相を制御することにより、第２のクロック信号Ｃ２とデータ遷移との位相関係を制御する。
【００１５】
図２は、信号多重化回路の動作の一例を示すタイムチャートである。図２に示されるように、データ信号Ｄ１を第１のクロック信号Ｃ１の０度位相位置（図示の立ち上がりエッジ）に同期してラッチすることにより、第１のクロック信号Ｃ１の０度位相位置に同期したデータ遷移をするデータ信号Ｄ３が生成される。またデータ信号Ｄ２を第１のクロック信号Ｃ１の１８０度位相位置（図示の立ち下がりエッジ）に同期してラッチすることにより、第１のクロック信号Ｃ１の１８０度位相位置に同期したデータ遷移をするデータ信号Ｄ４が生成される。
【００１６】
データ信号Ｄ３は０度位相から３６０度位相までを単位長とする信号となり、データ信号Ｄ４は−１８０度位相から１８０度位相までを単位長とする信号となる。これらデータ信号Ｄ３及びＤ４は、セレクタ回路１５へと入力され、第１のクロック信号Ｃ１と位相がずれた第２のクロック信号Ｃ２のＨＩＧＨ及びＬＯＷに応じて交互に選択されて出力される。この例では、第２のクロック信号Ｃ２のＨＩＧＨ期間でデータ信号Ｄ３が選択出力され、第２のクロック信号Ｃ２のＬＯＷ期間でデータ信号Ｄ４が選択出力される。初期状態では、「Ｃ２（初期）」として示されるように、第２のクロック信号Ｃ２に対するデータ信号Ｄ３及びＤ４のデータ遷移の位相関係が最適ではない。即ち、データ信号Ｄ３のデータ単位の中心位置（隣接データ遷移点間の中間点）に第２のクロック信号Ｃ２のＨＩＧＨ期間の中心が位置しておらず、またデータ信号Ｄ４のデータ単位の中心位置に第２のクロック信号Ｃ２のＬＯＷ期間の中心が位置していない。この状態で、前述のように位相補間器１６が、位相制御信号に応じて第２のクロック信号Ｃ２の位相を制御することにより、第２のクロック信号Ｃ２とデータ遷移との位相関係を制御する。このフィードバック制御の結果、データ信号Ｄ３及びＤ４のそれぞれのデータ単位の中心位置に、第２のクロック信号Ｃ２のＨＩＧＨ期間の中心及びＬＯＷ期間の中心がそれぞれ一致する状態となる。この状態の第２のクロック信号Ｃ２が「Ｃ２（ＦＢ後）」として示される。従って、データ信号Ｄ３及びＤ４の波形のそれぞれのデータ中心の部分を選択して出力し、信号選択切替動作において最大のマージンを確保することができる。
【００１７】
図３は、位相検出器の構成の一例を示す図である。図４は、位相検出器の動作の一例を示すタイムチャートである。図３の位相検出器１７は、ラッチ回路（Ｌ）２１及び２２、ＥＸＯＲ（排他的論理和）回路２３及び２４、ＡＮＤ回路２５及び２６、ローパスフィルタ（ＬＰＦ）２７及び２８、比較回路２９、アップダウンカウンタ３０、及びコード変換回路３１を含む。ラッチ回路２１は、データ信号Ｄ３に基づいて第１のクロック信号Ｃ１の１８０度位相位置に同期したデータ遷移をするデータ信号を生成する。この生成されたデータ信号がデータ信号Ｄ３’として図４に示される。ＥＸＯＲ回路２３は、データ信号Ｄ３とデータ信号Ｄ３’との排他的論理和をとることにより、データ遷移のタイミングを示す第１のタイミング信号を生成する。この第１のタイミング信号が信号Ａとして図４に示される。データ信号Ｄ３とデータ信号Ｄ３’との排他的論理和をとる対象が同一のデータ値である期間（例えば両データ共にａ０である期間）では、第１のタイミング信号Ａの値は例外なくＬＯＷとなる。またデータ信号Ｄ３とデータ信号Ｄ３’との排他的論理和をとる対象が隣接するデータ値である期間（例えば一方がａ０で他方がａ１である期間）については、実際のデータ値に応じて排他的論理和の値が異なる。但し、一般に伝送対象の信号はマーク率が１／２になるように（即ちＨＩＧＨの出現確率が１／２となるように）スクランブルがかけられているので、排他的論理和の値がＨＩＧＨになる確率は高い。図４では、ＥＸＯＲ回路２３の出力である第１のタイミング信号Ａは、便宜上、隣接するデータ値の排他的論理和値に対応する部分でＨＩＧＨとなる信号として示してある。
【００１８】
ラッチ回路２２は、データ信号Ｄ４に基づいて第１のクロック信号Ｃ１の０度位相位置に同期したデータ遷移をするデータ信号を生成する。この生成されたデータ信号がデータ信号Ｄ４’として図４に示される。ＥＸＯＲ回路２４は、データ信号Ｄ４とデータ信号Ｄ４’との排他的論理和をとることにより、データ遷移のタイミングを示す第２のタイミング信号を生成する。この第２のタイミング信号が信号Ｂとして図４に示される。データ信号Ｄ４とデータ信号Ｄ４’との排他的論理和をとる際に、同一のデータ値の期間（例えば両データ共にｂ０である期間）では、第２のタイミング信号Ｂの値は例外なくＬＯＷとなる。またデータ信号Ｄ４とデータ信号Ｄ４’との排他的論理和をとる対象が隣接するデータ値である期間（例えば一方がｂ０で他方がｂ１である期間）については、実際のデータ値に応じて排他的論理和の値が異なる。図４では、ＥＸＯＲ回路２４の出力である第２のタイミング信号Ｂは、便宜上、隣接するデータ値の排他的論理和値に対応する部分でＨＩＧＨとなる信号として示してある。
【００１９】
ＡＮＤ回路２５は、第１のタイミング信号Ａと第２のクロック信号Ｃ２との論理和をとることにより第１の検出信号（「検出信号１」）を生成する。ＡＮＤ回路２６は、第２のタイミング信号Ｂと第２のクロック信号Ｃ２との論理和をとることにより第２の検出信号（「検出信号２」）を生成する。初期状態においては、「Ｃ２（初期）」として示されるように、第２のクロック信号Ｃ２に対するデータ信号Ｄ３及びＤ４のデータ遷移の位相関係が最適ではない。この場合、第２のクロック信号Ｃ２の同一のＨＩＧＨパルスに対応する第１の検出信号と第２の検出信号とは、「検出信号１」と「検出信号２」との斜線でハッチしたパルスに示されるように、互いに異なるパルス長を有する信号となる。それに対して、前述の位相制御完了状態においては、「Ｃ２（ＦＢ後）」として示されるように、第２のクロック信号Ｃ２に対するデータ信号Ｄ３及びＤ４のデータ遷移の位相関係が最適となる。この状態では、図４の最下段に枠で囲った部分においてハッチしたパルスとして示されるように、第２のクロック信号Ｃ２の同一のＨＩＧＨパルスに対応する第１の検出信号と第２の検出信号とは、互いに略同一のパルス長を有する信号となる。従って、位相制御においては、第１の検出信号の信号値の時間平均値と第２の検出信号の信号値の時間平均値とを比較し、両者が略同一となるようなフィードバック制御を行なえばよい。
【００２０】
図５は、位相検出器による位相制御の流れを示すフローチャートである。ステップＳ１で、上記説明した第１の検出信号と第２の検出信号とを生成する。ステップＳ２で、第１の検出信号と第２の検出信号とのそれぞれの時間平均値を求める。ステップＳ３で、第１の検出信号の信号値の時間平均値と第２の検出信号の信号値の時間平均値とを比較する。第１の検出信号の信号値の時間平均値が第２の検出信号の信号値の時間平均値より小さければ、ステップＳ４で、遅れ位相の状態となっていると判断する（第２のクロック信号Ｃ２の位相が適正値より遅い状態）。また第１の検出信号の信号値の時間平均値が第２の検出信号の信号値の時間平均値より大きければ、ステップＳ５で、進み位相の状態となっていると判断する（第２のクロック信号Ｃ２の位相が適正値より早い状態）。ステップＳ６で、位相状態の判断結果に従って位相を可変に調整する。
【００２１】
図３のローパスフィルタ２７及び２８及びその下流にある回路要素は、上記の位相制御を実現するための部分である。図３のローパスフィルタ２７は、ＡＮＤ回路２５の出力である第１の検出信号の時間平均値を求める。ローパスフィルタ２８は、ＡＮＤ回路２６の出力である第２の検出信号の時間平均値を求める。比較回路２９は、第１の検出信号の信号値の時間平均値と第２の検出信号の信号値の時間平均値とを比較し、何れが大きいかを示す位相制御信号を生成する。例えば第１の検出信号の信号値の時間平均値が第２の検出信号の信号値の時間平均値より大きければ、位相制御信号はＨＩＧＨとなる。この場合、第１の検出信号の信号値の時間平均値が第２の検出信号の信号値の時間平均値より小さければ、位相制御信号はＬＯＷとなる。
【００２２】
アップダウンカウンタ３０は、所定のクロック信号に同期してカウントアップ又はカウントダウン動作を行なう。例えば、アップダウンカウンタ３０は、位相制御信号がＨＩＧＨの時にはクロック信号に同期してカウントアップする（例えばクロック信号の各パルスの立ち上がりに応答して＋１だけカウンタ値を増加する）。また例えば、アップダウンカウンタ３０は、位相制御信号がＬＯＷの時にはクロック信号に同期してカウントダウンする（例えばクロック信号の各パルスの立ち上がりに応答して−１だけカウンタ値を減少する）。例えば図４の例で「Ｃ２（初期）」として示されるように第２のクロック信号Ｃ２のタイミングが早すぎる場合には、位相制御信号はＨＩＧＨとなり、アップダウンカウンタ３０のカウント値は増加していく。また逆に第２のクロック信号Ｃ２のタイミングが遅すぎる場合には、位相制御信号はＬＯＷとなり、アップダウンカウンタ３０のカウント値は減少していく。アップダウンカウンタ３０のカウンタ値が減少すると第２のクロック信号Ｃ２のタイミングが早まる（位相が進む）ように位相とカウンタ値とを関係付けておけば、適切な位相状態となるように第２のクロック信号Ｃ２のタイミングを調整することができる。第２のクロック信号Ｃ２が適切な位相状態になると、比較回路２９の出力はＨＩＧＨとＬＯＷとが略同確率でランダムに現れるデータとなり、アップダウンカウンタ３０のカウンタ値は細かく上下しながらも略一定の値となる。これにより、第２のクロック信号Ｃ２のタイミングは一定のタイミングに落ち着く。
【００２３】
前述のように、伝送対象の信号であるデータ信号Ｄ３及びデータ信号Ｄ４は、一般に、例えばマーク率が１／２になるようにスクランブルがかけられている。また伝送対象の信号においては、０又は１の一方が連続する期間の最長時間についても規定されている。従って、上記の平均化処理及び比較処理に基づいて第２のクロック信号Ｃ２をフィードバック制御することで、第２のクロック信号Ｃ２を適切な位相状態に調整することができる。なおマーク率が１／２である必要はなく、データ信号Ｄ３及びデータ信号Ｄ４のマーク率が同等であり且つ０／１分布特性が同等であれば、フィードバック制御により適切な位相状態を実現することができる。
【００２４】
図６は、コード変換器の入出力関係を示す図である。図３に示すように、アップダウンカウンタ３０の出力するカウント値は、コード変換回路３１によりコード変換されて、位相補間器１６に供給される。図６に示すテーブルは、アップダウンカウンタ３０の出力するカウント値を入力（Ｃｏｄｅ Ｎｏ．）として、コード変換回路３１が出力するサーモメータコードの上位２ビットと下位９ビットを示している。２つの隣り合うカウント値に対応する２つのコード間でのビット変化数が最大でも２ビットであるように、サーモメータコードが各カウント値に対して割り当てられている。このように割り当てられたサーモメータコードを用いることにより、次段の位相補間器１６での信号処理を安定して容易に実行することができる。
【００２５】
図７は、サーモメータコードの上位２ビット及び下位９ビットと位相との関係を模式的に示す図である。図７に示すように、サーモメータコードの上位２ビットは、位相平面での象限の位置を表している。またサーモメータコードの下位９ビットは、位相平面での単位円上の位置（位相）を表している。カウント値（Ｃｏｄｅ Ｎｏ．）が０，１，２，・・・と大きくなるにつれ、位相が−３６０°，−３６０°＋（９０／１６）°，−３６０°＋２×（９０／１６）°，・・・と徐々に進んで行く。
【００２６】
図８は、位相補間回路の回路構成の一例を示す図である。図８に示す位相補間器１６は、差動増幅回路４１−１乃至４１−４、電流設定回路４２−１乃至４２−４、ＤＡＣ（デジタル−アナログ変換器）４３、オフセット調整回路４４、及び出力バッファ４５を含む。ＤＡＣ４３は、コード変換回路３１が出力するサーモメータコードの上位２ビットと下位９ビットとを受け取り、サーモメータコードをデジタル−アナログ変換することにより、カウント値に応じた４つのアナログ電流信号を生成する。具体的には、ＤＡＣ４３が含む並列接続された複数のＰＭＯＳトランジスタのゲートに上記サーモメータコードに応じた制御電圧を印加し、サーモメータコードに応じた別個の電流量を有する４つの電流を生成する。これら４つの電流はそれぞれ電流設定回路４２−１乃至４２−４に供給される。これら４つのアナログ電流信号の電流値は、異なる位相を有する多相クロック信号をそれぞれ重み付けして重ね合わせる際の重みを表す値である。
【００２７】
電流設定回路４２−１乃至４２−４は互いに同一の回路構成となっており、電流設定回路４２−１の回路構成が代表として示されている。電流設定回路４２−１は、ゲート同士が接続された２つのＮＭＯＳトランジスタにより構成されるカレントミラー回路とＰＭＯＳトランジスタとを含む。電流設定回路４２−１は、ＤＡＣ４３から供給される電流信号に等しい電流量をＮＭＯＳトランジスタに流すようなＮＭＯＳトランジスタのゲート電圧を生成し、そのゲート電圧を差動増幅回路４１−１に供給する。また更に電流設定回路４２−１は、ＤＡＣ４３から供給される電流信号に等しい電流量をＰＭＯＳトランジスタに流すようなＰＭＯＳトランジスタのゲート電圧をノードｗ０に生成し、そのゲート電圧を差動増幅回路４１−１に供給する。同様にして、電流設定回路４２−２乃至４２−４は、ＤＡＣ４３から供給される電流信号に等しい電流量をＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに流すようなゲート電圧を生成し、それらゲート電圧を差動増幅回路４１−２乃至４１−４にそれぞれ供給する。これにより、差動増幅回路４１−１乃至４１−４には、コード変換回路３１からのサーモメータコードに応じた固有の電流量のバイアス電流が流れる。
【００２８】
差動増幅回路４１−１乃至４１−４は互いに同一の回路構成となっており、差動増幅回路４１−１の回路構成が代表として示されている。差動増幅回路４１−１は、差動構成のＮＭＯＳトランジスタ対とＰＭＯＳトランジスタ対とを含む。ＮＭＯＳトランジスタ対のゲートには、互いに位相が反転したクロック信号θ０及びθ２が印加される。同様に、ＰＭＯＳトランジスタ対のゲートにも、互いに位相が反転したクロック信号θ０及びθ２が印加される。クロック信号θ０及びθ２はそれぞれ０度位相及び１８０度位相のクロック信号である。ＮＭＯＳトランジスタ対及びＰＭＯＳトランジスタ対に流れる電流量は、電流設定回路４２−１により設定された量となるように制御される。これにより、出力バッファ４５から出力される出力クロック信号φ０及びφ２に含まれる０°の位相成分を調整する。同様に差動増幅回路４１−２には互いに位相が反転したクロック信号θ１及びθ３が供給される。クロック信号θ１及びθ３はそれぞれ９０度位相及び２７０度位相のクロック信号である。差動増幅回路４１−２に流れる電流量は、電流設定回路４２−２により設定された量となるように制御される。これにより、出力バッファ４５から出力される出力クロック信号φ０及びφ２に含まれる９０°の位相成分を調整する。差動増幅回路４１−３には互いに位相が反転したクロック信号θ２及びθ０が供給される。差動増幅回路４１−３に流れる電流量は、電流設定回路４２−３により設定された量となるように制御される。これにより、出力バッファ４５から出力される出力クロック信号φ０及びφ２に含まれる１８０°の位相成分を調整する。また差動増幅回路４１−４には互いに位相が反転したクロック信号θ３及びθ１が供給される。差動増幅回路４１−４に流れる電流量は、電流設定回路４２−４により設定された量となるように制御される。これにより、出力バッファ４５から出力される出力クロック信号φ０及びφ２に含まれる２７０°の位相成分を調整する。
【００２９】
オフセット調整回路４４は、出力バッファ４５の入力信号の平均電圧が所定のオフセット電圧となるように調整する。具体的には、出力バッファ４５の入力部分において変化する信号電圧の平均電圧を容量素子により検出し、その平均電圧と所定の閾値電圧とをコンパレータにより比較することにより、出力バッファ４５の入力信号の平均電圧を調整する。これにより、出力バッファ４５の２つの入力の平均電圧を、互いに等しい所望のオフセット電圧に調整する。
【００３０】
図９は、位相補間回路の機能構成を示す図である。図８の位相補間器１６の機能的な構成は、図９のように示すことができる。重み付け回路５１は、それぞれ０度位相及び１８０度位相のクロック信号θ０及びθ２にｘ倍の重み付けをして出力する。重み付け回路５２は、それぞれ９０度位相及び２７０度位相のクロック信号θ１及びθ３に１−ｘ倍の重み付けをして出力する。出力バッファ５３は、ｘ倍の重み付けをされたクロック信号θ０及びθ２と１−ｘ倍の重み付けをされたクロック信号θ１及びθ３とを加算して得られるクロック信号φ０及びφ２を出力する。
【００３１】
図１０は、位相補間回路の動作を説明する図である。図１０において、ｘ倍の重み付けをされたクロック信号θ０及びθ２をｃｓ（ｔ）として示し、１−ｘ倍の重み付けをされたクロック信号θ１及びθ３をｓｎ（ｔ）として示す。これらのｘ・ｃｓ（ｔ）の波形と（１−ｘ）・ｓｎ（ｔ）の波形とを加算することにより、点線で示される波形が得られる。この点線で示される波形が、加算して得られるクロック信号φ０及びφ２に相当する。重み付けｘの値を調整することにより、クロック信号φ０及びφ２の位相を調整することができる。即ち、図３において、位相検出器１７のコード変換回路３１から供給されるサーモメータコードに応じて重み付けｘの値を調整することにより、位相補間器１６から出力される第２のクロック信号Ｃ２の位相を調整することができる。
【００３２】
図１１は、信号多重化回路の構成の変形例を示す図である。図１１において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１１に示す信号多重化回路は、図１に示す信号多重化回路と比較して、４相クロック生成回路１１の具体例として４相電圧制御発振器（ＱｕａｄＶＣＯ）１１Ａが設けられている点が異なる。４相電圧制御発振器１１Ａは、例えば信号多重化回路が設けられるシステムのクロック信号を生成するＰＬＬ回路のＶＣＯであり、印加される制御電圧に応じた周波数の４相のクロック信号を生成する。これら４相のクロック信号の各位相は、０度、９０度、１８０度、２７０度である。互いに逆位相である０度のクロック信号と１８０度のクロック信号との一対のクロック信号は、バッファ１８を介して、第１のクロック信号Ｃ１としてラッチ回路１２乃至１４に供給される。また０度、９０度、１８０度、２７０度の４相のクロック信号は、位相補間器１６に供給される。この位相補間器１６が、前述のフィードバック制御により、所望の位相の第２のクロック信号Ｃ２を生成する。
【００３３】
図１２は、信号多重化回路の構成の変形例を示す図である。図１２において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２に示す信号多重化回路は、図１に示す信号多重化回路と比較して、位相補間器１６の代りに位相補間器１６Ａが設けられている点が異なる。図１に示す信号多重化回路ではフィードバック制御に基づいて位相補間器１６により第２のクロック信号Ｃ２の位相を制御するが、図１２に示す多重化回路ではフィードバック制御に基づいて位相補間器１６Ａにより第１のクロック信号Ｃ１の位相を制御する。このように第１のクロック信号Ｃ１の位相を制御することによっても、第２のクロック信号Ｃ２の位相を制御する場合と同様に、第２のクロック信号とデータ信号Ｄ３及びＤ３のデータ遷移との位相関係を適切な関係に調整することができる。
【００３４】
図１３は、信号多重化回路の構成の変形例を示す図である。図１３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３に示す信号多重化回路は、図１に示す信号多重化回路と比較して、４相クロック生成回路１１の具体例として分周器（Ｄｉｖ）１１Ｂ−１及び電圧制御発振器（ＶＣＯ）１１Ｂ−２が設けられていることが異なる。電圧制御発振器１１Ｂ−２は、例えば信号多重化回路が設けられるシステムのクロック信号を生成するＰＬＬ回路のＶＣＯであり、印加される制御電圧に応じた周波数のクロック信号を生成する。分周器１１Ｂ−１は、電圧制御発振器１１Ｂ−２が発振するクロック信号を分周することにより、例えば周波数が１／４で位相が０度、９０度、１８０度、２７０度の４相のクロック信号を生成する。
【００３５】
図１４は、信号伝送システムの構成の一例を示す図である。図１４の信号伝送システムは、光送信機６１、光受信機６２、光アンプ６３、及び光アンプ６４を含む。光送信機６１が送信する光信号は、光アンプ６３により増幅され、光ファイバーを介して伝送される。光ファイバーを介して伝送された光信号は、光アンプ６４により増幅され、光受信機６２により受信される。
【００３６】
光送信機６１は、ｘ：１のマルチプレクサ（ＭＵＸ）７１、クロックアンプ７２、Ｄ−フリップフロップ（Ｄ−Ｆ／Ｆ）７３、ドライバ７４、及び光変調器７５を含む。マルチプレクサ７１によりｘ対１に信号を多重化することにより得られるシリアル伝送信号が、クロックアンプ７２の生成するクロック信号に同期してＤ−フリップフロップ７３にラッチされる。このＤ−フリップフロップ７３にラッチされたデータ信号に応じて、ドライバ７４が光変調器７５を駆動し、光信号の変調を行なう。マルチプレクサ７１は、２：１多重化回路を複数段繋げたツリー構造により、ｘ：１の多重化処理を行う。この２：１多重化回路として、例えば図１や図１１乃至１４に示した多重化回路を用いることができる。
【００３７】
光受信機６２は、アンプ８１、タイミング抽出器８２、クロックアンプ８３、識別回路８４、及び１：ｘのデマルチプレクサ（ＤＥＭＵＸ）８５を含む。アンプ８１は、受信した光信号を電気信号に変換して増幅する。タイミング抽出器８２は、受信信号のデータ遷移に基づいてクロック信号のタイミングを抽出し、クロック信号を再生する。クロックアンプ８３は、再生されたクロック信号を増幅して、識別回路８４及びデマルチプレクサ８５に供給する。識別回路８４は、クロック信号に同期してデータ信号の０及び１を識別する。デマルチプレクサ８５は、識別後のシリアル受信データを分離（非多重化）することにより、個々の信号を生成する。
【００３８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００３９】
１１ ４相クロック生成回路
１２，１３，１４ ラッチ回路
１５ セレクタ回路
１６ 位相補間器
１７ 位相検出器
１８，１９ バッファ
【技術分野】
【０００１】
本願開示は、一般に電子回路に関し、詳しくは信号多重化回路に関する。
【背景技術】
【０００２】
近年のＣＭＯＳプロセスの微細化による動作速度の高速化により、ＣＭＯＳ−ＩＣの適用分野は、１０Ｇｂｐｓを超える光伝送システム等の有線通信や、ミリ波帯（６０〜１００ＧＨｚ）を利用した無線通信及びレーダ等へと拡大してきている。このような高速アプリケーションでは、信号送信部に用いられる信号多重化回路において、プロセスばらつきや温度及び電源等の使用環境条件の変動に影響を受けるデータ信号とクロック信号との位相関係を、適応的に制御できることが望ましい。
【０００３】
信号送信部においては、伝送線路を介してデータをシリアル伝送するために、低速で信号処理が行われたデータ信号を多重化する。通常、２：１多重化回路を複数段繋げたツリー構造により、Ｎ：１の多重化処理を行う。２：１多重化回路では、入力される２つのデータ信号Ｄ１及びＤ２をラッチ回路により第１のクロック信号に同期させる。このときデータ信号Ｄ１はクロック信号の０度位相に同期させ、データ信号Ｄ２は第１のクロック信号の１８０度位相に同期させる。この同期動作により、データ信号Ｄ１は０度位相から３６０度位相までを単位長とする信号となり、データ信号Ｄ２は−１８０度位相から１８０度位相までを単位長とする信号となる。これらデータ信号Ｄ１及びＤ２は、信号セレクタ回路へと入力され、第１のクロック信号と９０度位相がずれた第２のクロック信号のＨＩＧＨ及びＬＯＷに応じて交互に選択されて出力される。即ち、９０度位相から２７０度位相でデータ信号Ｄ１が選択され、−９０度位相から９０度位相でデータ信号Ｄ２が選択される。これにより、データ信号Ｄ１及びＤ２の波形のそれぞれのデータ中心の部分を選択して出力することができる。このような２：１多重化回路の一例が、例えば特許文献１の図７に開示される。
【０００４】
上記の第２のクロック信号は、信号セレクタ回路入力部分のデータ信号Ｄ１及びＤ２に対して９０度位相がずれた信号であること、即ち第１のクロック信号に対して９０度位相がずれた信号であることが、信号切り替え動作のマージンの観点から望ましい。このため、内部回路の遅延合わせにより、これら２つのクロック信号が９０度の位相差を有するように多重化回路を設計する。しかしながら、微細化された超高速用ＣＭＯＳプロセスでは、トランジスタ閾値の相対ばらつきなどにより、無視できない遅延差が発生してしまう。またその遅延差は、回路動作時の温度や電源の変動によって変動してしまう。従って、第２のクロック信号と２つのデータ信号との間の位相関係が動作条件に応じて変化してしまうことになり、多重化した出力波形に十分な品質を確保することが困難になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１７６３６号公報
【特許文献２】特開２００５−３１６８７９号公報
【特許文献３】特開２００４−４０３７８号公報
【特許文献４】特開平８−７９２１０号公報
【特許文献５】特開平９−５５６６７号公報
【特許文献６】特開２００５−３１６８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上を鑑みると、データ信号とクロック信号との位相関係を適応的に制御できる信号多重化回路が望まれる。
【課題を解決するための手段】
【０００７】
信号多重化回路は、第１のクロック信号の第１の位相位置に同期したデータ遷移をする第１のデータ信号と前記第１のクロック信号の前記第１の位相位置から１８０度位相がずれた第２の位相位置に同期したデータ遷移をする第２のデータ信号とを受け取り、第２のクロック信号に応じて前記第１及び第２のデータ信号を順次選択して出力するセレクタ回路と、前記第１及び第２のデータ信号と前記第１及び第２のクロック信号とに基づいて、前記第２のクロック信号と前記データ遷移との位相関係を示す位相制御信号を出力する位相検出器と、前記位相制御信号に応じて前記位相関係を制御する位相制御器とを含むことを特徴とする。
【発明の効果】
【０００８】
本願開示の少なくとも１つの実施例によれば、データ信号とクロック信号との位相関係を適応的に制御できる。これにより、プロセスばらつきや回路動作時の温度や電源の変動に対して、安定な信号多重化を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】信号多重化回路の構成の一例を示す図である。
【図２】信号多重化回路の動作の一例を示すタイムチャートである。
【図３】位相検出器の構成の一例を示す図である。
【図４】位相検出器の動作の一例を示すタイムチャートである。
【図５】位相検出器による位相制御の流れを示すフローチャートである。
【図６】コード変換器の入出力関係を示す図である。
【図７】サーモメータコードの上位２ビット及び下位９ビットと位相との関係を模式的に示す図である。
【図８】位相補間回路の回路構成の一例を示す図である。
【図９】位相補間回路の機能構成を示す図である。
【図１０】位相補間回路の動作を説明する図である。
【図１１】信号多重化回路の構成の変形例を示す図である。
【図１２】信号多重化回路の構成の変形例を示す図である。
【図１３】信号多重化回路の構成の変形例を示す図である。
【図１４】信号伝送システムの構成の一例を示す図である。
【発明を実施するための形態】
【００１０】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１１】
図１は、信号多重化回路の構成の一例を示す図である。図１の信号多重化回路は、４相クロック生成回路１１、ラッチ回路（Ｌ）１２乃至１４、セレクタ回路（ＳＥＬ）１５、位相補間器（ＰＩ）１６、位相検出器１７、バッファ１８、及びバッファ１９を含む。図１の信号多重化回路を含め以下において各実施例で説明する信号多重化回路は、差動構成の回路であってよいし、或いは単相構成の回路であってもよい。以下の説明では、信号多重化回路は差動構成のものであるとするが、説明の便宜上、適宜一方の信号に着目することにより、単相の信号を入出力とする単相構成の回路の場合と同様の説明を行なう。また以下の説明では、信号多重化回路は２つの信号を多重化する構成である場合について説明するが、それ以上の数の信号を多重化する構成であっても構わない。
【００１２】
４相クロック生成回路１１は、各位相が０度、９０度、１８０度、２７０度の４相のクロック信号を生成する。互いに逆位相である０度のクロック信号と１８０度のクロック信号との一対のクロック信号は、バッファ１８を介して、第１のクロック信号Ｃ１としてラッチ回路１２乃至１４に供給される。ラッチ回路１２は、第１のクロック信号Ｃ１の１８０度位相位置（１８０度のクロック信号の立ち上がりエッジ）に同期してデータ信号Ｄ１を取り込む。同様にラッチ回路１４は、第１のクロック信号Ｃ１の１８０度位相位置（１８０度のクロック信号の立ち上がりエッジ）に同期してデータ信号Ｄ２を取り込む。またラッチ回路１３は、第１のクロック信号Ｃ１の０度位相位置（０度のクロック信号の立ち上がりエッジ）に同期してデータ信号Ｄ２を取り込む。これによりセレクタ回路１５は、第１のクロック信号Ｃ１の０度位相位置に同期したデータ遷移をするデータ信号Ｄ３と、第１のクロック信号Ｃ１の０度位相位置から１８０度位相がずれた１８０度位相位置に同期したデータ遷移をするデータ信号Ｄ４とを受け取る。セレクタ回路１５は、第２のクロック信号Ｃ２に応じてデータ信号Ｄ３とＤ４とを順次選択して出力する。選択対象（多重化対象）の信号数が３つ以上であれば順番に選択して出力することになるが、この例のように選択対象の信号数が２つであれば、２つの信号を交互に選択して出力することになる。
【００１３】
位相検出器１７は、データ信号Ｄ３及びＤ４と第１及び第２のクロック信号Ｃ１及びＣ２とに基づいて、第２のクロック信号Ｃ２とデータ遷移との位相関係を示す位相制御信号を出力する。位相制御信号は、第２のクロック信号Ｃ２の位相を制御する位相制御器として機能する位相補間器１６に供給される。
【００１４】
位相補間器１６は、４相クロック生成回路１１が生成する０度、９０度、１８０度、２７０度の４相のクロック信号を受け取り、上記の位相制御信号に応じてこれら４相のクロック信号を重ね合わせることにより、第２のクロック信号Ｃ２を生成する。位相補間器１６が生成する第２のクロック信号Ｃ２は、バッファ１９を介してセレクタ回路１５に供給される。位相補間器１６は、位相制御信号に応じて第２のクロック信号Ｃ２の位相を制御することにより、第２のクロック信号Ｃ２とデータ遷移との位相関係を制御する。
【００１５】
図２は、信号多重化回路の動作の一例を示すタイムチャートである。図２に示されるように、データ信号Ｄ１を第１のクロック信号Ｃ１の０度位相位置（図示の立ち上がりエッジ）に同期してラッチすることにより、第１のクロック信号Ｃ１の０度位相位置に同期したデータ遷移をするデータ信号Ｄ３が生成される。またデータ信号Ｄ２を第１のクロック信号Ｃ１の１８０度位相位置（図示の立ち下がりエッジ）に同期してラッチすることにより、第１のクロック信号Ｃ１の１８０度位相位置に同期したデータ遷移をするデータ信号Ｄ４が生成される。
【００１６】
データ信号Ｄ３は０度位相から３６０度位相までを単位長とする信号となり、データ信号Ｄ４は−１８０度位相から１８０度位相までを単位長とする信号となる。これらデータ信号Ｄ３及びＤ４は、セレクタ回路１５へと入力され、第１のクロック信号Ｃ１と位相がずれた第２のクロック信号Ｃ２のＨＩＧＨ及びＬＯＷに応じて交互に選択されて出力される。この例では、第２のクロック信号Ｃ２のＨＩＧＨ期間でデータ信号Ｄ３が選択出力され、第２のクロック信号Ｃ２のＬＯＷ期間でデータ信号Ｄ４が選択出力される。初期状態では、「Ｃ２（初期）」として示されるように、第２のクロック信号Ｃ２に対するデータ信号Ｄ３及びＤ４のデータ遷移の位相関係が最適ではない。即ち、データ信号Ｄ３のデータ単位の中心位置（隣接データ遷移点間の中間点）に第２のクロック信号Ｃ２のＨＩＧＨ期間の中心が位置しておらず、またデータ信号Ｄ４のデータ単位の中心位置に第２のクロック信号Ｃ２のＬＯＷ期間の中心が位置していない。この状態で、前述のように位相補間器１６が、位相制御信号に応じて第２のクロック信号Ｃ２の位相を制御することにより、第２のクロック信号Ｃ２とデータ遷移との位相関係を制御する。このフィードバック制御の結果、データ信号Ｄ３及びＤ４のそれぞれのデータ単位の中心位置に、第２のクロック信号Ｃ２のＨＩＧＨ期間の中心及びＬＯＷ期間の中心がそれぞれ一致する状態となる。この状態の第２のクロック信号Ｃ２が「Ｃ２（ＦＢ後）」として示される。従って、データ信号Ｄ３及びＤ４の波形のそれぞれのデータ中心の部分を選択して出力し、信号選択切替動作において最大のマージンを確保することができる。
【００１７】
図３は、位相検出器の構成の一例を示す図である。図４は、位相検出器の動作の一例を示すタイムチャートである。図３の位相検出器１７は、ラッチ回路（Ｌ）２１及び２２、ＥＸＯＲ（排他的論理和）回路２３及び２４、ＡＮＤ回路２５及び２６、ローパスフィルタ（ＬＰＦ）２７及び２８、比較回路２９、アップダウンカウンタ３０、及びコード変換回路３１を含む。ラッチ回路２１は、データ信号Ｄ３に基づいて第１のクロック信号Ｃ１の１８０度位相位置に同期したデータ遷移をするデータ信号を生成する。この生成されたデータ信号がデータ信号Ｄ３’として図４に示される。ＥＸＯＲ回路２３は、データ信号Ｄ３とデータ信号Ｄ３’との排他的論理和をとることにより、データ遷移のタイミングを示す第１のタイミング信号を生成する。この第１のタイミング信号が信号Ａとして図４に示される。データ信号Ｄ３とデータ信号Ｄ３’との排他的論理和をとる対象が同一のデータ値である期間（例えば両データ共にａ０である期間）では、第１のタイミング信号Ａの値は例外なくＬＯＷとなる。またデータ信号Ｄ３とデータ信号Ｄ３’との排他的論理和をとる対象が隣接するデータ値である期間（例えば一方がａ０で他方がａ１である期間）については、実際のデータ値に応じて排他的論理和の値が異なる。但し、一般に伝送対象の信号はマーク率が１／２になるように（即ちＨＩＧＨの出現確率が１／２となるように）スクランブルがかけられているので、排他的論理和の値がＨＩＧＨになる確率は高い。図４では、ＥＸＯＲ回路２３の出力である第１のタイミング信号Ａは、便宜上、隣接するデータ値の排他的論理和値に対応する部分でＨＩＧＨとなる信号として示してある。
【００１８】
ラッチ回路２２は、データ信号Ｄ４に基づいて第１のクロック信号Ｃ１の０度位相位置に同期したデータ遷移をするデータ信号を生成する。この生成されたデータ信号がデータ信号Ｄ４’として図４に示される。ＥＸＯＲ回路２４は、データ信号Ｄ４とデータ信号Ｄ４’との排他的論理和をとることにより、データ遷移のタイミングを示す第２のタイミング信号を生成する。この第２のタイミング信号が信号Ｂとして図４に示される。データ信号Ｄ４とデータ信号Ｄ４’との排他的論理和をとる際に、同一のデータ値の期間（例えば両データ共にｂ０である期間）では、第２のタイミング信号Ｂの値は例外なくＬＯＷとなる。またデータ信号Ｄ４とデータ信号Ｄ４’との排他的論理和をとる対象が隣接するデータ値である期間（例えば一方がｂ０で他方がｂ１である期間）については、実際のデータ値に応じて排他的論理和の値が異なる。図４では、ＥＸＯＲ回路２４の出力である第２のタイミング信号Ｂは、便宜上、隣接するデータ値の排他的論理和値に対応する部分でＨＩＧＨとなる信号として示してある。
【００１９】
ＡＮＤ回路２５は、第１のタイミング信号Ａと第２のクロック信号Ｃ２との論理和をとることにより第１の検出信号（「検出信号１」）を生成する。ＡＮＤ回路２６は、第２のタイミング信号Ｂと第２のクロック信号Ｃ２との論理和をとることにより第２の検出信号（「検出信号２」）を生成する。初期状態においては、「Ｃ２（初期）」として示されるように、第２のクロック信号Ｃ２に対するデータ信号Ｄ３及びＤ４のデータ遷移の位相関係が最適ではない。この場合、第２のクロック信号Ｃ２の同一のＨＩＧＨパルスに対応する第１の検出信号と第２の検出信号とは、「検出信号１」と「検出信号２」との斜線でハッチしたパルスに示されるように、互いに異なるパルス長を有する信号となる。それに対して、前述の位相制御完了状態においては、「Ｃ２（ＦＢ後）」として示されるように、第２のクロック信号Ｃ２に対するデータ信号Ｄ３及びＤ４のデータ遷移の位相関係が最適となる。この状態では、図４の最下段に枠で囲った部分においてハッチしたパルスとして示されるように、第２のクロック信号Ｃ２の同一のＨＩＧＨパルスに対応する第１の検出信号と第２の検出信号とは、互いに略同一のパルス長を有する信号となる。従って、位相制御においては、第１の検出信号の信号値の時間平均値と第２の検出信号の信号値の時間平均値とを比較し、両者が略同一となるようなフィードバック制御を行なえばよい。
【００２０】
図５は、位相検出器による位相制御の流れを示すフローチャートである。ステップＳ１で、上記説明した第１の検出信号と第２の検出信号とを生成する。ステップＳ２で、第１の検出信号と第２の検出信号とのそれぞれの時間平均値を求める。ステップＳ３で、第１の検出信号の信号値の時間平均値と第２の検出信号の信号値の時間平均値とを比較する。第１の検出信号の信号値の時間平均値が第２の検出信号の信号値の時間平均値より小さければ、ステップＳ４で、遅れ位相の状態となっていると判断する（第２のクロック信号Ｃ２の位相が適正値より遅い状態）。また第１の検出信号の信号値の時間平均値が第２の検出信号の信号値の時間平均値より大きければ、ステップＳ５で、進み位相の状態となっていると判断する（第２のクロック信号Ｃ２の位相が適正値より早い状態）。ステップＳ６で、位相状態の判断結果に従って位相を可変に調整する。
【００２１】
図３のローパスフィルタ２７及び２８及びその下流にある回路要素は、上記の位相制御を実現するための部分である。図３のローパスフィルタ２７は、ＡＮＤ回路２５の出力である第１の検出信号の時間平均値を求める。ローパスフィルタ２８は、ＡＮＤ回路２６の出力である第２の検出信号の時間平均値を求める。比較回路２９は、第１の検出信号の信号値の時間平均値と第２の検出信号の信号値の時間平均値とを比較し、何れが大きいかを示す位相制御信号を生成する。例えば第１の検出信号の信号値の時間平均値が第２の検出信号の信号値の時間平均値より大きければ、位相制御信号はＨＩＧＨとなる。この場合、第１の検出信号の信号値の時間平均値が第２の検出信号の信号値の時間平均値より小さければ、位相制御信号はＬＯＷとなる。
【００２２】
アップダウンカウンタ３０は、所定のクロック信号に同期してカウントアップ又はカウントダウン動作を行なう。例えば、アップダウンカウンタ３０は、位相制御信号がＨＩＧＨの時にはクロック信号に同期してカウントアップする（例えばクロック信号の各パルスの立ち上がりに応答して＋１だけカウンタ値を増加する）。また例えば、アップダウンカウンタ３０は、位相制御信号がＬＯＷの時にはクロック信号に同期してカウントダウンする（例えばクロック信号の各パルスの立ち上がりに応答して−１だけカウンタ値を減少する）。例えば図４の例で「Ｃ２（初期）」として示されるように第２のクロック信号Ｃ２のタイミングが早すぎる場合には、位相制御信号はＨＩＧＨとなり、アップダウンカウンタ３０のカウント値は増加していく。また逆に第２のクロック信号Ｃ２のタイミングが遅すぎる場合には、位相制御信号はＬＯＷとなり、アップダウンカウンタ３０のカウント値は減少していく。アップダウンカウンタ３０のカウンタ値が減少すると第２のクロック信号Ｃ２のタイミングが早まる（位相が進む）ように位相とカウンタ値とを関係付けておけば、適切な位相状態となるように第２のクロック信号Ｃ２のタイミングを調整することができる。第２のクロック信号Ｃ２が適切な位相状態になると、比較回路２９の出力はＨＩＧＨとＬＯＷとが略同確率でランダムに現れるデータとなり、アップダウンカウンタ３０のカウンタ値は細かく上下しながらも略一定の値となる。これにより、第２のクロック信号Ｃ２のタイミングは一定のタイミングに落ち着く。
【００２３】
前述のように、伝送対象の信号であるデータ信号Ｄ３及びデータ信号Ｄ４は、一般に、例えばマーク率が１／２になるようにスクランブルがかけられている。また伝送対象の信号においては、０又は１の一方が連続する期間の最長時間についても規定されている。従って、上記の平均化処理及び比較処理に基づいて第２のクロック信号Ｃ２をフィードバック制御することで、第２のクロック信号Ｃ２を適切な位相状態に調整することができる。なおマーク率が１／２である必要はなく、データ信号Ｄ３及びデータ信号Ｄ４のマーク率が同等であり且つ０／１分布特性が同等であれば、フィードバック制御により適切な位相状態を実現することができる。
【００２４】
図６は、コード変換器の入出力関係を示す図である。図３に示すように、アップダウンカウンタ３０の出力するカウント値は、コード変換回路３１によりコード変換されて、位相補間器１６に供給される。図６に示すテーブルは、アップダウンカウンタ３０の出力するカウント値を入力（Ｃｏｄｅ Ｎｏ．）として、コード変換回路３１が出力するサーモメータコードの上位２ビットと下位９ビットを示している。２つの隣り合うカウント値に対応する２つのコード間でのビット変化数が最大でも２ビットであるように、サーモメータコードが各カウント値に対して割り当てられている。このように割り当てられたサーモメータコードを用いることにより、次段の位相補間器１６での信号処理を安定して容易に実行することができる。
【００２５】
図７は、サーモメータコードの上位２ビット及び下位９ビットと位相との関係を模式的に示す図である。図７に示すように、サーモメータコードの上位２ビットは、位相平面での象限の位置を表している。またサーモメータコードの下位９ビットは、位相平面での単位円上の位置（位相）を表している。カウント値（Ｃｏｄｅ Ｎｏ．）が０，１，２，・・・と大きくなるにつれ、位相が−３６０°，−３６０°＋（９０／１６）°，−３６０°＋２×（９０／１６）°，・・・と徐々に進んで行く。
【００２６】
図８は、位相補間回路の回路構成の一例を示す図である。図８に示す位相補間器１６は、差動増幅回路４１−１乃至４１−４、電流設定回路４２−１乃至４２−４、ＤＡＣ（デジタル−アナログ変換器）４３、オフセット調整回路４４、及び出力バッファ４５を含む。ＤＡＣ４３は、コード変換回路３１が出力するサーモメータコードの上位２ビットと下位９ビットとを受け取り、サーモメータコードをデジタル−アナログ変換することにより、カウント値に応じた４つのアナログ電流信号を生成する。具体的には、ＤＡＣ４３が含む並列接続された複数のＰＭＯＳトランジスタのゲートに上記サーモメータコードに応じた制御電圧を印加し、サーモメータコードに応じた別個の電流量を有する４つの電流を生成する。これら４つの電流はそれぞれ電流設定回路４２−１乃至４２−４に供給される。これら４つのアナログ電流信号の電流値は、異なる位相を有する多相クロック信号をそれぞれ重み付けして重ね合わせる際の重みを表す値である。
【００２７】
電流設定回路４２−１乃至４２−４は互いに同一の回路構成となっており、電流設定回路４２−１の回路構成が代表として示されている。電流設定回路４２−１は、ゲート同士が接続された２つのＮＭＯＳトランジスタにより構成されるカレントミラー回路とＰＭＯＳトランジスタとを含む。電流設定回路４２−１は、ＤＡＣ４３から供給される電流信号に等しい電流量をＮＭＯＳトランジスタに流すようなＮＭＯＳトランジスタのゲート電圧を生成し、そのゲート電圧を差動増幅回路４１−１に供給する。また更に電流設定回路４２−１は、ＤＡＣ４３から供給される電流信号に等しい電流量をＰＭＯＳトランジスタに流すようなＰＭＯＳトランジスタのゲート電圧をノードｗ０に生成し、そのゲート電圧を差動増幅回路４１−１に供給する。同様にして、電流設定回路４２−２乃至４２−４は、ＤＡＣ４３から供給される電流信号に等しい電流量をＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに流すようなゲート電圧を生成し、それらゲート電圧を差動増幅回路４１−２乃至４１−４にそれぞれ供給する。これにより、差動増幅回路４１−１乃至４１−４には、コード変換回路３１からのサーモメータコードに応じた固有の電流量のバイアス電流が流れる。
【００２８】
差動増幅回路４１−１乃至４１−４は互いに同一の回路構成となっており、差動増幅回路４１−１の回路構成が代表として示されている。差動増幅回路４１−１は、差動構成のＮＭＯＳトランジスタ対とＰＭＯＳトランジスタ対とを含む。ＮＭＯＳトランジスタ対のゲートには、互いに位相が反転したクロック信号θ０及びθ２が印加される。同様に、ＰＭＯＳトランジスタ対のゲートにも、互いに位相が反転したクロック信号θ０及びθ２が印加される。クロック信号θ０及びθ２はそれぞれ０度位相及び１８０度位相のクロック信号である。ＮＭＯＳトランジスタ対及びＰＭＯＳトランジスタ対に流れる電流量は、電流設定回路４２−１により設定された量となるように制御される。これにより、出力バッファ４５から出力される出力クロック信号φ０及びφ２に含まれる０°の位相成分を調整する。同様に差動増幅回路４１−２には互いに位相が反転したクロック信号θ１及びθ３が供給される。クロック信号θ１及びθ３はそれぞれ９０度位相及び２７０度位相のクロック信号である。差動増幅回路４１−２に流れる電流量は、電流設定回路４２−２により設定された量となるように制御される。これにより、出力バッファ４５から出力される出力クロック信号φ０及びφ２に含まれる９０°の位相成分を調整する。差動増幅回路４１−３には互いに位相が反転したクロック信号θ２及びθ０が供給される。差動増幅回路４１−３に流れる電流量は、電流設定回路４２−３により設定された量となるように制御される。これにより、出力バッファ４５から出力される出力クロック信号φ０及びφ２に含まれる１８０°の位相成分を調整する。また差動増幅回路４１−４には互いに位相が反転したクロック信号θ３及びθ１が供給される。差動増幅回路４１−４に流れる電流量は、電流設定回路４２−４により設定された量となるように制御される。これにより、出力バッファ４５から出力される出力クロック信号φ０及びφ２に含まれる２７０°の位相成分を調整する。
【００２９】
オフセット調整回路４４は、出力バッファ４５の入力信号の平均電圧が所定のオフセット電圧となるように調整する。具体的には、出力バッファ４５の入力部分において変化する信号電圧の平均電圧を容量素子により検出し、その平均電圧と所定の閾値電圧とをコンパレータにより比較することにより、出力バッファ４５の入力信号の平均電圧を調整する。これにより、出力バッファ４５の２つの入力の平均電圧を、互いに等しい所望のオフセット電圧に調整する。
【００３０】
図９は、位相補間回路の機能構成を示す図である。図８の位相補間器１６の機能的な構成は、図９のように示すことができる。重み付け回路５１は、それぞれ０度位相及び１８０度位相のクロック信号θ０及びθ２にｘ倍の重み付けをして出力する。重み付け回路５２は、それぞれ９０度位相及び２７０度位相のクロック信号θ１及びθ３に１−ｘ倍の重み付けをして出力する。出力バッファ５３は、ｘ倍の重み付けをされたクロック信号θ０及びθ２と１−ｘ倍の重み付けをされたクロック信号θ１及びθ３とを加算して得られるクロック信号φ０及びφ２を出力する。
【００３１】
図１０は、位相補間回路の動作を説明する図である。図１０において、ｘ倍の重み付けをされたクロック信号θ０及びθ２をｃｓ（ｔ）として示し、１−ｘ倍の重み付けをされたクロック信号θ１及びθ３をｓｎ（ｔ）として示す。これらのｘ・ｃｓ（ｔ）の波形と（１−ｘ）・ｓｎ（ｔ）の波形とを加算することにより、点線で示される波形が得られる。この点線で示される波形が、加算して得られるクロック信号φ０及びφ２に相当する。重み付けｘの値を調整することにより、クロック信号φ０及びφ２の位相を調整することができる。即ち、図３において、位相検出器１７のコード変換回路３１から供給されるサーモメータコードに応じて重み付けｘの値を調整することにより、位相補間器１６から出力される第２のクロック信号Ｃ２の位相を調整することができる。
【００３２】
図１１は、信号多重化回路の構成の変形例を示す図である。図１１において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１１に示す信号多重化回路は、図１に示す信号多重化回路と比較して、４相クロック生成回路１１の具体例として４相電圧制御発振器（ＱｕａｄＶＣＯ）１１Ａが設けられている点が異なる。４相電圧制御発振器１１Ａは、例えば信号多重化回路が設けられるシステムのクロック信号を生成するＰＬＬ回路のＶＣＯであり、印加される制御電圧に応じた周波数の４相のクロック信号を生成する。これら４相のクロック信号の各位相は、０度、９０度、１８０度、２７０度である。互いに逆位相である０度のクロック信号と１８０度のクロック信号との一対のクロック信号は、バッファ１８を介して、第１のクロック信号Ｃ１としてラッチ回路１２乃至１４に供給される。また０度、９０度、１８０度、２７０度の４相のクロック信号は、位相補間器１６に供給される。この位相補間器１６が、前述のフィードバック制御により、所望の位相の第２のクロック信号Ｃ２を生成する。
【００３３】
図１２は、信号多重化回路の構成の変形例を示す図である。図１２において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１２に示す信号多重化回路は、図１に示す信号多重化回路と比較して、位相補間器１６の代りに位相補間器１６Ａが設けられている点が異なる。図１に示す信号多重化回路ではフィードバック制御に基づいて位相補間器１６により第２のクロック信号Ｃ２の位相を制御するが、図１２に示す多重化回路ではフィードバック制御に基づいて位相補間器１６Ａにより第１のクロック信号Ｃ１の位相を制御する。このように第１のクロック信号Ｃ１の位相を制御することによっても、第２のクロック信号Ｃ２の位相を制御する場合と同様に、第２のクロック信号とデータ信号Ｄ３及びＤ３のデータ遷移との位相関係を適切な関係に調整することができる。
【００３４】
図１３は、信号多重化回路の構成の変形例を示す図である。図１３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３に示す信号多重化回路は、図１に示す信号多重化回路と比較して、４相クロック生成回路１１の具体例として分周器（Ｄｉｖ）１１Ｂ−１及び電圧制御発振器（ＶＣＯ）１１Ｂ−２が設けられていることが異なる。電圧制御発振器１１Ｂ−２は、例えば信号多重化回路が設けられるシステムのクロック信号を生成するＰＬＬ回路のＶＣＯであり、印加される制御電圧に応じた周波数のクロック信号を生成する。分周器１１Ｂ−１は、電圧制御発振器１１Ｂ−２が発振するクロック信号を分周することにより、例えば周波数が１／４で位相が０度、９０度、１８０度、２７０度の４相のクロック信号を生成する。
【００３５】
図１４は、信号伝送システムの構成の一例を示す図である。図１４の信号伝送システムは、光送信機６１、光受信機６２、光アンプ６３、及び光アンプ６４を含む。光送信機６１が送信する光信号は、光アンプ６３により増幅され、光ファイバーを介して伝送される。光ファイバーを介して伝送された光信号は、光アンプ６４により増幅され、光受信機６２により受信される。
【００３６】
光送信機６１は、ｘ：１のマルチプレクサ（ＭＵＸ）７１、クロックアンプ７２、Ｄ−フリップフロップ（Ｄ−Ｆ／Ｆ）７３、ドライバ７４、及び光変調器７５を含む。マルチプレクサ７１によりｘ対１に信号を多重化することにより得られるシリアル伝送信号が、クロックアンプ７２の生成するクロック信号に同期してＤ−フリップフロップ７３にラッチされる。このＤ−フリップフロップ７３にラッチされたデータ信号に応じて、ドライバ７４が光変調器７５を駆動し、光信号の変調を行なう。マルチプレクサ７１は、２：１多重化回路を複数段繋げたツリー構造により、ｘ：１の多重化処理を行う。この２：１多重化回路として、例えば図１や図１１乃至１４に示した多重化回路を用いることができる。
【００３７】
光受信機６２は、アンプ８１、タイミング抽出器８２、クロックアンプ８３、識別回路８４、及び１：ｘのデマルチプレクサ（ＤＥＭＵＸ）８５を含む。アンプ８１は、受信した光信号を電気信号に変換して増幅する。タイミング抽出器８２は、受信信号のデータ遷移に基づいてクロック信号のタイミングを抽出し、クロック信号を再生する。クロックアンプ８３は、再生されたクロック信号を増幅して、識別回路８４及びデマルチプレクサ８５に供給する。識別回路８４は、クロック信号に同期してデータ信号の０及び１を識別する。デマルチプレクサ８５は、識別後のシリアル受信データを分離（非多重化）することにより、個々の信号を生成する。
【００３８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００３９】
１１ ４相クロック生成回路
１２，１３，１４ ラッチ回路
１５ セレクタ回路
１６ 位相補間器
１７ 位相検出器
１８，１９ バッファ
【特許請求の範囲】
【請求項１】
第１のクロック信号の第１の位相位置に同期したデータ遷移をする第１のデータ信号と前記第１のクロック信号の前記第１の位相位置から１８０度位相がずれた第２の位相位置に同期したデータ遷移をする第２のデータ信号とを受け取り、第２のクロック信号に応じて前記第１及び第２のデータ信号を順次選択して出力するセレクタ回路と、
前記第１及び第２のデータ信号と前記第１及び第２のクロック信号とに基づいて、前記第２のクロック信号と前記データ遷移との位相関係を示す位相制御信号を出力する位相検出器と、
前記位相制御信号に応じて前記位相関係を制御する位相制御器と
を含むことを特徴とする信号多重化回路。
【請求項２】
前記位相検出器は、前記第１のデータ信号に基づいて前記第１のクロック信号の前記第２の位相位置に同期したデータ遷移をする第３のデータ信号を生成し、前記第１のデータ信号と前記第３のデータ信号との排他的論理和により前記データ遷移のタイミングを示す第１のタイミング信号を生成し、前記第２のデータ信号に基づいて前記第１のクロック信号の前記第１の位相位置に同期したデータ遷移をする第４のデータ信号を生成し、前記第２のデータ信号と前記第４のデータ信号との排他的論理和により前記データ遷移のタイミングを示す第２のタイミング信号を生成し、前記第１のタイミング信号と前記第２のタイミング信号と前記第２のクロック信号とに応じて前記位相制御信号を生成することを特徴とする請求項１記載の信号多重化回路。
【請求項３】
前記位相検出器は、前記第１のタイミング信号と前記第２のクロック信号との論理和をとった信号の時間平均値と前記第２のタイミング信号と前記第２のクロック信号との論理和をとった信号の時間平均値とを比較することにより前記位相制御信号を生成することを特徴とする請求項１又は２記載の信号多重化回路。
【請求項４】
前記位相制御器は、前記位相制御信号に応じて前記第２のクロック信号の位相を調整することを特徴とする請求項１乃至３のいずれか一項記載の信号多重化回路。
【請求項５】
前記位相制御器は、前記位相制御信号に応じて前記第１のクロック信号の位相を調整することを特徴とする請求項１乃至３のいずれか一項記載の信号多重化回路。
【請求項１】
第１のクロック信号の第１の位相位置に同期したデータ遷移をする第１のデータ信号と前記第１のクロック信号の前記第１の位相位置から１８０度位相がずれた第２の位相位置に同期したデータ遷移をする第２のデータ信号とを受け取り、第２のクロック信号に応じて前記第１及び第２のデータ信号を順次選択して出力するセレクタ回路と、
前記第１及び第２のデータ信号と前記第１及び第２のクロック信号とに基づいて、前記第２のクロック信号と前記データ遷移との位相関係を示す位相制御信号を出力する位相検出器と、
前記位相制御信号に応じて前記位相関係を制御する位相制御器と
を含むことを特徴とする信号多重化回路。
【請求項２】
前記位相検出器は、前記第１のデータ信号に基づいて前記第１のクロック信号の前記第２の位相位置に同期したデータ遷移をする第３のデータ信号を生成し、前記第１のデータ信号と前記第３のデータ信号との排他的論理和により前記データ遷移のタイミングを示す第１のタイミング信号を生成し、前記第２のデータ信号に基づいて前記第１のクロック信号の前記第１の位相位置に同期したデータ遷移をする第４のデータ信号を生成し、前記第２のデータ信号と前記第４のデータ信号との排他的論理和により前記データ遷移のタイミングを示す第２のタイミング信号を生成し、前記第１のタイミング信号と前記第２のタイミング信号と前記第２のクロック信号とに応じて前記位相制御信号を生成することを特徴とする請求項１記載の信号多重化回路。
【請求項３】
前記位相検出器は、前記第１のタイミング信号と前記第２のクロック信号との論理和をとった信号の時間平均値と前記第２のタイミング信号と前記第２のクロック信号との論理和をとった信号の時間平均値とを比較することにより前記位相制御信号を生成することを特徴とする請求項１又は２記載の信号多重化回路。
【請求項４】
前記位相制御器は、前記位相制御信号に応じて前記第２のクロック信号の位相を調整することを特徴とする請求項１乃至３のいずれか一項記載の信号多重化回路。
【請求項５】
前記位相制御器は、前記位相制御信号に応じて前記第１のクロック信号の位相を調整することを特徴とする請求項１乃至３のいずれか一項記載の信号多重化回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１１−１０９４７５（Ｐ２０１１−１０９４７５Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２００９−２６３２２７（Ｐ２００９−２６３２２７）
【出願日】平成２１年１１月１８日（２００９．１１．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２１年１１月１８日（２００９．１１．１８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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