遅延ロックループ回路、信号遅延方法
【課題】回路面積を大きくすることなく、遅延ロックループ回路を提供すること
【解決手段】逓倍PLL107は、基準クロックを逓倍して出力する。DLL211は、逓倍PLL107から出力されたクロックと、逓倍PLL107から出力されたクロックを遅延させたクロックと、を比較し、比較結果に基づいて所定の遅延量を持つ遅延信号を生成する。遅延制御信号演算回路108は、DLL211が生成した遅延信号に基づき、所望の遅延制御信号を生成する。第1の遅延回路102は、遅延制御信号演算回路108が生成した遅延制御信号に基づいて、入力信号を遅延させる。
【解決手段】逓倍PLL107は、基準クロックを逓倍して出力する。DLL211は、逓倍PLL107から出力されたクロックと、逓倍PLL107から出力されたクロックを遅延させたクロックと、を比較し、比較結果に基づいて所定の遅延量を持つ遅延信号を生成する。遅延制御信号演算回路108は、DLL211が生成した遅延信号に基づき、所望の遅延制御信号を生成する。第1の遅延回路102は、遅延制御信号演算回路108が生成した遅延制御信号に基づいて、入力信号を遅延させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は遅延ロックループ(Delay Locked Loop、以下DLLとも記載する。)回路及び信号遅延方法に関する。
【背景技術】
【0002】
現在、LSI(Large Scale Integration)の利用分野は多岐に渡っている。LSIの動作周波数は、その利用分野に応じて様々な値を取り得る。特に近年、LSIの高速化が進んでいるため、LSIの動作周波数は、低周波数から高周波数まで様々な値をとるようになってきている。DLL回路は、LSIへのクロック供給手段として広く用いられている。このような背景に鑑みて、DLL回路は、LSIの用途に合わせて幅広い周波数帯域のクロックを供給する必要がある。
【0003】
一般にLSIの開発プロセスにおいて、低周波数から高周波数までの幅広い周波数帯域をいくつかに分割し、分割したそれぞれの周波数帯域に対応するDLL回路を予めマクロ化しておく。開発するLSIの用途に合わせて、選択したDLL回路を用いることにより、LSI開発を容易化し、開発期間の短縮を図っている。しかし、所望される周波数帯域に対応するDLL回路を予め準備するためには、多種多数のDLL回路をマクロ化しなければならない。それにより、DLL回路の準備には、大きな開発コストが生じる。よって、一つのDLL回路のマクロにより、幅広い周波数帯域に対応できるDLL回路の開発が求められている。
【0004】
特許文献1は、遅延素子による同期ループを形成する遅延ロックループ回路に関する技術を開示している。特許文献1は、LSIにクロックを提供する技術の一例である。図10は、特許文献1に記載の遅延ロックループ回路を示す構成図である。以下に、特許文献1に記載の遅延ロックループ回路の構成及び動作について説明する。
【0005】
遅延ロックループ回路は、第1DLL部50と、第2DLL部60と、入力信号遅延部70と、を具備する。第1DLL部50は、基準クロックRCLKが入力される。第1DLL部50は、基準クロックRCLKに同期し、所定の位相遅延を有する遅延位相信号DCTL1を生成する。第2DLL部60は、位相補間回路45−1の出力する信号と、0位相信号と、が入力される。第2DLL部60は、0位相信号と、遅延位相信号DCTL1と、の間の遅延量に対応する遅延制御信号DCTL2を生成する。入力信号遅延部70は、入力信号INと、遅延制御信号DCTL2と、が入力される。入力信号遅延部70は、遅延制御信号DCTL2により示される遅延を入力信号INに与え、出力信号OUTとして出力する。以下に、各構成の詳細について述べる。
【0006】
以下に、第1DLL部50の構成、及び動作について説明する。位相比較回路52は、第1遅延部51に入力した基準クロックRCLKをデジタル制御遅延回路51−1〜51−12に通過させた後の信号の位相と、基準クロックRCLKを位相比較回路52に直接入力した信号の位相と、の比較を行う。位相比較は、エッジタイミング、すなわち信号の立ち上がりのタイミング(Rise)または、信号の立下りのタイミング(Fall)で行う。
【0007】
遅延制御回路53は、基準クロックRCLKを位相比較回路52に直接入力した信号の位相を基準の位相とする。遅延制御信号53は、第1遅延部51に入力した基準クロックRCLKをデジタル制御遅延回路51−1〜51−12に通過させた信号が、前記基準と同位相となるように、デジタル制御遅延回路51−1〜51−12の遅延量を制御する。これにより、デジタル制御遅延回路51−1〜51−12の遅延量の合計は、基準クロックRCLKのクロック周期360度分に相当する遅延量となる。デジタル制御遅延回路51−1〜51−12からの出力信号は、目標とする遅延量を生成するために、位相補間回路45−1に入力される。
【0008】
例えば、目標遅延量として60度から120度までの範囲内の任意の遅延量(60度+α)が設定されるものとする。この場合、デジタル制御遅延回路51−2、51−3、51−4の各出力が位相補間回路45−1に入力される。第1遅延部から位相信号を取り出す位置は、所望とする遅延の範囲により変化する。
【0009】
次に、第2DLL部60の構成及び動作について説明する。第2DLL部60は、第2遅延部61と、位相比較回路62と、遅延制御回路63と、位相補間回路45−2と、を備える。位相補間回路45−2は、基準クロックRCLKが入力される。位相補間回路45−2は、0位相の信号を出力するように設定される。即ち、位相補間回路45−2は、位相補間制御信号により制御されない、位相補間回路45−2自体が有する固定的な遅延を生成する。従って、位相補間回路45−2は、固定遅延分だけ遅延した信号を第2遅延部61に出力する。
【0010】
第2遅延部61は、デジタル制御遅延回路51−14を備える。デジタル制御遅延回路51−14は、位相補間回路45−2から出力された信号に遅延制御信号DCTL2により制御された遅延を与えて、位相比較回路62に出力する。
【0011】
位相比較回路62は、第2遅延部61により遅延された信号の位相と、第1DLL部50により設定された遅延量を有する信号の位相と、の比較を行い、位相比較結果を遅延制御回路63に出力する。
【0012】
遅延制御回路63は、チャージポンプと、フィルタと、を備える。遅延制御回路63は、位相比較回路62に入力される2つの入力信号が同位相となるように、遅延制御信号DCTL2を生成し、デジタル制御遅延回路51−14と、第3遅延部71内のデジタル制御遅延回路51−15と、に出力する。遅延制御信号DCTL2は、nビットの信号とする。デジタル制御遅延回路51−14の遅延量は、遅延制御信号DCTL2によって制御される。前述の帰還制御により、第2遅延部61は、第1DLL部50から出力される2つの信号の遅延差、即ち、0位相の信号と、設定される目標位相の信号との位相差に相当する正確な遅延量を有する。
【0013】
続いて、入力信号遅延部70の構成及び動作について説明する。入力信号遅延部70は、第3遅延部71を備える。第3遅延部71は、デジタル制御遅延回路51−15を備える。第3遅延部71は、第2DLL部60の第2遅延部61と同じように構成される。また、デジタル制御遅延回路51−15は遅延制御信号DCTL2により、遅延量が制御される。従って、第3遅延部71の遅延量は、第2遅延部61の遅延量と等しくなる。すなわち、入力信号遅延部70は、第2DLL部60により生成された遅延量だけ入力信号INを遅延させ、出力信号OUTを出力する。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2007−124363号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
しかしながら、特許文献1に記載の遅延ロックループ回路によっては、回路を構成するための面積が増大してしまうという問題点がある。当該問題点の詳細について、以下に述べる。
【0016】
基準クロックRCLKと、基準クロックRCLKを第1遅延部51に入力し、デジタル制御遅延回路51−1〜51−12を経由して位相比較回路52に入力されたクロックと、が同位相となるように、遅延制御回路53で制御する必要がある。ここで、基準クロックRCLKと同位相となるように位相を調節するために必要な遅延量は、基準クロックRCLKの360度位相分である。よって、第1DLL部50のデジタル制御遅延回路51−1〜51−12は、基準クロックRCLKの360度位相に相当する最大遅延量を備える必要がある。
【0017】
ここで、基準クロックRCLKの周波数が低速の場合、クロック周期は長くなる。クロック周期が長くなるため、クロック周期に応じた360度位相相当の遅延値は大きくなる。低速の基準クロックRCLKに特許文献1に記載の遅延ロックループ回路が対応するためには、デジタル制御遅延回路51−1〜51−12が備えるべき遅延量は多くなる。そのため、第1DLL回路50の備える遅延量の増加分も大きくなる。
【0018】
一方、基準クロックRCLKの周波数が高速の場合、クロック周期は短くなるため、基準クロックRCLKのクロック周期に対する誤差の割合が大きくならないようにしなければならない。そのため、デジタル制御遅延回路51−1〜51−12の遅延ステップの分解能も相応に小さくする必要がある。よって、第1DLL回路50は、分解能が小さいことに伴い、遅延ステップ数を多く必要とする。
【0019】
つまり、低周波数から高周波数までの幅広い周波数帯域に対応する場合、特許文献1に記載の遅延ロックループ回路の第1DLL回路50では、デジタル制御遅延回路51−1〜51−12は、低周波数帯域に対応するために大きな遅延量を持ち、かつ、高周波数帯域に対応するために多くの遅延ステップ数を必要とする。よって、DLL回路領域として非常に大きな面積が必要となってしまう。
【0020】
上記の問題について、図10及び図11を用いて詳細に説明する。図11は、デジタル制御遅延回路51−1〜51−12として用いられる一般的な遅延回路の構成を表す回路図である。
【0021】
入力信号INは、遅延素子81−1〜81−nを通過して出力信号OUTへと出力される。ここで、セレクタ80は、制御信号DCTLに基づいて遅延素子81−1〜81−nの通過させる段数を選択する。これにより、入力信号INから出力信号OUTまでの信号遅延量が制御される。信号が通過する遅延素子81−1〜81−nの段数が遅延ステップ数に相当する。
【0022】
前述(図11)の遅延回路を用いた特許文献1に記載のDLL回路により高周波数帯域の基準クロックに対応するには、基準クロックのクロック周期が短いため、遅延量は少なくて済む。しかし、遅延ステップの分解能を小さくするために、デジタル制御遅延回路51−1〜51−12が備える遅延ステップ数を多くする必要がある。
【0023】
一方、前述(図11)の遅延回路を用いた特許文献1に記載のDLL回路で低周波数帯域の基準クロックに対応するには、基準クロックのクロック周期が長いため、遅延ステップの分解能を小さくする必要はない。しかし、DLL回路の備える遅延量を大きくする必要がある。そのため、デジタル制御遅延回路51−1〜51−12の備えるべき遅延量は多くなる。
【0024】
このように、特許文献1のDLL回路が高周波数帯域及び低周波数帯域の基準クロックに対応するためには、遅延ステップ数を多くするとともに、遅延量を多くする必要がある。よって、図11に示した遅延回路の回路規模は増大し、デジタル制御遅延回路51−1〜51−12は、大きな面積が必要となる。その結果、第1DLL部50の面積も大きくなる。
【課題を解決するための手段】
【0025】
本発明にかかる遅延ロックループ回路の一態様は、基準クロックを逓倍して出力する逓倍PLL(Phase Lock Loop)と、前記逓倍PLLから出力されたクロックと同位相となるように、前記逓倍PLLから出力されたクロックに所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ遅延信号を生成するDLL(Delay Locked Loop)と、前記所定の遅延量の遅延信号に基づき、所望の遅延量を持つ遅延制御信号を生成する遅延制御信号演算回路と、前記遅延制御信号に基づいて、入力信号を遅延させる第1の遅延回路と、を備えるものである。
【0026】
本発明は、逓倍PLLにより逓倍されたクロック信号の所定周期分の遅延量を基準とすることにより、所定の遅延量を算出できる。当該所定の遅延量を有する信号を演算することにより、所望の遅延量だけ入力信号を遅延させる遅延制御信号を生成できる。また、本発明の遅延ロックループ回路は、基準クロックを逓倍する為、所定周期分の遅延量を小さくすることができ、回路面積が特許文献1の構成よりも小さくできる。
【発明の効果】
【0027】
本発明により、回路面積を大きくすることなく、遅延ロックループ回路を提供することができる。
【図面の簡単な説明】
【0028】
【図1】実施の形態1にかかる遅延ロックループ回路の構成図である。
【図2】実施の形態1にかかる各信号の位相関係を示すタイミングチャートである。
【図3】実施の形態1にかかる入力信号INと出力信号OUTとの位相関係を示すタイミングチャートである。
【図4】実施の形態2にかかる遅延ロックループ回路の構成図である。
【図5】実施の形態2にかかる各信号の位相関係を示すタイミングチャートである。
【図6】実施の形態2にかかる入力信号INと出力信号OUTとの位相関係を示すタイミングチャートである。
【図7】実施の形態3にかかる遅延ロックループ回路の構成図である。
【図8】実施の形態3にかかる選択信号SELを生成する動作を示すタイミングチャートである。
【図9】実施の形態4にかかる遅延ロックループ回路の構成図である。
【図10】従来の遅延ロックループ回路の構成図である。
【図11】一般的なデジタル制御遅延回路の構成を示すブロック図である。
【発明を実施するための形態】
【0029】
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。まず、図1を参照して、本実施の形態1にかかる遅延ロックループ回路の基本構成について説明する。LSIチップ100は、逓倍PLL107と、マスターDLL回路201と、スレーブDelay回路102と、を備える。
【0030】
逓倍PLL107は、基準クロックRCLKが入力される。逓倍PLL107は、基準クロックRCLKの周波数をn倍化したクロック信号をマスターDLL回路201へ出力する。逓倍PLL107は、クロック信号を逓倍する機能を持つ、一般的によく知られたPLL(Phase Lock Loop)である。
【0031】
マスターDLL回路201は、DLL211(以下、マスターDLL部211と記載する。)と、遅延制御信号演算回路108と、を備える。マスターDLL部211は、逓倍PLL107によって逓倍されたクロック信号が入力される。マスターDLL部211は、マスター遅延部221と、位相比較回路12と、遅延制御回路13と、を備える。
【0032】
マスター遅延部221(第2の遅延回路)は、デジタル制御遅延回路105−1〜105−nを信号の遅延調整に必要な任意の数だけ備える。マスター遅延部221は、逓倍PLL107によって逓倍されたクロック信号が入力され、比較クロック信号Bを出力する。
【0033】
位相比較回路12は、逓倍PLL107によって逓倍された比較クロック信号Aと、比較クロック信号Bと、が入力される。位相比較回路12は、比較クロック信号Aの位相と、比較クロック信号Bの位相と、の比較を行い、当該位相比較結果を遅延制御回路13に出力する。
【0034】
遅延制御回路13は、位相比較回路12の位相比較結果の出力に基づいて、遅延制御を行う。遅延制御回路13は、遅延制御信号mをデジタル制御遅延回路105−1〜105−nと、遅延制御信号演算回路108と、に出力する。
【0035】
遅延制御信号演算回路108は、マスターDLL部211から出力される遅延制御信号mに基づいて演算を行い、スレーブDelay回路102へのデジタル遅延制御信号qを出力する。
【0036】
第1の遅延回路102(以下、スレーブDelay回路102と記載する。)は、デジタル制御遅延回路106を備える。スレーブDelay回路102は、入力信号INと、デジタル遅延制御信号qと、が入力される。デジタル制御遅延回路106は、デジタル制御遅延回路105−1〜105−nと同じ遅延素子を異なる段数備える。デジタル制御遅延回路106は、入力信号INをデジタル遅延制御信号qに基づいて遅延させ、遅延させた信号である出力信号OUTを出力する。デジタル制御遅延回路105−1〜105−n及びデジタル制御遅延回路106が備える遅延素子の段数の範囲内となる遅延制御信号qがデジタル制御遅延回路106に入力された場合、通過する遅延素子の段数はデジタル制御遅延回路105−1〜105−nと、デジタル制御遅延回路106と、で同じとなる。これにより、遅延量も同じとなる。
【0037】
続いて、逓倍PLL107による逓倍処理が2倍である場合の、本実施の形態にかかる遅延ロックループ回路の処理について説明する。図2は、逓倍PLL107による逓倍処理を2倍(n=2)とした場合における、各信号のタイミングチャートである。図2は、基準クロックRCLKと、位相比較回路12の比較クロック信号Aと、逓倍PLL107のクロック出力信号と、位相比較回路12の比較クロック信号Bと、の位相関係を示している。
【0038】
逓倍PLL107は、基準クロックRCLKの2倍速化したクロックを出力信号として出力する。基準クロックRCLKに対して、位相比較回路12の比較クロック信号Aは2倍速で同位相となる。また、マスター遅延部221を経て位相比較回路12に入力される比較クロック信号Bは、基準クロックRCLKに対し、遅延制御により180度の位相差となる。
【0039】
遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、デジタル制御遅延回路105−1〜105−nの遅延量を制御し、比較クロック信号Bの位相が、基準とする比較クロック信号Aと同位相となるように制御を行う。デジタル制御遅延回路105−1〜105−nは、図11で示す構成で実現できる。
【0040】
比較クロック信号Bの位相が比較クロック信号Aと同位相となるよう遅延制御回路13からの遅延制御信号mを用いて制御するために、デジタル制御遅延回路105−1〜105−nは、最大で基準クロックRCLKに対し180度位相分の遅延量を備えればよい。これは、逓倍PLL107により基準クロックRCLKを2倍に逓倍処理したため、備えるべき遅延量を基準クロックRCLKの360度位相を1/2とできるためである。
【0041】
ここで、マスター遅延部221が、4つのデジタル制御遅延回路105−1〜105−4で構成される場合について説明する。デジタル制御遅延回路105−1〜105−4の1つあたりの遅延量は、基準クロックRCLKに対して45度位相分となる。よって、遅延制御回路13が、基準クロックRCLKに対し45度位相の遅延量に相当する遅延制御信号mをデジタル制御遅延回路105−1〜105−4に供給することにより、マスター遅延部221は基準クロックRCLKに対し180度位相分の遅延制御が可能となる。
【0042】
遅延制御信号演算回路108は、基準クロックRCLKに対し45度位相の遅延量に相当する遅延制御信号mを所望の位相となるように演算を行う。遅延制御信号演算回路108は、演算結果をスレーブDelay回路102へのデジタル遅延制御信号qとして出力する。
【0043】
例えば、スレーブDelay回路102の入力信号INに対し、出力信号OUTの位相を基準クロックRCLKの90度位相に相当する分だけ遅延させたい場合を想定する。この場合、遅延制御信号演算回路108は、基準クロックRCLKに対し45度位相の遅延量に相当する遅延制御信号mを基準クロックRCLKに対し90度位相の遅延量に換算する。すなわち、遅延制御信号演算回路108は、遅延制御信号mを2倍の遅延量に換算する。遅延制御信号演算回路108は、演算により生成したデジタル遅延制御信号qをスレーブDelay回路102に供給する。これにより、図3に示すタイミングチャートのように、スレーブDelay回路102の入力信号INに対し、出力信号OUTが基準クロックRCLKの90度位相に相当する遅延量を得ることができる。なお、遅延制御信号演算回路108は、一般的な乗算器等で容易に構成することができる。
【0044】
続いて、本実施の形態にかかる遅延ロックループ回路による効果について説明する。
【0045】
特許文献1に記載の遅延ロックループ回路では、図10に示すデジタル制御遅延回路51−1〜51−12は、合計で基準クロックRCLKの360度位相に相当する遅延量を生成する必要があった。これは、基準クロックRCLKと、遅延させた信号と、が同位相となるように、遅延制御回路13が、デジタル制御遅延回路51−1〜51−12の遅延量を制御するためである。
【0046】
一方、本実施の形態にかかる遅延ロックループ回路では、逓倍PLL107により、基準クロックRCLKを逓倍する。その後、DLL内部の遅延制御回路13は、逓倍させたクロック信号の位相と、逓倍させたクロック信号を遅延させた信号の位相と、の比較結果に基づいて、遅延信号を生成する。ここで、遅延制御回路13は、逓倍させたクロック信号と、逓倍させたクロック信号を遅延させた信号と、が同位相となるように調整する。逓倍させたクロック信号と、逓倍させたクロック信号を遅延させた信号と、を同位相とすることにより、マスターDLL回路201の持つ遅延量は、逓倍させたクロックの所定周期にあたる所定の遅延量となる。基準クロックRCLKをマスターDLL回路201に入力する前に逓倍(n倍)することにより、マスターDLL回路201が備えるべき遅延量を基準クロックのクロック周期の360度位相に対して、1/nとすることができる。すなわち、マスターDLL回路201が備えるべき遅延量を減少させることが可能となる。
【0047】
例えば、PLL107による逓倍処理が2倍である場合(n=2)、マスターDLL回路201が備えるべき遅延量は、基準クロックRCLKに対して、180度(360/2)位相分の遅延量でよい。すなわち、デジタル制御遅延回路105−1〜105−nは、180度位相分の遅延量を生成すればよい。
【0048】
マスターDLL回路201が備えるべき遅延量が1/nとなったことにより、マスターDLL回路201が備えるべき遅延素子数も1/nとすることが可能となる。つまり、デジタル制御遅延回路105−1〜105−nを構成する遅延素子81−1〜81−nの数も従来の1/nとすることができる。これにより、DLL回路の面積の増大を防止することができる。
【0049】
また、遅延制御信号演算回路108は、遅延制御回路13が出力する遅延制御信号mを所望の遅延量となるように演算し、演算結果をデジタル遅延制御信号qとして、スレーブDelay回路102へ出力する。スレーブDelay回路102(第1の遅延回路)は、デジタル遅延制御信号qに基づいて、入力信号INを遅延させ、遅延させた信号を出力信号OUTとして出力する。そのため、入力信号INに対して、所望の遅延を与えた出力信号OUTを得ることができる。
【0050】
上述のように、逓倍PLL107による逓倍(n倍)処理により、DLL回路の面積の増大を防止することができる。これによって、高周波数帯域及び低周波数帯域の基準クロックに対応するためにDLL回路の面積が増大するという問題が解決できる。また、基準クロックRCLKの逓倍処理は、通常のLSIチップに既に搭載されている通常の逓倍PLLにより行うことが可能である。すなわち、小さなDLL回路面積で低周波数帯域から高周波数帯域までの幅広い基準クロックに対応でき、かつ、通常のLSIチップの構成で上述の効果を奏することができる。
【0051】
実施の形態2
本発明の実施の形態2にかかる遅延ロックループ回路は、選択信号により、逓倍処理を含む遅延量生成処理を行うか否かを選択できることを特徴とする。
【0052】
基準クロックRCLKが高周波数である場合、クロック周期は短くなるため、相対的に位相誤差の量も小さく調整する必要がある。一般的に、信号をデジタル制御遅延回路により遅延させる場合、遅延ステップの分解能によって量子化誤差が生じる。そのため、実施の形態1に記載の構成において、遅延制御信号演算回路108によって制御する遅延量を大きくする場合、量子化誤差によって生じる位相誤差も大きくなる。例えば、遅延制御信号演算回路108により、遅延制御信号mを2倍に演算する場合、量子化誤差によって生じる位相誤差の量は2倍となる。
【0053】
基準クロックRCLKが低周波数を持つ信号である場合、クロック周期は長くなるため、相対的に許容できる位相誤差の量は多くなる。一方、基準クロックRCLKが高周波数を持つ信号である場合、クロック周期は短くなるため、許容できる位相誤差の量は少なくなる。よって、基準クロックRCLKの周波数によって、許容する位相誤差を調整する必要がある。本実施の形態の遅延ロックループ回路は、位相誤差を考慮した構成となる。以下に、本実施の形態の遅延ロックループ回路の詳細を述べる。
【0054】
図4は、本実施の形態にかかる遅延ロックループ回路の構成を示す図である。LSIチップ100は、逓倍PLL107と、第1の選択手段111−1(以下、SEL111−1と記載する。)と、マスターDLL回路201と、第2の選択手段111−2(以下、SEL111−2と記載する。)と、スレーブDelay回路102と、を備える。
【0055】
逓倍PLL107は、基準クロックRCLKを逓倍し、逓倍したクロックをSEL111−1に出力する。
【0056】
SEL111−1は、基準クロックRCLK(D0−1)と、逓倍PLL107から出力された信号(D1−1)と、選択信号SELと、が入力される。SEL111−1は、選択信号SELに基づいて、基準クロックRCLK(D0−1)と、逓倍PLL107から出力された信号(D1−1)と、のいずれか一方を選択して、マスターDLL回路201へ出力する。選択信号SELの詳細は後述する。
【0057】
マスターDLL回路201は、SEL111−1から出力された信号が入力される。マスターDLL回路201は、マスターDLL部211と、遅延制御信号演算回路108と、を備える。マスターDLL部211は、マスター遅延部221と、位相比較回路12と、遅延制御回路13と、を備える。マスター遅延部221は、実施の形態1と同じ回路構成となる。位相比較回路12は、SEL111−1から出力される比較クロック信号Aの位相と、マスター遅延部221から出力される比較クロック信号Bの位相と、の比較を行う。遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、デジタル制御遅延回路105−1〜105−nの遅延量を制御する。遅延制御回路13は、遅延制御信号mをデジタル制御遅延回路105−1〜105−nと、遅延制御信号演算回路108と、SEL111−2と、に出力する。
【0058】
遅延制御信号演算回路108は、マスターDLL部211から出力される遅延制御信号mを所望の遅延となるように演算を行い、演算結果を信号D1−2としてSEL111−2へ出力する。
【0059】
SEL111−2は、マスターDLL回路201内の遅延制御回路13から出力された信号D0−2と、遅延制御演算回路108から出力された信号D1−2と、が入力される。SEL111−2は、選択信号SELに基づいて、信号D0−2と、信号D1−2と、のいずれか一方を選択し、デジタル遅延制御信号qとして、スレーブDLL回路102へ出力する。選択信号SELの詳細は後述する。
【0060】
スレーブDelay回路102は、実施の形態1で示した構成及び動作と同様となるため、説明は省略する。
【0061】
選択信号SELは、SEL111−1及びSEL111−2が出力する信号の選択に用いられる。選択信号SELは、以下に示すように外部から設定を行う。デジタル制御遅延回路105−1〜105−nの備える全体の遅延量が、基準クロックRCLKのクロック周期に相当する遅延量よりも大きい場合、選択信号SELは、D0−1、及びD0−2を選択して、出力することを示す信号とする。一方、デジタル制御遅延回路105−1〜105−nの備える全体の遅延量が、基準クロックRCLKのクロック周期に相当する遅延量よりも小さい場合、選択信号SELは、D1−1、及びD1−2を選択して、出力することを示す信号とする。
【0062】
続いて、本実施の形態の遅延ロックループ回路において、選択信号SELが、D0−1、及びD0−2を選択することを示す信号である場合の動作について説明する。なお、選択信号SELが、D1−1、及びD1−2を選択することを示す信号である場合の動作は、実施の形態1で示した動作と同様となるため、説明を省略する。
【0063】
図5は、D0−1、及びD0−2を選択した場合の動作を示すタイミングチャートである。図5は、基準クロックRCLKと、位相比較回路12の比較クロック信号Aと、位相比較回路12の比較クロック信号Bと、の位相関係を示している。比較クロック信号Aは、SEL111−1から出力される。比較クロック信号Bは、SEL111−1から出力された信号をマスター遅延部221により遅延させた信号である。基準クロックRCLKと、D0−1と、は同位相となる。また、比較クロック信号Bと、D0−1及び基準クロックRCLKと、は360度分の位相差となる。
【0064】
D0−1、及びD0−2が選択された場合、遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、デジタル制御遅延回路105−1〜105−nの遅延量を制御する。これにより、遅延制御回路13は、比較クロック信号Bの位相が比較クロック信号Aと同位相となるよう制御を行う。すなわち、デジタル制御遅延回路105−1〜105−nの備える遅延量は、360度位相分の遅延量に制御される。
【0065】
ここで、マスター遅延部221が4つのデジタル制御回路105−1〜105−4により構成される場合、デジタル制御回路105−1〜105−4のそれぞれの備えるべき遅延量は、基準クロックRCLKに対し90度相当分となる。よって、遅延制御回路13は、基準クロックRCLKに対し90度位相分の遅延量に相当する遅延制御信号mをそれぞれのデジタル制御遅延回路105−1〜105−4に供給する。遅延制御信号mの供給により、マスター遅延部221の全体が備える遅延量は、基準クロックRCLKに対し360度位相分の遅延量となる。
【0066】
遅延回路13は、基準クロックRCLKに対し90度位相分の遅延量に相当する遅延制御信号m(D0−2)をセレクタ111−2に出力する。SEL111−2は、選択信号SELに基づいて、D0−2をデジタル遅延制御信号qとして、スレーブDelay回路102に出力する。
【0067】
スレーブDelay回路102(第1の遅延回路)は、90度位相分の遅延量を有するデジタル遅延制御信号qに基づいて、入力信号INを遅延させ、遅延させた信号を出力信号OUTとして出力する。図6は、90度位相分の遅延量を有するデジタル遅延制御信号qに基づいて、入力信号INを遅延させた場合の各信号の位相関係を示す図である。
【0068】
ここで、本実施の形態の遅延ロックループ回路の動作を、具体例を示して説明する。逓倍PLL107による基準クロックの逓倍処理が2倍とした場合(n=2)、逓倍処理されたクロックの周波数として100MHz以上に対応するには、デジタル制御遅延回路105−1〜105−4は、5nsの遅延量を備える必要がある。5nsの遅延量は、100MHzの信号に対して、180度位相分に該当する。また、5nsの遅延量は、200MHzの360度位相分に相当する。よって、デジタル制御遅延回路105−1〜105−4各々が5nsの遅延量を備える場合、基準クロックRCLKの周波数が200MHz以上であれば、デジタル制御遅延回路105−1〜105−4は、360度位相の遅延量を制御可能である。
【0069】
仮に、位相誤差の拡大を抑える必要がある基準クロックRCLKの高速周波数帯域が200MHz以上とする。基準クロックRCLKの周波数が200MHz以上である場合、選択信号SELは、D0−1、及びD0−2を選択することを示す信号に設定する。一方、基準クロックRCLKの周波数が200MHz以下である場合、選択信号SELは、D1−1、及びD1−2を選択することを示す信号に設定する。
【0070】
上記一連の処理の効果について、以下に説明する。上記の構成では、選択信号SELと、第1の選択手段(SEL111−1)と、第2の選択手段(SEL111−2)と、を用いることにより、基準クロックRCLKの周波数によって遅延量の生成方法を切り替えることができる。すなわち、基準クロックRCLKが低周波数を持つ信号である場合、許容できる位相誤差の量は多くなるため、逓倍処理を含む遅延量生成を行うことができる。一方、基準クロックRCLKが高周波数を持つ信号である場合、許容できる位相誤差の量が少なくなるため、遅延ロックロックループ回路は、逓倍処理を含まない遅延量生成を行う。逓倍処理を含まない遅延量生成により、位相誤差を少なくすることができる。
【0071】
これにより、基準クロックRCLKが高周波数を持つ場合であっても、位相誤差を拡大させることなく、低速から高速までの幅広い周波数帯域に対応することができる。また、逓倍PLL107を含む構成であるため、従来の遅延ロックループ回路と比べて、小さな面積でDLL回路を実現することが可能となる。
【0072】
実施の形態3
本発明の実施の形態3にかかる遅延ロックループ回路は、内部で選択信号SELを自動生成できることを特徴とする。
【0073】
図7は、本実施の形態にかかる遅延ロックループ回路の構成を示す図である。本実施の形態にかかる遅延ロックループ回路は、実施の形態2に示した遅延ロックループ回路の構成に加え、選択信号SELを生成する選択信号生成回路112を備える。その他の構成及び動作については、実施の形態2と同様であり、説明を省略する。以下に、選択信号生成回路112の処理について説明する。
【0074】
遅延信号生成回路112は、遅延制御回路13からの遅延制御信号mが入力され、選択信号SELをSEL111−1、及びSEL111−2へ出力する。
【0075】
図8は、選択信号生成回路112における、選択信号SELを生成する動作を示すタイミングチャートである。図8のパターンAは、デジタル制御遅延回路105−1〜105−nの備える全体の遅延量が基準クロックRCLKのクロック周期に相当する遅延量よりも小さい場合の、遅延制御信号mと、選択信号SELと、を示す。図8のパターンBは、デジタル制御遅延回路105−1〜105−nの備える全体の遅延量が基準クロックRCLKのクロック周期に相当する遅延量よりも大きい場合の、遅延制御信号mと、選択信号SELと、を示す。
【0076】
選択信号生成回路112は、初期状態では入力D0−1及びD0−2を選択するための選択信号SELを出力する。マスターDLL回路201は実施の形態2と同様の処理を行う。ここで、遅延制御信号mが制御可能な最大値(図8中の"MAX")となった場合、選択信号生成回路112は、生成する選択信号SELを、入力D1−1及びD1−2を選択するための信号に切り替える。選択信号生成回路112は、一般的な論理回路で構成することができる。選択信号生成回路112の動作の詳細を以下に示す。
【0077】
図8のパターンAでは、選択信号生成回路112は、初期状態において、入力D0−1及びD0−2を選択するための選択信号SELを出力する。遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、比較クロック信号Aと、比較クロック信号Bと、が同位相となるようにデジタル制御遅延回路105−1〜105−nを制御する。しかし、デジタル制御遅延回路105−1〜105−nの備える遅延量が、基準クロックRCLKのクロック周期に相当する遅延量よりも小さいため、比較クロック信号Aと、比較クロック信号Bと、は同位相とならない。この場合、遅延制御回路13が出力する遅延制御信号mは、制御可能な最大値(図8中の"MAX")となる。
【0078】
遅延制御信号mの値が制御可能な最大値(図8中の"MAX")となった場合、遅延信号生成回路112は、出力する選択信号SELを入力D1−1及びD1−2を選択するための信号に切り替えて出力する。
【0079】
以降の処理は、実施の形態2で示した処理と同様となる。遅延制御回路13は、デジタル制御遅延回路105−1〜105−nの遅延量を制御し、位相比較回路12に入力される、比較クロック信号Aと、比較クロック信号Bと、が同位相となるように制御を行う。
【0080】
続いて、図8のパターンBの動作について説明する。選択信号生成回路112は、初期状態において、入力D0−1及びD0−2を選択する選択信号SELを出力する。遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、比較クロック信号Aと、比較クロック信号Bと、が同位相となるようにデジタル制御遅延回路105−1〜105−nを制御する。ここで、デジタル制御遅延回路105−1〜105−nの備える遅延量が、基準クロックRCLKのクロック周期に相当する遅延量よりも大きいため、比較クロック信号Aと、比較クロック信号Bと、が同位相となるように制御できる。すなわち、遅延制御回路13が出力する遅延制御信号mは、制御可能な最大値以下の値となる。
【0081】
遅延制御信号mの値が制御可能な最大値以下となる場合、遅延信号生成回路112は、出力する選択信号SELを入力D0−1及びD0−2を選択するための信号のまま、変更しない。
【0082】
上記一連の処理により、実施の形態2の構成と比べ、選択信号SELを遅延ロックループ回路内で自動生成することができる。これは、遅延ロックループ回路内で、遅延信号生成回路112が遅延制御信号mに基づいて選択信号SELを生成しているためである。これにより、外部から選択信号SELの入力を行う必要がなくなる。
【0083】
また、実施の形態2と同様に、基準クロックRCLKが高周波数を持つ場合であっても、位相誤差を拡大させることなく、低速から高速までの幅広い周波数帯域に対応することができる。また、実施の形態1及び実施の形態2と同様に、逓倍PLL107を含む構成であるため、従来の遅延ロックループ回路と比べて、小さな面積でDLL回路を構成することが可能となる。
【0084】
実施の形態4
本発明の実施の形態4にかかる遅延ロックループ回路は、実施の形態1に示した遅延ロックループ回路と異なる構成によって、実施の形態1に示した遅延ロックループ回路と同様の処理を実現できることを特徴とする。
【0085】
図9は、本実施の形態にかかる遅延ロックループ回路の構成を示す図である。本実施の形態において、マスターDLL回路204内のマスターDLL部211に備わるマスター遅延部221は、デジタル制御遅延回路105−1〜105−nと、デジタル制御遅延回路106と、を備える。マスター遅延部221が備えるデジタル制御遅延回路106と、スレーブDelay回路102が備えるデジタル制御遅延回路106と、は同一の構成とする。
【0086】
遅延制御回路13は、遅延制御信号mをデジタル制御遅延回路105−1〜105−nと、遅延制御信号演算回路108と、に出力する。遅延制御信号演算回路108は、遅延制御信号mに基づいて演算を行い、生成したデジタル遅延制御信号qをマスター遅延部221が備えるデジタル制御遅延回路106と、スレーブDelay回路102が備えるデジタル制御遅延回路106と、に出力する。その他の構成は、実施の形態1に示したものと同様であるため、説明は省略する。
【0087】
次に、逓倍PLL107による基準クロックRCLKの逓倍処理を2倍とした場合の動作について説明する。
【0088】
逓倍PLL107は、基準クロックRCLKを2倍速化したクロック信号を、マスター遅延部221と、位相比較回路12と、に出力する。マスター遅延部221に入力されたクロック信号は、デジタル制御遅延回路106と、デジタル制御遅延回路105−1〜105−nと、を経由して位相比較回路12へ出力される。
【0089】
位相比較回路12は、比較クロック信号Aの位相と、比較クロック信号Bの位相と、の比較を行い、位相比較結果を遅延制御回路13に出力する。位相比較回路12による位相比較は、図2で示すように、比較クロック信号Aを基準として、比較クロック信号Bの位相を比較することにより行う。
【0090】
遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、比較クロック信号Aと、比較クロック信号Bと、が同位相となるようにデジタル制御遅延回路105−1〜105−n、及びデジタル制御遅延回路106を制御する。
【0091】
以下に、一例として、スレーブDelay回路102に入力される入力信号INを、基準クロックRCLKの90度位相分遅延させて、出力信号OUTを出力する場合の動作について述べる。マスター遅延部221は、デジタル制御遅延回路106と、デジタル制御遅延回路105−1と、デジタル制御遅延回路105−2と、を備えるものとする。
【0092】
本実施の形態にかかる遅延ロックループ回路では、入力信号INに対する遅延量、及びマスター遅延部221内のデジタル制御遅延回路106と、デジタル制御遅延回路105−nとの遅延量の比率が予め定まっているものとする。
【0093】
この構成において、入力信号INを基準クロックの90度位相分だけ遅延することを考える。ここで、マスター遅延部221内のデジタル制御遅延回路106は、デジタル制御遅延回路105−nの2倍の遅延量を備えるものとする。
【0094】
逓倍PLL107により、基準クロックRCLKは、2倍に逓倍処理されているため、マスター遅延部222は、基準クロックRCLKに対して180度位相分の遅延量を備える必要がある。
【0095】
この場合、デジタル制御遅延回路105−1と、デジタル制御遅延回路105−2と、がそれぞれ基準クロックRCLKに対して45度位相分の遅延量を備える。また、遅延制御信号演算回路108は、基準クロックRCLKに対し45度位相に相当する遅延量の遅延制御信号mを2倍に演算する。これにより、マスター遅延部221内のデジタル制御遅延回路106は、基準クロックRCLKに対し90度位相に相当する遅延量を備えることとなる。マスター遅延部221は、デジタル制御遅延回路106と、デジタル制御遅延回路105−1と、デジタル制御遅延回路105−2と、の遅延量の合計で、基準クロックRCLKに対し180度位相に相当する遅延量を備えることとなる。
【0096】
遅延制御信号演算回路108は、基準クロックRCLKに対し45度位相に相当する遅延量の遅延制御信号mを2倍に演算したデジタル遅延制御信号qを、スレーブDelay回路102にも出力する。スレーブDelay回路102は、デジタル遅延制御信号qに基づいて、入力信号INを遅延させ、所望の遅延である基準クロックRCLKに対し90度位相遅延を持つ出力信号OUTを出力する。
【0097】
上記一連の処理により、実施の形態1と同様の処理及び効果を奏する遅延ロックループ回路を実現することができる。つまり、DLL回路の面積の増大を防止することが可能な遅延ロックループ回路を提供することができる。
【0098】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【0099】
100 LSIチップ
102 スレーブDelay回路
105−1〜105−n デジタル制御遅延回路
106 デジタル制御遅延回路
107 逓倍PLL
108 遅延制御信号演算回路
201 マスターDLL回路
211 マスターDLL部
221 マスター遅延部
12 位相比較回路
13 遅延制御回路
【技術分野】
【0001】
本発明は遅延ロックループ(Delay Locked Loop、以下DLLとも記載する。)回路及び信号遅延方法に関する。
【背景技術】
【0002】
現在、LSI(Large Scale Integration)の利用分野は多岐に渡っている。LSIの動作周波数は、その利用分野に応じて様々な値を取り得る。特に近年、LSIの高速化が進んでいるため、LSIの動作周波数は、低周波数から高周波数まで様々な値をとるようになってきている。DLL回路は、LSIへのクロック供給手段として広く用いられている。このような背景に鑑みて、DLL回路は、LSIの用途に合わせて幅広い周波数帯域のクロックを供給する必要がある。
【0003】
一般にLSIの開発プロセスにおいて、低周波数から高周波数までの幅広い周波数帯域をいくつかに分割し、分割したそれぞれの周波数帯域に対応するDLL回路を予めマクロ化しておく。開発するLSIの用途に合わせて、選択したDLL回路を用いることにより、LSI開発を容易化し、開発期間の短縮を図っている。しかし、所望される周波数帯域に対応するDLL回路を予め準備するためには、多種多数のDLL回路をマクロ化しなければならない。それにより、DLL回路の準備には、大きな開発コストが生じる。よって、一つのDLL回路のマクロにより、幅広い周波数帯域に対応できるDLL回路の開発が求められている。
【0004】
特許文献1は、遅延素子による同期ループを形成する遅延ロックループ回路に関する技術を開示している。特許文献1は、LSIにクロックを提供する技術の一例である。図10は、特許文献1に記載の遅延ロックループ回路を示す構成図である。以下に、特許文献1に記載の遅延ロックループ回路の構成及び動作について説明する。
【0005】
遅延ロックループ回路は、第1DLL部50と、第2DLL部60と、入力信号遅延部70と、を具備する。第1DLL部50は、基準クロックRCLKが入力される。第1DLL部50は、基準クロックRCLKに同期し、所定の位相遅延を有する遅延位相信号DCTL1を生成する。第2DLL部60は、位相補間回路45−1の出力する信号と、0位相信号と、が入力される。第2DLL部60は、0位相信号と、遅延位相信号DCTL1と、の間の遅延量に対応する遅延制御信号DCTL2を生成する。入力信号遅延部70は、入力信号INと、遅延制御信号DCTL2と、が入力される。入力信号遅延部70は、遅延制御信号DCTL2により示される遅延を入力信号INに与え、出力信号OUTとして出力する。以下に、各構成の詳細について述べる。
【0006】
以下に、第1DLL部50の構成、及び動作について説明する。位相比較回路52は、第1遅延部51に入力した基準クロックRCLKをデジタル制御遅延回路51−1〜51−12に通過させた後の信号の位相と、基準クロックRCLKを位相比較回路52に直接入力した信号の位相と、の比較を行う。位相比較は、エッジタイミング、すなわち信号の立ち上がりのタイミング(Rise)または、信号の立下りのタイミング(Fall)で行う。
【0007】
遅延制御回路53は、基準クロックRCLKを位相比較回路52に直接入力した信号の位相を基準の位相とする。遅延制御信号53は、第1遅延部51に入力した基準クロックRCLKをデジタル制御遅延回路51−1〜51−12に通過させた信号が、前記基準と同位相となるように、デジタル制御遅延回路51−1〜51−12の遅延量を制御する。これにより、デジタル制御遅延回路51−1〜51−12の遅延量の合計は、基準クロックRCLKのクロック周期360度分に相当する遅延量となる。デジタル制御遅延回路51−1〜51−12からの出力信号は、目標とする遅延量を生成するために、位相補間回路45−1に入力される。
【0008】
例えば、目標遅延量として60度から120度までの範囲内の任意の遅延量(60度+α)が設定されるものとする。この場合、デジタル制御遅延回路51−2、51−3、51−4の各出力が位相補間回路45−1に入力される。第1遅延部から位相信号を取り出す位置は、所望とする遅延の範囲により変化する。
【0009】
次に、第2DLL部60の構成及び動作について説明する。第2DLL部60は、第2遅延部61と、位相比較回路62と、遅延制御回路63と、位相補間回路45−2と、を備える。位相補間回路45−2は、基準クロックRCLKが入力される。位相補間回路45−2は、0位相の信号を出力するように設定される。即ち、位相補間回路45−2は、位相補間制御信号により制御されない、位相補間回路45−2自体が有する固定的な遅延を生成する。従って、位相補間回路45−2は、固定遅延分だけ遅延した信号を第2遅延部61に出力する。
【0010】
第2遅延部61は、デジタル制御遅延回路51−14を備える。デジタル制御遅延回路51−14は、位相補間回路45−2から出力された信号に遅延制御信号DCTL2により制御された遅延を与えて、位相比較回路62に出力する。
【0011】
位相比較回路62は、第2遅延部61により遅延された信号の位相と、第1DLL部50により設定された遅延量を有する信号の位相と、の比較を行い、位相比較結果を遅延制御回路63に出力する。
【0012】
遅延制御回路63は、チャージポンプと、フィルタと、を備える。遅延制御回路63は、位相比較回路62に入力される2つの入力信号が同位相となるように、遅延制御信号DCTL2を生成し、デジタル制御遅延回路51−14と、第3遅延部71内のデジタル制御遅延回路51−15と、に出力する。遅延制御信号DCTL2は、nビットの信号とする。デジタル制御遅延回路51−14の遅延量は、遅延制御信号DCTL2によって制御される。前述の帰還制御により、第2遅延部61は、第1DLL部50から出力される2つの信号の遅延差、即ち、0位相の信号と、設定される目標位相の信号との位相差に相当する正確な遅延量を有する。
【0013】
続いて、入力信号遅延部70の構成及び動作について説明する。入力信号遅延部70は、第3遅延部71を備える。第3遅延部71は、デジタル制御遅延回路51−15を備える。第3遅延部71は、第2DLL部60の第2遅延部61と同じように構成される。また、デジタル制御遅延回路51−15は遅延制御信号DCTL2により、遅延量が制御される。従って、第3遅延部71の遅延量は、第2遅延部61の遅延量と等しくなる。すなわち、入力信号遅延部70は、第2DLL部60により生成された遅延量だけ入力信号INを遅延させ、出力信号OUTを出力する。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2007−124363号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
しかしながら、特許文献1に記載の遅延ロックループ回路によっては、回路を構成するための面積が増大してしまうという問題点がある。当該問題点の詳細について、以下に述べる。
【0016】
基準クロックRCLKと、基準クロックRCLKを第1遅延部51に入力し、デジタル制御遅延回路51−1〜51−12を経由して位相比較回路52に入力されたクロックと、が同位相となるように、遅延制御回路53で制御する必要がある。ここで、基準クロックRCLKと同位相となるように位相を調節するために必要な遅延量は、基準クロックRCLKの360度位相分である。よって、第1DLL部50のデジタル制御遅延回路51−1〜51−12は、基準クロックRCLKの360度位相に相当する最大遅延量を備える必要がある。
【0017】
ここで、基準クロックRCLKの周波数が低速の場合、クロック周期は長くなる。クロック周期が長くなるため、クロック周期に応じた360度位相相当の遅延値は大きくなる。低速の基準クロックRCLKに特許文献1に記載の遅延ロックループ回路が対応するためには、デジタル制御遅延回路51−1〜51−12が備えるべき遅延量は多くなる。そのため、第1DLL回路50の備える遅延量の増加分も大きくなる。
【0018】
一方、基準クロックRCLKの周波数が高速の場合、クロック周期は短くなるため、基準クロックRCLKのクロック周期に対する誤差の割合が大きくならないようにしなければならない。そのため、デジタル制御遅延回路51−1〜51−12の遅延ステップの分解能も相応に小さくする必要がある。よって、第1DLL回路50は、分解能が小さいことに伴い、遅延ステップ数を多く必要とする。
【0019】
つまり、低周波数から高周波数までの幅広い周波数帯域に対応する場合、特許文献1に記載の遅延ロックループ回路の第1DLL回路50では、デジタル制御遅延回路51−1〜51−12は、低周波数帯域に対応するために大きな遅延量を持ち、かつ、高周波数帯域に対応するために多くの遅延ステップ数を必要とする。よって、DLL回路領域として非常に大きな面積が必要となってしまう。
【0020】
上記の問題について、図10及び図11を用いて詳細に説明する。図11は、デジタル制御遅延回路51−1〜51−12として用いられる一般的な遅延回路の構成を表す回路図である。
【0021】
入力信号INは、遅延素子81−1〜81−nを通過して出力信号OUTへと出力される。ここで、セレクタ80は、制御信号DCTLに基づいて遅延素子81−1〜81−nの通過させる段数を選択する。これにより、入力信号INから出力信号OUTまでの信号遅延量が制御される。信号が通過する遅延素子81−1〜81−nの段数が遅延ステップ数に相当する。
【0022】
前述(図11)の遅延回路を用いた特許文献1に記載のDLL回路により高周波数帯域の基準クロックに対応するには、基準クロックのクロック周期が短いため、遅延量は少なくて済む。しかし、遅延ステップの分解能を小さくするために、デジタル制御遅延回路51−1〜51−12が備える遅延ステップ数を多くする必要がある。
【0023】
一方、前述(図11)の遅延回路を用いた特許文献1に記載のDLL回路で低周波数帯域の基準クロックに対応するには、基準クロックのクロック周期が長いため、遅延ステップの分解能を小さくする必要はない。しかし、DLL回路の備える遅延量を大きくする必要がある。そのため、デジタル制御遅延回路51−1〜51−12の備えるべき遅延量は多くなる。
【0024】
このように、特許文献1のDLL回路が高周波数帯域及び低周波数帯域の基準クロックに対応するためには、遅延ステップ数を多くするとともに、遅延量を多くする必要がある。よって、図11に示した遅延回路の回路規模は増大し、デジタル制御遅延回路51−1〜51−12は、大きな面積が必要となる。その結果、第1DLL部50の面積も大きくなる。
【課題を解決するための手段】
【0025】
本発明にかかる遅延ロックループ回路の一態様は、基準クロックを逓倍して出力する逓倍PLL(Phase Lock Loop)と、前記逓倍PLLから出力されたクロックと同位相となるように、前記逓倍PLLから出力されたクロックに所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ遅延信号を生成するDLL(Delay Locked Loop)と、前記所定の遅延量の遅延信号に基づき、所望の遅延量を持つ遅延制御信号を生成する遅延制御信号演算回路と、前記遅延制御信号に基づいて、入力信号を遅延させる第1の遅延回路と、を備えるものである。
【0026】
本発明は、逓倍PLLにより逓倍されたクロック信号の所定周期分の遅延量を基準とすることにより、所定の遅延量を算出できる。当該所定の遅延量を有する信号を演算することにより、所望の遅延量だけ入力信号を遅延させる遅延制御信号を生成できる。また、本発明の遅延ロックループ回路は、基準クロックを逓倍する為、所定周期分の遅延量を小さくすることができ、回路面積が特許文献1の構成よりも小さくできる。
【発明の効果】
【0027】
本発明により、回路面積を大きくすることなく、遅延ロックループ回路を提供することができる。
【図面の簡単な説明】
【0028】
【図1】実施の形態1にかかる遅延ロックループ回路の構成図である。
【図2】実施の形態1にかかる各信号の位相関係を示すタイミングチャートである。
【図3】実施の形態1にかかる入力信号INと出力信号OUTとの位相関係を示すタイミングチャートである。
【図4】実施の形態2にかかる遅延ロックループ回路の構成図である。
【図5】実施の形態2にかかる各信号の位相関係を示すタイミングチャートである。
【図6】実施の形態2にかかる入力信号INと出力信号OUTとの位相関係を示すタイミングチャートである。
【図7】実施の形態3にかかる遅延ロックループ回路の構成図である。
【図8】実施の形態3にかかる選択信号SELを生成する動作を示すタイミングチャートである。
【図9】実施の形態4にかかる遅延ロックループ回路の構成図である。
【図10】従来の遅延ロックループ回路の構成図である。
【図11】一般的なデジタル制御遅延回路の構成を示すブロック図である。
【発明を実施するための形態】
【0029】
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。まず、図1を参照して、本実施の形態1にかかる遅延ロックループ回路の基本構成について説明する。LSIチップ100は、逓倍PLL107と、マスターDLL回路201と、スレーブDelay回路102と、を備える。
【0030】
逓倍PLL107は、基準クロックRCLKが入力される。逓倍PLL107は、基準クロックRCLKの周波数をn倍化したクロック信号をマスターDLL回路201へ出力する。逓倍PLL107は、クロック信号を逓倍する機能を持つ、一般的によく知られたPLL(Phase Lock Loop)である。
【0031】
マスターDLL回路201は、DLL211(以下、マスターDLL部211と記載する。)と、遅延制御信号演算回路108と、を備える。マスターDLL部211は、逓倍PLL107によって逓倍されたクロック信号が入力される。マスターDLL部211は、マスター遅延部221と、位相比較回路12と、遅延制御回路13と、を備える。
【0032】
マスター遅延部221(第2の遅延回路)は、デジタル制御遅延回路105−1〜105−nを信号の遅延調整に必要な任意の数だけ備える。マスター遅延部221は、逓倍PLL107によって逓倍されたクロック信号が入力され、比較クロック信号Bを出力する。
【0033】
位相比較回路12は、逓倍PLL107によって逓倍された比較クロック信号Aと、比較クロック信号Bと、が入力される。位相比較回路12は、比較クロック信号Aの位相と、比較クロック信号Bの位相と、の比較を行い、当該位相比較結果を遅延制御回路13に出力する。
【0034】
遅延制御回路13は、位相比較回路12の位相比較結果の出力に基づいて、遅延制御を行う。遅延制御回路13は、遅延制御信号mをデジタル制御遅延回路105−1〜105−nと、遅延制御信号演算回路108と、に出力する。
【0035】
遅延制御信号演算回路108は、マスターDLL部211から出力される遅延制御信号mに基づいて演算を行い、スレーブDelay回路102へのデジタル遅延制御信号qを出力する。
【0036】
第1の遅延回路102(以下、スレーブDelay回路102と記載する。)は、デジタル制御遅延回路106を備える。スレーブDelay回路102は、入力信号INと、デジタル遅延制御信号qと、が入力される。デジタル制御遅延回路106は、デジタル制御遅延回路105−1〜105−nと同じ遅延素子を異なる段数備える。デジタル制御遅延回路106は、入力信号INをデジタル遅延制御信号qに基づいて遅延させ、遅延させた信号である出力信号OUTを出力する。デジタル制御遅延回路105−1〜105−n及びデジタル制御遅延回路106が備える遅延素子の段数の範囲内となる遅延制御信号qがデジタル制御遅延回路106に入力された場合、通過する遅延素子の段数はデジタル制御遅延回路105−1〜105−nと、デジタル制御遅延回路106と、で同じとなる。これにより、遅延量も同じとなる。
【0037】
続いて、逓倍PLL107による逓倍処理が2倍である場合の、本実施の形態にかかる遅延ロックループ回路の処理について説明する。図2は、逓倍PLL107による逓倍処理を2倍(n=2)とした場合における、各信号のタイミングチャートである。図2は、基準クロックRCLKと、位相比較回路12の比較クロック信号Aと、逓倍PLL107のクロック出力信号と、位相比較回路12の比較クロック信号Bと、の位相関係を示している。
【0038】
逓倍PLL107は、基準クロックRCLKの2倍速化したクロックを出力信号として出力する。基準クロックRCLKに対して、位相比較回路12の比較クロック信号Aは2倍速で同位相となる。また、マスター遅延部221を経て位相比較回路12に入力される比較クロック信号Bは、基準クロックRCLKに対し、遅延制御により180度の位相差となる。
【0039】
遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、デジタル制御遅延回路105−1〜105−nの遅延量を制御し、比較クロック信号Bの位相が、基準とする比較クロック信号Aと同位相となるように制御を行う。デジタル制御遅延回路105−1〜105−nは、図11で示す構成で実現できる。
【0040】
比較クロック信号Bの位相が比較クロック信号Aと同位相となるよう遅延制御回路13からの遅延制御信号mを用いて制御するために、デジタル制御遅延回路105−1〜105−nは、最大で基準クロックRCLKに対し180度位相分の遅延量を備えればよい。これは、逓倍PLL107により基準クロックRCLKを2倍に逓倍処理したため、備えるべき遅延量を基準クロックRCLKの360度位相を1/2とできるためである。
【0041】
ここで、マスター遅延部221が、4つのデジタル制御遅延回路105−1〜105−4で構成される場合について説明する。デジタル制御遅延回路105−1〜105−4の1つあたりの遅延量は、基準クロックRCLKに対して45度位相分となる。よって、遅延制御回路13が、基準クロックRCLKに対し45度位相の遅延量に相当する遅延制御信号mをデジタル制御遅延回路105−1〜105−4に供給することにより、マスター遅延部221は基準クロックRCLKに対し180度位相分の遅延制御が可能となる。
【0042】
遅延制御信号演算回路108は、基準クロックRCLKに対し45度位相の遅延量に相当する遅延制御信号mを所望の位相となるように演算を行う。遅延制御信号演算回路108は、演算結果をスレーブDelay回路102へのデジタル遅延制御信号qとして出力する。
【0043】
例えば、スレーブDelay回路102の入力信号INに対し、出力信号OUTの位相を基準クロックRCLKの90度位相に相当する分だけ遅延させたい場合を想定する。この場合、遅延制御信号演算回路108は、基準クロックRCLKに対し45度位相の遅延量に相当する遅延制御信号mを基準クロックRCLKに対し90度位相の遅延量に換算する。すなわち、遅延制御信号演算回路108は、遅延制御信号mを2倍の遅延量に換算する。遅延制御信号演算回路108は、演算により生成したデジタル遅延制御信号qをスレーブDelay回路102に供給する。これにより、図3に示すタイミングチャートのように、スレーブDelay回路102の入力信号INに対し、出力信号OUTが基準クロックRCLKの90度位相に相当する遅延量を得ることができる。なお、遅延制御信号演算回路108は、一般的な乗算器等で容易に構成することができる。
【0044】
続いて、本実施の形態にかかる遅延ロックループ回路による効果について説明する。
【0045】
特許文献1に記載の遅延ロックループ回路では、図10に示すデジタル制御遅延回路51−1〜51−12は、合計で基準クロックRCLKの360度位相に相当する遅延量を生成する必要があった。これは、基準クロックRCLKと、遅延させた信号と、が同位相となるように、遅延制御回路13が、デジタル制御遅延回路51−1〜51−12の遅延量を制御するためである。
【0046】
一方、本実施の形態にかかる遅延ロックループ回路では、逓倍PLL107により、基準クロックRCLKを逓倍する。その後、DLL内部の遅延制御回路13は、逓倍させたクロック信号の位相と、逓倍させたクロック信号を遅延させた信号の位相と、の比較結果に基づいて、遅延信号を生成する。ここで、遅延制御回路13は、逓倍させたクロック信号と、逓倍させたクロック信号を遅延させた信号と、が同位相となるように調整する。逓倍させたクロック信号と、逓倍させたクロック信号を遅延させた信号と、を同位相とすることにより、マスターDLL回路201の持つ遅延量は、逓倍させたクロックの所定周期にあたる所定の遅延量となる。基準クロックRCLKをマスターDLL回路201に入力する前に逓倍(n倍)することにより、マスターDLL回路201が備えるべき遅延量を基準クロックのクロック周期の360度位相に対して、1/nとすることができる。すなわち、マスターDLL回路201が備えるべき遅延量を減少させることが可能となる。
【0047】
例えば、PLL107による逓倍処理が2倍である場合(n=2)、マスターDLL回路201が備えるべき遅延量は、基準クロックRCLKに対して、180度(360/2)位相分の遅延量でよい。すなわち、デジタル制御遅延回路105−1〜105−nは、180度位相分の遅延量を生成すればよい。
【0048】
マスターDLL回路201が備えるべき遅延量が1/nとなったことにより、マスターDLL回路201が備えるべき遅延素子数も1/nとすることが可能となる。つまり、デジタル制御遅延回路105−1〜105−nを構成する遅延素子81−1〜81−nの数も従来の1/nとすることができる。これにより、DLL回路の面積の増大を防止することができる。
【0049】
また、遅延制御信号演算回路108は、遅延制御回路13が出力する遅延制御信号mを所望の遅延量となるように演算し、演算結果をデジタル遅延制御信号qとして、スレーブDelay回路102へ出力する。スレーブDelay回路102(第1の遅延回路)は、デジタル遅延制御信号qに基づいて、入力信号INを遅延させ、遅延させた信号を出力信号OUTとして出力する。そのため、入力信号INに対して、所望の遅延を与えた出力信号OUTを得ることができる。
【0050】
上述のように、逓倍PLL107による逓倍(n倍)処理により、DLL回路の面積の増大を防止することができる。これによって、高周波数帯域及び低周波数帯域の基準クロックに対応するためにDLL回路の面積が増大するという問題が解決できる。また、基準クロックRCLKの逓倍処理は、通常のLSIチップに既に搭載されている通常の逓倍PLLにより行うことが可能である。すなわち、小さなDLL回路面積で低周波数帯域から高周波数帯域までの幅広い基準クロックに対応でき、かつ、通常のLSIチップの構成で上述の効果を奏することができる。
【0051】
実施の形態2
本発明の実施の形態2にかかる遅延ロックループ回路は、選択信号により、逓倍処理を含む遅延量生成処理を行うか否かを選択できることを特徴とする。
【0052】
基準クロックRCLKが高周波数である場合、クロック周期は短くなるため、相対的に位相誤差の量も小さく調整する必要がある。一般的に、信号をデジタル制御遅延回路により遅延させる場合、遅延ステップの分解能によって量子化誤差が生じる。そのため、実施の形態1に記載の構成において、遅延制御信号演算回路108によって制御する遅延量を大きくする場合、量子化誤差によって生じる位相誤差も大きくなる。例えば、遅延制御信号演算回路108により、遅延制御信号mを2倍に演算する場合、量子化誤差によって生じる位相誤差の量は2倍となる。
【0053】
基準クロックRCLKが低周波数を持つ信号である場合、クロック周期は長くなるため、相対的に許容できる位相誤差の量は多くなる。一方、基準クロックRCLKが高周波数を持つ信号である場合、クロック周期は短くなるため、許容できる位相誤差の量は少なくなる。よって、基準クロックRCLKの周波数によって、許容する位相誤差を調整する必要がある。本実施の形態の遅延ロックループ回路は、位相誤差を考慮した構成となる。以下に、本実施の形態の遅延ロックループ回路の詳細を述べる。
【0054】
図4は、本実施の形態にかかる遅延ロックループ回路の構成を示す図である。LSIチップ100は、逓倍PLL107と、第1の選択手段111−1(以下、SEL111−1と記載する。)と、マスターDLL回路201と、第2の選択手段111−2(以下、SEL111−2と記載する。)と、スレーブDelay回路102と、を備える。
【0055】
逓倍PLL107は、基準クロックRCLKを逓倍し、逓倍したクロックをSEL111−1に出力する。
【0056】
SEL111−1は、基準クロックRCLK(D0−1)と、逓倍PLL107から出力された信号(D1−1)と、選択信号SELと、が入力される。SEL111−1は、選択信号SELに基づいて、基準クロックRCLK(D0−1)と、逓倍PLL107から出力された信号(D1−1)と、のいずれか一方を選択して、マスターDLL回路201へ出力する。選択信号SELの詳細は後述する。
【0057】
マスターDLL回路201は、SEL111−1から出力された信号が入力される。マスターDLL回路201は、マスターDLL部211と、遅延制御信号演算回路108と、を備える。マスターDLL部211は、マスター遅延部221と、位相比較回路12と、遅延制御回路13と、を備える。マスター遅延部221は、実施の形態1と同じ回路構成となる。位相比較回路12は、SEL111−1から出力される比較クロック信号Aの位相と、マスター遅延部221から出力される比較クロック信号Bの位相と、の比較を行う。遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、デジタル制御遅延回路105−1〜105−nの遅延量を制御する。遅延制御回路13は、遅延制御信号mをデジタル制御遅延回路105−1〜105−nと、遅延制御信号演算回路108と、SEL111−2と、に出力する。
【0058】
遅延制御信号演算回路108は、マスターDLL部211から出力される遅延制御信号mを所望の遅延となるように演算を行い、演算結果を信号D1−2としてSEL111−2へ出力する。
【0059】
SEL111−2は、マスターDLL回路201内の遅延制御回路13から出力された信号D0−2と、遅延制御演算回路108から出力された信号D1−2と、が入力される。SEL111−2は、選択信号SELに基づいて、信号D0−2と、信号D1−2と、のいずれか一方を選択し、デジタル遅延制御信号qとして、スレーブDLL回路102へ出力する。選択信号SELの詳細は後述する。
【0060】
スレーブDelay回路102は、実施の形態1で示した構成及び動作と同様となるため、説明は省略する。
【0061】
選択信号SELは、SEL111−1及びSEL111−2が出力する信号の選択に用いられる。選択信号SELは、以下に示すように外部から設定を行う。デジタル制御遅延回路105−1〜105−nの備える全体の遅延量が、基準クロックRCLKのクロック周期に相当する遅延量よりも大きい場合、選択信号SELは、D0−1、及びD0−2を選択して、出力することを示す信号とする。一方、デジタル制御遅延回路105−1〜105−nの備える全体の遅延量が、基準クロックRCLKのクロック周期に相当する遅延量よりも小さい場合、選択信号SELは、D1−1、及びD1−2を選択して、出力することを示す信号とする。
【0062】
続いて、本実施の形態の遅延ロックループ回路において、選択信号SELが、D0−1、及びD0−2を選択することを示す信号である場合の動作について説明する。なお、選択信号SELが、D1−1、及びD1−2を選択することを示す信号である場合の動作は、実施の形態1で示した動作と同様となるため、説明を省略する。
【0063】
図5は、D0−1、及びD0−2を選択した場合の動作を示すタイミングチャートである。図5は、基準クロックRCLKと、位相比較回路12の比較クロック信号Aと、位相比較回路12の比較クロック信号Bと、の位相関係を示している。比較クロック信号Aは、SEL111−1から出力される。比較クロック信号Bは、SEL111−1から出力された信号をマスター遅延部221により遅延させた信号である。基準クロックRCLKと、D0−1と、は同位相となる。また、比較クロック信号Bと、D0−1及び基準クロックRCLKと、は360度分の位相差となる。
【0064】
D0−1、及びD0−2が選択された場合、遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、デジタル制御遅延回路105−1〜105−nの遅延量を制御する。これにより、遅延制御回路13は、比較クロック信号Bの位相が比較クロック信号Aと同位相となるよう制御を行う。すなわち、デジタル制御遅延回路105−1〜105−nの備える遅延量は、360度位相分の遅延量に制御される。
【0065】
ここで、マスター遅延部221が4つのデジタル制御回路105−1〜105−4により構成される場合、デジタル制御回路105−1〜105−4のそれぞれの備えるべき遅延量は、基準クロックRCLKに対し90度相当分となる。よって、遅延制御回路13は、基準クロックRCLKに対し90度位相分の遅延量に相当する遅延制御信号mをそれぞれのデジタル制御遅延回路105−1〜105−4に供給する。遅延制御信号mの供給により、マスター遅延部221の全体が備える遅延量は、基準クロックRCLKに対し360度位相分の遅延量となる。
【0066】
遅延回路13は、基準クロックRCLKに対し90度位相分の遅延量に相当する遅延制御信号m(D0−2)をセレクタ111−2に出力する。SEL111−2は、選択信号SELに基づいて、D0−2をデジタル遅延制御信号qとして、スレーブDelay回路102に出力する。
【0067】
スレーブDelay回路102(第1の遅延回路)は、90度位相分の遅延量を有するデジタル遅延制御信号qに基づいて、入力信号INを遅延させ、遅延させた信号を出力信号OUTとして出力する。図6は、90度位相分の遅延量を有するデジタル遅延制御信号qに基づいて、入力信号INを遅延させた場合の各信号の位相関係を示す図である。
【0068】
ここで、本実施の形態の遅延ロックループ回路の動作を、具体例を示して説明する。逓倍PLL107による基準クロックの逓倍処理が2倍とした場合(n=2)、逓倍処理されたクロックの周波数として100MHz以上に対応するには、デジタル制御遅延回路105−1〜105−4は、5nsの遅延量を備える必要がある。5nsの遅延量は、100MHzの信号に対して、180度位相分に該当する。また、5nsの遅延量は、200MHzの360度位相分に相当する。よって、デジタル制御遅延回路105−1〜105−4各々が5nsの遅延量を備える場合、基準クロックRCLKの周波数が200MHz以上であれば、デジタル制御遅延回路105−1〜105−4は、360度位相の遅延量を制御可能である。
【0069】
仮に、位相誤差の拡大を抑える必要がある基準クロックRCLKの高速周波数帯域が200MHz以上とする。基準クロックRCLKの周波数が200MHz以上である場合、選択信号SELは、D0−1、及びD0−2を選択することを示す信号に設定する。一方、基準クロックRCLKの周波数が200MHz以下である場合、選択信号SELは、D1−1、及びD1−2を選択することを示す信号に設定する。
【0070】
上記一連の処理の効果について、以下に説明する。上記の構成では、選択信号SELと、第1の選択手段(SEL111−1)と、第2の選択手段(SEL111−2)と、を用いることにより、基準クロックRCLKの周波数によって遅延量の生成方法を切り替えることができる。すなわち、基準クロックRCLKが低周波数を持つ信号である場合、許容できる位相誤差の量は多くなるため、逓倍処理を含む遅延量生成を行うことができる。一方、基準クロックRCLKが高周波数を持つ信号である場合、許容できる位相誤差の量が少なくなるため、遅延ロックロックループ回路は、逓倍処理を含まない遅延量生成を行う。逓倍処理を含まない遅延量生成により、位相誤差を少なくすることができる。
【0071】
これにより、基準クロックRCLKが高周波数を持つ場合であっても、位相誤差を拡大させることなく、低速から高速までの幅広い周波数帯域に対応することができる。また、逓倍PLL107を含む構成であるため、従来の遅延ロックループ回路と比べて、小さな面積でDLL回路を実現することが可能となる。
【0072】
実施の形態3
本発明の実施の形態3にかかる遅延ロックループ回路は、内部で選択信号SELを自動生成できることを特徴とする。
【0073】
図7は、本実施の形態にかかる遅延ロックループ回路の構成を示す図である。本実施の形態にかかる遅延ロックループ回路は、実施の形態2に示した遅延ロックループ回路の構成に加え、選択信号SELを生成する選択信号生成回路112を備える。その他の構成及び動作については、実施の形態2と同様であり、説明を省略する。以下に、選択信号生成回路112の処理について説明する。
【0074】
遅延信号生成回路112は、遅延制御回路13からの遅延制御信号mが入力され、選択信号SELをSEL111−1、及びSEL111−2へ出力する。
【0075】
図8は、選択信号生成回路112における、選択信号SELを生成する動作を示すタイミングチャートである。図8のパターンAは、デジタル制御遅延回路105−1〜105−nの備える全体の遅延量が基準クロックRCLKのクロック周期に相当する遅延量よりも小さい場合の、遅延制御信号mと、選択信号SELと、を示す。図8のパターンBは、デジタル制御遅延回路105−1〜105−nの備える全体の遅延量が基準クロックRCLKのクロック周期に相当する遅延量よりも大きい場合の、遅延制御信号mと、選択信号SELと、を示す。
【0076】
選択信号生成回路112は、初期状態では入力D0−1及びD0−2を選択するための選択信号SELを出力する。マスターDLL回路201は実施の形態2と同様の処理を行う。ここで、遅延制御信号mが制御可能な最大値(図8中の"MAX")となった場合、選択信号生成回路112は、生成する選択信号SELを、入力D1−1及びD1−2を選択するための信号に切り替える。選択信号生成回路112は、一般的な論理回路で構成することができる。選択信号生成回路112の動作の詳細を以下に示す。
【0077】
図8のパターンAでは、選択信号生成回路112は、初期状態において、入力D0−1及びD0−2を選択するための選択信号SELを出力する。遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、比較クロック信号Aと、比較クロック信号Bと、が同位相となるようにデジタル制御遅延回路105−1〜105−nを制御する。しかし、デジタル制御遅延回路105−1〜105−nの備える遅延量が、基準クロックRCLKのクロック周期に相当する遅延量よりも小さいため、比較クロック信号Aと、比較クロック信号Bと、は同位相とならない。この場合、遅延制御回路13が出力する遅延制御信号mは、制御可能な最大値(図8中の"MAX")となる。
【0078】
遅延制御信号mの値が制御可能な最大値(図8中の"MAX")となった場合、遅延信号生成回路112は、出力する選択信号SELを入力D1−1及びD1−2を選択するための信号に切り替えて出力する。
【0079】
以降の処理は、実施の形態2で示した処理と同様となる。遅延制御回路13は、デジタル制御遅延回路105−1〜105−nの遅延量を制御し、位相比較回路12に入力される、比較クロック信号Aと、比較クロック信号Bと、が同位相となるように制御を行う。
【0080】
続いて、図8のパターンBの動作について説明する。選択信号生成回路112は、初期状態において、入力D0−1及びD0−2を選択する選択信号SELを出力する。遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、比較クロック信号Aと、比較クロック信号Bと、が同位相となるようにデジタル制御遅延回路105−1〜105−nを制御する。ここで、デジタル制御遅延回路105−1〜105−nの備える遅延量が、基準クロックRCLKのクロック周期に相当する遅延量よりも大きいため、比較クロック信号Aと、比較クロック信号Bと、が同位相となるように制御できる。すなわち、遅延制御回路13が出力する遅延制御信号mは、制御可能な最大値以下の値となる。
【0081】
遅延制御信号mの値が制御可能な最大値以下となる場合、遅延信号生成回路112は、出力する選択信号SELを入力D0−1及びD0−2を選択するための信号のまま、変更しない。
【0082】
上記一連の処理により、実施の形態2の構成と比べ、選択信号SELを遅延ロックループ回路内で自動生成することができる。これは、遅延ロックループ回路内で、遅延信号生成回路112が遅延制御信号mに基づいて選択信号SELを生成しているためである。これにより、外部から選択信号SELの入力を行う必要がなくなる。
【0083】
また、実施の形態2と同様に、基準クロックRCLKが高周波数を持つ場合であっても、位相誤差を拡大させることなく、低速から高速までの幅広い周波数帯域に対応することができる。また、実施の形態1及び実施の形態2と同様に、逓倍PLL107を含む構成であるため、従来の遅延ロックループ回路と比べて、小さな面積でDLL回路を構成することが可能となる。
【0084】
実施の形態4
本発明の実施の形態4にかかる遅延ロックループ回路は、実施の形態1に示した遅延ロックループ回路と異なる構成によって、実施の形態1に示した遅延ロックループ回路と同様の処理を実現できることを特徴とする。
【0085】
図9は、本実施の形態にかかる遅延ロックループ回路の構成を示す図である。本実施の形態において、マスターDLL回路204内のマスターDLL部211に備わるマスター遅延部221は、デジタル制御遅延回路105−1〜105−nと、デジタル制御遅延回路106と、を備える。マスター遅延部221が備えるデジタル制御遅延回路106と、スレーブDelay回路102が備えるデジタル制御遅延回路106と、は同一の構成とする。
【0086】
遅延制御回路13は、遅延制御信号mをデジタル制御遅延回路105−1〜105−nと、遅延制御信号演算回路108と、に出力する。遅延制御信号演算回路108は、遅延制御信号mに基づいて演算を行い、生成したデジタル遅延制御信号qをマスター遅延部221が備えるデジタル制御遅延回路106と、スレーブDelay回路102が備えるデジタル制御遅延回路106と、に出力する。その他の構成は、実施の形態1に示したものと同様であるため、説明は省略する。
【0087】
次に、逓倍PLL107による基準クロックRCLKの逓倍処理を2倍とした場合の動作について説明する。
【0088】
逓倍PLL107は、基準クロックRCLKを2倍速化したクロック信号を、マスター遅延部221と、位相比較回路12と、に出力する。マスター遅延部221に入力されたクロック信号は、デジタル制御遅延回路106と、デジタル制御遅延回路105−1〜105−nと、を経由して位相比較回路12へ出力される。
【0089】
位相比較回路12は、比較クロック信号Aの位相と、比較クロック信号Bの位相と、の比較を行い、位相比較結果を遅延制御回路13に出力する。位相比較回路12による位相比較は、図2で示すように、比較クロック信号Aを基準として、比較クロック信号Bの位相を比較することにより行う。
【0090】
遅延制御回路13は、位相比較回路12の位相比較結果に基づいて、比較クロック信号Aと、比較クロック信号Bと、が同位相となるようにデジタル制御遅延回路105−1〜105−n、及びデジタル制御遅延回路106を制御する。
【0091】
以下に、一例として、スレーブDelay回路102に入力される入力信号INを、基準クロックRCLKの90度位相分遅延させて、出力信号OUTを出力する場合の動作について述べる。マスター遅延部221は、デジタル制御遅延回路106と、デジタル制御遅延回路105−1と、デジタル制御遅延回路105−2と、を備えるものとする。
【0092】
本実施の形態にかかる遅延ロックループ回路では、入力信号INに対する遅延量、及びマスター遅延部221内のデジタル制御遅延回路106と、デジタル制御遅延回路105−nとの遅延量の比率が予め定まっているものとする。
【0093】
この構成において、入力信号INを基準クロックの90度位相分だけ遅延することを考える。ここで、マスター遅延部221内のデジタル制御遅延回路106は、デジタル制御遅延回路105−nの2倍の遅延量を備えるものとする。
【0094】
逓倍PLL107により、基準クロックRCLKは、2倍に逓倍処理されているため、マスター遅延部222は、基準クロックRCLKに対して180度位相分の遅延量を備える必要がある。
【0095】
この場合、デジタル制御遅延回路105−1と、デジタル制御遅延回路105−2と、がそれぞれ基準クロックRCLKに対して45度位相分の遅延量を備える。また、遅延制御信号演算回路108は、基準クロックRCLKに対し45度位相に相当する遅延量の遅延制御信号mを2倍に演算する。これにより、マスター遅延部221内のデジタル制御遅延回路106は、基準クロックRCLKに対し90度位相に相当する遅延量を備えることとなる。マスター遅延部221は、デジタル制御遅延回路106と、デジタル制御遅延回路105−1と、デジタル制御遅延回路105−2と、の遅延量の合計で、基準クロックRCLKに対し180度位相に相当する遅延量を備えることとなる。
【0096】
遅延制御信号演算回路108は、基準クロックRCLKに対し45度位相に相当する遅延量の遅延制御信号mを2倍に演算したデジタル遅延制御信号qを、スレーブDelay回路102にも出力する。スレーブDelay回路102は、デジタル遅延制御信号qに基づいて、入力信号INを遅延させ、所望の遅延である基準クロックRCLKに対し90度位相遅延を持つ出力信号OUTを出力する。
【0097】
上記一連の処理により、実施の形態1と同様の処理及び効果を奏する遅延ロックループ回路を実現することができる。つまり、DLL回路の面積の増大を防止することが可能な遅延ロックループ回路を提供することができる。
【0098】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【0099】
100 LSIチップ
102 スレーブDelay回路
105−1〜105−n デジタル制御遅延回路
106 デジタル制御遅延回路
107 逓倍PLL
108 遅延制御信号演算回路
201 マスターDLL回路
211 マスターDLL部
221 マスター遅延部
12 位相比較回路
13 遅延制御回路
【特許請求の範囲】
【請求項1】
基準クロックを逓倍して出力する逓倍PLL(Phase Lock Loop)と、
前記逓倍PLLから出力されたクロックと同位相となるように、前記逓倍PLLから出力されたクロックに所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ遅延信号を生成するDLL(Delay Locked Loop)と、
前記所定の遅延量の遅延信号に基づき、所望の遅延量を持つ遅延制御信号を生成する遅延制御信号演算回路と、
前記遅延制御信号に基づいて、入力信号を遅延させる第1の遅延回路と、を備える遅延ロックループ回路。
【請求項2】
前記DLLは、前記逓倍PLLから出力されたクロックを所定周期分だけ遅延させる第2の遅延回路を備え、
前記第1の遅延回路及び前記第2の遅延回路は、実質的に同一の1又は複数の遅延素子を備えることを特徴とする請求項1に記載の遅延ロックループ回路。
【請求項3】
前記DLL(Delay Locked Loop)は、
前記逓倍PLLから出力されたクロックの位相と、前記逓倍PLLから出力されたクロックを遅延させたクロックの位相を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて遅延信号を生成する遅延制御回路と、を備える請求項1または請求項2に記載の遅延ロックループ回路。
【請求項4】
前記第1の遅延回路は、前記第2の遅延回路と実質同一の回路を備え、
前記遅延制御信号演算回路は、前記第1の遅延回路に前記遅延制御信号を入力するとともに、前記DLLに前記遅延制御信号を入力することにより、前記第1の遅延回路と、前記第2の遅延回路と、を制御することを特徴とする請求項2または請求項3に記載の遅延ロックループ回路。
【請求項5】
選択信号に基づいて、前記逓倍PLLから出力されたクロックと、前記基準クロックのいずれか一方を選択して前記DLLに出力する第1の選択手段と、
前記選択信号に基づいて、前記遅延信号及び前記遅延制御信号のいずれか一方を選択して前記第1の遅延回路に出力する第2の選択手段と、を備え、
前記DLLは、前記第1の選択手段が出力した信号と同位相となるように、前記第1の選択手段が出力した信号に所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ前記遅延信号を生成し、
前記第1の遅延回路は、前記第2の選択手段が出力した信号に基づいて、入力信号を遅延させる、請求項1から請求項4のいずれか一に記載の遅延ロックループ回路。
【請求項6】
前記DLLによるクロックの遅延量と、前記基準クロックのクロック周期に相当する遅延値と、を比較し、前記DLLによるクロックの遅延量が前記基準クロックのクロック周期に相当する遅延値よりも小さい場合、前記第1の選択手段が前記逓倍PLLから出力されたクロックを選択し、前記第2の選択手段が前記遅延制御信号を選択するための前記選択信号を生成し、
前記DLLによるクロックの遅延量が前記基準クロックのクロック周期に相当する遅延値よりも大きい場合、前記第1の選択手段が前記基準クロックを選択し、前記第2の選択手段が前記遅延信号を選択するための前記選択信号を生成する、
選択信号生成回路を備える請求項5に記載の遅延ロックループ回路。
【請求項7】
請求項1から請求項6のいずれか一に記載の遅延ロックループ回路を備えるLSI(Large Scale Integration)装置。
【請求項8】
基準クロックを逓倍して出力し、逓倍PLLから出力されたクロックと同位相となるように前記逓倍PLLから出力されたクロックに所定周期分の遅延量を与え、
前記所定周期分の遅延量に基づいて、前記逓倍PLLから出力されたクロックと同位相となるように、前記逓倍PLLから出力されたクロックに所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ遅延信号を生成し、
前記所定の遅延量の遅延信号に基づき、遅延制御信号を生成し、
前記遅延制御信号に基づいて、入力信号を所望の遅延量だけ遅延させる信号遅延方法。
【請求項1】
基準クロックを逓倍して出力する逓倍PLL(Phase Lock Loop)と、
前記逓倍PLLから出力されたクロックと同位相となるように、前記逓倍PLLから出力されたクロックに所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ遅延信号を生成するDLL(Delay Locked Loop)と、
前記所定の遅延量の遅延信号に基づき、所望の遅延量を持つ遅延制御信号を生成する遅延制御信号演算回路と、
前記遅延制御信号に基づいて、入力信号を遅延させる第1の遅延回路と、を備える遅延ロックループ回路。
【請求項2】
前記DLLは、前記逓倍PLLから出力されたクロックを所定周期分だけ遅延させる第2の遅延回路を備え、
前記第1の遅延回路及び前記第2の遅延回路は、実質的に同一の1又は複数の遅延素子を備えることを特徴とする請求項1に記載の遅延ロックループ回路。
【請求項3】
前記DLL(Delay Locked Loop)は、
前記逓倍PLLから出力されたクロックの位相と、前記逓倍PLLから出力されたクロックを遅延させたクロックの位相を比較する位相比較回路と、
前記位相比較回路の比較結果に基づいて遅延信号を生成する遅延制御回路と、を備える請求項1または請求項2に記載の遅延ロックループ回路。
【請求項4】
前記第1の遅延回路は、前記第2の遅延回路と実質同一の回路を備え、
前記遅延制御信号演算回路は、前記第1の遅延回路に前記遅延制御信号を入力するとともに、前記DLLに前記遅延制御信号を入力することにより、前記第1の遅延回路と、前記第2の遅延回路と、を制御することを特徴とする請求項2または請求項3に記載の遅延ロックループ回路。
【請求項5】
選択信号に基づいて、前記逓倍PLLから出力されたクロックと、前記基準クロックのいずれか一方を選択して前記DLLに出力する第1の選択手段と、
前記選択信号に基づいて、前記遅延信号及び前記遅延制御信号のいずれか一方を選択して前記第1の遅延回路に出力する第2の選択手段と、を備え、
前記DLLは、前記第1の選択手段が出力した信号と同位相となるように、前記第1の選択手段が出力した信号に所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ前記遅延信号を生成し、
前記第1の遅延回路は、前記第2の選択手段が出力した信号に基づいて、入力信号を遅延させる、請求項1から請求項4のいずれか一に記載の遅延ロックループ回路。
【請求項6】
前記DLLによるクロックの遅延量と、前記基準クロックのクロック周期に相当する遅延値と、を比較し、前記DLLによるクロックの遅延量が前記基準クロックのクロック周期に相当する遅延値よりも小さい場合、前記第1の選択手段が前記逓倍PLLから出力されたクロックを選択し、前記第2の選択手段が前記遅延制御信号を選択するための前記選択信号を生成し、
前記DLLによるクロックの遅延量が前記基準クロックのクロック周期に相当する遅延値よりも大きい場合、前記第1の選択手段が前記基準クロックを選択し、前記第2の選択手段が前記遅延信号を選択するための前記選択信号を生成する、
選択信号生成回路を備える請求項5に記載の遅延ロックループ回路。
【請求項7】
請求項1から請求項6のいずれか一に記載の遅延ロックループ回路を備えるLSI(Large Scale Integration)装置。
【請求項8】
基準クロックを逓倍して出力し、逓倍PLLから出力されたクロックと同位相となるように前記逓倍PLLから出力されたクロックに所定周期分の遅延量を与え、
前記所定周期分の遅延量に基づいて、前記逓倍PLLから出力されたクロックと同位相となるように、前記逓倍PLLから出力されたクロックに所定周期分の遅延量を与え、前記所定周期分の遅延量に基づいて、所定の遅延量を持つ遅延信号を生成し、
前記所定の遅延量の遅延信号に基づき、遅延制御信号を生成し、
前記遅延制御信号に基づいて、入力信号を所望の遅延量だけ遅延させる信号遅延方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2011−35751(P2011−35751A)
【公開日】平成23年2月17日(2011.2.17)
【国際特許分類】
【出願番号】特願2009−181318(P2009−181318)
【出願日】平成21年8月4日(2009.8.4)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年2月17日(2011.2.17)
【国際特許分類】
【出願日】平成21年8月4日(2009.8.4)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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