【課題】フェーズロックループ（ＰＬＬ）回路に対するロジックの動作の影響を弱めるためのシステム及び方法を提供する。
【解決手段】システムと方法は、ＰＬＬ回路が命令の予期される影響を命令の実行前、同時、あるいは後で補償することを実質的に許してもよい。より特に、システムの命令の発行に関連したロジックは、命令に基づいたシステムでのＰＬＬに信号を供給してもよい。その後、ＰＬＬはこの制御信号に基づいた命令の予期される影響を補償するために調節されてもよい。 （もっと読む）

【課題】過渡回復を出来る限り速く行う。
【解決手段】遅延ロックループは、入力部（９）と直列接続遅延セル（３０，５０，７０，９０）と出力部（１０）とを有し、出力部では、遅延鎖（１）により遅延時間（Ｔｋ）だけ遅延された信号（ＰｒｅＳｔｒｏｂｅ）が供給される。遅延ロックループは位相検出器構造（２）を含み、位相検出器構造は入力側において遅延鎖（１）の出力部（１０）と遅延鎖（１）の遅延セル（３０，５０，７０，９０）のうちの１つの出力部とに結合される第２位相検出器セル（３１，５１，７１，９１）と、遅延鎖（１）の出力部（１０）と遅延鎖（１）の入力部（９）とに結合された位相検出器とを備える。位相検出器構造（２）、位相検出器（３）は制御ユニット（４）に接続される。制御ユニット（４）は遅延セル（３０，５０，７０，９０）のうちの個数Ｚを、遅延を行うように起動することにより遅延鎖（１）の遅延時間（Ｔｋ）を設定する。 （もっと読む）

【課題】デジタル位相同期ループが発生させる干渉信号を低減させる。
【解決手段】第１端子（１）と、第２端子（２）と、離散値的な同調発振器（６）と、積算器（１０）と、ループフィルタ（１１）と、フィードバック経路とを含んだデジタル位相同期ループ内に、補正回路（４）を備えることを提案する。この補正回路（４）は、入力側においては、上記積算器（１０）の入力に接続され、そして出力側においては、上記積算器（１０）の出力に接続されている。上記補正回路（４）は、上記積算器（１０）の入力に供給される作動ワードと第２周波数ワード（ＦｗＦ）から得られるワードとから、補正ワード（ＫＳ）を生成するために設定される。このため、上記積算器（１０）から出力される周波数設定ワード内の周期的誤差成分が、上記補正回路（４）によって補正される。 （もっと読む）

【課題】 簡単な構成で高逓倍能力を持ち、高速応答を実現したクロック生成回路を備えた半導体集積回路装置を提供する。
【解決手段】 遅延回路の各段遅延信号をゲート手段で選択し初段側に帰還してリングオシレータを構成する。デコーダにより１つのゲート手段の選択信号を形成して上記ゲート手段を制御する。基準周波数信号の１周期間での上記リングオシレータの発振出力のカウンタ出力とＸ倍指定値との比較結果により第１レジスタで上記デコーダの入力信号を形成する。第１動作モードで上記制御回路の代表比較結果に対応してバイナリスキャンにより上記入力信号を形成する。第２動作モードでは、上記比較結果により上記入力信号に対して＋１又は−１とする。 （もっと読む）

【課題】 反転間隔の長い信号及び短い信号が入力されるディジタルＰＬＬのロック判定を確実に行うことのできるロック状態判定回路を実現することにある。
【解決手段】 ＰＬＬの入力信号を、ディジタル制御発振器２５からの出力信号により標本化した離散値により入力し、ディジタル制御発振器２５の発振周波数の繰返しで得られる離散値の信号レベルが、予め設定される閾値の範囲にあるか否かを電圧比較手段３１１により検出し、検出した電圧を電圧比較手段３１１により閾値の範囲外であるとして検出されるときには正の第１の数を、範囲内として検出されるときには負の第２の数をセレクタ３１２により割り付け、割り付けた数を累積手段３２１で加算累積し、累積数の大きさに応じＰＬＬ２がロック状態にあるか否かをロック判定手段３２３により判定するようにしてディジタルＰＬＬのロック状態判定回路を実現した。 （もっと読む）

エミュレータと評価ボードとの間の通信速度を高めるためにエミュレータにおいて再生クロック信号を使用してデータ信号を動的に調整するための装置、方法及び用品が開示される。一実施形態において、これは、デジタル回路に所定周波数の基準クロック信号を印加することにより達成される。次いで、デジタル回路から遅延戻りデータ信号がサンプリングされる。サンプリングされた遅延戻りデータ信号が、予想戻りデータ信号と比較される。この比較に基づいて、エミュレータと評価ボードとの間の通信速度を高めるように、遅延戻りデータ信号が調整される。 （もっと読む）

【課題】出力信号に生じるジッタ量を抑えることができる分周回路を提供する。
【解決手段】直列に接続されたＤ−ＦＦ７，９，１１を、入力信号Ｓ０を基準クロック信号として駆動し、分周比決定信号Ｓ２１によって選択された分周比で入力信号Ｓ０を分周して第１の分周信号Ｓ７を生成する回路モジュール３と、直列に接続されたＤ−ＦＦ４７，４９，５１，５３を、第１の分周信号Ｓ７を基準クロック信号として駆動し、当該直列に接続されたＤ−ＦＦの段数に応じた分周比である８分周で、第１の分周信号Ｓ７を分周して出力信号Ｓ５７を生成する回路モジュール４５と、回路モジュール４５のＤ−ＦＦの出力および４／５選択信号Ｓ２４に基づいて、分周比決定信号Ｓ２１を生成するＯＲ回路５５とを有する。 （もっと読む）

【目的】 動作クロックを比較的低い周波数にして高い出力クロック位相の時間分解能を実現する。
【構成】 １周期をＮ分割した時間分解能単位で入力信号の位相を検出し、その検出結果に応じた値を有する入力信号タイミングデータを上記１周期毎に出力する入力信号タイミング検出部２と、周波数制御データに応じて、上記時間分解能単位で変化させた仮想的な出力クロックの位相である仮想出力クロック位相に応じた値を有する出力クロックタイミングデータを上記１周期毎に出力する出力クロック発生部５と、上記入力信号タイミングデータと上記出力クロックタイミングデータとから上記入力信号と上記仮想出力クロック位相との位相差を検出し、その検出結果に応じた値を有する位相差信号を出力する位相差検出部３と、上記位相差信号に応じて上記周波数制御データを変化させる周波数制御部４を備えたデジタルＰＬＬ装置。 （もっと読む）

【課題】ホールドオーバ時の初期周波数偏差を抑えることを可能とするＤＰＬＬ回路を提供する。
【解決手段】デジタル同期網の基準クロックに位相同期した内部クロックを生成するデジタルＰＬＬ回路であって，制御信号値の大きさに対応する周波数信号を生成するスレーブ発振器と，前記スレーブ発振器の出力と，入力する基準クロックの位相差を検知し，前記検知される位相差に対応する所定ビット数のデジタル信号を出力する位相差検知回路と，前記位相差検知回路の出力に基づき補正値を生成するホールドオーバ部とを有し，ホールドオーバが検知される時に前記ホールドオーバ部は，前記位相差検知回路の出力に周期的に補正値を加算して前記スレーブ発振器に対する制御値とする。 （もっと読む）

【課題】 簡単な回路構成にて円滑かつ適正にＰＬＬの周波数ずれを検出でき、これにより、ＰＬＬの位相を適正位相に円滑に追従させ得るＰＬＬ回路およびそれを内蔵したディスク再生装置を提供する。
【解決手段】 システムクロックをｍ個カウントする期間に生じるリサンプルタイミングの回数をリサンプルタイミングカウンタ１１１にてカウントする。このカウント値Ｋｒと目標値Ｋ０を周波数エラー検出回路１１２にて比較し、その差分値ΔＦ＝Ｋ０−Ｋｒを算出する。算出された差分値ΔＦは周波数ずれデータとしてＬＰＦ１１３に入力される。そして、ＬＰＦ１１３にて直流化された後、加算器１０９にて位相差データΔＰに加算され、デジタルＶＣＯ１１０に入力される。これにより、デジタルＶＣＯ１１０にて生成されるリサンプルタイミングが、適正周波数および適正位相に近づくよう調整される。 （もっと読む）