【課題】周波数比較回路を少ない素子数で構成できるようにすると共に、ＮＣＬＫ信号およびＭＣＬＫ信号等の周波数が一致しているか否かを正しく判定できるようにする。
【解決手段】ＮＣＬＰ信号の分周信号であるＮＣＬＰ２信号と、ＭＣＬＰ信号の分周信号であるＭＣＬＰ２信号とを生成する。次に、ＭＣＬＰ２信号がＨレベルのときはＮＣＬＰ信号をアップ信号としてカウントし、ＭＣＬＰ２信号がＬレベルのときはＮＣＬＰ信号をダウン信号としてカウントし、そのカウント値をＱＮ_１、ＱＮ_０信号で出力する。また、ＮＣＬＰ２信号がＨレベルのときはＭＣＬＰ信号をアップ信号としてカウントし、ＮＣＬＰ２信号がＬレベルのときはＭＣＬＰ信号をダウン信号としてカウントし、そのカウント値をＱＭ_１、ＱＭ_０信号で出力する。そして、ＱＮ_１、ＱＮ_０、ＱＭ_１、ＱＭ_０の各信号に基づいて、ＮＣＬＰ信号とＭＣＬＰ信号の各周波数が一致しているか否かを判定する。 （もっと読む）

【課題】周波数比較回路を少ない素子数で構成できるようにすると共に、第１、第２の信号（例えば、ＮＣＬＫ信号およびＭＣＬＫ信号）の周波数が一致しているか否かを正しく判定できるようにした周波数比較回路、ＰＬＬ周波数シンセサイザテスト回路及びそのテスト方法を提供する。
【解決手段】ＮＣＬＫ信号の立ち上がりもしくは立ち下がりのエッジを検出し、基準クロックで同期化されたＵＰ信号を生成するエッジ検出回路１１１ａと、ＭＣＬＫ信号の立ち上がりもしくは立ち下がりのエッジを検出し、基準クロックで同期化されたＤｏｗｎ信号を生成するエッジ検出回路１１１ｂと、ＵＰ信号及びＤｏｗｎ信号をカウントし、そのカウント値をＱ_１、Ｑ_０信号で出力する２ビットアップダウンカウンタ１１２と、Ｑ_１、Ｑ_０信号に基づいて、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致しているか否かを判定する判定回路１１３と、を有する。 （もっと読む）

【課題】 位相同期発振器において、感度の不安定領域を解消するために不感帯以外の部分でパルスを発生させることにより、位相差に比例してパルス幅が変化し、不感帯で感度が出ない位相状態でも位相情報を検知することができるようにした位相同期発振器を提供する。
【解決手段】電圧制御発振器４の出力信号の一部を可変分周器５を経由して位相比較器２の一方の入力に接続し、基準信号を固定分周器１を介して前記位相比較器２のもう一方の入力に接続し、前記位相比較器２の出力をローパスフィルタ３を介して前記電圧制御発振器４の入力に接続することによりループを形成し、前記可変分周器５を変化させて位相差に比例したパルス幅を発生させて位相情報を検知する。 （もっと読む）

【課題】ＰＬＬのデジタル位相比較器の出力矩形波信号を処理し、ＰＬＬの引き込み可能な周波数幅を拡げ、同期時間を短縮する位相比較信号処理回路を提供する。
【解決手段】矩形波信号を両極性信号に変換する電圧シフタ７と出力端子２２間に並列接続され、整流回路８と積分保持回路９と微分回路１０とゲート回路１２と電圧ホールド回路１３と共通の加算回路１４とからなる第１信号路、及び、整流回路１５と積分保持回路１６と微分回路１７とゲート回路１９と電圧ホールド回路２０と前記加算回路１４とからなる第２信号路、第１信号路及び第２信号路の積分保持回路９、１６とゲート回路１２、１９を個別制御する制御信号発生器２１を備え、第１及び第２信号路で、両極性信号の整流、整流電圧の積分保持、積分保持値の微分、微分出力の保持、保持電圧の加算を行うことにより処理信号を出力する。 （もっと読む）

【課題】遅延同期ループ及びこれを備える半導体メモリ装置を公開する。
【解決手段】入力クロック信号と偶数個の遅延クロック信号のうちの１つの遅延クロック信号との位相を比較して第１アップ信号及び第１ダウン信号を発生し、入力クロック信号の上昇エッジと下降エッジのうちの１つのエッジを検出してパルス信号を発生し、第１アップ信号及び第１ダウン信号に応答して第１制御信号を変更する第１制御部、及びリング状に従属連結された偶数個の遅延セルを備え、第１制御信号に応答して偶数個の遅延セルの遅延時間が変更されて入力クロック信号の周期と同一の周期を有する偶数個の遅延クロック信号を発生し、偶数個の第１選択信号のうちの活性化された１つの第１選択信号に応答して偶数個の遅延クロック信号のうちの少なくとも１つの遅延クロック信号の遷移が制御され、残りの遅延クロック信号の遷移が少なくとも１つの遅延クロック信号の遷移に応答して遷移する遅延器を備えた周期同期部で構成されている。 （もっと読む）

【課題】クロック逓倍してクロック信号を発生するクロック発生回路のロックインタイムを短縮する。
【解決手段】ロックイン状態において、２つの数値データＣｉ，Ｃ（ｉ＋１）を積和演算器が出力し、各数値データに従って発振器１１の発振周期を設定して、その出力クロック信号のパルス数をカウントして第１および第２のカウント値を生成する。これらの２つの数値データと２つのカウント値と周期目標データとに従って、発振器の発振周期を設定する第３の数値データを生成して、発振器の発振周期を設定する。 （もっと読む）

【課題】 バーンインテスト時のように低周波数の基準クロック信号３を入力した場合にも、電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、ＰＬＬ回路の評価を可能にする半導体集積回路を提供する。
【解決手段】 基準クロック信号３が低周波数のため、電圧制御発振器１２の発振周波数が入力電圧対発振周波数特性の下限に達した場合は、周波数検出回路９により、セレクタ回路８がフリップフロップ回路４からの信号を選択するようにセレクト信号７を出力する。発振周波数が入力電圧対発振周波数特性の上限に達した場合は、周波数検出回路９により、セレクタ回路８が内部クロック信号６を選択するようにセレクト信号７を切り替え、発振周波数が、入力電圧対発振周波数特性の下限と上限の間となるようにする。 （もっと読む）

【課題】ＰＬＬ回路間の相互の干渉を抑える。
【解決手段】検出器３０は、入力信号の周波数がスイープされるＰＬＬ回路２０の出力信号周波数と所定の周波数との差が第１の閾値以下であるか否かを検出する。分周比設定回路４０は、この差が第１の閾値以下である場合にＰＬＬ回路１０の出力信号周波数を変更するように制御する。所定の周波数とは、ＰＬＬ回路１０の出力信号周波数に基づいて予め設定した固定の周波数である。ＰＬＬ回路１０は、ＰＬＬ回路１０の出力信号周波数を定める分周器１１、１６、１７を備え、分周器の分周比を分周比設定回路４０の制御によって変更可能となるように構成する。分周比設定回路４０の制御によって変更された出力信号周波数と変更される前の出力信号周波数との差が第２の閾値以下となるように分周器の分周比を決定する。 （もっと読む）

【課題】携帯インターネット端末機に対しハンドオーバー試験などを行うことのできる携帯インターネット計測器の間で、必ず要求される時間同期を維持できるようにした携帯インターネット計測器の同期維持装置を提供する。
【解決手段】本発明の携帯インターネット計測器の同期維持装置は、ＧＰＳ衛星から受信された情報を利用してＧＰＳタイムに同期されたＧＰＳ信号を出力するＧＰＳ受信器、及びＧＰＳ受信器からのＧＰＳ信号と自体クロックにより生成された参照信号を比較した結果によって同期を制御する同期制御部を含む。同期制御部は、所定周波数の発振信号を出力する発振器、発振信号をより小さい周波数を有する参照信号に分周する分周器、ＧＰＳ受信器から入力されたＧＰＳ信号と参照信号との差を比較してその結果値を出力するオフセット比較部、及び結果値が所定の基準値を満たすまで発振器の発振周波数を制御するプロセッサーを含む。 （もっと読む）

【課題】 任意の幅で重なり合う発振レンジの設定を行い、ＰＬＬ回路でのジッタの発生を抑制する。
【解決手段】 デジタルＰＬＬ回路１０の発振制御回路２には、カウンタ制御回路１１、第１のアップダウンカウンタ１２、及び第２のアップダウンカウンタ１３が設けられ、カウンタ制御回路１１は、制御信号Ｓｃｍが、ある値Ｍ＝Ｘである状態からＭ＝Ｘ＋１である状態に変化するときに、制御信号Ｓｃｎが段階的にアップカウントせずに、例えばスキップしてアップカウントが可能となる制御信号Ｓｍｕｐと、制御信号Ｓｃｍが、ある値Ｍ＝Ｘ＋１である状態からＭ＝Ｘである状態に変化するときに、制御信号Ｓｃｎが段階的にダウンカウントせずに、例えばスキップしてダウンカウントが可能となる制御信号Ｓｍｄｎとを入力する。このため、可変ディレイラインから出力されるディレイ信号は製造バラツキ、温度、及び電源電圧などの変動によらず任意の幅で重なり合う。 （もっと読む）