本願に記載した実施例は、通信インタフェース（例えば、ＵＡＲＴポート（７６））を駆動させるために使用する安定クロック信号を生成するための、低コストの信号調節又は信号校正の方法及び装置に関する。特に、マイクロコントローラ（６０）内のプロセッサ（６１）は、低周波水晶発振器（７２）及びスケーリング・モジュール（７８）を使用して、高周波ＲＣ発振器（６４）によって生成される不安定クロック信号に含まれる周波数オフセット・エラーを除去する。特定のトリガ・イベントが生じた場合（マイクロコントローラの電源が投入された場合、マイクロコントローラが、スリープ・モード又は待機モードからウェイクアップされた場合、マイクロコントローラに通信エラーが生じた場合など）、プロセッサは周波数オフセット・エラーを検出し、除去する。
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マルチパス角度変調は、メイン制御ループに追加されたクローズドの二次ループを含み、高周波利得に関して較正ファクタを自動的に調整する。メイン制御ループは、主要パスとして角度変調信号の低周波部分を処理するように構成され、二次ループは、補助ループとして角度変調信号の高周波部分を処理するように構成されている。二次ループは較正情報を検知し、システムが主要動作を行っている間、較正情報を用いて変調ループ内で常時利得をリアルタイムで較正する。その結果、中断時間などのシステム停止または較正に特異的なタイミングが必要でなくなり、変調パスのバランスがとれる。較正は背景プロセスとして常時行われる。角度変調はすべての変調タイプのシステムに適用可能である。 （もっと読む）

【課題】クロック信号を発生するクロック発生回路及び方法を公開する。
【解決手段】クロック発生回路は、外部クロック信号を直接受信して、反転された外部クロック信号を発生するインバータと、一番目のループ回路が反転外部クロック信号を受信してｎ（ｎは２以上の定数）個のノードをそれぞれ備え、Ｍ−１（Ｍは１以上の定数）個のループ回路のそれぞれがｎ個のノードの対応する１つからｎ個の中間内部クロック信号それぞれを発生し、ｎ個の中間内部クロック信号の周波数が外部クロック信号及び反転外部クロック信号の周波数の倍数であることを特徴とする直列に配列されたＭ個のループ回路と、それぞれが直列に接続されて以前のループ回路から対応する中間内部クロック信号を受信し、対応する中間内部クロック信号を次のループ回路に出力するＭ−１個のインバータそれぞれと、を具備するｎ個のインバータの集合で構成されている。 （もっと読む）

【課題】電気ヒューズを用いてＰＬＬ構成データを格納するための装置及び方法を提供すること。
【解決手段】集積回路内に存在する電気ヒューズ１５０の一部分がＰＬＬ構成データのために取っておかれる。パワーアップ時に、パワーアップ・コントローラ及び電気ヒューズ・コントローラ１２０は、電気ヒューズ１５０の一部分におけるデータを感知し、基準クロック下のＰＬＬ回路１９５への直列転送を指示する。転送が完了すると、パワーアップ・コントローラは、構成データをロードし、開始するようにＰＬＬロジックを指示する。製造にあたって、所与のデバイスの特性及び意図される用途に基づいて、そのデバイス上のＰＬＬデフォルト値を適合させるようにすることを可能にする。同じＰＬＬ回路１９５を同じ又は異なるアーキテクチャにおいて用いて、電気ヒューズ１５０からＰＬＬ回路１９５に送られた構成データに基づいて、異なる動作を実行することができる。 （もっと読む）

【課題】 従来、デジタル位相検出器における位相検出限界は、遅延素子の遅延時間により決定されるため、例えば、ＰＬＬ回路に低ジッタ特性が要求される場合には、全デジタルＰＬＬ回路は不適当であった。
【解決手段】 第１のクロックＣＬＫfを遅延する複数の第１の遅延素子１０１₁〜１０１_nと、第２のクロックＣＬＫrを遅延する複数の第２の遅延素子１０２₁〜１０２_nと、前記第２の遅延素子により順次遅延された前記第２のクロックＲＥＦ１〜ＲＥＦｎに従って、前記第１の遅延素子により順次遅延された前記第１のクロックＦＢ１〜ＦＢｎを取り込み、相対的な位相関係を表すデジタル値Ｑ１〜Ｑｎを保持する複数のデータ保持回路１０３₁〜１０３_nと、を備えるように構成する。 （もっと読む）

【課題】本発明はオンダイターミネーション制御装置に関し、特に、ＯＤＴ（Ｏｎ−Ｄｉｅ Ｔｅｒｍｉｎａｔｉｏｎ）とＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）のディセーブル状態でクロック信号を制御し電流の無駄使いを抑えることのできるオンダイターミネーション制御装置を提供すること。
【解決手段】本発明のオンダイターミネーション制御装置は、モード設定に応じて状態が異なるようにするクロック制御信号を出力するモードレジスタセットと、前記クロック制御信号のアクティブ状態に応じて第１内部クロックと第１同期クロックを受信し、第２内部クロックと第２同期クロックを選択的に出力するクロック制御部と、ＯＤＴ制御信号を受信し、前記第２内部クロックと前記第２同期クロックに同期して、オンダイターミネーションブロックの動作を制御するオンダイターミネーション制御部とを備える。 （もっと読む）

【課題】デジタルＰＬＬのループ遅延の短縮化と、そのデジタルＰＬＬによって位相同期が取られた再生データの高精度化とを両立させる。
【解決手段】ビタビ検出用の位相補間フィルタ９と、ＰＬＬ８にある位相誤差検出用の位相補間フィルタ８１とを設ける。位相オフセット演算器８４において位相誤差の積算値である位相オフセット量φに応じて、位相補間フィルタ９および位相補間フィルタ８１では、タップ係数が逐次更新されるが、位相補間フィルタ８１は、位相補間フィルタ９と比較して、タップ数／ビット幅が小さく設定され、ＰＬＬ８内のループ遅延時間を短縮する。 （もっと読む）

【課題】 データ信号とクロックとの周波数に差がある場合でも、２相の内部クロックを必要とせずに、データ信号とクロックとの同期が可能なＣＤＲ回路を提供すること。
【解決手段】 ＰＤ１４は、ＤＡＴＡとＶＤＬ１１からのＶＤＬ出力との位相差を検出する。ＣＯＤＥ Ｏｐｅｒａｔｏｒ１３は、出力クロックの１周期と同じ遅延に相当する制御コードの値を検出する。そして、ＰＤ１４による検出結果に応じて制御コードを変更しながら出力クロックをデータ信号に同期させる際、ＶＤＬ１１の遅延量がクロックの１周期分を超えるときに、制御コードに対して出力クロックの１周期と同じ遅延に相当する制御コードを一度に加算または減算する。したがって、データ信号とクロックとの周波数に差がある場合でも、同一のクロック位相を与えながらデータ信号とクロックとの同期をとることが可能となる。 （もっと読む）

【課題】クロック／データ信号におけるクロック回復を改善するための方法、回路、およびドライブを提供する。
【解決手段】ロックループ回路、たとえばＰＬＬにタイミング基準が提供される。このタイミング基準は、回復されているクロックの周波数の期待値に基づいて更新される。回復されている各クロックまで追従させたシステムクロックが出力される。各システムクロックの現在の周波数が見積られ、１つ以上のシステムクロックの見積られた現在の周波数に基づき、期待値が更新される。データストリームが一連のブロックに分離されるデータを含む場合、更新は、ブロックの終端の後、および、後続のブロックの開始部の前に行なわれ得る。見積りは、各ブロックに対して定期的におよび／または複数回行なわれ得る。 （もっと読む）

【課題】 本発明は、集積回路、再生装置及び再生方法に関し、例えば非接触型のＩＣカードシステムに適用して、クロックの周波数がばらついた状態で、デューティー比が５０〔％〕から変化した場合でも、正しくデータを再生することができるようにする。
【解決手段】 本発明は、ペイロードの部分に比して速く収束するようにＰＬＬ回路の動作を切り換えて、９０度位相の異なる基準信号の一方を入力信号に位相同期させるようにこれら基準信号を位相制御し、他方の基準信号が入力信号に位相同期したとの位相比較結果が得られた場合に、直前の制御を継続する。 （もっと読む）