マルチパス角度変調器の利得を常時較正する方法
マルチパス角度変調は、メイン制御ループに追加されたクローズドの二次ループを含み、高周波利得に関して較正ファクタを自動的に調整する。メイン制御ループは、主要パスとして角度変調信号の低周波部分を処理するように構成され、二次ループは、補助ループとして角度変調信号の高周波部分を処理するように構成されている。二次ループは較正情報を検知し、システムが主要動作を行っている間、較正情報を用いて変調ループ内で常時利得をリアルタイムで較正する。その結果、中断時間などのシステム停止または較正に特異的なタイミングが必要でなくなり、変調パスのバランスがとれる。較正は背景プロセスとして常時行われる。角度変調はすべての変調タイプのシステムに適用可能である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、搬送波信号の角度又は位相変調の分野に関する。
【背景技術】
【０００２】
角度又は位相変調は典型的には、デジタル送信器において送信器からの出力信号の位相のメッセージをエンコードするために用いられる。高速リンクは、位相変調器での広い変調帯域幅を必要とする。一変調方法によると、単一の広帯域ループを構成してすべての変調がループ内で行われるようにする。このようにするとループは変調周辺で安定する。単一の広帯域ループを用いることの主な問題点は、ノイズが多いことである。このようなノイズの問題に取り組むため、デュアルパス変調システムを用いることができる。デュアルパス変調システムは典型的には、メインループを相対的に狭く保持し、ノイズが制御できるようにしている。しかし狭い帯域のメインループを用いると、かなり広い帯域変調でメインループ外の比較的高い周波数の較正が依然必要なままとなり、その結果全体的利得が平坦となる。
【０００３】
デュアルパスを用いた１つの方法によると、フェーズロックループを含む角度又は位相変調システムを用い、位相情報をメインループリファレンスに付与すると同時に、送信信号に用いるアナログ電圧制御発振器に変調を直接付与する。メインループリファレンスは直接パスとも呼ばれる。変調は、直接パスとは別の補助変調パスを介して電圧制御発振器（ＶＣＯ）に付与される。アナログ回路が変化する結果、補助変調パスが示す位相と直接パスが示す位相との間にミスマッチが起こる。この変化を較正しなければならない。
【０００４】
図１は、米国特許第６，０９４，１０１号に記載の従来のデュアルパス角度変調器１０の一例を示すブロック図である。上記特許を参考のためここに援用する。メインループＶＣＯ２８の出力はミキサ３０を介してオフセットＰＬＬ３２の出力と混合され、ＩＦ（中間周波数）出力信号周波数を生成する。この周波数は、メインループＶＣＯ周波数とオフセットループ周波数との差に等しい。ＩＦ出力信号は、出力位相を測定するために必要な帰還信号であり、回路の残りの部分で処理される。回路の残りの部分はすべてデジタルであり、上記処理の結果メインループＶＣＯ２８用の制御出力が生成される。メインループＶＣＯ２８は所望の出力信号位相を生成する。デジタル回路は２つのパスを有する。一方はループを直接通過する低周波数パスであり、他方はＭＳの較正利得を有する高周波パスである。較正ファクタＭＳは平坦な全体周波数応答に対して調整され、低周波数変調パスすなわち直接変調パスと高周波変調パスすなわち補助変調パスとの間で利得のバランスを取る。ＭＳの適切な値を決定し適用するには、較正手順が必要である。
【０００５】
較正手順では、公知の変調信号が付与され出力が測定される。図１に示すように、公知の変調信号が位相変調生成器１２によって生成され、デジタル合成器１８に付与されて信号Ｓが出力される。シグマ−デルタ周波数−デジタル変換器等のアナログ−デジタル変換器（ＡＤＣ）３４が測定信号Ｍを供給する。測定信号Ｍは、ＶＣＯ２８からのアナログ周波数出力をデジタルで表現したものである。論理回路３６が信号Ｓと信号Ｍとを受け取り、信号Ｓと信号Ｍとの間の周波数誤差を表す誤差信号Δを出力する。誤差信号Δは、図１においてＫ１ブロック２０及びＫ２／ｓブロック２２で示すデジタルフィルタを用いてフィルタリングされる。Ｋ１ブロック２０からの出力は周波数誤差信号であり、Ｋ２／ｓブロック２２からの出力は位相誤差信号である。周波数誤差信号と位相誤差信号とは、加算論理回路２４を介してＤＡＣ２６に送られる。較正ファクタＦＳを用いて、加算論理回路２４を介して周波数誤差信号と位相誤差信号とに角度変調波形が追加される。ＤＡＣ２６からの出力信号は抵抗器Ｒ１及びＲ２を介して積分キャパシタＣ１に付与される。積分キャパシタＣ１に格納された電圧がＶＣＯ２８に付与される。
【０００６】
メインループ内でＶＣＯ２８に付与された変調電圧を修正するために補助変調パスが用いられる。位相変調生成器１２によって生成された変調信号がＭＳ乗算器３８を介して変調ＤＡＣ４２に付与される。ＭＳ乗算器３８は、変調信号に較正ファクタＭＳを付与する。変調ＤＡＣ４２からの出力信号は積分キャパシタＣ１を介してＶＣＯ２８に付与される。補助パスの変調信号はＭＳ乗算器３８を介して利得パラメータＭＳによって較正され、さらにＦＳ乗算器４０を介して較正ファクタＦＳによって較正され、加算論理回路２４においてメインループに付与される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
フェーズロックループ内で正確な広帯域角度変調を行うことは困難である。位相情報をフェーズロックループＶＣＯに加えるために２以上のパスを用いる方法は確立された方法である。しかし、ＶＣＯは本来の軌道から逸脱する傾向があり、ＤＡＣも不正確になる。２つのパスの利得は合致しなければならない。補助変調パス（高周波が通過するパス）の利得が高すぎると、過剰な変調がＶＣＯに付与される。補助変調パスの利得が低すぎると、ＶＣＯに付与される変調は不十分となる。従来、これら２つの変調パスのバランスを取る手段は、較正だけに焦点を合わせた較正手順により達成されてきた。較正手順は、掃引周波数技術を用いて手動で行われるか、特別な較正信号を用いて自動で行われる。しかし、このようなアプローチは上記のような角度又は位相変調の通常の動作を妨害する可能性がある。なぜならシステムの動作中は較正手順を行うことができないからである。それどころかシステムの動作を中断しなければならず、この中断の間しか較正手順を行うことができないのである。
【０００８】
較正手順を行うために必要な中断時間を提供するバースト動作を行うために、従来多くのシステムが設計されてきた。このようなシステムには例えば、ＧＳＭシステム、他のセルラーネットワーク、及びＴＤＭＡ（時分割多元接続）を用いた任意のネットワークが含まれる。このようなシステムに含まれる送信器は、動作時間の一部の間、スタンドバイモードで動作する。送信器は、送信時になるとスタンドバイモードから目覚め、較正手順が行われる。送信が行われ、送信器はスタンドバイモードに戻る。
【０００９】
しかし、ＣＤＭＡ（符号分割多元接続）等の新世代のシステムでは、送信器は常に動作しており、較正手順が可能な自然なダウンタイム期間や間隔がない。デュアルパス変調器の動作にとって両パスが全く同じ利得を有することは不可欠であり、従って２つのパスの較正が依然必要である。
【００１０】
従来のデュアルパス角度器では、制御ループのフォワードパスにおいて利得が誤っていると、ノイズを含む信号全体が制御ループ内で正規化される。現在行われているのは、帯域を非常に広くして制御ループが広帯域変調信号全体を自動的に正規化するようにすることである。この結果、出力信号にノイズが多くなる。用いられる信号帯域が広帯域ＣＤＭＡ及び無線ＬＡＮ等のように広くなるほど、ノイズは多くなり実用に不向きとなる。
【課題を解決するための手段】
【００１１】
本発明は、メイン制御ループにクローズドの二次ループが追加されて、角度変調に対する高周波利得に関して較正ファクタを自動的に調整する、マルチプルパス角度変調器に向けられている。これは、従来のデュアルパス変調器を改良し、クローズドループ位相変調器内の２以上の変調パスのバランスをリアルタイムで取る方法を提供する。これは、所望の位相変調信号の周波数が分散しており、コンポーネントが全変調パスの周波数応答に分類されるという事実を利用することによって行われる。以下では周波数又は位相とに関する記載は適切な場合は概して、周波数、位相及び位相差に関する。メイン制御ループは、主要パスとして位相変調信号の低周波部分を処理するように構成され、二次ループは、補助ループとして位相変調信号の高周波部分を処理するように構成されている。二次ループは較正情報を検知し、それを用いて各ループ内で利得を較正する。別の実施形態では、追加の補助パスが、周波数スペクトルをさらに切り離すように構成される。
【００１２】
メイン制御ループ内のフェーズロックループＶＣＯの出力位相が入力位相と完全に一致して各パス内の利得に関する較正要件が満たされる場合、２以上の位相変調パスのバランスがとれる。本発明では、変化する周波数入力信号をマルチパス角度変調器に与えることができる。従って用語「フェーズロックループ」は概して「周波数制御ループ」及び「位相制御ループ」を意味する。なぜなら、回路は単一の周波数又は位相に「ロックされる」ことに限られないからである。
【００１３】
出力位相は検出又は測定され、入力された又は所望の位相と比較される。これら２つの位相信号間の差異信号が決定され、各パスの利得を系統的に調整するために用いられる。これは検出又は測定された出力信号位相が入力信号位相に合致するまで行われる。低周波数パスは固定され、ＶＣＯからの出力信号の中心周波数の制御を維持するために用いられる。
【００１４】
従来のデュアルパス角度変調器が較正手順を行うために中断時間を必要としたのとは対照的に、本明細書に記載する角度変調器は、システムが主要動作を行っている間、常時各パスを較正する。換言すると、本明細書に記載の角度変調器は、通常の動作中に背景で行われる較正プロセスを用いる。それにより中断時間等のシステム停止又は較正に特異的なタイミングが必要でなくなり、変調パスのバランスがとれる。中断時間を必要とする他のシステムでは、較正手順を開始するコマンドが必要である。本明細書に記載のシステムでは、較正は背景プロセスとして常時行われる。本明細書に記載の角度変調器は、すべてではないにせよ多くの変調タイプのシステムに適用可能である。適用可能なシステムは、背景技術の項で上述したＧＳＭシステム、無線ＬＡＮ、レーダ、位相アレイ、ＣＤＭＡによるシステム、及びＴＤＭＡによるシステムを含むがこれらに限られない。
【００１５】
一局面によると、変調回路は、位相制御ループと変調ループとを含む。位相制御ループは、入力された所望の角度変調信号に応答してアナログ角度変調信号を出力する。位相制御ループは、所望の角度変調信号を表す第１のビットストリームと、アナログ角度変調信号を表す第２のビットストリームとを入力として受け取り、第１のビットストリームと第２のビットストリームとの差異量を表す出力ビットストリームを出力する差異論理回路と、アナログ角度変調信号を出力する制御発振器とを備える。変調ループは、差異論理回路から出力ビットストリームを受け取るように接続され、且つ、制御発振器の入力端子に接続されている。変調ループは、出力ビットストリームを受け取り、利得パラメータを自動的に出力する変調利得回路と、利得パラメータと、所望の角度変調信号を表す入力ビットストリームとを入力として受け取り、制御発振器の入力端子に較正変調信号を出力する乗算器とを備える。位相制御ループは、差異論理回路から出力ビットストリームを受け取り、フィルタリングされたアナログ差異信号を出力する制御回路をさらに備える。制御発振器の入力端子は、フィルタリングされたアナログ差異信号を制御回路から入力として受け取り、較正変調信号を乗算器から入力として受け取る加算回路を含む。変調利得回路は、ゲート回路とアキュムレータとを含んでもよい。利得パラメータは、差異論理回路によって出力された蓄積された差異量を表す、アキュムレータ内の蓄積値を含む。ゲート回路は排他的ＯＲゲート又はＡＮＤゲートを含んでもよい。アキュムレータは、差異量がゼロに向かって収束する速度を調整するように構成されてもよい。ゲート回路は、差異論理回路によって出力された差異量の大きさの絶対値を利用してもよい。ゲート回路は、制限回路とＦＩＲフィルタとを含んでもよい。変調利得回路はアキュムレータとスルーゲートとを含んでもよい。
【００１６】
別の局面によると、変調回路は、入力された所望の角度変調信号に応答してアナログ角度変調信号を出力する位相制御ループと、位相制御ループのフォワード部に接続された変調ループとを備える。位相制御ループのフォワード部は、アナログ角度変調信号と所望の角度変調信号との差異量を表すビットストリームを入力として受け取り、フィルタリングされたアナログ差異信号を出力する制御回路と、アナログ角度変調信号を出力する制御発振器とを備える。変調ループは、アナログ角度変調信号と所望の角度変調信号との差異量を表すビットストリームを受け取り、利得パラメータを自動的に出力する変調利得回路と、利得パラメータと、所望の角度変調信号を表す入力ビットストリームとを入力として受け取り、較正変調信号を出力する乗算器とを備える。制御発振器は、較正変調信号とフィルタリングされたアナログ差異信号とを入力として受け取る。位相制御ループのフォワード部は、較正変調信号とフィルタリングされたアナログ差異信号とを受け取り、制御発振器に制御信号を出力する加算回路をさらに備えてもよい。位相制御ループは、所望の角度変調信号を表す第１のビットストリームと、アナログ角度変調信号を表す第２のビットストリームとを入力として受け取り、アナログ角度変調信号と所望の角度変調信号との差異量を表す出力ビットストリームを制御回路に出力する差異論理回路を含んでもよい。変調利得回路は、ゲート回路とアキュムレータとを含んでもよい。利得パラメータは、差異論理回路によって出力された蓄積された差異量を表す、アキュムレータ内の蓄積値を含む。ゲート回路は排他的ＯＲゲート又はＡＮＤゲートを含んでもよい。アキュムレータは、差異量がゼロに向かって収束する速度を調整するように構成されていてもよい。ゲート回路は、差異論理回路によって出力された差異量の大きさの絶対値を利用してもよい。ゲート回路は、制限回路とＦＩＲフィルタとを含んでもよい。変調利得回路はアキュムレータとスルーゲートとを含んでもよい。
【００１７】
さらに別の局面によると、変調回路は、アナログ角度変調信号を出力する制御発振器と、入力された所望の角度変調信号を受け取り、角度変調信号を表す第１のデジタルビットストリームを出力するデジタル合成器と、第１のデジタルビットストリームをデジタル合成器から受け取るように、且つアナログ角度変調信号を表す第２のデジタルビットストリームを受け取るように接続された差異論理回路であって、アナログ角度変調信号と所望の角度変調信号との差異量を表す出力ビットストリームを出力する、差異論理回路と、出力ビットストリームを受け取るように差異論理回路に接続された制御回路であって、フィルタリングされたアナログ差異信号を出力する、制御回路と、出力ビットストリームを受け取るように差異論理回路に接続された変調利得回路であって、利得パラメータを出力する、変調利得回路と、所望の角度変調信号を表す入力ビットストリームを受け取るように接続され、且つ利得パラメータを受け取るように変調利得回路に接続された乗算器であって、較正変調信号を出力する、乗算器と、フィルタリングされたアナログ差異信号を受け取るように制御回路に接続され、且つ較正変調信号を受け取るように乗算器に接続された加算回路であって、制御発振器に制御信号を出力する、加算回路とを備える。制御発振器、差異論理回路、制御回路及び加算回路は、位相制御ループを形成する。差異論理回路からの出力ビットストリームは、位相制御ループのフォワードパスを駆動する。差異論理回路、変調利得回路、乗算器及び加算回路は、変調ループを形成する。変調ループは、位相制御ループのフォワードパスに接続されている。変調利得回路は、位相制御ループの直接変調利得と変調ループの利得とが実質的に等しくなるように、変調利得を自動的に決定する。変調利得回路は、ゲート回路とアキュムレータとを含んでもよい。アキュムレータは利得パラメータを出力する。差異論理回路によって出力された蓄積された差異量を表す蓄積値は、利得パラメータを含む。利得回路は排他的ＯＲゲートを含んでもよく、排他的ＯＲゲートは、差異論理回路によって出力された差異量の符号と大きさとを利用する。利得回路はさらにＡＮＤゲートを含んでもよく、ＡＮＤゲートは、差異論理回路によって出力された差異量の正の大きさ又は差異論理回路によって出力された差異量の負の大きさのいずれかを利用してもよい。アキュムレータは、差異量がゼロに向かって収束する速度を調整するように構成されていてもよい。ゲート回路は、差異論理回路によって出力された差異量の大きさの絶対値を利用するように構成されていてもよい。ゲート回路は、制限回路とＦＩＲフィルタとを含んでもよい。変調利得回路はアキュムレータとスルーゲートとを含んでもよい。差異論理回路は、所望の角度変調信号とアナログ角度変調信号との周波数差異と位相差異との少なくとも一方を表す信号を出力する。所望の角度変調信号は、広帯域角度変調信号を含んでもよい。
【００１８】
さらに別の局面によると、変調回路は、アナログ角度変調信号を生成する手段と、アナログ角度変調信号と入力された所望の角度変調信号との差異量を表す出力ビットストリームを生成する手段と、出力ビットストリームをフィルタリングされたアナログ差異信号に適合させる手段と、出力ビットストリームに応答して利得パラメータを自動的に決定する手段と、入力された所望の角度変調信号を利得乗算器によって乗算し較正変調信号を生成する手段と、較正変調信号とフィルタリングされたアナログ信号とを組み合わせて、アナログ角度変調信号を生成する手段に対する入力信号にする手段であって、アナログ角度変調信号を生成する手段が、入力信号に応答してアナログ角度変調信号を生成する、手段とを備える。
【００１９】
本発明を図面を参照して説明する。１より多い図面に同一の構成要件を開示し示す場合には適切であれば、同一の参照符号を用いて同一の構成要件を示す。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態を、マルチパス角度変調器用利得を常時較正する装置及び方法に照らして説明する。当業者であれば、本発明に関する以下の詳細な記載は説明のためのものにすぎず、決して本発明を限定するものではないことを理解する。本発明の開示内容を読んだ当業者には、本発明の他の実施形態も明らかである。
【００２１】
添付の図面に示す本発明の実施を詳細に説明する。全図面及び以下の詳細な説明を通して、同一の参照符号は同一又は同様の構成要件を示す。説明を明瞭にするために、本明細書に記載する実施の通常の特徴のすべてを図示したり記載したりすることはしない。もちろん実際の実施の開発に関しては、開発者の特定の目的、例えば用途及び事業に関連する制約に準拠した目的等を達成するために、それぞれの実施に特異的な多くの決定がなされなければならない。これらの特定の目的は、実施内容及び開発者によって異なる。さらにこのような開発努力は複雑で時間のかかるものであり得るが、本明細書の開示内容を読んだ当業者にとっては通常の実務であることを理解されたい。
【００２２】
本発明によると、構成要件、工程、及び／又はデータ構造は、ハードウェア、ソフトウェア又はその組合せを含む様々なタイプのデジタルシステムを用いて実施することができる。さらに当業者であれば、より汎用性の低いデバイス、例えば配線によるデバイス、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向き集積回路（ＡＳＩＣ）等も、本明細書で開示する本発明の概念の範囲及び思想から逸脱することなく用いることができることを認識する。
【００２３】
本発明のデュアルパス角度変調器は、中心周波数を含む狭い帯域を広帯域信号から切り離し、狭帯域信号を処理するようにメイン制御ループを設計するように構成されている。メイン制御ループのフォワードパスは低周波数パスであると考えられている。補助変調ループ又は高周波数パスがメイン制御ループに結合されて、広帯域信号のうちメイン制御ループで処理されなかった残りの部分を処理する。しかし、メイン制御ループのＶＣＯの感度を調整することにより、バラツキが起こり、時には実質的なバラツキが起こる。これは、メイン制御ループと補助変調ループとの間に利得のミスマッチを残すことになり得る。ある時には補助変調ループの利得が高すぎ、ある時には低すぎる。デュアルパス角度変調器は、利得を自動的に検知して低すぎるときには利得を上げ、高すぎるときには下げる手段を提供する。
【００２４】
このシステムに適用される１つの概念は、利得正規化がデュアルパス変調器において完全に正しいときには、出力信号が所望の入力信号と完全に一致するということである。帰還信号Ｍは、ＶＣＯからのアナログ出力信号をデジタル表現したものである。直接合成された信号Ｓは、所望の入力信号をデジタル表現したものである。信号Ｓと信号Ｍとの差異が誤差信号Δとして決定される。デュアルパス角度変調器の出力信号が所望の入力信号と完全に一致する場合、誤差信号Δはゼロである。位相ノイズ等の回路構造によりこのことは必ずしも常に正しくはないが、長い間には、誤差信号Δは連続的にゼロに向かって収束する。利得較正ファクタＭＳは高周波パスに付与される。第２のフィードフォワード較正ファクタＦＳは出力回路の動作要件によって固定され決定される。
【００２５】
誤差信号Δの長期間に亘る平均値としてゼロでない値がある場合、高周波パス利得ＭＳに誤差がある。さらに、この利得誤差の方向及び大きさは、誤差信号Δの長期間に亘る平均値とは区別可能である。従って、この利得誤差の訂正は、補助変調パス内の帰還ループを用いて任意の正確さで行われる。このループに入力されるのは誤差信号Δであり、このループから出力されるのは高周波パス利得パラメータＭＳである。デュアルパス角度変調器の価値のある１局面は、元々入力された変調波長は重要でないということである。任意の変調波長の存在下で自動訂正が行われるため、自動訂正を通常のシステム動作中に行うことが可能となる。外部較正モードは不要であり、較正を行うため又は較正情報の更新のために通常動作を中断する必要もない。このシステムは、利得正規化をユーザに対して透明なものとする。
【００２６】
図２は、デュアルパス角度又は位相変調器の一般的なブロック図である。デュアルパス角度変調器５０は、一次制御ループと二次又は補助変調ループとを含む。一次ループは、アナログ出力信号を生成するＶＣＯ６０を有するフェーズロックループを含む。アナログ出力信号は、差動論理回路５４へのフィードバックとして供給される。差動論理回路５４は誤差信号Δを出力する。二次ループは、誤差信号Δに基づいて利得パラメータＭＳを自動的かつ連続的に決定する変調利得正規化ブロック６４を含む。誤差信号Δの中間値はゼロである。換言すると、ＶＣＯ６０からのアナログ信号が所望の入力信号と全く同じであれば、誤差信号Δはゼロである。利得パラメータＭＳは、一次制御ループと二次変調ループとの間で利得を合致させるために用いられる高周波利得パラメータである。デュアルパス角度変調器５０の１つの機能は、出力信号と所望の信号との間の誤差を測定し、測定された誤差に基づいて調整を行うことである。
【００２７】
図３は、本発明の第１の実施形態によるデュアルパス角度変調器１００のブロック図である。図３のデュアルパス角度変調器１００は、図１のデュアルパス角度変調器１０に似ているが、補助変調ループが追加されている。補助変調ループは、補助変調パス内に帰還ループを提供するゲート１４４と処理回路１５０とを含む。第１の実施形態では、図２の変調利得正規化ブロック６４が、ゲート１４４と処理回路１５０とを含む。デュアルパス角度変調器１００は、図２を参照して上記した測定及び調整を行う装置の実施形態である。この実施形態では、処理回路１５０はアキュムレータである。誤差信号Δは、符号と大きさの何らかの経時的測定値とを含む。ゲート１４４は、符号と大きさとの異なる組合せ及び使用を利用する様々な実施形態を取り得る。例えば、ＸＯＲゲートは符号と大きさとの両方を利用し、非常に迅速に収束する。ＡＮＤゲートは１つの符号のみに注目し、例えば正の符号を有する値のみを処理して負の符号を有する値は無視する。ＡＮＤゲートはＸＯＲゲートよりも収束が遅い。ＴＨＲＯＵＧＨオプションは、符号を無視し、大きさのみを用いる。ゲートから出力されるのは、修正された誤差信号Δ’である。
【００２８】
アキュムレータ１５０は、修正された誤差信号Δ’を蓄積する。アキュムレータ１５０に入る数（誤差信号Δ’）は、利得が低すぎるときには負である。利得が高すぎるときには上記数は正であり、このことは、フォワードパスに利得が多すぎることを示す。変調はゼロ−中間値プロセスである。なぜならアキュムレータ１５０は正及び負の誤差を蓄積するため、アキュムレータ１５０内で蓄積された値への収束が保証されているからである。この蓄積された値は利得パラメータＭＳである。アキュムレータ１５０が利得パラメータＭＳに向かって収束すると、誤差信号Δはゼロに向かう。誤差信号Δがゼロである場合、アキュムレータ１５０内の値は最適な利得パラメータＭＳに一致する。誤差信号Δがゼロに等しいときにのみ、アキュムレータ１５０は停止する。設計オプションを利用して、システムがどのくらい迅速に又はゆっくりと収束するかを規定することができる。例えば、測定プロセスにノイズが多いと判断されると、システムはよりゆっくりと収束するように設定することができる。
【００２９】
図３に示すように、周波数定数ブロック１１４は搬送波信号を表す。変調は位相変調生成器１１２によって行われ、加算回路１１６を介して搬送波信号に追加され、所望の入力信号が生成される。デジタル合成器１１８は、所望の入力信号を数値ストリームである所望の入力信号Ｓに変換する。Ｋ１ブロック１２０及びＫ２／ｓブロック１２２はデジタルフィルタとして作用する。Ｋ１ブロック１２０からの信号は周波数誤差であり、Ｋ２／ｓブロック１２２からの信号は位相誤差である。誤差信号Δはゲート１４４にも送られ、ゲート１４４は修正された誤差信号Δ’をアキュムレータ１５０に供給する。ＦＳ乗算器１４０及びシグマ−デルタＤＡＣ１２６は図１と同様に作用する。抵抗器及びキャパシタの構成は一例であり、他の実施形態も取り得る。図３のデュアルパス角度変調器１００は図１の構成を修正したものであり、利得パラメータＭＳが外部プロセスの必要なく、常に変化する状態で自動的に決定されるようになっている。ＭＳ乗算器１３８は、アキュムレータ１５０からの利得パラメータＭＳを受け取り、補助変調ループのフォワードパス内での変調を較正する。利得パラメータＭＳは、メイン制御ループの利得にも影響を与える。なぜならＭＳ乗算器１３８からの較正された変調信号出力がＦＳ乗算器１４０への入力として用いられるからである。
【００３０】
ＶＣＯ１２８からのアナログ出力信号はフィードバックとして供給され、アナログ−デジタル変換器１３４によってデジタル信号Ｍに変換される。アナログ−デジタル変換器 １３４は、シグマ−デルタ周波数−デジタル変換器であってもよい。信号Ｓと信号Ｍとの両方が変調を含む完全な帯域幅情報を有する。メイン制御ループ内のＫ１デジタルフィルタ１２０及びＫ２／ｓデジタルフィルタ１２２はローパスフィルタとして作用する。メイン制御ループは狭い帯域の中心周波数を処理するが、大きい帯域誤差に関する情報は誤差信号Δ内に存在する。この誤差情報はゲート１４４及びアキュムレータ１５０内で処理されて利得パラメータＭＳが決定される。
【００３１】
予想されるように、利得パラメータＭＳが低い場合は、高周波利得も低い。同様に利得パラメータＭＳが高い場合は、高周波利得も高い。ここで重要なのは、周波数応答の誤差が、利得パラメータＭＳの値の誤差に直接関連して平坦化すると考えられることである。
【００３２】
例えば、利得パラメータＭＳが低すぎる場合、信号Ｍは所望の信号Ｓと等しくない。その結果、信号Ｍの高周波変調コンポーネントは、信号Ｓから高周波変調コンポーネントを完全には差し引かず、そのため誤差信号Δが出る。この誤差信号Δには十分な高周波コンポーネントがないため、アキュムレータ１５０内に格納された値が増加し、利得パラメータＭＳを大きくする。増加した利得パラメータＭＳは補助変調ループのフォワードパスに付与され、補助変調ループは正規化された変調利得を正規化された状態に向けて増加させるように作用する。同様に、利得パラメータＭＳが増加しすぎた場合、信号Ｍに与えられる高周波変調が多すぎる。この場合、誤差信号Δは、利得が高すぎてアキュムレータ１５０内の値が減少することを反映し、利得パラメータＭＳを小さくする。ところで、ＶＣＯ１２８からのアナログ出力信号をデジタル表現した帰還信号Ｍと、所望の入力信号をデジタル表現した信号Ｓとの差異を、誤差信号Δとした。そのため、デュアルパス角度変調器の出力信号が所望の入力信号と一致するまでの較正段階において、誤差信号Δは、正の値と負の値とを交互に繰り返しながらゼロに収束していくものと推測できる。そのため、誤差信号Δに基づく利得パラメータの生成には、注意が必要である。
【００３３】
図３に示すように、ゲート１４４は誤差信号Δに対して作用する。ゲート１４４の形態を様々に変化させることにより、デュアルパス角度変調器１００の性能が変わる。上述したオプションのいくつかを以下に詳細に述べる。ゲート１４４が排他的ＯＲ（ＸＯＲ）ゲートであれば、符号のついた誤差信号Δが正規化された変調により、誤差信号の全サンプルを用いてサンプリングされる。アキュムレータ１５０は、ＸＯＲゲートを用いて以下の式によりＭＳ値を決定する。
ＭＳj+1＝ＭＳj＋αｓｇｎ（Ｓj）Δj
較正ファクタαは、線形利得項であり、α＝２-k（ｋ＞０）である。値ｋは、アキュムレータ１５０内でゼロに設定された最下位ビットの数を示す。これを以下により詳細に説明する。
【００３４】
ゲート１４４がＡＮＤゲートである場合、誤差信号Δの半分だけがゲート１４４から出力されてアキュムレータ１５０に付与される。換言すると、誤差情報の半分が利用される。ＡＮＤゲートは正の符号を有する誤差信号Δの値をすべて出力し、負の符号を有する誤差信号Δの値をすべて無視する。あるいは、ＡＮＤゲートは負の符号を有する誤差信号Δの値をすべて出力し、正の符号を有する誤差信号Δの値をすべて無視する。ＡＮＤゲートを用いると、利得パラメータＭＳが収束するのに時間がかかる。なぜなら情報の半分だけが用いられるからである。アキュムレータ１５０はＡＮＤゲートを用いて以下の式によりＭＳ値を決定することができる。
ＭＳj+1＝ＭＳj＋αΔj Ｓj＞０
ＭＳj＋０ Ｓj≠０
【００３５】
ゲート１４４は、上記でＴＨＲＯＵＧＨゲートと呼んだ単純なワイヤであってもよい。この場合、誤差信号Δは直接アキュムレータ１５０に送られる。これは効率が悪いが最終的には収束する。この場合、誤差信号Δの全サンプルが用いられ、変調情報は無視されてアキュムレータは以下の式によりＭＳ値を決定する。
ＭＳj+1＝ＭＳj＋αΔj
【００３６】
図４は、図３のデュアルパス角度変調器１００に含まれるアキュムレータ１５０の一例を示すブロック図である。ゲート１４４から出力された異なる測定値、例えば修正された誤差信号Δ’が、最下位ビットでアキュムレータ１５０に入る。相対的に上位のビットはゼロに設定されている。図４に示すように、記号ｋは相対的に上位ビットの数を示す。ｋの値を制御することにより、アキュムレータ１５０が収束する速度が制御される。ｋを増加させるには、相対的に上位のビットの値をゼロに設定すればよい。このことはアキュムレータ１５０の収束を遅くするように作用する。換言すると、アキュムレータ１５０の速度は、ゼロに設定される相対的に上位のビットの数を増やしてアキュムレータ１５０の速度を下げること、又はゼロに設定される相対的に上位のビットの数を減らしてアキュムレータ１５０の速度を上げることによって制御される。
【００３７】
アキュムレータ１５０は、単にＬ個の最上位ビットを利得パラメータＭＳとすることにより、ある程度のフィルタリングをすることができる。Ｌは、どの程度のフィルタリングを望むのか、及びアキュムレータ１５０はどの程度迅速に応答すべきかに基づいて設計により決定される。修正された誤差信号Δ’をアキュムレータ１５０内の最下位ビットとしてエンタし、その後最上位ビットから利得パラメータ値を得ることにより、自然なフィルタリング機能が達成される。
【００３８】
自動較正ループは、アキュムレータ１５０の初期状態から独立した正確な利得パラメータＭＳに収束する。帰還信号Ｍの信号対雑音比が低くても、入力の雑音が多いと、所望の利得パラメータＭＳが僅かに変動して、所望の変調に歪みを起こしＥＶＭ等の信号品質測定値を劣化させるというのは正しい。従って、自動較正ループは、収束が起こっていることを検知し、さらに収束時のループ帯域幅を狭めるように設計することができる。ループ帯域幅を狭めるためには、アキュムレータ１５０内での訂正変化速度を遅くするとよい。
【００３９】
ループ帯域幅を狭めて訂正変化速度を遅くする様々な方法がある。１つの方法は、図５のｋ値を増加させて較正ファクタαを変数にすることである。別の方法は、Δのｋ番目毎のサンプルにのみ作用することである（ＫによるデシメーティングΔ）。第３の方法は、以下に述べるＦＩＲ（有限入力応答）法とＩＩＲ（無限入力応答）法のいずれかを用いてＤをフィルタリングすること、あるいはフィルタがすでに用いられており、得られるフィルタ帯域幅が前よりも狭くなっている場合には、このようなフィルタのパラメータを変更することである。
【００４０】
利得パラメータＭＳの適切な値の周辺のループ収束は、図５に示すように拡張アキュムレータ２５０により検出される。図５の拡張アキュムレータ２５０は、利得パラメータＭＳの連続値間の小さい変化を検出することによりｋ値を自動的に調整することができる。別の方法は、アキュムレータへのゼロに近い入力を検出することであるが、後者の方法はアキュムレータの平均化効果を利用していない。図５に示すＡＣＣNブロック１５０は、図４のアキュムレータを表す。拡張アキュムレータ２５０はアキュムレータＡＣＣN１５０の連続出力間の差異を取る。修正された誤差信号Δ’は、ｋ選択ブロック１６０の制御下において操作ブロック１５２に入り、ｋ選択ブロック１６０によって決定されるように、ゼロに設定された相対的に上位のビットの数がｋに等しくなる。このようにして、アキュムレータＡＣＣN１５０は、ｋ個の最上位ビットがゼロに設定され、残りの相対的に下位のビットが修正された誤差信号Δ’となるビットストリームを受け取る。図５においてＡＣＣN１５０に入るビットストリームは上位ゼロ(zeros on top)として示され、ゼロを相対的に上位のビットとして表す。
【００４１】
拡張アキュムレータ２５０の機能は、アキュムレータＡＣＣN１５０の出力、すなわち利得パラメータＭＳを評価し、値がいつ収束するかを決定することである。換言すると、アキュムレータＡＣＣN１５０から出力する連続値ＭＳj-1とＭＳjとの差異を求めると、差異ＭＳj-1−ＭＳjはゼロとなる。これにより入力された誤差信号Δはゼロになったという情報が示唆される。連続出力ＭＳ間の差異を評価するのではなく、平均化を用いて、ある測定期間毎、例えば１６番目毎のＭＳを評価するようにしてもよい。
【００４２】
各ブロックＲはクロックされたレジスタを表す。連続する値ＭＳの各々は、アキュムレータＡＣＣN１５０から出力されてレジスタＲ１５４に格納される。このとき、一続きのサイクルの間に、アキュムレータ１５０から出力された現在値ＭＳjが以前に格納された値ＭＳj-1と比較される。これら２つの値ＭＳjとＭＳj-1との差異が論理回路１５６により決定されて、図５で一続きのＲブロックとして表されているシフトレジスタ１５８に格納される。ｋ選択ブロック１６０がこの差異を評価してｋ値を調整すべきかどうかを決定する。値ＭＳjと値ＭＳj-1とが近いほど、アキュムレータＡＣＣN１５０は近くに収束する。ｋ選択ブロック１６０内に含まれる設計パラメータに基づいて、決定された差異が所定の範囲内であれば、アキュムレータＡＣＣN１５０の速度は下げられる。アキュムレータＡＣＣN１５０の速度を下げるには、ｋ値を増加すればよい。これは相対的に上位のビット（ｋ）をゼロに設定することと一致する。このようにして、図５に示す拡張アキュムレータ２５０はアキュムレータＡＣＣN１５０の減速メカニズムとして作用する。アキュムレータＡＣＣN１５０が値ＭＳに対して十分収束すると、高次のゼロを追加する（ｋ値を増加させる）ことによってアキュムレータＡＣＣN１５０が次に収束する速度が下げられる。このメカニズムは、ｋ値を減少させることによりアキュムレータ１５０の速度を上げるためにも用いることができる。
【００４３】
アキュムレータＡＣＣN１５０の速度が下げられるのは、決定された差異が本質的にノイズである場合であり得る。動作中、ノイズの衝撃によりＭＳ値は強制的に変動する。アキュムレータＡＣＣN１５０を含む補助変調ループは常に利得パラメータＭＳ用の固定値に収束することを試みており、他方システム内のノイズはこの収束を妨害するように作用する。ノイズは収束の妨害に少しずつ貢献しており、他方誤差信号Δがまだかなり大きい場合には利得パラメータＭＳへの収束が所与の期間に亘ってかなり大きいステップで起こっていることが観測される。誤差信号Δが有意でないほど小さくなると、アキュムレータＡＣＣN１５０への入力も非常に小さくなり、アキュムレータＡＣＣN１５０はもはや大きなステップで収束に向かうことはない。このような状況になると、アキュムレータＡＣＣN１５０は主にノイズに応答し、アキュムレータＡＣＣN１５０が迅速に応答する必要はなくなる。そのため上記したように、ｋ値を増加させることによってアキュムレータＡＣＣN１５０の応答性が低下される。これはノイズの衝撃を平滑化するように作用する。
【００４４】
図６は、別のデュアルパス角度変調器のブロック図である。図６のデュアルパス角度変調器２００は図３に示す第１の実施形態によるデュアルパス角度変調器１００に似ているが、図３のゲート１４４に代えて制限(qualifier)回路２４４と有限入力応答（ＦＩＲ）フィルタ２４６が含まれる。ゲートを設けることの目的は誤差信号Δ等の入力に対して何らかの調整を行うことである。制限回路２４４及びＦＩＲフィルタ２４６の機能は、ゲートよりも複雑である。制限回路２４４は実際の変調の大きさを測定し、特定の範囲に入る信号のみを出力する。入力誤差信号Δの範囲及び時間は、制限回路２４４を用いて制限される。制限回路２４４は概して、入力信号を調整するように機能する回路であれば、いずれのタイプの回路であってもよい。その後ＦＩＲフィルタ２４６が、制限回路２４４から出力された誤差信号Δの選択された値のみをフィルタリングする。第２の実施形態によるデュアルパス角度変調器２００を用いた収束は、第１の実施形態によるデュアルパス角度変調器１００よりも遅い。これは、例えばノイズが多い等の場合によっては望ましい。
【００４５】
図６の制限回路２４４及びＦＩＲフィルタ２４６は機能的には図３のゲート１４４に似ているが、ハードウェアは無関係である。図３のゲート１４４を用いても、図６の制限回路２４４及びＦＩＲフィルタ２４６によって行われるように入力誤差信号Δが制限されることはない。従ってゲート１４４はすべての測定値に対して用いられる。これがゲート１４４と、制限回路２４４及びＦＩＲフィルタ２４６の組合せとの主要な違いである。
【００４６】
ＦＩＲフィルタ２４６を用いると、誤差信号ΔのサンプルがＦＩＲ構造を用いてフィルタリングされ、デジタル信号処理を行うブロック動作が可能となる。信号Ｓ及びＭに用いられた波形のΣΔ特性により、最初に誤差信号Δをフィルタリングすることは自然な選択である。アキュムレータ１５０は制限回路２４４及びＦＩＲフィルタ２４６を用いて以下の式によりＭＳ値を決定する。
Ｎ−１
連続動作 ＭＳj+1＝ＭＳj＋αΣΔj-1ｈi
ｉ＝０
Ｎ−１
ブロック動作 ＭＳj+1＝ＭＳj＋αΣΔＥn-1ｈi
ｉ＝０
連続動作とは、連続データストリームの処理を意味する。ブロック動作とは、ブロックデータの処理を意味する。
【００４７】
誤差信号ΔのＮ個のサンプルを用いて、指数ｊの各更新が計算される。Δn’に対して制限回路が用いられる。変数ｈは、特定のＦＩＲフィルタの係数である。この入力フィルタリングを用いることにより、アキュムレータ１５０に対するフィルタリング要件が減少し、アキュムレータ１５０がより低速で動作して構造内により少数のビットを有することが可能となる。利得パラメータＭＳの獲得は多少遅いが、この構成はノイズに対する許容度が高い。
【００４８】
別の実施形態では、ＦＩＲフィルタ２４６の代わりに無限入力応答（ＩＩＲ）フィルタが用いられる。ＩＩＲフィルタを用いると、誤差信号ΔはＩＩＲ構造を用いてフィルタリングされる。ＩＩＲ構造で用いられるフィードバックは、ブロック動作を用いないほうがいいことを示唆する。アキュムレータ１５０は制限回路／ＩＩＲフィルタを用いて以下の式によりＭＳ値を決定する。
Ｎ−１ Ｎ−１
ＭＳj+1＝ＭＳj＋αΣΔj-1ｂi／ΣΔj-1ｃi
ｉ＝０ ｉ＝０
【００４９】
さらなる実施形態では、最小平均二乗（ＬＭＳ）アルゴリズムに類似の方法を用いて変調が修正される。この実施形態では、上記したＴＨＲＯＵＧＨゲート等のゲート１４４は排除され、アキュムレータ１５０はＬＭＳアルゴリズムを用いるように構成される。アキュムレータ１５０はＬＭＳアルゴリズムを用いて以下の式によりＭＳ値を決定する。
ＭＳj+1＝ＭＳj−μＦ（Ｓj）ｇ（Δ）j
【００５０】
信号関数Ｆ（Ｓj）は、線形較正Ｆ（Ｓj）＝βＳj、指数関数非線形Ｆ（Ｓj1）＝Ｓjn等である可能性がある。関数ｇ（Δ）jは、特定のＬＭＳアルゴリズムに依存する汎用伝達関数である。
【００５１】
動作において、本発明のデュアルパス角度変調器は、主要パスとして位相変調信号の低周波部分を処理するように構成されたメイン制御ループを含み、補助変調ループは二次パスとして位相変調信号の高周波部分を処理するように構成されている。補助変調ループは、メイン制御ループの出力信号と所望の入力変調信号との差異を表す誤差信号Δを受け取る。誤差信号Δは操作及び／又はフィルタリングされた後、修正された誤差信号Δ’としてアキュムレータに入力される。アキュムレータは、修正された誤差信号Δ’の値を蓄積する。アキュムレータの値は利得パラメータＭＳとして用いられ、利得パラメータＭＳは、メイン制御ループと補助変調ループとの両方内で利得を正規化するために用いられる。誤差信号Δは連続的に決定され、アキュムレータ内で利得パラメータＭＳを更新するために用いられる。このようにしてデュアルパス角度変調器は背景プロセスとして両方のパスを常時較正する。
【００５２】
デュアルパス角度変調器の第１及び第２の実施形態は、誤差信号Δが第１の実施形態に示すように任意のタイプのゲートを用いて、又は第２の実施形態に示すように制限回路とＦＩＲフィルタとを用いて操作されフィルタリングされ得ることを示している。デュアルパス角度変調器は、任意の他の適切な従来のタイプの回路を用いても誤差信号Δを操作及び／又はフィルタリングし得ることが理解される。
【００５３】
デュアルパス変調器として角度又は位相変調器を上記に記載したが、角度又は位相変調器は２より多いパスを含む実施形態でも使用可能であることが理解される。概して角度又は位相変調器はマルチパス角度又は位相変調器である。マルチパス角度変調器の構成原理及び動作の理解を容易にするために詳細な点を記載した特定の実施形態に照らして、本発明を説明してきた。様々な図面に示し記載したコンポーネントの多くは必要な結果を得るために相互交換可能であり、本明細書の記載はこのような相互交換をも含むと理解されたい。従って特定の実施形態及びその詳細に関する本明細書での記載は請求の範囲を制限するものではない。当業者には、本発明の思想及び範囲から逸脱することなく、説明のために選択した実施形態に改変を加えることができることが明らかである。
【図面の簡単な説明】
【００５４】
【図１】従来のデュアルパス角度変調器の一例を示すブロック図
【図２】デュアルパス角度変調器の概念を示すブロック図
【図３】第１の実施形態に係るデュアルパス角度変調器のブロック図
【図４】図３のデュアルパス角度変調器に含まれるアキュムレータの一例を示すブロック図
【図５】収束が管理された拡張アキュムレータを示す図
【図６】別のデュアルパス角度変調器のブロック図
【技術分野】
【０００１】
本発明は、搬送波信号の角度又は位相変調の分野に関する。
【背景技術】
【０００２】
角度又は位相変調は典型的には、デジタル送信器において送信器からの出力信号の位相のメッセージをエンコードするために用いられる。高速リンクは、位相変調器での広い変調帯域幅を必要とする。一変調方法によると、単一の広帯域ループを構成してすべての変調がループ内で行われるようにする。このようにするとループは変調周辺で安定する。単一の広帯域ループを用いることの主な問題点は、ノイズが多いことである。このようなノイズの問題に取り組むため、デュアルパス変調システムを用いることができる。デュアルパス変調システムは典型的には、メインループを相対的に狭く保持し、ノイズが制御できるようにしている。しかし狭い帯域のメインループを用いると、かなり広い帯域変調でメインループ外の比較的高い周波数の較正が依然必要なままとなり、その結果全体的利得が平坦となる。
【０００３】
デュアルパスを用いた１つの方法によると、フェーズロックループを含む角度又は位相変調システムを用い、位相情報をメインループリファレンスに付与すると同時に、送信信号に用いるアナログ電圧制御発振器に変調を直接付与する。メインループリファレンスは直接パスとも呼ばれる。変調は、直接パスとは別の補助変調パスを介して電圧制御発振器（ＶＣＯ）に付与される。アナログ回路が変化する結果、補助変調パスが示す位相と直接パスが示す位相との間にミスマッチが起こる。この変化を較正しなければならない。
【０００４】
図１は、米国特許第６，０９４，１０１号に記載の従来のデュアルパス角度変調器１０の一例を示すブロック図である。上記特許を参考のためここに援用する。メインループＶＣＯ２８の出力はミキサ３０を介してオフセットＰＬＬ３２の出力と混合され、ＩＦ（中間周波数）出力信号周波数を生成する。この周波数は、メインループＶＣＯ周波数とオフセットループ周波数との差に等しい。ＩＦ出力信号は、出力位相を測定するために必要な帰還信号であり、回路の残りの部分で処理される。回路の残りの部分はすべてデジタルであり、上記処理の結果メインループＶＣＯ２８用の制御出力が生成される。メインループＶＣＯ２８は所望の出力信号位相を生成する。デジタル回路は２つのパスを有する。一方はループを直接通過する低周波数パスであり、他方はＭＳの較正利得を有する高周波パスである。較正ファクタＭＳは平坦な全体周波数応答に対して調整され、低周波数変調パスすなわち直接変調パスと高周波変調パスすなわち補助変調パスとの間で利得のバランスを取る。ＭＳの適切な値を決定し適用するには、較正手順が必要である。
【０００５】
較正手順では、公知の変調信号が付与され出力が測定される。図１に示すように、公知の変調信号が位相変調生成器１２によって生成され、デジタル合成器１８に付与されて信号Ｓが出力される。シグマ−デルタ周波数−デジタル変換器等のアナログ−デジタル変換器（ＡＤＣ）３４が測定信号Ｍを供給する。測定信号Ｍは、ＶＣＯ２８からのアナログ周波数出力をデジタルで表現したものである。論理回路３６が信号Ｓと信号Ｍとを受け取り、信号Ｓと信号Ｍとの間の周波数誤差を表す誤差信号Δを出力する。誤差信号Δは、図１においてＫ１ブロック２０及びＫ２／ｓブロック２２で示すデジタルフィルタを用いてフィルタリングされる。Ｋ１ブロック２０からの出力は周波数誤差信号であり、Ｋ２／ｓブロック２２からの出力は位相誤差信号である。周波数誤差信号と位相誤差信号とは、加算論理回路２４を介してＤＡＣ２６に送られる。較正ファクタＦＳを用いて、加算論理回路２４を介して周波数誤差信号と位相誤差信号とに角度変調波形が追加される。ＤＡＣ２６からの出力信号は抵抗器Ｒ１及びＲ２を介して積分キャパシタＣ１に付与される。積分キャパシタＣ１に格納された電圧がＶＣＯ２８に付与される。
【０００６】
メインループ内でＶＣＯ２８に付与された変調電圧を修正するために補助変調パスが用いられる。位相変調生成器１２によって生成された変調信号がＭＳ乗算器３８を介して変調ＤＡＣ４２に付与される。ＭＳ乗算器３８は、変調信号に較正ファクタＭＳを付与する。変調ＤＡＣ４２からの出力信号は積分キャパシタＣ１を介してＶＣＯ２８に付与される。補助パスの変調信号はＭＳ乗算器３８を介して利得パラメータＭＳによって較正され、さらにＦＳ乗算器４０を介して較正ファクタＦＳによって較正され、加算論理回路２４においてメインループに付与される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
フェーズロックループ内で正確な広帯域角度変調を行うことは困難である。位相情報をフェーズロックループＶＣＯに加えるために２以上のパスを用いる方法は確立された方法である。しかし、ＶＣＯは本来の軌道から逸脱する傾向があり、ＤＡＣも不正確になる。２つのパスの利得は合致しなければならない。補助変調パス（高周波が通過するパス）の利得が高すぎると、過剰な変調がＶＣＯに付与される。補助変調パスの利得が低すぎると、ＶＣＯに付与される変調は不十分となる。従来、これら２つの変調パスのバランスを取る手段は、較正だけに焦点を合わせた較正手順により達成されてきた。較正手順は、掃引周波数技術を用いて手動で行われるか、特別な較正信号を用いて自動で行われる。しかし、このようなアプローチは上記のような角度又は位相変調の通常の動作を妨害する可能性がある。なぜならシステムの動作中は較正手順を行うことができないからである。それどころかシステムの動作を中断しなければならず、この中断の間しか較正手順を行うことができないのである。
【０００８】
較正手順を行うために必要な中断時間を提供するバースト動作を行うために、従来多くのシステムが設計されてきた。このようなシステムには例えば、ＧＳＭシステム、他のセルラーネットワーク、及びＴＤＭＡ（時分割多元接続）を用いた任意のネットワークが含まれる。このようなシステムに含まれる送信器は、動作時間の一部の間、スタンドバイモードで動作する。送信器は、送信時になるとスタンドバイモードから目覚め、較正手順が行われる。送信が行われ、送信器はスタンドバイモードに戻る。
【０００９】
しかし、ＣＤＭＡ（符号分割多元接続）等の新世代のシステムでは、送信器は常に動作しており、較正手順が可能な自然なダウンタイム期間や間隔がない。デュアルパス変調器の動作にとって両パスが全く同じ利得を有することは不可欠であり、従って２つのパスの較正が依然必要である。
【００１０】
従来のデュアルパス角度器では、制御ループのフォワードパスにおいて利得が誤っていると、ノイズを含む信号全体が制御ループ内で正規化される。現在行われているのは、帯域を非常に広くして制御ループが広帯域変調信号全体を自動的に正規化するようにすることである。この結果、出力信号にノイズが多くなる。用いられる信号帯域が広帯域ＣＤＭＡ及び無線ＬＡＮ等のように広くなるほど、ノイズは多くなり実用に不向きとなる。
【課題を解決するための手段】
【００１１】
本発明は、メイン制御ループにクローズドの二次ループが追加されて、角度変調に対する高周波利得に関して較正ファクタを自動的に調整する、マルチプルパス角度変調器に向けられている。これは、従来のデュアルパス変調器を改良し、クローズドループ位相変調器内の２以上の変調パスのバランスをリアルタイムで取る方法を提供する。これは、所望の位相変調信号の周波数が分散しており、コンポーネントが全変調パスの周波数応答に分類されるという事実を利用することによって行われる。以下では周波数又は位相とに関する記載は適切な場合は概して、周波数、位相及び位相差に関する。メイン制御ループは、主要パスとして位相変調信号の低周波部分を処理するように構成され、二次ループは、補助ループとして位相変調信号の高周波部分を処理するように構成されている。二次ループは較正情報を検知し、それを用いて各ループ内で利得を較正する。別の実施形態では、追加の補助パスが、周波数スペクトルをさらに切り離すように構成される。
【００１２】
メイン制御ループ内のフェーズロックループＶＣＯの出力位相が入力位相と完全に一致して各パス内の利得に関する較正要件が満たされる場合、２以上の位相変調パスのバランスがとれる。本発明では、変化する周波数入力信号をマルチパス角度変調器に与えることができる。従って用語「フェーズロックループ」は概して「周波数制御ループ」及び「位相制御ループ」を意味する。なぜなら、回路は単一の周波数又は位相に「ロックされる」ことに限られないからである。
【００１３】
出力位相は検出又は測定され、入力された又は所望の位相と比較される。これら２つの位相信号間の差異信号が決定され、各パスの利得を系統的に調整するために用いられる。これは検出又は測定された出力信号位相が入力信号位相に合致するまで行われる。低周波数パスは固定され、ＶＣＯからの出力信号の中心周波数の制御を維持するために用いられる。
【００１４】
従来のデュアルパス角度変調器が較正手順を行うために中断時間を必要としたのとは対照的に、本明細書に記載する角度変調器は、システムが主要動作を行っている間、常時各パスを較正する。換言すると、本明細書に記載の角度変調器は、通常の動作中に背景で行われる較正プロセスを用いる。それにより中断時間等のシステム停止又は較正に特異的なタイミングが必要でなくなり、変調パスのバランスがとれる。中断時間を必要とする他のシステムでは、較正手順を開始するコマンドが必要である。本明細書に記載のシステムでは、較正は背景プロセスとして常時行われる。本明細書に記載の角度変調器は、すべてではないにせよ多くの変調タイプのシステムに適用可能である。適用可能なシステムは、背景技術の項で上述したＧＳＭシステム、無線ＬＡＮ、レーダ、位相アレイ、ＣＤＭＡによるシステム、及びＴＤＭＡによるシステムを含むがこれらに限られない。
【００１５】
一局面によると、変調回路は、位相制御ループと変調ループとを含む。位相制御ループは、入力された所望の角度変調信号に応答してアナログ角度変調信号を出力する。位相制御ループは、所望の角度変調信号を表す第１のビットストリームと、アナログ角度変調信号を表す第２のビットストリームとを入力として受け取り、第１のビットストリームと第２のビットストリームとの差異量を表す出力ビットストリームを出力する差異論理回路と、アナログ角度変調信号を出力する制御発振器とを備える。変調ループは、差異論理回路から出力ビットストリームを受け取るように接続され、且つ、制御発振器の入力端子に接続されている。変調ループは、出力ビットストリームを受け取り、利得パラメータを自動的に出力する変調利得回路と、利得パラメータと、所望の角度変調信号を表す入力ビットストリームとを入力として受け取り、制御発振器の入力端子に較正変調信号を出力する乗算器とを備える。位相制御ループは、差異論理回路から出力ビットストリームを受け取り、フィルタリングされたアナログ差異信号を出力する制御回路をさらに備える。制御発振器の入力端子は、フィルタリングされたアナログ差異信号を制御回路から入力として受け取り、較正変調信号を乗算器から入力として受け取る加算回路を含む。変調利得回路は、ゲート回路とアキュムレータとを含んでもよい。利得パラメータは、差異論理回路によって出力された蓄積された差異量を表す、アキュムレータ内の蓄積値を含む。ゲート回路は排他的ＯＲゲート又はＡＮＤゲートを含んでもよい。アキュムレータは、差異量がゼロに向かって収束する速度を調整するように構成されてもよい。ゲート回路は、差異論理回路によって出力された差異量の大きさの絶対値を利用してもよい。ゲート回路は、制限回路とＦＩＲフィルタとを含んでもよい。変調利得回路はアキュムレータとスルーゲートとを含んでもよい。
【００１６】
別の局面によると、変調回路は、入力された所望の角度変調信号に応答してアナログ角度変調信号を出力する位相制御ループと、位相制御ループのフォワード部に接続された変調ループとを備える。位相制御ループのフォワード部は、アナログ角度変調信号と所望の角度変調信号との差異量を表すビットストリームを入力として受け取り、フィルタリングされたアナログ差異信号を出力する制御回路と、アナログ角度変調信号を出力する制御発振器とを備える。変調ループは、アナログ角度変調信号と所望の角度変調信号との差異量を表すビットストリームを受け取り、利得パラメータを自動的に出力する変調利得回路と、利得パラメータと、所望の角度変調信号を表す入力ビットストリームとを入力として受け取り、較正変調信号を出力する乗算器とを備える。制御発振器は、較正変調信号とフィルタリングされたアナログ差異信号とを入力として受け取る。位相制御ループのフォワード部は、較正変調信号とフィルタリングされたアナログ差異信号とを受け取り、制御発振器に制御信号を出力する加算回路をさらに備えてもよい。位相制御ループは、所望の角度変調信号を表す第１のビットストリームと、アナログ角度変調信号を表す第２のビットストリームとを入力として受け取り、アナログ角度変調信号と所望の角度変調信号との差異量を表す出力ビットストリームを制御回路に出力する差異論理回路を含んでもよい。変調利得回路は、ゲート回路とアキュムレータとを含んでもよい。利得パラメータは、差異論理回路によって出力された蓄積された差異量を表す、アキュムレータ内の蓄積値を含む。ゲート回路は排他的ＯＲゲート又はＡＮＤゲートを含んでもよい。アキュムレータは、差異量がゼロに向かって収束する速度を調整するように構成されていてもよい。ゲート回路は、差異論理回路によって出力された差異量の大きさの絶対値を利用してもよい。ゲート回路は、制限回路とＦＩＲフィルタとを含んでもよい。変調利得回路はアキュムレータとスルーゲートとを含んでもよい。
【００１７】
さらに別の局面によると、変調回路は、アナログ角度変調信号を出力する制御発振器と、入力された所望の角度変調信号を受け取り、角度変調信号を表す第１のデジタルビットストリームを出力するデジタル合成器と、第１のデジタルビットストリームをデジタル合成器から受け取るように、且つアナログ角度変調信号を表す第２のデジタルビットストリームを受け取るように接続された差異論理回路であって、アナログ角度変調信号と所望の角度変調信号との差異量を表す出力ビットストリームを出力する、差異論理回路と、出力ビットストリームを受け取るように差異論理回路に接続された制御回路であって、フィルタリングされたアナログ差異信号を出力する、制御回路と、出力ビットストリームを受け取るように差異論理回路に接続された変調利得回路であって、利得パラメータを出力する、変調利得回路と、所望の角度変調信号を表す入力ビットストリームを受け取るように接続され、且つ利得パラメータを受け取るように変調利得回路に接続された乗算器であって、較正変調信号を出力する、乗算器と、フィルタリングされたアナログ差異信号を受け取るように制御回路に接続され、且つ較正変調信号を受け取るように乗算器に接続された加算回路であって、制御発振器に制御信号を出力する、加算回路とを備える。制御発振器、差異論理回路、制御回路及び加算回路は、位相制御ループを形成する。差異論理回路からの出力ビットストリームは、位相制御ループのフォワードパスを駆動する。差異論理回路、変調利得回路、乗算器及び加算回路は、変調ループを形成する。変調ループは、位相制御ループのフォワードパスに接続されている。変調利得回路は、位相制御ループの直接変調利得と変調ループの利得とが実質的に等しくなるように、変調利得を自動的に決定する。変調利得回路は、ゲート回路とアキュムレータとを含んでもよい。アキュムレータは利得パラメータを出力する。差異論理回路によって出力された蓄積された差異量を表す蓄積値は、利得パラメータを含む。利得回路は排他的ＯＲゲートを含んでもよく、排他的ＯＲゲートは、差異論理回路によって出力された差異量の符号と大きさとを利用する。利得回路はさらにＡＮＤゲートを含んでもよく、ＡＮＤゲートは、差異論理回路によって出力された差異量の正の大きさ又は差異論理回路によって出力された差異量の負の大きさのいずれかを利用してもよい。アキュムレータは、差異量がゼロに向かって収束する速度を調整するように構成されていてもよい。ゲート回路は、差異論理回路によって出力された差異量の大きさの絶対値を利用するように構成されていてもよい。ゲート回路は、制限回路とＦＩＲフィルタとを含んでもよい。変調利得回路はアキュムレータとスルーゲートとを含んでもよい。差異論理回路は、所望の角度変調信号とアナログ角度変調信号との周波数差異と位相差異との少なくとも一方を表す信号を出力する。所望の角度変調信号は、広帯域角度変調信号を含んでもよい。
【００１８】
さらに別の局面によると、変調回路は、アナログ角度変調信号を生成する手段と、アナログ角度変調信号と入力された所望の角度変調信号との差異量を表す出力ビットストリームを生成する手段と、出力ビットストリームをフィルタリングされたアナログ差異信号に適合させる手段と、出力ビットストリームに応答して利得パラメータを自動的に決定する手段と、入力された所望の角度変調信号を利得乗算器によって乗算し較正変調信号を生成する手段と、較正変調信号とフィルタリングされたアナログ信号とを組み合わせて、アナログ角度変調信号を生成する手段に対する入力信号にする手段であって、アナログ角度変調信号を生成する手段が、入力信号に応答してアナログ角度変調信号を生成する、手段とを備える。
【００１９】
本発明を図面を参照して説明する。１より多い図面に同一の構成要件を開示し示す場合には適切であれば、同一の参照符号を用いて同一の構成要件を示す。
【発明を実施するための最良の形態】
【００２０】
本発明の実施形態を、マルチパス角度変調器用利得を常時較正する装置及び方法に照らして説明する。当業者であれば、本発明に関する以下の詳細な記載は説明のためのものにすぎず、決して本発明を限定するものではないことを理解する。本発明の開示内容を読んだ当業者には、本発明の他の実施形態も明らかである。
【００２１】
添付の図面に示す本発明の実施を詳細に説明する。全図面及び以下の詳細な説明を通して、同一の参照符号は同一又は同様の構成要件を示す。説明を明瞭にするために、本明細書に記載する実施の通常の特徴のすべてを図示したり記載したりすることはしない。もちろん実際の実施の開発に関しては、開発者の特定の目的、例えば用途及び事業に関連する制約に準拠した目的等を達成するために、それぞれの実施に特異的な多くの決定がなされなければならない。これらの特定の目的は、実施内容及び開発者によって異なる。さらにこのような開発努力は複雑で時間のかかるものであり得るが、本明細書の開示内容を読んだ当業者にとっては通常の実務であることを理解されたい。
【００２２】
本発明によると、構成要件、工程、及び／又はデータ構造は、ハードウェア、ソフトウェア又はその組合せを含む様々なタイプのデジタルシステムを用いて実施することができる。さらに当業者であれば、より汎用性の低いデバイス、例えば配線によるデバイス、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向き集積回路（ＡＳＩＣ）等も、本明細書で開示する本発明の概念の範囲及び思想から逸脱することなく用いることができることを認識する。
【００２３】
本発明のデュアルパス角度変調器は、中心周波数を含む狭い帯域を広帯域信号から切り離し、狭帯域信号を処理するようにメイン制御ループを設計するように構成されている。メイン制御ループのフォワードパスは低周波数パスであると考えられている。補助変調ループ又は高周波数パスがメイン制御ループに結合されて、広帯域信号のうちメイン制御ループで処理されなかった残りの部分を処理する。しかし、メイン制御ループのＶＣＯの感度を調整することにより、バラツキが起こり、時には実質的なバラツキが起こる。これは、メイン制御ループと補助変調ループとの間に利得のミスマッチを残すことになり得る。ある時には補助変調ループの利得が高すぎ、ある時には低すぎる。デュアルパス角度変調器は、利得を自動的に検知して低すぎるときには利得を上げ、高すぎるときには下げる手段を提供する。
【００２４】
このシステムに適用される１つの概念は、利得正規化がデュアルパス変調器において完全に正しいときには、出力信号が所望の入力信号と完全に一致するということである。帰還信号Ｍは、ＶＣＯからのアナログ出力信号をデジタル表現したものである。直接合成された信号Ｓは、所望の入力信号をデジタル表現したものである。信号Ｓと信号Ｍとの差異が誤差信号Δとして決定される。デュアルパス角度変調器の出力信号が所望の入力信号と完全に一致する場合、誤差信号Δはゼロである。位相ノイズ等の回路構造によりこのことは必ずしも常に正しくはないが、長い間には、誤差信号Δは連続的にゼロに向かって収束する。利得較正ファクタＭＳは高周波パスに付与される。第２のフィードフォワード較正ファクタＦＳは出力回路の動作要件によって固定され決定される。
【００２５】
誤差信号Δの長期間に亘る平均値としてゼロでない値がある場合、高周波パス利得ＭＳに誤差がある。さらに、この利得誤差の方向及び大きさは、誤差信号Δの長期間に亘る平均値とは区別可能である。従って、この利得誤差の訂正は、補助変調パス内の帰還ループを用いて任意の正確さで行われる。このループに入力されるのは誤差信号Δであり、このループから出力されるのは高周波パス利得パラメータＭＳである。デュアルパス角度変調器の価値のある１局面は、元々入力された変調波長は重要でないということである。任意の変調波長の存在下で自動訂正が行われるため、自動訂正を通常のシステム動作中に行うことが可能となる。外部較正モードは不要であり、較正を行うため又は較正情報の更新のために通常動作を中断する必要もない。このシステムは、利得正規化をユーザに対して透明なものとする。
【００２６】
図２は、デュアルパス角度又は位相変調器の一般的なブロック図である。デュアルパス角度変調器５０は、一次制御ループと二次又は補助変調ループとを含む。一次ループは、アナログ出力信号を生成するＶＣＯ６０を有するフェーズロックループを含む。アナログ出力信号は、差動論理回路５４へのフィードバックとして供給される。差動論理回路５４は誤差信号Δを出力する。二次ループは、誤差信号Δに基づいて利得パラメータＭＳを自動的かつ連続的に決定する変調利得正規化ブロック６４を含む。誤差信号Δの中間値はゼロである。換言すると、ＶＣＯ６０からのアナログ信号が所望の入力信号と全く同じであれば、誤差信号Δはゼロである。利得パラメータＭＳは、一次制御ループと二次変調ループとの間で利得を合致させるために用いられる高周波利得パラメータである。デュアルパス角度変調器５０の１つの機能は、出力信号と所望の信号との間の誤差を測定し、測定された誤差に基づいて調整を行うことである。
【００２７】
図３は、本発明の第１の実施形態によるデュアルパス角度変調器１００のブロック図である。図３のデュアルパス角度変調器１００は、図１のデュアルパス角度変調器１０に似ているが、補助変調ループが追加されている。補助変調ループは、補助変調パス内に帰還ループを提供するゲート１４４と処理回路１５０とを含む。第１の実施形態では、図２の変調利得正規化ブロック６４が、ゲート１４４と処理回路１５０とを含む。デュアルパス角度変調器１００は、図２を参照して上記した測定及び調整を行う装置の実施形態である。この実施形態では、処理回路１５０はアキュムレータである。誤差信号Δは、符号と大きさの何らかの経時的測定値とを含む。ゲート１４４は、符号と大きさとの異なる組合せ及び使用を利用する様々な実施形態を取り得る。例えば、ＸＯＲゲートは符号と大きさとの両方を利用し、非常に迅速に収束する。ＡＮＤゲートは１つの符号のみに注目し、例えば正の符号を有する値のみを処理して負の符号を有する値は無視する。ＡＮＤゲートはＸＯＲゲートよりも収束が遅い。ＴＨＲＯＵＧＨオプションは、符号を無視し、大きさのみを用いる。ゲートから出力されるのは、修正された誤差信号Δ’である。
【００２８】
アキュムレータ１５０は、修正された誤差信号Δ’を蓄積する。アキュムレータ１５０に入る数（誤差信号Δ’）は、利得が低すぎるときには負である。利得が高すぎるときには上記数は正であり、このことは、フォワードパスに利得が多すぎることを示す。変調はゼロ−中間値プロセスである。なぜならアキュムレータ１５０は正及び負の誤差を蓄積するため、アキュムレータ１５０内で蓄積された値への収束が保証されているからである。この蓄積された値は利得パラメータＭＳである。アキュムレータ１５０が利得パラメータＭＳに向かって収束すると、誤差信号Δはゼロに向かう。誤差信号Δがゼロである場合、アキュムレータ１５０内の値は最適な利得パラメータＭＳに一致する。誤差信号Δがゼロに等しいときにのみ、アキュムレータ１５０は停止する。設計オプションを利用して、システムがどのくらい迅速に又はゆっくりと収束するかを規定することができる。例えば、測定プロセスにノイズが多いと判断されると、システムはよりゆっくりと収束するように設定することができる。
【００２９】
図３に示すように、周波数定数ブロック１１４は搬送波信号を表す。変調は位相変調生成器１１２によって行われ、加算回路１１６を介して搬送波信号に追加され、所望の入力信号が生成される。デジタル合成器１１８は、所望の入力信号を数値ストリームである所望の入力信号Ｓに変換する。Ｋ１ブロック１２０及びＫ２／ｓブロック１２２はデジタルフィルタとして作用する。Ｋ１ブロック１２０からの信号は周波数誤差であり、Ｋ２／ｓブロック１２２からの信号は位相誤差である。誤差信号Δはゲート１４４にも送られ、ゲート１４４は修正された誤差信号Δ’をアキュムレータ１５０に供給する。ＦＳ乗算器１４０及びシグマ−デルタＤＡＣ１２６は図１と同様に作用する。抵抗器及びキャパシタの構成は一例であり、他の実施形態も取り得る。図３のデュアルパス角度変調器１００は図１の構成を修正したものであり、利得パラメータＭＳが外部プロセスの必要なく、常に変化する状態で自動的に決定されるようになっている。ＭＳ乗算器１３８は、アキュムレータ１５０からの利得パラメータＭＳを受け取り、補助変調ループのフォワードパス内での変調を較正する。利得パラメータＭＳは、メイン制御ループの利得にも影響を与える。なぜならＭＳ乗算器１３８からの較正された変調信号出力がＦＳ乗算器１４０への入力として用いられるからである。
【００３０】
ＶＣＯ１２８からのアナログ出力信号はフィードバックとして供給され、アナログ−デジタル変換器１３４によってデジタル信号Ｍに変換される。アナログ−デジタル変換器 １３４は、シグマ−デルタ周波数−デジタル変換器であってもよい。信号Ｓと信号Ｍとの両方が変調を含む完全な帯域幅情報を有する。メイン制御ループ内のＫ１デジタルフィルタ１２０及びＫ２／ｓデジタルフィルタ１２２はローパスフィルタとして作用する。メイン制御ループは狭い帯域の中心周波数を処理するが、大きい帯域誤差に関する情報は誤差信号Δ内に存在する。この誤差情報はゲート１４４及びアキュムレータ１５０内で処理されて利得パラメータＭＳが決定される。
【００３１】
予想されるように、利得パラメータＭＳが低い場合は、高周波利得も低い。同様に利得パラメータＭＳが高い場合は、高周波利得も高い。ここで重要なのは、周波数応答の誤差が、利得パラメータＭＳの値の誤差に直接関連して平坦化すると考えられることである。
【００３２】
例えば、利得パラメータＭＳが低すぎる場合、信号Ｍは所望の信号Ｓと等しくない。その結果、信号Ｍの高周波変調コンポーネントは、信号Ｓから高周波変調コンポーネントを完全には差し引かず、そのため誤差信号Δが出る。この誤差信号Δには十分な高周波コンポーネントがないため、アキュムレータ１５０内に格納された値が増加し、利得パラメータＭＳを大きくする。増加した利得パラメータＭＳは補助変調ループのフォワードパスに付与され、補助変調ループは正規化された変調利得を正規化された状態に向けて増加させるように作用する。同様に、利得パラメータＭＳが増加しすぎた場合、信号Ｍに与えられる高周波変調が多すぎる。この場合、誤差信号Δは、利得が高すぎてアキュムレータ１５０内の値が減少することを反映し、利得パラメータＭＳを小さくする。ところで、ＶＣＯ１２８からのアナログ出力信号をデジタル表現した帰還信号Ｍと、所望の入力信号をデジタル表現した信号Ｓとの差異を、誤差信号Δとした。そのため、デュアルパス角度変調器の出力信号が所望の入力信号と一致するまでの較正段階において、誤差信号Δは、正の値と負の値とを交互に繰り返しながらゼロに収束していくものと推測できる。そのため、誤差信号Δに基づく利得パラメータの生成には、注意が必要である。
【００３３】
図３に示すように、ゲート１４４は誤差信号Δに対して作用する。ゲート１４４の形態を様々に変化させることにより、デュアルパス角度変調器１００の性能が変わる。上述したオプションのいくつかを以下に詳細に述べる。ゲート１４４が排他的ＯＲ（ＸＯＲ）ゲートであれば、符号のついた誤差信号Δが正規化された変調により、誤差信号の全サンプルを用いてサンプリングされる。アキュムレータ１５０は、ＸＯＲゲートを用いて以下の式によりＭＳ値を決定する。
ＭＳj+1＝ＭＳj＋αｓｇｎ（Ｓj）Δj
較正ファクタαは、線形利得項であり、α＝２-k（ｋ＞０）である。値ｋは、アキュムレータ１５０内でゼロに設定された最下位ビットの数を示す。これを以下により詳細に説明する。
【００３４】
ゲート１４４がＡＮＤゲートである場合、誤差信号Δの半分だけがゲート１４４から出力されてアキュムレータ１５０に付与される。換言すると、誤差情報の半分が利用される。ＡＮＤゲートは正の符号を有する誤差信号Δの値をすべて出力し、負の符号を有する誤差信号Δの値をすべて無視する。あるいは、ＡＮＤゲートは負の符号を有する誤差信号Δの値をすべて出力し、正の符号を有する誤差信号Δの値をすべて無視する。ＡＮＤゲートを用いると、利得パラメータＭＳが収束するのに時間がかかる。なぜなら情報の半分だけが用いられるからである。アキュムレータ１５０はＡＮＤゲートを用いて以下の式によりＭＳ値を決定することができる。
ＭＳj+1＝ＭＳj＋αΔj Ｓj＞０
ＭＳj＋０ Ｓj≠０
【００３５】
ゲート１４４は、上記でＴＨＲＯＵＧＨゲートと呼んだ単純なワイヤであってもよい。この場合、誤差信号Δは直接アキュムレータ１５０に送られる。これは効率が悪いが最終的には収束する。この場合、誤差信号Δの全サンプルが用いられ、変調情報は無視されてアキュムレータは以下の式によりＭＳ値を決定する。
ＭＳj+1＝ＭＳj＋αΔj
【００３６】
図４は、図３のデュアルパス角度変調器１００に含まれるアキュムレータ１５０の一例を示すブロック図である。ゲート１４４から出力された異なる測定値、例えば修正された誤差信号Δ’が、最下位ビットでアキュムレータ１５０に入る。相対的に上位のビットはゼロに設定されている。図４に示すように、記号ｋは相対的に上位ビットの数を示す。ｋの値を制御することにより、アキュムレータ１５０が収束する速度が制御される。ｋを増加させるには、相対的に上位のビットの値をゼロに設定すればよい。このことはアキュムレータ１５０の収束を遅くするように作用する。換言すると、アキュムレータ１５０の速度は、ゼロに設定される相対的に上位のビットの数を増やしてアキュムレータ１５０の速度を下げること、又はゼロに設定される相対的に上位のビットの数を減らしてアキュムレータ１５０の速度を上げることによって制御される。
【００３７】
アキュムレータ１５０は、単にＬ個の最上位ビットを利得パラメータＭＳとすることにより、ある程度のフィルタリングをすることができる。Ｌは、どの程度のフィルタリングを望むのか、及びアキュムレータ１５０はどの程度迅速に応答すべきかに基づいて設計により決定される。修正された誤差信号Δ’をアキュムレータ１５０内の最下位ビットとしてエンタし、その後最上位ビットから利得パラメータ値を得ることにより、自然なフィルタリング機能が達成される。
【００３８】
自動較正ループは、アキュムレータ１５０の初期状態から独立した正確な利得パラメータＭＳに収束する。帰還信号Ｍの信号対雑音比が低くても、入力の雑音が多いと、所望の利得パラメータＭＳが僅かに変動して、所望の変調に歪みを起こしＥＶＭ等の信号品質測定値を劣化させるというのは正しい。従って、自動較正ループは、収束が起こっていることを検知し、さらに収束時のループ帯域幅を狭めるように設計することができる。ループ帯域幅を狭めるためには、アキュムレータ１５０内での訂正変化速度を遅くするとよい。
【００３９】
ループ帯域幅を狭めて訂正変化速度を遅くする様々な方法がある。１つの方法は、図５のｋ値を増加させて較正ファクタαを変数にすることである。別の方法は、Δのｋ番目毎のサンプルにのみ作用することである（ＫによるデシメーティングΔ）。第３の方法は、以下に述べるＦＩＲ（有限入力応答）法とＩＩＲ（無限入力応答）法のいずれかを用いてＤをフィルタリングすること、あるいはフィルタがすでに用いられており、得られるフィルタ帯域幅が前よりも狭くなっている場合には、このようなフィルタのパラメータを変更することである。
【００４０】
利得パラメータＭＳの適切な値の周辺のループ収束は、図５に示すように拡張アキュムレータ２５０により検出される。図５の拡張アキュムレータ２５０は、利得パラメータＭＳの連続値間の小さい変化を検出することによりｋ値を自動的に調整することができる。別の方法は、アキュムレータへのゼロに近い入力を検出することであるが、後者の方法はアキュムレータの平均化効果を利用していない。図５に示すＡＣＣNブロック１５０は、図４のアキュムレータを表す。拡張アキュムレータ２５０はアキュムレータＡＣＣN１５０の連続出力間の差異を取る。修正された誤差信号Δ’は、ｋ選択ブロック１６０の制御下において操作ブロック１５２に入り、ｋ選択ブロック１６０によって決定されるように、ゼロに設定された相対的に上位のビットの数がｋに等しくなる。このようにして、アキュムレータＡＣＣN１５０は、ｋ個の最上位ビットがゼロに設定され、残りの相対的に下位のビットが修正された誤差信号Δ’となるビットストリームを受け取る。図５においてＡＣＣN１５０に入るビットストリームは上位ゼロ(zeros on top)として示され、ゼロを相対的に上位のビットとして表す。
【００４１】
拡張アキュムレータ２５０の機能は、アキュムレータＡＣＣN１５０の出力、すなわち利得パラメータＭＳを評価し、値がいつ収束するかを決定することである。換言すると、アキュムレータＡＣＣN１５０から出力する連続値ＭＳj-1とＭＳjとの差異を求めると、差異ＭＳj-1−ＭＳjはゼロとなる。これにより入力された誤差信号Δはゼロになったという情報が示唆される。連続出力ＭＳ間の差異を評価するのではなく、平均化を用いて、ある測定期間毎、例えば１６番目毎のＭＳを評価するようにしてもよい。
【００４２】
各ブロックＲはクロックされたレジスタを表す。連続する値ＭＳの各々は、アキュムレータＡＣＣN１５０から出力されてレジスタＲ１５４に格納される。このとき、一続きのサイクルの間に、アキュムレータ１５０から出力された現在値ＭＳjが以前に格納された値ＭＳj-1と比較される。これら２つの値ＭＳjとＭＳj-1との差異が論理回路１５６により決定されて、図５で一続きのＲブロックとして表されているシフトレジスタ１５８に格納される。ｋ選択ブロック１６０がこの差異を評価してｋ値を調整すべきかどうかを決定する。値ＭＳjと値ＭＳj-1とが近いほど、アキュムレータＡＣＣN１５０は近くに収束する。ｋ選択ブロック１６０内に含まれる設計パラメータに基づいて、決定された差異が所定の範囲内であれば、アキュムレータＡＣＣN１５０の速度は下げられる。アキュムレータＡＣＣN１５０の速度を下げるには、ｋ値を増加すればよい。これは相対的に上位のビット（ｋ）をゼロに設定することと一致する。このようにして、図５に示す拡張アキュムレータ２５０はアキュムレータＡＣＣN１５０の減速メカニズムとして作用する。アキュムレータＡＣＣN１５０が値ＭＳに対して十分収束すると、高次のゼロを追加する（ｋ値を増加させる）ことによってアキュムレータＡＣＣN１５０が次に収束する速度が下げられる。このメカニズムは、ｋ値を減少させることによりアキュムレータ１５０の速度を上げるためにも用いることができる。
【００４３】
アキュムレータＡＣＣN１５０の速度が下げられるのは、決定された差異が本質的にノイズである場合であり得る。動作中、ノイズの衝撃によりＭＳ値は強制的に変動する。アキュムレータＡＣＣN１５０を含む補助変調ループは常に利得パラメータＭＳ用の固定値に収束することを試みており、他方システム内のノイズはこの収束を妨害するように作用する。ノイズは収束の妨害に少しずつ貢献しており、他方誤差信号Δがまだかなり大きい場合には利得パラメータＭＳへの収束が所与の期間に亘ってかなり大きいステップで起こっていることが観測される。誤差信号Δが有意でないほど小さくなると、アキュムレータＡＣＣN１５０への入力も非常に小さくなり、アキュムレータＡＣＣN１５０はもはや大きなステップで収束に向かうことはない。このような状況になると、アキュムレータＡＣＣN１５０は主にノイズに応答し、アキュムレータＡＣＣN１５０が迅速に応答する必要はなくなる。そのため上記したように、ｋ値を増加させることによってアキュムレータＡＣＣN１５０の応答性が低下される。これはノイズの衝撃を平滑化するように作用する。
【００４４】
図６は、別のデュアルパス角度変調器のブロック図である。図６のデュアルパス角度変調器２００は図３に示す第１の実施形態によるデュアルパス角度変調器１００に似ているが、図３のゲート１４４に代えて制限(qualifier)回路２４４と有限入力応答（ＦＩＲ）フィルタ２４６が含まれる。ゲートを設けることの目的は誤差信号Δ等の入力に対して何らかの調整を行うことである。制限回路２４４及びＦＩＲフィルタ２４６の機能は、ゲートよりも複雑である。制限回路２４４は実際の変調の大きさを測定し、特定の範囲に入る信号のみを出力する。入力誤差信号Δの範囲及び時間は、制限回路２４４を用いて制限される。制限回路２４４は概して、入力信号を調整するように機能する回路であれば、いずれのタイプの回路であってもよい。その後ＦＩＲフィルタ２４６が、制限回路２４４から出力された誤差信号Δの選択された値のみをフィルタリングする。第２の実施形態によるデュアルパス角度変調器２００を用いた収束は、第１の実施形態によるデュアルパス角度変調器１００よりも遅い。これは、例えばノイズが多い等の場合によっては望ましい。
【００４５】
図６の制限回路２４４及びＦＩＲフィルタ２４６は機能的には図３のゲート１４４に似ているが、ハードウェアは無関係である。図３のゲート１４４を用いても、図６の制限回路２４４及びＦＩＲフィルタ２４６によって行われるように入力誤差信号Δが制限されることはない。従ってゲート１４４はすべての測定値に対して用いられる。これがゲート１４４と、制限回路２４４及びＦＩＲフィルタ２４６の組合せとの主要な違いである。
【００４６】
ＦＩＲフィルタ２４６を用いると、誤差信号ΔのサンプルがＦＩＲ構造を用いてフィルタリングされ、デジタル信号処理を行うブロック動作が可能となる。信号Ｓ及びＭに用いられた波形のΣΔ特性により、最初に誤差信号Δをフィルタリングすることは自然な選択である。アキュムレータ１５０は制限回路２４４及びＦＩＲフィルタ２４６を用いて以下の式によりＭＳ値を決定する。
Ｎ−１
連続動作 ＭＳj+1＝ＭＳj＋αΣΔj-1ｈi
ｉ＝０
Ｎ−１
ブロック動作 ＭＳj+1＝ＭＳj＋αΣΔＥn-1ｈi
ｉ＝０
連続動作とは、連続データストリームの処理を意味する。ブロック動作とは、ブロックデータの処理を意味する。
【００４７】
誤差信号ΔのＮ個のサンプルを用いて、指数ｊの各更新が計算される。Δn’に対して制限回路が用いられる。変数ｈは、特定のＦＩＲフィルタの係数である。この入力フィルタリングを用いることにより、アキュムレータ１５０に対するフィルタリング要件が減少し、アキュムレータ１５０がより低速で動作して構造内により少数のビットを有することが可能となる。利得パラメータＭＳの獲得は多少遅いが、この構成はノイズに対する許容度が高い。
【００４８】
別の実施形態では、ＦＩＲフィルタ２４６の代わりに無限入力応答（ＩＩＲ）フィルタが用いられる。ＩＩＲフィルタを用いると、誤差信号ΔはＩＩＲ構造を用いてフィルタリングされる。ＩＩＲ構造で用いられるフィードバックは、ブロック動作を用いないほうがいいことを示唆する。アキュムレータ１５０は制限回路／ＩＩＲフィルタを用いて以下の式によりＭＳ値を決定する。
Ｎ−１ Ｎ−１
ＭＳj+1＝ＭＳj＋αΣΔj-1ｂi／ΣΔj-1ｃi
ｉ＝０ ｉ＝０
【００４９】
さらなる実施形態では、最小平均二乗（ＬＭＳ）アルゴリズムに類似の方法を用いて変調が修正される。この実施形態では、上記したＴＨＲＯＵＧＨゲート等のゲート１４４は排除され、アキュムレータ１５０はＬＭＳアルゴリズムを用いるように構成される。アキュムレータ１５０はＬＭＳアルゴリズムを用いて以下の式によりＭＳ値を決定する。
ＭＳj+1＝ＭＳj−μＦ（Ｓj）ｇ（Δ）j
【００５０】
信号関数Ｆ（Ｓj）は、線形較正Ｆ（Ｓj）＝βＳj、指数関数非線形Ｆ（Ｓj1）＝Ｓjn等である可能性がある。関数ｇ（Δ）jは、特定のＬＭＳアルゴリズムに依存する汎用伝達関数である。
【００５１】
動作において、本発明のデュアルパス角度変調器は、主要パスとして位相変調信号の低周波部分を処理するように構成されたメイン制御ループを含み、補助変調ループは二次パスとして位相変調信号の高周波部分を処理するように構成されている。補助変調ループは、メイン制御ループの出力信号と所望の入力変調信号との差異を表す誤差信号Δを受け取る。誤差信号Δは操作及び／又はフィルタリングされた後、修正された誤差信号Δ’としてアキュムレータに入力される。アキュムレータは、修正された誤差信号Δ’の値を蓄積する。アキュムレータの値は利得パラメータＭＳとして用いられ、利得パラメータＭＳは、メイン制御ループと補助変調ループとの両方内で利得を正規化するために用いられる。誤差信号Δは連続的に決定され、アキュムレータ内で利得パラメータＭＳを更新するために用いられる。このようにしてデュアルパス角度変調器は背景プロセスとして両方のパスを常時較正する。
【００５２】
デュアルパス角度変調器の第１及び第２の実施形態は、誤差信号Δが第１の実施形態に示すように任意のタイプのゲートを用いて、又は第２の実施形態に示すように制限回路とＦＩＲフィルタとを用いて操作されフィルタリングされ得ることを示している。デュアルパス角度変調器は、任意の他の適切な従来のタイプの回路を用いても誤差信号Δを操作及び／又はフィルタリングし得ることが理解される。
【００５３】
デュアルパス変調器として角度又は位相変調器を上記に記載したが、角度又は位相変調器は２より多いパスを含む実施形態でも使用可能であることが理解される。概して角度又は位相変調器はマルチパス角度又は位相変調器である。マルチパス角度変調器の構成原理及び動作の理解を容易にするために詳細な点を記載した特定の実施形態に照らして、本発明を説明してきた。様々な図面に示し記載したコンポーネントの多くは必要な結果を得るために相互交換可能であり、本明細書の記載はこのような相互交換をも含むと理解されたい。従って特定の実施形態及びその詳細に関する本明細書での記載は請求の範囲を制限するものではない。当業者には、本発明の思想及び範囲から逸脱することなく、説明のために選択した実施形態に改変を加えることができることが明らかである。
【図面の簡単な説明】
【００５４】
【図１】従来のデュアルパス角度変調器の一例を示すブロック図
【図２】デュアルパス角度変調器の概念を示すブロック図
【図３】第１の実施形態に係るデュアルパス角度変調器のブロック図
【図４】図３のデュアルパス角度変調器に含まれるアキュムレータの一例を示すブロック図
【図５】収束が管理された拡張アキュムレータを示す図
【図６】別のデュアルパス角度変調器のブロック図
【特許請求の範囲】
【請求項１】
変調回路であって、
ａ．入力された所望の角度変調信号に応答してアナログ角度変調信号を出力する位相制御ループであって、
ｉ．前記所望の角度変調信号を表す第１のビットストリームと、前記アナログ角度変調信号を表す第２のビットストリームとを入力として受け取り、前記第１のビットストリームと前記第２のビットストリームとの差異量を表す出力ビットストリームを出力する差異論理回路、及び
ｉｉ．前記アナログ角度変調信号を出力する制御発振器、を含んだ位相制御ループと、
ｂ．前記差異論理回路から前記出力ビットストリームを受け取るように接続され、かつ、前記制御発振器の入力端子に接続された変調ループであって、
ｉ．前記出力ビットストリームを受け取り、利得パラメータを自動的に出力する変調利得回路、及び
ｉｉ．前記利得パラメータと、前記所望の角度変調信号を表す入力ビットストリームとを入力として受け取り、前記制御発振器の前記入力端子に較正変調信号を出力する乗算器、を含んだ変調ループとを備えた、変調回路。
【請求項２】
前記位相制御ループが、前記差異論理回路から前記出力ビットストリームを受け取り、フィルタリングされたアナログ差異信号を出力する制御回路をさらに備えた、請求項１に記載の変調回路。
【請求項３】
前記制御発振器の前記入力端子が、前記フィルタリングされたアナログ差異信号を前記制御回路から入力として受け取り、前記較正変調信号を前記乗算器から入力として受け取る加算回路を含む、請求項２に記載の変調回路。
【請求項４】
前記変調利得回路が、ゲート回路とアキュムレータとを含む、請求項１に記載の変調回路。
【請求項５】
前記利得パラメータが、前記差異論理回路によって出力された蓄積された差異量を表す前記アキュムレータ内の蓄積値を含む、請求項４に記載の変調回路。
【請求項６】
前記ゲート回路が排他的ＯＲゲートを含む、請求項４に記載の変調回路。
【請求項７】
前記ゲート回路がＡＮＤゲートを含む、請求項４に記載の変調回路。
【請求項８】
前記アキュムレータが、前記差異量がゼロに向かって収束する速度を調整するように構成されている、請求項４に記載の変調回路。
【請求項９】
前記ゲート回路が、前記差異論理回路によって出力された前記差異量の大きさの絶対値を利用する、請求項４に記載の変調回路。
【請求項１０】
前記ゲート回路が、制限回路とＦＩＲフィルタとを含む、請求項４に記載の変調回路。
【請求項１１】
前記変調利得回路がアキュムレータを含む、請求項１に記載の変調回路。
【請求項１２】
変調信号を生成する方法であって、
（１）アナログ角度変調信号を生成するステップと、
（２）前記アナログ角度変調信号と入力された所望の角度変調信号との差異量を表す出力ビットストリームを生成するステップと、
（３）前記出力ビットストリームをフィルタリングすることで、フィルタリングされたアナログ差異信号を生成するステップと、
（４）前記出力ビットストリームに応答して利得パラメータを決定するステップと、
（５）前記入力された所望の角度変調信号を前記利得パラメータで乗算し、較正変調信号を生成するステップと、
（６）前記較正変調信号と前記フィルタリングされたアナログ差異信号とを組み合わせて使用することによって、前記アナログ角度変調信号を生成するステップで生成される前記アナログ角度変調信号を制御するステップとを備えた、変調回路。
【請求項１】
変調回路であって、
ａ．入力された所望の角度変調信号に応答してアナログ角度変調信号を出力する位相制御ループであって、
ｉ．前記所望の角度変調信号を表す第１のビットストリームと、前記アナログ角度変調信号を表す第２のビットストリームとを入力として受け取り、前記第１のビットストリームと前記第２のビットストリームとの差異量を表す出力ビットストリームを出力する差異論理回路、及び
ｉｉ．前記アナログ角度変調信号を出力する制御発振器、を含んだ位相制御ループと、
ｂ．前記差異論理回路から前記出力ビットストリームを受け取るように接続され、かつ、前記制御発振器の入力端子に接続された変調ループであって、
ｉ．前記出力ビットストリームを受け取り、利得パラメータを自動的に出力する変調利得回路、及び
ｉｉ．前記利得パラメータと、前記所望の角度変調信号を表す入力ビットストリームとを入力として受け取り、前記制御発振器の前記入力端子に較正変調信号を出力する乗算器、を含んだ変調ループとを備えた、変調回路。
【請求項２】
前記位相制御ループが、前記差異論理回路から前記出力ビットストリームを受け取り、フィルタリングされたアナログ差異信号を出力する制御回路をさらに備えた、請求項１に記載の変調回路。
【請求項３】
前記制御発振器の前記入力端子が、前記フィルタリングされたアナログ差異信号を前記制御回路から入力として受け取り、前記較正変調信号を前記乗算器から入力として受け取る加算回路を含む、請求項２に記載の変調回路。
【請求項４】
前記変調利得回路が、ゲート回路とアキュムレータとを含む、請求項１に記載の変調回路。
【請求項５】
前記利得パラメータが、前記差異論理回路によって出力された蓄積された差異量を表す前記アキュムレータ内の蓄積値を含む、請求項４に記載の変調回路。
【請求項６】
前記ゲート回路が排他的ＯＲゲートを含む、請求項４に記載の変調回路。
【請求項７】
前記ゲート回路がＡＮＤゲートを含む、請求項４に記載の変調回路。
【請求項８】
前記アキュムレータが、前記差異量がゼロに向かって収束する速度を調整するように構成されている、請求項４に記載の変調回路。
【請求項９】
前記ゲート回路が、前記差異論理回路によって出力された前記差異量の大きさの絶対値を利用する、請求項４に記載の変調回路。
【請求項１０】
前記ゲート回路が、制限回路とＦＩＲフィルタとを含む、請求項４に記載の変調回路。
【請求項１１】
前記変調利得回路がアキュムレータを含む、請求項１に記載の変調回路。
【請求項１２】
変調信号を生成する方法であって、
（１）アナログ角度変調信号を生成するステップと、
（２）前記アナログ角度変調信号と入力された所望の角度変調信号との差異量を表す出力ビットストリームを生成するステップと、
（３）前記出力ビットストリームをフィルタリングすることで、フィルタリングされたアナログ差異信号を生成するステップと、
（４）前記出力ビットストリームに応答して利得パラメータを決定するステップと、
（５）前記入力された所望の角度変調信号を前記利得パラメータで乗算し、較正変調信号を生成するステップと、
（６）前記較正変調信号と前記フィルタリングされたアナログ差異信号とを組み合わせて使用することによって、前記アナログ角度変調信号を生成するステップで生成される前記アナログ角度変調信号を制御するステップとを備えた、変調回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００９−５１６３９７（Ｐ２００９−５１６３９７Ａ）
【公表日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願番号】特願２００７−５３２７０４（Ｐ２００７−５３２７０４）
【出願日】平成１８年１１月１５日（２００６．１１．１５）
【国際出願番号】ＰＣＴ／ＪＰ２００６／３２３２６３
【国際公開番号】ＷＯ２００７／０５８３７１
【国際公開日】平成１９年５月２４日（２００７．５．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公表日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願日】平成１８年１１月１５日（２００６．１１．１５）
【国際出願番号】ＰＣＴ／ＪＰ２００６／３２３２６３
【国際公開番号】ＷＯ２００７／０５８３７１
【国際公開日】平成１９年５月２４日（２００７．５．２４）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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