【課題】ＰＬＬ回路を用いずにクロックを同期させることを課題とする。
【解決手段】デシリアライザ部１は、ＰＬＬ回路の代わりに、発振器２とクロック同期部１０とを備える。クロック同期部１０は、入力されたシリアルデータを段階的に遅延させることで異なる位相のデータを複数生成する。次に、クロック同期部１０は、複数のシリアルデータそれぞれの位相と、発振器２によって発振されたクロックの位相とを比較する。そして、クロック同期部１０は、比較結果に基づいて、発振器２によって発振されたクロックとの同期に適したシリアルデータを選択する。 （もっと読む）

【課題】複数のＶＣＯ間の発振周波数のばらつきを補償し、ジッタを低減する。
【解決手段】第１の発振回路および第２の発振回路はそれぞれ２つの周波数制御端子を備え、それぞれの一方の周波数制御端子に周波数制御信号Ａを入力する構成であり、第２の発振回路の他方の周波数制御端子に固定の周波数制御信号Ｂを与え、第１の発振回路および第２の発振回路の各発振周波数を比較し、その周波数誤差に応じた周波数制御信号Ｃを第１の発振回路の他方の周波数制御端子に与えるばらつき補償回路を備える。 （もっと読む）

【課題】オーバーサンプリング型ＣＤＲ回路で用いる多相クロックの相互の位相差が等間隔になるように高精度に位相を補正できるオーバーサンプリング回路を提供する。
【解決手段】多相クロックを生成する多相クロック生成部２００と、多相クロックの位相差を検出して、該検出結果に基づいて位相制御信号を発生する位相制御部２０５と、多相クロックの本数分の遅延回路を有し、多相クロックをそれぞれの遅延素子に入力された信号の通過時間を、位相制御信号に基づいて調整することで多相クロック間の位相差を調整する位相調整部２０３と、を備え、各遅延回路３００は、直列に接続されたサイズの異なる複数のインバーターと、該複数のインバーターの後段に接続したインバーターと、からなり、複数のインバーターから選択される一つインバーターの出力抵抗と、後段に接続したインバーターの入力容量の積に基づいて通過時間を調整する。 （もっと読む）

２ポイント変調をサポートするデジタル位相同期ループ（ＤＰＬＬ）が説明される。１つの設計において、ＤＰＬＬは、位相デジタル変換器、ループ内で動作するループフィルタ、ローパス変調パスのための第１の処理ユニットおよびハイパス変調パスのための第２の処理ユニットを含む。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループの内部の第１のポイントに対して第１の変調信号を供給する。第２の処理ユニットは、入力変調信号を受信し、ループフィルタより後のループの内部の第２のポイントに対して第２の変調信号を供給する。第１の処理ユニットは、周波数を位相に変換するために入力変調信号を累算するアキュムレータを含み得る。第２の処理ユニットは、可変利得で入力変調信号をスケールするスケーリングユニットを含み得る。 （もっと読む）

【課題】効率的に且つ低消費電力で目的の信号との位相を調整するのに好適な位相調整装置及び無線受信装置を提供する。
【解決手段】位相調整装置１００を、制御電圧によって遅延量を可変可能なインバーター回路ＩＶ１〜ＩＶＮをループ構成に接続してなる遅延段回路１０と、遅延段回路１０の遅延量を一定に保持する位相同期用回路２０と、遅延段回路１０の各接続部に入力端子が電気的に接続された接続切替回路ＳＷ１〜ＳＷＭを含む接続切替回路群３０と、切替制御回路４０とを含む構成とし、切替制御回路４０は、遅延段回路１０における１つおきに且つ周回して順に並ぶ各インバーター回路に対応する接続切替回路を１つずつ選択し、選択した接続切替回路が、遅延信号を後段の回路に供給するように、その他の接続切替回路が遅延信号を後段の回路に供給しないようにする切替制御信号を生成し、これを各接続切替回路に供給する。 （もっと読む）

【課題】劣化が少なく目的とする周波数のクロックパルスを出力することのできる発振器を提供すること。
【解決手段】発振器１は、固定電極２１２と空隙を隔てて配置された可動電極２１４とを有する振動子２１を用いた発振器であって、基準電圧を供給する基準電圧供給回路３と、
クロックパルスの入力によって作動する昇圧回路４１を備え、基準電圧を所定の大きさの電圧に変換して出力する電圧調整回路４とを有し、前記振動子２１は、電圧調整回路４から出力された前記所定の大きさの電圧が固定電極２１２と可動電極２１４との間に印加されるように構成されており、昇圧回路４１に入力される前記クロックパルスは、振動子２１を発信源として得られたものであることを特徴とする。 （もっと読む）

【課題】実装面積や消費電力を低減させることができるクロック位相調整回路を提供すること。
【解決手段】ｎ個の第１の遅延素子１５を多段に接続し、入力クロック信号ＩＮＣＬＫをその周期の１／ｎずつ遅延させたクロック信号をそれぞれ出力するＤＬＬ回路２と、ｎ個の第１の遅延素子１５から出力されるクロック信号のうち１つのクロック信号を選択して出力する第１のセレクタ回路３と、この第１のセレクタ回路３から出力されるクロック信号ＣＬＫ１を遅延させる遅延部４を備えている。遅延部４は、１又は複数の直列に接続された遅延回路２０を有しており、この遅延回路２０は、前段の遅延回路１０に設けられた第１の遅延素子１５の遅延量に対して１／２の遅延量を有する第２の遅延素子２１と、入力されたクロック信号ＣＬＫ１と第２の遅延素子２１により遅延されたクロック信号のいずれかを選択して出力する第２のセレクタ回路２２とを備える。 （もっと読む）

【課題】安定したＰＬＬ動作を確立できる発振器制御装置を提供する。
【解決手段】発振器制御装置は、発振器調整信号ＯＴＷに応じた発振周波数の発振信号を出力するデジタル制御発振器１００と、発振信号で同期化された基準信号に基づいてカウント値を出力するカウンタ１２０と、発振信号と基準信号との位相差ｄを算出する時間デジタル変換器１３０と、カウント値と位相差とを加算し、加算値を第１位相情報として出力する加算器１４０と、発振信号の立ち上がりタイミングと基準信号の立ち上がりタイミングとの時間差が所定時間未満である場合に、デジタル制御発振器の発振周波数を設定するための位相制御信号Ａｃｃ１に基づいて第１位相情報を補正し、第２位相情報を出力する補正部１６０と、位相制御信号と第２位相情報との差分を平滑化するフィルタ１８０と、フィルタ出力にパラメータＫを乗算して発振器調整信号ＯＴＷを出力する乗算器１９０と、を備える。 （もっと読む）

【課題】動作信頼性を向上させるクロックリカバリ回路、及びそれを備えるクロックデータリカバリ回路を提供すること。
【解決手段】受信信号を再生するタイミング情報が重畳された前記受信信号とリカバリクロックとの位相差に基づいて、前記受信信号とリファレンスクロックとの周波数オフセット情報を検知する周波数差検知部３４と、前記周波数検知部３４が検知した前記周波数オフセット情報に基づいて、前記受信信号と前記リカバリクロックとの位相差を補正する補正部３０とを具備する。 （もっと読む）

【課題】ＣＬＶスピンドル制御のランダムシーク時でもスループット低下を抑え、かつ安価で消費電力を抑えたワイドキャプチャ対応のデジタルＰＬＬ回路を提供する。
【解決手段】本発明のデジタルＰＬＬ回路１０Ａは、周波数値ｆｑ’に応じてマスタクロックｓｃｌｋの周波数を切り替えるマスタクロック切り替え手段１０Ｂと、周波数値ｆｑ’に一定の倍率を乗じて数値制御発振器６へ出力するとともに、マスタクロックｓｃｌｋの周波数が切り替わる前後で同期クロックｇｃｌｋの周波数が一定になるように前記倍率を切り替える倍率切り替え手段１０Ｃと、を備えたことを特徴とする。 （もっと読む）