アクティブフィルタ
【課題】フィルタのQ値が変動することがないアクティブフィルタを提供する。
【解決手段】位相容量素子を含む演算増幅器、フィルタ用抵抗素子、フィルタ用容量素子、バイアス回路を含むアクティブフィルタにおいて、バイアス回路を、ゲート同士が接続されるMOSTr41、42、MOSTr41とドレイン同士が接続されるMOSTr43、MOSTr44とゲート同士が接続され、MOSTr42とドレイン同士が接続されるMOSTr44、MOSTr41またはMOSTr42のうちのいずれか1つのソースに接続される抵抗素子45、MOSTr41のドレインに接続される出力端子46またはMOSTr44のドレインに接続される出力端子47によって構成し、抵抗素子45を、フィルタ用抵抗素子と同じプロセス条件で製造し、位相補償容量素子をフィルタ用容量素子と同じプロセス条件で製造する。
【解決手段】位相容量素子を含む演算増幅器、フィルタ用抵抗素子、フィルタ用容量素子、バイアス回路を含むアクティブフィルタにおいて、バイアス回路を、ゲート同士が接続されるMOSTr41、42、MOSTr41とドレイン同士が接続されるMOSTr43、MOSTr44とゲート同士が接続され、MOSTr42とドレイン同士が接続されるMOSTr44、MOSTr41またはMOSTr42のうちのいずれか1つのソースに接続される抵抗素子45、MOSTr41のドレインに接続される出力端子46またはMOSTr44のドレインに接続される出力端子47によって構成し、抵抗素子45を、フィルタ用抵抗素子と同じプロセス条件で製造し、位相補償容量素子をフィルタ用容量素子と同じプロセス条件で製造する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、帯域が狭くても高速動作が可能なアクティブフィルタに関する。
【背景技術】
【0002】
現在、多種多様な構成のフィルタが提案されており、それぞれが目的及び仕様によって使い分けられている。例えば、デジタルフィルタやSCF(スイッチトキャパシタフィルタ)は、サンプリング動作するために高速動作に適さない。このような背景から高い周波数領域のフィルタとしては、Gm−Cフィルタ(OTA−Cフィルタと称することもある)が適するとされている。ただし、Gm−Cフィルタは大信号処理に不適であり、Gm−Cフィルタを使って大信号を処理する場合には、THD(Total Harmonic Distortion)特性を犠牲にせざるを得ないという問題がある。
【0003】
また、演算増幅器(オペアンプ)、抵抗素子、容量素子から構成されるアクティブフィルタは、大信号処理に適しているが、演算増幅器の帯域より十分低い帯域でしか動作できないという問題がある。
図7は、代表的なアクティブフィルタを示した図である。図7に示したアクティブフィルタは、次数が1次であり、演算増幅器11、抵抗素子12、13、容量素子14からなる。ここで、抵抗素子12、13の抵抗値をそれぞれR12、R13、容量素子14の容量値をC14とする。入力端子16に入力信号電圧Vinを与えることで、出力端子17から出力信号電圧Voutが出力される。演算増幅器11の周波数帯域が十分高い場合、入力電圧Vinに対する出力電圧Voutの比として表されるアクティブフィルタの伝達関数Ho(s)は、式(1)のように記述できる。
Ho(s)=Vout/Vin=G/{1+(s/ωo)} 式(1)
【0004】
ここで、Gはアクティブフィルタのゲインであり、式(2)によって示される。また、ωoはアクティブフィルタのカットオフ角周波数(厳密な定義として、角周波数は周波数の値に2πを掛けたものであるが、角周波数と周波数を明確に区別する必要がないので以下ではωを周波数、ωoをカットオフ周波数と記す)であり、式(3)によって示される。
G=−R13/R12 式(2)
ωo=1/(R13・C14) 式(3)
このように、図7のアクティブフィルタは、抵抗素子12、13と容量素子14の値を適当に選ぶことによって、式(1)で示されるように任意のフィルタを実現できる。カットオフ周波数ωoを高くするには、式(3)からもわかるように、抵抗値R13と容量値C14との積を小さくすればよい。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】M.E.VAN VALKENBURG著、柳沢健 監訳、金井元 訳 「アナログフィルタの設計」秋葉出版株式会社 1985年
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、式(3)で表されるアクティブフィルタのカットオフ周波数ωoは、演算増幅器11の帯域に近づくと演算増幅器11の帯域の影響を受けるので、式(3)では表せなくなる。このことを説明するため、図7のフィルタの伝達関数H(s)を演算増幅器11の伝達関数A(s)を用いて表す。伝達関数の計算のために、先ず、図7において端子18に流れ込む電流総和はゼロになるというキルヒホッフの式を適用することで式(4)のように表される。
【0007】
(V17−V18)/R13+sC(V17−V18)+(V16−V18)/R12=0
式(4)
式(4)において、V17はアクティブフィルタの出力端子17の出力電圧であり、また、演算増幅器11の出力電圧でもある。V18は演算増幅器11の反転入力端子18の電圧、V16はフィルタの入力端子16の入力電圧である。
【0008】
また、演算増幅器11の反転入力端子18の電圧V18と演算増幅器11の出力端子17の出力電圧V17の関係は、演算増幅器11の伝達関数を用いて式(5)のように表すことができる。
V17=−A(s)・V18 式(5)
【0009】
式(4)と式(5)から電圧V18を消去して、電圧V16、V17に関して整理すると、式(6)のようになる。
{(R13/R12)A(s)/(1+sC14・R13)}V16
+[A(s)+1+{(R13/R12)/(1+sC14・R13)}]V17=0 式(6)
【0010】
これより、フィルタの伝達関数H(s)=V17/V16は、式(7)のようになる。
H(s)=−(R13/R12)A(s)/(1+sC14・R13)/
[A(s)+1+{(R13/R12)/(1+sC14・R13)}] 式(7)
式(7)中の演算増幅器の伝達関数A(s)は、式(8)のように1ポールモデルで表すことができる。
A(s)=Ao/{1+(s/ωp)} 式(8)
式(8)中のAoは、演算増幅器のDCゲイン、ωpは、演算増幅器の第1ポール周波数(オープンループ特性における帯域に相当する)である。式(8)を式(7)に代入することで、演算増幅器の帯域を考慮に入れたフィルタ伝達関数H(s)は、式(9)のように示される。
H=−(R13/R12)/
[1+{C14・R13+(R12+R13)/(R12・ωgb)}s
+{(C14・R13)/ωgb}s2] 式(9)
ただし、式(9)中のωgbは、式(10)で表されるGB積(Gain Bandwidth積:ゲイン帯域積)と呼ばれる演算増幅器11の動作速度を表す重要なパラメータである。
ωgb=Ao・ωp 式(10)
【0011】
演算増幅器11の帯域の影響を取り入れた伝達関数である式(9)において、演算増幅器11の帯域が十分高い場合、すなわちGB積ωgbが無限大とみなせる場合、式(9)は式(1)に一致することがわかる。逆に、GB積ωgbが小さくなればなるほど式(9)から得られるフィルタ特性は、式(1)から得られるフィルタ特性から外れていく。ここで式(9)中のC14・R13の代わりに式(3)のカットオフ周波数ωoを用いて式(9)を式(11)のように書き換えることができる。
H=−(R13/R12)/[1+{1/ωo+(R12+R13)/(R12・ωgb)}s
+{1/(ωo・ωgb)}s2] 式(11)
式(11)は、2次のフィルタ特性を表す伝達関数でありこのフィルタのQ値は式(12)で表される。
Q=(ωo・ωgb)1/2/[{(R12+R13)/R12}・ωo+ωgb]
=1/[{(R12+R13)/R12}・(ωo/ωgb)1/2+(ωgb/ωo)1/2]
式(12)
また、式(12)において、
M=(ωo/ωgb) 式(13)
とおいて、Q値を表す式(12)をMで微分すると、式(14)を得る。
dQ/dM=−{(R12+R13)/R12−1/M}
/2・{(R12+R13)/R12・M1/2+M-1/2}・M1/2 式(14)
【0012】
式(12)、(14)からもわかるように、Q値はアクティブフィルタのカットオフ周波数と演算増幅器11のGB積に依存していて、特に両者の比を示すMに強く依存する。しかも、Mがゼロでなく、また無限大でない中間値の場合にQ値は大きく変動する。すなわち、フィルタカットオフ周波数と演算増幅器のGB積の比が比較的近い場合、フィルタの特性を決める抵抗値R12、R13あるいは容量値C14の変動が、カットオフ周波数の変動をもたらすと同時にQ値を変動させる。
【0013】
設計値に対してQ値が変動するということは、フィルタのカットオフ周波数付近でフィルタ周波数特性を示す波形の形状(以下、フィルタ周波数特性形状とも記す)に変動をもたらすことになる。このようなフィルタ周波数特性形状の変動は、高次フィルタにおける通過帯域の平坦性を著しく損なうことになるという問題を生じる。
【0014】
次に、演算増幅器のGB積について図8の演算増幅器を用いて説明する。図8は、図7のアクティブフィルタに用いられた演算増幅器11を説明するための図である。演算増幅器11は、入力MOSトランジスタ対として動作するMOSトランジスタ21、22と、ロードMOSトランジスタ対として動作するMOSトランジスタ23、24と、MOSトランジスタ21、22へ電流を供給するための電流源として動作し、電流源の電流値がゲート端子35からのフィルタ制御信号で制御されるMOSトランジスタ25から構成される差動増幅回路と、MOSトランジスタ26、27からなる出力増幅回路と、さらに抵抗素子28、位相補償容量素子29からなる位相補償回路と、からなる演算増幅器回路である。
【0015】
また、MOSトランジスタ25の電流値を制御するためのフィルタ制御信号は、バイアス回路300で生成される。バイアス回路300に用いるバイアス回路を、典型的なバイアス回路として頻繁に用いられる図9の回路を用いて説明する。
図9に示したバイアス回路300では、MOSトランジスタ120のドレインに接続される端子122と、抵抗素子121の一方の端子とが接続されている。このようなバイアス回路300では、抵抗素子121の両端子間の電圧を抵抗素子121の抵抗値で割った値の電流がMOSトランジスタ120に流れる。抵抗素子121の両端子間の電圧はほぼ一定であるから、MOSトランジスタ120に流れる電流はほぼ一定となる。
【0016】
バイアス回路300のMOSトランジスタ120と図8に示したMOSトランジスタ25とは、カレントミラーを形成している。このため、MOSトランジスタ25にもほぼ一定の電流が流れる。後に述べるように、演算増幅器のGB積は、MOSトランジスタのK=(1/2)・μn・Cox・(W/L)によって表されるK値と、電流の積の平方根を2倍し、図8に示した位相補償容量素子29の容量値C1で割った値となる。K値は、MOSトランジスタの性能を表すパラメータによって決まるもので、フィルタのカットオフ周波数を決めるパラメータとは無関係である。このため従来のよく知られている演算増幅器においては、式(13)で表されるようなフィルタカットオフ周波数ωoと演算増幅器のGB積ωgbの比が一定にならない。
【0017】
次に、2次フィルタの例としてマルチフィードバックフィルタを説明する。上記した図7のアクティブフィルタは1次フィルタであったが、図10は、マルチフィードバックフィルタを示した図である。図10に示したアクティブフィルタは、次数が2次であり、演算増幅器81、抵抗素子82、83、84、容量素子85、86からなる。ここで抵抗素子82、83、84の抵抗値をそれぞれR82、R83、R84、容量素子85、86の容量値をC85、C86とする。入力端子88に入力信号電圧V88を与えることにより、出力端子89から出力信号電圧V89が出力される。
【0018】
演算増幅器81の帯域が十分高い場合、入力電圧V88に対する出力電圧V89の比として表されるフィルタの伝達関数H2(s)は、式(15)のように記述できる。なお、この点は、例えば、(文献CARSON CHEN著、「Active Filter Design」40−47ページ、Hayden Book Company,Inc. 出版)に記載されているように公知であるから、これ以上の説明を省く。
【0019】
H2(s)=V89/V88=G2/{1+(1/ωo2・Q2)s+s2/ωo22}
式(15)
ここで、G2はアクティブフィルタのゲインであり、式(16)によって表される。ωo2はアクティブフィルタのカットオフ周波数であり、式(17)によって表される。また、Q2はアクティブフィルタのQ値であり、式(18)によって表される。
G2=−R84/R82 式(16)
ωo2=1/(R83・R84・C85・C86)1/2 式(17)
Q2=R82(C85・R83・R84)1/2
/(R82・R83+R83・R84+R84・R82)・C861/2 式(18)
【0020】
このように、図10に示したアクティブフィルタは、抵抗素子82、83、84と容量素子85、86の値を適当に選ぶことによって、式(15)で示されるように任意の特性のフィルタを実現できる。例えば、図10に示したアクティブフィルタでカットオフ周波数を高くするには、式(17)からもわかるように、抵抗値R83、R84と容量値C85、C86の積を小さくすればよい。
【0021】
しかしながら、式(17)で表されるアクティブフィルタのカットオフ周波数が演算増幅器の帯域に近づくと、アクティブフィルタのカットオフ周波数は演算増幅器11の帯域の影響を受けるので、式(17)で表せなくなる。このことを示すために、図7において演算増幅器の帯域の影響を含んだ伝達関数の式(7)を導いたときと同様に、計算によって図10のフィルタの伝達関数H3(s)を求める。伝達関数H3(s)を求めるには、先ず、端子91、及び端子93に関してキルヒホッフの法則を適用し、式(19)及び式(20)求める。
(V93―V88)/R82+sC85・V93+(V93−V91)/R83
+(V93−V89)/R84=0 式(19)
(V91−V93)/R83+sC86・(V91−V89)=0 式(20)
【0022】
ここで、V89はフィルタの出力端子89の出力電圧であり、また演算増幅器81の出力電圧でもある。V91は演算増幅器81の反転入力端子91の電圧、V88はフィルタの入力端子88の入力電圧、V93は端子93の電圧である。また、演算増幅器81の反転入力端子91の電圧V91と演算増幅器81の出力端子89の出力電圧V89の関係は演算増幅器の伝達関数を用いて式(21)のように表すことができる。
V89=−A(s)・V91 式(21)
式(19)、式(20)及び式(21)からV93とV91を消去して、入力電圧V88に対する出力電圧V89の比、すなわちフィルタの伝達関数H3(s)=V89/V88を式(22)のように求めることができる。
H3(s)=−1/R82/R83
/[{1/R83/A(s)+s・C86/A(s)+s・C86}
・{1/R82+s・C85+1/R83+1/R84}
−1/R832/A(s)+1/R83/R84] 式(22)
【0023】
演算増幅器の伝達関数A(s)は、図7のフィルタで計算した時と同様に式(8)の1ポールモデルで表すことができる。式(22)に式(8)を代入して計算することにより、演算増幅器81の帯域を考慮に入れたフィルタ伝達関数H3(s)は、式(23)のように示される。
なお、図10のフィルタは3つの抵抗素子R82、R83、R84と2つの容量素子C85、C86からなり、フィルタのパラメータとしては冗長であるため、式(23)においては、R82=R83=R84=R20としている。
H3(s)=−1/[1+{3・C86・R20+(2/ωgb)}s
+{R202・C85・C86+(3・C86・R20+C85・R20)/ωgb}s2
+{(C85・C86・R202)/ωgb}s3] 式(23)
【0024】
式(23)中のGB積ωgbは、前記した式(10)で表されるGB積である。演算増幅器81の帯域の影響を取り入れた伝達関数である式(23)において、演算増幅器81の帯域が十分高い場合、すなわちGB積ωgbが無限大であるとすると、式(23)は式(15)に一致することがわかる。逆に、GB積ωgbが小さくなればなるほど式(23)から得られるフィルタ特性は、式(15)から得られるフィルタ特性から外れていく。
【0025】
図10に示したアクティブフィルタの伝達関数を示す式(23)を解析することにより、図7の場合と同様にフィルタのQ値が演算増幅器のGB積とフィルタのカットオフ周波数の比に依存しており、この比が無限大から1に接近することで、フィルタのQ値は大きく変動することを示すことができる。ただし、式(23)はsの3次関数であるため、ωgb>ωoという条件の元で式(23)をテーラー展開による近似計算をすることで、フィルタのQ値を式(24)のように示すことができる。
Q=Qo/β 式(24)
ただし、式(24)中において、Qoは、演算増幅器の帯域がアクティブフィルタのカットオフ周波数に対して十分高い時のQ値で具体的には式(18)によって表される。またβは式(25)のように表される。
β=1+{1+(M−Qo)(1−3・M・Qo)
/(6・M・Qo2+2・M2Qo−2・M+Qo)}/M 式(25)
【0026】
ここで、Mは式(13)で与えられているように、フィルタのカットオフ周波数ωoと演算増幅器81のGB積ωgbの比である。演算増幅器81のGB積ωgbがフィルタのカットオフ周波数に比べて十分大きい場合、M=0となるので、式(25)よりβ=1となる。β=1の場合、式(24)よりフィルタのQ値はGB積ωgbが十分高い場合の値Qoと一致していることがわかる。
【0027】
また、逆に、フィルタのカットオフ周波数ωoに比べてGB積ωgbが大きくない場合、Mは0とならず、フィルタのQ値はフィルタのカットオフ周波数ωoとGB積ωgbの比に依存することがわかる。このとき、例えば、演算増幅器81のGB積が一定であっても、フィルタのカットオフ周波数が抵抗値及び容量値の変動で変化すると、Q値もまた変化する。
【0028】
図11は、SPICEシミュレーションによって求めた図10のアクティブフィルタの周波数特性を示す波形を示した図である。図11の横軸は周波数、縦軸はフィルタのゲイン(=フィルタ伝達特性の絶対値に相当する)を示す。図11は、例えばフィルタカットオフ周波数と演算増幅器81のGB積の比が比較的近い場合、Q値が2.6のフィルタにおいて、図10のアクティブフィルタの全ての抵抗素子82、83、84の抵抗値R82、R83、R84を設計中央値に対して±15%変動させて、また、同時に全ての容量素子85、86の容量値C85、C86を設計中央値に対して±10%変動させた場合の周波数特性を表している。
【0029】
図11中の曲線Aで示した特性(特性A)は設計中央値のもので、曲線Bで示した特性(特性B)は抵抗値R82、R83、R84と容量値C85、C86が最も大きくなった場合の周波数特性である。また、曲線Cで示した特性(特性C)は抵抗値R82、R83、R84と容量値C85、C86が最も小さくなった場合の周波数特性である。図11から、図10に示したアクティブフィルタのピーク値は、抵抗値R82、R83、R84、容量値C85、C86の変動によって約±0.7dB変化していることがわかる。
【0030】
すなわち、図7の1次フィルタで説明したように、フィルタのQ値はGB積あるいはフィルタのカットオフ周波数の変動によって変化し、その結果フィルタのカットオフ周波数付近でフィルタ周波数特性形状が変化する。このようなフィルタ周波数特性形状の変動は、高次フィルタにおける通過帯域の平坦性を著しく損なうことになるという問題を引き起こす。
【0031】
なお、演算増幅器のGB積がフィルタカットオフ周波数に比べて十分高い場合は、SPICEシミュレーションにおいてもフィルタのQ値に変化はみられない。このように、Q値はフィルタカットオフ周波数と演算増幅器のGB積に依存していて、特に両者の比を示すMに強く依存することが計算式(25)だけでなくシミュレーションによっても確認できる。
【0032】
本発明は、このような点に鑑みてなされたものであり、演算増幅器のGB積がフィルタのカットオフ周波数に比較的近い値であって、かつフィルタの特性に影響をもたらす抵抗値、容量値が変動するような場合でも、フィルタのQ値が変動することがないアクティブフィルタを提供することを目的とする。
【課題を解決するための手段】
【0033】
以上の課題を解決するため、本発明のアクティブフィルタは、入力MOSトランジスタが第1導電型のMOSトランジスタである演算増幅器(例えば図1、図5に示した演算増幅器101、図4に示した演算増幅器)と、フィルタ用抵抗素子(例えば図1に示した抵抗素子12、13、例えば図5に示した抵抗素子82、83、84)と、フィルタ用容量素子(例えば図1に示した容量素子14、例えば図5に示した容量素子85、86)と、前記演算増幅器のGB積を制御するフィルタ制御信号を生成するバイアス回路(例えば図2、3に示したバイアス回路30)と、を含むアクティブフィルタにおいて、前記バイアス回路は、自己のドレインとゲートが接続される第1導電型の第1MOSトランジスタ(例えば図3に示したMOSトランジスタ41)と、当該第1MOSトランジスタとゲート同士が接続される第1導電型の第2MOSトランジスタ(例えば図3に示したMOSトランジスタ42)と、からなる第1MOSトランジスタ対と、前記第1MOSトランジスタとドレイン同士が接続される第2導電型の第3MOSトランジスタ(例えば図3に示したMOSトランジスタ43)と、自己のドレインとゲートが接続されると共に、前記第3MOSトランジスタとゲート同士が接続され、前記第2MOSトランジスタとドレイン同士が接続される第2導電型を有する第4MOSトランジスタ(例えば図3に示したMOSトランジスタ44)と、からなる第2MOSトランジスタ対と、前記第1MOSトランジスタ、前記第2MOSトランジスタのうちのいずれか1つのソースに接続される第1抵抗素子(例えば図3に示した抵抗素子45)と、前記第1MOSトランジスタのドレインに接続される第1出力端子(例えば図3に示した出力端子46)、前記第4MOSトランジスタのドレインに接続される第2出力端子(例えば図3に示した出力端子47)の少なくとも一方と、を含み、前記第1出力端子または前記第2出力端子から、前記フィルタ制御信号が出力され、前記第1抵抗素子は、前記フィルタ用抵抗素子と同じプロセス条件で製造され、前記演算増幅器は位相補償容量素子(例えば図2に示した位相補償容量素子29、例えば図4に示した位相補償容量素子61)を有しており、当該位相補償容量素子は前記フィルタ用容量素子と同じプロセス条件で製造されていることを特徴とする。
【0034】
また、本発明のアクティブフィルタは、上記した発明において、前記フィルタ用抵抗素子のうち、第1フィルタ用抵抗素子(例えば図1に示した抵抗素子12)がアクティブフィルタの入力端子と前記演算増幅器の反転入力端子との間に接続され、第2フィルタ用抵抗素子(例えば図1に示した抵抗素子13)が前記演算増幅器の反転入力端子と出力端子との間に接続され、前記フィルタ用容量素子(例えば図1に示した容量素子14)は前記演算増幅器の反転入力端子と出力端子との間に前記第2抵抗素子と並列に接続されることが望ましい。
【0035】
また、本発明のアクティブフィルタは、上記した発明において、前記演算増幅器が、互いにソース同士が接続される第1導電型の第5MOSトランジスタ(例えば図2に示したMOSトランジスタ21)及び第6MOSトランジスタ(例えば図2に示したMOSトランジスタ22)から構成される入力MOSトランジスタ対と、前記第5MOSトランジスタとドレイン同士が接続される第2導電型の第7MOSトランジスタ(例えば図2に示したMOSトランジスタ23)及び前記第6MOSトランジスタとドレイン同士が接続される第2導電型の第8MOSトランジスタ(例えば図2に示したMOSトランジスタ24)から構成されるロードMOSトランジスタ対と、前記入力MOSトランジスタ対のソースに電流を供給する第1の導電型の電流源MOSトランジスタ(例えば図2に示したMOSトランジスタ25)と、を含む差動増幅回路と、前記第6MOSトランジスタ及び前記第8MOSトランジスタのドレインに自己のゲートが接続される第2導電型の第9MOSトランジスタ(例えば図2に示したMOSトランジスタ26)と、前記第9MOSトランジスタのドレインに自己のドレインが接続される第1の導電型の第10MOSトランジスタ(例えば図2に示したMOSトランジスタ27)と、を含む出力増幅回路と、前記第6MOSトランジスタのドレインと、前記第8MOSトランジスタのドレインと、前記位相補償容量素子と接続される第2抵抗素子(例えば図2に示した抵抗素子28)と、前記位相補償容量素子とを含む位相補償回路と、を含み、前記バイアス回路は、前記電流源MOSトランジスタのゲートに前記フィルタ制御信号を印加することが望ましい。
【0036】
また、本発明のアクティブフィルタは、上記した発明において、前記フィルタ用抵抗素子と前記第1抵抗素子とが同一基板上で作成された抵抗素子であり、前記位相補償容量素子と前記フィルタ用容量素子とが同一基板上で作成された容量素子であることが望ましい。
また、本発明のアクティブフィルタは、半導体上に形成された抵抗素子、容量素子、演算増幅器素子とから構成されるアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比が一定となっていることを特徴とする。
【発明の効果】
【0037】
本発明によれば、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比を常に一定にすることができるので、例えアクティブフィルタに設けられた抵抗素子の抵抗値と容量素子の容量値の積が変動しても、フィルタのQ値は変動することがない。このため抵抗値と容量値の積が変動することで、フィルタ特性が周波数軸方向に変動することがあってもフィルタ周波数特性の形状は変化しない。この効果は、高次フィルタすなわち通過域リップルが平坦な特性を実現するような場合に格別に有用である。
【0038】
つまり、本発明のアクティブフィルタのカットオフ周波数と演算増幅器のGB積の比はいつも一定であるので、フィルタ周波数特性変動をもたらすことなく、演算増幅器の帯域を小さくすることができる。
このようなアクティブフィルタを使用すれば、演算増幅器の帯域を従来のアクティブフィルタに比べて格段に低くすることができるので、演算増幅器の低消費電流化が達成できる。また、演算増幅器のGB積を大きくしなくても、アクティブフィルタのカットオフ周波数を従来のものより高くすることができるし、従来なら演算増幅器のGB積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【図面の簡単な説明】
【0039】
【図1】本発明の実施形態1のアクティブフィルタを説明するための回路図である。
【図2】本発明の実施形態1に使用する演算増幅器を説明するための回路図である。
【図3】本発明の実施形態1に使用する演算増幅器のバイアス回路を説明するための回路図である。
【図4】本発明の実施形態1に使用する別の演算増幅器を説明するための回路図である。
【図5】本発明の実施形態2のアクティブフィルタを説明するための回路図である。
【図6】本発明の実施形態2のアクティブフィルタの周波数特性図である。
【図7】従来のアクティブフィルタを説明するための回路図である。
【図8】図7のアクティブフィルタに用いる演算増幅器を説明するための回路図である。
【図9】図8の演算増幅器に用いるバイアス回路を説明するための回路図である。
【図10】従来の2次アクティブフィルタを説明するための回路図である。
【図11】図10のアクティブフィルタの周波数特性図である。
【発明を実施するための形態】
【0040】
以下、本発明の実施形態1、実施形態2のアクティブフィルタについて、図面を用いて説明する。
(実施形態1)
図1は、本発明の実施形態1のアクティブフィルタを説明するための図である。図1において、図7に示した構成と同様の構成には図7と同様の符号を付す。すなわち、図1のアクティブフィルタは、演算増幅器101、演算増幅器101の反転入力端子108と出力端子107との間に接続される抵抗素子13、抵抗素子13と並列に接続される容量素子14と、反転入力端子108に一方の端子が接続される抵抗素子12と、を含んでいる。抵抗素子12の他方の端子は入力端子16に接続される。また、演算増幅器101の出力端子107は、出力端子17に接続され、非反転入力端子109には基準電圧が印加されている。
【0041】
実施形態1のアクティブフィルタは、このようなアクティブフィルタの構成のうち演算増幅器101だけが図7に示したアクティブフィルタと相違している。以下、演算増幅器101について詳細に説明する。
図2は、演算増幅器101をより詳細に説明するための図である。演算増幅器101は、入力MOSトランジスタ対として動作するn型のMOSトランジスタ21、22と、ロードMOSトランジスタ対として動作するp型のMOSトランジスタ23、24と、MOSトランジスタ21、22へ電流を供給するための電流源として動作し、電流源の電流値をゲート端子35からのフィルタ制御信号で制御されるn型のMOSトランジスタ25と、から構成される差動増幅回路と、p型のMOSトランジスタ26、n型のMOSトランジスタ27からなる出力増幅回路と、抵抗素子28と、位相補償容量素子29(容量値C1)とからなる位相補償回路と、を含む演算増幅器である。
【0042】
MOSトランジスタ21のソースとMOSトランジスタ22のソースは、互いに接続されるとともに、MOSトランジスタ25のドレインと接続されて電流の供給を受けている。MOSトランジスタ25のゲート端子35には、バイアス回路30が接続されている。
MOSトランジスタ21のドレインはMOSトランジスタ23のドレインに、MOSトランジスタ22のドレインはMOSトランジスタ24のドレインに接続される。また、MOSトランジスタ21のドレインは、MOSトランジスタ23、24のゲートに接続されている。MOSトランジスタ24のドレインは、MOSトランジスタ26のゲート及び抵抗素子28の一の端子に接続されている。さらに、MOSトランジスタ21のゲート端子31は、演算増幅器の反転入力端子であり、図1の端子108に対応する。またMOSトランジスタ22のゲート端子32は、演算増幅器の非反転入力端子であり、図1の端子109に対応する。
【0043】
また、抵抗素子28の他方の端子には位相補償容量素子29が接続され、位相補償容量素子29の抵抗素子28と接続されない側の端子がMOSトランジスタ26のドレイン及びMOSトランジスタ27のドレインに接続される。MOSトランジスタ26、27のドレインは出力端子34に接続され、接続端子34は、図1に示した演算増幅器の出力端子107に対応する。
【0044】
MOSトランジスタ25の電流値を制御するためのフィルタ制御信号は、バイアス回路30で生成される。図3は、バイアス回路30に用いるバイアス回路を説明するための図である。バイアス回路30は、ドレインとゲートが接続されるn型のMOSトランジスタ41と、MOSトランジスタ41とゲート同士が接続されるn型のMOSトランジスタ42とからなるMOSトランジスタ対と、MOSトランジスタ41とドレイン同士が接続されるp型のMOSトランジスタ43と、ドレインとゲートが接続されると共に、MOSトランジスタ43とゲート同士が接続され、MOSトランジスタ42とドレイン同士が接続されるp型のMOSトランジスタ44と、からなるMOSトランジスタ対と、MOSトランジスタ42のソースに接続される抵抗素子45(抵抗値R1)と、MOSトランジスタ41のドレインに接続される出力端子46、MOSトランジスタ44のドレインに接続される出力端子47の少なくとも一方と、を含んでいる。
【0045】
出力端子46または出力端子47からはフィルタ制御信号が出力され、抵抗素子45は、図1に示した抵抗素子12、13と同じプロセス条件で製造されている。なお、抵抗素子の「プロセス条件」とは、抵抗素子が作成された工程の種別や製造、加工の条件(不純物濃度や酸化膜厚等)が等しいことをいい、抵抗素子のサイズの異同は問わないものとする。なお、実施形態1では、同一のプロセス条件で作成された抵抗素子を、「種類が同じ」とも記すものとする。
【0046】
例えば、抵抗素子45、抵抗素子12、13としてトランジスタが用いられる場合、このトランジスタの製造プロセスやプロセス条件が等しければトランジスタのサイズが異なっていても抵抗素子45、抵抗素子12、13は同じ種類の抵抗素子である。また、例えば、抵抗素子45、抵抗素子12、13としてポリシリコン等の導電層が用いられる場合、導電層の製造プロセスやプロセス条件が等しければ、導電層のサイズが異なっていても抵抗素子45、抵抗素子12、13は同じ種類の抵抗素子である。実施形態1では、同じ種類の抵抗素子に、同一のウェハ上に形成された抵抗素子を用いることが特に望ましい。
【0047】
すなわち、図3に示したバイアス回路30では、MOSトランジスタ44のソースは正の電源端子Vddに接続され、ゲートとドレインとが接続され、互いに接続されたゲートとドレインとが、さらに、MOSトランジスタ43のゲートに接続されている。また、MOSトランジスタ43では、ソースが正電源端子Vddに接続されて、ドレインがMOSトランジスタ41のドレイン及びゲートに接続されている。さらに、MOSトランジスタ43のドレインは、MOSトランジスタ42のゲートに接続されている。
【0048】
また、MOSトランジスタ41のソースは、負の電源端子Vssに接続されている。MOSトランジスタ42のドレインは、MOSトランジスタ44のドレインと接続され、MOSトランジスタ42のソースは抵抗素子45の一方の端子に接続され、抵抗素子45の他方の端子は負の電源端子Vssに接続されている。抵抗素子45の抵抗値はR1である。
MOSトランジスタ43、44のトランジスタサイズ(チャネル長及びチャネル幅)は等しく、MOSトランジスタ41、42とのトランジスタサイズの比N(以下、トランジスタサイズ比N:Nは1より大きい任意の値)は、式(26)のように表される。
N=(W42/L42)/(W41/L41) 式(26)
【0049】
式(26)に示したW42、L42は、MOSトランジスタ42のチャネル幅、チャネル長で、W41、L41はMOSトランジスタ41のチャネル幅、チャネル長である。この場合、MOSトランジスタ41〜44に流れる電流I41は、式(27)のように表される。
I41=(N1/2−1)2/(N・K41・R12) 式(27)
【0050】
図3に示したバイアス回路30では、カレントミラー回路を構成するMOSトランジスタ43、44のトランジスタサイズが同じであるため、MOSトランジスタ43、44に流れる電流は等しい。それに伴って、MOSトランジスタ41、42に流れる電流も等しくなる。なお、このような原理は、例えば、非特許文献、「ROUBIK GREGORIAN, GABOR C. TEMES著 ANALOG MOS INTEGRATED CIRCUITS FOR SIGNAL PROCESSING,JOHN WILEY & SONS Inc. page 127-128.」に記載されているように周知である。このため、この内容についてはこれ以上の説明を省くものとする。なお、図3のバイアス回路において、抵抗素子45はMOSトランジスタ42のソースと負の電源端子Vssの間に接続されているが、MOSトランジスタ41のソースと負の電源端子Vssの間に接続しても式(27)で表される電流が得られる。ただし、この場合にはNは1より小さい値にする必要がある。図2の演算増幅器あるいは図4の演算増幅器の入力MOSトランジスタはNMOSトランジスタであったが、演算増幅器の入力MOSトランジスタとしてPMOSトランジスタが用いられている場合には、バイアス回路も図3において、抵抗素子45をMOSトランジスタ43あるいはMOSトランジスタ44のソースと正の電源端子Vddの間に接続して、さらにMOSトランジスタ41、42のサイズを同じにする一方、MOSトランジスタ43、44のサイズ比を1とは異なる値にすればよい。MOSトランジスタサイズ比は、抵抗素子45がソース端子に接続されているほうのMOSトランジスタのサイズが他方のMOSトランジスタサイズより大きくなるような任意の値にすればよい。この場合の式(27)に対応する電流の式は式(27)においてK41の代わりにK43に置き換えることで得ることができる。
【0051】
式(27)に示したK41は、式(28)によって与えられる。
K41=(1/2)・μn・Cox・(W41/L41) 式(28)
式(28)のμnはNMOSトランジスタの移動度、CoxはMOSトランジスタのゲート酸化膜の単位容量である。なお、上述したK43はK41を表す式(28)において、μnの代わりにPMOSトランジスタの移動度μpに、(W41/L41)の代わりにMOSトランジスタ43のサイズ(W43/L43)に置き換えたものになる。
【0052】
図3に示したバイアス回路の出力端子46は、図2に示したMOSトランジスタ25のゲート端子35に接続される。図3に示したMOSトランジスタ41と図2に示したMOSトランジスタ25とのトランジスタサイズ比が2である場合、MOSトランジスタ25の電流I25は、式(27)によって求められる電流I41の2倍になる。また、図2に示したMOSトランジスタ21、22に流れる電流の電流値I21はその半分、つまり電流I41になる。
【0053】
図2に示したMOSトランジスタ21、またはMOSトランジスタ22のgm値であるgm1は、以下の式(29)のように表すことができる。
gm1=2(K21・I21)1/2 式(29)
式(29)のI21は、式(27)によって求められる電流I41に等しい。また、式(29)中のK21は、式(30)によって求められる。
K21=(1/2)・μn・Cox・(W21/L21) 式(30)
式(30)、式(27)を式(29)に代入すると、式(31)が得られる。
gm1=(2/R1)・[{(W21/L21)/(W41/L41)}
・{(N1/2−1)2/N}]1/2 式(31)
【0054】
図2に示す演算増幅器のGB積ωgbは、式(32)に示すようにMOSトランジスタ21またはMOSトランジスタ22のgm値(両者とも同じ値である)を位相補償容量素子29の容量値C1で割ることで得られる。
ωgb=gm1/C1 式(32)
なお、このような原理は、例えば、非特許文献、「PHILLIP E. ALLEN, DOUGLAS R. HOLBERG著 CMOS ANALOG CIRCUIT DESIGN, HOLT RINEHART AND WINSTON, INC. page 379-381.」に記載されているように周知である。
式(32)に式(31)を代入することにより、GB積ωgbは式(33)のように表すことができる。ただし、式(33)中のAは式(34)で与えられる。
【0055】
ωgb=A・{2/(R1・C1)} 式(33)
A=[{(W21/L21)/(W41/L41)}・{(N1/2−1)2/N}]1/2
式(34)
【0056】
式(34)中のAは一定値であるので、GB積ωgbは図3のバイアス回路の抵抗素子45の抵抗値R1と演算増幅器101の位相補償容量素子29の容量値C1の積に反比例する。ここで、抵抗素子45が図1に示したアクティブフィルタの抵抗素子12、13と同じプロセス条件、位相補償容量素子29が容量素子14と同じプロセス条件で製造されたものであるならば、式(3)と見比べてみればわかるように、図2の演算増幅器101のGB積は、図1のアクティブフィルタのカットオフ周波数に正確に比例する。
【0057】
なお、容量素子の「プロセス条件」とは、容量素子が作成された工程の種別や製造、加工の条件(不純物濃度や酸化膜厚等)が等しいことをいい、容量素子のサイズの異同は問わないものとする。なお、実施形態1では、同一のプロセス条件で作成された容量素子を、「種類が同じ」とも記すものとする。
【0058】
例えば、位相補償容量素子29、容量素子14として絶縁層の上下を導電層で挟み込むことで積層したキャパシタが用いられる場合、このキャパシタの製造プロセスやプロセス条件が等しければキャパシタのサイズが異なっていても位相補償容量素子29、容量素子14は同じ種類の容量素子である。実施形態1では、容量素子にあっても、同じ種類の素子に同一のウェハ上に形成された容量素子を用いることが特に望ましい。
【0059】
すなわち、式(13)で与えられるフィルタのカットオフ周波数ωoと演算増幅器101のGB積ωgbの比であるMも一定であるので、式(12)よりアクティブフィルタに用いられている抵抗素子の抵抗値や容量素子の容量値が変化したとしてもアクティブフィルタのQ値が変動することはない。
したがって、実施形態1によれば、アクティブフィルタのカットオフ周波数と演算増幅器101のGB積の比がいつも一定であるので、例えアクティブフィルタが備える抵抗素子の抵抗値と容量素子の容量値との積が変動しても、アクティブフィルタのQ値は変動することがない。このため抵抗値と容量値の積が変動することにより、フィルタ特性が周波数軸方向に変動することがあってもフィルタ周波数特性形状は変化しない。この効果は、アクティブフィルタが高次フィルタ、すなわち通過域リップルが平坦な特性を実現するような場合に特に有用である。
【0060】
つまり、実施形態1では、アクティブフィルタのカットオフ周波数と演算増幅器101のGB積の比がいつも一定であるので、アクティブフィルタのフィルタ周波数特性が変動することなく、演算増幅器101の帯域を小さくすることができる。このようなアクティブフィルタを使用すれば、演算増幅器101の帯域を従来のアクティブフィルタよりも格段に低くすることができる。このため、実施形態1では、演算増幅器101の低消費電流化、または演算増幅器101のGB積を大きくしなくてもアクティブフィルタのカットオフ周波数を従来のものより高くすることができる。このような実施形態1によれば、従来のアクティブフィルタでは演算増幅器のGB積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【0061】
(変形例)
図4は、図1に示す実施形態1のアクティブフィルタに使用される演算増幅器101の代わりに用いられる別の演算増幅器102の回路を例示した図である。図4に示した演算増幅器102は、入力MOSトランジスタ対として動作するMOSトランジスタ50、51と、電流源トランジスタ対として動作するMOSトランジスタ53、54と、カスコードMOSトランジスタとして動作するMOSトランジスタ55、56と、ロードMOSトランジスタ対として動作するMOSトランジスタ57、58と、MOSトランジスタ50、51へ電流を供給するための電流源として動作し、電流源の電流値をゲート端子69からのフィルタ制御信号で制御されるMOSトランジスタ52と、から構成される差動増幅回路と、MOSトランジスタ59、60から構成される出力増幅回路と、抵抗素子62、位相補償容量素子61からなる位相補償回路と、を含む演算増幅器である。またMOSトランジスタ52の電流値を制御するためのフィルタ制御信号は、図3に示したバイアス回路30で生成される。
【0062】
MOSトランジスタ50のソースとMOSトランジスタ51のソースは、互いに接続されるとともに、MOSトランジスタ52のドレインと接続されて電流の供給を受けている。MOSトランジスタ52のゲート端子69には、バイアス回路30が接続されている。
MOSトランジスタ50のドレインは、MOSトランジスタ53のドレインとMOSトランジスタ55のソースに、MOSトランジスタ51のドレインはMOSトランジスタ54のドレインとMOSトランジスタ56のソースに接続される。MOSトランジスタ55、56は互いにゲート同士が接続されていて、MOSトランジスタ55のドレインはMOSトランジスタ57のドレインとゲートに、MOSトランジスタ56のドレインはMOSトランジスタ58のドレインにそれぞれ接続されている。
【0063】
MOSトランジスタ56、58のドレインは、MOSトランジスタ59のゲート及び抵抗素子62(抵抗値R)の一端に接続され、抵抗素子62の他方の端子には位相補償容量素子61(容量値C2)が接続され、位相補償容量素子61の抵抗素子62と接続されない側の端子がMOSトランジスタ59のドレイン及びMOSトランジスタ60のドレインに接続される。MOSトランジスタ59、60のドレインは出力端子64に接続され、接続端子64は、図1に示した出力端子17に接続されている。MOSトランジスタ52、57、58、59のソースには基準電源端子Vssに接続され、MOSトランジスタ53、54、60のソースには正電源端子Vddに接続されている。
【0064】
図3に示したバイアス回路の出力端子46は、図4に示したMOSトランジスタ52のゲート端子69に接続される。図3に示したMOSトランジスタ41と図4に示したMOSトランジスタ52とのトランジスタサイズ比が2である場合、MOSトランジスタ52の電流I52は、式(27)によって求められる電流I41の2倍になる。また、図4に示したMOSトランジスタ50、51に流れる電流の電流値I50はその半分、つまり電流I41になる。
【0065】
図4に示したMOSトランジスタ50、またはMOSトランジスタ51のgm値であるgm50は、以下の式(35)のように表すことができる。
gm50=2(K50・I50)1/2 式(35)
式(35)の電流I50は、式(27)によって求められる電流I41に等しい。また、式(35)中のK50は、式(36)によって与えられる。
K50=(1/2)・μn・Cox・(W50/L50) 式(36)
式(36)、式(27)を式(35)に代入すると、式(37)が得られる。
gm50=(2/R1)・[{(W50/L50)/(W41/L41)}
・{(N1/2−1)2/N}]1/2 式(37)
図4に示す演算増幅器のGB積ωgbは、式(38)に示すように、MOSトランジスタ50またはMOSトランジスタ51のgm値(両者とも同じ値である)を位相補償容量素子61の容量値C2で割ることによって求められる。
ωgb=gm50/C2 式(38)
式(38)に式(37)を代入することで、GB積ωgbは式(39)のように表すことができる。ただし、式(39)中のAは式(40)で与えられる。
ωgb=A1・{2/(R1・C2)} 式(39)
A1=[{(W50/L50)/(W41/L41)}・{(N1/2−1)2/N}]1/2
式(40)
【0066】
A1は一定値であるので、GB積ωgbは図3のバイアス回路の抵抗素子45の抵抗値R1と、演算増幅器102の位相補償容量素子61の容量値C2の積に反比例する。ここで、抵抗素子45及び位相補償容量素子61が、図1のアクティブフィルタ101の抵抗素子12、13ならびに容量素子14と同じ種類のものであるならば、式(3)と見比べてみればわかるように、図4の演算増幅器102のGB積ωgbは、図1のアクティブフィルタのカットオフ周波数に正確に比例する。
【0067】
すなわち、式(13)で与えられるフィルタのカットオフ周波数ωoと演算増幅器のGB積ωgbの比であるMも一定であるので、式(12)より、アクティブフィルタに用いられる抵抗素子の抵抗値及び容量素子の容量値が変化したとしても、アクティブフィルタのQ値が変動することはない。
以上説明した実施形態1によれば、演算増幅器のGB積ωgbがフィルタのカットオフ周波数ωoに常に比例するため、図1のアクティブフィルタに図2に示した演算増幅器101を用いても、図4の演算増幅器102を用いても、同様の効果を発揮する。したがって、実施形態1は、図2、図4に示した演算増幅器以外の演算増幅器を用いた場合にも、MOSトランジスタ21、22またはMOSトランジスタ50、51に流れる電流が図3に示したバイアス回路30から供給されるような場合には、MOSトランジスタ21、22またはMOSトランジスタ50、51のgm値が式(31)あるいは式(37)で与えられるので、フィルタのカットオフ周波数ωoが変化してもQ値が変動することはない。
【0068】
このような実施形態1によれば、アクティブフィルタに用いられる演算増幅器の帯域を従来の場合に比べて格段に低くすることができるので、演算増幅器の低消費電流化が達成できる。また、演算増幅器のGB積を大きくしなくてもアクティブフィルタのカットオフ周波数を従来のものより高くすることができるので、従来なら演算増幅器のGB積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【0069】
(実施形態2)
次に、実施形態2のアクティブフィルタを説明する。図5は、実施形態2のアクティブフィルタを説明するための図である。実施形態2のアクティブフィルタは、実施形態1のアクティブフィルタの次数が1次であったのに対し、図5に示すような2次のアクティブフィルタである点で実施形態1と相違する。図5に示した実施形態2のアクティブフィルタの構成は、演算増幅器に実施形態1で説明した図2の演算増幅器101を用いること以外は従来の図10に示したアクティブフィルタと全て同じである。このため、図5において、図10に示したアクティブフィルタと同一の構成には同一の符号を付してその説明を一部略すものとする。
【0070】
すなわち、図5に示したアクティブフィルタは、演算増幅器101、抵抗素子82、83、84、容量素子85、86からなる。抵抗素子82の一端は入力端子88に接続されていて、抵抗素子82の他端には抵抗素子84、83、容量素子85が接続されている。抵抗素子82、84、83及び容量素子83の接続点を図中に符号93を付して示す。抵抗素子83の接続点93と接続されない端子は、演算増幅器101の反転入力端子91に接続されている。また、演算増幅器101の出力端子92と接続点93との間には、抵抗素子84が接続され、演算増幅器101の出力端子92と演算増幅器101の反転入力端子91との間には、容量素子86が接続される。演算増幅器101の出力端子92は、アクティブフィルタの出力端子89に接続される。演算増幅器101の非反転入力端子90は、アナロググランド端子に接続されている。
【0071】
図5のアクティブフィルタの演算増幅器の帯域影響を考慮に入れた伝達関数は、式(23)で与えられる。式(23)はsの3次式であるため、ωgb>ωoという条件の元で式(23)をテーラー展開による近似計算をすることで、フィルタのQ値を式(24)のように示すことができる。
図2に示した演算増幅器のGB積ωgbは、式(33)を用いて表すことができる。先に述べたように、式(33)、式(34)によるとAは一定値であるので、GB積ωgbは図3に示したバイアス回路30の抵抗素子45の抵抗値R1と演算増幅器101の位相補償容量素子29の容量値C1の積に反比例する。ここで、図3の抵抗素子45が図5のアクティブフィルタの抵抗素子82〜84と同じ種類の素子であり、図2の位相補償容量素子29が図5の容量素子85、86と同じ種類のものであるならば、式(17)と見比べてみればわかるように、図2の演算増幅器101のGB積ωgbは、図1のアクティブフィルタのカットオフ周波数ωoに正確に比例する。すなわち、式(13)で与えられるフィルタのカットオフ周波数ωoと演算増幅器のGB積ωgbの比を示すMが一定であるので、式(24)、式(25)より、アクティブフィルタに用いている抵抗素子の抵抗値及び容量素子の容量値が変化したとしてもフィルタのQ値が変動することはない。
【0072】
図6は、図5のアクティブフィルタのSPICEシミュレーションによって得られた周波数特性を表している。図6は、図11と同様に、横軸が周波数で縦軸はフィルタのゲイン(=フィルタ伝達特性の絶対値に相当する)を示す。例えば、フィルタカットオフ周波数と演算増幅器のGB積の比が比較的近い場合、Q値が2.6のフィルタにおいて、図5のアクティブフィルタの全ての抵抗素子82、83、84の抵抗値R82、R83、R84を設計中央値に対して±15%変動させて、また同時に全ての容量素子85、86の容量値C85、C86を設計中央値に対して±10%変動させた場合の周波数特性を表している。
【0073】
図6中の曲線Dで示した特性(特性D)は設計中央値のもので、曲線Eで示した特性(特性E)は抵抗値R82、R83、R84と容量値C85、C86が最も大きくなった場合の周波数特性である。また、曲線Fで示した特性(特性F)は抵抗値R82、R83、R84と容量値C85、C86が最も小さくなった場合の周波数特性である。図6から、図5に示したアクティブフィルタのピーク値、すなわちQ値は、抵抗値R82、R83、R84、容量値C85、C86の変動があっても全く変化していないことがわかる。
【0074】
このように、実施形態2の2次のアクティブフィルタは、実施形態1の1次アクティブフィルタと同様に、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比がいつも一定であればフィルタのQ値が変動しないことが明らかである。さらに同様にしてこれら1次あるいは2次フィルタを組み合わせて得られる3次以上の高次フィルタの場合も、同様にして、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比がいつも一定であればフィルタのQ値が変動しないことを示すことができるが、より詳細な説明は省略する。
【0075】
なお、図5では、図1、2に示した演算増幅器101を用いているが、実施形態2はこのような構成に限定されるものではなく、図4に示した演算増幅器102を用いることができる。図4の演算増幅器102を用いた場合でも、図2の演算増幅器101を用いた場合と同様に、図3の抵抗素子45が図5に示した抵抗素子82、83、84と同じ種類であり、図4の位相補償容量素子61が図5のアクティブフィルタの容量素子85、86と同じ種類のものであるならば、式(17)と見比べてみればわかるように、図4の演算増幅器102のGB積は、図5のアクティブフィルタのカットオフ周波数に正確に比例する。
【0076】
すなわち、式(13)で与えられるアクティブフィルタのカットオフ周波数ωoと演算増幅器のGB積ωgbの比を示すMが一定であるので、式(24)、式(25)よりアクティブフィルタに用いられる抵抗素子の抵抗値及び容量素子の容量値が変化したとしてもフィルタのQ値が変動することはない。
このように、図5のアクティブフィルタに図2の演算増幅器101を用いても、図4の演算増幅器102を用いても、演算増幅器のGB積がフィルタのカットオフ周波数にいつも比例するので、同じ効果を発揮する。したがって、図2、図4以外の演算増幅器の場合にも、入力MOSトランジスタとして機能するMOSトランジスタ21、22またはMOSトランジスタ50、51に流れる電流が図3のバイアス回路30から供給されるような場合には、MOSトランジスタ21、22またはMOSトランジスタ50、51のgm値が式(31)あるいは式(37)で与えられるようになるので、フィルタカットオフ周波数ωoが変化してもQ値が変動することはない。
【0077】
なお、図5のアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数ωoと演算増幅器101の帯域の比が接近する場合、式(24)からもわかるように帯域が十分高い演算増幅器を用いた時のQ値(=Qo)に対して1/βだけ偏差がある。したがって、設計に際してはこの偏差1/βを込みにして所望のQ値に対するQoを算出してフィルタ係数を定めるとよい。
【0078】
以上説明した実施形態2のアクティブフィルタを使用すれば、演算増幅器の帯域を従来の場合に比べて格段に低くすることができるので、アクティブフィルタに用いられる演算増幅器の低消費電流化が達成できる。また、演算増幅器のGB積を大きくしなくてもアクティブフィルタのカットオフ周波数を従来のものより高くすることができるので、従来なら演算増幅器のGB積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【産業上の利用可能性】
【0079】
本発明のアクティブフィルタは、演算増幅器の帯域がアクティブフィルタのカットオフ周波数に常に比例するので、消費電流を節約でき携帯電子機器に用いるフィルタ設計に好適に適用することができる。
【符号の説明】
【0080】
12,13,28,45,62,82〜84 抵抗素子
14,85,86 容量素子
16 入力端子
17 出力端子
21〜27,41〜44,50〜60 MOSトランジスタ
29,61 位相補償容量素子
30 バイアス回路
46,47 出力端子
101,102 演算増幅器
【技術分野】
【0001】
本発明は、帯域が狭くても高速動作が可能なアクティブフィルタに関する。
【背景技術】
【0002】
現在、多種多様な構成のフィルタが提案されており、それぞれが目的及び仕様によって使い分けられている。例えば、デジタルフィルタやSCF(スイッチトキャパシタフィルタ)は、サンプリング動作するために高速動作に適さない。このような背景から高い周波数領域のフィルタとしては、Gm−Cフィルタ(OTA−Cフィルタと称することもある)が適するとされている。ただし、Gm−Cフィルタは大信号処理に不適であり、Gm−Cフィルタを使って大信号を処理する場合には、THD(Total Harmonic Distortion)特性を犠牲にせざるを得ないという問題がある。
【0003】
また、演算増幅器(オペアンプ)、抵抗素子、容量素子から構成されるアクティブフィルタは、大信号処理に適しているが、演算増幅器の帯域より十分低い帯域でしか動作できないという問題がある。
図7は、代表的なアクティブフィルタを示した図である。図7に示したアクティブフィルタは、次数が1次であり、演算増幅器11、抵抗素子12、13、容量素子14からなる。ここで、抵抗素子12、13の抵抗値をそれぞれR12、R13、容量素子14の容量値をC14とする。入力端子16に入力信号電圧Vinを与えることで、出力端子17から出力信号電圧Voutが出力される。演算増幅器11の周波数帯域が十分高い場合、入力電圧Vinに対する出力電圧Voutの比として表されるアクティブフィルタの伝達関数Ho(s)は、式(1)のように記述できる。
Ho(s)=Vout/Vin=G/{1+(s/ωo)} 式(1)
【0004】
ここで、Gはアクティブフィルタのゲインであり、式(2)によって示される。また、ωoはアクティブフィルタのカットオフ角周波数(厳密な定義として、角周波数は周波数の値に2πを掛けたものであるが、角周波数と周波数を明確に区別する必要がないので以下ではωを周波数、ωoをカットオフ周波数と記す)であり、式(3)によって示される。
G=−R13/R12 式(2)
ωo=1/(R13・C14) 式(3)
このように、図7のアクティブフィルタは、抵抗素子12、13と容量素子14の値を適当に選ぶことによって、式(1)で示されるように任意のフィルタを実現できる。カットオフ周波数ωoを高くするには、式(3)からもわかるように、抵抗値R13と容量値C14との積を小さくすればよい。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】M.E.VAN VALKENBURG著、柳沢健 監訳、金井元 訳 「アナログフィルタの設計」秋葉出版株式会社 1985年
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、式(3)で表されるアクティブフィルタのカットオフ周波数ωoは、演算増幅器11の帯域に近づくと演算増幅器11の帯域の影響を受けるので、式(3)では表せなくなる。このことを説明するため、図7のフィルタの伝達関数H(s)を演算増幅器11の伝達関数A(s)を用いて表す。伝達関数の計算のために、先ず、図7において端子18に流れ込む電流総和はゼロになるというキルヒホッフの式を適用することで式(4)のように表される。
【0007】
(V17−V18)/R13+sC(V17−V18)+(V16−V18)/R12=0
式(4)
式(4)において、V17はアクティブフィルタの出力端子17の出力電圧であり、また、演算増幅器11の出力電圧でもある。V18は演算増幅器11の反転入力端子18の電圧、V16はフィルタの入力端子16の入力電圧である。
【0008】
また、演算増幅器11の反転入力端子18の電圧V18と演算増幅器11の出力端子17の出力電圧V17の関係は、演算増幅器11の伝達関数を用いて式(5)のように表すことができる。
V17=−A(s)・V18 式(5)
【0009】
式(4)と式(5)から電圧V18を消去して、電圧V16、V17に関して整理すると、式(6)のようになる。
{(R13/R12)A(s)/(1+sC14・R13)}V16
+[A(s)+1+{(R13/R12)/(1+sC14・R13)}]V17=0 式(6)
【0010】
これより、フィルタの伝達関数H(s)=V17/V16は、式(7)のようになる。
H(s)=−(R13/R12)A(s)/(1+sC14・R13)/
[A(s)+1+{(R13/R12)/(1+sC14・R13)}] 式(7)
式(7)中の演算増幅器の伝達関数A(s)は、式(8)のように1ポールモデルで表すことができる。
A(s)=Ao/{1+(s/ωp)} 式(8)
式(8)中のAoは、演算増幅器のDCゲイン、ωpは、演算増幅器の第1ポール周波数(オープンループ特性における帯域に相当する)である。式(8)を式(7)に代入することで、演算増幅器の帯域を考慮に入れたフィルタ伝達関数H(s)は、式(9)のように示される。
H=−(R13/R12)/
[1+{C14・R13+(R12+R13)/(R12・ωgb)}s
+{(C14・R13)/ωgb}s2] 式(9)
ただし、式(9)中のωgbは、式(10)で表されるGB積(Gain Bandwidth積:ゲイン帯域積)と呼ばれる演算増幅器11の動作速度を表す重要なパラメータである。
ωgb=Ao・ωp 式(10)
【0011】
演算増幅器11の帯域の影響を取り入れた伝達関数である式(9)において、演算増幅器11の帯域が十分高い場合、すなわちGB積ωgbが無限大とみなせる場合、式(9)は式(1)に一致することがわかる。逆に、GB積ωgbが小さくなればなるほど式(9)から得られるフィルタ特性は、式(1)から得られるフィルタ特性から外れていく。ここで式(9)中のC14・R13の代わりに式(3)のカットオフ周波数ωoを用いて式(9)を式(11)のように書き換えることができる。
H=−(R13/R12)/[1+{1/ωo+(R12+R13)/(R12・ωgb)}s
+{1/(ωo・ωgb)}s2] 式(11)
式(11)は、2次のフィルタ特性を表す伝達関数でありこのフィルタのQ値は式(12)で表される。
Q=(ωo・ωgb)1/2/[{(R12+R13)/R12}・ωo+ωgb]
=1/[{(R12+R13)/R12}・(ωo/ωgb)1/2+(ωgb/ωo)1/2]
式(12)
また、式(12)において、
M=(ωo/ωgb) 式(13)
とおいて、Q値を表す式(12)をMで微分すると、式(14)を得る。
dQ/dM=−{(R12+R13)/R12−1/M}
/2・{(R12+R13)/R12・M1/2+M-1/2}・M1/2 式(14)
【0012】
式(12)、(14)からもわかるように、Q値はアクティブフィルタのカットオフ周波数と演算増幅器11のGB積に依存していて、特に両者の比を示すMに強く依存する。しかも、Mがゼロでなく、また無限大でない中間値の場合にQ値は大きく変動する。すなわち、フィルタカットオフ周波数と演算増幅器のGB積の比が比較的近い場合、フィルタの特性を決める抵抗値R12、R13あるいは容量値C14の変動が、カットオフ周波数の変動をもたらすと同時にQ値を変動させる。
【0013】
設計値に対してQ値が変動するということは、フィルタのカットオフ周波数付近でフィルタ周波数特性を示す波形の形状(以下、フィルタ周波数特性形状とも記す)に変動をもたらすことになる。このようなフィルタ周波数特性形状の変動は、高次フィルタにおける通過帯域の平坦性を著しく損なうことになるという問題を生じる。
【0014】
次に、演算増幅器のGB積について図8の演算増幅器を用いて説明する。図8は、図7のアクティブフィルタに用いられた演算増幅器11を説明するための図である。演算増幅器11は、入力MOSトランジスタ対として動作するMOSトランジスタ21、22と、ロードMOSトランジスタ対として動作するMOSトランジスタ23、24と、MOSトランジスタ21、22へ電流を供給するための電流源として動作し、電流源の電流値がゲート端子35からのフィルタ制御信号で制御されるMOSトランジスタ25から構成される差動増幅回路と、MOSトランジスタ26、27からなる出力増幅回路と、さらに抵抗素子28、位相補償容量素子29からなる位相補償回路と、からなる演算増幅器回路である。
【0015】
また、MOSトランジスタ25の電流値を制御するためのフィルタ制御信号は、バイアス回路300で生成される。バイアス回路300に用いるバイアス回路を、典型的なバイアス回路として頻繁に用いられる図9の回路を用いて説明する。
図9に示したバイアス回路300では、MOSトランジスタ120のドレインに接続される端子122と、抵抗素子121の一方の端子とが接続されている。このようなバイアス回路300では、抵抗素子121の両端子間の電圧を抵抗素子121の抵抗値で割った値の電流がMOSトランジスタ120に流れる。抵抗素子121の両端子間の電圧はほぼ一定であるから、MOSトランジスタ120に流れる電流はほぼ一定となる。
【0016】
バイアス回路300のMOSトランジスタ120と図8に示したMOSトランジスタ25とは、カレントミラーを形成している。このため、MOSトランジスタ25にもほぼ一定の電流が流れる。後に述べるように、演算増幅器のGB積は、MOSトランジスタのK=(1/2)・μn・Cox・(W/L)によって表されるK値と、電流の積の平方根を2倍し、図8に示した位相補償容量素子29の容量値C1で割った値となる。K値は、MOSトランジスタの性能を表すパラメータによって決まるもので、フィルタのカットオフ周波数を決めるパラメータとは無関係である。このため従来のよく知られている演算増幅器においては、式(13)で表されるようなフィルタカットオフ周波数ωoと演算増幅器のGB積ωgbの比が一定にならない。
【0017】
次に、2次フィルタの例としてマルチフィードバックフィルタを説明する。上記した図7のアクティブフィルタは1次フィルタであったが、図10は、マルチフィードバックフィルタを示した図である。図10に示したアクティブフィルタは、次数が2次であり、演算増幅器81、抵抗素子82、83、84、容量素子85、86からなる。ここで抵抗素子82、83、84の抵抗値をそれぞれR82、R83、R84、容量素子85、86の容量値をC85、C86とする。入力端子88に入力信号電圧V88を与えることにより、出力端子89から出力信号電圧V89が出力される。
【0018】
演算増幅器81の帯域が十分高い場合、入力電圧V88に対する出力電圧V89の比として表されるフィルタの伝達関数H2(s)は、式(15)のように記述できる。なお、この点は、例えば、(文献CARSON CHEN著、「Active Filter Design」40−47ページ、Hayden Book Company,Inc. 出版)に記載されているように公知であるから、これ以上の説明を省く。
【0019】
H2(s)=V89/V88=G2/{1+(1/ωo2・Q2)s+s2/ωo22}
式(15)
ここで、G2はアクティブフィルタのゲインであり、式(16)によって表される。ωo2はアクティブフィルタのカットオフ周波数であり、式(17)によって表される。また、Q2はアクティブフィルタのQ値であり、式(18)によって表される。
G2=−R84/R82 式(16)
ωo2=1/(R83・R84・C85・C86)1/2 式(17)
Q2=R82(C85・R83・R84)1/2
/(R82・R83+R83・R84+R84・R82)・C861/2 式(18)
【0020】
このように、図10に示したアクティブフィルタは、抵抗素子82、83、84と容量素子85、86の値を適当に選ぶことによって、式(15)で示されるように任意の特性のフィルタを実現できる。例えば、図10に示したアクティブフィルタでカットオフ周波数を高くするには、式(17)からもわかるように、抵抗値R83、R84と容量値C85、C86の積を小さくすればよい。
【0021】
しかしながら、式(17)で表されるアクティブフィルタのカットオフ周波数が演算増幅器の帯域に近づくと、アクティブフィルタのカットオフ周波数は演算増幅器11の帯域の影響を受けるので、式(17)で表せなくなる。このことを示すために、図7において演算増幅器の帯域の影響を含んだ伝達関数の式(7)を導いたときと同様に、計算によって図10のフィルタの伝達関数H3(s)を求める。伝達関数H3(s)を求めるには、先ず、端子91、及び端子93に関してキルヒホッフの法則を適用し、式(19)及び式(20)求める。
(V93―V88)/R82+sC85・V93+(V93−V91)/R83
+(V93−V89)/R84=0 式(19)
(V91−V93)/R83+sC86・(V91−V89)=0 式(20)
【0022】
ここで、V89はフィルタの出力端子89の出力電圧であり、また演算増幅器81の出力電圧でもある。V91は演算増幅器81の反転入力端子91の電圧、V88はフィルタの入力端子88の入力電圧、V93は端子93の電圧である。また、演算増幅器81の反転入力端子91の電圧V91と演算増幅器81の出力端子89の出力電圧V89の関係は演算増幅器の伝達関数を用いて式(21)のように表すことができる。
V89=−A(s)・V91 式(21)
式(19)、式(20)及び式(21)からV93とV91を消去して、入力電圧V88に対する出力電圧V89の比、すなわちフィルタの伝達関数H3(s)=V89/V88を式(22)のように求めることができる。
H3(s)=−1/R82/R83
/[{1/R83/A(s)+s・C86/A(s)+s・C86}
・{1/R82+s・C85+1/R83+1/R84}
−1/R832/A(s)+1/R83/R84] 式(22)
【0023】
演算増幅器の伝達関数A(s)は、図7のフィルタで計算した時と同様に式(8)の1ポールモデルで表すことができる。式(22)に式(8)を代入して計算することにより、演算増幅器81の帯域を考慮に入れたフィルタ伝達関数H3(s)は、式(23)のように示される。
なお、図10のフィルタは3つの抵抗素子R82、R83、R84と2つの容量素子C85、C86からなり、フィルタのパラメータとしては冗長であるため、式(23)においては、R82=R83=R84=R20としている。
H3(s)=−1/[1+{3・C86・R20+(2/ωgb)}s
+{R202・C85・C86+(3・C86・R20+C85・R20)/ωgb}s2
+{(C85・C86・R202)/ωgb}s3] 式(23)
【0024】
式(23)中のGB積ωgbは、前記した式(10)で表されるGB積である。演算増幅器81の帯域の影響を取り入れた伝達関数である式(23)において、演算増幅器81の帯域が十分高い場合、すなわちGB積ωgbが無限大であるとすると、式(23)は式(15)に一致することがわかる。逆に、GB積ωgbが小さくなればなるほど式(23)から得られるフィルタ特性は、式(15)から得られるフィルタ特性から外れていく。
【0025】
図10に示したアクティブフィルタの伝達関数を示す式(23)を解析することにより、図7の場合と同様にフィルタのQ値が演算増幅器のGB積とフィルタのカットオフ周波数の比に依存しており、この比が無限大から1に接近することで、フィルタのQ値は大きく変動することを示すことができる。ただし、式(23)はsの3次関数であるため、ωgb>ωoという条件の元で式(23)をテーラー展開による近似計算をすることで、フィルタのQ値を式(24)のように示すことができる。
Q=Qo/β 式(24)
ただし、式(24)中において、Qoは、演算増幅器の帯域がアクティブフィルタのカットオフ周波数に対して十分高い時のQ値で具体的には式(18)によって表される。またβは式(25)のように表される。
β=1+{1+(M−Qo)(1−3・M・Qo)
/(6・M・Qo2+2・M2Qo−2・M+Qo)}/M 式(25)
【0026】
ここで、Mは式(13)で与えられているように、フィルタのカットオフ周波数ωoと演算増幅器81のGB積ωgbの比である。演算増幅器81のGB積ωgbがフィルタのカットオフ周波数に比べて十分大きい場合、M=0となるので、式(25)よりβ=1となる。β=1の場合、式(24)よりフィルタのQ値はGB積ωgbが十分高い場合の値Qoと一致していることがわかる。
【0027】
また、逆に、フィルタのカットオフ周波数ωoに比べてGB積ωgbが大きくない場合、Mは0とならず、フィルタのQ値はフィルタのカットオフ周波数ωoとGB積ωgbの比に依存することがわかる。このとき、例えば、演算増幅器81のGB積が一定であっても、フィルタのカットオフ周波数が抵抗値及び容量値の変動で変化すると、Q値もまた変化する。
【0028】
図11は、SPICEシミュレーションによって求めた図10のアクティブフィルタの周波数特性を示す波形を示した図である。図11の横軸は周波数、縦軸はフィルタのゲイン(=フィルタ伝達特性の絶対値に相当する)を示す。図11は、例えばフィルタカットオフ周波数と演算増幅器81のGB積の比が比較的近い場合、Q値が2.6のフィルタにおいて、図10のアクティブフィルタの全ての抵抗素子82、83、84の抵抗値R82、R83、R84を設計中央値に対して±15%変動させて、また、同時に全ての容量素子85、86の容量値C85、C86を設計中央値に対して±10%変動させた場合の周波数特性を表している。
【0029】
図11中の曲線Aで示した特性(特性A)は設計中央値のもので、曲線Bで示した特性(特性B)は抵抗値R82、R83、R84と容量値C85、C86が最も大きくなった場合の周波数特性である。また、曲線Cで示した特性(特性C)は抵抗値R82、R83、R84と容量値C85、C86が最も小さくなった場合の周波数特性である。図11から、図10に示したアクティブフィルタのピーク値は、抵抗値R82、R83、R84、容量値C85、C86の変動によって約±0.7dB変化していることがわかる。
【0030】
すなわち、図7の1次フィルタで説明したように、フィルタのQ値はGB積あるいはフィルタのカットオフ周波数の変動によって変化し、その結果フィルタのカットオフ周波数付近でフィルタ周波数特性形状が変化する。このようなフィルタ周波数特性形状の変動は、高次フィルタにおける通過帯域の平坦性を著しく損なうことになるという問題を引き起こす。
【0031】
なお、演算増幅器のGB積がフィルタカットオフ周波数に比べて十分高い場合は、SPICEシミュレーションにおいてもフィルタのQ値に変化はみられない。このように、Q値はフィルタカットオフ周波数と演算増幅器のGB積に依存していて、特に両者の比を示すMに強く依存することが計算式(25)だけでなくシミュレーションによっても確認できる。
【0032】
本発明は、このような点に鑑みてなされたものであり、演算増幅器のGB積がフィルタのカットオフ周波数に比較的近い値であって、かつフィルタの特性に影響をもたらす抵抗値、容量値が変動するような場合でも、フィルタのQ値が変動することがないアクティブフィルタを提供することを目的とする。
【課題を解決するための手段】
【0033】
以上の課題を解決するため、本発明のアクティブフィルタは、入力MOSトランジスタが第1導電型のMOSトランジスタである演算増幅器(例えば図1、図5に示した演算増幅器101、図4に示した演算増幅器)と、フィルタ用抵抗素子(例えば図1に示した抵抗素子12、13、例えば図5に示した抵抗素子82、83、84)と、フィルタ用容量素子(例えば図1に示した容量素子14、例えば図5に示した容量素子85、86)と、前記演算増幅器のGB積を制御するフィルタ制御信号を生成するバイアス回路(例えば図2、3に示したバイアス回路30)と、を含むアクティブフィルタにおいて、前記バイアス回路は、自己のドレインとゲートが接続される第1導電型の第1MOSトランジスタ(例えば図3に示したMOSトランジスタ41)と、当該第1MOSトランジスタとゲート同士が接続される第1導電型の第2MOSトランジスタ(例えば図3に示したMOSトランジスタ42)と、からなる第1MOSトランジスタ対と、前記第1MOSトランジスタとドレイン同士が接続される第2導電型の第3MOSトランジスタ(例えば図3に示したMOSトランジスタ43)と、自己のドレインとゲートが接続されると共に、前記第3MOSトランジスタとゲート同士が接続され、前記第2MOSトランジスタとドレイン同士が接続される第2導電型を有する第4MOSトランジスタ(例えば図3に示したMOSトランジスタ44)と、からなる第2MOSトランジスタ対と、前記第1MOSトランジスタ、前記第2MOSトランジスタのうちのいずれか1つのソースに接続される第1抵抗素子(例えば図3に示した抵抗素子45)と、前記第1MOSトランジスタのドレインに接続される第1出力端子(例えば図3に示した出力端子46)、前記第4MOSトランジスタのドレインに接続される第2出力端子(例えば図3に示した出力端子47)の少なくとも一方と、を含み、前記第1出力端子または前記第2出力端子から、前記フィルタ制御信号が出力され、前記第1抵抗素子は、前記フィルタ用抵抗素子と同じプロセス条件で製造され、前記演算増幅器は位相補償容量素子(例えば図2に示した位相補償容量素子29、例えば図4に示した位相補償容量素子61)を有しており、当該位相補償容量素子は前記フィルタ用容量素子と同じプロセス条件で製造されていることを特徴とする。
【0034】
また、本発明のアクティブフィルタは、上記した発明において、前記フィルタ用抵抗素子のうち、第1フィルタ用抵抗素子(例えば図1に示した抵抗素子12)がアクティブフィルタの入力端子と前記演算増幅器の反転入力端子との間に接続され、第2フィルタ用抵抗素子(例えば図1に示した抵抗素子13)が前記演算増幅器の反転入力端子と出力端子との間に接続され、前記フィルタ用容量素子(例えば図1に示した容量素子14)は前記演算増幅器の反転入力端子と出力端子との間に前記第2抵抗素子と並列に接続されることが望ましい。
【0035】
また、本発明のアクティブフィルタは、上記した発明において、前記演算増幅器が、互いにソース同士が接続される第1導電型の第5MOSトランジスタ(例えば図2に示したMOSトランジスタ21)及び第6MOSトランジスタ(例えば図2に示したMOSトランジスタ22)から構成される入力MOSトランジスタ対と、前記第5MOSトランジスタとドレイン同士が接続される第2導電型の第7MOSトランジスタ(例えば図2に示したMOSトランジスタ23)及び前記第6MOSトランジスタとドレイン同士が接続される第2導電型の第8MOSトランジスタ(例えば図2に示したMOSトランジスタ24)から構成されるロードMOSトランジスタ対と、前記入力MOSトランジスタ対のソースに電流を供給する第1の導電型の電流源MOSトランジスタ(例えば図2に示したMOSトランジスタ25)と、を含む差動増幅回路と、前記第6MOSトランジスタ及び前記第8MOSトランジスタのドレインに自己のゲートが接続される第2導電型の第9MOSトランジスタ(例えば図2に示したMOSトランジスタ26)と、前記第9MOSトランジスタのドレインに自己のドレインが接続される第1の導電型の第10MOSトランジスタ(例えば図2に示したMOSトランジスタ27)と、を含む出力増幅回路と、前記第6MOSトランジスタのドレインと、前記第8MOSトランジスタのドレインと、前記位相補償容量素子と接続される第2抵抗素子(例えば図2に示した抵抗素子28)と、前記位相補償容量素子とを含む位相補償回路と、を含み、前記バイアス回路は、前記電流源MOSトランジスタのゲートに前記フィルタ制御信号を印加することが望ましい。
【0036】
また、本発明のアクティブフィルタは、上記した発明において、前記フィルタ用抵抗素子と前記第1抵抗素子とが同一基板上で作成された抵抗素子であり、前記位相補償容量素子と前記フィルタ用容量素子とが同一基板上で作成された容量素子であることが望ましい。
また、本発明のアクティブフィルタは、半導体上に形成された抵抗素子、容量素子、演算増幅器素子とから構成されるアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比が一定となっていることを特徴とする。
【発明の効果】
【0037】
本発明によれば、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比を常に一定にすることができるので、例えアクティブフィルタに設けられた抵抗素子の抵抗値と容量素子の容量値の積が変動しても、フィルタのQ値は変動することがない。このため抵抗値と容量値の積が変動することで、フィルタ特性が周波数軸方向に変動することがあってもフィルタ周波数特性の形状は変化しない。この効果は、高次フィルタすなわち通過域リップルが平坦な特性を実現するような場合に格別に有用である。
【0038】
つまり、本発明のアクティブフィルタのカットオフ周波数と演算増幅器のGB積の比はいつも一定であるので、フィルタ周波数特性変動をもたらすことなく、演算増幅器の帯域を小さくすることができる。
このようなアクティブフィルタを使用すれば、演算増幅器の帯域を従来のアクティブフィルタに比べて格段に低くすることができるので、演算増幅器の低消費電流化が達成できる。また、演算増幅器のGB積を大きくしなくても、アクティブフィルタのカットオフ周波数を従来のものより高くすることができるし、従来なら演算増幅器のGB積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【図面の簡単な説明】
【0039】
【図1】本発明の実施形態1のアクティブフィルタを説明するための回路図である。
【図2】本発明の実施形態1に使用する演算増幅器を説明するための回路図である。
【図3】本発明の実施形態1に使用する演算増幅器のバイアス回路を説明するための回路図である。
【図4】本発明の実施形態1に使用する別の演算増幅器を説明するための回路図である。
【図5】本発明の実施形態2のアクティブフィルタを説明するための回路図である。
【図6】本発明の実施形態2のアクティブフィルタの周波数特性図である。
【図7】従来のアクティブフィルタを説明するための回路図である。
【図8】図7のアクティブフィルタに用いる演算増幅器を説明するための回路図である。
【図9】図8の演算増幅器に用いるバイアス回路を説明するための回路図である。
【図10】従来の2次アクティブフィルタを説明するための回路図である。
【図11】図10のアクティブフィルタの周波数特性図である。
【発明を実施するための形態】
【0040】
以下、本発明の実施形態1、実施形態2のアクティブフィルタについて、図面を用いて説明する。
(実施形態1)
図1は、本発明の実施形態1のアクティブフィルタを説明するための図である。図1において、図7に示した構成と同様の構成には図7と同様の符号を付す。すなわち、図1のアクティブフィルタは、演算増幅器101、演算増幅器101の反転入力端子108と出力端子107との間に接続される抵抗素子13、抵抗素子13と並列に接続される容量素子14と、反転入力端子108に一方の端子が接続される抵抗素子12と、を含んでいる。抵抗素子12の他方の端子は入力端子16に接続される。また、演算増幅器101の出力端子107は、出力端子17に接続され、非反転入力端子109には基準電圧が印加されている。
【0041】
実施形態1のアクティブフィルタは、このようなアクティブフィルタの構成のうち演算増幅器101だけが図7に示したアクティブフィルタと相違している。以下、演算増幅器101について詳細に説明する。
図2は、演算増幅器101をより詳細に説明するための図である。演算増幅器101は、入力MOSトランジスタ対として動作するn型のMOSトランジスタ21、22と、ロードMOSトランジスタ対として動作するp型のMOSトランジスタ23、24と、MOSトランジスタ21、22へ電流を供給するための電流源として動作し、電流源の電流値をゲート端子35からのフィルタ制御信号で制御されるn型のMOSトランジスタ25と、から構成される差動増幅回路と、p型のMOSトランジスタ26、n型のMOSトランジスタ27からなる出力増幅回路と、抵抗素子28と、位相補償容量素子29(容量値C1)とからなる位相補償回路と、を含む演算増幅器である。
【0042】
MOSトランジスタ21のソースとMOSトランジスタ22のソースは、互いに接続されるとともに、MOSトランジスタ25のドレインと接続されて電流の供給を受けている。MOSトランジスタ25のゲート端子35には、バイアス回路30が接続されている。
MOSトランジスタ21のドレインはMOSトランジスタ23のドレインに、MOSトランジスタ22のドレインはMOSトランジスタ24のドレインに接続される。また、MOSトランジスタ21のドレインは、MOSトランジスタ23、24のゲートに接続されている。MOSトランジスタ24のドレインは、MOSトランジスタ26のゲート及び抵抗素子28の一の端子に接続されている。さらに、MOSトランジスタ21のゲート端子31は、演算増幅器の反転入力端子であり、図1の端子108に対応する。またMOSトランジスタ22のゲート端子32は、演算増幅器の非反転入力端子であり、図1の端子109に対応する。
【0043】
また、抵抗素子28の他方の端子には位相補償容量素子29が接続され、位相補償容量素子29の抵抗素子28と接続されない側の端子がMOSトランジスタ26のドレイン及びMOSトランジスタ27のドレインに接続される。MOSトランジスタ26、27のドレインは出力端子34に接続され、接続端子34は、図1に示した演算増幅器の出力端子107に対応する。
【0044】
MOSトランジスタ25の電流値を制御するためのフィルタ制御信号は、バイアス回路30で生成される。図3は、バイアス回路30に用いるバイアス回路を説明するための図である。バイアス回路30は、ドレインとゲートが接続されるn型のMOSトランジスタ41と、MOSトランジスタ41とゲート同士が接続されるn型のMOSトランジスタ42とからなるMOSトランジスタ対と、MOSトランジスタ41とドレイン同士が接続されるp型のMOSトランジスタ43と、ドレインとゲートが接続されると共に、MOSトランジスタ43とゲート同士が接続され、MOSトランジスタ42とドレイン同士が接続されるp型のMOSトランジスタ44と、からなるMOSトランジスタ対と、MOSトランジスタ42のソースに接続される抵抗素子45(抵抗値R1)と、MOSトランジスタ41のドレインに接続される出力端子46、MOSトランジスタ44のドレインに接続される出力端子47の少なくとも一方と、を含んでいる。
【0045】
出力端子46または出力端子47からはフィルタ制御信号が出力され、抵抗素子45は、図1に示した抵抗素子12、13と同じプロセス条件で製造されている。なお、抵抗素子の「プロセス条件」とは、抵抗素子が作成された工程の種別や製造、加工の条件(不純物濃度や酸化膜厚等)が等しいことをいい、抵抗素子のサイズの異同は問わないものとする。なお、実施形態1では、同一のプロセス条件で作成された抵抗素子を、「種類が同じ」とも記すものとする。
【0046】
例えば、抵抗素子45、抵抗素子12、13としてトランジスタが用いられる場合、このトランジスタの製造プロセスやプロセス条件が等しければトランジスタのサイズが異なっていても抵抗素子45、抵抗素子12、13は同じ種類の抵抗素子である。また、例えば、抵抗素子45、抵抗素子12、13としてポリシリコン等の導電層が用いられる場合、導電層の製造プロセスやプロセス条件が等しければ、導電層のサイズが異なっていても抵抗素子45、抵抗素子12、13は同じ種類の抵抗素子である。実施形態1では、同じ種類の抵抗素子に、同一のウェハ上に形成された抵抗素子を用いることが特に望ましい。
【0047】
すなわち、図3に示したバイアス回路30では、MOSトランジスタ44のソースは正の電源端子Vddに接続され、ゲートとドレインとが接続され、互いに接続されたゲートとドレインとが、さらに、MOSトランジスタ43のゲートに接続されている。また、MOSトランジスタ43では、ソースが正電源端子Vddに接続されて、ドレインがMOSトランジスタ41のドレイン及びゲートに接続されている。さらに、MOSトランジスタ43のドレインは、MOSトランジスタ42のゲートに接続されている。
【0048】
また、MOSトランジスタ41のソースは、負の電源端子Vssに接続されている。MOSトランジスタ42のドレインは、MOSトランジスタ44のドレインと接続され、MOSトランジスタ42のソースは抵抗素子45の一方の端子に接続され、抵抗素子45の他方の端子は負の電源端子Vssに接続されている。抵抗素子45の抵抗値はR1である。
MOSトランジスタ43、44のトランジスタサイズ(チャネル長及びチャネル幅)は等しく、MOSトランジスタ41、42とのトランジスタサイズの比N(以下、トランジスタサイズ比N:Nは1より大きい任意の値)は、式(26)のように表される。
N=(W42/L42)/(W41/L41) 式(26)
【0049】
式(26)に示したW42、L42は、MOSトランジスタ42のチャネル幅、チャネル長で、W41、L41はMOSトランジスタ41のチャネル幅、チャネル長である。この場合、MOSトランジスタ41〜44に流れる電流I41は、式(27)のように表される。
I41=(N1/2−1)2/(N・K41・R12) 式(27)
【0050】
図3に示したバイアス回路30では、カレントミラー回路を構成するMOSトランジスタ43、44のトランジスタサイズが同じであるため、MOSトランジスタ43、44に流れる電流は等しい。それに伴って、MOSトランジスタ41、42に流れる電流も等しくなる。なお、このような原理は、例えば、非特許文献、「ROUBIK GREGORIAN, GABOR C. TEMES著 ANALOG MOS INTEGRATED CIRCUITS FOR SIGNAL PROCESSING,JOHN WILEY & SONS Inc. page 127-128.」に記載されているように周知である。このため、この内容についてはこれ以上の説明を省くものとする。なお、図3のバイアス回路において、抵抗素子45はMOSトランジスタ42のソースと負の電源端子Vssの間に接続されているが、MOSトランジスタ41のソースと負の電源端子Vssの間に接続しても式(27)で表される電流が得られる。ただし、この場合にはNは1より小さい値にする必要がある。図2の演算増幅器あるいは図4の演算増幅器の入力MOSトランジスタはNMOSトランジスタであったが、演算増幅器の入力MOSトランジスタとしてPMOSトランジスタが用いられている場合には、バイアス回路も図3において、抵抗素子45をMOSトランジスタ43あるいはMOSトランジスタ44のソースと正の電源端子Vddの間に接続して、さらにMOSトランジスタ41、42のサイズを同じにする一方、MOSトランジスタ43、44のサイズ比を1とは異なる値にすればよい。MOSトランジスタサイズ比は、抵抗素子45がソース端子に接続されているほうのMOSトランジスタのサイズが他方のMOSトランジスタサイズより大きくなるような任意の値にすればよい。この場合の式(27)に対応する電流の式は式(27)においてK41の代わりにK43に置き換えることで得ることができる。
【0051】
式(27)に示したK41は、式(28)によって与えられる。
K41=(1/2)・μn・Cox・(W41/L41) 式(28)
式(28)のμnはNMOSトランジスタの移動度、CoxはMOSトランジスタのゲート酸化膜の単位容量である。なお、上述したK43はK41を表す式(28)において、μnの代わりにPMOSトランジスタの移動度μpに、(W41/L41)の代わりにMOSトランジスタ43のサイズ(W43/L43)に置き換えたものになる。
【0052】
図3に示したバイアス回路の出力端子46は、図2に示したMOSトランジスタ25のゲート端子35に接続される。図3に示したMOSトランジスタ41と図2に示したMOSトランジスタ25とのトランジスタサイズ比が2である場合、MOSトランジスタ25の電流I25は、式(27)によって求められる電流I41の2倍になる。また、図2に示したMOSトランジスタ21、22に流れる電流の電流値I21はその半分、つまり電流I41になる。
【0053】
図2に示したMOSトランジスタ21、またはMOSトランジスタ22のgm値であるgm1は、以下の式(29)のように表すことができる。
gm1=2(K21・I21)1/2 式(29)
式(29)のI21は、式(27)によって求められる電流I41に等しい。また、式(29)中のK21は、式(30)によって求められる。
K21=(1/2)・μn・Cox・(W21/L21) 式(30)
式(30)、式(27)を式(29)に代入すると、式(31)が得られる。
gm1=(2/R1)・[{(W21/L21)/(W41/L41)}
・{(N1/2−1)2/N}]1/2 式(31)
【0054】
図2に示す演算増幅器のGB積ωgbは、式(32)に示すようにMOSトランジスタ21またはMOSトランジスタ22のgm値(両者とも同じ値である)を位相補償容量素子29の容量値C1で割ることで得られる。
ωgb=gm1/C1 式(32)
なお、このような原理は、例えば、非特許文献、「PHILLIP E. ALLEN, DOUGLAS R. HOLBERG著 CMOS ANALOG CIRCUIT DESIGN, HOLT RINEHART AND WINSTON, INC. page 379-381.」に記載されているように周知である。
式(32)に式(31)を代入することにより、GB積ωgbは式(33)のように表すことができる。ただし、式(33)中のAは式(34)で与えられる。
【0055】
ωgb=A・{2/(R1・C1)} 式(33)
A=[{(W21/L21)/(W41/L41)}・{(N1/2−1)2/N}]1/2
式(34)
【0056】
式(34)中のAは一定値であるので、GB積ωgbは図3のバイアス回路の抵抗素子45の抵抗値R1と演算増幅器101の位相補償容量素子29の容量値C1の積に反比例する。ここで、抵抗素子45が図1に示したアクティブフィルタの抵抗素子12、13と同じプロセス条件、位相補償容量素子29が容量素子14と同じプロセス条件で製造されたものであるならば、式(3)と見比べてみればわかるように、図2の演算増幅器101のGB積は、図1のアクティブフィルタのカットオフ周波数に正確に比例する。
【0057】
なお、容量素子の「プロセス条件」とは、容量素子が作成された工程の種別や製造、加工の条件(不純物濃度や酸化膜厚等)が等しいことをいい、容量素子のサイズの異同は問わないものとする。なお、実施形態1では、同一のプロセス条件で作成された容量素子を、「種類が同じ」とも記すものとする。
【0058】
例えば、位相補償容量素子29、容量素子14として絶縁層の上下を導電層で挟み込むことで積層したキャパシタが用いられる場合、このキャパシタの製造プロセスやプロセス条件が等しければキャパシタのサイズが異なっていても位相補償容量素子29、容量素子14は同じ種類の容量素子である。実施形態1では、容量素子にあっても、同じ種類の素子に同一のウェハ上に形成された容量素子を用いることが特に望ましい。
【0059】
すなわち、式(13)で与えられるフィルタのカットオフ周波数ωoと演算増幅器101のGB積ωgbの比であるMも一定であるので、式(12)よりアクティブフィルタに用いられている抵抗素子の抵抗値や容量素子の容量値が変化したとしてもアクティブフィルタのQ値が変動することはない。
したがって、実施形態1によれば、アクティブフィルタのカットオフ周波数と演算増幅器101のGB積の比がいつも一定であるので、例えアクティブフィルタが備える抵抗素子の抵抗値と容量素子の容量値との積が変動しても、アクティブフィルタのQ値は変動することがない。このため抵抗値と容量値の積が変動することにより、フィルタ特性が周波数軸方向に変動することがあってもフィルタ周波数特性形状は変化しない。この効果は、アクティブフィルタが高次フィルタ、すなわち通過域リップルが平坦な特性を実現するような場合に特に有用である。
【0060】
つまり、実施形態1では、アクティブフィルタのカットオフ周波数と演算増幅器101のGB積の比がいつも一定であるので、アクティブフィルタのフィルタ周波数特性が変動することなく、演算増幅器101の帯域を小さくすることができる。このようなアクティブフィルタを使用すれば、演算増幅器101の帯域を従来のアクティブフィルタよりも格段に低くすることができる。このため、実施形態1では、演算増幅器101の低消費電流化、または演算増幅器101のGB積を大きくしなくてもアクティブフィルタのカットオフ周波数を従来のものより高くすることができる。このような実施形態1によれば、従来のアクティブフィルタでは演算増幅器のGB積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【0061】
(変形例)
図4は、図1に示す実施形態1のアクティブフィルタに使用される演算増幅器101の代わりに用いられる別の演算増幅器102の回路を例示した図である。図4に示した演算増幅器102は、入力MOSトランジスタ対として動作するMOSトランジスタ50、51と、電流源トランジスタ対として動作するMOSトランジスタ53、54と、カスコードMOSトランジスタとして動作するMOSトランジスタ55、56と、ロードMOSトランジスタ対として動作するMOSトランジスタ57、58と、MOSトランジスタ50、51へ電流を供給するための電流源として動作し、電流源の電流値をゲート端子69からのフィルタ制御信号で制御されるMOSトランジスタ52と、から構成される差動増幅回路と、MOSトランジスタ59、60から構成される出力増幅回路と、抵抗素子62、位相補償容量素子61からなる位相補償回路と、を含む演算増幅器である。またMOSトランジスタ52の電流値を制御するためのフィルタ制御信号は、図3に示したバイアス回路30で生成される。
【0062】
MOSトランジスタ50のソースとMOSトランジスタ51のソースは、互いに接続されるとともに、MOSトランジスタ52のドレインと接続されて電流の供給を受けている。MOSトランジスタ52のゲート端子69には、バイアス回路30が接続されている。
MOSトランジスタ50のドレインは、MOSトランジスタ53のドレインとMOSトランジスタ55のソースに、MOSトランジスタ51のドレインはMOSトランジスタ54のドレインとMOSトランジスタ56のソースに接続される。MOSトランジスタ55、56は互いにゲート同士が接続されていて、MOSトランジスタ55のドレインはMOSトランジスタ57のドレインとゲートに、MOSトランジスタ56のドレインはMOSトランジスタ58のドレインにそれぞれ接続されている。
【0063】
MOSトランジスタ56、58のドレインは、MOSトランジスタ59のゲート及び抵抗素子62(抵抗値R)の一端に接続され、抵抗素子62の他方の端子には位相補償容量素子61(容量値C2)が接続され、位相補償容量素子61の抵抗素子62と接続されない側の端子がMOSトランジスタ59のドレイン及びMOSトランジスタ60のドレインに接続される。MOSトランジスタ59、60のドレインは出力端子64に接続され、接続端子64は、図1に示した出力端子17に接続されている。MOSトランジスタ52、57、58、59のソースには基準電源端子Vssに接続され、MOSトランジスタ53、54、60のソースには正電源端子Vddに接続されている。
【0064】
図3に示したバイアス回路の出力端子46は、図4に示したMOSトランジスタ52のゲート端子69に接続される。図3に示したMOSトランジスタ41と図4に示したMOSトランジスタ52とのトランジスタサイズ比が2である場合、MOSトランジスタ52の電流I52は、式(27)によって求められる電流I41の2倍になる。また、図4に示したMOSトランジスタ50、51に流れる電流の電流値I50はその半分、つまり電流I41になる。
【0065】
図4に示したMOSトランジスタ50、またはMOSトランジスタ51のgm値であるgm50は、以下の式(35)のように表すことができる。
gm50=2(K50・I50)1/2 式(35)
式(35)の電流I50は、式(27)によって求められる電流I41に等しい。また、式(35)中のK50は、式(36)によって与えられる。
K50=(1/2)・μn・Cox・(W50/L50) 式(36)
式(36)、式(27)を式(35)に代入すると、式(37)が得られる。
gm50=(2/R1)・[{(W50/L50)/(W41/L41)}
・{(N1/2−1)2/N}]1/2 式(37)
図4に示す演算増幅器のGB積ωgbは、式(38)に示すように、MOSトランジスタ50またはMOSトランジスタ51のgm値(両者とも同じ値である)を位相補償容量素子61の容量値C2で割ることによって求められる。
ωgb=gm50/C2 式(38)
式(38)に式(37)を代入することで、GB積ωgbは式(39)のように表すことができる。ただし、式(39)中のAは式(40)で与えられる。
ωgb=A1・{2/(R1・C2)} 式(39)
A1=[{(W50/L50)/(W41/L41)}・{(N1/2−1)2/N}]1/2
式(40)
【0066】
A1は一定値であるので、GB積ωgbは図3のバイアス回路の抵抗素子45の抵抗値R1と、演算増幅器102の位相補償容量素子61の容量値C2の積に反比例する。ここで、抵抗素子45及び位相補償容量素子61が、図1のアクティブフィルタ101の抵抗素子12、13ならびに容量素子14と同じ種類のものであるならば、式(3)と見比べてみればわかるように、図4の演算増幅器102のGB積ωgbは、図1のアクティブフィルタのカットオフ周波数に正確に比例する。
【0067】
すなわち、式(13)で与えられるフィルタのカットオフ周波数ωoと演算増幅器のGB積ωgbの比であるMも一定であるので、式(12)より、アクティブフィルタに用いられる抵抗素子の抵抗値及び容量素子の容量値が変化したとしても、アクティブフィルタのQ値が変動することはない。
以上説明した実施形態1によれば、演算増幅器のGB積ωgbがフィルタのカットオフ周波数ωoに常に比例するため、図1のアクティブフィルタに図2に示した演算増幅器101を用いても、図4の演算増幅器102を用いても、同様の効果を発揮する。したがって、実施形態1は、図2、図4に示した演算増幅器以外の演算増幅器を用いた場合にも、MOSトランジスタ21、22またはMOSトランジスタ50、51に流れる電流が図3に示したバイアス回路30から供給されるような場合には、MOSトランジスタ21、22またはMOSトランジスタ50、51のgm値が式(31)あるいは式(37)で与えられるので、フィルタのカットオフ周波数ωoが変化してもQ値が変動することはない。
【0068】
このような実施形態1によれば、アクティブフィルタに用いられる演算増幅器の帯域を従来の場合に比べて格段に低くすることができるので、演算増幅器の低消費電流化が達成できる。また、演算増幅器のGB積を大きくしなくてもアクティブフィルタのカットオフ周波数を従来のものより高くすることができるので、従来なら演算増幅器のGB積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【0069】
(実施形態2)
次に、実施形態2のアクティブフィルタを説明する。図5は、実施形態2のアクティブフィルタを説明するための図である。実施形態2のアクティブフィルタは、実施形態1のアクティブフィルタの次数が1次であったのに対し、図5に示すような2次のアクティブフィルタである点で実施形態1と相違する。図5に示した実施形態2のアクティブフィルタの構成は、演算増幅器に実施形態1で説明した図2の演算増幅器101を用いること以外は従来の図10に示したアクティブフィルタと全て同じである。このため、図5において、図10に示したアクティブフィルタと同一の構成には同一の符号を付してその説明を一部略すものとする。
【0070】
すなわち、図5に示したアクティブフィルタは、演算増幅器101、抵抗素子82、83、84、容量素子85、86からなる。抵抗素子82の一端は入力端子88に接続されていて、抵抗素子82の他端には抵抗素子84、83、容量素子85が接続されている。抵抗素子82、84、83及び容量素子83の接続点を図中に符号93を付して示す。抵抗素子83の接続点93と接続されない端子は、演算増幅器101の反転入力端子91に接続されている。また、演算増幅器101の出力端子92と接続点93との間には、抵抗素子84が接続され、演算増幅器101の出力端子92と演算増幅器101の反転入力端子91との間には、容量素子86が接続される。演算増幅器101の出力端子92は、アクティブフィルタの出力端子89に接続される。演算増幅器101の非反転入力端子90は、アナロググランド端子に接続されている。
【0071】
図5のアクティブフィルタの演算増幅器の帯域影響を考慮に入れた伝達関数は、式(23)で与えられる。式(23)はsの3次式であるため、ωgb>ωoという条件の元で式(23)をテーラー展開による近似計算をすることで、フィルタのQ値を式(24)のように示すことができる。
図2に示した演算増幅器のGB積ωgbは、式(33)を用いて表すことができる。先に述べたように、式(33)、式(34)によるとAは一定値であるので、GB積ωgbは図3に示したバイアス回路30の抵抗素子45の抵抗値R1と演算増幅器101の位相補償容量素子29の容量値C1の積に反比例する。ここで、図3の抵抗素子45が図5のアクティブフィルタの抵抗素子82〜84と同じ種類の素子であり、図2の位相補償容量素子29が図5の容量素子85、86と同じ種類のものであるならば、式(17)と見比べてみればわかるように、図2の演算増幅器101のGB積ωgbは、図1のアクティブフィルタのカットオフ周波数ωoに正確に比例する。すなわち、式(13)で与えられるフィルタのカットオフ周波数ωoと演算増幅器のGB積ωgbの比を示すMが一定であるので、式(24)、式(25)より、アクティブフィルタに用いている抵抗素子の抵抗値及び容量素子の容量値が変化したとしてもフィルタのQ値が変動することはない。
【0072】
図6は、図5のアクティブフィルタのSPICEシミュレーションによって得られた周波数特性を表している。図6は、図11と同様に、横軸が周波数で縦軸はフィルタのゲイン(=フィルタ伝達特性の絶対値に相当する)を示す。例えば、フィルタカットオフ周波数と演算増幅器のGB積の比が比較的近い場合、Q値が2.6のフィルタにおいて、図5のアクティブフィルタの全ての抵抗素子82、83、84の抵抗値R82、R83、R84を設計中央値に対して±15%変動させて、また同時に全ての容量素子85、86の容量値C85、C86を設計中央値に対して±10%変動させた場合の周波数特性を表している。
【0073】
図6中の曲線Dで示した特性(特性D)は設計中央値のもので、曲線Eで示した特性(特性E)は抵抗値R82、R83、R84と容量値C85、C86が最も大きくなった場合の周波数特性である。また、曲線Fで示した特性(特性F)は抵抗値R82、R83、R84と容量値C85、C86が最も小さくなった場合の周波数特性である。図6から、図5に示したアクティブフィルタのピーク値、すなわちQ値は、抵抗値R82、R83、R84、容量値C85、C86の変動があっても全く変化していないことがわかる。
【0074】
このように、実施形態2の2次のアクティブフィルタは、実施形態1の1次アクティブフィルタと同様に、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比がいつも一定であればフィルタのQ値が変動しないことが明らかである。さらに同様にしてこれら1次あるいは2次フィルタを組み合わせて得られる3次以上の高次フィルタの場合も、同様にして、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比がいつも一定であればフィルタのQ値が変動しないことを示すことができるが、より詳細な説明は省略する。
【0075】
なお、図5では、図1、2に示した演算増幅器101を用いているが、実施形態2はこのような構成に限定されるものではなく、図4に示した演算増幅器102を用いることができる。図4の演算増幅器102を用いた場合でも、図2の演算増幅器101を用いた場合と同様に、図3の抵抗素子45が図5に示した抵抗素子82、83、84と同じ種類であり、図4の位相補償容量素子61が図5のアクティブフィルタの容量素子85、86と同じ種類のものであるならば、式(17)と見比べてみればわかるように、図4の演算増幅器102のGB積は、図5のアクティブフィルタのカットオフ周波数に正確に比例する。
【0076】
すなわち、式(13)で与えられるアクティブフィルタのカットオフ周波数ωoと演算増幅器のGB積ωgbの比を示すMが一定であるので、式(24)、式(25)よりアクティブフィルタに用いられる抵抗素子の抵抗値及び容量素子の容量値が変化したとしてもフィルタのQ値が変動することはない。
このように、図5のアクティブフィルタに図2の演算増幅器101を用いても、図4の演算増幅器102を用いても、演算増幅器のGB積がフィルタのカットオフ周波数にいつも比例するので、同じ効果を発揮する。したがって、図2、図4以外の演算増幅器の場合にも、入力MOSトランジスタとして機能するMOSトランジスタ21、22またはMOSトランジスタ50、51に流れる電流が図3のバイアス回路30から供給されるような場合には、MOSトランジスタ21、22またはMOSトランジスタ50、51のgm値が式(31)あるいは式(37)で与えられるようになるので、フィルタカットオフ周波数ωoが変化してもQ値が変動することはない。
【0077】
なお、図5のアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数ωoと演算増幅器101の帯域の比が接近する場合、式(24)からもわかるように帯域が十分高い演算増幅器を用いた時のQ値(=Qo)に対して1/βだけ偏差がある。したがって、設計に際してはこの偏差1/βを込みにして所望のQ値に対するQoを算出してフィルタ係数を定めるとよい。
【0078】
以上説明した実施形態2のアクティブフィルタを使用すれば、演算増幅器の帯域を従来の場合に比べて格段に低くすることができるので、アクティブフィルタに用いられる演算増幅器の低消費電流化が達成できる。また、演算増幅器のGB積を大きくしなくてもアクティブフィルタのカットオフ周波数を従来のものより高くすることができるので、従来なら演算増幅器のGB積の制限により実現できなかったような高いカットオフ周波数のフィルタを実現可能になる。
【産業上の利用可能性】
【0079】
本発明のアクティブフィルタは、演算増幅器の帯域がアクティブフィルタのカットオフ周波数に常に比例するので、消費電流を節約でき携帯電子機器に用いるフィルタ設計に好適に適用することができる。
【符号の説明】
【0080】
12,13,28,45,62,82〜84 抵抗素子
14,85,86 容量素子
16 入力端子
17 出力端子
21〜27,41〜44,50〜60 MOSトランジスタ
29,61 位相補償容量素子
30 バイアス回路
46,47 出力端子
101,102 演算増幅器
【特許請求の範囲】
【請求項1】
入力MOSトランジスタが第1導電型のMOSトランジスタである演算増幅器と、フィルタ用抵抗素子と、フィルタ用容量素子と、前記演算増幅器のGB積を制御するフィルタ制御信号を生成するバイアス回路と、を含むアクティブフィルタにおいて、
前記バイアス回路は、
自己のドレインとゲートが接続される第1導電型の第1MOSトランジスタと、当該第1MOSトランジスタとゲート同士が接続される第1導電型の第2MOSトランジスタと、からなる第1MOSトランジスタ対と、
前記第1MOSトランジスタとドレイン同士が接続される第2導電型の第3MOSトランジスタと、自己のドレインとゲートが接続されると共に、前記第3MOSトランジスタとゲート同士が接続され、前記第2MOSトランジスタとドレイン同士が接続される第2導電型を有する第4MOSトランジスタと、からなる第2MOSトランジスタ対と、
前記第1MOSトランジスタ、前記第2MOSトランジスタのうちのいずれか1つのソースに接続される第1抵抗素子と、
前記第1MOSトランジスタのドレインに接続される第1出力端子、前記第4MOSトランジスタのドレインに接続される第2出力端子の少なくとも一方と、を含み、
前記第1出力端子または前記第2出力端子から、前記フィルタ制御信号が出力され、
前記第1抵抗素子は、前記フィルタ用抵抗素子と同じプロセス条件で製造され、
前記演算増幅器は位相補償容量素子を有しており、当該位相補償容量素子は前記フィルタ用容量素子と同じプロセス条件で製造されていることを特徴とするアクティブフィルタ。
【請求項2】
前記フィルタ用抵抗素子のうち、第1フィルタ用抵抗素子がアクティブフィルタの入力端子と前記演算増幅器の反転入力端子との間に接続され、第2フィルタ用抵抗素子が前記演算増幅器の反転入力端子と出力端子との間に接続され、前記フィルタ用容量素子は前記演算増幅器の反転入力端子と出力端子との間に前記第2抵抗素子と並列に接続されることを特徴とする請求項1に記載のアクティブフィルタ。
【請求項3】
前記演算増幅器は、
互いにソース同士が接続される第1導電型の第5MOSトランジスタ及び第6MOSトランジスタから構成される入力MOSトランジスタ対と、前記第5MOSトランジスタとドレイン同士が接続される第2導電型の第7MOSトランジスタ及び前記第6MOSトランジスタとドレイン同士が接続される第2導電型の第8MOSトランジスタから構成されるロードMOSトランジスタ対と、前記入力MOSトランジスタ対のソースに電流を供給する第1導電型の電流源MOSトランジスタと、を含む差動増幅回路と、
前記第6MOSトランジスタ及び前記第8MOSトランジスタのドレインに自己のゲートが接続される第2導電型の第9MOSトランジスタと、前記第9MOSトランジスタのドレインに自己のドレインが接続される第1の導電型の第10MOSトランジスタと、を含む出力増幅回路と、
前記第6MOSトランジスタのドレインと、前記第8MOSトランジスタのドレインと、前記位相補償容量素子と接続される第2抵抗素子と、前記位相補償容量素子とを含む位相補償回路と、を含み、
前記バイアス回路は、前記電流源MOSトランジスタのゲートに前記フィルタ制御信号を印加することを特徴とする請求項1または2に記載のアクティブフィルタ。
【請求項4】
前記フィルタ用抵抗素子と前記第1抵抗素子とが同一基板上で作成された抵抗素子であり、前記位相補償容量素子と前記フィルタ用容量素子とが同一基板上で作成された容量素子であることを特徴とする請求項1から3のいずれか1項に記載のアクティブフィルタ。
【請求項5】
半導体上に形成された抵抗素子、容量素子、演算増幅器素子とから構成されるアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比が一定となっていることを特徴とするアクティブフィルタ。
【請求項1】
入力MOSトランジスタが第1導電型のMOSトランジスタである演算増幅器と、フィルタ用抵抗素子と、フィルタ用容量素子と、前記演算増幅器のGB積を制御するフィルタ制御信号を生成するバイアス回路と、を含むアクティブフィルタにおいて、
前記バイアス回路は、
自己のドレインとゲートが接続される第1導電型の第1MOSトランジスタと、当該第1MOSトランジスタとゲート同士が接続される第1導電型の第2MOSトランジスタと、からなる第1MOSトランジスタ対と、
前記第1MOSトランジスタとドレイン同士が接続される第2導電型の第3MOSトランジスタと、自己のドレインとゲートが接続されると共に、前記第3MOSトランジスタとゲート同士が接続され、前記第2MOSトランジスタとドレイン同士が接続される第2導電型を有する第4MOSトランジスタと、からなる第2MOSトランジスタ対と、
前記第1MOSトランジスタ、前記第2MOSトランジスタのうちのいずれか1つのソースに接続される第1抵抗素子と、
前記第1MOSトランジスタのドレインに接続される第1出力端子、前記第4MOSトランジスタのドレインに接続される第2出力端子の少なくとも一方と、を含み、
前記第1出力端子または前記第2出力端子から、前記フィルタ制御信号が出力され、
前記第1抵抗素子は、前記フィルタ用抵抗素子と同じプロセス条件で製造され、
前記演算増幅器は位相補償容量素子を有しており、当該位相補償容量素子は前記フィルタ用容量素子と同じプロセス条件で製造されていることを特徴とするアクティブフィルタ。
【請求項2】
前記フィルタ用抵抗素子のうち、第1フィルタ用抵抗素子がアクティブフィルタの入力端子と前記演算増幅器の反転入力端子との間に接続され、第2フィルタ用抵抗素子が前記演算増幅器の反転入力端子と出力端子との間に接続され、前記フィルタ用容量素子は前記演算増幅器の反転入力端子と出力端子との間に前記第2抵抗素子と並列に接続されることを特徴とする請求項1に記載のアクティブフィルタ。
【請求項3】
前記演算増幅器は、
互いにソース同士が接続される第1導電型の第5MOSトランジスタ及び第6MOSトランジスタから構成される入力MOSトランジスタ対と、前記第5MOSトランジスタとドレイン同士が接続される第2導電型の第7MOSトランジスタ及び前記第6MOSトランジスタとドレイン同士が接続される第2導電型の第8MOSトランジスタから構成されるロードMOSトランジスタ対と、前記入力MOSトランジスタ対のソースに電流を供給する第1導電型の電流源MOSトランジスタと、を含む差動増幅回路と、
前記第6MOSトランジスタ及び前記第8MOSトランジスタのドレインに自己のゲートが接続される第2導電型の第9MOSトランジスタと、前記第9MOSトランジスタのドレインに自己のドレインが接続される第1の導電型の第10MOSトランジスタと、を含む出力増幅回路と、
前記第6MOSトランジスタのドレインと、前記第8MOSトランジスタのドレインと、前記位相補償容量素子と接続される第2抵抗素子と、前記位相補償容量素子とを含む位相補償回路と、を含み、
前記バイアス回路は、前記電流源MOSトランジスタのゲートに前記フィルタ制御信号を印加することを特徴とする請求項1または2に記載のアクティブフィルタ。
【請求項4】
前記フィルタ用抵抗素子と前記第1抵抗素子とが同一基板上で作成された抵抗素子であり、前記位相補償容量素子と前記フィルタ用容量素子とが同一基板上で作成された容量素子であることを特徴とする請求項1から3のいずれか1項に記載のアクティブフィルタ。
【請求項5】
半導体上に形成された抵抗素子、容量素子、演算増幅器素子とから構成されるアクティブフィルタにおいて、アクティブフィルタのカットオフ周波数と演算増幅器のGB積の比が一定となっていることを特徴とするアクティブフィルタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2012−119835(P2012−119835A)
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2010−266379(P2010−266379)
【出願日】平成22年11月30日(2010.11.30)
【出願人】(303046277)旭化成エレクトロニクス株式会社 (840)
【Fターム(参考)】
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成22年11月30日(2010.11.30)
【出願人】(303046277)旭化成エレクトロニクス株式会社 (840)
【Fターム(参考)】
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