オーバーレイバーニア及びこれを用いた半導体素子の製造方法
【課題】オーバーレイバーニアの整列に関する情報と、リアルセル内のパターンの整列に関する情報と、が一致しない現象を防止することで、リアルセル内のパターンを正確に整列できるオーバーレイバーニアを提供する。また、前記オーバーレイバーニアを用いた半導体素子の製造方法を提供する。
【解決手段】リアルセル１１０内に配置されるパターン１１１と同一のレイアウトを有するオーバーレイバーニアパターン１２１を含んでオーバーレイバーニアを構成する。
【解決手段】リアルセル１１０内に配置されるパターン１１１と同一のレイアウトを有するオーバーレイバーニアパターン１２１を含んでオーバーレイバーニアを構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハー上の上部レイヤーと下部レイヤーとの間を整列するためのオーバーレイバーニア及びこれを用いた半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
一般に、積層構造の半導体素子を製造するとき、以前の工程で形成されたレイヤーとその後の工程で形成されたレイヤーとの間の整列状態を把握及び補正するために、リアルパターンがオーバーレイバーニア（ｏｖｅｒｌａｙ ｖｅｒｎｉｅｒ）と一緒にウエハー上に形成される。すなわち、リアルセル（ｒｅａｌ ｃｅｌｌ）の下部レイヤーパターンと下部オーバーレイバーニアパターンとが一緒に形成され、リアルセルの上部レイヤーパターンと上部オーバーレイバーニアパターンとが一緒に形成される。また、上部レイヤーパターンと下部レイヤーパターンとの重なり程度は、上部オーバーレイバーニアパターン及び下部オーバーレイバーニアパターンを用いて把握する。前記オーバーレイバーニアパターンは、通常、ダイ（ｄｉｅ）を分割するためのスクライブライン（ｓｃｒｉｂｅ ｌｉｎｅ）内に位置し、リアルセルのパターンレイアウトに比べて相対的に簡単な特定のレイアウト、例えば、ボックス状、バー状及びホール状のレイアウトを有する。
【０００３】
しかしながら、オーバーレイバーニアパターンのレイアウトとリアルセルのパターンレイアウトとの間に相違点があるため、多様な問題点が発生する。例えば、物理的気相蒸着法を用いて積層工程を行うか、熱工程を行う場合、リアルセルの上部パターンと下部パターンとの間の整列に関する情報と、上部オーバーレイバーニアパターンと下部オーバーレイパーニアパターンとの間の整列に関する情報と、が一致しなくなる。すなわち、オーバーレイバーニアパターンの側面傾斜が非対称である場合、積層工程を行うとしても、オーバーレイバーニアパターンの側面で積層される膜の厚さが相異になるため、リアルセル内の各パターンの間の整列に関する情報と、オーバーレイバーニアの整列に関する情報と、が一致しなくなる。そのため、オーバーレイバーニアの整列に関する情報をフィードバックして適切な補正が行われるとしても、リアルセルには不可避的に誤整列（ｍｉｓａｌｉｇｎｍｅｎｔ）が発生する。特に、かかる問題は、オーバーレイバーニアパターンの側面傾斜が相対的に非対称であるウエハーの縁部で多く発生する。
【０００４】
さらに、露光工程時に収差の大きいスキャナー/ステッパーを用いる場合、リアルセル内のパターンの整列に関する情報と、オーバーレイバーニアの整列に関する情報と、が一致しなくなる。すなわち、スキャナー/ステッパーで用いられるレンズは、通常、所定の収差を有するが、このレンズの収差により、リアルセルに入射される光の軌跡と、オーバーレイバーニアに入射される光の軌跡と、が互いに相異になる。そのため、上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとが正確に重なるとしても、リアルセルの上部レイヤーパターンと下部レイヤーパターンとの間に誤整列が発生する。
【０００５】
【特許文献１】米国特許第６，９０８，７７５号明細書
【特許文献２】米国特許第６，２２８，７０５号明細書
【特許文献３】米国特許第６，０７７，７５６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決するためになされたもので、オーバーレイバーニアの整列に関する情報と、リアルセル内のパターンの整列に関する情報と、が一致しない現象を防止することで、リアルセル内のパターンを正確に整列できるオーバーレイバーニアを提供することを目的とする。
【０００７】
また、前記オーバーレイバーニアを用いた半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明によるオーバーレイバーニアは、リアルセル内に配置されるパターンと同一のレイアウトを有するオーバーレイバーニアパターンを含むことを特徴とする。
【０００９】
前記オーバーレイバーニアパターンは、スクライブライン内に配置される。
【００１０】
前記オーバーレイバーニアパターンは、前記リアルセル内のパターンと反対のトーンを有して形成される。
【００１１】
また、本発明の一実施形態による半導体素子の製造方法は、リアルセルとしてウエハーの第１領域内に下部パターンを形成し、前記ウエハーの第２領域内に前記下部パターンと同一のレイアウトを有する下部オーバーレイバーニアパターンを形成する段階と;前記第１領域内に上部パターンを形成し、前記第２領域内に前記上部パターンと同一のレイアウトを有する上部オーバーレイバーニアパターンを形成し、前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとを重ね合せて前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする。
【００１２】
本発明において、前記上部オーバーレイバーニアパターンと前記下部オーバーレイバーニアパターンとの間の理想的な重なり程度をデータ化する段階をさらに含む。
【００１３】
この場合、前記上部パターン及び下部パターンを整列する段階は、前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果を前記データと比較して誤差を測定する段階と;前記誤差だけ前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり程度を補正し、前記上部パターン及び下部パターンを整列する段階と；を含む。
【００１４】
また、前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果は、電子走査顕微鏡イメージによって把握する。
【００１５】
また、前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果を前記データと比較して誤差を測定する段階は、互いに垂直であるＸ軸及びＹ軸に対して行う。
【００１６】
前記第２領域は、スクライブラインを含む。
【００１７】
前記下部オーバーレイバーニアパターンは、前記下部パターンと反対のトーンを有して形成される。
【００１８】
本発明の他の実施形態による半導体素子の製造方法は、ウエハーのリアルセル領域内に下部パターンを形成する段階と;前記リアルセル領域内に上部パターンを形成し、該上部パターンを前記下部パターンに直接重ね合せて前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする。
【００１９】
本発明において、前記上部パターンと前記下部パターンとの間の理想的な重なり程度をデータ化する段階をさらに含む。
【００２０】
この場合、前記上部パターン及び下部パターンを整列する段階は、前記上部パターンと下部パターンとの間の重なり結果を前記データと比較して誤差を測定する段階と;前記誤差だけ前記上部パターンと下部パターンとの間の重なり程度を補正し、前記上部パターン及び下部パターンを整列する段階と；を含む。
【００２１】
また、前記上部パターンと下部パターンとの間の重なり結果は、電子走査顕微鏡イメージによって把握する。
【００２２】
また、前記上部パターンと下部パターンとの間の重なり結果を前記データと比較して誤差を測定する段階は、互いに垂直であるＸ軸及びＹ軸に対して行う。
【発明の効果】
【００２３】
本発明によるオーバーレイバーニア及びこれを用いた半導体素子の製造方法は、リアルセルのパターンレイアウトをオーバーレイバーニアとして直接用いるか、または、リアルセルのパターンレイアウトと同一のオーバーレイバーニアパターンをオーバーレイバーニアとして用いて上部レイヤー及び下部レイヤーを整列することで、リアルセルのパターンとオーバーレイバーニアとの間のレイアウトの相違点により、オーバーレイバーニアの整列に関する情報と、リアルセルの各パターンの間の整列に関する情報と、が一致しない現象を抑制でき、かつ、リアルセルの誤整列を防止することで、素子の収率を向上できるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好ましい実施の形態を図面に基づいて説明する。なお、本発明の各実施形態は、多様な形態に変形可能であり、本発明の範囲は、本発明の各実施形態によって限定されるものではない。
【００２５】
図１及び図２は、本発明の一実施形態によるオーバーレイバーニアを示した図である。すなわち、図１は、ウエハー内のリアルセル及びスクライブラインを示した図で、図２は、図１のリアルセル及びスクライブラインを示した図である。ここで、図１及び図２に示した同一の図面符号は、同一の要素を示している。
【００２６】
図１及び図２に示すように、本発明の一実施形態によるオーバーレイバーニアは、ウエハー１００のスクライブライン１２０に配置される。このスクライブライン１２０は、リアルセル１１０を取り囲む。ここで、リアルセル１１０は、実際の素子動作のための各パターン１１１が配置される領域であり、スクライブライン１２０は、リアルセル１１０を互いに隣接する各リアルセルと分離するための切断領域である。図２には、リアルセル１１０内に配置される各パターン１１１がストライプ状を有するが、一層複雑な形態のレイアウトで配置されることもある。スクライブライン１２０内には、オーバーレイバーニアパターン１２１が配置される。このオーバーレイバーニアパターン１２１は、リアルセル１１０に配置されるパターン１１１と同一のレイアウトを有する。そのため、リアルセルのパターンとオーバーレイバーニアパターンとの異なるレイアウトによって発生した問題点、例えば、積層工程における非対称的な側面傾斜や、スキャナー/ステッパーで用いられる収差を有するレンズによって、オーバーレイバーニアが正確に重なるにもかかわらず、リアルセルの各パターンの間に誤整列が発生することを防止できる。
【００２７】
前記オーバーレイバーニアパターン１２１とリアルセル１１０内のパターン１１１とは、実質的にレイアウトが同一であるが、トーン（濃淡、例えばネガ・ポジ）は相異なる。例えば、下部レイヤーがリアルセル１１０の上部レイヤーに覆われて見えない場合、下部のオーバーレイバーニアパターン１２１は、リアルセル１１０内の下部レイヤーパターン１１１と反対のトーンを有して形成される。場合によって、下部のオーバーレイバーニアパターン１２１は、リアルセル１１０内の下部レイヤーパターン１１１と同一のトーンを有して形成され、上部のオーバーレイバーニアパターンは、上部レイヤーパターンと異なるトーンを有して形成される。
【００２８】
本発明の他の実施形態によると、オーバーレイバーニアは、別途のパターンでない、リアルセル１１０のパターン自体でもある。この場合、リアルセル１１０内の上部レイヤーパターン及び下部レイヤーパターンを直接読み込み、各パターンの間の重なり程度を把握する。ここで、上部レイヤーパターンと下部レイヤーパターンとの重なり程度は、走査電子顕微鏡（ＳＥＭ;Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）イメージによって把握するが、その他の方法を用いてもよい。
【００２９】
図３は、本発明の一実施形態によるオーバーレイバーニアを用いた半導体素子の製造方法を示したフローチャートである。本実施形態のオーバーレイバーニアは、リアルセル内のパターンとは別途に、スクライブライン内に形成されたオーバーレイバーニアパターンを含む。
【００３０】
図３に示すように、まず、上部レイヤーとしての上部オーバーレイバーニアパターンと、下部レイヤーとしての下部オーバーレイバーニアパターンと、の間の理想的な重なり程度をデータ化する（段階３１０）。上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の理想的な重なり程度は、設計段階で得られる。次に、第１マスクを用いて通常の露光、現像及びエッチング工程を行い、リアルセル内の下部レイヤーとしての下部レイヤーパターンは、リアルセル以外の領域、例えば、スクライブライン領域内の下部オーバーレイバーニアパターンと同一のレイアウトで形成する（段階３２０）。ここで、下部オーバーレイバーニアパターンが上部オーバーレイバーニアパターンに覆われて識別しにくい場合、下部オーバーレイバーニアパターンは、下部レイヤーパターンと反対のトーンを有して形成される。
【００３１】
次に、第２マスクを用いた通常の露光、現像及びエッチング工程を行い、リアルセル内の上部レイヤーとしての上部レイヤーパターンは、リアルセル以外の領域、例えば、スクライブライン領域に上部オーバーレイバーニアパターンと同一のレイアウトで形成する（段階３３０）。上述したように、下部オーバーレイバーニアパターンが上部オーバーレイバーニアパターンによって覆われる場合、下部オーバーレイバーニアパターンの代りに、上部オーバーレイバーニアパターンが１８０度に位相シフトされたマスクを用いて形成される。
【００３２】
上部レイヤーパターン及び上部オーバーレイバーニアパターンの形成過程で、リアルセル内の上部レイヤーパターンと下部レイヤーパターンとの間の整列は、上部オーバーレイバーニアパターン及び下部オーバーレイバーニアパターンを整列することで行われる。下部オーバーレイバーニアパターンのレイアウトと、下部レイヤーパターンのレイアウトと、が同一であり、かつ、上部オーバーレイバーニアパターンのレイアウトと、上部レイヤーパターンのレイアウトと、が同一であるので、上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なりに関する情報は、上部レイヤーパターンと下部レイヤーパターンとの重なりに関する情報と一致する。
【００３３】
次に、上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの重なり程度を読み込み、その結果を前記段階３１０で得られたデータと比較する（段階３４０）。このとき、上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの重なり程度に関するデータは、走査電子顕微鏡（ＳＥＭ）イメージによって得られる。このとき、段階３１０で得られたデータも、走査電子顕微鏡イメージによって得られ、段階３４０で得られた走査電子顕微鏡イメージを段階３１０で得られたデータと重ねることで、互いに垂直であるＸ方向及びＹ方向の誤差を判断できる。上記の方法で段階３４０で行われた比較により、誤差があるかどうかを判断する（段階３５０）。その結果、誤差がないと判断される場合、上部レイヤーとしての上部オーバーレイバーニアパターン及び下部レイヤーとしての下部オーバーレイバーニアパターンが正確に整列されたと見なす。一方、誤差があると判断される場合、その誤差が補正されるように、上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり程度を補正する（段階３６０）。
【００３４】
図４は、本発明の他の実施形態によるオーバーレイバーニアを用いた半導体素子の製造方法を示したフローチャートである。本実施形態のオーバーレイバーニアは、リアルセル内のパターンと別途に形成せずに、リアルセル内のパターンをオーバーレイバーニアパターンとして用いる。
【００３５】
図４に示すように、まず、リアルセル内の上部レイヤーとしての上部レイヤーパターンと、下部レイヤーとしての下部レイヤーパターンと、の間の理想的な重なり程度をデータ化する（段階４１０）。上部レイヤーパターンと下部レイヤーパターンとの間の理想的な重なり程度は、設計段階で得られる。次に、第１マスクを用いた通常の露光、現像及びエッチング工程を行い、リアルセル内に下部レイヤーパターンを形成する（段階４２０）。上述した実施形態と異なって、本実施形態では、別途のオーバーレイバーニアパターンを形成しない。
【００３６】
次に、第２マスクを用いた通常の露光、現像及びエッチング工程を行い、リアルセル内の上部レイヤーとしての上部レイヤーパターンは、リアルセル以外の領域、例えば、スクライブライン領域内の上部オーバーレイバーニアパターンと同一のレイアウトで形成する（段階４３０）。上部レイヤーパターンと下部レイヤーパターンとの間の整列は、上部レイヤーパターン及び下部レイヤーパターンを直接整列することで行われる。そのため、別途のオーバーレイバーニアパターンを用いることで発生した各オーバーレイバーニアパターンの間の重なり程度と、それに対応するリアルセル内の各パターンの間の重なり程度と、に差が存在しなくなる。
【００３７】
次に、上部レイヤーパターンと下部レイヤーパターンとの間の重なり程度を読み込み、その結果を前記段階４１０で得られたデータと比較する（段階４４０）。このとき、上部レイヤーパターンと下部レイヤーパターンとの間の重なり程度に関するデータは、走査電子顕微鏡(ＳＥＭ）イメージによって得られる。このとき、段階４１０で得られたデータも、走査電子顕微鏡イメージによって得られ、段階４４０で得られた走査電子顕微鏡イメージを段階４１０で得られたデータに重ね合わせることで、互いに垂直であるＸ方向及びＹ方向の誤差を判断する。上記の方法で段階４４０で行われた比較により、誤差があるかどうかを判断する（段階４５０）。その結果、誤差がないと判断される場合、上部レイヤーパターン及び下部レイヤーパターンが正確に整列されたと見なす。一方、誤差があると判断される場合、その誤差が補正されるように、上部レイヤーパターンと上部レイヤーパターンとの間の重なり程度を補正する（段階４６０）。
【００３８】
以上、本発明の好ましい実施形態を例示したが、本発明は、前記実施形態に限定されるものではなく、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想内で多様に変形可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態によるオーバーレイバーニアを示した図である。
【図２】本発明の一実施形態によるオーバーレイバーニアを示した図である。
【図３】本発明の一実施形態によるオーバーレイバーニアを用いた半導体素子の製造方法を示したフローチャートである。
【図４】本発明の他の実施形態によるオーバーレイバーニアを用いた半導体素子の製造方法を示したフローチャートである。
【符号の説明】
【００４０】
１１０ リアルセル、１１１ パターン、１２０ スクライブライン、１２１ オーバーレイバーニアパターン。
【技術分野】
【０００１】
本発明は、ウエハー上の上部レイヤーと下部レイヤーとの間を整列するためのオーバーレイバーニア及びこれを用いた半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
一般に、積層構造の半導体素子を製造するとき、以前の工程で形成されたレイヤーとその後の工程で形成されたレイヤーとの間の整列状態を把握及び補正するために、リアルパターンがオーバーレイバーニア（ｏｖｅｒｌａｙ ｖｅｒｎｉｅｒ）と一緒にウエハー上に形成される。すなわち、リアルセル（ｒｅａｌ ｃｅｌｌ）の下部レイヤーパターンと下部オーバーレイバーニアパターンとが一緒に形成され、リアルセルの上部レイヤーパターンと上部オーバーレイバーニアパターンとが一緒に形成される。また、上部レイヤーパターンと下部レイヤーパターンとの重なり程度は、上部オーバーレイバーニアパターン及び下部オーバーレイバーニアパターンを用いて把握する。前記オーバーレイバーニアパターンは、通常、ダイ（ｄｉｅ）を分割するためのスクライブライン（ｓｃｒｉｂｅ ｌｉｎｅ）内に位置し、リアルセルのパターンレイアウトに比べて相対的に簡単な特定のレイアウト、例えば、ボックス状、バー状及びホール状のレイアウトを有する。
【０００３】
しかしながら、オーバーレイバーニアパターンのレイアウトとリアルセルのパターンレイアウトとの間に相違点があるため、多様な問題点が発生する。例えば、物理的気相蒸着法を用いて積層工程を行うか、熱工程を行う場合、リアルセルの上部パターンと下部パターンとの間の整列に関する情報と、上部オーバーレイバーニアパターンと下部オーバーレイパーニアパターンとの間の整列に関する情報と、が一致しなくなる。すなわち、オーバーレイバーニアパターンの側面傾斜が非対称である場合、積層工程を行うとしても、オーバーレイバーニアパターンの側面で積層される膜の厚さが相異になるため、リアルセル内の各パターンの間の整列に関する情報と、オーバーレイバーニアの整列に関する情報と、が一致しなくなる。そのため、オーバーレイバーニアの整列に関する情報をフィードバックして適切な補正が行われるとしても、リアルセルには不可避的に誤整列（ｍｉｓａｌｉｇｎｍｅｎｔ）が発生する。特に、かかる問題は、オーバーレイバーニアパターンの側面傾斜が相対的に非対称であるウエハーの縁部で多く発生する。
【０００４】
さらに、露光工程時に収差の大きいスキャナー/ステッパーを用いる場合、リアルセル内のパターンの整列に関する情報と、オーバーレイバーニアの整列に関する情報と、が一致しなくなる。すなわち、スキャナー/ステッパーで用いられるレンズは、通常、所定の収差を有するが、このレンズの収差により、リアルセルに入射される光の軌跡と、オーバーレイバーニアに入射される光の軌跡と、が互いに相異になる。そのため、上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとが正確に重なるとしても、リアルセルの上部レイヤーパターンと下部レイヤーパターンとの間に誤整列が発生する。
【０００５】
【特許文献１】米国特許第６，９０８，７７５号明細書
【特許文献２】米国特許第６，２２８，７０５号明細書
【特許文献３】米国特許第６，０７７，７５６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決するためになされたもので、オーバーレイバーニアの整列に関する情報と、リアルセル内のパターンの整列に関する情報と、が一致しない現象を防止することで、リアルセル内のパターンを正確に整列できるオーバーレイバーニアを提供することを目的とする。
【０００７】
また、前記オーバーレイバーニアを用いた半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明によるオーバーレイバーニアは、リアルセル内に配置されるパターンと同一のレイアウトを有するオーバーレイバーニアパターンを含むことを特徴とする。
【０００９】
前記オーバーレイバーニアパターンは、スクライブライン内に配置される。
【００１０】
前記オーバーレイバーニアパターンは、前記リアルセル内のパターンと反対のトーンを有して形成される。
【００１１】
また、本発明の一実施形態による半導体素子の製造方法は、リアルセルとしてウエハーの第１領域内に下部パターンを形成し、前記ウエハーの第２領域内に前記下部パターンと同一のレイアウトを有する下部オーバーレイバーニアパターンを形成する段階と;前記第１領域内に上部パターンを形成し、前記第２領域内に前記上部パターンと同一のレイアウトを有する上部オーバーレイバーニアパターンを形成し、前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとを重ね合せて前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする。
【００１２】
本発明において、前記上部オーバーレイバーニアパターンと前記下部オーバーレイバーニアパターンとの間の理想的な重なり程度をデータ化する段階をさらに含む。
【００１３】
この場合、前記上部パターン及び下部パターンを整列する段階は、前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果を前記データと比較して誤差を測定する段階と;前記誤差だけ前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり程度を補正し、前記上部パターン及び下部パターンを整列する段階と；を含む。
【００１４】
また、前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果は、電子走査顕微鏡イメージによって把握する。
【００１５】
また、前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果を前記データと比較して誤差を測定する段階は、互いに垂直であるＸ軸及びＹ軸に対して行う。
【００１６】
前記第２領域は、スクライブラインを含む。
【００１７】
前記下部オーバーレイバーニアパターンは、前記下部パターンと反対のトーンを有して形成される。
【００１８】
本発明の他の実施形態による半導体素子の製造方法は、ウエハーのリアルセル領域内に下部パターンを形成する段階と;前記リアルセル領域内に上部パターンを形成し、該上部パターンを前記下部パターンに直接重ね合せて前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする。
【００１９】
本発明において、前記上部パターンと前記下部パターンとの間の理想的な重なり程度をデータ化する段階をさらに含む。
【００２０】
この場合、前記上部パターン及び下部パターンを整列する段階は、前記上部パターンと下部パターンとの間の重なり結果を前記データと比較して誤差を測定する段階と;前記誤差だけ前記上部パターンと下部パターンとの間の重なり程度を補正し、前記上部パターン及び下部パターンを整列する段階と；を含む。
【００２１】
また、前記上部パターンと下部パターンとの間の重なり結果は、電子走査顕微鏡イメージによって把握する。
【００２２】
また、前記上部パターンと下部パターンとの間の重なり結果を前記データと比較して誤差を測定する段階は、互いに垂直であるＸ軸及びＹ軸に対して行う。
【発明の効果】
【００２３】
本発明によるオーバーレイバーニア及びこれを用いた半導体素子の製造方法は、リアルセルのパターンレイアウトをオーバーレイバーニアとして直接用いるか、または、リアルセルのパターンレイアウトと同一のオーバーレイバーニアパターンをオーバーレイバーニアとして用いて上部レイヤー及び下部レイヤーを整列することで、リアルセルのパターンとオーバーレイバーニアとの間のレイアウトの相違点により、オーバーレイバーニアの整列に関する情報と、リアルセルの各パターンの間の整列に関する情報と、が一致しない現象を抑制でき、かつ、リアルセルの誤整列を防止することで、素子の収率を向上できるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の好ましい実施の形態を図面に基づいて説明する。なお、本発明の各実施形態は、多様な形態に変形可能であり、本発明の範囲は、本発明の各実施形態によって限定されるものではない。
【００２５】
図１及び図２は、本発明の一実施形態によるオーバーレイバーニアを示した図である。すなわち、図１は、ウエハー内のリアルセル及びスクライブラインを示した図で、図２は、図１のリアルセル及びスクライブラインを示した図である。ここで、図１及び図２に示した同一の図面符号は、同一の要素を示している。
【００２６】
図１及び図２に示すように、本発明の一実施形態によるオーバーレイバーニアは、ウエハー１００のスクライブライン１２０に配置される。このスクライブライン１２０は、リアルセル１１０を取り囲む。ここで、リアルセル１１０は、実際の素子動作のための各パターン１１１が配置される領域であり、スクライブライン１２０は、リアルセル１１０を互いに隣接する各リアルセルと分離するための切断領域である。図２には、リアルセル１１０内に配置される各パターン１１１がストライプ状を有するが、一層複雑な形態のレイアウトで配置されることもある。スクライブライン１２０内には、オーバーレイバーニアパターン１２１が配置される。このオーバーレイバーニアパターン１２１は、リアルセル１１０に配置されるパターン１１１と同一のレイアウトを有する。そのため、リアルセルのパターンとオーバーレイバーニアパターンとの異なるレイアウトによって発生した問題点、例えば、積層工程における非対称的な側面傾斜や、スキャナー/ステッパーで用いられる収差を有するレンズによって、オーバーレイバーニアが正確に重なるにもかかわらず、リアルセルの各パターンの間に誤整列が発生することを防止できる。
【００２７】
前記オーバーレイバーニアパターン１２１とリアルセル１１０内のパターン１１１とは、実質的にレイアウトが同一であるが、トーン（濃淡、例えばネガ・ポジ）は相異なる。例えば、下部レイヤーがリアルセル１１０の上部レイヤーに覆われて見えない場合、下部のオーバーレイバーニアパターン１２１は、リアルセル１１０内の下部レイヤーパターン１１１と反対のトーンを有して形成される。場合によって、下部のオーバーレイバーニアパターン１２１は、リアルセル１１０内の下部レイヤーパターン１１１と同一のトーンを有して形成され、上部のオーバーレイバーニアパターンは、上部レイヤーパターンと異なるトーンを有して形成される。
【００２８】
本発明の他の実施形態によると、オーバーレイバーニアは、別途のパターンでない、リアルセル１１０のパターン自体でもある。この場合、リアルセル１１０内の上部レイヤーパターン及び下部レイヤーパターンを直接読み込み、各パターンの間の重なり程度を把握する。ここで、上部レイヤーパターンと下部レイヤーパターンとの重なり程度は、走査電子顕微鏡（ＳＥＭ;Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）イメージによって把握するが、その他の方法を用いてもよい。
【００２９】
図３は、本発明の一実施形態によるオーバーレイバーニアを用いた半導体素子の製造方法を示したフローチャートである。本実施形態のオーバーレイバーニアは、リアルセル内のパターンとは別途に、スクライブライン内に形成されたオーバーレイバーニアパターンを含む。
【００３０】
図３に示すように、まず、上部レイヤーとしての上部オーバーレイバーニアパターンと、下部レイヤーとしての下部オーバーレイバーニアパターンと、の間の理想的な重なり程度をデータ化する（段階３１０）。上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の理想的な重なり程度は、設計段階で得られる。次に、第１マスクを用いて通常の露光、現像及びエッチング工程を行い、リアルセル内の下部レイヤーとしての下部レイヤーパターンは、リアルセル以外の領域、例えば、スクライブライン領域内の下部オーバーレイバーニアパターンと同一のレイアウトで形成する（段階３２０）。ここで、下部オーバーレイバーニアパターンが上部オーバーレイバーニアパターンに覆われて識別しにくい場合、下部オーバーレイバーニアパターンは、下部レイヤーパターンと反対のトーンを有して形成される。
【００３１】
次に、第２マスクを用いた通常の露光、現像及びエッチング工程を行い、リアルセル内の上部レイヤーとしての上部レイヤーパターンは、リアルセル以外の領域、例えば、スクライブライン領域に上部オーバーレイバーニアパターンと同一のレイアウトで形成する（段階３３０）。上述したように、下部オーバーレイバーニアパターンが上部オーバーレイバーニアパターンによって覆われる場合、下部オーバーレイバーニアパターンの代りに、上部オーバーレイバーニアパターンが１８０度に位相シフトされたマスクを用いて形成される。
【００３２】
上部レイヤーパターン及び上部オーバーレイバーニアパターンの形成過程で、リアルセル内の上部レイヤーパターンと下部レイヤーパターンとの間の整列は、上部オーバーレイバーニアパターン及び下部オーバーレイバーニアパターンを整列することで行われる。下部オーバーレイバーニアパターンのレイアウトと、下部レイヤーパターンのレイアウトと、が同一であり、かつ、上部オーバーレイバーニアパターンのレイアウトと、上部レイヤーパターンのレイアウトと、が同一であるので、上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なりに関する情報は、上部レイヤーパターンと下部レイヤーパターンとの重なりに関する情報と一致する。
【００３３】
次に、上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの重なり程度を読み込み、その結果を前記段階３１０で得られたデータと比較する（段階３４０）。このとき、上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの重なり程度に関するデータは、走査電子顕微鏡（ＳＥＭ）イメージによって得られる。このとき、段階３１０で得られたデータも、走査電子顕微鏡イメージによって得られ、段階３４０で得られた走査電子顕微鏡イメージを段階３１０で得られたデータと重ねることで、互いに垂直であるＸ方向及びＹ方向の誤差を判断できる。上記の方法で段階３４０で行われた比較により、誤差があるかどうかを判断する（段階３５０）。その結果、誤差がないと判断される場合、上部レイヤーとしての上部オーバーレイバーニアパターン及び下部レイヤーとしての下部オーバーレイバーニアパターンが正確に整列されたと見なす。一方、誤差があると判断される場合、その誤差が補正されるように、上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり程度を補正する（段階３６０）。
【００３４】
図４は、本発明の他の実施形態によるオーバーレイバーニアを用いた半導体素子の製造方法を示したフローチャートである。本実施形態のオーバーレイバーニアは、リアルセル内のパターンと別途に形成せずに、リアルセル内のパターンをオーバーレイバーニアパターンとして用いる。
【００３５】
図４に示すように、まず、リアルセル内の上部レイヤーとしての上部レイヤーパターンと、下部レイヤーとしての下部レイヤーパターンと、の間の理想的な重なり程度をデータ化する（段階４１０）。上部レイヤーパターンと下部レイヤーパターンとの間の理想的な重なり程度は、設計段階で得られる。次に、第１マスクを用いた通常の露光、現像及びエッチング工程を行い、リアルセル内に下部レイヤーパターンを形成する（段階４２０）。上述した実施形態と異なって、本実施形態では、別途のオーバーレイバーニアパターンを形成しない。
【００３６】
次に、第２マスクを用いた通常の露光、現像及びエッチング工程を行い、リアルセル内の上部レイヤーとしての上部レイヤーパターンは、リアルセル以外の領域、例えば、スクライブライン領域内の上部オーバーレイバーニアパターンと同一のレイアウトで形成する（段階４３０）。上部レイヤーパターンと下部レイヤーパターンとの間の整列は、上部レイヤーパターン及び下部レイヤーパターンを直接整列することで行われる。そのため、別途のオーバーレイバーニアパターンを用いることで発生した各オーバーレイバーニアパターンの間の重なり程度と、それに対応するリアルセル内の各パターンの間の重なり程度と、に差が存在しなくなる。
【００３７】
次に、上部レイヤーパターンと下部レイヤーパターンとの間の重なり程度を読み込み、その結果を前記段階４１０で得られたデータと比較する（段階４４０）。このとき、上部レイヤーパターンと下部レイヤーパターンとの間の重なり程度に関するデータは、走査電子顕微鏡(ＳＥＭ）イメージによって得られる。このとき、段階４１０で得られたデータも、走査電子顕微鏡イメージによって得られ、段階４４０で得られた走査電子顕微鏡イメージを段階４１０で得られたデータに重ね合わせることで、互いに垂直であるＸ方向及びＹ方向の誤差を判断する。上記の方法で段階４４０で行われた比較により、誤差があるかどうかを判断する（段階４５０）。その結果、誤差がないと判断される場合、上部レイヤーパターン及び下部レイヤーパターンが正確に整列されたと見なす。一方、誤差があると判断される場合、その誤差が補正されるように、上部レイヤーパターンと上部レイヤーパターンとの間の重なり程度を補正する（段階４６０）。
【００３８】
以上、本発明の好ましい実施形態を例示したが、本発明は、前記実施形態に限定されるものではなく、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想内で多様に変形可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態によるオーバーレイバーニアを示した図である。
【図２】本発明の一実施形態によるオーバーレイバーニアを示した図である。
【図３】本発明の一実施形態によるオーバーレイバーニアを用いた半導体素子の製造方法を示したフローチャートである。
【図４】本発明の他の実施形態によるオーバーレイバーニアを用いた半導体素子の製造方法を示したフローチャートである。
【符号の説明】
【００４０】
１１０ リアルセル、１１１ パターン、１２０ スクライブライン、１２１ オーバーレイバーニアパターン。
【特許請求の範囲】
【請求項１】
リアルセル内に配置されるパターンと同一のレイアウトを有するオーバーレイバーニアパターンを含むことを特徴とするオーバーレイバーニア。
【請求項２】
前記オーバーレイバーニアパターンは、スクライブライン内に配置されることを特徴とする請求項１に記載のオーバーレイバーニア。
【請求項３】
前記オーバーレイバーニアパターンは、前記リアルセル内のパターンと反対のトーンを有して形成されることを特徴とする請求項１に記載のオーバーレイバーニア。
【請求項４】
リアルセルとしてウエハーの第１領域内に下部パターンを形成し、前記ウエハーの第２領域内に前記下部パターンと同一のレイアウトを有する下部オーバーレイバーニアパターンを形成する段階と;
前記第１領域内に上部パターンを形成し、前記第２領域内に前記上部パターンと同一のレイアウトを有する上部オーバーレイバーニアパターンを形成し、前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとを重ね合せて前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする半導体素子の製造方法。
【請求項５】
前記上部オーバーレイバーニアパターンと前記下部オーバーレイバーニアパターンとの間の理想的な重なり程度をデータ化する段階をさらに含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記上部パターン及び下部パターンを整列する段階は、
前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果を前記データと比較して誤差を測定する段階と;
前記誤差だけ前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり程度を補正し、前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果は、電子走査顕微鏡イメージによって把握することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果を前記データと比較して誤差を測定する段階は、互いに垂直であるＸ軸及びＹ軸に対して行うことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
前記第２領域は、スクライブラインを含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１０】
前記下部オーバーレイバーニアパターンは、前記下部パターンと反対のトーンを有して形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１１】
ウエハーのリアルセル領域内に下部パターンを形成する段階と;
前記リアルセル領域内に上部パターンを形成し、該上部パターンを前記下部パターンに直接重ね合せて前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記上部パターンと前記下部パターンとの間の理想的な重なり程度をデータ化する段階をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記上部パターン及び下部パターンを整列する段階は、
前記上部パターンと下部パターンとの間の重なり結果を前記データと比較して誤差を測定する段階と;
前記誤差だけ前記上部パターンと下部パターンとの間の重なり程度を補正し、前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記上部パターンと下部パターンとの間の重なり結果は、電子走査顕微鏡イメージによって把握することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記上部パターンと下部パターンとの間の重なり結果を前記データと比較して誤差を測定する段階は、互いに垂直であるＸ軸及びＹ軸に対して行うことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１】
リアルセル内に配置されるパターンと同一のレイアウトを有するオーバーレイバーニアパターンを含むことを特徴とするオーバーレイバーニア。
【請求項２】
前記オーバーレイバーニアパターンは、スクライブライン内に配置されることを特徴とする請求項１に記載のオーバーレイバーニア。
【請求項３】
前記オーバーレイバーニアパターンは、前記リアルセル内のパターンと反対のトーンを有して形成されることを特徴とする請求項１に記載のオーバーレイバーニア。
【請求項４】
リアルセルとしてウエハーの第１領域内に下部パターンを形成し、前記ウエハーの第２領域内に前記下部パターンと同一のレイアウトを有する下部オーバーレイバーニアパターンを形成する段階と;
前記第１領域内に上部パターンを形成し、前記第２領域内に前記上部パターンと同一のレイアウトを有する上部オーバーレイバーニアパターンを形成し、前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとを重ね合せて前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする半導体素子の製造方法。
【請求項５】
前記上部オーバーレイバーニアパターンと前記下部オーバーレイバーニアパターンとの間の理想的な重なり程度をデータ化する段階をさらに含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記上部パターン及び下部パターンを整列する段階は、
前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果を前記データと比較して誤差を測定する段階と;
前記誤差だけ前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり程度を補正し、前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果は、電子走査顕微鏡イメージによって把握することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記上部オーバーレイバーニアパターンと下部オーバーレイバーニアパターンとの間の重なり結果を前記データと比較して誤差を測定する段階は、互いに垂直であるＸ軸及びＹ軸に対して行うことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項９】
前記第２領域は、スクライブラインを含むことを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１０】
前記下部オーバーレイバーニアパターンは、前記下部パターンと反対のトーンを有して形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項１１】
ウエハーのリアルセル領域内に下部パターンを形成する段階と;
前記リアルセル領域内に上部パターンを形成し、該上部パターンを前記下部パターンに直接重ね合せて前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記上部パターンと前記下部パターンとの間の理想的な重なり程度をデータ化する段階をさらに含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記上部パターン及び下部パターンを整列する段階は、
前記上部パターンと下部パターンとの間の重なり結果を前記データと比較して誤差を測定する段階と;
前記誤差だけ前記上部パターンと下部パターンとの間の重なり程度を補正し、前記上部パターン及び下部パターンを整列する段階と；を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記上部パターンと下部パターンとの間の重なり結果は、電子走査顕微鏡イメージによって把握することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記上部パターンと下部パターンとの間の重なり結果を前記データと比較して誤差を測定する段階は、互いに垂直であるＸ軸及びＹ軸に対して行うことを特徴とする請求項１３に記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００６−３２４６３１（Ｐ２００６−３２４６３１Ａ）
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願番号】特願２００６−１１７９９（Ｐ２００６−１１７９９）
【出願日】平成１８年１月２０日（２００６．１．２０）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願日】平成１８年１月２０日（２００６．１．２０）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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