ケーブル検査装置、ケーブル検査方法及びそのプログラム
【課題】DCに近い周波数から測定に必要な周波数までの測定範囲で、ランダムな画像データとケーブルのコネクタ内の制約条件を満足する制御信号を生成し、LVDSパラレルデータによりケーブル試験を行うケーブル検査装置を提供する。
【解決手段】本発明は、疑似ランダム信号を生成する疑似ランダム信号生成部と、疑似ランダム信号を初期パターンとし、初期パターン記憶部に書き込む試験パターン配列部と、初期パターンの対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部と、制約データにより初期パターンデータの対象ビットの値を変更して試験パターンを生成する試験パターンフィルタ部と、試験パターンをアクティブケーブルに出力するLVDSトランスミッタと、試験パターンがアクティブケーブルを通過した出力パターンをLVDSによって受信するLVDSレシーバと、試験パターンと出力パターンとを比較するパターン比較部とを備える。
【解決手段】本発明は、疑似ランダム信号を生成する疑似ランダム信号生成部と、疑似ランダム信号を初期パターンとし、初期パターン記憶部に書き込む試験パターン配列部と、初期パターンの対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部と、制約データにより初期パターンデータの対象ビットの値を変更して試験パターンを生成する試験パターンフィルタ部と、試験パターンをアクティブケーブルに出力するLVDSトランスミッタと、試験パターンがアクティブケーブルを通過した出力パターンをLVDSによって受信するLVDSレシーバと、試験パターンと出力パターンとを比較するパターン比較部とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送を行うケーブルの検査を行うケーブル検査装置、ケーブル検査方法及びそのプログラムに関する。
【背景技術】
【０００２】
従来、映像信号出力装置と映像信号処理装置との間を接続するケーブルとしてメタルケーブルが用いられている。一般的に、このメタルケーブルは、純粋な金属の電線のみで構成され、能動部品を有していない。
一方、近年になり、映像信号出力装置の性能の向上に伴い、映像の情報量が多くなることで伝送帯域が増加しており、電線の周波数特性に起因する信号レベルの減衰、あるいはインピーダンスマッチングなどにより、電線のみから構成されるメタルケーブルでは一定の距離を超えて、ケーブル長を延ばすことができない。
【０００３】
このため、産業用途においては、工場内におけるケーブルの施設を行う場合、ケーブル長の長尺化とデータ伝送の高速化とが求められており、この工場内に施設する配線として、電線のみから構成されるメタルケーブルが適用できないことになる。
このため、等化器や増幅器などの回路がコネクタ内部に設けられたメタルアクティブケーブル、あるいは光−電気変換、電気−光変換等を行う回路がコネクタ内部に設けられた光アクティブケーブルが注目されている。例えば、スーパーコンピュータなどの複数のコネクタを相互接続するバックプレーン（Ｂａｃｋｐｌａｎｅ）の用途に光アクティブケーブルが既に用いられている。
【０００４】
上述したメタルアクティブケーブルあるいは光アクティブケーブルのデータ伝送において、コネクタ内部の回路を介してデータが伝送される。
このため、アクティブケーブルの検査を行う際、このアクティブケーブルに付加されたコネクタ内部に設けられた回路の動作を含め、アクティブケーブルを伝送されるデータのビット誤り率を測定する検査（ビット誤り率測定検査）が必須となる。
【０００５】
このビット誤り率測定検査においては、検査に必要なデータパターンを生成するパルスパターンジェネレータと、生成されたパターンデータをケーブルの一方に与え、この与えたデーターパターンと、ケーブルの他方から出力されるデータパターンとを比較してビットエラーの判定を行うビットエラー測定器とにより、疑似ランダム信号の送受信を行い、ビット誤り率測定検査を行っている。ここで、ビットエラー測定器として、アンリツ株式会社のＭＰ１６３２またはＭＰ２１０１Ａ（例えば、非特許文献１参照）などが用いられている。
【０００６】
また、伝送されるデータのパラレルビット数（例えばＮビット）が設定されると、このデータをシリアルに変換し、差動信号伝送部からテストクロック１サイクルで、Ｎビットのシリアルデータとしてデータ受信部に対して伝送する処理データ検査装置がある（例えば、特許文献１参照）。
この処理データ検査装置を用いることにより、データ受信部が受け取ったデータと、差動信号伝送部がケーブルに出力したデータと、ケーブルを介してデータ受信部が受け取ったデータとを比較することにより、ケーブルのビット誤り率測定検査が行える。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１５３５５３号公報
【非特許文献】
【０００８】
【非特許文献１】http://www.anritsu.com/ja-JP/Products-Solutions/Products/MP2101A.aspx（２０１１年６月２８日検索）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した特許文献１及び非特許文献１は、一般的なメタルアクティブケーブルや光アクティブケーブルに対するビット誤り率測定において、８Ｂ／１０Ｂあるいは６４Ｂ／６６Ｂのエンコード方式により、シリアルデータの中にクロックを埋め込むエンコーディングが施されたシリアル信号には適している。
しかしながら、映像信号出力装置と映像信号処理装置との間の伝送、例えばカメラリンク規格、ＶＥＳＡ（Video Electronics Standards Association）、ＮｅｗＶＥＳＡ等のＬＶＤＳ（Low voltage differential signaling）パラレル伝送の検査には以下の３つの理由から適用が困難である。
【００１０】
（１）非特許文献１において、映像信号を送信する場合、ＬＶＤＳパラレルデータは、映像データの同期信号などの制御信号を含む構成になっている。
したがって、パルスパターンジェネレータの生成する疑似ランダム信号は、この制御信号を含むＬＶＤＳパラレルデータに対応するデータパターンとして用いることは困難である。
【００１１】
（２）非特許文献１におけるパラレル対応のビットエラー測定器は、入出力がＬＶＤＳ信号を取り扱う形式になっていない。
したがって、ビットエラー測定器の入出力の端子と、測定対象のアクティブケーブルの入出力の端子との間にコンデンサを配置し、ＬＶＤＳパラレルデータを交流結合（ＡＣ結合リンク）の信号として扱うことになる。
このため、ＬＶＤＳパラレルデータは非常に周期の長い信号を含み、ＤＣまで信号帯域を延ばす必要があり、交流結合によるデータ欠損が生じる場合がある。このデータ欠損を防止するため、コンデンサの容量を増加させることで、ＤＣに近い周波数成分を通過させることができる。
一方、コンデンサの容量が増加するため、ＬＶＤＳパラレルデータの信号を鈍らせることになり、ビットエラーを生じさせる原因となる。
【００１２】
（３）特許文献１の処理データ検出装置は、０と１とが繰り返されるデータを伝送する構成となっているため、映像信号の全てのビット構成に対応することができず、ケーブルの十分な検査を行うことができない。
【００１３】
本発明は、このような事情に鑑みてなされたもので、ＤＣに近い周波数から測定に必要な周波数までの測定範囲で、ランダムな画像データとケーブルのコネクタ内の制約条件を満足する制御信号を生成し、ＬＶＤＳパラレルデータを用いてケーブル試験を行うケーブル検査装置、ケーブル検査方法及びそのプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のケーブル検査装置は、ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置であり、疑似ランダム信号を生成する疑似ランダム信号生成部と、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて初期パターン記憶部に順次書き込む試験パターン配列部と、前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部と、前記初期パターン記憶部から前記初期パターンを読み出し、前記制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ部と、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するＬＶＤＳトランスミッタと、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するＬＶＤＳレシーバと、前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較部とを備えることを特徴とする。
【００１５】
本発明のケーブル検査装置は、前記制約データが前記アクティブケーブルの前記コネクタ内にある前記送信用回路及び前記受信用回路のビット処理の制約条件を示していることを特徴とする。
【００１６】
本発明のケーブル検査装置は、前記制約条件が、前記送信用回路及び前記受信用回路の前記試験パターンの処理において、前記試験パターンにおける対象ビットのビット値の前記転送クロックに対応する変化条件が設定されたものであり、前記試験パターンフィルタ部が、前記転送クロック毎に対応し、前記対象ビットのビット値を前記制約条件に基づき変換することを特徴とする。
【００１７】
本発明のケーブル検査装置は、前記試験パターンフィルタ部が、試験サイクルとして予め設定された転送クロック数分の前記初期パターンの配列単位に、前記制約条件に基づいた変換処理を行うことを特徴とする。
【００１８】
本発明のケーブル検査装置は、前記制約データが前記アクティブケーブルのコネクタに設けられた前記送信用回路及び前記受信用回路の種類毎に、前記制約データ記憶部に記憶されていることを特徴とする。
【００１９】
本発明のケーブル検査方法は、ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置を用いてアクティブケーブルの試験を行うケーブル検査方法であり、疑似ランダム信号生成部が、疑似ランダム信号を生成する疑似ランダム信号生成過程と、試験パターン配列部が、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列過程と、パターンフィルタ部が、前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ過程と、ＬＶＤＳトランスミッタが、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力過程と、
ＬＶＤＳレシーバが、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するデータ入力過程と、パターン比較部が、前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較過程とを備えることを特徴とする。
【００２０】
本発明のプログラムは、ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置の機能をコンピュータに実行させるプログラムであり、前記コンピュータを、疑似ランダム信号を生成する疑似ランダム信号生成手段、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列手段、前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する、前記転送クロックに対応した制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ手段、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力手段、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するデータ入力手段、前記試験パターンと前記出力パターンとを比較するパターン比較手段、として機能させるためのプログラムである。
【発明の効果】
【００２１】
この発明は、疑似ランダムパターン生成部の生成した疑似ランダム信号からなる初期パターンを、被試験対象のアクティブケーブルのコネクタ内に設けられた送信用回路及び受信用回路などの処理の制約条件に対応した試験パターンに変換する。
このため、本発明によれば、アクティブケーブルに実際に供給される、映像データの同期信号などの制御信号を含むデータパターンに近い試験パターンを用いて試験を行うため、従来に比較してアクティブケーブルの実使用により近い条件で試験を行うことが可能となり、実使用で発生するフェイルを容易に検出することができる。
また、本発明によれば、アクティブケーブルの入出力の規格に対応したＬＶＤＳトランスミッタ及びＬＶＤＳレシーバを有しているため、ＤＣに近い周波数から測定に必要な周波数までの測定範囲でアクティブケーブルの試験を行うことが、従来に比較して容易にできる。
【図面の簡単な説明】
【００２２】
【図１】この発明の一実施形態によるケーブル検査装置の構成例を示す概略ブロック図である。
【図２】本実施形態における試験データを構成する試験パターン列を示す図である。
【図３】ＨＳビット、ＶＳビット及びＤＥビットと、ＳＰビットとの制約データの示す制約条件が記載されたテーブルを示す図である。
【図４】本実施形態におけるＬＶＤＳトランスミッタ部１８の構成例を示す図である。
【図５】ＬＶＤＳトランスミッタ部１８からアクティブケーブル２０の送信側コネクタ２１に供給されるデータのフォーマットを示す図である。
【図６】本実施形態におけるＬＶＤＳレシーバ部１９の構成例を示す図である。
【図７】アクティブケーブル２０の送信側コネクタ２１からＬＶＤＳレシーバ部１９に供給されるデータのフォーマットを示す図である。
【図８】疑似ランダム信号生成部１０、試験パターン配列部１１及び試験パターンフィルタ部１２の動作を示すフローチャートである。
【図９】試験パターンフィルタ部１２が行う第１フィルタリングの処理の動作例を説明するフローチャートである。
【図１０】制約データ記憶部１６に記憶されているカメラ階調度テーブルに対応して変更された初期パターン列の構成を示す図である。
【図１１】試験パターンフィルタ部１２が行う第２フィルタリング処理の動作例を説明する図である。
【図１２】試験パターンフィルタ部１２が行うフィルタリング処理の動作例を説明する図である。
【図１３】試験パターンフィルタ部１２が第１制約データに基づいて行う試験データ作成処理の動作例を説明する図である。
【図１４】初期パターン列における制御信号（ＨＳ信号、ＶＳ信号、ＤＥ信号、ＳＰ信号）の列方向のビットのみ示した図である。
【図１５】第１制約データに基づいて図４の初期パターン列から生成された試験パターン列を示す図である。
【図１６】試験パターンフィルタ部１２が第２制約データに基づいて行う試験データ作成処理の動作例を説明する図である。
【図１７】試験パターンフィルタ部１２が第１及び第２制約データに基づいて行うＶＳ信号のビット列変換処理の動作例を説明する図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態によるケーブル検査装置の構成例を示す概略ブロック図である。本実施形態においては、カメラなどの映像信号出力装置とグラバボードなどの映像信号処理装置間を接続するアクティブケーブルのケーブル検査を例として説明する。
図１において、ケーブル検査装置１は、疑似ランダム信号生成部１０、試験パターン配列部１１、試験パターンフィルタ部１２、試験パターン比較部１３、制御部１４、初期パターン記憶部１５、制約データ記憶部１６、試験パターン記憶部１７、ＬＶＤＳトランスミッタ部１８、ＬＶＤＳレシーバ部１９を備えている。
また、アクティブケーブル２０は、非試験対象であり、送信側コネクタ２１、受信側コネクタ２２及びケーブル線２３から構成されている。
【００２４】
疑似ランダム信号生成部１０は、評価対象に対して機能試験のための試験パターンとして用いる、ビット列としての擬似ランダム信号を発生する。
【００２５】
試験パターン配列部１１は、疑似ランダム信号生成部１０の出力する疑似ランダム信号を、画像データとコントロール信号とのビット数毎に分割し、これを初期パターンとして、この初期パターン毎に行識別情報を付加して、予め設定された所定の行数（例えば、１３０行）の初期パターン列を複数生成する。また、試験パターン配列部１１は、これら初期パターン列に対して、パターン列識別情報を付加し、初期パターン記憶部１５に書き込んで記憶させる。
【００２６】
本実施形態においては、試験対象がカメラリンク規格のＬＶＤＳパラレル伝送に対応したアクティブケーブルのため、画像データ（２４ビット）及び制御信号（３ビット）からなるデータ信号の２７ビットと、クロック転送のための１ビットとが試験データの構成として必要となる。画像データは、たとえばＲＧＢ（Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ） の各々の階調度を８ビットとして２４ビットである。また、制御信号は、ＨＳ（水平同期）、ＶＳ（垂直同期）、ＤＥ（データイネーブル）の３ビットである。
【００２７】
試験パターンフィルタ部１２は、後述するアクティブケーブル２０の送信側コネクタ２１と受信側コネクタ２２とに搭載されている回路の動作特性に対応するように、試験パターン列における各初期パターンの制御信号のビット値の変換処理を行い、ビット値が制約データに対応して変換された試験パターンからなる試験パターン列を作成する。
このとき、試験パターンフィルタ部１２は、制約データ記憶部１６に記憶されている制約データに基づいて、初期パターン列における各初期パターンの制御信号などのビットのビット値の変換を行う。
また、試験パターンフィルタ部１２は、作成した試験パターン列に対して試験パターン列番号を付加し、試験パターン列番号とこの試験パターン列番号の示す試験パターン列とを対応させ、試験パターン記憶部１７に書き込んで記憶させる。
【００２８】
次に、図２は本実施形態における試験データを構成する試験パターン列を示す図である。
アクティブケーブル２０のデータの伝送試験を行うために用いる際、試験パターンが並列に１３０個連続した列として構成された試験パターン列が試験データとなる。ここで、クロック信号毎に試験パターンの各ビットが並列に出力され、１サイクル内がクロック信号が１３０個の周期で構成されているため、試験データは、試験パターンが並列に１３０行として並べられた図２に示す試験データ列の複数から構成されている。
【００２９】
制約データ記憶部１６には、上述した図２に示す初期パターンを、アクティブケーブル２０におけるデータの伝送品質の試験を行うために用いる試験パターンに変換するための制約データが記載されている。この制約データは、アクティブケーブル２０の送信側コネクタ２１及び受信側コネクタ２２の内部に設けられている回路における信号処理等が確実に行われる、以下に示すような制御信号のビット変化などである。
次に、図３は、ＨＳビット、ＶＳビット及びＤＥビットと、ＳＰビットとの制約データの示す制約条件が記載されたテーブルを示す図である。図３（ａ）はＨＳビット、ＶＳビット及びＤＥビットの制約データが示されたテーブルを示す図である。
この図３（ａ）のテーブルが示す制約条件は、以下に示す記述となっている。
【００３０】
Ａ．フィルタイネーブルモード
ＨＳビット：１サイクル内で２回のビット遷移が存在、かつサイクル内の最小の連続ビット数３ビット以上、すなわち同一ビット値が３クロック幅で存在すること（２ビット以下の幅のパルスを除去する、ノイズ除去のローパスのフィルタリング処理に対応させるため、３ビット以上のパルス幅が必要となる）
ＶＳビット：１３０クロック内で１回のビット遷移が存在
ＤＥビット：ＨＳビットと同様に、１サイクル内で２回のビット遷移が存在、かつサイクル内の最小の連続ビット数３ビット以上、すなわち同一ビット値が３クロック幅で存在すること
【００３１】
Ｂ．フィルタディセーブルモード
ＨＳビット：１サイクル内で２回のビット遷移が存在
ＶＳビット：１３０クロック内で１回のビット遷移が存在
ＤＥビット：ＨＳビットと同様に、１サイクル内で２回のビット遷移が存在
【００３２】
また、図３（ｂ）のテーブルが示す制約条件は、以下に示す記述となっている。ここで、ＳＰビットとは、７ビット列を４行作成すると２８ビットであるが、制御信号及び画像データの合計のビット数が２７ビットであるため、ダミーとして挿入されるビットである。
Ａ．フィルタイネーブルモード
ＳＰビット：画像データ及び制御情報が配置されないビットのため、サイクル内で全てビット値が「０」である。
Ｂ．フィルタディセーブルモード
ＳＰビット：フィルタイネーブルモードと同様に、画像データ及び制御情報が配置されないビットのため、サイクル内で全てビット値が「０」である。
【００３３】
また、制約データ記憶部１６には、アクティブケーブル２０を用いる対象のカメラの画像データの階調度を示す画像データのビット数を定義するカメラ階調度テーブルが予め記憶されている。このカメラ階調度テーブルには、カメラの種類に対応して、各カメラを識別するカメラ識別情報と、このカメラ識別情報の示すカメラの種類で１画素を表現する階調度の値が対応して記憶されている。
【００３４】
図１に戻り、試験パターン比較部１３は、試験パターンフィルタ部１２が初期パターンをフィルタ処理して生成した試験パターンと、アクティブケーブル２０を伝搬した試験パターンである伝搬パターンとを比較し、伝搬時においてビットフェイルが発生したビットの検出を行う。
【００３５】
制御部１４は、試験パターンを試験パターン記憶部１７から順次読み出し、転送クロックとともにＬＶＤＳトランスミッタ部１８へ出力する。
また、制御部１４は、ＬＶＤＳレシーバ部１９がアクティブケーブル２０から受信する伝搬パターンを、試験パターン比較部１３に対して出力する。
【００３６】
ＬＶＤＳトランスミッタ部１８は、２８ビット並列の試験パターンと、この試験パターンを転送するクロックとを所定のフォーマットに変換し、アクティブケーブル２０の送信側コネクタ２１に供給する。すなわち、ＬＶＤＳトランスミッタ部１８は、２４ビットのデータ信号と３ビットの制御信号とＳＰ信号の１ビットとの合計２８ビットを、７ビットのビット列からなる４つのグループに分割する。また、ＬＶＤＳトランスミッタ部１８は、分割したグループ毎の各ビット（７ビットずつ）をシリアル信号として、４組のＬＶＤＳ端子（ＴｘＩＮ０、ＴｘＩＮ１、ＴｘＩＮ２、ＴｘＩＮ３）の各々から出力する。また、ＬＶＤＳトランスミッタ部１８は、２８ビットの試験パターンを転送するクロック信号を、シリアル信号を伝送するシリアルクロック信号に変換し、１組のＬＶＤＳ端子（ＴｘＣＬＫＩＮ）から出力する構成となっている。ここで、２４ビットのデータ信号と３ビットの制御信号とで２７ビットとなり、７ビットずつに４分割した際、２８ビットとして足りなくなる２８ビット目がダミーのビットであるＳＰ信号として出力される。
【００３７】
ここで、本実施形態において、２８ビットは、ｂｉｔ０（Ｒ［０］）、ｂｉｔ１（Ｒ［１］）、ｂｉｔ２（Ｒ［２］）、ｂｉｔ３（Ｒ［３］）、ｂｉｔ４（Ｒ［４］）、ｂｉｔ５（Ｒ［５］）、ｂｉｔ６（Ｇ［０］）、ｂｉｔ７（Ｇ［１］）、ｂｉｔ８（Ｇ[２]）、ｂｉｔ９（Ｇ［３］）、ｂｉｔ１０（Ｇ[４]）、ｂｉｔ１１（Ｇ［５］）、ｂｉｔ１２（Ｂ[０]）、ｂｉｔ１３（Ｂ［１］）、ｂｉｔ１４（Ｂ[２]）、ｂｉｔ１５（Ｂ[３]）、ｂｉｔ１６（Ｂ［４］）、ｂｉｔ１７（Ｂ[５]）、ｂｉｔ１８（ＨＳ）、ｂｉｔ１９（ＶＳ）、ｂｉｔ２０（ＤＥ）、ｂｉｔ２１（Ｒ［６］）、ｂｉｔ２２（Ｒ［７］）、ｂｉｔ２３（Ｇ［６］）、ｂｉｔ２４（Ｇ［７］）、ｂｉｔ２５（Ｂ［６］）、ｂｉｔ２６（Ｂ［７］）、ｂｉｔ２７（ＳＰ）となっている。
【００３８】
ここで、ＬＶＤＳ端子ＴｘＩＮ０から１サイクル単位で出力される７ビットは、ｂｉｔ０（Ｒ［０］）、ｂｉｔ１（Ｒ［１］）、ｂｉｔ２（Ｒ［２］）、ｂｉｔ３（Ｒ［３］）、ｂｉｔ４（Ｒ［４］）、ｂｉｔ５（Ｒ［５］）、ｂｉｔ６（Ｇ［０］）である。
また、ＬＶＤＳ端子ＴｘＩＮ１から１サイクル単位で出力される７ビットは、ｂｉｔ７（Ｇ［１］）、ｂｉｔ８（Ｇ[２]）、ｂｉｔ９（Ｇ［３］）、ｂｉｔ１０（Ｇ[４]）、ｂｉｔ１１（Ｇ［５］）、ｂｉｔ１２（Ｂ[０]）、ｂｉｔ１３（Ｂ［１］）である。
また、ＬＶＤＳ端子ＴｘＩＮ２から１サイクル単位で出力される７ビットは、ｂｉｔ１４（Ｂ[２]）、ｂｉｔ１５（Ｂ[３]）、ｂｉｔ１６（Ｂ［４］）、ｂｉｔ１７（Ｂ[５]）、ｂｉｔ１８（ＨＳ）、ｂｉｔ１９（ＶＳ）、ｂｉｔ２０（ＤＥ）である。
また、ＬＶＤＳ端子ＴｘＩＮ３から１サイクル単位で出力される７ビットは、ｂｉｔ２１（Ｒ［６］）、ｂｉｔ２２（Ｒ［７］）、ｂｉｔ２３（Ｇ［６］）、ｂｉｔ２４（Ｇ［７］）、ｂｉｔ２５（Ｂ［６］）、ｂｉｔ２６（Ｂ［７］）、ｂｉｔ２７（ＳＰ）である。
【００３９】
次に、図４は、本実施形態におけるＬＶＤＳトランスミッタ部１８の構成例を示す図である。ＬＶＤＳトランスミッタ１８は、並列直列変換回路１８１、ＰＬＬ１８２及びＬＶＤＳ回路１８５、１８６、１８７、１８８、１８９を有している。
並列直列変換回路１８１は、上述した画像データの２４ビットと制御信号の３ビットの計２７ビットを４つのグループに分割し、２８ビット目をダミー信号のＳＰとし、この２８ビットを、７ビットずつの４つのシリアル信号に変換する。この並列直列変換回路１８１は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）レベルの信号で動作し、ＣＭＯＳレベルの信号としてシリアル信号をＬＶＤＳ回路１８５、１８６、１８７、１８８、１８９へ出力する。
ＰＬＬ１８２は、７ビット単位のシリアル信号を１サイクルとし、１サイクルで２８ビット（ＳＰビットを含む）のデータを転送するためシリアルクロック信号を、２８ビットを並列にＬＶＤＳトランスミッタ１８に供給する際に入力されるクロック信号を逓倍して生成する。
【００４０】
ＬＶＤＳ回路１８５、１８６、１８７、１８８、１８９の各々は、ＣＭＯＳレベルで入力される以下に示すシリアル信号を、それぞれＬＶＤＳ信号に変換する。
次に、図５は、ＬＶＤＳトランスミッタ部１８からアクティブケーブル２０の送信側コネクタ２１に供給されるデータのフォーマットを示す図である。
この図５に示すように、ＬＶＤＳ回路１８５は、１サイクルにおいて、ｂｉｔ０（Ｒ［０］）、ｂｉｔ１（Ｒ［１］）、ｂｉｔ２（Ｒ［２］）、ｂｉｔ３（Ｒ［３］）、ｂｉｔ４（Ｒ［４］）、ｂｉｔ５（Ｒ［５］）、ｂｉｔ６（Ｇ［０］）を、ＬＶＤＳ信号としてシリアルクロック信号に同期させてシリアル（直列）に、ＬＶＤＳ端子Ｔｘ１Ｎ０から出力する。
ＬＶＤＳ回路１８６は、１サイクルにおいて、ｂｉｔ７（Ｇ［１］）、ｂｉｔ８（Ｇ[２]）、ｂｉｔ９（Ｇ［３］）、ｂｉｔ１０（Ｇ[４]）、ｂｉｔ１１（Ｇ［５］）、ｂｉｔ１２（Ｂ[０]）、ｂｉｔ１３（Ｂ［１］）を、シリアルクロック信号に同期させてシリアルに、ＬＶＤＳ端子Ｔｘ１Ｎ１から出力する。
ＬＶＤＳ回路１８７は、１サイクルにおいて、ｂｉｔ１４（Ｂ[２]）、ｂｉｔ１５（Ｂ[３]）、ｂｉｔ１６（Ｂ［４］）、ｂｉｔ１７（Ｂ[５]）、ｂｉｔ１８（ＨＳ）、ｂｉｔ１９（ＶＳ）、ｂｉｔ２０（ＤＥ）を、シリアルクロック信号に同期させてシリアルに、ＬＶＤＳ端子Ｔｘ１Ｎ２から出力する。
ＬＶＤＳ回路１８８は、１サイクルにおいて、ｂｉｔ２１（Ｒ［６］）、ｂｉｔ２２（Ｒ［７］）、ｂｉｔ２３（Ｇ［６］）、ｂｉｔ２４（Ｇ［７］）、ｂｉｔ２５（Ｂ［６］）、ｂｉｔ２６（Ｂ［７］）、ｂｉｔ２７（ＳＰ）を、シリアルクロック信号に同期させてシリアルに、ＬＶＤＳ端子Ｔｘ１Ｎ３から出力する。
ＬＶＤＳ回路１８９は、シリアルクロック信号をＬＶＤＳ端子ＴｘＣＬＫＩＮから出力する。
【００４１】
ＬＶＤＳレシーバ部１９は、７ビット列からなる４つのシリアル信号を、２４ビットのデータ信号と３ビットの制御信号とからなる２７ビットの並列のデータからなる伝搬パターンに変換する。ここで、ＬＶＤＳレシーバ部１９は、４組のＬＶＤＳ端子（ＴｘＩＮ０、ＴｘＩＮ１、ＴｘＩＮ２、ＴｘＩＮ３）の各々から供給される（受信される）７ビット列のシリアル信号を、２７ビットの並列のデータである伝搬パターンに変換し、制御部１４へ出力する。また、ＬＶＤＳレシーバ部１９は、１組のＬＶＤＳ端子（ＲｘＣＬＫＩＮ）から供給される、シリアル信号を転送するシリアルクロック信号を、２７ビットの並列データを転送するクロック信号に変換して出力する構成となっている。
次に、図６は、本実施形態におけるＬＶＤＳレシーバ部１９の構成例を示す図である。ＬＶＤＳレシーバ部１９は、直列並列変換回路１９１、ＰＬＬ１９２及びＬＶＤＳ変換回路１９５、１９６、１９７、１９８、１９９を有している。
ＬＶＤＳ変換回路１９５、１９６、１９７、１９８、１９９の各々は、ＬＶＤＳ信号で入力される以下に示すシリアル信号を、ＣＭＯＳレベルで入力されるシリアル信号に変換する。
【００４２】
次に、図７は、アクティブケーブル２０の送信側コネクタ２１からＬＶＤＳレシーバ部１９に供給されるデータのフォーマットを示す図である。
この図４に示すように、ＬＶＤＳ回路変換１９５は、１サイクルにおいて、ＬＶＤＳ端子Ｒｘ１Ｎ０を介して供給される、ＬＶＤＳ信号のｂｉｔ０（Ｒ［０］）、ｂｉｔ１（Ｒ［１］）、ｂｉｔ２（Ｒ［２］）、ｂｉｔ３（Ｒ［３］）、ｂｉｔ４（Ｒ［４］）、ｂｉｔ５（Ｒ［５］）、ｂｉｔ６（Ｇ［０］）を、ＣＭＯＳ信号としてシリアルクロック信号に同期させてシリアル（直列）に、直列並列変換回路１９１へ出力する。
ＬＶＤＳ回路１９６は、１サイクルにおいて、ＬＶＤＳ端子Ｒｘ１Ｎ０を介して供給される、ＬＶＤＳ信号のｂｉｔ７（Ｇ［１］）、ｂｉｔ８（Ｇ[２]）、ｂｉｔ９（Ｇ［３］）、ｂｉｔ１０（Ｇ[４]）、ｂｉｔ１１（Ｇ［５］）、ｂｉｔ１２（Ｂ[０]）、ｂｉｔ１３（Ｂ［１］）を、シリアルクロック信号に同期させてシリアルに、直列並列変換回路１９１へ出力する。
ＬＶＤＳ回路１９７は、１サイクルにおいて、ＬＶＤＳ端子Ｒｘ１Ｎ０を介して供給される、ＬＶＤＳ信号のｂｉｔ１４（Ｂ[２]）、ｂｉｔ１５（Ｂ[３]）、ｂｉｔ１６（Ｂ［４］）、ｂｉｔ１７（Ｂ[５]）、ｂｉｔ１８（ＨＳ）、ｂｉｔ１９（ＶＳ）、ｂｉｔ２０（ＤＥ）を、シリアルクロック信号に同期させてシリアルに、直列並列変換回路１９１へ出力する。
ＬＶＤＳ回路１９８は、１サイクルにおいて、ＬＶＤＳ端子Ｒｘ１Ｎ０を介して供給される、ＬＶＤＳ信号のｂｉｔ２１（Ｒ［６］）、ｂｉｔ２２（Ｒ［７］）、ｂｉｔ２３（Ｇ［６］）、ｂｉｔ２４（Ｇ［７］）、ｂｉｔ２５（Ｂ［６］）、ｂｉｔ２６（Ｂ［７］）、ｂｉｔ２７（ＳＰ）を、シリアルクロック信号に同期させてシリアルに、直列並列変換回路１９１へ出力する。
ＬＶＤＳ回路１９９は、ＬＶＤＳ端子ＲｘＣＬＫＩＮから供給される、ＬＶＤＳ信号のシリアルクロック信号をＣＭＯＳ信号に変換し、ＰＬＬ回路１９２に出力する。
【００４３】
直列並列変換回路１９１は、ＬＶＤＳ回路変換１９５から１９６の各々から供給される７ビットのグループ（ビット列）からなる４つのシリアル信号を、２７ビット並列の伝搬パターンに変換して出力する。この直列並列変換回路１９１は、例えばＣＭＯＳレベルの信号で動作し、ＣＭＯＳレベルの信号として、制御回路１４に対して伝搬パターンを出力する。
ＰＬＬ回路１９２は、２７ビットの並列のデータを制御部１４に出力するクロック信号を、１サイクルで２８ビットのデータを転送する際に入力されるシリアルクロック信号を分周することで生成する。
【００４４】
次に、本実施形態によるケーブル検査装置１における試験パターンを生成する処理の動作を、図を用いて説明する。図８は、疑似ランダム信号生成部１０、試験パターン配列部１１及び試験パターンフィルタ部１２の動作を示すフローチャートである。
ステップＳ１：
疑似ランダム信号生成部１０は、例えば、疑似ランダム信号（ＰＮ系列あるいはＭ系列）を生成する回路または生成関数を用いて、ビット系列からなる疑似ランダム信号を生成し、試験パターン配列部１１へ順次出力する。
【００４５】
ステップＳ２：
試験パターン配列部１１は、図２に示すように、疑似ランダム信号生成部１０から供給される疑似ランダム信号を、２８ビットずつに分割して初期パターンを生成する。
そして、試験パターン配列部１１は、生成した初期パターンを列として配列し、１３０列からなる初期パターン列を順次複数（予め想定される試験に必要な数）生成し、初期パターン列番号を付加して、この初期パターン列番号とともに、初期パターン記憶部１５に書き込んで記憶させる。
【００４６】
ステップＳ３：
試験パターンフィルタ部１２は、第１フィルタリングの処理として、操作者が図示しない入力手段（例えば、キーボードなど）から入力したカメラ識別情報（例えば、カメラ名）に対応し、制約データ記憶部１６に記憶されているカメラ階調度テーブルから、入力されたカメラ識別情報を検索する。
そして、試験パターンフィルタ部１２は、カメラ階調度テーブルにおいて、検索されたカメラ識別情報に対応して記憶されているカメラの階調度の情報により、初期パターン列の各画像データの階調度のビット数を変更する（詳細は後述）。
この第１フィルタリング処理が終了した後、試験パターンフィルタ部１２は、変更した初期パターン列を、初期パターン列番号に対応して初期パターン記憶部１５に書き込んで記憶させる。
【００４７】
ステップＳ４：
試験パターンフィルタ部１２は、第２フィルタリングの処理として、制約データ記憶部１６に記憶されている制約データにより、初期パターン列の制御情報のビットのビット値を変更する（詳細は後述）。
そして、試験パターンフィルタ部１２は、変更した初期パターン列を、試験パターン列番号に対応して試験パターン記憶部１７に書き込んで記憶させる。
この後、作成した試験パターン列を試験データとして、アクティブケーブル２０におけるデータ伝送の試験（ビット誤り率測定検査）を行う。
本実施形態において、試験パターンフィルタ部１２は、初期パターン列から試験パターン列へのフィルタ処理による変換を、試験データとして必要な試験パターン列に必要な数の初期パターン列に対して行い、アクティブケーブル２０の検査に必要な試験データの生成を行う。
【００４８】
次に、図９を用いて第１フィルタリングの処理について説明する。図９は、試験パターンフィルタ部１２が行う第１フィルタリングの処理の動作例を説明するフローチャートである。
ステップＳ３１：
試験パターンフィルタ部１２は、操作者が入力手段からカメラ識別情報を入力したか否かの検出を行う。
このとき、試験パターンフィルタ部１２は、試験パターン列における画像データのビットを、試験対象のアクティブケーブル２０がデータ伝送に利用されるカメラの階調度に対応させるか否か、すなわち伝送する画像データの階調度を、このカメラの階調度に合わせて、伝送する画像データをカメラの種類に合わせたビット構成となるように変更を行うか否かの判定を、カメラ識別情報の入力の有無により検出する。
そして、試験パターンフィルタ部１２は、カメラ識別情報が入力されていない場合、デフォルト処理として、初期パターン列における画像データにおけるビット値の変更を行わずに第１フィルタリング処理を終了する。
一方、試験パターンフィルタ部１２は、カメラ識別情報が入力されている場合、処理をステップＳ３２へ進める。
【００４９】
ステップＳ３２：
試験パターンフィルタ部１２は、入力されたカメラ識別情報を制約データ記憶部１６に記憶されているカメラ階調度テーブルから検索し、このカメラ識別情報に対応して記憶されている画像データの階調度を示すデータを読み出す。
そして、試験パターンフィルタ部１２は、この階調度を示すデータにより、図１０に示すように初期パターン列における画像データのビットの変更を行う。この図１０は、制約データ記憶部１６に記憶されているカメラ階調度テーブルに対応して変更された初期パターン列の構成を示す図である。
【００５０】
図１０（ａ）は、単色で１画素を１０ビットで表すことを示す階調度のデータにより、画像データのビット値を変更した初期パターン列の構成を示す図である。ここで、試験パターンフィルタ部１２は、階調度を示す１０ビットのＤＡ０からＤＡ９のビット以外のＮＣと示しているビットを、例えば、ビット値が０であれば０のままとし、ビット値が１であれば０に変更する。
一方、図１０（ｂ）は、単色で１画素を８ビットで表すことを示す階調度のデータにより、画像データのビット値を変更した初期パターン列の構成を示す図である。ここで、図１０（ａ）と同様に、試験パターンフィルタ部１２は、階調度を示す８ビットのＤＡ０からＤＡ７のビット以外のＮＣと示しているビットを、例えば、ビット値が０であれば０のままとし、ビット値が１であれば０に変更する。
【００５１】
次に、図１１を用いて第１フィルタリングの処理について説明する。図１１は、試験パターンフィルタ部１２が行う第２フィルタリング処理の動作例を説明する図である。
ステップＳ４１：
試験パターンフィルタ部１２は、操作者が入力手段から入力したフィルタコントロール信号がフィルタイネーブルモードであるか否かの判定を行う。
このとき、試験パターンフィルタ部１２は、操作者が入力したフィルタコントロール信号がフィルタイネーブルモードを示している場合、処理をステップＳ４２へ進め、一方、フィルタコントロール信号がフィルタディセーブルモードを示している場合、処理をステップＳ４３へ進める。
【００５２】
ステップＳ４２：
試験パターンフィルタ部１２は、試験パターン記憶部１７から、フィルタイネーブルモードに対応する制約データが記述された、図３（ａ）に示す第１制約データテーブルを読み出し、処理をステップＳ４４へ進める。
【００５３】
ステップＳ４３：
試験パターンフィルタ部１２は、試験パターン記憶部１７から、フィルタイネーブルモードに対応する制約データが記述された、図３（ｂ）に示す第２制約データテーブルを読み出し、処理をステップＳ４４へ進める。
【００５４】
ステップＳ４４：
試験パターンフィルタ部１２は、試験パターン記憶部１７から読み出した制約データテーブルに従い、初期パターン列の制御信号のビット値を変更し、試験データの試験パターン列を生成する。
そして、試験パターンフィルタ部１２は、生成した試験パターン列に対して、試験パターン列番号を付加し、この試験パターン列番号とともに、この試験パターン列番号の示す試験パターン列を対応させ、試験パターン記憶部１７に書き込んで記憶させる。
【００５５】
次に、図１２を用いて第１フィルタリングの処理におけるフィルタリング処理（ステップＳ４４）について説明する。図１２は、試験パターンフィルタ部１２が行うフィルタリング処理の動作例を説明する図である。
ステップＳ４４１：
試験パターンフィルタ部１２は、初期パターン列番号の順番に、初期パターン列（図２に示す初期パターンの１３０列からなるパターン列）を初期パターン記憶部１５から読み出す。
【００５６】
ステップＳ４４２：
そして、試験パターンフィルタ部１２は、制約データテーブルから制約データを抽出する。
このとき、試験パターンフィルタ部１２は、図７（ａ）及び図７（ｂ）に示すフィルタイネーブルモードの場合、以下の制約データを抽出する。
ＨＳビットとしては、初期パターン列の１３０列（１サイクル）における列方向の同一ビットの最小連続数が３であり、１サイクル内における列方向のビット値の遷移回数が２回であることを示す情報となる。
ＶＳビットとしては、同一ビット値が列方向に１３０列における列方向の同一ビットの連続数が１３０であり、１サイクル内におけるビット遷移回数が１回であることを示す情報となる。
ＤＥビットとしては、ＨＳビットと同様に、初期パターン列の１３０列における列方向の同一ビットの最小連続数が３であり、１サイクル内における列方向のビット値の遷移回数が２回であることを示す情報となる。
また、ＳＰビットとしては、、初期パターン列の１３０列における列方向の全ビットのビット値が全て０であることを示す情報である。
【００５７】
試験パターンフィルタ部１２は、図７（ａ）及び図７（ｂ）に示すフィルタディセーブルモードの場合、以下の制約データを抽出する。
ＨＳビットとしては、初期パターン列の１３０列における列方向の同一ビットの最小連続数が１であり、１サイクル内における列方向のビット値の遷移回数が２回であることを示す情報となる。
ＶＳビットとしては、同一ビット値が列方向に１３０列における列方向の同一ビットの連続数が１３０であり、１サイクル内におけるビット遷移回数が１回であることを示す情報となる。
ＤＥビットとしては、ＨＳビットと同様に、初期パターン列の１３０行における列方向の同一ビットの最小連続数が１であり、１サイクル内における列方向のビット値の遷移回数が２回であることを示す情報となる。
また、ＳＰビットとしては、初期パターン列の１３０行における列方向の全ビットのビット値が全て０であることを示す情報である。
【００５８】
ステップＳ４４３：
試験パターンフィルタ部１２は、抽出した制約データに基づいて、試験パターン列番号の順番に、試験パターン列を順次修正し、試験パターン列を生成し、試験パターン列番号に対応させて試験パターン列からなる試験データ（複数の試験パターン列からなる）を作成する。
【００５９】
次に、図１３を用いてフィルタリング処理（ステップＳ４４）における試験データ作成処理について説明する。図１３は、試験パターンフィルタ部１２が第１制約データに基づいて行う試験データ作成処理の動作例を説明する図である。図１４は、初期パターン列における制御信号（ＨＳ信号、ＶＳ信号、ＤＥ信号、ＳＰ信号）の列方向のビットのみ示した図である。図１５は、第１制約データに基づいて図４の初期パターン列から生成された試験パターン列を示す図である。
ステップＳ１０１：
試験パターンフィルタ部１２は、読み出した初期パターン列における各初期パターンのＳＰ信号のビットのビット値を無条件に０とする変更を行う。
【００６０】
ステップＳ１０２：
試験パターンフィルタ部１２は、ＨＳ信号及びＤＥ信号の初期パターン列の列方向のビット配列において、初期パターン列の上の行から連続するビットの数を計数し、連続するビット数が２個以下の場所を抽出する。
ここで、試験パターンフィルタ部１２は、ＨＳ信号及びＤＥ信号の初期パターン列において、連続するビット数が２以下のビット部分を、図１４に破線の円で囲んだ部分のビットとして抽出する。
【００６１】
ステップＳ１０３：
試験パターンフィルタ部１２は、ＨＳ信号に対して、図１５に示すように、連続したビット数が２以下のビットのビット値を、この連続したビット数が２以下のビットを挟むビットのビット値に変換する。ここで、試験パターンフィルタ部１２は、図１４のビット値が１のビットＢ[Ｂ０，Ｂ１]とビットＢ[Ｂ３]とに挟まれたビットＢ[Ｂ２]のビット値を０から１に変更する。
これにより、ビット値が１のビットＢ[Ｂ０，Ｂ１，Ｂ２，Ｂ３]が４つ連続することになり、制約データを満足する。
また、試験パターンフィルタ部１２は、次の同一ビット値のビットの連続が、ビット値が０で３連続したビットＢ[Ｂ４，Ｂ５，Ｂ６]であるため、このビットの連続についてはビット値の変更の処理を行わない。
次に、試験パターンフィルタ部１２は、ビット値が１のビットであるビットＢ[Ｂ７]とビット[Ｂ９]とが挟むビットＢ[Ｂ８]のビット値を、０から１に変更する。
これにより、ビット値が１のビットＢ[Ｂ７，Ｂ８，Ｂ９]が３つ連続することになり、制約データを満足する。
【００６２】
さらに、試験パターンフィルタ部１２は、試験パターンフィルタ部１２は、図１４においてビット値が０のビットであるビットＢ[Ｂ１２３]とビット[Ｂ１２５，１２６]とが挟むビットＢ[Ｂ１２４]のビット値を、図１５に示すように、１から０に変更する。
これにより、ビット値が０のビットＢ[Ｂ１２３，Ｂ１２４，Ｂ１２５、Ｂ１２６]が４つ連続することになり、制約データを満足する。
そして、試験パターンフィルタ部１２は、図１４においてビット値１のビットＢ[Ｂ１２７，Ｂ１２８]と、ビット値が０のビットＢ[Ｂ１２９]について、合計が３ビットのため、図１５に示すように、よりビット番号の小さい方のビットＢ[Ｂ１２７，Ｂ１２８]のビット値である１に、ビットＢ[Ｂ１２９]のビット値を変更する。
ここで、試験パターンフィルタ部１２は、例えば、ビットＢ[Ｂ１２７]までのビット値の変更の処理が終了し、残りのビットがビットＢ[Ｂ１２８]とビットＢ[Ｂ１２９]の２ビットである場合、直前のビットＢ[Ｂ１２７]と同一のビット値に、ビットＢ[Ｂ１２８]とビットＢ[Ｂ１２９]とのビット値を変更する。
【００６３】
また、試験パターンフィルタ部１２は、ＤＥ信号に対して、ＨＳ信号と同様に、図１５に示すように、図１４における連続したビット数が２以下のビットのビット値を、この連続したビット数が２以下のビットを挟むビットのビット値に変換する。ここで、試験パターンフィルタ部１２は、図１４のビット値が０のビットＢ[Ｂ０]とビットＢ[Ｂ２，Ｂ３，Ｂ４]とに挟まれたビットＢ[Ｂ１]のビット値を、図１５に示すように、１から０に変更する。
これにより、ビット値が０のビットＢ[Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４]が５つ連続することになり、制約データを満足する。
また、試験パターンフィルタ部１２は、図１４においてビット値が１のビットＢ[Ｂ５]とビットＢ[Ｂ７]とに挟まれたビットＢ[Ｂ６]のビット値を、図１５に示すように、０から１に変更する。
これにより、ビット値が１のビットＢ[Ｂ５，Ｂ６，Ｂ７]が３つ連続することになり、制約データを満足する。
【００６４】
また、試験パターンフィルタ部１２は、図１４において次の同一ビット値のビットの連続が、ビット値が０で３連続したビットＢ[Ｂ８，Ｂ９，Ｂ１０（不図示）]であるため、このビットの連続についてはビット値の変更の処理を行わない。
さらに、試験パターンフィルタ部１２は、試験パターンフィルタ部１２は、図１４においてビット値１のビットであるビットＢ[Ｂ１２３]とビット[Ｂ１２６，Ｂ１２７，Ｂ１２８]とが挟むビットＢ[Ｂ１２４，Ｂ１２５]のビット値を、図１５に示すように、０から１に変更する。
これにより、ビット値が１のビットＢ[Ｂ１２３，Ｂ１２４，Ｂ１２５，Ｂ１２６，Ｂ１２７，Ｂ１２８]が６つ連続することになり、制約データを満足する。
そして、試験パターンフィルタ部１２は、図１４においてビット値０のビットＢ[Ｂ１２９]について、合計が１ビットのため、図１５に示すように、よりビット番号の小さい方のビットＢ[Ｂ１２８]のビット値である１に、ビットＢ[Ｂ１２９]のビット値を変更する。
【００６５】
ステップＳ１０４：
試験パターンフィルタ部１２は、上述したビット値の変更の後、ＨＳ信号の列方向におけるビット列において、ビット値の遷移、すなわちビット値が０から１へ、またはビット値が１から０へ遷移する回数である遷移回数を、初期パターン列における１３０行において計数（カウント）する。
そして、試験パターンフィルタ部１２は、カウントしたＨＳ信号の列方向のビット列におけるビット値の遷移回数が０回か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ビット値の遷移回数が０回の場合、ＨＳ信号のビット列における全てのビット値が同一であるため、処理をステップＳ１０５へ進める。一方、試験パターンフィルタ部１２は、ビット値の遷移回数が０回でない場合、処理をステップＳ１０６へ進める。
【００６６】
ステップＳ１０５：
試験パターンフィルタ部１２は、ＨＳ信号のビット列の予め設定されている範囲のビット、例えば５０ビット目から７０ビット目までの範囲のビットのビット値を、現在のビット値と異なるビット値に変更する。これにより、試験パターンフィルタ部１２は、２回のビット遷移を生成する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１０へ進める。
【００６７】
ステップＳ１０６：
試験パターンフィルタ部１２は、ＨＳ信号のビット列におけるビット値の遷移回数が１回か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ビット値の遷移回数が１回である場合、処理をステップＳ１０７へ進め、一方、ビット遷移回数が１回でない場合、処理をステップＳ１０８へ進める。
【００６８】
ステップＳ１０７：
試験パターンフィルタ部１２は、ビット値の遷移回数が１回の場合、長い方の同一ビット値のビット範囲を２等分し、行列順が後の方の範囲のビットのビット値を反転させ、２回のビット遷移を生成する。また、試験パターンフィルタ部１２は、ビット値の範囲が同一である場合、行列順が後の方の範囲を２分割し、分割後の２つの範囲において行列順が後の方の範囲のビットのビット値を反転させ、２回のビット遷移を生成する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１０へ進める。
【００６９】
ステップＳ１０８：
試験パターンフィルタ部１２は、ＨＳ信号のビット列におけるビット値の遷移回数が３回以上か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ＨＳ信号のビット列におけるビット値の遷移回数が３回以上である場合、処理をステップＳ１０９へ進め、一方、ビット値の遷移回数が３回未満、すなわち２回である場合、処理をステップＳ１１０へ進める。
【００７０】
ステップＳ１０９：
試験パターンフィルタ部１２は、ＨＳ信号のビット列におけるビット値の遷移回数が３回以上である場合、２回目のビット値の遷移以降の全てのビットのビット値を、２回目の遷移直後のビットのビット値に変換し、２回のビット遷移を生成する。
例えば、図１５において、ビットＢ[Ｂ３]とビットＢ[Ｂ４]とにおける１回目のビット値の遷移において、ビット値が１から０に遷移し、ビットＢ[Ｂ６]とビットＢ[Ｂ７]とにおける２回目のビット値の遷移において、ビット値が０から１に遷移している。
このため、試験パターンフィルタ部１２は、２回目のビット値の遷移のビットＢ[Ｂ７]以降の全てのビットのビット値を、このビットＢ[Ｂ７]のビット値である１に変換する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１０へ進める。
【００７１】
ステップＳ１１０：
試験パターンフィルタ部１２は、ＤＥ信号の列方向におけるビット列におけるビット値の遷移回数を、初期パターン列における１３０行においてカウントする。
そして、試験パターンフィルタ部１２は、カウントしたＤＥ信号の列方向のビット列におけるビット値の遷移回数が０回か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ビット値の遷移回数が０回の場合、ＤＥ信号のビット列における全てのビット値が同一であるため、処理をステップＳ１１１へ進める。一方、試験パターンフィルタ部１２は、ビット値の遷移回数が０回でない場合、処理をステップＳ１１２へ進める。
【００７２】
ステップＳ１１１：
試験パターンフィルタ部１２は、ＤＥ信号のビット列の予め設定されている範囲のビット、例えば５０ビット目から７０ビット目までの範囲のビットのビット値を、現在のビット値と異なるビット値に変更する。これにより、試験パターンフィルタ部１２は、２回のビット遷移を生成する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１６へ進める。
【００７３】
ステップＳ１１２：
試験パターンフィルタ部１２は、ＤＥ信号のビット列におけるビット値の遷移回数が１回か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ビット値の遷移回数が１回である場合、処理をステップＳ１１３へ進め、一方、ビット遷移回数が１回でない場合、処理をステップＳ１１４へ進める。
【００７４】
ステップＳ１１３：
試験パターンフィルタ部１２は、ビット値の遷移回数が１回の場合、長い方の同一ビット値のビット範囲を２等分し、行列順が後の方の範囲のビットのビット値を反転させ、２回のビット遷移を生成する。また、試験パターンフィルタ部１２は、ビット値の範囲が同一である場合、行列順が後の方の範囲を２分割し、分割後の２つの範囲において行列順が後の方の範囲のビットのビット値を反転させ、２回のビット遷移を生成する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１４へ進める。
【００７５】
ステップＳ１１４：
試験パターンフィルタ部１２は、ＤＥ信号のビット列におけるビット値の遷移回数が３回以上か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ＤＥ信号のビット列におけるビット値の遷移回数が３回以上である場合、処理をステップＳ１１５へ進め、一方、ビット値の遷移回数が３回未満、すなわち２回である場合、処理をステップＳ１１６へ進める。
【００７６】
ステップＳ１１５：
試験パターンフィルタ部１２は、ＤＥ信号のビット列におけるビット値の遷移回数が３回以上である場合、２回目のビット値の遷移以降の全てのビットのビット値を、２回目の遷移直後のビットのビット値に変換し、２回のビット遷移を生成する。
例えば、図１５において、ビットＢ[Ｂ４]とビットＢ[Ｂ５]とにおける１回目のビット値の遷移において、ビット値が０から１に遷移し、ビットＢ[Ｂ７]とビットＢ[Ｂ８]とにおける２回目のビット値の遷移において、ビット値が１から０に遷移している。
このため、試験パターンフィルタ部１２は、２回目のビット値の遷移のビットＢ[Ｂ８]以降の全てのビットのビット値を、このビットＢ[Ｂ８]のビット値である０に変換する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１６へ進める。
【００７７】
ステップＳ１１６：
試験パターンフィルタ部１２は、制御信号であるＶＳ信号のビット列を制約データに基づいて変更し、初期パターン列を試験パターン列に変更する処理を終了し、試験パターン列番号とともに試験パターン記憶部１７に書き込んで記憶させる。
【００７８】
次に、図１６を用いてフィルタリング処理（ステップＳ４４）における試験データ作成処理について説明する。図１６は、試験パターンフィルタ部１２が第２制約データに基づいて行う試験データ作成処理の動作例を説明する図である。
第２制約データは、図３に示すフィルタディセーブルモードにおける制約データのため、ビット値が同一のビットの連続数の制限が１以上である以外、第１制約データと同様である。このため、図１６の試験データ作成処理のフローチャートは、図１３に示すフローチャートから、同一ビット値を３ビット以上とするステップＳ１０２及びステップＳ１０３とを除いた構成となる。図１６のフローチャートにおいて、図１３のフローチャートと同一の処理については、同一のステップ番号を付し、説明を省略する。
【００７９】
次に、図１７を用いて試験データ作成処理（ステップＳ４４３）におけるＶＳ信号のビット列変換処理について説明する。図１７は、試験パターンフィルタ部１２が第１及び第２制約データに基づいて行うＶＳ信号のビット列変換処理の動作例を説明する図である。ここで、第１制約データと第２制約データとにおけるＶＳ信号に対する制約条件は同一である。このため、試験パターンフィルタ部１２が行うＶＳ信号の変換処理も、第１制約データ及び第２制約データともに同様の動作となる。
【００８０】
ステップＳ２０１：
試験パターンフィルタ部１２は、試験パターン記憶部１７から試験データを構成する試験パターン列の中で、１個目（最も試験パターン列番号が小さい）の試験パターン列を読み出す。
そして、試験パターンフィルタ部１２は、処理をステップＳ２０２へ進める。
【００８１】
ステップＳ２０２：
試験パターンフィルタ部１２は、１個目の試験パターン列におけるＶＳ信号のビット列から、１回目のビット値の遷移部分を検出して抽出する。
例えば、図１４に示すように、１回目のビット値の遷移部分は、ビットＢ[Ｂ２]とビットＢ[Ｂ３]とである。
したがって、試験パターンフィルタ部１２は、ビット値の遷移部分として、ビットＢ[Ｂ２]とビットＢ[Ｂ３]とを抽出する。
そして、試験パターンフィルタ部１２は、処理をステップＳ２０３へ進める。
【００８２】
ステップＳ２０３：
試験パターンフィルタ部１２は、ステップＳ２０２で抽出したビット値の遷移部分であるビットＢ[Ｂ２]とビットＢ[Ｂ３]とを記憶し、処理をステップＳ２０４へ進める。
【００８３】
ステップＳ２０４：
試験パターンフィルタ部１２は、現在処理している試験パターン列が試験データを構成する試験パターン列の中で１個目か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、試験データを構成する複数の試験パターン列（１３０行の試験パターンの塊）の中で１個目か否かを、試験パターン列番号が１か否かによって判定する。すなわち、試験パターンフィルタ部１２は、現在処理している試験パターンの試験パターン列番号が１である場合、試験データを構成する試験パターン列において１番目であるとし、処理をステップＳ２０５へ進める。
一方、試験パターンフィルタ部１２は、現在処理している試験パターンの試験パターン列番号が１でない場合、試験データを構成する試験パターン列において１番目でないとし、処理をステップＳ２０６へ進める。
【００８４】
ステップＳ２０５：
試験パターンフィルタ部１２は、記憶されているビット値の遷移部分であるビットＢ[Ｂ２]とビットＢ[Ｂ３]とにおいて、遷移前のビットのビット値（ビットＢ[Ｂ２]のビット値が１）と異なるビット値に、すなわち遷移後のビット（ビットＢ[Ｂ３]）以降の全てのビットのビット値をビットＢ[Ｂ３]のビットである０に値変更する。
例えば、図１５に示すように、試験パターンフィルタ部１２は、ビットＢ[Ｂ３]から後のビットＢ[Ｂ４]からビットＢ[Ｂ１２７]までの全てのビットを、ビットＢ[Ｂ３]のビット値と同一とする（すなわち、ビットＢ[Ｂ４]からビットＢ[Ｂ１２７]のビット値を、ビットＢ[Ｂ２]と異なるビット値にする）変更、すなわちビット値を１から０とする変更を行う。
そして、試験パターンフィルタ部１２は、処理をステップＳ２０４へ進める。
【００８５】
ステップＳ２０６：
試験パターンフィルタ部１２は、現在処理している試験パターン列の試験パターン列番号をインクリメント（１を加算）して、インクリメントされた試験パターン列番号に対応する試験パターン、すなわち次に処理する試験パターン列を、試験パターン記憶部１７から読み出す。
試験パターンフィルタ部１２は、記憶されているビット値の遷移部分であるビットＢ[Ｂ２]とビットＢ[Ｂ３]とにおいて、ビットＢ[Ｂ２]とこのビットＢ[Ｂ２]より前の全てのビットのビット値（すなわち、ビット値の遷移前のビットのビット値）を、直前に処理した試験パターン列における遷移後（ビットＢ[Ｂ３]を含むビットＢ[Ｂ３]以降）のビットのビット値と同一に変換する。
【００８６】
また、試験パターンフィルタ部１２は、ビットＢ[Ｂ３]とこのビットＢ[Ｂ３]より後の全てのビット値（すなわち、ビット値の遷移御のビットのビット値）を、直前に処理した試験パターン列における遷移前（ビットＢ[Ｂ２]を含むビットＢ[Ｂ２]以前）のビットのビット値と同一に変換する。
そして、試験パターンフィルタ部１２は、ＶＳ信号のビット列の変換処理を行った試験パターン列を、試験パターン列番号に対応させ、試験パターン記憶部１７に書き込んで記憶させる。
そして、試験パターンフィルタ部１２は、処理をステップＳ２０７へ進める。
【００８７】
ステップＳ２０７：
試験パターンフィルタ部１２は、試験データを構成する試験パターン列の変更が終了したか否かの判定を行う。
例えば、試験パターンフィルタ部１２は、現在処理を行っている試験パターン列の試験パターン列番号が、試験データを構成する試験パターン列のなかで最も大きい試験パターン列番号と一致するか否かで判定する。
すなわち、試験パターンフィルタ部１２は、現在処理を行っている試験パターン列の試験パターン列番号が、試験データを構成する試験パターン列のなかで最も大きい試験パターン列番号と一致する場合、試験データを構成する試験パターン列に対するＶＳ信号のビット列変換処理が終了したとして、処理を終了する。
また、試験パターンフィルタ部１２は、現在処理を行っている試験パターン列の試験パターン列番号が、試験データを構成する試験パターン列のなかで最も大きい試験パターン列番号と一致する場合、試験データを構成する試験パターン列に対するＶＳ信号のビット列変換処理が終了したとして、処理をステップＳ２０４へ進める。
【００８８】
本実施形態は、上述したように、疑似ランダムパターン生成部１０の生成した疑似ランダム信号からなる初期パターン列を、非試験対象のアクティブケーブルのコネクタ内に設けられた送信用回路及び受信用回路などの処理の制約条件（第１制約データ及び第２制約データ）に対応した試験パターン列に変換する。
このため、本実施形態によれば、アクティブケーブル２０に対して、実際に供給される、画像データ及び制御信号（同期信号）などを含むデータパターンに近い試験パターンを用いて試験を行うことができるため、従来に比較してアクティブケーブル２０の実使用により近い条件で試験を行うことが可能となり、従来のように高価な装置を用いなくとも、実使用で発生するフェイルを容易に検出することができる。
また、本発明によれば、アクティブケーブル２０の入出力の規格に対応したＬＶＤＳトランスミッタ１８及びＬＶＤＳレシーバ１９を有しているため、ＤＣに近い周波数から測定に必要な周波数までの測定範囲でアクティブケーブル２０の試験を行うことが、従来に比較して容易にできる。
【００８９】
また、本実施形態においては、画像データとして疑似ランダム信号生成部１０から出力される疑似ランダム信号をそのまま用いるため、画像データのランダム性は維持されている。
同様に、本実施形態においては、制御信号（ＨＳ、ＤＥ、ＶＳ）も、疑似ランダム信号を元に生成しているため、制御信号の発生位置のランダム性は維持されている。
上述したように、本実施形態においては、疑似ランダム信号により生成され、かつ実際のアクティブケーブル２０の内部に設けられた回路の特性が考慮された試験データを、容易に生成することができる。
【００９０】
また、図１におけるケーブル検査装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりアクティブケーブルの検査処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
【００９１】
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【００９２】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００９３】
１…ケーブル検査装置 １０…疑似ランダム信号生成部 １１…試験パターン配列部 １２…試験パターンフィルタ部 １３…試験パターン比較部 １４…制御部 １５…初期パターン記憶部 １６…制約データ記憶部 １７…試験パターン記憶部 １８…ＬＶＤＳトランスミッタ部 １９…ＬＶＤＳレシーバ部 ２０…アクティブケーブル ２１…送信側コネクタ ２２…受信側コネクタ ２３…ケーブル線
【技術分野】
【０００１】
本発明は、データ伝送を行うケーブルの検査を行うケーブル検査装置、ケーブル検査方法及びそのプログラムに関する。
【背景技術】
【０００２】
従来、映像信号出力装置と映像信号処理装置との間を接続するケーブルとしてメタルケーブルが用いられている。一般的に、このメタルケーブルは、純粋な金属の電線のみで構成され、能動部品を有していない。
一方、近年になり、映像信号出力装置の性能の向上に伴い、映像の情報量が多くなることで伝送帯域が増加しており、電線の周波数特性に起因する信号レベルの減衰、あるいはインピーダンスマッチングなどにより、電線のみから構成されるメタルケーブルでは一定の距離を超えて、ケーブル長を延ばすことができない。
【０００３】
このため、産業用途においては、工場内におけるケーブルの施設を行う場合、ケーブル長の長尺化とデータ伝送の高速化とが求められており、この工場内に施設する配線として、電線のみから構成されるメタルケーブルが適用できないことになる。
このため、等化器や増幅器などの回路がコネクタ内部に設けられたメタルアクティブケーブル、あるいは光−電気変換、電気−光変換等を行う回路がコネクタ内部に設けられた光アクティブケーブルが注目されている。例えば、スーパーコンピュータなどの複数のコネクタを相互接続するバックプレーン（Ｂａｃｋｐｌａｎｅ）の用途に光アクティブケーブルが既に用いられている。
【０００４】
上述したメタルアクティブケーブルあるいは光アクティブケーブルのデータ伝送において、コネクタ内部の回路を介してデータが伝送される。
このため、アクティブケーブルの検査を行う際、このアクティブケーブルに付加されたコネクタ内部に設けられた回路の動作を含め、アクティブケーブルを伝送されるデータのビット誤り率を測定する検査（ビット誤り率測定検査）が必須となる。
【０００５】
このビット誤り率測定検査においては、検査に必要なデータパターンを生成するパルスパターンジェネレータと、生成されたパターンデータをケーブルの一方に与え、この与えたデーターパターンと、ケーブルの他方から出力されるデータパターンとを比較してビットエラーの判定を行うビットエラー測定器とにより、疑似ランダム信号の送受信を行い、ビット誤り率測定検査を行っている。ここで、ビットエラー測定器として、アンリツ株式会社のＭＰ１６３２またはＭＰ２１０１Ａ（例えば、非特許文献１参照）などが用いられている。
【０００６】
また、伝送されるデータのパラレルビット数（例えばＮビット）が設定されると、このデータをシリアルに変換し、差動信号伝送部からテストクロック１サイクルで、Ｎビットのシリアルデータとしてデータ受信部に対して伝送する処理データ検査装置がある（例えば、特許文献１参照）。
この処理データ検査装置を用いることにより、データ受信部が受け取ったデータと、差動信号伝送部がケーブルに出力したデータと、ケーブルを介してデータ受信部が受け取ったデータとを比較することにより、ケーブルのビット誤り率測定検査が行える。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１５３５５３号公報
【非特許文献】
【０００８】
【非特許文献１】http://www.anritsu.com/ja-JP/Products-Solutions/Products/MP2101A.aspx（２０１１年６月２８日検索）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した特許文献１及び非特許文献１は、一般的なメタルアクティブケーブルや光アクティブケーブルに対するビット誤り率測定において、８Ｂ／１０Ｂあるいは６４Ｂ／６６Ｂのエンコード方式により、シリアルデータの中にクロックを埋め込むエンコーディングが施されたシリアル信号には適している。
しかしながら、映像信号出力装置と映像信号処理装置との間の伝送、例えばカメラリンク規格、ＶＥＳＡ（Video Electronics Standards Association）、ＮｅｗＶＥＳＡ等のＬＶＤＳ（Low voltage differential signaling）パラレル伝送の検査には以下の３つの理由から適用が困難である。
【００１０】
（１）非特許文献１において、映像信号を送信する場合、ＬＶＤＳパラレルデータは、映像データの同期信号などの制御信号を含む構成になっている。
したがって、パルスパターンジェネレータの生成する疑似ランダム信号は、この制御信号を含むＬＶＤＳパラレルデータに対応するデータパターンとして用いることは困難である。
【００１１】
（２）非特許文献１におけるパラレル対応のビットエラー測定器は、入出力がＬＶＤＳ信号を取り扱う形式になっていない。
したがって、ビットエラー測定器の入出力の端子と、測定対象のアクティブケーブルの入出力の端子との間にコンデンサを配置し、ＬＶＤＳパラレルデータを交流結合（ＡＣ結合リンク）の信号として扱うことになる。
このため、ＬＶＤＳパラレルデータは非常に周期の長い信号を含み、ＤＣまで信号帯域を延ばす必要があり、交流結合によるデータ欠損が生じる場合がある。このデータ欠損を防止するため、コンデンサの容量を増加させることで、ＤＣに近い周波数成分を通過させることができる。
一方、コンデンサの容量が増加するため、ＬＶＤＳパラレルデータの信号を鈍らせることになり、ビットエラーを生じさせる原因となる。
【００１２】
（３）特許文献１の処理データ検出装置は、０と１とが繰り返されるデータを伝送する構成となっているため、映像信号の全てのビット構成に対応することができず、ケーブルの十分な検査を行うことができない。
【００１３】
本発明は、このような事情に鑑みてなされたもので、ＤＣに近い周波数から測定に必要な周波数までの測定範囲で、ランダムな画像データとケーブルのコネクタ内の制約条件を満足する制御信号を生成し、ＬＶＤＳパラレルデータを用いてケーブル試験を行うケーブル検査装置、ケーブル検査方法及びそのプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のケーブル検査装置は、ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置であり、疑似ランダム信号を生成する疑似ランダム信号生成部と、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて初期パターン記憶部に順次書き込む試験パターン配列部と、前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部と、前記初期パターン記憶部から前記初期パターンを読み出し、前記制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ部と、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するＬＶＤＳトランスミッタと、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するＬＶＤＳレシーバと、前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較部とを備えることを特徴とする。
【００１５】
本発明のケーブル検査装置は、前記制約データが前記アクティブケーブルの前記コネクタ内にある前記送信用回路及び前記受信用回路のビット処理の制約条件を示していることを特徴とする。
【００１６】
本発明のケーブル検査装置は、前記制約条件が、前記送信用回路及び前記受信用回路の前記試験パターンの処理において、前記試験パターンにおける対象ビットのビット値の前記転送クロックに対応する変化条件が設定されたものであり、前記試験パターンフィルタ部が、前記転送クロック毎に対応し、前記対象ビットのビット値を前記制約条件に基づき変換することを特徴とする。
【００１７】
本発明のケーブル検査装置は、前記試験パターンフィルタ部が、試験サイクルとして予め設定された転送クロック数分の前記初期パターンの配列単位に、前記制約条件に基づいた変換処理を行うことを特徴とする。
【００１８】
本発明のケーブル検査装置は、前記制約データが前記アクティブケーブルのコネクタに設けられた前記送信用回路及び前記受信用回路の種類毎に、前記制約データ記憶部に記憶されていることを特徴とする。
【００１９】
本発明のケーブル検査方法は、ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置を用いてアクティブケーブルの試験を行うケーブル検査方法であり、疑似ランダム信号生成部が、疑似ランダム信号を生成する疑似ランダム信号生成過程と、試験パターン配列部が、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列過程と、パターンフィルタ部が、前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ過程と、ＬＶＤＳトランスミッタが、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力過程と、
ＬＶＤＳレシーバが、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するデータ入力過程と、パターン比較部が、前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較過程とを備えることを特徴とする。
【００２０】
本発明のプログラムは、ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置の機能をコンピュータに実行させるプログラムであり、前記コンピュータを、疑似ランダム信号を生成する疑似ランダム信号生成手段、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列手段、前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する、前記転送クロックに対応した制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ手段、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力手段、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するデータ入力手段、前記試験パターンと前記出力パターンとを比較するパターン比較手段、として機能させるためのプログラムである。
【発明の効果】
【００２１】
この発明は、疑似ランダムパターン生成部の生成した疑似ランダム信号からなる初期パターンを、被試験対象のアクティブケーブルのコネクタ内に設けられた送信用回路及び受信用回路などの処理の制約条件に対応した試験パターンに変換する。
このため、本発明によれば、アクティブケーブルに実際に供給される、映像データの同期信号などの制御信号を含むデータパターンに近い試験パターンを用いて試験を行うため、従来に比較してアクティブケーブルの実使用により近い条件で試験を行うことが可能となり、実使用で発生するフェイルを容易に検出することができる。
また、本発明によれば、アクティブケーブルの入出力の規格に対応したＬＶＤＳトランスミッタ及びＬＶＤＳレシーバを有しているため、ＤＣに近い周波数から測定に必要な周波数までの測定範囲でアクティブケーブルの試験を行うことが、従来に比較して容易にできる。
【図面の簡単な説明】
【００２２】
【図１】この発明の一実施形態によるケーブル検査装置の構成例を示す概略ブロック図である。
【図２】本実施形態における試験データを構成する試験パターン列を示す図である。
【図３】ＨＳビット、ＶＳビット及びＤＥビットと、ＳＰビットとの制約データの示す制約条件が記載されたテーブルを示す図である。
【図４】本実施形態におけるＬＶＤＳトランスミッタ部１８の構成例を示す図である。
【図５】ＬＶＤＳトランスミッタ部１８からアクティブケーブル２０の送信側コネクタ２１に供給されるデータのフォーマットを示す図である。
【図６】本実施形態におけるＬＶＤＳレシーバ部１９の構成例を示す図である。
【図７】アクティブケーブル２０の送信側コネクタ２１からＬＶＤＳレシーバ部１９に供給されるデータのフォーマットを示す図である。
【図８】疑似ランダム信号生成部１０、試験パターン配列部１１及び試験パターンフィルタ部１２の動作を示すフローチャートである。
【図９】試験パターンフィルタ部１２が行う第１フィルタリングの処理の動作例を説明するフローチャートである。
【図１０】制約データ記憶部１６に記憶されているカメラ階調度テーブルに対応して変更された初期パターン列の構成を示す図である。
【図１１】試験パターンフィルタ部１２が行う第２フィルタリング処理の動作例を説明する図である。
【図１２】試験パターンフィルタ部１２が行うフィルタリング処理の動作例を説明する図である。
【図１３】試験パターンフィルタ部１２が第１制約データに基づいて行う試験データ作成処理の動作例を説明する図である。
【図１４】初期パターン列における制御信号（ＨＳ信号、ＶＳ信号、ＤＥ信号、ＳＰ信号）の列方向のビットのみ示した図である。
【図１５】第１制約データに基づいて図４の初期パターン列から生成された試験パターン列を示す図である。
【図１６】試験パターンフィルタ部１２が第２制約データに基づいて行う試験データ作成処理の動作例を説明する図である。
【図１７】試験パターンフィルタ部１２が第１及び第２制約データに基づいて行うＶＳ信号のビット列変換処理の動作例を説明する図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態によるケーブル検査装置の構成例を示す概略ブロック図である。本実施形態においては、カメラなどの映像信号出力装置とグラバボードなどの映像信号処理装置間を接続するアクティブケーブルのケーブル検査を例として説明する。
図１において、ケーブル検査装置１は、疑似ランダム信号生成部１０、試験パターン配列部１１、試験パターンフィルタ部１２、試験パターン比較部１３、制御部１４、初期パターン記憶部１５、制約データ記憶部１６、試験パターン記憶部１７、ＬＶＤＳトランスミッタ部１８、ＬＶＤＳレシーバ部１９を備えている。
また、アクティブケーブル２０は、非試験対象であり、送信側コネクタ２１、受信側コネクタ２２及びケーブル線２３から構成されている。
【００２４】
疑似ランダム信号生成部１０は、評価対象に対して機能試験のための試験パターンとして用いる、ビット列としての擬似ランダム信号を発生する。
【００２５】
試験パターン配列部１１は、疑似ランダム信号生成部１０の出力する疑似ランダム信号を、画像データとコントロール信号とのビット数毎に分割し、これを初期パターンとして、この初期パターン毎に行識別情報を付加して、予め設定された所定の行数（例えば、１３０行）の初期パターン列を複数生成する。また、試験パターン配列部１１は、これら初期パターン列に対して、パターン列識別情報を付加し、初期パターン記憶部１５に書き込んで記憶させる。
【００２６】
本実施形態においては、試験対象がカメラリンク規格のＬＶＤＳパラレル伝送に対応したアクティブケーブルのため、画像データ（２４ビット）及び制御信号（３ビット）からなるデータ信号の２７ビットと、クロック転送のための１ビットとが試験データの構成として必要となる。画像データは、たとえばＲＧＢ（Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ） の各々の階調度を８ビットとして２４ビットである。また、制御信号は、ＨＳ（水平同期）、ＶＳ（垂直同期）、ＤＥ（データイネーブル）の３ビットである。
【００２７】
試験パターンフィルタ部１２は、後述するアクティブケーブル２０の送信側コネクタ２１と受信側コネクタ２２とに搭載されている回路の動作特性に対応するように、試験パターン列における各初期パターンの制御信号のビット値の変換処理を行い、ビット値が制約データに対応して変換された試験パターンからなる試験パターン列を作成する。
このとき、試験パターンフィルタ部１２は、制約データ記憶部１６に記憶されている制約データに基づいて、初期パターン列における各初期パターンの制御信号などのビットのビット値の変換を行う。
また、試験パターンフィルタ部１２は、作成した試験パターン列に対して試験パターン列番号を付加し、試験パターン列番号とこの試験パターン列番号の示す試験パターン列とを対応させ、試験パターン記憶部１７に書き込んで記憶させる。
【００２８】
次に、図２は本実施形態における試験データを構成する試験パターン列を示す図である。
アクティブケーブル２０のデータの伝送試験を行うために用いる際、試験パターンが並列に１３０個連続した列として構成された試験パターン列が試験データとなる。ここで、クロック信号毎に試験パターンの各ビットが並列に出力され、１サイクル内がクロック信号が１３０個の周期で構成されているため、試験データは、試験パターンが並列に１３０行として並べられた図２に示す試験データ列の複数から構成されている。
【００２９】
制約データ記憶部１６には、上述した図２に示す初期パターンを、アクティブケーブル２０におけるデータの伝送品質の試験を行うために用いる試験パターンに変換するための制約データが記載されている。この制約データは、アクティブケーブル２０の送信側コネクタ２１及び受信側コネクタ２２の内部に設けられている回路における信号処理等が確実に行われる、以下に示すような制御信号のビット変化などである。
次に、図３は、ＨＳビット、ＶＳビット及びＤＥビットと、ＳＰビットとの制約データの示す制約条件が記載されたテーブルを示す図である。図３（ａ）はＨＳビット、ＶＳビット及びＤＥビットの制約データが示されたテーブルを示す図である。
この図３（ａ）のテーブルが示す制約条件は、以下に示す記述となっている。
【００３０】
Ａ．フィルタイネーブルモード
ＨＳビット：１サイクル内で２回のビット遷移が存在、かつサイクル内の最小の連続ビット数３ビット以上、すなわち同一ビット値が３クロック幅で存在すること（２ビット以下の幅のパルスを除去する、ノイズ除去のローパスのフィルタリング処理に対応させるため、３ビット以上のパルス幅が必要となる）
ＶＳビット：１３０クロック内で１回のビット遷移が存在
ＤＥビット：ＨＳビットと同様に、１サイクル内で２回のビット遷移が存在、かつサイクル内の最小の連続ビット数３ビット以上、すなわち同一ビット値が３クロック幅で存在すること
【００３１】
Ｂ．フィルタディセーブルモード
ＨＳビット：１サイクル内で２回のビット遷移が存在
ＶＳビット：１３０クロック内で１回のビット遷移が存在
ＤＥビット：ＨＳビットと同様に、１サイクル内で２回のビット遷移が存在
【００３２】
また、図３（ｂ）のテーブルが示す制約条件は、以下に示す記述となっている。ここで、ＳＰビットとは、７ビット列を４行作成すると２８ビットであるが、制御信号及び画像データの合計のビット数が２７ビットであるため、ダミーとして挿入されるビットである。
Ａ．フィルタイネーブルモード
ＳＰビット：画像データ及び制御情報が配置されないビットのため、サイクル内で全てビット値が「０」である。
Ｂ．フィルタディセーブルモード
ＳＰビット：フィルタイネーブルモードと同様に、画像データ及び制御情報が配置されないビットのため、サイクル内で全てビット値が「０」である。
【００３３】
また、制約データ記憶部１６には、アクティブケーブル２０を用いる対象のカメラの画像データの階調度を示す画像データのビット数を定義するカメラ階調度テーブルが予め記憶されている。このカメラ階調度テーブルには、カメラの種類に対応して、各カメラを識別するカメラ識別情報と、このカメラ識別情報の示すカメラの種類で１画素を表現する階調度の値が対応して記憶されている。
【００３４】
図１に戻り、試験パターン比較部１３は、試験パターンフィルタ部１２が初期パターンをフィルタ処理して生成した試験パターンと、アクティブケーブル２０を伝搬した試験パターンである伝搬パターンとを比較し、伝搬時においてビットフェイルが発生したビットの検出を行う。
【００３５】
制御部１４は、試験パターンを試験パターン記憶部１７から順次読み出し、転送クロックとともにＬＶＤＳトランスミッタ部１８へ出力する。
また、制御部１４は、ＬＶＤＳレシーバ部１９がアクティブケーブル２０から受信する伝搬パターンを、試験パターン比較部１３に対して出力する。
【００３６】
ＬＶＤＳトランスミッタ部１８は、２８ビット並列の試験パターンと、この試験パターンを転送するクロックとを所定のフォーマットに変換し、アクティブケーブル２０の送信側コネクタ２１に供給する。すなわち、ＬＶＤＳトランスミッタ部１８は、２４ビットのデータ信号と３ビットの制御信号とＳＰ信号の１ビットとの合計２８ビットを、７ビットのビット列からなる４つのグループに分割する。また、ＬＶＤＳトランスミッタ部１８は、分割したグループ毎の各ビット（７ビットずつ）をシリアル信号として、４組のＬＶＤＳ端子（ＴｘＩＮ０、ＴｘＩＮ１、ＴｘＩＮ２、ＴｘＩＮ３）の各々から出力する。また、ＬＶＤＳトランスミッタ部１８は、２８ビットの試験パターンを転送するクロック信号を、シリアル信号を伝送するシリアルクロック信号に変換し、１組のＬＶＤＳ端子（ＴｘＣＬＫＩＮ）から出力する構成となっている。ここで、２４ビットのデータ信号と３ビットの制御信号とで２７ビットとなり、７ビットずつに４分割した際、２８ビットとして足りなくなる２８ビット目がダミーのビットであるＳＰ信号として出力される。
【００３７】
ここで、本実施形態において、２８ビットは、ｂｉｔ０（Ｒ［０］）、ｂｉｔ１（Ｒ［１］）、ｂｉｔ２（Ｒ［２］）、ｂｉｔ３（Ｒ［３］）、ｂｉｔ４（Ｒ［４］）、ｂｉｔ５（Ｒ［５］）、ｂｉｔ６（Ｇ［０］）、ｂｉｔ７（Ｇ［１］）、ｂｉｔ８（Ｇ[２]）、ｂｉｔ９（Ｇ［３］）、ｂｉｔ１０（Ｇ[４]）、ｂｉｔ１１（Ｇ［５］）、ｂｉｔ１２（Ｂ[０]）、ｂｉｔ１３（Ｂ［１］）、ｂｉｔ１４（Ｂ[２]）、ｂｉｔ１５（Ｂ[３]）、ｂｉｔ１６（Ｂ［４］）、ｂｉｔ１７（Ｂ[５]）、ｂｉｔ１８（ＨＳ）、ｂｉｔ１９（ＶＳ）、ｂｉｔ２０（ＤＥ）、ｂｉｔ２１（Ｒ［６］）、ｂｉｔ２２（Ｒ［７］）、ｂｉｔ２３（Ｇ［６］）、ｂｉｔ２４（Ｇ［７］）、ｂｉｔ２５（Ｂ［６］）、ｂｉｔ２６（Ｂ［７］）、ｂｉｔ２７（ＳＰ）となっている。
【００３８】
ここで、ＬＶＤＳ端子ＴｘＩＮ０から１サイクル単位で出力される７ビットは、ｂｉｔ０（Ｒ［０］）、ｂｉｔ１（Ｒ［１］）、ｂｉｔ２（Ｒ［２］）、ｂｉｔ３（Ｒ［３］）、ｂｉｔ４（Ｒ［４］）、ｂｉｔ５（Ｒ［５］）、ｂｉｔ６（Ｇ［０］）である。
また、ＬＶＤＳ端子ＴｘＩＮ１から１サイクル単位で出力される７ビットは、ｂｉｔ７（Ｇ［１］）、ｂｉｔ８（Ｇ[２]）、ｂｉｔ９（Ｇ［３］）、ｂｉｔ１０（Ｇ[４]）、ｂｉｔ１１（Ｇ［５］）、ｂｉｔ１２（Ｂ[０]）、ｂｉｔ１３（Ｂ［１］）である。
また、ＬＶＤＳ端子ＴｘＩＮ２から１サイクル単位で出力される７ビットは、ｂｉｔ１４（Ｂ[２]）、ｂｉｔ１５（Ｂ[３]）、ｂｉｔ１６（Ｂ［４］）、ｂｉｔ１７（Ｂ[５]）、ｂｉｔ１８（ＨＳ）、ｂｉｔ１９（ＶＳ）、ｂｉｔ２０（ＤＥ）である。
また、ＬＶＤＳ端子ＴｘＩＮ３から１サイクル単位で出力される７ビットは、ｂｉｔ２１（Ｒ［６］）、ｂｉｔ２２（Ｒ［７］）、ｂｉｔ２３（Ｇ［６］）、ｂｉｔ２４（Ｇ［７］）、ｂｉｔ２５（Ｂ［６］）、ｂｉｔ２６（Ｂ［７］）、ｂｉｔ２７（ＳＰ）である。
【００３９】
次に、図４は、本実施形態におけるＬＶＤＳトランスミッタ部１８の構成例を示す図である。ＬＶＤＳトランスミッタ１８は、並列直列変換回路１８１、ＰＬＬ１８２及びＬＶＤＳ回路１８５、１８６、１８７、１８８、１８９を有している。
並列直列変換回路１８１は、上述した画像データの２４ビットと制御信号の３ビットの計２７ビットを４つのグループに分割し、２８ビット目をダミー信号のＳＰとし、この２８ビットを、７ビットずつの４つのシリアル信号に変換する。この並列直列変換回路１８１は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）レベルの信号で動作し、ＣＭＯＳレベルの信号としてシリアル信号をＬＶＤＳ回路１８５、１８６、１８７、１８８、１８９へ出力する。
ＰＬＬ１８２は、７ビット単位のシリアル信号を１サイクルとし、１サイクルで２８ビット（ＳＰビットを含む）のデータを転送するためシリアルクロック信号を、２８ビットを並列にＬＶＤＳトランスミッタ１８に供給する際に入力されるクロック信号を逓倍して生成する。
【００４０】
ＬＶＤＳ回路１８５、１８６、１８７、１８８、１８９の各々は、ＣＭＯＳレベルで入力される以下に示すシリアル信号を、それぞれＬＶＤＳ信号に変換する。
次に、図５は、ＬＶＤＳトランスミッタ部１８からアクティブケーブル２０の送信側コネクタ２１に供給されるデータのフォーマットを示す図である。
この図５に示すように、ＬＶＤＳ回路１８５は、１サイクルにおいて、ｂｉｔ０（Ｒ［０］）、ｂｉｔ１（Ｒ［１］）、ｂｉｔ２（Ｒ［２］）、ｂｉｔ３（Ｒ［３］）、ｂｉｔ４（Ｒ［４］）、ｂｉｔ５（Ｒ［５］）、ｂｉｔ６（Ｇ［０］）を、ＬＶＤＳ信号としてシリアルクロック信号に同期させてシリアル（直列）に、ＬＶＤＳ端子Ｔｘ１Ｎ０から出力する。
ＬＶＤＳ回路１８６は、１サイクルにおいて、ｂｉｔ７（Ｇ［１］）、ｂｉｔ８（Ｇ[２]）、ｂｉｔ９（Ｇ［３］）、ｂｉｔ１０（Ｇ[４]）、ｂｉｔ１１（Ｇ［５］）、ｂｉｔ１２（Ｂ[０]）、ｂｉｔ１３（Ｂ［１］）を、シリアルクロック信号に同期させてシリアルに、ＬＶＤＳ端子Ｔｘ１Ｎ１から出力する。
ＬＶＤＳ回路１８７は、１サイクルにおいて、ｂｉｔ１４（Ｂ[２]）、ｂｉｔ１５（Ｂ[３]）、ｂｉｔ１６（Ｂ［４］）、ｂｉｔ１７（Ｂ[５]）、ｂｉｔ１８（ＨＳ）、ｂｉｔ１９（ＶＳ）、ｂｉｔ２０（ＤＥ）を、シリアルクロック信号に同期させてシリアルに、ＬＶＤＳ端子Ｔｘ１Ｎ２から出力する。
ＬＶＤＳ回路１８８は、１サイクルにおいて、ｂｉｔ２１（Ｒ［６］）、ｂｉｔ２２（Ｒ［７］）、ｂｉｔ２３（Ｇ［６］）、ｂｉｔ２４（Ｇ［７］）、ｂｉｔ２５（Ｂ［６］）、ｂｉｔ２６（Ｂ［７］）、ｂｉｔ２７（ＳＰ）を、シリアルクロック信号に同期させてシリアルに、ＬＶＤＳ端子Ｔｘ１Ｎ３から出力する。
ＬＶＤＳ回路１８９は、シリアルクロック信号をＬＶＤＳ端子ＴｘＣＬＫＩＮから出力する。
【００４１】
ＬＶＤＳレシーバ部１９は、７ビット列からなる４つのシリアル信号を、２４ビットのデータ信号と３ビットの制御信号とからなる２７ビットの並列のデータからなる伝搬パターンに変換する。ここで、ＬＶＤＳレシーバ部１９は、４組のＬＶＤＳ端子（ＴｘＩＮ０、ＴｘＩＮ１、ＴｘＩＮ２、ＴｘＩＮ３）の各々から供給される（受信される）７ビット列のシリアル信号を、２７ビットの並列のデータである伝搬パターンに変換し、制御部１４へ出力する。また、ＬＶＤＳレシーバ部１９は、１組のＬＶＤＳ端子（ＲｘＣＬＫＩＮ）から供給される、シリアル信号を転送するシリアルクロック信号を、２７ビットの並列データを転送するクロック信号に変換して出力する構成となっている。
次に、図６は、本実施形態におけるＬＶＤＳレシーバ部１９の構成例を示す図である。ＬＶＤＳレシーバ部１９は、直列並列変換回路１９１、ＰＬＬ１９２及びＬＶＤＳ変換回路１９５、１９６、１９７、１９８、１９９を有している。
ＬＶＤＳ変換回路１９５、１９６、１９７、１９８、１９９の各々は、ＬＶＤＳ信号で入力される以下に示すシリアル信号を、ＣＭＯＳレベルで入力されるシリアル信号に変換する。
【００４２】
次に、図７は、アクティブケーブル２０の送信側コネクタ２１からＬＶＤＳレシーバ部１９に供給されるデータのフォーマットを示す図である。
この図４に示すように、ＬＶＤＳ回路変換１９５は、１サイクルにおいて、ＬＶＤＳ端子Ｒｘ１Ｎ０を介して供給される、ＬＶＤＳ信号のｂｉｔ０（Ｒ［０］）、ｂｉｔ１（Ｒ［１］）、ｂｉｔ２（Ｒ［２］）、ｂｉｔ３（Ｒ［３］）、ｂｉｔ４（Ｒ［４］）、ｂｉｔ５（Ｒ［５］）、ｂｉｔ６（Ｇ［０］）を、ＣＭＯＳ信号としてシリアルクロック信号に同期させてシリアル（直列）に、直列並列変換回路１９１へ出力する。
ＬＶＤＳ回路１９６は、１サイクルにおいて、ＬＶＤＳ端子Ｒｘ１Ｎ０を介して供給される、ＬＶＤＳ信号のｂｉｔ７（Ｇ［１］）、ｂｉｔ８（Ｇ[２]）、ｂｉｔ９（Ｇ［３］）、ｂｉｔ１０（Ｇ[４]）、ｂｉｔ１１（Ｇ［５］）、ｂｉｔ１２（Ｂ[０]）、ｂｉｔ１３（Ｂ［１］）を、シリアルクロック信号に同期させてシリアルに、直列並列変換回路１９１へ出力する。
ＬＶＤＳ回路１９７は、１サイクルにおいて、ＬＶＤＳ端子Ｒｘ１Ｎ０を介して供給される、ＬＶＤＳ信号のｂｉｔ１４（Ｂ[２]）、ｂｉｔ１５（Ｂ[３]）、ｂｉｔ１６（Ｂ［４］）、ｂｉｔ１７（Ｂ[５]）、ｂｉｔ１８（ＨＳ）、ｂｉｔ１９（ＶＳ）、ｂｉｔ２０（ＤＥ）を、シリアルクロック信号に同期させてシリアルに、直列並列変換回路１９１へ出力する。
ＬＶＤＳ回路１９８は、１サイクルにおいて、ＬＶＤＳ端子Ｒｘ１Ｎ０を介して供給される、ＬＶＤＳ信号のｂｉｔ２１（Ｒ［６］）、ｂｉｔ２２（Ｒ［７］）、ｂｉｔ２３（Ｇ［６］）、ｂｉｔ２４（Ｇ［７］）、ｂｉｔ２５（Ｂ［６］）、ｂｉｔ２６（Ｂ［７］）、ｂｉｔ２７（ＳＰ）を、シリアルクロック信号に同期させてシリアルに、直列並列変換回路１９１へ出力する。
ＬＶＤＳ回路１９９は、ＬＶＤＳ端子ＲｘＣＬＫＩＮから供給される、ＬＶＤＳ信号のシリアルクロック信号をＣＭＯＳ信号に変換し、ＰＬＬ回路１９２に出力する。
【００４３】
直列並列変換回路１９１は、ＬＶＤＳ回路変換１９５から１９６の各々から供給される７ビットのグループ（ビット列）からなる４つのシリアル信号を、２７ビット並列の伝搬パターンに変換して出力する。この直列並列変換回路１９１は、例えばＣＭＯＳレベルの信号で動作し、ＣＭＯＳレベルの信号として、制御回路１４に対して伝搬パターンを出力する。
ＰＬＬ回路１９２は、２７ビットの並列のデータを制御部１４に出力するクロック信号を、１サイクルで２８ビットのデータを転送する際に入力されるシリアルクロック信号を分周することで生成する。
【００４４】
次に、本実施形態によるケーブル検査装置１における試験パターンを生成する処理の動作を、図を用いて説明する。図８は、疑似ランダム信号生成部１０、試験パターン配列部１１及び試験パターンフィルタ部１２の動作を示すフローチャートである。
ステップＳ１：
疑似ランダム信号生成部１０は、例えば、疑似ランダム信号（ＰＮ系列あるいはＭ系列）を生成する回路または生成関数を用いて、ビット系列からなる疑似ランダム信号を生成し、試験パターン配列部１１へ順次出力する。
【００４５】
ステップＳ２：
試験パターン配列部１１は、図２に示すように、疑似ランダム信号生成部１０から供給される疑似ランダム信号を、２８ビットずつに分割して初期パターンを生成する。
そして、試験パターン配列部１１は、生成した初期パターンを列として配列し、１３０列からなる初期パターン列を順次複数（予め想定される試験に必要な数）生成し、初期パターン列番号を付加して、この初期パターン列番号とともに、初期パターン記憶部１５に書き込んで記憶させる。
【００４６】
ステップＳ３：
試験パターンフィルタ部１２は、第１フィルタリングの処理として、操作者が図示しない入力手段（例えば、キーボードなど）から入力したカメラ識別情報（例えば、カメラ名）に対応し、制約データ記憶部１６に記憶されているカメラ階調度テーブルから、入力されたカメラ識別情報を検索する。
そして、試験パターンフィルタ部１２は、カメラ階調度テーブルにおいて、検索されたカメラ識別情報に対応して記憶されているカメラの階調度の情報により、初期パターン列の各画像データの階調度のビット数を変更する（詳細は後述）。
この第１フィルタリング処理が終了した後、試験パターンフィルタ部１２は、変更した初期パターン列を、初期パターン列番号に対応して初期パターン記憶部１５に書き込んで記憶させる。
【００４７】
ステップＳ４：
試験パターンフィルタ部１２は、第２フィルタリングの処理として、制約データ記憶部１６に記憶されている制約データにより、初期パターン列の制御情報のビットのビット値を変更する（詳細は後述）。
そして、試験パターンフィルタ部１２は、変更した初期パターン列を、試験パターン列番号に対応して試験パターン記憶部１７に書き込んで記憶させる。
この後、作成した試験パターン列を試験データとして、アクティブケーブル２０におけるデータ伝送の試験（ビット誤り率測定検査）を行う。
本実施形態において、試験パターンフィルタ部１２は、初期パターン列から試験パターン列へのフィルタ処理による変換を、試験データとして必要な試験パターン列に必要な数の初期パターン列に対して行い、アクティブケーブル２０の検査に必要な試験データの生成を行う。
【００４８】
次に、図９を用いて第１フィルタリングの処理について説明する。図９は、試験パターンフィルタ部１２が行う第１フィルタリングの処理の動作例を説明するフローチャートである。
ステップＳ３１：
試験パターンフィルタ部１２は、操作者が入力手段からカメラ識別情報を入力したか否かの検出を行う。
このとき、試験パターンフィルタ部１２は、試験パターン列における画像データのビットを、試験対象のアクティブケーブル２０がデータ伝送に利用されるカメラの階調度に対応させるか否か、すなわち伝送する画像データの階調度を、このカメラの階調度に合わせて、伝送する画像データをカメラの種類に合わせたビット構成となるように変更を行うか否かの判定を、カメラ識別情報の入力の有無により検出する。
そして、試験パターンフィルタ部１２は、カメラ識別情報が入力されていない場合、デフォルト処理として、初期パターン列における画像データにおけるビット値の変更を行わずに第１フィルタリング処理を終了する。
一方、試験パターンフィルタ部１２は、カメラ識別情報が入力されている場合、処理をステップＳ３２へ進める。
【００４９】
ステップＳ３２：
試験パターンフィルタ部１２は、入力されたカメラ識別情報を制約データ記憶部１６に記憶されているカメラ階調度テーブルから検索し、このカメラ識別情報に対応して記憶されている画像データの階調度を示すデータを読み出す。
そして、試験パターンフィルタ部１２は、この階調度を示すデータにより、図１０に示すように初期パターン列における画像データのビットの変更を行う。この図１０は、制約データ記憶部１６に記憶されているカメラ階調度テーブルに対応して変更された初期パターン列の構成を示す図である。
【００５０】
図１０（ａ）は、単色で１画素を１０ビットで表すことを示す階調度のデータにより、画像データのビット値を変更した初期パターン列の構成を示す図である。ここで、試験パターンフィルタ部１２は、階調度を示す１０ビットのＤＡ０からＤＡ９のビット以外のＮＣと示しているビットを、例えば、ビット値が０であれば０のままとし、ビット値が１であれば０に変更する。
一方、図１０（ｂ）は、単色で１画素を８ビットで表すことを示す階調度のデータにより、画像データのビット値を変更した初期パターン列の構成を示す図である。ここで、図１０（ａ）と同様に、試験パターンフィルタ部１２は、階調度を示す８ビットのＤＡ０からＤＡ７のビット以外のＮＣと示しているビットを、例えば、ビット値が０であれば０のままとし、ビット値が１であれば０に変更する。
【００５１】
次に、図１１を用いて第１フィルタリングの処理について説明する。図１１は、試験パターンフィルタ部１２が行う第２フィルタリング処理の動作例を説明する図である。
ステップＳ４１：
試験パターンフィルタ部１２は、操作者が入力手段から入力したフィルタコントロール信号がフィルタイネーブルモードであるか否かの判定を行う。
このとき、試験パターンフィルタ部１２は、操作者が入力したフィルタコントロール信号がフィルタイネーブルモードを示している場合、処理をステップＳ４２へ進め、一方、フィルタコントロール信号がフィルタディセーブルモードを示している場合、処理をステップＳ４３へ進める。
【００５２】
ステップＳ４２：
試験パターンフィルタ部１２は、試験パターン記憶部１７から、フィルタイネーブルモードに対応する制約データが記述された、図３（ａ）に示す第１制約データテーブルを読み出し、処理をステップＳ４４へ進める。
【００５３】
ステップＳ４３：
試験パターンフィルタ部１２は、試験パターン記憶部１７から、フィルタイネーブルモードに対応する制約データが記述された、図３（ｂ）に示す第２制約データテーブルを読み出し、処理をステップＳ４４へ進める。
【００５４】
ステップＳ４４：
試験パターンフィルタ部１２は、試験パターン記憶部１７から読み出した制約データテーブルに従い、初期パターン列の制御信号のビット値を変更し、試験データの試験パターン列を生成する。
そして、試験パターンフィルタ部１２は、生成した試験パターン列に対して、試験パターン列番号を付加し、この試験パターン列番号とともに、この試験パターン列番号の示す試験パターン列を対応させ、試験パターン記憶部１７に書き込んで記憶させる。
【００５５】
次に、図１２を用いて第１フィルタリングの処理におけるフィルタリング処理（ステップＳ４４）について説明する。図１２は、試験パターンフィルタ部１２が行うフィルタリング処理の動作例を説明する図である。
ステップＳ４４１：
試験パターンフィルタ部１２は、初期パターン列番号の順番に、初期パターン列（図２に示す初期パターンの１３０列からなるパターン列）を初期パターン記憶部１５から読み出す。
【００５６】
ステップＳ４４２：
そして、試験パターンフィルタ部１２は、制約データテーブルから制約データを抽出する。
このとき、試験パターンフィルタ部１２は、図７（ａ）及び図７（ｂ）に示すフィルタイネーブルモードの場合、以下の制約データを抽出する。
ＨＳビットとしては、初期パターン列の１３０列（１サイクル）における列方向の同一ビットの最小連続数が３であり、１サイクル内における列方向のビット値の遷移回数が２回であることを示す情報となる。
ＶＳビットとしては、同一ビット値が列方向に１３０列における列方向の同一ビットの連続数が１３０であり、１サイクル内におけるビット遷移回数が１回であることを示す情報となる。
ＤＥビットとしては、ＨＳビットと同様に、初期パターン列の１３０列における列方向の同一ビットの最小連続数が３であり、１サイクル内における列方向のビット値の遷移回数が２回であることを示す情報となる。
また、ＳＰビットとしては、、初期パターン列の１３０列における列方向の全ビットのビット値が全て０であることを示す情報である。
【００５７】
試験パターンフィルタ部１２は、図７（ａ）及び図７（ｂ）に示すフィルタディセーブルモードの場合、以下の制約データを抽出する。
ＨＳビットとしては、初期パターン列の１３０列における列方向の同一ビットの最小連続数が１であり、１サイクル内における列方向のビット値の遷移回数が２回であることを示す情報となる。
ＶＳビットとしては、同一ビット値が列方向に１３０列における列方向の同一ビットの連続数が１３０であり、１サイクル内におけるビット遷移回数が１回であることを示す情報となる。
ＤＥビットとしては、ＨＳビットと同様に、初期パターン列の１３０行における列方向の同一ビットの最小連続数が１であり、１サイクル内における列方向のビット値の遷移回数が２回であることを示す情報となる。
また、ＳＰビットとしては、初期パターン列の１３０行における列方向の全ビットのビット値が全て０であることを示す情報である。
【００５８】
ステップＳ４４３：
試験パターンフィルタ部１２は、抽出した制約データに基づいて、試験パターン列番号の順番に、試験パターン列を順次修正し、試験パターン列を生成し、試験パターン列番号に対応させて試験パターン列からなる試験データ（複数の試験パターン列からなる）を作成する。
【００５９】
次に、図１３を用いてフィルタリング処理（ステップＳ４４）における試験データ作成処理について説明する。図１３は、試験パターンフィルタ部１２が第１制約データに基づいて行う試験データ作成処理の動作例を説明する図である。図１４は、初期パターン列における制御信号（ＨＳ信号、ＶＳ信号、ＤＥ信号、ＳＰ信号）の列方向のビットのみ示した図である。図１５は、第１制約データに基づいて図４の初期パターン列から生成された試験パターン列を示す図である。
ステップＳ１０１：
試験パターンフィルタ部１２は、読み出した初期パターン列における各初期パターンのＳＰ信号のビットのビット値を無条件に０とする変更を行う。
【００６０】
ステップＳ１０２：
試験パターンフィルタ部１２は、ＨＳ信号及びＤＥ信号の初期パターン列の列方向のビット配列において、初期パターン列の上の行から連続するビットの数を計数し、連続するビット数が２個以下の場所を抽出する。
ここで、試験パターンフィルタ部１２は、ＨＳ信号及びＤＥ信号の初期パターン列において、連続するビット数が２以下のビット部分を、図１４に破線の円で囲んだ部分のビットとして抽出する。
【００６１】
ステップＳ１０３：
試験パターンフィルタ部１２は、ＨＳ信号に対して、図１５に示すように、連続したビット数が２以下のビットのビット値を、この連続したビット数が２以下のビットを挟むビットのビット値に変換する。ここで、試験パターンフィルタ部１２は、図１４のビット値が１のビットＢ[Ｂ０，Ｂ１]とビットＢ[Ｂ３]とに挟まれたビットＢ[Ｂ２]のビット値を０から１に変更する。
これにより、ビット値が１のビットＢ[Ｂ０，Ｂ１，Ｂ２，Ｂ３]が４つ連続することになり、制約データを満足する。
また、試験パターンフィルタ部１２は、次の同一ビット値のビットの連続が、ビット値が０で３連続したビットＢ[Ｂ４，Ｂ５，Ｂ６]であるため、このビットの連続についてはビット値の変更の処理を行わない。
次に、試験パターンフィルタ部１２は、ビット値が１のビットであるビットＢ[Ｂ７]とビット[Ｂ９]とが挟むビットＢ[Ｂ８]のビット値を、０から１に変更する。
これにより、ビット値が１のビットＢ[Ｂ７，Ｂ８，Ｂ９]が３つ連続することになり、制約データを満足する。
【００６２】
さらに、試験パターンフィルタ部１２は、試験パターンフィルタ部１２は、図１４においてビット値が０のビットであるビットＢ[Ｂ１２３]とビット[Ｂ１２５，１２６]とが挟むビットＢ[Ｂ１２４]のビット値を、図１５に示すように、１から０に変更する。
これにより、ビット値が０のビットＢ[Ｂ１２３，Ｂ１２４，Ｂ１２５、Ｂ１２６]が４つ連続することになり、制約データを満足する。
そして、試験パターンフィルタ部１２は、図１４においてビット値１のビットＢ[Ｂ１２７，Ｂ１２８]と、ビット値が０のビットＢ[Ｂ１２９]について、合計が３ビットのため、図１５に示すように、よりビット番号の小さい方のビットＢ[Ｂ１２７，Ｂ１２８]のビット値である１に、ビットＢ[Ｂ１２９]のビット値を変更する。
ここで、試験パターンフィルタ部１２は、例えば、ビットＢ[Ｂ１２７]までのビット値の変更の処理が終了し、残りのビットがビットＢ[Ｂ１２８]とビットＢ[Ｂ１２９]の２ビットである場合、直前のビットＢ[Ｂ１２７]と同一のビット値に、ビットＢ[Ｂ１２８]とビットＢ[Ｂ１２９]とのビット値を変更する。
【００６３】
また、試験パターンフィルタ部１２は、ＤＥ信号に対して、ＨＳ信号と同様に、図１５に示すように、図１４における連続したビット数が２以下のビットのビット値を、この連続したビット数が２以下のビットを挟むビットのビット値に変換する。ここで、試験パターンフィルタ部１２は、図１４のビット値が０のビットＢ[Ｂ０]とビットＢ[Ｂ２，Ｂ３，Ｂ４]とに挟まれたビットＢ[Ｂ１]のビット値を、図１５に示すように、１から０に変更する。
これにより、ビット値が０のビットＢ[Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４]が５つ連続することになり、制約データを満足する。
また、試験パターンフィルタ部１２は、図１４においてビット値が１のビットＢ[Ｂ５]とビットＢ[Ｂ７]とに挟まれたビットＢ[Ｂ６]のビット値を、図１５に示すように、０から１に変更する。
これにより、ビット値が１のビットＢ[Ｂ５，Ｂ６，Ｂ７]が３つ連続することになり、制約データを満足する。
【００６４】
また、試験パターンフィルタ部１２は、図１４において次の同一ビット値のビットの連続が、ビット値が０で３連続したビットＢ[Ｂ８，Ｂ９，Ｂ１０（不図示）]であるため、このビットの連続についてはビット値の変更の処理を行わない。
さらに、試験パターンフィルタ部１２は、試験パターンフィルタ部１２は、図１４においてビット値１のビットであるビットＢ[Ｂ１２３]とビット[Ｂ１２６，Ｂ１２７，Ｂ１２８]とが挟むビットＢ[Ｂ１２４，Ｂ１２５]のビット値を、図１５に示すように、０から１に変更する。
これにより、ビット値が１のビットＢ[Ｂ１２３，Ｂ１２４，Ｂ１２５，Ｂ１２６，Ｂ１２７，Ｂ１２８]が６つ連続することになり、制約データを満足する。
そして、試験パターンフィルタ部１２は、図１４においてビット値０のビットＢ[Ｂ１２９]について、合計が１ビットのため、図１５に示すように、よりビット番号の小さい方のビットＢ[Ｂ１２８]のビット値である１に、ビットＢ[Ｂ１２９]のビット値を変更する。
【００６５】
ステップＳ１０４：
試験パターンフィルタ部１２は、上述したビット値の変更の後、ＨＳ信号の列方向におけるビット列において、ビット値の遷移、すなわちビット値が０から１へ、またはビット値が１から０へ遷移する回数である遷移回数を、初期パターン列における１３０行において計数（カウント）する。
そして、試験パターンフィルタ部１２は、カウントしたＨＳ信号の列方向のビット列におけるビット値の遷移回数が０回か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ビット値の遷移回数が０回の場合、ＨＳ信号のビット列における全てのビット値が同一であるため、処理をステップＳ１０５へ進める。一方、試験パターンフィルタ部１２は、ビット値の遷移回数が０回でない場合、処理をステップＳ１０６へ進める。
【００６６】
ステップＳ１０５：
試験パターンフィルタ部１２は、ＨＳ信号のビット列の予め設定されている範囲のビット、例えば５０ビット目から７０ビット目までの範囲のビットのビット値を、現在のビット値と異なるビット値に変更する。これにより、試験パターンフィルタ部１２は、２回のビット遷移を生成する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１０へ進める。
【００６７】
ステップＳ１０６：
試験パターンフィルタ部１２は、ＨＳ信号のビット列におけるビット値の遷移回数が１回か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ビット値の遷移回数が１回である場合、処理をステップＳ１０７へ進め、一方、ビット遷移回数が１回でない場合、処理をステップＳ１０８へ進める。
【００６８】
ステップＳ１０７：
試験パターンフィルタ部１２は、ビット値の遷移回数が１回の場合、長い方の同一ビット値のビット範囲を２等分し、行列順が後の方の範囲のビットのビット値を反転させ、２回のビット遷移を生成する。また、試験パターンフィルタ部１２は、ビット値の範囲が同一である場合、行列順が後の方の範囲を２分割し、分割後の２つの範囲において行列順が後の方の範囲のビットのビット値を反転させ、２回のビット遷移を生成する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１０へ進める。
【００６９】
ステップＳ１０８：
試験パターンフィルタ部１２は、ＨＳ信号のビット列におけるビット値の遷移回数が３回以上か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ＨＳ信号のビット列におけるビット値の遷移回数が３回以上である場合、処理をステップＳ１０９へ進め、一方、ビット値の遷移回数が３回未満、すなわち２回である場合、処理をステップＳ１１０へ進める。
【００７０】
ステップＳ１０９：
試験パターンフィルタ部１２は、ＨＳ信号のビット列におけるビット値の遷移回数が３回以上である場合、２回目のビット値の遷移以降の全てのビットのビット値を、２回目の遷移直後のビットのビット値に変換し、２回のビット遷移を生成する。
例えば、図１５において、ビットＢ[Ｂ３]とビットＢ[Ｂ４]とにおける１回目のビット値の遷移において、ビット値が１から０に遷移し、ビットＢ[Ｂ６]とビットＢ[Ｂ７]とにおける２回目のビット値の遷移において、ビット値が０から１に遷移している。
このため、試験パターンフィルタ部１２は、２回目のビット値の遷移のビットＢ[Ｂ７]以降の全てのビットのビット値を、このビットＢ[Ｂ７]のビット値である１に変換する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１０へ進める。
【００７１】
ステップＳ１１０：
試験パターンフィルタ部１２は、ＤＥ信号の列方向におけるビット列におけるビット値の遷移回数を、初期パターン列における１３０行においてカウントする。
そして、試験パターンフィルタ部１２は、カウントしたＤＥ信号の列方向のビット列におけるビット値の遷移回数が０回か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ビット値の遷移回数が０回の場合、ＤＥ信号のビット列における全てのビット値が同一であるため、処理をステップＳ１１１へ進める。一方、試験パターンフィルタ部１２は、ビット値の遷移回数が０回でない場合、処理をステップＳ１１２へ進める。
【００７２】
ステップＳ１１１：
試験パターンフィルタ部１２は、ＤＥ信号のビット列の予め設定されている範囲のビット、例えば５０ビット目から７０ビット目までの範囲のビットのビット値を、現在のビット値と異なるビット値に変更する。これにより、試験パターンフィルタ部１２は、２回のビット遷移を生成する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１６へ進める。
【００７３】
ステップＳ１１２：
試験パターンフィルタ部１２は、ＤＥ信号のビット列におけるビット値の遷移回数が１回か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ビット値の遷移回数が１回である場合、処理をステップＳ１１３へ進め、一方、ビット遷移回数が１回でない場合、処理をステップＳ１１４へ進める。
【００７４】
ステップＳ１１３：
試験パターンフィルタ部１２は、ビット値の遷移回数が１回の場合、長い方の同一ビット値のビット範囲を２等分し、行列順が後の方の範囲のビットのビット値を反転させ、２回のビット遷移を生成する。また、試験パターンフィルタ部１２は、ビット値の範囲が同一である場合、行列順が後の方の範囲を２分割し、分割後の２つの範囲において行列順が後の方の範囲のビットのビット値を反転させ、２回のビット遷移を生成する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１４へ進める。
【００７５】
ステップＳ１１４：
試験パターンフィルタ部１２は、ＤＥ信号のビット列におけるビット値の遷移回数が３回以上か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、ＤＥ信号のビット列におけるビット値の遷移回数が３回以上である場合、処理をステップＳ１１５へ進め、一方、ビット値の遷移回数が３回未満、すなわち２回である場合、処理をステップＳ１１６へ進める。
【００７６】
ステップＳ１１５：
試験パターンフィルタ部１２は、ＤＥ信号のビット列におけるビット値の遷移回数が３回以上である場合、２回目のビット値の遷移以降の全てのビットのビット値を、２回目の遷移直後のビットのビット値に変換し、２回のビット遷移を生成する。
例えば、図１５において、ビットＢ[Ｂ４]とビットＢ[Ｂ５]とにおける１回目のビット値の遷移において、ビット値が０から１に遷移し、ビットＢ[Ｂ７]とビットＢ[Ｂ８]とにおける２回目のビット値の遷移において、ビット値が１から０に遷移している。
このため、試験パターンフィルタ部１２は、２回目のビット値の遷移のビットＢ[Ｂ８]以降の全てのビットのビット値を、このビットＢ[Ｂ８]のビット値である０に変換する。
そして、試験パターンフィルタ部１２は、処理をステップＳ１１６へ進める。
【００７７】
ステップＳ１１６：
試験パターンフィルタ部１２は、制御信号であるＶＳ信号のビット列を制約データに基づいて変更し、初期パターン列を試験パターン列に変更する処理を終了し、試験パターン列番号とともに試験パターン記憶部１７に書き込んで記憶させる。
【００７８】
次に、図１６を用いてフィルタリング処理（ステップＳ４４）における試験データ作成処理について説明する。図１６は、試験パターンフィルタ部１２が第２制約データに基づいて行う試験データ作成処理の動作例を説明する図である。
第２制約データは、図３に示すフィルタディセーブルモードにおける制約データのため、ビット値が同一のビットの連続数の制限が１以上である以外、第１制約データと同様である。このため、図１６の試験データ作成処理のフローチャートは、図１３に示すフローチャートから、同一ビット値を３ビット以上とするステップＳ１０２及びステップＳ１０３とを除いた構成となる。図１６のフローチャートにおいて、図１３のフローチャートと同一の処理については、同一のステップ番号を付し、説明を省略する。
【００７９】
次に、図１７を用いて試験データ作成処理（ステップＳ４４３）におけるＶＳ信号のビット列変換処理について説明する。図１７は、試験パターンフィルタ部１２が第１及び第２制約データに基づいて行うＶＳ信号のビット列変換処理の動作例を説明する図である。ここで、第１制約データと第２制約データとにおけるＶＳ信号に対する制約条件は同一である。このため、試験パターンフィルタ部１２が行うＶＳ信号の変換処理も、第１制約データ及び第２制約データともに同様の動作となる。
【００８０】
ステップＳ２０１：
試験パターンフィルタ部１２は、試験パターン記憶部１７から試験データを構成する試験パターン列の中で、１個目（最も試験パターン列番号が小さい）の試験パターン列を読み出す。
そして、試験パターンフィルタ部１２は、処理をステップＳ２０２へ進める。
【００８１】
ステップＳ２０２：
試験パターンフィルタ部１２は、１個目の試験パターン列におけるＶＳ信号のビット列から、１回目のビット値の遷移部分を検出して抽出する。
例えば、図１４に示すように、１回目のビット値の遷移部分は、ビットＢ[Ｂ２]とビットＢ[Ｂ３]とである。
したがって、試験パターンフィルタ部１２は、ビット値の遷移部分として、ビットＢ[Ｂ２]とビットＢ[Ｂ３]とを抽出する。
そして、試験パターンフィルタ部１２は、処理をステップＳ２０３へ進める。
【００８２】
ステップＳ２０３：
試験パターンフィルタ部１２は、ステップＳ２０２で抽出したビット値の遷移部分であるビットＢ[Ｂ２]とビットＢ[Ｂ３]とを記憶し、処理をステップＳ２０４へ進める。
【００８３】
ステップＳ２０４：
試験パターンフィルタ部１２は、現在処理している試験パターン列が試験データを構成する試験パターン列の中で１個目か否かの判定を行う。
このとき、試験パターンフィルタ部１２は、試験データを構成する複数の試験パターン列（１３０行の試験パターンの塊）の中で１個目か否かを、試験パターン列番号が１か否かによって判定する。すなわち、試験パターンフィルタ部１２は、現在処理している試験パターンの試験パターン列番号が１である場合、試験データを構成する試験パターン列において１番目であるとし、処理をステップＳ２０５へ進める。
一方、試験パターンフィルタ部１２は、現在処理している試験パターンの試験パターン列番号が１でない場合、試験データを構成する試験パターン列において１番目でないとし、処理をステップＳ２０６へ進める。
【００８４】
ステップＳ２０５：
試験パターンフィルタ部１２は、記憶されているビット値の遷移部分であるビットＢ[Ｂ２]とビットＢ[Ｂ３]とにおいて、遷移前のビットのビット値（ビットＢ[Ｂ２]のビット値が１）と異なるビット値に、すなわち遷移後のビット（ビットＢ[Ｂ３]）以降の全てのビットのビット値をビットＢ[Ｂ３]のビットである０に値変更する。
例えば、図１５に示すように、試験パターンフィルタ部１２は、ビットＢ[Ｂ３]から後のビットＢ[Ｂ４]からビットＢ[Ｂ１２７]までの全てのビットを、ビットＢ[Ｂ３]のビット値と同一とする（すなわち、ビットＢ[Ｂ４]からビットＢ[Ｂ１２７]のビット値を、ビットＢ[Ｂ２]と異なるビット値にする）変更、すなわちビット値を１から０とする変更を行う。
そして、試験パターンフィルタ部１２は、処理をステップＳ２０４へ進める。
【００８５】
ステップＳ２０６：
試験パターンフィルタ部１２は、現在処理している試験パターン列の試験パターン列番号をインクリメント（１を加算）して、インクリメントされた試験パターン列番号に対応する試験パターン、すなわち次に処理する試験パターン列を、試験パターン記憶部１７から読み出す。
試験パターンフィルタ部１２は、記憶されているビット値の遷移部分であるビットＢ[Ｂ２]とビットＢ[Ｂ３]とにおいて、ビットＢ[Ｂ２]とこのビットＢ[Ｂ２]より前の全てのビットのビット値（すなわち、ビット値の遷移前のビットのビット値）を、直前に処理した試験パターン列における遷移後（ビットＢ[Ｂ３]を含むビットＢ[Ｂ３]以降）のビットのビット値と同一に変換する。
【００８６】
また、試験パターンフィルタ部１２は、ビットＢ[Ｂ３]とこのビットＢ[Ｂ３]より後の全てのビット値（すなわち、ビット値の遷移御のビットのビット値）を、直前に処理した試験パターン列における遷移前（ビットＢ[Ｂ２]を含むビットＢ[Ｂ２]以前）のビットのビット値と同一に変換する。
そして、試験パターンフィルタ部１２は、ＶＳ信号のビット列の変換処理を行った試験パターン列を、試験パターン列番号に対応させ、試験パターン記憶部１７に書き込んで記憶させる。
そして、試験パターンフィルタ部１２は、処理をステップＳ２０７へ進める。
【００８７】
ステップＳ２０７：
試験パターンフィルタ部１２は、試験データを構成する試験パターン列の変更が終了したか否かの判定を行う。
例えば、試験パターンフィルタ部１２は、現在処理を行っている試験パターン列の試験パターン列番号が、試験データを構成する試験パターン列のなかで最も大きい試験パターン列番号と一致するか否かで判定する。
すなわち、試験パターンフィルタ部１２は、現在処理を行っている試験パターン列の試験パターン列番号が、試験データを構成する試験パターン列のなかで最も大きい試験パターン列番号と一致する場合、試験データを構成する試験パターン列に対するＶＳ信号のビット列変換処理が終了したとして、処理を終了する。
また、試験パターンフィルタ部１２は、現在処理を行っている試験パターン列の試験パターン列番号が、試験データを構成する試験パターン列のなかで最も大きい試験パターン列番号と一致する場合、試験データを構成する試験パターン列に対するＶＳ信号のビット列変換処理が終了したとして、処理をステップＳ２０４へ進める。
【００８８】
本実施形態は、上述したように、疑似ランダムパターン生成部１０の生成した疑似ランダム信号からなる初期パターン列を、非試験対象のアクティブケーブルのコネクタ内に設けられた送信用回路及び受信用回路などの処理の制約条件（第１制約データ及び第２制約データ）に対応した試験パターン列に変換する。
このため、本実施形態によれば、アクティブケーブル２０に対して、実際に供給される、画像データ及び制御信号（同期信号）などを含むデータパターンに近い試験パターンを用いて試験を行うことができるため、従来に比較してアクティブケーブル２０の実使用により近い条件で試験を行うことが可能となり、従来のように高価な装置を用いなくとも、実使用で発生するフェイルを容易に検出することができる。
また、本発明によれば、アクティブケーブル２０の入出力の規格に対応したＬＶＤＳトランスミッタ１８及びＬＶＤＳレシーバ１９を有しているため、ＤＣに近い周波数から測定に必要な周波数までの測定範囲でアクティブケーブル２０の試験を行うことが、従来に比較して容易にできる。
【００８９】
また、本実施形態においては、画像データとして疑似ランダム信号生成部１０から出力される疑似ランダム信号をそのまま用いるため、画像データのランダム性は維持されている。
同様に、本実施形態においては、制御信号（ＨＳ、ＤＥ、ＶＳ）も、疑似ランダム信号を元に生成しているため、制御信号の発生位置のランダム性は維持されている。
上述したように、本実施形態においては、疑似ランダム信号により生成され、かつ実際のアクティブケーブル２０の内部に設けられた回路の特性が考慮された試験データを、容易に生成することができる。
【００９０】
また、図１におけるケーブル検査装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりアクティブケーブルの検査処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
【００９１】
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【００９２】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００９３】
１…ケーブル検査装置 １０…疑似ランダム信号生成部 １１…試験パターン配列部 １２…試験パターンフィルタ部 １３…試験パターン比較部 １４…制御部 １５…初期パターン記憶部 １６…制約データ記憶部 １７…試験パターン記憶部 １８…ＬＶＤＳトランスミッタ部 １９…ＬＶＤＳレシーバ部 ２０…アクティブケーブル ２１…送信側コネクタ ２２…受信側コネクタ ２３…ケーブル線
【特許請求の範囲】
【請求項１】
ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置であり、
疑似ランダム信号を生成する疑似ランダム信号生成部と、
前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて初期パターン記憶部に順次書き込む試験パターン配列部と、
前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部と、
前記初期パターン記憶部から前記初期パターンを読み出し、前記制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ部と、
前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するＬＶＤＳトランスミッタと、
前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するＬＶＤＳレシーバと、
前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較部と
を備えることを特徴とするケーブル検査装置。
【請求項２】
前記制約データが前記アクティブケーブルの前記コネクタ内にある前記送信用回路及び前記受信用回路のビット処理の制約条件を示していることを特徴とする請求項１に記載のケーブル検査装置。
【請求項３】
前記制約条件が、前記送信用回路及び前記受信用回路の前記試験パターンの処理において、前記試験パターンにおける対象ビットのビット値の前記転送クロックに対応する変化条件が設定されたものであり、
前記試験パターンフィルタ部が、
前記転送クロック毎に対応し、前記対象ビットのビット値を前記制約条件に基づき変換することを特徴とする請求項２に記載のケーブル検査装置。
【請求項４】
前記試験パターンフィルタ部が、試験サイクルとして予め設定された転送クロック数分の前記初期パターンの配列単位に、前記制約条件に基づいた変換処理を行うことを特徴とする請求項３に記載のケーブル検査装置。
【請求項５】
前記制約データが前記アクティブケーブルのコネクタに設けられた前記送信用回路及び前記受信用回路の種類毎に、前記制約データ記憶部に記憶されていることを特徴とする請求項１から請求項４のいずれか一項に記載のケーブル検査装置。
【請求項６】
ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置を用いてアクティブケーブルの試験を行うケーブル検査方法であり、
疑似ランダム信号生成部が、疑似ランダム信号を生成する疑似ランダム信号生成過程と、
試験パターン配列部が、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列過程と、
パターンフィルタ部が、前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ過程と、
ＬＶＤＳトランスミッタが、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力過程と、
ＬＶＤＳレシーバが、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するデータ入力過程と、
パターン比較部が、前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較過程と
を備えることを特徴とするケーブル検査方法。
【請求項７】
ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置の機能をコンピュータに実行させるプログラムであり、
前記コンピュータを、
疑似ランダム信号を生成する疑似ランダム信号生成手段、
前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列手段、
前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する、前記転送クロックに対応した制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ手段、
前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力手段、
前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するデータ入力手段、
前記試験パターンと前記出力パターンとを比較するパターン比較手段、
として機能させるためのプログラム。
【請求項１】
ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置であり、
疑似ランダム信号を生成する疑似ランダム信号生成部と、
前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて初期パターン記憶部に順次書き込む試験パターン配列部と、
前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部と、
前記初期パターン記憶部から前記初期パターンを読み出し、前記制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ部と、
前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するＬＶＤＳトランスミッタと、
前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するＬＶＤＳレシーバと、
前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較部と
を備えることを特徴とするケーブル検査装置。
【請求項２】
前記制約データが前記アクティブケーブルの前記コネクタ内にある前記送信用回路及び前記受信用回路のビット処理の制約条件を示していることを特徴とする請求項１に記載のケーブル検査装置。
【請求項３】
前記制約条件が、前記送信用回路及び前記受信用回路の前記試験パターンの処理において、前記試験パターンにおける対象ビットのビット値の前記転送クロックに対応する変化条件が設定されたものであり、
前記試験パターンフィルタ部が、
前記転送クロック毎に対応し、前記対象ビットのビット値を前記制約条件に基づき変換することを特徴とする請求項２に記載のケーブル検査装置。
【請求項４】
前記試験パターンフィルタ部が、試験サイクルとして予め設定された転送クロック数分の前記初期パターンの配列単位に、前記制約条件に基づいた変換処理を行うことを特徴とする請求項３に記載のケーブル検査装置。
【請求項５】
前記制約データが前記アクティブケーブルのコネクタに設けられた前記送信用回路及び前記受信用回路の種類毎に、前記制約データ記憶部に記憶されていることを特徴とする請求項１から請求項４のいずれか一項に記載のケーブル検査装置。
【請求項６】
ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置を用いてアクティブケーブルの試験を行うケーブル検査方法であり、
疑似ランダム信号生成部が、疑似ランダム信号を生成する疑似ランダム信号生成過程と、
試験パターン配列部が、前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列過程と、
パターンフィルタ部が、前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンデータにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ過程と、
ＬＶＤＳトランスミッタが、前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力過程と、
ＬＶＤＳレシーバが、前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するデータ入力過程と、
パターン比較部が、前記出力パターンと前記アクティブケーブルに出力された前記試験パターンとを比較するパターン比較過程と
を備えることを特徴とするケーブル検査方法。
【請求項７】
ＬＶＤＳのシリアル信号によりデータを伝送する、ケーブルの両端の一方のコネクタに送信用回路、他方のコネクタに受信用回路が設けられたアクティブケーブルの試験を行うケーブル検査装置の機能をコンピュータに実行させるプログラムであり、
前記コンピュータを、
疑似ランダム信号を生成する疑似ランダム信号生成手段、
前記疑似ランダム信号を、試験対象に与えるビット数からなる初期パターンとし、当該初期パターンを行として配列させて、初期パターン記憶部に順次書き込む試験パターン配列手段、
前記初期パターン記憶部から前記初期パターンを読み出し、前記初期パターンにおける予め設定された位置の対象ビットに対する、前記転送クロックに対応した制約条件を示す制約データが記憶された制約データ記憶部から前記制約データを読み出し、当該制約データに示された制約条件により、前記初期パターンにおける対象ビットの値を変更して試験パターンを生成し、試験パターン記憶部に書き込む試験パターンフィルタ手段、
前記試験パターン記憶部から前記試験パターンを読み出し、当該試験パターンをＬＶＤＳパラレルデータによって試験対象の前記アクティブケーブルに出力するデータ出力手段、
前記アクティブケーブルから出力される、前記試験パターンが前記アクティブケーブルを通過した出力パターンをＬＶＤＳパラレルデータによって受信するデータ入力手段、
前記試験パターンと前記出力パターンとを比較するパターン比較手段、
として機能させるためのプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−４６２８３（Ｐ２０１３−４６２８３Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８３５８７（Ｐ２０１１−１８３５８７）
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（０００００５１８６）株式会社フジクラ (4,463)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（０００００５１８６）株式会社フジクラ (4,463)
【Ｆターム（参考）】
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