コプレーナストリップ線路に基づく方法および装置
コプレーナストリップ線路（ＣＰＳ）を使用する定常波発振器（ＳＷＯ）を含む、様々なコプレーナストリップ線路（ＣＰＳ）を実装する方法および装置。一例としては、四分の一波長（λ／４）コプレーナストリップ線路定常波発振器（ＳＷＯ）がある一方で、他の実装形態は、閉ループコプレーナストリップ線路構成を使用する。様々な観点において、ＳＷＯの構成は、発振器の品質係数Ｑを劇的に増大させる様々な機能を組み込むことによって、低電力消費の、高周波における正弦波性能を最適化するようにされている。特に、一観点において、コプレーナストリップ線路の長さに沿って異なるゲインを有する、多数増幅器を使用する、振幅依存専用分布増幅方式が、モード制御技法として使用される。別の観点においては、その単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧが、コプレーナストリップ線路に沿った位置の、不連続関数または連続関数となるように構成された、コプレーナストリップ線路が、ＳＷＯ損失を低減するために使用される。別の観点において、品質係数Ｑの向上が達成される一方で、同時に、ＳＷＯを伝播する波動の位相速度を低減し、それによって比較的小型のデバイスを製作することが容易になる。さらに別の観点では、ＳＷＯは、周波数調整能力を備えるように構成され、この周波数調整能力が、再び最適化されて、発振器周波数の重大な調整を容易化しながら、電力消費を低減する。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権
本出願は、２００３年７月２３日付出願の「Methods and Apparatus for Implementing Standing Wave Sinusoidal Oscillators」という名称の、米国出願番号第６０／４８９７０８号、および２００４年１月２日付出願の「Methods and Apparatus for Implementing Standing Wave Sinusoidal Oscillators」という名称の米国特許出願第６０／５３３９０４号の優先権を主張するものである。
【０００２】
発明の分野
本発明は、一般的にはコプレーナストリップ線路（ＣＰＳ：coplanar striplines）に基づく半導体素子に関する様々な方法および装置に関する。いくつかの事例的な態様においては、正弦波信号源、より具体的には定常正弦波発振器（standing wave sinusoidal oscillators）が、コプレーナストリップ線路構成に基づいて実装される。
【０００３】
背景
現在では日常生活の一部となった先端通信応用、例えばセルラー電話、無線ネットワーク、衛星放送および光ファイバ通信は、高速化と小型化に関してエレクトロニクスおよび関連技術の絶え間ない進歩に頼っており、それはすなわち、情報伝送の高速化と様々な通信関係機能を実行する集積回路の小型化である。しかしながら、システム設計者は、１０ギガヘルツ（ＧＨｚ）の帯域の高周波の使用に加えて、集積回路の原子スケールまでの小型化を期待しているので、従来型集積回路技術のいくつかの観点は、不適当で時代遅れとなり続けている。したがって、共通の設計課題は、動作を高速化し、しかもしばしばより小さなスペースに、よく知られた回路構成単位を実装するための新規の方法を見出すことに関する。場合によっては、そのような実装は、電磁波ベースの概念を利用し、半導体基板上に製作される伝送線路または導波路構成に関与する。
【０００４】
伝送線路理論は、当該技術分野において十分に確立されている。一般的に、伝送線路は、例えば、信号源を負荷に接続するように誘導して、電力または情報を伝送する手段を提供する。伝送線路には、通常、誘電体によって隔てられた２つの平行な導体が含まれる。信号は、所与の伝送線路に沿って電磁波として伝播し、その伝送線路に関係する様々な物理的パラメータに加えて、その線路上の信号源および線路上の負荷に関係するパラメータが、波動伝播に影響を与える。
【０００５】
図１ａ〜１ｅには、伝送線路の代表的な例を示してあり、その中には同軸ケーブル（図１ａ）、２線式線路（図１ｂ）、平行平板型線路（parallel-plate line）もしくはプレーナ線路（planar line）（図１ｃ）、導電板上の電線（図１ｄ）、およびマイクロストリップ線路（図１ｅ）がある。ここで、留意する価値があることは、これらの例のそれぞれは、２つの平行な導体で構成されることである。同軸ケーブルは、電気実験室やいくつかの一般消費者応用において、様々な電気装置の相互接続（例えば、ＴＶセットのＴＶアンテナまたはケーブルフィードへの接続）のために、日常的に使用されている。マイクロストリップ線路は、様々な半導体製造技法に基づく集積回路において特に重要であり、この場合には、誘電体基板上に製造される（すなわち、誘電体で隔てられた）平行金属ストリップが電子要素同士を接続する。
【０００６】
伝送線路は、より広い範疇である「導波路（waveguide）」の特殊な場合としてみなされることが多い。導波路とは、一般に、電磁放射を１点から別の点に誘導するように構成されたシステムを指している。しかしながら、いくつかの一般化した応用においては、導波路とは、本質的に囲われた導管（conduit）であり、そこを通過して電磁放射が、伝送線路に関して一般的に考えられているよりも、より緊密に閉じ込められた状態で伝播するものと認識されている。例えば、マイクロ波領域においては、２導体伝送線路と異なり、導波路は、中空の金属パイプまたは横断面が長方形、楕円形、もしくは円形であるチューブとして形成されることがある。光学領域においては、伝送線路はまったくサポートはされていないが、導波路は、低屈折率環境によって包囲された、固体誘電体フィラメント（例えば、光ファイバ）または薄い誘電体フィルムとして形成されることが多い。
【０００７】
多くの応用において従来から扱われているように、伝送線路は、いくつかの重要な点において、より広い範疇の導波路といくぶん異なる意味で特徴づけることができる。例えば、第１に、伝送線路は、一般にＤＣ（周波数／ゼロ）から超高周波（例えば、ミリ波およびマイクロ波範囲、約１ＧＨｚから１００ＧＨｚ）で動作するように構成される。しかしながら、導波路は、その特定の構造および寸法によって決まる、ある周波数より上でのみ動作が可能であり（「カットオフ周波数」）、そのために一般的にハイパスフィルタとして作用する。他方、約５０ＧＨｚから３００ＧＨｚのオーダーの超高周波においては、伝送線路は、従来からよく知られた伝送線路導体におけるスキン効果に加えて、導体を隔てる材料に関する誘電体損失のために、全体的に非効率的になってくるとみなされている。それに対して導波路では、従来から、この範囲の周波数においては、より大きな帯域幅および低い信号減衰（すなわち、より広い範囲の周波数応答および低い信号電力損失）が得られると考えられている。しかしながら、この周波数範囲の下端およびそれより下において、導波路は、従来から、応用分野によっては、特にさらなる小型化が通常目標とされる集積回路応用においては、寸法的に大きくなりすぎると考えられている。伝送線路と導波路のさらに別の差異は、伝送線路がＴＥＭ波（transverse electromagnetic wave）（すなわち、電界および磁界が波伝播方向に垂直に向いている波）だけをサポートできるのに対して、導波路は、一般に、多数の可能な電界構成（すなわち、モード）をサポートすることができる。
【０００８】
マイクロエレクトロニクス回路の半導体製造において、高周波電気信号を伝える導波路および伝送線路は、従来から、様々な方法で実装されてきた。２つのそのような実装形態として、それぞれ、コプレーナ導波路（ＣＰＷ：coplanar waveguide）およびコプレーナストリップ線路（ＣＰＳ：coplanar stripline）と呼ばれている。図２Ａおよび図２Ｂは、コプレーナ導波路を異なる視野で示してあるのに対して、図３Ａおよび図３Ｂは、コプレーナストリップ線路を異なる視野で示してある。
【０００９】
特に、図２Ａには、半導体基板１０３上の誘電体層１０１上に配置された３つの平行な導体２０Ａ、４０および２０Ｂによって形成された、コプレーナ導波路５０の横断面図を示してある。図２Ｂは、事例的なコプレーナ導波路デバイスを上から見下ろした上面図であり、このデバイスでは、中央導体４０がその両端でパッド４２Ａ、４２Ｂによって終端されており、導体２０Ａ、２０Ｂは、その面内で導体４０を完全に包囲するように電気的に接続して示してある（図２Ａの横断面図は、図２Ｂの一点鎖線2A−2Aに沿った断面である）。図２Ａおよび図２Ｂに示すように、導体２０Ａ、２０Ｂの幅Ｗ１は、中央導体４０の幅Ｗ２よりも大幅に大きい場合がある。
【００１０】
通常の動作において、コプレーナ導波路５０の導体２０Ａ、２０Ｂは一緒に接地または基準電圧に電気的に接続されており、伝送すべき信号は中央導体４０に流される。この点において、注目すべきことは、結合された接地導体２０Ａ、２０Ｂは中央信号導体４０よりも大幅に大きな面積を覆うために、コプレーナ導波路内の、それぞれの接地および信号導体は対称ではないことである。この構成は、一般に、「不平衡（unbalanced）」構成と呼ばれている。中央信号導体４０の周りに大きな接地または参照電圧を配置することによって、電界を中央導体と接地または基準導体との間に領域に閉じ込め、それによって、波が伝播することのできる「導管（conduit）」が生成される。
【００１１】
コプレーナ導波路と異なり、コプレーナストリップ線路は、対称型または平衡型の２導体デバイスである。図３Ａ、３Ｂは、距離Ｓだけ隔てられた２つの実質的に同一の平行導体１００Ａ，１００Ｂで構成された理想化無限コプレーナストリップ線路１００の一例を、異なる視点の図で示している。特に、図３Ａは、導体１００Ａ、１００Ｂの横断面を示しており、これらは、例えば、基板１０３上の誘電体層１０１の上方に配置された金属線路とすることができる。図３Ｂは、基板上に配置された導体を見下ろす、上面図である（図３Ａの横断面図は、図３Ｂにおける一点鎖線3A−3Aに沿った断面である）。
【００１２】
図３Ａおよび３Ｂから容易に観察されるように、コプレーナストリップ線路１００の幾何学形状は、図２Ａ、２Ｂに示すコプレーナ導波路５０のそれと顕著に異なっている。特に、コプレーナ導波路５０は、横断面に３つの導体を含むのに対して、コプレーナストリップ線路１００は２つの導体だけを含む。さらに、それぞれ異なる幅を有してもよいコプレーナ導波路の接地導体２０Ａ、２０Ｂおよび中央信号導体４０とは異なり、コプレーナストリップ線路の導体１００Ａ、１００Ｂは、図３Ａ、３Ｂに示すように、実質的に同じ幅Ｗ３を有する。ここでも、コプレーナストリップ線路における、このような実質的に同一の平行導体の配列は、一般に、対称構成または「平衡」構成と呼ばれる。そのような対称または平衡の２つの導体構成によって、以下にさらに詳細を示すように、コプレーナストリップ線路上の差分信号（differential signals）が容易にサポートされる。対照的に、コプレーナ導波路の非対称または不平衡の構成は、差分信号をサポートせず、単に「シングルエンド型（single-ended）」信号（すなわち、接地電位を基準とする信号）だけをサポートする。
【００１３】
従来からある多くの他のマイクロ波応用において、本質的にシングルエンドまたは不平衡のマイクロ波デバイスが普及しているために、コプレーナ導波路実装は、一般に、回路接続構造として好ましいものであった。また、コプレーナ導波路は、一般に、コプレーナストリップ線路よりも、大幅に損失が少ないと思われており、特に、マイクロ波周波数における基板への信号損失についてそうである。したがって、歴史的にいって、高周波マイクロエレクトロニクスデバイスに関する関連文献の多くが、コプレーナストリップ線路ではなく、非常に多くコプレーナ導波路を対象としている。コプレーナ導波路は、一般に、直列および並列（shunt:シャント）の能動型および受動型の回路構成要素の両方と容易に統合されると考えられている。さらに、コプレーナ導波路導体の寸法は、回路構成要素リード線幅に合わせて簡単に変えることによって、その他デバイスとの接続を容易にするとともに、同時に、相互接続されるデバイスと整合性のある、コプレーナ導波路に対する所望の特性インピーダンスを維持することができる。しかしながら、１つのトレードオフは、コプレーナ導波路は、中央信号導体の側面に位置する（flanking）、比較的幅の広い、複数の接地導体のために、大きなスペースをとることである。
【００１４】
コプレーナ導波路とコプレーナストリップ線路の両方の様々な特性を、抵抗、インダクタンス、コンダクタンスおよびキャパシタンスなどの、電気回路理論に関する一般概念を使用して、少なくともある程度まで、モデル化することができる。しかしながら、波動ベース構造は、一般に、通常の電気ネットワークとは１つの本質的特徴において異なり、それは、動作周波数に対する大きさである。例えば、電気ネットワークの物理的寸法は、動作周波数に対応する波長よりもはるかに小さいが、これに対して、導波路および伝送線路に基づくデバイスの大きさは、通常、デバイスの動作周波数に対応する波長のかなりの割合となり、多数波長の長さになることさえある。したがって、抵抗、インダクタンス、コンダクタンスおよびキャパシタンスに関する要素は、一般電気回路において、集中パラメータ（lumped parameter）を有する個別構成要素（discrete component）として記述できるが、伝送線路および導波路は、その代わりに伝送線路／導波路の長さ全体にわたって分布する回路パラメータによって記述しなくてはならない。
【００１５】
上記のことを考慮すると、図４Ａおよび図４Ｂは、電気回路概念に基づく、分布「線路パラメータ」（distributed "line parameter"）を含む、２つの異なる理論的伝送線路／導波路モデルを示している。特に、図４Ａは、（図２および２Ｂに示すコプレーナ導波路５０に適用可能な）「シングルエンド型」モデル３０を示し、図４Ｂは、（図３Ａ、３Ｂに示すコプレーナストリップ線路１００に適用可能な）「差分」モデル３２を示す。
【００１６】
図４Ａ、４Ｂのモデルにおいて、パラメータｚは、波動伝播の方向における、伝送線路／導波路の長さに沿った距離を示す（ここで、ｄｚは差分長を表す）。回路ベース線路パラメータは、図４Ａ、４Ｂに、単位長さ当たり抵抗Ｒ、単位長さ当たりインダクタンスＬ、単位長さ当たりコンダクタンスＧ、単位長さ当たりキャパシタンスＣとして示してあり、ここでＲおよびＬは直列要素であり、ＧおよびＣは並列要素である。図４Ｂにおいて、直列要素ＲおよびＬによる値は、やはりモデルの「差分」特性を示すために、モデル３２の２つの同一の導体（例えば、Ｒｄｚ／２およびＬｄｚ／２）の間で分割されている。
【００１７】
コプレーナ導波路またはコプレーナストリップ線路を特徴づけるのに用いることのできる、線路パラメータＲ、Ｌ、Ｇ、Ｃは、コプレーナストリップ線路またはコプレーナ導波路を製造するのに使用される、材料のタイプ（例えば、誘電体、基板、および金属の構成要素）およびコプレーナストリップ線路またはコプレーナ導波路配列に関連する様々な寸法（例えば、導体の幅および厚さ、導体間の間隔、誘電体層の厚さ、その他）から直接的に得られる。より具体的には、所与の構造に関係する材料および寸法によって、一般に、構造と関係する様々な物理的性質、例えば有効誘電率εｅｆｆ、透磁率μ、および様々な損失係数などが決まり、それらに線路パラメータＲ、Ｌ、ＧおよびＣは基づいている。
【００１８】
ここでも理解すべきことは、図４Ａ、４Ｂに示すように、線路パラメータＲ、Ｌ、ＧおよびＣは離散的または集中的ではなく、コプレーナストリップ線路またはコプレーナ導波路の全長に沿って一様に分布していることである。また、理解すべきことは、Ｒは導体の単位長さ当たりのＡＣ抵抗（すなわち、「直列」抵抗）であるのに対して、Ｇは、導体を相互に、および基板から隔てる誘電体媒体による単位長さ当りのコンダクタンス（すなわち、「並列（shunt）」抵抗(シャント抵抗)）であることである。
【００１９】
コプレーナストリップ線路またはコプレーナ導波路の分布する、抵抗、コンダクタンス、インダクタンスおよびキャパシタンスによって、必然的に、所与の実装形態に固有の周波数特性を生じる。例えば、インダクタンスとキャパシタンスの全体エネルギー貯蔵関数は、インダクタンス／キャパシタンスと関連する抵抗／コンダクタンスに基づく、周波数依存性を有する。所与の伝送線路（または導波路）構成を含む、周波数依存性システムの周波数応答を特徴づける１つの一般的なパラメータは、通常は文献においてはＱの記号で示される、「品質係数（quality factor）」である。
【００２０】
周波数依存性システムの品質係数Ｑは、一般に、システムのピーク周波数または共振周波数と、システムの周波数帯域幅の比（すなわち、システムの全周波数応答の半値点間の周波数範囲）として定義される。品質係数Ｑは、代替的に、システムに貯蔵される最大エネルギーと所与の期間内にシステムが失った合計エネルギーとの比と考えることもできる。前記のことを考慮すると、比較的大きなＱを有するシステムは、一般的に、そのシステムが、比較的少ないエネルギー損失で、所与の共振周波数に近い周波数をサポートする点において、「周波数選択的」と考えられる。対照的に、比較的小さなＱを有するシステムは、重要な周波数選好性を必ずしも有さず、いくぶん損失の多い（ｌｏｓｓｙ）システムと考えられる。
【００２１】
所与のコプレーナ導波路配設またはコプレーナストリップ線路配設の品質係数Ｑは、コプレーナ導波路またはコプレーナストリップ線路に沿った波動伝播に関連する様々なパラメータによって表すこともできる。再び、図３Ｂに示すコプレーナストリップ線路１００を参照すると、事例的な位置依存電圧Ｖ（ｚ）が、導体間に示されており、事例的位置依存性電流Ｉ（ｚ）が、導体中を流れるのを示してあり、ここでｚは波動伝播の方向に沿った距離を示す。コプレーナストリップ線路に沿った位置ｚの関数として電圧Ｖ（ｚ）は、
【数１】
で表され、ここでＶ０は波の振幅であり、量（２πｆｔ−βｚ）は、波の位相（ラジアン単位）を表し、これは時間ｔおよび空間ｚの両方に依存する。もちろんのこと、ｆは波の周波数、βは、β＝２π／λで定義される波の「位相定数」であり、本質的に、位相定数βは、各波長の移動距離に対して、波は２πラジアンの位相変化を生ずることを示す。最後に、αは、波が伝播するときの損失を表す減衰係数であり、これは波の全体振幅に影響を与える。すなわち、増大すると、より大きな損失を示し、相応して波の振幅Ｖ０は、ｅ−αｚの倍数で減少する。上述のように、品質係数Ｑは、位相定数βおよび減衰係数αによって表わし、比較的低損失の周波数依存システムに対しては、次式
【数２】
で近似することができる。
【００２２】
伝送線路および導波路の別の重要な特徴パラメータは、波動が伝送線路または導波路に沿って伝播する速度が関係する。特に、一般にνで表わされる、伝送線路または導波路の位相速度は、所与の媒体内における波動の周波数ｆと波長λとの間に、ν＝ｆλの関係をもたらし、その媒体の波動伝播の速度を表わす。したがって、所与の周波数ｆに対して、位相速度νが小さくなると、波長λは短くなる。位相速度νは、有効誘電率εｅｆｆおよび透磁率μなどのデバイスの特定の物理的特性から生ずる。図４Ａおよび４Ｂに示すにモデルに対して、位相速度は、単位長当りのインダクタンスＬおよび単位長当りのキャパシタンスＣによって、次式
【数３】
で表わすことができる。
【００２３】
回路寸法の減少は、改良型マイクロエレクトロニクスデバイス製造技術の重大な目標であり、文献においては、位相速度の低減を容易にする機能に基づく、マイクロ波デバイスの寸法低減に関して焦点が当てられてきた。ここでも、位相速度を低減すると、所与の動作周波数における対応する波長が減少することになる。共振器、発振器、インピーダンス整合ネットワーク、信号分配器および結合器、フィルタ、増幅器ならびに遅延などのデバイスを、伝送線路構成または導波路構成に基づいて実装することができる。上述のように、しばしば、そのようなデバイスの寸法は、ある所望の動作周波数範囲に対して、波長λと同等である。したがって、位相速度νを低下させることによって、より小型のデバイスを実現することができる。
【００２４】
このことに留意して、マイクロ波分野において、様々な「遅波（slow-wave）」構造が１９７０年代から研究されてきた。ここでも、これらの研究の多くは、モノリシックマイクロ波集積回路（ＭＭＩＣ）に関係し、これらには、所与の動作周波数または周波数範囲において位相速度および波長を低減し、それによってデバイス寸法を低減するように設計される特徴を組み入れたコプレーナ導波路が含まれる。遅波構造を実現するためのそのような特徴の一つには、「周期的負荷（periodically loaded）」コプレーナ導波路があり、この場合には、フローティング金属ストリップが３つのコプレーナ導波路導体の下方に周期的に配置され、かつ導体に直角方向に配向されている。フローティング金属ストリップの存在は、一般的には、伝播波動における電気的および磁気的エネルギーを空間的に分離すると考えられ、これによって、コプレーナ導波路の単位長さ当りキャパシタンスＣが増大することになる。関係式
【数４】
にしたがって、そのような単位長さ当りキャパシタンスＣが増大すると、小さな位相速度ν、したがって所要の周波数ｆにおいて小さな波長λを生じることになる。すなわち、これらの遅波特徴は、小型デバイスの製造を容易にすることができる。
【００２５】
コプレーナ導波路に基づく従来型遅波マイクロ波構造において、波長λが減少すると、関係式β＝２π／λに従って、対応する位相定数が増大する。しかしながら、関係式
【数５】
による、増大した位相定数βの品質係数Ｑに与える影響は、文献からは完全に明白ではなく、βの増大によるＱの増大は期待されるが、遅波特徴のコプレーナ導波路の損失に与える影響は明確ではない。いくつかの報告においては、フローティング金属ストリップを組み入れたコプレーナ導波路遅波構造のＱは、実際には、遅波構造の存在によって生じる損失αの増大によって、遅波構造を有さないコプレーナ導波路のそれよりも減少する可能性があることが示唆されている。したがって、ある種のコプレーナ導波路遅波構造において品質係数と位相速度との間にはトレードオフがある、すなわち、位相速度を低減して小型デバイスの実装を用にすることはできるが、より大きな損失が発生し、それによってデバイスの品質係数Ｑを低下させると思われる。
【００２６】
要約
本開示は、一般的にはコプレーナストリップ線路（ＣＰＳ）に基づく半導体デバイスに関わる様々な方法および装置に関する。
コプレーナ導波路（ＣＰＷ）は、おそらく、マイクロ波回路デバイスおよび構造などの分野において過去にはより大きな注目を集めていたが、出願人らは、様々なコプレーナストリップ線路（ＣＰＳ）構成によって、広範囲の応用のためのいくつかの有用な高速マイクロエレクトロニクスデバイスの製造を容易にすることができることを認識、理解した。
【００２７】
コプレーナ導波路とコプレーナストリップ線路の間のいくつかの差異について、図２Ａ、２Ｂ、３Ａ、３Ｂと関係して考察した。例えば、コプレーナストリップ線路は、横断面において２導体の配設であるが、コプレーナ導波路は、横断面において３導体の配設であり、通常、コプレーナストリップ線路よりも大幅に大きなスペースを必要とする。コプレーナストリップ線路の２導体配設は、導体の対称性のために、「平衡」構成であり、これと対照的に、コプレーナ導波路は、３つの導波路導体（すなわち、２つの幅広の導体と１つの幅の狭い導体）間の強い非対称性のために、「不平衡」構成である。
【００２８】
多くの回路応用に対して、おそらく、コプレーナストリップ線路とコプレーナ導波路の間の最も重要な差異は、コプレーナストリップ線路は、主として平衡構成のために、差分信号をサポートすることができるのに対して、コプレーナ導波路はそれができないことである。
信号が「ピックアップ」ノイズまたはその他の雑多なノイズによる汚染を受けやすい応用において、差分信号は、重要である。例えば、比較的長い距離にわたって、および／またはいくつかの信号またはその他の放射が存在する環境において転送される信号は、信号の完全性を害する、望ましくない歪みを受ける可能性がある。２つの導体を使用して差分方式で信号を移送することによって、両方の導体に沿って通常、ピックアップされるノイズを、（２つの導体のそれぞれの信号間の差分を観察することによって）差分信号を回復するときに、キャンセルすることができる。具体的には、導体上の通常モードノイズは、一方の導体上の信号から、他方の導体上の信号を差し引き、好ましくは差分信号だけを残すことによって、「除去（reject）」することができる。この概念は、通常、「同相除去（common-mode rejection）」と呼ばれる。
【００２９】
差分信号を簡単にサポートし、それによって不要なノイズを同相除去する、コプレーナストリップ線路の能力は、ふたたび図３Ａ、３Ｂを参照して、はっきりと観察することができる。特に、これらの図に示す、コプレーナストリップ線路１００において、２つの事実上同一の導体１００Ａ、１００Ｂのいずれも、信号接地またはその他の基準電位にある必要がなく、むしろ、コプレーナストリップ線路導体の両方が、それぞれ接地またはその他の電位を基準とする異なる信号を、それぞれに、かつ同時に搬送することができる。さらに、これらの導体は事実上、同一であり互いに近接しているので、それらはノイズピックアップにおいて、それらの環境に対して本質的に同じ反応をする。
【００３０】
対照的に、（図２Ａ、２Ｂに示すように）コプレーナ導波路は、「シングルエンド型」電気信号、すなわち接地電位を基準とする信号だけをサポートする。さらに、コプレーナ導波路は、通常、その信号導体と比較してその結合接地導体の寸法が大きいことから、本質的に不平衡である。したがって、コプレーナ導波路の導体は、ノイズピックアップにおいて、それらの環境に対して異なる反応をする。したがって、コプレーナ導波路は、差分信号を容易にはサポートせず、コプレーナ導波路に基づくデバイスは、コプレーナストリップ線路によって得られるノイズ低減能力を利用することができない。もちろん、コプレーナストリップ線路も、その２つの導体の内の一方が、接地またはその他の基準電位にあるように構成することができる。しかしながら、コプレーナストリップ線路の、差分信号をサポートする能力によって、コプレーナストリップ線路構成は、多くの回路用途に対して、コプレーナ導波路構成よりも著しく望ましいものとなる。
【００３１】
前記のことを考慮すると、以下に開示するいくつかの態様は、いくつかの異なるマイクロエレクトロニクスデバイスの実装を容易にする、様々な機能を組み入れた、コプレーナストリップ線路に関係する。本開示によるコプレーナストリップ線路を組み入れることのできるデバイスの例としては、それに限定はされないが、インピーダンス整合デバイス、電力結合および電力分割用デバイス、遅延器、共振器、発振器、フィルタ、増幅器、ミクサ、その他があり、またそのようなデバイスのＣＭＯＳ方式実装も含まれる。いくつかの事例的態様において、サイン波信号源、より具体的には定常正弦波発振器が、本開示による様々なコプレーナストリップ線路構成に基づいて実装される。
【００３２】
以下にさらに考察するいくつかの態様は、結果として得られるデバイスの品質係数Ｑを劇的に増大させる、コプレーナストリップ線路実装の様々な機能に関する。例えば、そのような態様の様々な観点において、品質係数Ｑの２０倍またはそれ以上の向上が、シリコン基板ならびに、その他の基板上で製造されるコプレーナストリップ線路デバイスに対して実現することができる。そのような向上は、そのような実装に基づく様々な回路デバイス（例えば、共振器、発振器）の性能の改善に、顕著かつ有利に寄与する。一態様においては、品質係数Ｑの向上が達成されるとともに、同時に、デバイス内を伝播する１つまたは２つ以上の波動の位相速度が低下し、それによって小型デバイスの製造が容易になる。さらに別の態様においては、テーパー付きコプレーナストリップ線路構成（tapered coplanar stripline configuration）によって、位置依存線路パラメータが得られ、これを利用して顕著な高Ｑデバイスを達成することができる。
【００３３】
例えば、本発明の一態様は、互いに平行であり、かつ実質的に第１の方向に沿って配向されている、第１の導体および第２の導体のみを含む、コプレーナストリップ線路（ＣＰＳ）を備える、装置を目的とする。この態様の装置は、コプレーナストリップ線路に近接して配置された、複数の直線状導電ストリップをさらに含む。この複数の直線状導電ストリップは、本質的に互いに平行であり、実質的に第１の方向に直角の第２の方向に沿って配向されている。この態様の一観点においては、この装置はシリコン基板をさらに含み、このシリコン基板の上に、少なくとも１つの誘電体、複数の直線状導電ストリップ、およびコプレーナストリップ線路が配置されている。別の観点においては、この装置は、約１Ｇｈｚから６０Ｇｈｚ以上の範囲の周波数を有する、コプレーナストリップ線路上の少なくとも１つの信号をサポートするように構成されている。さらに別の観点においては、コプレーナストリップ線路および複数の直線状導電ストリップは、約１Ｇｈｚから６０Ｇｈｚの範囲における少なくとも１つの周波数に対してこの装置が少なくとも３０の品質係数Ｑを有するように、配設される。
【００３４】
本発明の別の態様は、少なくとも１つの差分信号を移送する方法であって、少なくとも１つの差分信号を、実質的に第１の方向に沿って配向され、かつ複数の直線状導電ストリップに近接して配置された、コプレーナストリップ線路を介して移送する行為を含み、前記複数の直線状導電ストリップは、本質的に互いに平行であって、かつ第１の方向に直角な第２の方向に実質的に沿っている、前記方法を目的とする。
【００３５】
本発明のさらに別の態様は、単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＣが、コプレーナストリップ線路に沿った位置の、不連続関数または連続関数となるように構成された、コプレーナストリップ線路を目的としている。この態様の一観点においては、コプレーナストリップ線路導体間の間隔および導体それ自体の幅が、コプレーナストリップ線路に沿って変化する、テーパー付きコプレーナストリップ線路構成が実装される。この態様の一観点においては、そのようなテーパー付き構成は、コプレーナストリップ線路の長さに沿って線路パラメータＲ、Ｇを有効に変えるとともに、同時に、コプレーナストリップ線路の一様な特性インピーダンスを実質的に維持して、局所反射を回避する。
【００３６】
本発明の別の態様は、第１の導体および第２の導体を含むテーパー付きコプレーナストリップ線路を含む装置であって、該第１および第２の導体が実質的に第１の方向に沿って配向されており、前記第１および第２の導体の間の空所および前記第１および第２の導体の幅が、コプレーナストリップ線路の長さに沿って変化する、前記装置を目的とする。この態様の装置は、テーパー付きコプレーナストリップ線路に近接して配置された複数の直線状導電ストリップをさらに含む。この複数の直線状導電ストリップは、本質的に互いに平行であるとともに、実質的に前記第１の方向に直角な第１の方向に沿って配向されている。
【００３７】
本発明の他の態様は、一般的に、コプレーナストリップ線路に基づく定常正弦波発振器を実装する、様々な方法および装置を目的としている。
例えば、本発明の一態様は、周波数ｆ０を有する少なくとも１つの電圧定常波を生成するように構成された、１／４波長（λ／４）コプレーナ定常波発振器（ＳＷＯ）を目的としている。この態様のＳＷＯはコプレーナストリップ線路を含み、このコプレーナストリップ線路は、２つの導体を含むとともに、１／４波長（λ／４）に等しいか、またはほぼ等しい長さＬを有しており、λは、少なくとも１つの電圧定常波を構成する波動の位相速度によって周波数ｆ０に関係づけられる。このＳＷＯは、コプレーナストリップ線路の第１端の両導体間に配置された、少なくとも１つの増幅器をさらに含み、該２つの導体は、コプレーナストリップ線路の第２端において互いに連結されて、短絡回路を形成している。
【００３８】
この態様の一観点において、ＳＷＯは、モード制御技術を使用して、高い周波数における正弦波性能を低電力消費で最適化するように構成されている。特に、この態様の一観点において、ＳＷＯは、コプレーナストリップ線路の長さに沿って異なるゲインを有する複数増幅器を利用する、専用分布増幅方式（tailored distributed amplification scheme）を使用する、本質的に単一モードデバイスとして構成されている。この態様のさらに別の観点においては、増幅器の異なるゲインは、コプレーナストリップ線路に沿った増幅器のぞれぞれの位置における、所望のモードの予期される振幅に少なくとも部分的に基づいていることにおいて、「振幅依存」である。
【００３９】
より一般的には、本発明の一態様は、コプレーナストリップ線路上に少なくとも１つの電圧定常波を生成する方法であって、コプレーナストリップ線路に沿って変化するように振幅を分布させて、コプレーナストリップ線路損失を克服する行為を含む、前記方法を目的としている。本発明の別の態様は、コプレーナストリップ線路上に少なくとも１つの電圧定常波を生成する方法であって、前記少なくとも１つの電圧定常波の発振モードを制御する行為を含む、前記方法を目的としている。これらの態様の様々な観点において、振幅依存分布増幅を利用して、低損失単一モード動作を促進することができる。
【００４０】
本発明の別の態様は、コプレーナストリップ線路構成を利用するＳＷＯであって、前記コプレーナストリップ線路に近接して配置された、複数の直線状導電ストリップを含む、前記ＳＷＯを目的としている。前記複数の直線状ストリップは、本質的に互いに平行であり、実質的に、前記第１の方向に直角の第２の方法に沿って配向されている。この態様の一観点において、コプレーナストリップ線路導体および複数の直線状導電ストリップは、品質係数向上と、コプレーナストリップ線路導体上の電圧定常波の成分の位相速度低減とを実現するために、相互に配設される。
【００４１】
本発明の別の態様は、テーパー付きストリップ線路構成を利用して、ＳＷＯによる電力消費を大幅に低減する、ＳＷＯを目的としている。この態様の一観点においては、ＳＷＯの構成は、低単長さ当りコンダクタンス（低Ｇ）のコプレーナストリップ線路領域が、最大電圧振幅が期待される箇所、またはその近傍の箇所に配置され、それによって基板への電力消費が減少するようにされる。さらに、別の観点では、低い単位長さ当り抵抗（低Ｒ）のコプレーナストリップ線路領域が、最大電流が期待される箇所、またはその近傍の箇所に配置され、それによって伝送線路それ自体からの電力消費（すなわち、直列損失）が低減される。
【００４２】
本発明の別の態様は、コプレーナストリップ線路ＳＷＯであって、専用分布増幅方式、コプレーナストリップ線路の近傍に配置された複数の直線状導電ストリップ、およびテーパー付きコプレーナストリップ線路構成の内の１つまたは２つ以上を利用し、それによってモード制御を実現して、発振器の全電力消費を低減する、前記コプレーナストリップ線路ＳＷＯを目的とする。
さらに別の態様において、ＳＷＯは、周波数調整可能性を備えて構成され、この周波数調整可能性は、さらに電力消費を低減し、同時に発振器周波数の有効な調整を容易にするように最適化される。例えば、本発明の一態様は、コプレーナストリップ線路上の少なくとも１つの電圧定常波の周波数を制御する方法であって、少なくとも１つの周波数制御デバイスを、前記少なくとも１つの電圧定常波の最大振幅と、前記少なくとも１つの電圧定常波のゼロ電圧ノードとの間のほぼ中間点にある位置に、コプレーナストリップ線路に沿って配置する行為を含む、前記方法を目的とする。
【００４３】
本発明の別の態様は、リング共振器コプレーナストリップ線路実装に基づく、閉ループ（例えば、円形）ＳＷＯを目的とする。特に、この態様のＳＷＯは、２つの導体を有する閉ループコプレーナストリップ線路、および第１の場所に前記２つの導体の間に配置された、少なくとも１つの増幅器を含む。この２つの導体は、第１の場所と異なる第２の場所で互いに接続されて、前記少なくとも１つの電圧定常波に対するゼロ電圧ノードをもたらす。この態様の様々な観点において、専用分布増幅方式、コプレーナストリップ線路に近接して配置された複数の直線状導電ストリップ、およびテーパー付きコプレーナストリップ線路構成の内の１つまたは２つ以上を、閉ループ構造と共に使用することができる。別の観点においては、発振器内に重大な損失が含まれるのを回避するように特定の共振器トポロジを使用して、コプレーナストリップ線路導体の交差結合を含む、特定の増幅器構成を利用して、単一モード動作が容易化される。
【００４４】
前記の概念のすべての組合せおよび以下により詳細に考察する追加の概念は、本明細書において開示する発明の主題事項の一部として企図するものであることを認識すべきである。特に、本開示に添付のクレームの発明事項のすべての組合せは、本明細書において開示される発明主題事項の一部として企図するものである。
【００４５】
詳細な説明
添付の図面は、拡大縮小するために製図することを意図したものではない。図面において、様々な図に示されている、同一またはほぼ同一の構成要素のそれぞれは、同一の番号で表わしてある。分かりやすくするために、すべての図面において、すべての構成要素にラベル付けすることはしていない。
上記の要約に考察したように、本開示の様々な態様は、コプレーナスプリット線路（ＣＰＳ）に基づく半導体デバイスに関する方法および装置を目的としている。本出願人らは、多様なコプレーナストリップ線路構成によって、多数の応用に対する、いくつかの有用な高速マイクロエレクトロニクスデバイスを形成することができることを認識、理解した。本開示による様々な概念を組み入れたＣＰＳベースデバイスの例としては、それに限定はされないが、インピーダンス整合デバイス、電力結合および分割用のデバイス、遅延器、共振器、発振器、フィルタ、増幅器、ミクサ、その他があり、そのようなデバイスのＣＭＯＳベース実装も含まれる。
【００４６】
一般に、本発明の様々な態様によるストリップ線路実装に基づく高速マイクロエレクトロニクスデバイスは、約１ＧＨｚから約１００ＧＨｚまでの範囲における差分信号をサポートすることができるが、本開示はこれらの点において限定されないことを理解すべきである。例えば、本明細書に開示された概念に基づくいくつかの実装においては、デバイスは、多様な周波数範囲で動作するように構成して、シングルエンド信号または差分信号のいずれもサポートすることができる。
【００４７】
以下にさらに詳しく考察する態様において、ＣＰＳベースデバイスには、結果として得られるデバイスの品質係数Ｑを劇的に増大させる様々な機能を組み入れることができる。さらに、品質係数Ｑの向上を達成するとともに、同時にデバイス中を伝播する１つまたは２つ以上の波動の位相速度を低減し、それによって比較的小型のデバイスの製造を容易にすることができる。
以下に続く節では、様々なデバイスにおいて汎用可能な本開示による、異なるコプレーナストリップ線路構成に関する態様を、最初に提示する。この開示のその後の節では、定常波発振器（ＳＷＯ）の例を含めて、様々なコプレーナストリップ線路構成に基づくデバイスのいくつかの具体例を挙げる。本明細書において考察する実施例は、本開示の基礎となるいくつかの顕著な概念を示すことを一義的な目的とするものであること、および本発明は、本明細書において考察するいずれの実装形態またはいずれの特定の実施例にも限定されないことを理解すべきである。
【００４８】
Ｉ．浮遊導体配列（floating conductor arrays）を備えるコプレーナストリップ線路
図５Ａおよび図５Ｂは、それぞれ、本発明の一態様による、コプレーナストリップ線路構成に基づく、装置６０の実施例を示す、斜視図および横断面図である。図５Ａの上左隅に、ｘ軸３６、ｙ軸３８およびｚ軸３４を含む座標系が、装置６０の斜視図の全体方向を示しており、同様に図５Ｂでは、上左隅のｙ軸３８およびｚ軸３４が、横断面図がｘ軸３６に平行な方向に沿っていることを示している。
【００４９】
図５Ａに示すように、この装置は、本質的に互いに平行で、実質的にｚ軸３４に平行な第１の方向に沿って配向された、第１の導体１００Ａおよび第２の導体１００Ｂを有する、コプレーナストリップ線路１００を含む。装置６０は、また、コプレーナストリップ線路１００に近接して配置された本質的に直線状の導電ストリップの配列６２を含む。配列６２を構成する直線状導電ストリップは、本質的に互いに平行であり、配列６２は、実質的に、第１の方向に直角である第２の方向に沿って配向されている。この態様の一観点においては、図５Ａに示すように、第２の方向は、本質的にｘ軸３６に平行、すなわちコプレーナストリップ線路１００がそれに沿って配向されている第１の方向と直交している。図５Ａ、５Ｂに示す配列に描かれている導電ストリップの数は、一義的に説明の目的のものであり、本発明は、配列６２における導電ストリップのいかなる特定の数にも限定されないことを理解すべきである。
【００５０】
同様に図５Ａ、５Ｂの両方に示してあるように、装置６０は、少なくともコプレーナストリップ線路１００と導電ストリップの配列６２との間に配置された、少なくとも１つの誘電体１０１、ならびに該誘電体、前記導電ストリップの配列、およびコプレーナストリップ線路がその上に配置された基板１０３を含む。この態様の一観点においては、誘電体１０１はシリコン酸化物とすることができるが、本発明はこの点において限定されるものではなく、その他の誘電体を様々な実装形態で使用することができる。この態様の別の観点においては、基板１０３はシリコンとすることができる。しかしながら、このときも本発明はこの点において限定されるものではなく、他の基板（例えば、ＧａＡｓ、ＳｉＧｅ、その他）を様々な実装形態において使用することができる。図５Ｂを参照すると、この態様の別の観点によれば、コプレーナストリップ線路１００（図５Ｂの視野ではそれの導体１００Ｂだけが見える）が第１の面６４に配置され、直線状導電ストリップの配列６２が、第１の面と本質的に平行な第２の面６６に配置され、その結果、第１の面および第２の面の両方に対する垂線６５が、コプレーナストリップ線路の一方の導体および配列６２の少なくとも１つの導電ストリップの両方を通過するのがわかる。
【００５１】
図５Ａ、５Ｂに示す態様の装置６０の別の観点によれば、この装置は、一般に、約１ギガヘルツ（ＧＨｚ）から約１００ＧＨｚの範囲にある周波数を有する、コプレーナストリップ線路上の少なくとも１つの信号をサポートするように構成されている。より具体的には、この装置は、約１０ＧＨｚから６０ＧＨｚの範囲にある周波数を有する、コプレーナストリップ線路上の信号をサポートするように構成することができる。様々な実装形態において、差分信号（またはシングルエンド信号）を、コプレーナストリップ線路の導体１００Ａ、１００Ｂに沿って移送し、その間に、直線状導電ストリップの配列を、導体１００Ａ、１００Ｂに対して浮遊電位（floating electric potential）に維持することができる。以下にさらに詳細に考察するように、浮遊導体配列６２がコプレーナストリップ線路１００に近接している結果として、装置の品質係数Ｑが、配列６２を備えない従来型コプレーナストリップ線路（例えば、図３Ａ、３Ｂを参照）において一般的に観察されるそれに対して、劇的に増大する。
【００５２】
例えば、図５Ａ、５Ｂの態様の一観点において、コプレーナストリップ線路１００および直線状導電ストリップの配列６２の配設は、装置の品質係数Ｑが、約１ＧＨｚから少なくとも６０ＧＨｚの範囲の少なくとも１つの周波数に対して少なくとも３０となるようにされている。別の観点においては、コプレーナストリップ線路および直線状導電ストリップの配列の配設は、装置の品質係数Ｑが、約１ＧＨｚから少なくとも６０ＧＨｚの範囲の少なくとも１つの周波数に対して、少なくとも５０となるようにされている。さらに別の観点では、コプレーナストリップ線路および直線状導電ストリップの配列の配設は、装置の品質係数Ｑが、約１ＧＨｚから少なくとも６０ＧＨｚの範囲の少なくとも１つの周波数に対して、少なくとも７０となるようにされている。以下にさらに詳細に考察するように、前記の特性を達成することは、少なくとも部分的には、装置の様々な構成要素の特有の寸法、構成要素間の特有の間隔、および装置に使用する材料のタイプを選択することによっている。
【００５３】
この態様のさらに別の観点によれば、図５Ａ、５Ｂの装置６０における浮遊導体配列６２の存在によって、デバイス中を伝播する１つまたは２つ以上の波動の位相速度が減少する結果ともなり、それによって比較的小型のデバイスの製造が容易になる。このような浮遊導体配列の「遅波（slow wave）」効果は、その他の構造と関係して知られており、このような構造においては、そのような浮遊導体による導波路または伝送線路への周期的負荷によって、伝播中の波動（複数を含む）における電気的および磁気的エネルギーが空間的に分離されるものと一般的に考えられている。そのような電気的および磁気的なエネルギーの分離の結果として、その構造の単位長さ当りキャパシタンスＣが増大する。関係式
【数６】
に従って、そのように単位長さ当りキャパシタンスＣが増大した結果として、位相速度νは小さくなり、したがって所与の信号周波数ｆにおいて波長λが小さくなる。
【００５４】
装置６０におけるＱ向上効果および位相速度低減効果の両方の考察を容易にするために、ある数の様々な構成要素の寸法および構成要素間の間隔に加えて、装置に使用される材料のいくつかの物理的特性（例えば、誘電率εおよび導電率σ）を、図５Ａおよび図５Ｂに示してある。
例えば、コプレーナストリップ線路１００についてｘ軸３６に平行な方向に沿った、第１および第２の導体１００Ａ、１００Ｂのそれぞれの幅６８を、図５ＡにＷの記号で示してある。同様に、第１と第２の導体の間の間隔７０または距離を、Ｓの記号で示してある。それに応じて、コプレーナストリップ線路１００の全体幅の寸法７２を図５Ａに記号Ｄで示してあり、ここでＤ＝２Ｗ＋Ｓである。ｙ軸３８に平行な方向に沿った、導体１００Ａ、１００Ｂのそれぞれの厚さ７４を、図５Ａ、５Ｂの両方にｔｃｐｓの記号で示してある。最後に、装置６０のｚ軸３４に平行な方向に沿った、コプレーナストリップ線路１００の全体長さ９６を、図５Ａ、５Ｂの両方に、ＬＣＰＳの記号で示してある。
【００５５】
直線状導電ストリップの配列６２について、ｘ軸に平行な方向に沿った、各ストリップの長さ７６を、図５ＡにｌＳで表わしてある。同様に、図５Ａ、５Ｂの両方に示してある、ｚ軸３４に平行な方向に沿った各ストリップの幅７８をｄＡで表わし、それに対して、（やはり、図５Ａ、５Ｂに示してある）配列の隣接するストリップ間の、この方向に沿った間隔８０をｄＢで表わしてある。配列６２のストリップのそれぞれに対する、ｙ軸に平行な方向に沿った厚さ８４を、図５Ａ、５Ｂの両方に、ｔｓｔｒｉｐで表わしてあり、これに対して、第１の面６４（この面内にコプレーナストリップ線路１００が存在する）と第２の面６６（この面内に配列６２が存在する）との間の、この方向に沿った距離８２を、ｄｓで表わしてある。
【００５６】
図５Ａ、５Ｂに示す装置６０の誘電体１０１および基板１０３について、第２の面６６と基板１０３の上部境界との間の、ｙ軸に平行な方向に沿った誘電体厚さまたは距離８６を、図５Ａ、図５Ｂの両方にｄｄｉｅで表わし、誘電体の誘電率９０をεｄｉｅで表わしてある。同様に、ｙ軸に平行な方向に沿った基板厚さまたは距離８８をｄｓｕｂで表わし、基板の誘電率９２をεｓｕｂで表わし、基板の導電率９４をσｓｕｂで表わしてある。
【００５７】
一般的に、上述のように、出願人らは、装置６０の様々な構成要素の特有の寸法、構成要素間の特有の間隔、および装置に使用される材料のタイプの選択によって、装置が有効に信号を搬送することのできる周波数範囲が決まるだけでなく、装置において実現されるＱ向上および位相速度低減の程度が決まることを、認識、理解した。特に、シミュレーションプロセスおよび経験的プロセスの両方によって、Ｑ向上および位相速度低減の一方または両方について、装置６０の全体構成、より具体的には配列６２の導電ストリップの長さｌｓ、幅ｄＡおよび間隔ｄＢに関して、多数の有用な一般則が確立されている。
【００５８】
例えば、図５Ａ、５Ｂの態様の一観点によれば、一般的に、大幅なＱ向上のための好ましい条件としては、配列６２の導電ストリップの長さｌｓおよびコプレーナストリップ線路１００の全体幅Ｄがほぼ等しい、構成が含まれる。より具体的には、一観点において、導電ストリップの長さｌｓがコプレーナストリップ線路の全体幅Ｄよりもわずかに大きい（例えば、約１０％以上まで）構造において、劇的なＱ向上が認められる。
【００５９】
その他の観点においては、大幅なＱ向上のための好適な条件としては、各導電ストリップの幅ｄＡと隣接する導電ストリップ間の間隔ｄＢとの少なくとも一方が、コプレーナストリップ線路の全体幅Ｄよりも大幅に小さい構成が挙げられる。より具体的には、好適なＱ向上構成としては、以下の条件の１つまたは２つ以上が認められる構成が挙げられる：幅ｄＡおよび間隔ｄＢが、コプレーナストリップ線路の全体幅Ｄよりも少なくとも１桁分小さい；導電線路の幅ｄＡおよび導電線路間の間隔ｄＢが、コプレーナストリップ線路の全体幅Ｄよりもほぼ１桁分小さい；および幅ｄＡおよび間隔ｄＢがほぼ等しい。
【００６０】
さらに他の観点によれば、好ましいＱ向上構成としては、以下の条件の１つまたは２つ以上が認められる構成が挙げられる：各導電ストリップの幅ｄＡと隣接する導電ストリップ間の間隔ｄＢの内の少なくとも一方が、コプレーナストリップ線路の全体長さＬＣＰＳよりも大幅に小さい；幅ｄＡおよび間隔ｄＢは、コプレーナストリップ線路の全体長さＬＣＰＳよりも少なくとも１桁分小さい；導電線路の幅ｄＡおよび導電線路間の間隔ｄＢが、コプレーナストリップ線路の全体長さＬＣＰＳよりもほぼ１桁分小さい；および幅ｄＡおよび間隔ｄＢがほぼ等しい。
【００６１】
図６Ａ、６Ｂ、６Ｃは、図５Ａ、５Ｂに示す装置６０に対する、上述の様々な寸法および間隔に対する様々な異なる値（すなわち、配列６２の導電ストリップの長さｌｓ、各導電ストリップの幅ｄＡ、および隣接する導電ストリップ間の間隔ｄＢ）を使用する、シミュレーション品質係数Ｑ（グラフの縦軸）対ＧＨｚで表わした信号周波数（グラフの水平軸）についてのある数のプロットを示す３つのグラフである。ここで理解すべきことは、図６Ａ、６Ｂ、６Ｃのグラフを得るためにシミュレートされた特定の構造は、単に事例であること、および本開示に従う様々な措置は、シミュレートされた事例に限定されないことである。このシミュレートされたデバイスおよびそれから生成された結果についての考察は、本明細書においては、一義的に、Ｑ向上のための事例的な好適な条件について、上述した概念のいくつかを説明するためのものである。
【００６２】
図６Ａ、６Ｂ、６Ｃのグラフに反映されるシミュレーションにおいて、図５Ａ、５Ｂに示す装置６０の基板１０３は、厚さｄｓｕｂが２５０ミクロン、誘電率εｓｕｂが１１．９、導電率σｓｕｂが１０ジーメンス／メートルのシリコンである。誘電体１０１は、厚さｄｄｉｅが５．１５５ミクロン、誘電率εｄｉｅが４．０であるシリコン酸化物である。コプレーナストリップ線路１００の導体１００Ａ、１００Ｂのそれぞれの幅Ｗは８０ミクロンであり、これら導体間の間隔Ｓは６０ミクロンであり、その結果として、コプレーナストリップ線路の全体幅Ｄは２２０ミクロンである。各導体１００Ａ、１００Ｂの厚さｔｃｐｓは０．９２５μであり、コプレーナストリップ線路と配列６２との間の間隔ｄｓは１．０ミクロンであり、各導電ストリップの厚さｔｓｔｒｉｐは０．６４ミクロンである。最後に、シミュレートされた装置の長さＬＣＰＳは４００ミクロンである。
【００６３】
図６Ａ、６Ｂ、６Ｃのグラフの結果となる、すべてのシミュレーションのための定数として前記の値を使用して、配列６２の導電ストリップの長さｌｓ、各導電ストリップの幅ｄＡ、および隣接する導電ストリップ間の間隔ｄＢを、それぞれその他と独立に変化させて、装置の品質係数Ｑに与える影響を観察した。以下の表１には、図６Ａ、６Ｂ、６Ｃのグラフの結果となるシミュレーションに使用される、これらのパラメータに対する様々な値を要約してあり、続いてグラフについてのより詳細な考察を行う。表１を参照して、図６Ａ、６Ｂ、６Ｃに示す各プロットは、シミュレートされた異なる装置を表わす。
【００６４】
【表１】
【００６５】
図６Ａは、それぞれ、導電ストリップが３つの異なる長さｌｓを有し、その一方で、幅ｄＡおよび間隔ｄＢは両方ともそれぞれ５ミクロンに一定に保持されている、装置を表わす３つのプロット１５０、１５２、１５４を示している。特に、プロット１５０は、（コプレーナストリップ線路の幅Ｄよりもわずかに長い）２４０ミクロンの長さｌｓを反映し、プロット１５２は、（コプレーナストリップ線路の幅Ｄよりも大幅に長い）４００ミクロンの長さｌｓを反映し、プロット１５４は、（コプレーナストリップ線路の幅Ｄよりも短い）１８０ミクロンの長さｌｓを反映している。
【００６６】
図６Ａのグラフから、ｌｓがコプレーナストリップ線路の幅Ｄにほぼ等しいか、わずかに長い、シミュレートされた装置において、３０ＧＨｚ近くの周波数で、約６５の最高品質係数Ｑが得られることがすぐにわかる。しかしながら、図９Ａと関連して以下にさらに考察するように、ここで理解すべきことは、図６Ａにおけるシミュレートされた装置のそれぞれは、同様の寸法および材料を使用するが、導電金属ストリップの配列６２を備えないコプレーナストリップ線路に基づく装置と比較して、顕著なＱ向上を達成することである。特に、配列６２を備えないそのようなデバイスの品質係数Ｑは、約５〜６０ＧＨｚの範囲の周波数範囲において１０より低い値に留まる（図９Ａのプロット１７６を参照）。したがって、（例えば、図５Ａ、５Ｂに示す）そのような装置に配列６２を追加すると、一般的に、導電ストリップの広範囲の異なる長さｌｓに対して、この周波数範囲の全体を通して顕著なＱ向上が得られる。
【００６７】
図６Ｂは、それぞれ、導電ストリップが４つの異なる幅ｄＡを有し、一方で、ストリップの長さｌｓは２４０ミクロンに一定に、ストリップ間の間隔ｄＢは５ミクロンに一定に保持されている、装置を表わす４つのプロット１５６、１５８、１６０、１６２を示している。特に、プロット１５６は、５ミクロンの（すなわち間隔ｄＢに等しい）幅ｄＡを反映し、したがってこのプロットは、図６Ａに示すプロット１５０と同一である。図６Ｂのプロット１５８は、（間隔ｄＢよりもはるかに小さい）１ミクロンの幅ｄＡを反映し、プロット１６０は、（間隔ｄＢの２倍の）１０ミクロンの幅ｄＡを反映し、プロット１６２は（間隔ｄＢよりもはるかに大きい）２０ミクロンの幅ｄＡを反映している。
【００６８】
図６Ｂのグラフからすぐに分かるように、幅ｄＡおよび間隔ｄＢの両方が、コプレーナストリップ線路１００の全体幅Ｄおよび長さＬＣＰＳよりもはるかに小さい、５ミクロンである、シミュレートされた装置において、３０ＧＨｚ付近の周波数において約６５の最高品質係数Ｑが得られる。しかしながら、ここでも理解すべきことは、図６Ｂのシミュレートされたデバイスのそれぞれは、（幅ｄＡが間隔ｄＢよりもはるかに大きい）プロット１６２によって表わされるデバイスを例外として、同様の寸法および材料を使用するが、導電ストリップの配列６２を備えないコプレーナストリップ線路に基づく装置と比較して、顕著なＱ向上（Ｑ＞１０）を達成することである（例えば、図９Ａのプロット１７６を参照）。図６Ｂのプロット１６２の場合には、間隔ｄＢと比較して大幅に大きい幅ｄＡのために、導電ストリップが、配列に類似するよりも、コプレーナストリップ線路の下方の導電プレートに類似し始めることになり、それによって、装置における損失が減少し、品質係数Ｑを向上させるという配列６２の役割が弱まる。
【００６９】
図６Ｃは、それぞれ、隣接する導電ストリップ間の４つの異なる間隔ｄＢを有する装置を表わす、４つのプロット１６４、１６６、１６８、１７０を示しており、一方で、ストリップの長さｌｓは２４０ミクロン一定、各ストリップの幅ｄＡは５ミクロン一定に保持されている。特に、プロット１６４は、５ミクロンの（すなわち、幅ｄＡに等しい）間隔ｄＢを反映し、プロット１６６は、（幅ｄＡの２倍の）１０ミクロンの間隔ｄＢを反映し、プロット１６８は、（幅ｄＡよりもはるかに大きい）２０ミクロンの間隔ｄＢを反映し、プロット１７０は、（幅ｄＡよりもはるかに小さい）０．５ミクロンの間隔ｄＢを反映する。
【００７０】
ここで理解すべきことは、図６Ｃのプロット１６４は、図６Ｂのプロット１５６および図６Ａのプロット１５０と同一である、すなわち幅ｄＡおよび間隔ｄＢの両方が５ミクロンであり、これらのプロットに対して、図６Ａ、６Ｂのシミュレーションにおいて３０ＧＨｚ付近の周波数で６５の最高Ｑが得られたことである。しかしながら、図６Ｃのグラフから、留意すべき興味深い点は、プロット１６６から、間隔ｄＢが１０ミクロン、幅ｄＡが５ミクロンであるシミュレートされた装置において、３０ＧＨｚ付近の周波数において、約７０のわずかに高い品質係数Ｑが得られることである。また、プロット１６６から注目すべき点は、この構成について、図６Ｃにおけるシミュレーションに対する最高Ｑとして７５が、約３５ＧＨｚの周波数において得られることである。
【００７１】
いかなる場合にも、図６Ｃのシミュレーションにおいて、幅ｄＡおよび間隔ｄＢの寸法の両方が、コプレーナストリップ線路１００の全体長さＤおよび長さＬＣＰＳよりはるかに小さい。また、図６Ｃのシミュレートされたデバイスのそれぞれは、同様の寸法および材料を有するが、導電ストリップの配列６２を備えないコプレーナストリップ線路に基づく装置（例えば、図９Ａのプロット１７６を参照）と比較して、顕著なＱ向上（Ｑ＞１０）を達成する。図６Ｃのプロット１７０の場合には、間隔ｄＢ（０．５ミクロン）と比較して大幅に大きい幅ｄＡ（５ミクロン）によって、劇的効果のいくぶん小さいＱ向上が生じるのは、やはり導電ストリップが、配列に類似するよりも、コプレーナストリップ線路の下方の導電プレートに類似し始め、それによって装置における損失を低減し品質係数Ｑを向上するという配列６２の役割が弱まるためである。
【００７２】
図７Ａ、７Ｂ、７Ｃは、それぞれグラフ６Ａ、６Ｂ、６Ｃのグラフに示すシミュレーションに対応する、「減速係数（slowing factor）」または位相速度減少（グラフの垂直軸）対ＧＨｚ単位の信号周波数（グラフの水平軸）のプロットを示す、３つのグラフである。特に、図７Ａのプロット１５０’、１５２’、１５４’は、図６Ａのプロット１５０、１５２、１５４と同一のシミュレーション条件（表１参照）に対応するのに対して、図７Ｂ、７Ｃのプロットは、図６Ｂ、６Ｃのプロットと同様に対応する。図７Ａ、７Ｂ、７Ｃのグラフにおいて、また本明細書の別の場所で考察したように、「減速係数」は、ｃ／νとして定義され、ここでｃは空気中での波動速度を表わし（すなわち、
【数７】
）、νは所与のシミュレートされたコプレーナストリップ線路に基づく装置内での位相速度を表わす。
【００７３】
図７Ａ、７Ｂ、７Ｃのグラフにおいて容易に観察されるように、表１に与えられる寸法に基づき、シミュレートされた装置のすべては、ある有意な程度の位相速度低減を示す。しかしながら、ここで興味深いことは、図７Ａ、７Ｂ、７Ｃのグラフにおいて最大程度の位相速度低減を示すプロット（すなわち、プロット１５２’、１５６’、および１７０’）は、すべての場合において、図６Ａ、６Ｂ、６Ｃのグラフにおいて最大程度のＱ向上を示すプロットに、必ずしも対応しないことである（例えば、図６Ａのプロット１５０と図７Ａのプロット１５０’とを比較のこと）。したがって、これらのグラフは、本開示による様々なＣＰＳベース装置を設計して、特定の用途に対して装置を「最適化する」際の、評価可能な程度の許容範囲を示している。言い換えると、本開示による装置の様々な構成要素のための具体的な寸法は、少なくとも部分的に、所与の応用における（位相速度低下に関係する）小型化および（品質係数Ｑに関係する）損失のそれぞれの重要性に基づいて、選択することができる。
【００７４】
ここでも、理解すべきことは、図６Ａ、６Ｂ、６Ｃ、７Ａ、７Ｂ、７Ｃのグラフを得るためにシミュレートされた特定の構造は単に事例に過ぎないこと、および本開示によう様々な装置は、これらの事例に使用される、その特定の材料および寸法に限定されないことである。しかしながら、要約すると、これらのシミュレーションは、全体的に、本発明の様々な態様によるコプレーナストリップ線路に基づく装置において、大幅なＱ向上および位相速度低減の両方が実現できることを実証している。また、これらのシミュレーションは、Ｑ向上および位相速度低減を認めることのできるような装置の構成に対する注目すべきガイドラインを与える。
【００７５】
図８は、本発明のさらに別の態様による装置６０Ａの（図５Ｂのそれと同様の）横断面を示す図である。図８において、装置６０Ａは、本質的に直線状導電ストリップの２つの配列６２Ａ、６２Ｂを含み、配列の一方６２Ａは第２の面６６に配置され、配列の別のもの６２Ｂは、第１の面６４および第２の面６６に本質的に平行な第３の面６７に配置されている。図８に示す態様の一観点によれば、配列６２Ａ、６２Ｂの導電ストリップは、交互して配設されており、それによって第１、第２および第３の面の垂線はいずれも、配列６２Ａの導電ストリップおよび配列６２Ｂの導電ストリップの両方は通過しない。図８の装置６０Ａに使用される複数の配列６２Ａ、６２Ｂは、一般的に、図５Ａ、５Ｂに示す装置６０と比較して、さらなる位相速度低減を容易にしながら、同時に、導電ストリップの配列（複数を含む）を備えないコプレーナストリップ線路に基づく装置と比較して、計測可能な程度のＱ向上を維持する。
【００７６】
図９Ａ、９Ｂは、図８の複数配列装置６０Ａ、図５Ａ、５Ｂの単一配列装置６０、および導電ストリップの配列（複数を含む）を備えない同様な寸法のコプレーナストリップ線路装置（例えば、図３Ａ、３Ｂを参照）に基づくシミュレーションの結果を比較する、それぞれ品質係数Ｑ対周波数）、および減速係数もしくは位相速度低減対周波数の、２つのグラフを示している。具体的には、図９Ａにおいて、プロット１７２は、単一配列装置６０に対するＱ対周波数のシミュレーション結果を表わし、プロット１７４は、複数配列装置６０Ａに対するＱ対周波数のシミュレーション結果を表わし、プロット１７６は、導電ストリップの配列（複数を含む）を備えないコプレーナストリップ線路装置に対するＱ対周波数のシミュレーション結果を表わす。図９Ｂにおいて、プロット１７２’は、単一配列装置６０に対する減速係数対周波数のシミュレーション結果を表わし、プロット１７４’は、複数配列装置６０Ａに対する減速係数対周波数のシミュレーション結果を表わし、プロット１７６’は、導電ストリップの配列（複数を含む）を備えないコプレーナストリップ線路装置に対する減速係数対周波数のシミュレーション結果を表わす。
【００７７】
図９Ａ、９Ｂのグラフにおいて、ここでも、図６Ａ、６Ｂ、６Ｃに表わすシミュレーションと関係して上述したものと同じ材料パラメータ（εｄｉｅ、εｓｕｂ、σｓｕｂ）および基板厚さｄｓｕｂを有する、シリコン基板およびシリコン酸化物誘電体が、すべてのシミュレートされた装置において使用されている。さらに、コプレーナストリップ線路寸法Ｗ、Ｓ、Ｄ、ＬＣＰＳ、ｔｃｐｓは、図６Ａ、６Ｂ、６Ｃに関係して上述したものと同一である。図９Ａおよび図９Ｂの単一配列装置および複数配列装置のシミュレーションに対して、各導電ストリップの長さｌｓは２４０ミクロン、各ストリップの幅ｄＡは５ミクロン、同一配列の隣接ストリップ間の間隔ｄＢは５ミクロン、各導電ストリップの厚さｔｓｔｒｉｐは０．６４ミクロンである。図８を参照すると、複数配列装置に対して、第１と第２の面の間と同様に、第２および第３の面の間の距離ｄｓは、１．０ミクロンであり、第３の面６７と基板１０３の境界との間の誘電体厚さｄｄｉｅは、３．５１５ミクロンである。
【００７８】
図９Ａですぐにわかるように、プロット１７４で表わされている、複数配列装置は、（プロット１７２で表わされている）単一配列装置と同程度の高い品質係数Ｑを達成はしないが、複数配列および単一配列の装置の両方とも、プロット１７６で表わされている、配列（複数を含む）を備えないコプレーナストリップ線路を基にする装置と比較して、ある有意なレベルのＱ向上を達成する。より具体的には、（本質的にシリコン基板上のコプレーナストリップ線路を表わす）プロット１７６は、約５ＧＨｚから６０ＧＨｚの間の周波数範囲のほとんどの部分に対して、Ｑは１０より大幅に低いままであるのに対して、プロット１７２、１７４は、この周波数範囲のほとんどに対して、Ｑは１０より大幅に高いままである。
【００７９】
図９Ｂにおいてすぐにわかるように、プロット１７４’で表わされている複数配列装置は、プロット１７２’で表わされている単一配列装置よりも、大幅に高い減速係数または位相速度低減を達成する。しかしながら、ここでも、単一配列装置および複数配列装置の両方とも、プロット１７６’で表わされている、配列（複数を含む）を備えないストリップ線路に基づく装置と比較して、大幅な位相速度低減を達成する。
【００８０】
さらに別の態様においては、異なる数および配設の導電ストリップの複数配列を、コプレーナストリップ線路と一緒に使用して、Ｑ向上と位相速度低減の一方または両方を促進することができる。
【００８１】
例えば、図１０は、本質的に直線状導電ストリップの３つの配列６２Ａ、６２Ｂ、６２Ｃを使用する、本発明の一態様による装置６０Ｂの横断面（図５Ｂおよび図８のそれと類似する）を示している。図１０の装置６０Ｂは、図１０では第１の面６４、第２の面６６および第３の面６７に平行な第４の面６９に配置された、配列６２Ｃを追加したことを除いて、図８に示すものと実質的と類似している。図１１は、本発明の一態様によるさらに別の装置６０Ｃの斜視図（図５Ａのそれと類似する）を示しており、この装置は、導電ストリップの２つの配列６２Ａ、６２Ｄを使用し、配列６２Ａ、６２Ｄは、コプレーナストリップ線路１００の下方および上方にそれぞれ配置されている。図１１の態様の異なる観点によれば、配列６２Ａ、６２Ｄの一方の個々の導電ストリップは、配列６２Ａ、６２Ｄの他方の対応するストリップを垂直整列（すなわち、ｙ軸に沿って）に配設するか、または代替的に、それらの配列の個々のストリップを交互に（例えば、図８、１０に示す複数配列配設と同様に）配設することができる。その他の態様においては、１つまたは２つ以上の導電ストリップの配列を、様々な方法で、コプレーナストリップ線路１００の上方および／または下方に配設することができる。
【００８２】
ＩＩ．コプレーナストリップ線路定常波発振器
様々な異なるデバイスに汎用的に使用することのできる、本開示によるコプレーナストリップ線路構成の様々な概念について考察したが、定常波発振器に基づく、本発明のその他の態様による例示的コプレーナストリップ線路デバイスを次に提示する。ここで理解すべきことは、以下に詳細に考察する異なる態様によれば、本発明による定常波発振器の構成は、節１に上述したように、導電ストリップの１つまたは複数の配列を備えても、また備えなくてもよいことである。
【００８３】
ａ．背景
通信システムに加えて、その他の多数の応用の、最も基本的で普遍的な構成単位の１つは、発振器である。本質的に、すべての通信システムは、ある点において、様々な通信関係機能を促進するのに基準発振器を必要とする。その結果として、高周波方式における発振器設計は、関心の高い領域である。特に、システム周波数が劇的に増大するときに、考慮する必要のある電磁気波動効果によって、様々な伝送線路に基づく高周波発振器設計における高い関心が生じている。
【００８４】
伝送線路実装に基づく様々なタイプの発振器が、従来から、ギガヘルツ（ＧＨｚ）領域の高周波クロック信号を生成するのに使用されている。これらの従来型技法の多くは、重大な伝播遅延誘発位相シフトを生ずることなく集積回路システム全体に、大域的に配布することのできる、本質的に方形波のクロック信号を生成することを究極の目的としている。より具体的には、これらの技法の全般的なねらいは、システム全体を通して事象の正しい順序を保存して、システム全体にわたって伝播させることのできる、低クロックスキュー（clock skew）かつ低クロックジッター（clock jitter）の大域クロック信号を生成することである。伝送線路実装に基づく、進行波発振器（ＴＷＯ：traveling wave oscillator）および定常波発振器（ＳＷＯ：standing wave oscillator）の両方が、そのような目的に使用されてきた。
【００８５】
定常波は、そのような波動の固有の特性が理由で、本開示に関係して特に関心の対象である。定常波は、同一の振幅と周波数を有して、反対方向に進行する２つの波動が相互作用するときに形成される。伝送線路に沿ったある位置において時間とともに変化する振幅と位相とを有する、進行波と異なり、定常波は、伝送線路に沿ったある位置において一定の振幅と位相を有し、この振幅は線路に沿った位置によって正弦波状に変化する。電圧定常波を生成する通常の方法は、入力波を伝送線路に送り込み、短絡回路などの損失なしの終端器によってそれを反射して戻す方法である。しかしながら、伝送線路導体それ自体による損失（例えば、Ｒによる「直列」損失およびＧによる「並列」損失）によって、通常、入力波と反射波との間に振幅不一致が生じ、その結果として、定常波に歪みを与える残留進行波が生じる。したがって、自続（self-sustaining）定常波発振器を効果的に実装するためには、ある種の補償方式（すなわち、増幅）を使用して、伝送線路に固有の損失を克服する必要がある。
【００８６】
コプレーナストリップ線路を使用する定常波発振器の従来式実現方法の１つを、図１２に示してある。図１２では、導体１００Ａ、１００Ｂを有する、（図３Ａ、３Ｂに示すものと類似の）コプレーナストリップ線路１００が、そのコプレーナストリップ線路の長さの両端を短絡させて、それによってコプレーナストリップ線路の両端で電圧定常波「ノード」（すなわち、導体１００Ａと１００Ｂとの間のゼロ電位）を強制することによって、半波（λ／２）共振器２００を形成するように構成されている。理論的には、共振器２００は、λに関係する周波数を有する、少なくとも１つの定常波をサポートし、この場合に、図１２の下部に図式的に示すように、波動の振幅は、共振器の長さに沿って変化する。
【００８７】
図１２の発振器構成において、コプレーナストリップ線路導体損失の信号振幅に与える影響は、共振器の長さに沿って間隔を空けて配置した分布増幅器（すなわち、相互コンダクタ（transconductor））を備えて、分布相互コンダクタンス（distributed transconductance）を与えることによって、相殺することができる。特に、図１２は、３つのそれぞれの電流源１０６Ａ、１０６Ｂ、１０６Ｃによって給電される、ある数のＮＭＯＳクロスカップル型ペア（cross-coupled-pair）相互コンダクタ１０４Ａ、１０４Ｂ、１０４Ｃを示している。これらの相互コンダクタのそれぞれは、コプレーナストリップ線路１００の導体１００Ａ、１００Ｂに、コプレーナストリップ線路に沿った異なる位置において結合されている。ある数のＰＭＯＳダイード接続負荷１０８Ａ、１０８Ｂ、１０８Ｃも、コプレーナストリップ線路１００に結合されて、導体１００Ａ、１００Ｂの間の同相モード電圧を設定する。
【００８８】
ここで留意すべきことは、図１２の構成において、相互コンダクタ１０４Ａ、１０４Ｂ、１０４Ｃは、同一のゲインを有するように構成されていることである。所与の相互コンダクタのゲインは、相互コンダクタを構成するトランジスタの幅を乗じた（すなわち、トランジスタゲインは、幅および／または電流の増加と共に増加する）、相互コンダクタに関連する電流源（電流源１０６Ａ、１０６Ｂ、１０６Ｃの内の１つ）によって供給される電流に関係している。図１２に示す発振器構成において、クロスカップル型ペアの各トランジスタは同じ幅を有して、各トランジスタには同じ電流が供給され、したがって相互コンダクタはすべて同じゲインを有する。コプレーナストリップ線路上の損失を補償するために、複数同一ゲイン相互コンダクタを使用することによって、そのようなコプレーナストリップ線路のための等価集中モデル（equivalent lumped model）が可能となり、このモデルによって、所与の周波数において発振をサポートするのに必要な発振器パラメータの比較的簡単な決定が可能となる。
【００８９】
しかしながら、図１２の構成における、同一ゲインを有する複数相互コンダクタを使用することから発生する１つの問題は、議論の余地のある大きなエネルギーが、過剰増幅によって浪費されることである。より具体的には、ふたたび図１２の下部の波動図を参照すると、すぐに理解されることは、図示した波動モードに対して、波動の振幅は、共振器構造の中心付近で最大値を有し、中心から離れて共振器の両端に近づくにつれて着実に減少することである。したがって、図示したモードをサポートするために、共振器の中心に位置する相互コンダクタンス１０４Ｂと同じ源を有するように構成されている相互コンダクタ１０４Ａ、１０４Ｃが、必要とされるよりも高い増幅のために構成されていることに問題があり、特に、これらの相互コンダクタは、必要以上の電流を使用し、それによって貴重な電力源を浪費する。
【００９０】
図１２の発振器構成から生じる別の問題は、この共振器は、いかなるモード制御機構（例えば、高次モードの抑制）も使用しないことである。その結果として、この構成には、強い高周波モードを加振する傾向がある。この構成においてモード制御が欠如すると、複数の高周波モードの存在によって基本共振周波数における正弦波形に歪を与えるので、最後には、生成される正弦波信号の品質が劣化する。
【００９１】
例えば、図１２に示す共振器構造の長さに沿って均等に分布する等ゲイン増幅器は、理論的には、図１２に示すλ／２におけるモードに加えて、λ、（３／２）λ、（５／２）λ、３λ、などのその他の奇数の高調波（harmnonics）をサポートすることができる。具体的には、各増幅器は、高周波モードをサポートすることのできる電気的な解放ノード（open node）として作用することができる。この方法においては、図１２の共振器は、正弦波形生成に対して最適化されていない。この状態は、多くの用途に対して望ましくない。しかしながら、ここで理解すべきことは、図１２に示す共振器の最終的な使用は、本質的方形波クロック生成器のためであるので、いくつかの高次モードの存在は、そのようなクロック信号を生成することに対する、共振器の全体性能に実質的に影響を与えない場合もあることである。
【００９２】
本出願者らは、コプレーナスプリット線路実装に基づく、従来型の定常波発振器（ＳＷＯ）を、修正、改善して高品質、高周波正弦波信号の生成を容易にすることができることを認識、理解した。本開示で考えるＳＷＯによって生成される正弦波信号の全体周波数範囲は、約１ＧＨｚから１００ＧＨｚまでの周波数を含むが、本開示は、この点において限定はされないことを理解すべきである。以下においてさらに考察する本発明の様々な態様によれば、単一モードＳＷＯは、これらの事例的周波数範囲において、低電力消費かつ低位相ノイズの正弦波を生成するように、個別に構成することができる。そのような発振器に対するいくつかの企図される応用としては、それに限定はされないが、無線通信、レーダ、様々な応用のための位相ロックループ（ＰＬＬ）、その他が挙げられる。
【００９３】
ｂ．四分の一波長コプレーナストリップ線路定常波発振器
図１３Ａ、１３Ｂは、本発明の一態様によるコプレーナストリップ線路ＳＷＯの基礎となるいくつかの基本概念を示す。特に、図１３Ａは、差分コプレーナストリップ線路（すなわち、図３Ａ、３Ｂのコプレーナストリップ線路と類似のもの）を形成する導体３００Ａ、３００Ｂを含む、本質的に四分の一波長（λ／４）のコプレーナストリップ線路ＳＷＯ３００を示している。ＳＷＯ３００は、長さＬのコプレーナストリップ線路（参照番号３０１）によって形成され、コプレーナストリップ線路の一端は短絡３０２で成端され、線路の他端は、増幅器３０４として働く一対のクロスカップル型インバータによって成端されている。この態様の別の観点において、増幅器３０４は、図１２に示すのと類似の方法で、電流源によって駆動される、ＮＭＯＳクロスカップル型相互コンダクタ対によって実装することができる（図面を分かりやすくするために、ＮＭＯＳトランジスタおよび電流源は、図１３Ａには明示的には示さず、クロスカップル型インバータによって図式的に表わしてある）。そのような増幅器は、ＤＣエネルギーをＲＦエネルギーに変換し、このエネルギーを回路に投入してコプレーナストリップ線路に関する損失を補償する、能動的正帰還（active positive feedback）ネットワークを形成する。
【００９４】
図１３Ａに示すＳＷＯ３００は、コプレーナストリップ線路の両端において境界条件を満足する定常波をサポートする、すなわちコプレーナストリップ線路の増幅器端において最大電圧振幅揺れ（voltage amplitude swing）を有し、かつ線路の短絡端においてゼロ電圧ノードを有するように構成されている。したがって、コプレーナストリップ線路の長さＬに基づく可能な加振モードは、理論的にＬ＝λ／４＋ｎ（λ／２）（ｎ＝０，１，２，３．．．）に対応する。実際の実装においては、加振モードをサポートする実際の長さＬは、以下にさらに考察する多様な理由のいずれかで、理論長とわずかに異なる場合がある。発振の基本周波数ｆ０は、ｎ＝０に対応し、すなわちｆ０＝ν／（４Ｌ）であり、ここでνは、コプレーナストリップ線路を包囲する材料とそれを構成する材料の両方によって決まる、波動の位相速度である。
【００９５】
図１３Ｂは、ＳＷＯ３００によってサポートされる基本モードに対して、それぞれ図中でＶ（ｚ）およびＩ（ｚ）で示されている、ＳＷＯ３００の長さに沿った電圧波および電流波を図式的に示している。図１３Ｂのグラフは、ＳＷＯの長さに対応するｚ軸に沿って示してあり、ここでｚ＝０は、増幅器３０４の位置に対応し、ｚ＝Ｌは短絡端の位置に対応する。図１３Ｂからすぐにわかるように、電圧振幅揺れＶ（ｚ）は、図面の左側（ｚ＝０）で最大であり、右側に動いて、短絡端（ｚ＝Ｌ）に到達するとゼロに減少するのに対して、電流Ｉ（ｚ）は、反対の要領で挙動する；すなわち、電流は左側で最小であり、右側に動くにつれて増大し、コプレーナストリップ線路の短絡端で最大となる。この態様の一観点によれば、ＳＷＯの出力は、増幅器３０４の両端で取り出すことができ（すなわち、最大電圧振幅揺れの点）、この場合に、出力はＳＷＯへの負荷を低減するために適当にバッファリングされる。
【００９６】
ｃ．分布／専用ゲインセルを備える定常波発振器
図１３Ａに示す（λ／４）コプレーナストリップ線路ＳＷＯ３００に基づく本発明の別の態様を、図１４Ａに示してあり、これは分布増幅に関する。しかしながら、ここで理解すべきことは、この態様と関係して考察する概念は、本明細書において考察するように、本発明による他の様々なＳＷＯ構成に実装することができることである。したがって、四分の一波長ＳＷＯに関係して以下で考察する特定の事例は、一義的に説明の目的で提示するものである。
【００９７】
この態様の説明を容易にするために、図１３Ｂに示す電圧波形を、図１４Ｂにおいて再生してある。図１４Ａの態様において、複数の増幅器または「ゲインセル」３０４Ａ、３０４Ｂ、３０４Ｃ．．．．３０４Ｄが、コプレーナストリップ線路の長さに沿って展開されている。図１４Ａは、４つのそのような増幅器を明示的に示しているが、ここで理解すべきことは、本発明によるＳＷＯには異なる数の増幅器を使用できるので、本発明は、この点で限定されないことである。また、増幅器は図１４Ａに、コプレーナストリップ線路に沿って等間隔で配置されているように図式的に表わしてあるが、異なる態様によれば、増幅器対して様々な位置が可能であるので、本発明は、この点においても限定はされない。一般に、ここで理解すべきことは、本発明の様々な態様による、増幅器の数と配置に加えて、増幅器のそれぞれのゲインは、以下にさらに考察するように、少なくとも部分的には発振器によって加振される１つまたは２つ以上の所望のモードによって決めることができることである。
【００９８】
例えば、図１４Ａに示す態様の一観点によれば、増幅器のそれぞれのゲイン間の関係は、増幅器を展開するコプレーナストリップ線路に沿った異なる位置における、所望の定常波モードの期待される電圧振幅間の関係を近似するように、調整されている。例えば、図１４Ｂを参照すると、図示した定常波モードの電圧振幅は、コプレーナストリップ線路の長さに沿って左から右へと減少するので、増幅器のそれぞれのゲインＧ１、Ｇ２、Ｇ３．．．Ｇｎも、コプレーナストリップ線路に沿って左から右へと（すなわち、ｚ＝０からｚ＝Ｌに動いて）減少する。このように、この事例における増幅器のゲインは、「振幅依存」である。
【００９９】
図１４Ａに示す態様においては、分布増幅のいくつかのよく知られた便益（例えば、周波数応答の増大）を達成しながら、同時に、振幅のゲインを調整することによって貴重な電力源を保存することができる。ここで思い起こすべきことは、図１２に示す従来型ＳＷＯ実装においては、複数の分布増幅器は、増幅器展開位置における電圧振幅が異なるにもかかわらず、同じゲインを有するように構成されており、それによって、この従来型構成においては、大きなエネルギーが過大増幅によって浪費されることに問題があることである。それとは異なり、本発明による、専用ゲイン増幅器を使用する図１４ＡのＳＷＯ実装では、動作のたに必要な合計電流は、複数同ゲイン増幅器を使用する類似の実装よりも少なく、それによって貴重な電力源が保存される。
【０１００】
さらに、図１４Ａに示す態様の複数専用ゲイン増幅器は、さらに、（例えば、λ／４に対応する）実質的に単一モードでの発振を確実にする、モード制御機構として機能する。このことは、やはり、理論的にはある数の他のモードをサポートすることが可能であり、それによって発振器によって生成される信号の正弦波品質を低下させる、図１２に示す複数の同ゲイン増幅器従来型構成とは対照的に異なっている。
【０１０１】
図１３Ａの態様（１つの集中増幅器）と図１４Ａ（分布増幅器）を比較、対照するために、約１５００ミクロンの長さを有するコプレーナストリップ線路を使用する、これらのＳＷＯの事例的実装を分析した。図１４Ａに対応する事例的実装において、４つの増幅器が、コプレーナストリップ線路に沿って使用され、ｚ＝０、ｚ＝Ｌ／４、ｚ＝Ｌ／２、およびｚ＝３Ｌ／４の等間隔で配置されている。ここで留意すべきことは、上述のように、所与の増幅器のゲインは、トランジスタの大きさと消費される電流の積の平方根に比例することである。増幅器において使用されるトランジスタのすべては、長さが０．１８ミクロンである。増幅器ゲインを決定する、トランジスタ幅および各増幅器による電流消費は、それぞれ以下のとおりである。
【０１０２】
【表２】
この実装形態においては、ＳＷＯは、１２．１９ＧＨｚで発振し、最大電圧振幅は、ｚ＝０において、２．０９ボルトである。
【０１０３】
図１３Ａに対応する事例的実装において、単一増幅器３０４のゲインは、図１４Ａに対応する実装において使用される、分布増幅器の合計集中ゲインに等しく選択される。より具体的には、増幅器３０４のトランジスタの長さはやはり０．１８ミクロンであり、トランジスタ幅は、２２．５［１＋ｓｉｎ（３π／８）＋ｓｉｎ（π／４）＋ｓｉｎ（π／８）］ミクロンで与えられる。同様に、増幅器によって伝えられる全電流は、１２［１＋ｓｉｎ（３π／８）＋ｓｉｎ（π／４）＋ｓｉｎ（π／８）］ミリアンペアである。このＳＷＯは、９．７６ＧＨｚで発振し、最大電圧振幅は、ｚ＝０において２．２７ボルトである。したがって、図１３Ａに基づく事例的集中増幅器ＳＷＯは、より高い振幅を達成するのに対して、図１４Ａに基づく事例的分布増幅器ＳＷＯは、評価可能な程度に高い動作周波数を達成する。
【０１０４】
ｅ．テーパー付きコプレーナストリップ線路を使用する定常波発振器
図１５Ａは、本発明による（λ／４）コプレーナストリップ線路ＳＷＯ５００の別の態様を示し、ここでＳＷＯは、位置依存線路パラメータを有するテーパー付きコプレーナストリップ線路に基づいている。図１５Ａに示す、テーパー付き構成を使用するＳＷＯ５００の態様の説明を容易にするために、図１３Ｂに示した（λ／４）コプレーナストリップ線路ＳＷＯに対する電圧および電流の波形を、図１５Ｂに再生した。しかしながら、ここで理解すべきことは、この態様と関係して考察した概念は、本明細書において考察したように、本発明による他の様々なＳＷＯに実装可能であることである。したがって、本質的に四分の一波長のＳＷＯに関係する、これから後に考察する特定の事例は、一義的に、説明の目的で提示するものである。さらに、以下で考察するように、本発明によるテーパー付きコプレーナストリップ線路構成は、ＳＷＯでの使用の用途に限定されるものではなく、その他のＣＰＳベースデバイスにおいて使用できることを理解すべきである。
【０１０５】
１．位置依存パラメータを備えるコプレーナストリップ線路
本発明の一態様は、単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧが、コプレーナストリップ線路に沿った位置の不連続または連続的な関数（すなわち、Ｒ（ｚ）およびＧ（ｚ））となるように形成されている、コプレーナストリップ線路を目的としている。この態様の一観点においては、ＲおよびＧが変動するにも関わらず、一様な特性インピーダンスが実質的に維持されるように、コプレーナストリップ線路をさらに構成して、局所反射を回避するようにすることができる。
【０１０６】
この態様の１つの事例的実装形態においては、例えば図１５Ａに図示するＳＷＯ５００に示すように、テーパー付きコプレーナストリップ線路が使用され、コプレーナストリップ線路導体５００Ａ、５００Ｂ間の間隔５０４、および／または各導体５００Ａ、５００Ｂの幅５０２は、コプレーナストリップ線路に沿った位置ｚの関数として不連続または連続的に変化する。図１５Ａは、テーパー付き構成の上面図（図３Ｂと同様）であり、ここで図１５Ａの間隔５０４は相応に記号Ｓ（ｚ）で表わし、幅５０２は相応して記号Ｗ（ｚ）で表わしてある。その他の点においては、テーパー付き構成５００は、図３Ａの横断面図に示すものと同様にしてもよい；すなわち、導体５００Ａ、５００Ｂは基板上方の誘電体上に配置してもよい。図１５Ａにおける導体５００Ａ、５００Ｂのテーパー付き構成は、コプレーナストリップ線路の長さに沿ったコプレーナストリップ線路パラメータＲ、Ｇを効果的に変化させ、その結果、それらは位置依存となり、同時に、コプレーナストリップ線路の一様な特性インピーダンスが効果的に維持される。
【０１０７】
特に、単位長さ当り抵抗Ｒは、一般的にはよく知られたスキン効果に関係し、この場合に、高周波において、電荷担体が縁端近く、かつ所与の導体の芯から離れて移動する。コプレーナストリップ線路を構成する２つの導体が、互いにより接近させられる（すなわち、距離Ｓが減少および／または導体幅Ｗが増大する）ので、導体の縁端または「表皮」付近を流れるそれぞれの電荷が互いにより接近させられて、それによって電荷流を妨げる。したがって、導体が互いにより接近させられると、一般に、単位長さ当り抵抗Ｒが増大する。
【０１０８】
単位長さ当りコンダクタンスＧは、導体と、コプレーナストリップ線路がその上方に配置されている基板との間の、電磁場損失に一般に関係する。特に図３Ａに示すコプレーナストリップ線路横断面を再び参照すると、コプレーナストリップ線路の導体が互いに離れる方向にさらに移動すると（すなわち、距離Ｓが増大かつ／または導体幅Ｗが減少すると）、導体中を流れる電流による磁場が、コプレーナストリップ線路がその上方に配置されている基板と相互作用する機会が増大し、それによって、単位長さ当りコンダクタンスＧが増大する。逆に、導体が互いにさらに接近させられると（すなわち、距離Ｓが減少、かつ／または導体幅Ｗが増大すると）、基板への損失は一般に減少し、したがって単位長さ当りのコンダクタンスＧは減少する。
要約すると、前述のことから、上記の事例におけるコプレーナストリップ線路パラメータＲ、Ｇは、一般に導体間隔と逆に変化すること、すなわち導体がより接近させられると、Ｒは増大しＧは減少すること、逆に導体がより大きな距離だけ隔てられると、Ｒは減少しＧは増大することを理解すべきである。
【０１０９】
２．ＳＷＯに対する位置依存パラメータの意味
コプレーナストリップ線路全般上の信号伝播ついて、Ｒは電流波への結合とみなすことができるのに対して、Ｇは電圧波への結合とみなすことができ、それぞれ直列損失および並列損失を導入する。したがって、小さなＲは少ない直列損失に対応し、小さなＧは少ない並列損失に対応する。この直列損失Ｒと並列損失Ｇとの間のトレードオフは、それらが導体間隔に対して逆変化するために、進行波を搬送するコプレーナストリップ線路における損失最小化に対して、重大な制約を課す可能性がある。しかしながら、図１５Ｂに示すように、コプレーナストリップ線路が定常波のホストとなる場合には、図１５Ａに示すテーパー付き構成５００を介してＲ−Ｇトレードオフを活用して、位置依存定常波振幅を利用することによって、大幅に損失を低減すること（および結果として得られるデバイスの品質係数Ｑを対応して向上させること）が可能である。
【０１１０】
例えば、図１５Ｂから、図１５ＡのＳＷＯ５００の電圧振幅揺れが最大となる、ｚ＝０において、単位長さ当りコンダクタンスＧが低いと、基板への電力損失は、（ｚ＝０において比較的高い）電圧の２乗に単位長さ当りコンダクタンスを乗じたものに比例するので、基板への電力損失が少ない結果となる。したがって、この点において比較的電圧が高い場合でも、基板への損失は、低い単位長さ当りコンダクタンスＧを有するコプレーナストリップ線路構成を備えることによって、低減することができる。一方、ｚ＝０において、図１５Ｂは、コプレーナストリップ線路の導体内を流れる電流は最小値であり、したがって、コプレーナストリップ線路導体による（すなわち、単位長さ当り抵抗Ｒによる）電力損失は問題ではなく、その理由は、この電力損失は、（ｚ＝０において比較的低い）電流の２乗に単位長さ当り抵抗Ｒを乗じたものに比例するからである。したがって、この点においてＲが高い場合でも、低い電流のせいで、必ずしも重大な損失を誘発するわけではない。
【０１１１】
反対のシナリオが、ｚ＝Ｌ（すなわち、図１５Ａに示すコプレーナストリップ線路の短絡端）に対して成り立つ。特に、図１５Ｂに示すように、この点において、電圧はゼロであり、電流は最大となる。したがって、コプレーナストリップ線路におけるこの点において大きな単位長さ当り抵抗Ｒを有すると、高い電流のせいで大幅な損失を生ることになるが、それに対して、単位長さ当りコンダクタンスＧは、低い電圧（すなわち、ゼロ電圧ノード）のせいで、問題となることは比較的少ない。
【０１１２】
前記のことを考慮して、本発明の一態様は、変化する単位長さ当り抵抗Ｒ（ｚ）および変化する単位長さ当りコンダクタンスＧ（ｚ）を有するコプレーナストリップ線路を含む、四分の一波長ＳＷＯを目的としており、これにおいては、低い単位長さ当りコンダクタンス（低Ｇ）の領域が、最大電圧振幅が予期される点ｚ＝０に位置し、それによって基板への電力消費が低減される。さらに、ＳＷＯは、低い単位長さ当り抵抗（低Ｒ）のコプレーナストリップ線路領域を、最大電流が予期される点ｚ＝Ｌに位置するように構成される。図１５ＡのＳＷＯ５００は、そのような配設の一例となる。一般に、この態様によれば、定常波から生ずる位置依存性の電圧および電流の振幅は、固定位置振幅に基づいてパラメータＲおよびＧを適当に調整することによって、デバイス損失を低減すること（および対応するＱの向上）を容易にする。
【０１１３】
この態様（に加えて他の態様）において使用されるテーパー付きコプレーナストリップ線路構成は、多数の異なる方法で実装することができる。例えば、一観点によれば、コプレーナストリップ線路の全体長さは、それぞれが異なるＲおよびＧを有する、ある数の等しいまたは異なる長さの区画部分（section）に分割してもよく、この場合に、ＬおよびＣは一定に維持されて、実質的に一様な特性インピーダンスを維持して効果的に局所反射を防止する。代替的に、コプレーナストリップ線路を、徐々にテーパーの付いた導体間隔および幅を設けて実装して、ＲおよびＧがコプレーナストリップ線路に沿った位置によって徐々に変化するようにして、同時にやはり実質的に一様な特性インピーダンスが維持されるようにしてもよい。
【０１１４】
図１６は、ストリップ線路の特性インピーダンスＺを大幅に変えることなく、コプレーナストリップ線路に沿ってＲとＧを変化させる、本発明の一態様による方法を説明する、グラフおよび対応する事例的テーパー付きコプレーナストリップ線路構成５０５を含む。この態様の一観点によれば、図１６のグラフは、ストリップ線路の長さに沿ってストリップ線路の幅Ｗおよびストリップ線路導体間の間隔Ｓを変化させることに基づく、コンピュータシミュレーション（例えば、Ｓｏｎｎｅｔ ＥＭ）によって得られるデータから編集することができる。したがって、図１６のグラフの水平軸は、幅Ｗを表わし、グラフの垂直軸はストリップ線路の導体間の間隔Ｓをあらわす。
【０１１５】
図１６のグラフは、３つの事例的「一定特性インピーダンス等高線」Ｚ０，１、Ｚ０，２、Ｚ０，３のプロットを含み、特に、これらの等高線のそれぞれは、異なるＷおよびＳの値に対して、異なる一定の特性インピーダンスを表わし、ここでＺ０，３＞Ｚ０，２＞Ｚ０，１である。図１６は、また、３つの例示的「損失等高線」（Ｒ１，Ｇ１）、（Ｒ２，Ｇ２）、（Ｒ３，Ｇ３）のプロットを含み、ここで各損失等高線は、ＷおよびＳの異なる値に対して、Ｒの一定値、および対応するＧの一定値を反映する。図１６のグラフは、損失等高線のそれぞれを、ＲとＧの両方に対する同一の一定値を表わす単独線として表わしているが、実際には、所与の損失等高線に沿ったＲおよびＧのそれぞれの値は同一ではないが、それでも相応に互いに近似している。したがって、図１６のグラフにおいて、各損失等高線に対してＲおよびＧの値は実質的に同一であると仮定するのは、実際的な設計目的では合理的な近似である。
【０１１６】
図１６に示すように、ＷまたはＳのいずれかを増大させると、上述したＲ−Ｇトレードオフのせいで、Ｒが減少し、Ｇが増加する結果となる（すなわち、Ｒ３＞Ｒ２＞Ｒ１およびＧ３＜Ｇ２＜Ｇ１）。しかしながら、特性インピーダンスＺ０は、Ｓが増大すると増大するが、Ｗが増大すると減少する。したがって、ｚ＝０付近で低Ｇ、およびｚ＝Ｌで低Ｒを達成して、大幅にＺ０に影響を与えることなく損失を低減するためには、図１６に示すＺ０等高線の１つに追従して、コプレーナストリップ線路導体を、同時に、ｚ＝０からｚ＝Ｌまで幅を広げ、かつ離れる方向に移動させてもよい。
【０１１７】
前述の概念を説明するために、図１６のグラフから、本質的に一定の特性インピーダンスＺ０，２を有する、テーパー付きコプレーナストリップ線路構成の設計を一例として考える。ここで理解すべきことは、この事例の基礎となる方法は、以下に考察するように、結果として得られるデバイスの所望の特性インピーダンスを表わす、その他の特性インピーダンス等高線に同様に適用することができることである。
具体的には、図１６の一定特性インピーダンス等高線Ｚ０，２を参照して、３つの点Ａ、Ｂ、Ｃを、Ｚ０，２等高線に沿って、この等高線と損失等高線（Ｒ３，Ｇ３）、（Ｒ２，Ｇ２）、（Ｒ１，Ｇ１）とのそれぞれの交点で、識別する。やはり図１６の事例に示すように、点Ａ（すなわち高Ｒ、低Ｇ）に対応する寸法ＷＡおよびＳＡを、テーパー付きストリップ線路５０５のｚ＝０の周辺の部分で使用し、点Ｂに対応する寸法ＷＢおよびＳＢを、ストリップ線路の中央付近の部分で使用し、点Ｃ（すなわち低Ｒ、高Ｇ）に対応する寸法ＷＣおよびＳＣを、ストリップ線路のｚ＝Ｌの周辺の部分で使用する。
【０１１８】
前述の事例は、特性インピーダンス等高線Ｚ０，２に沿って、３つの基準点Ａ、Ｂ、Ｃを使用して、テーパー付きコプレーナストリップ線路構成５０５に沿った対応する寸法を決定するが、ここで理解すべきことは、本発明はこの点において限定されるものではなく、すなわち、所与の特性インピーダンス等高線に沿って任意の数の点を使用して、テーパー付きコプレーナストリップ線路に沿った、対応する寸法を決定することができることである。特に、点の数が増加するにつれて、結果として得られるテーパー付きコプレーナストリップ線路は、ＲおよびＧが本質的にストリップ線路に沿った位置ｚの連続的関数である線路に、次第に類似してくる。しかしながら、ここで理解すべきことは、所与のインピーダンス等高線に沿って実質的に任意有限の数の点に対して、区分テーパー付き構成（piecewise tapered configuration）が生成され、この構成においては、ＲおよびＧがストリップ線路に沿って不連続に（すなわち、区分毎に）変化することである。
【０１１９】
図１７は、そのような区分変化の概念をさらに説明している。特に、図１７は、一定特性インピーダンスＺ０を表わす例示インピーダンス等高線のプロットを示すＷ−Ｓ空間におけるグラフを含む（図１７のグラフにおけるＷ−Ｓ軸は、図１６のそれらと入れ替えられていることに注意のこと）。図１７のグラフの直下に示す、区分テーパー付きコプレーナストリップ線路構成５０５の５つの異なる部分または区画部分に対する、それぞれのＷおよびＳ寸法に対応して、５つの点（１、２、３、４、および５）がこの等高線に沿って選択される（例示的寸法Ｗ５およびＳ５を、区画部分５に対して図１７に示してある）。図１７の事例においては、５つの点を選択するが、ここでも理解すべきことは、他の態様においては、異なる数の点を選択してもよいことである。また、図１７に定性的に示してあるように、区分テーパー付きコプレーナストリップ線路の各区画部分１〜５のｚ軸に沿った長さは、ストリップ線路の１つまたは２つ以上のその他の区画部分と同じであっても、なくてもよく；特に、様々な態様によれば、テーパー付きコプレーナストリップ線路の全長に対する各区画部分１〜５の最適配分は、（以下に詳細に考察する）数学的手順で決定してもよく、かつ随意に経験的判定によって調節してもよい。
【０１２０】
より具体的には、図１６および図１７に示す区分テーパー付き構成のいくつかの態様において、損失考察によって、区分構成における各区画部分特有のそれぞれの長さおよび位置を指定することもできる。例えば、一態様において、テーパー付き構成の全体損失を最少化するために、各区画部分を、所与の位置ｚでの定常波電圧および電流の振幅が与えられると、その位置において最少局所損失が生じる、所定の位置に配置することもできる。
【０１２１】
しかしながら、ｚドメインにおける定常波振幅（すなわち、Ｖ（ｚ）およびＩ（ｚ））は、テーパー付きコプレーナストリップ線路構造自体に依存するので（したがってストリップ線路の構築以前には未知であるので）、ｚドメインの透視視点（perspective）で見た、損失最適化テーパー付きストリップ線路の設計と構築は、一般に、いくぶん困難で、時間がかかり、そしておそらく高価な反復技法を必要とする。前述のことを考慮して、出願者らは、テーパー付きストリップ線路構成の設計および構築は、θを波動位相とする、θドメインの透視視点からの設計を考えることによって、大幅に容易化することができることを認識し、理解した。
【０１２２】
特に、以下に詳細に考察するように、θドメインにおける定常波電圧および電流の振幅は、実際的な目的では、（弱い損失を仮定して）単純正弦波であると考えてもよく、したがって、ｚドメインからθドメインへの変換を適用すると、設計のための損失解析が大幅に簡略化される。θドメインにおける区分テーパー付き構成の設計後に、逆変換を適用して、ｚドメインにおける設計パラメータを与えてもよく、これは、テーパー付き構成を物理的にレイアウトするための実際寸法（すなわち、ｚ軸に沿った区画部分長）を得るために必要である。以下の考察においては、このプロセスをステップごとに詳細に述べる。
【０１２３】
単一定常波モードのホストとなる、一定特性インピーダンスを有する、一般的テーパー付き（位置依存性）コプレーナストリップ線路における、全体時間平均損失Ｐｄｉｓｓは、次式：
【数８】
によって与えられ、ここで、Ｌは線路の水平スパン、Ｉ（ｚ）およびＶ（ｚ）は、位置ｚにおける定常波モードの電流および電圧の振幅であり、Ｒ（ｚ）およびＧ（ｚ）は、ｚにおける、単位長さ当たりの直列抵抗および並列コンダクタンスである。最小損失テーパー付き線路を得るために、上述したＲ−Ｇトレードオフの拘束の下に、式（Ｉ）におけるＰｄｉｓｓを最小化するＲ（ｚ）およびＧ（ｚ）を見出す必要がある。しかしながら、Ｉ（ｚ）およびＶ（ｚ）はストリップ線路の物理的構造に依存し、その構造はまだ決定されていないことから、先験的には未知であるので、式（Ｉ）の積分を求めるのは非常に困難である。したがって、ｚドメインにおける設計プロセスには、ある種の循環論理（circular argument）を必要とし、特に、時間のかかる反復技法が必要となり、最適化過程を非常に複雑で高価なものにする可能性がある。
【０１２４】
本発明の一態様によれば、式（Ｉ）の計算は、積分変数ｚを波動の位相θに置き換える変換によって、実質的に簡略化される。第１に、無限小の数の均一なセグメントを有する区分テーパー付き構成を考える。各区分構成のそれぞれの均一なセグメントの長さはｄｚであり、そして同一特性インピーダンスはＺ０である。ｚとｚ＋ｄｚの間に位置する無限小の均一線路セグメントを伝わると、波動は、ｄθの無限小の位相変化を受けて、ここでｄθとｄｚは、ｄθ＝β（ｚ）ｄｚによって関係づけられる。
【０１２５】
ここでβ（ｚ）は、無限小均一セグメント内の移動波の伝播定数であり、よく知られた式：
【数９】
で与えられ、ここで
【数１０】
は、無限小均一線路セグメントにおける波動の位相速度であり、Ｌ（ｚ）およびＣ（ｚ）は、無限小均一セグメントにおける単位長さ当たりインダクタンスおよびキャパシタンスであり、そしてωはモード周波数である。上記の関係にβ（ｚ）＝ｄθ／ｄｚを代入すると、θとｚとの間に次の関係が得られる。
【数１１】
【０１２６】
ふたたび、均一線路の場合には、θ（ｚ）は、よく知られた関係
【数１２】
に簡略化され、ここでβは位相定数、２π／λである。しかし、不均一な線路においては、波動位相速度
【数１３】
は、ｚと共に変化することがあり、したがってθ（ｚ）は線形関数ではない。
ｚからθ（ｚ）へのマッピングは有用であり、その理由は、一定の特性インピーダンスＺ０を有するいずれの汎用伝送線路においても、定常波モードに対する電圧及び電流の振幅は、弱い損失を仮定して、いつも位相θ（ｚ）の正弦曲線であるからである。したがって、これらの振幅は次式のように書き換えることができる。
【数１４】
【０１２７】
θへのパラメータ表示を用いて、式（Ｉ）からの電量消費式は、線路長が、（本質的に四分の一波長ＳＷＯに対して）π／２位相シフトを生成するように選択されると仮定して、次式：
【数１５】
のように書き換えることができる。ここで、Ｒθ（θ）およびＧθ（θ）は、θにおけるラジアン位相シフト当たりの直列および並列損失として定義され、次式：
【数１６】
によってＲ（ｚ）およびＧ（ｚ）に関係づけられ、ここでｄｚとｄθとの間の関係は、式（３）または（４）から得ることができる。式（７）における積分は、電流および電圧定常波形が、特定のテーパー付きストリップ線路構成と無関係に、θドメインにおいては常に既知の正弦曲線であるので、比較的容易である。
【０１２８】
上述のことを考慮すると、図１７と関係して上記で考察した概念に基づく、区分構成の特定の事例を用いて、本発明の一態様による、ｚドメインからθドメインへの変換を使用する設計に対する、最適化プロセスを説明することができる。ふたたび図１７に示す、特性インピーダンス等高線を参照して、Ｚ０＝２５オームの事例的特性インピーダンスに基づいて、損失パラメータが、等高線に沿った５つの点（点１〜５）に対してシミュレートされた。以下の表２は、このシミュレーションの結果が記載されており、各区画部分に対するストリップ線路のＷ−Ｓ寸法に加えて、対応する損失パラメータＲθおよびＧθを示している。
【表３】
【０１２９】
５つの区画部分のそれぞれに対してθドメインにおける損失パラメータが得られると、各区画部分が、テーパー付き構成の全体損失を最小化するために寄与すべき、位相変化の量を求めることができる。一態様によれば、このことは、θドメインの各点において（すなわち、０≦θ≦π／２）、５つの区画部分の内のいずれが、そのローカル点において単位位相シフト当たりの損失を最少化するかを計算することによって行うことができる。単位位相シフト当りの損失は、式（７）における損失積分の被積分関数である：
【数１７】
【０１３０】
図１７を参照すると、ｚ−θ変換を説明する目的で、ｚ軸は、θ軸ともラベル付けしてあるとともに、移行点（θ１，ｚ１）、（θ２，ｚ２）、（θ３，ｚ３）、および（θ４，ｚ４）を、区画部分間の境界に示してある。区画部分間の移行点θ１、θ２、θ３およびθ４は、式（１０）を用いて、１つの区画部分の単位位相シフト当たり損失と、次の区画部分のそれとを等化することによって計算することができる。例えば、θ１は次式：
【数１８】
によって計算可能であり、ここでＲθ，１およびＲθ，２は、それぞれ区画部分１、２に対する単位位相シフト当りの直列抵抗である（表２から）のに対して、Ｇθ，１およびＧθ，２は、それぞれ区画部分１、２に対する単位位相シフト当りの並列コンダクタンスである（やはり、表２から）。この計算から、表２に与えられた特定の例に対して、θ１＝２２．９°が得られる。したがって、区画部分１は、θ＜θ１＝２２．９°に対して、区画部分２よりも低い単位位相シフト当り損失を有し、区画部分２は、θ＞θ１＝２２．９°に対して、区画部分１よりも低い単位位相シフト当りの損失を有する。したがって、１つの事例的設計においては、区画部分１は、テーパー付きストリップ線路構成の最初の約２２．９°に広がり、２２．９°点において、区画部分２への移行がなくてはならない。その他の区画部分の位相スパンおよび対応する移行点θ２、θ３、およびθ４は、同様に求めることができる。例えば、上記のように式（１０）をθ２に適用すると、θ２は３９．８°であるとわかり、したがって区画部分２の位相スパンは約１７°（すなわち、θ２−θ１）である。
【０１３１】
式（１０）によってθドメインにおける、各区画部分間の移行点（したがって各区画部分のスパン）を得ると、次いで、これらの値を、ｚドメインに変換して、対応する移行点ｚ１、ｚ２、ｚ３、ｚ４（図１７を参照）、したがって区分設計の異なる区画部分のそれぞれの物理的長さが得られる。この目的で、図１７を参照すると、ｉ番目の区画部分（ｉ＝１，２，３，４，５）の物理的長さは、ｚドメインにおいてΔｚｉ＝ｚｉ−ｚｉ−１によって与えられ、これは、θドメインにおいて位相スパンΔθｉ＝θｉ−θｉ−１に対応する。上記の式（３）を使用して、これらの２つの量は次式：
【数１９】
で関係づけられ、ここでＬｉおよびＣｉは、ｉ番目の区画部分に対する単位長さ当たりのインダクタンスおよびキャパシタンスであり、ＥＭシミュレーションから既知である。したがって、式（１１）を使用して、ｚドメインにおける各区画部分の長さを求めて、θドメインからｚドメインへの設計の変換を完了することができる。
【０１３２】
この態様の別の観点によれば、上記に概説した方法における任意選択のさらなるステップとして、上記の手順によって各区画部分の物理的長さが決まると、移行点ｚ１、ｚ２、ｚ３、ｚ４付近の実際のストリップ線路配置を平滑化し、それによって線路が、本質的に連続なテーパー付き構成をさらに近似するか、またはそのようになるようにしてもよい。したがって、ＷおよびＳの値は、シミュレートされた元の選択点の内挿となる。上述のように、ここで理解すべきことは、区分設計のために、より多くの点／区画部分を選択するほど、これらの内挿値は精度よく最適化される。
【０１３３】
この点において、テーパー付きストリップ線路を使用するＳＷＯ設計に対して、区分テーパー付き設計を、図式的にシミュレートすることによって、図１５Ａに示す増幅器３０４に関連する境界条件を考慮するために設計において必要とされる、調整を決定することができる。増幅器のトランジスタは、コプレーナストリップ線路それ自体の位相シフトに対して追加の位相シフトを効果的に導入する。したがって、ＳＷＯが、目標周波数に対応する四分の一波長にまたがるコプレーナストリップ線路を使用してシミュレートされる場合には、実際の発振周波数はこの目標よりも低くなることがある。
【０１３４】
したがって、この態様の一観点において、増幅器の装荷効果（loading effect）を補償するために、ストリップ線路構成を、シミュレーション発振周波数が目標周波数に達するまで、短縮してもよい。例えば、目標発振周波数が２０ＧＨｚである場合で、かつシミュレーション発振周波数が、１５°に相当する位相シフトをストリップ線路から除去するまで２０ＧＨｚに達しない場合には、この１５°を、配置において線路の始めから削除してもよい。図１７および表２と関係して上述した特定の事例においては、区画部分１の位相スパンパラメータΔθ１を、２２．９°から７．９°に短縮して増幅器装荷の効果を考慮することができる。このような修正を図１７に示してあり、この図では、区画部分１の斜線を施して「Ｘ」印をつけた部分５０７が、ストリップ線路から除去される。
【０１３５】
要するに、ここで理解すべきことは、図１７および表２で与えられる特定の事例に関係して上記に概説した、本発明の一態様による、区分テーパー付きコプレーナストリップ線路構成の設計手順は、一義的に説明の目的で提示するものであること、および本開示はこの事例に限定されないことである。特に、この設計手順の基礎となる顕著な概念は、図１７Ｂに示す方法フロー図を参照して、一般的に以下のように規定することができる：１）区分テーパー付き構成に対する特性インピーダンスＺ０を選択；２）区分テーパー構成に含める区画部分の数を選択（すなわち、図１６および図１７に示すものと同様な等高線グラフにおける点の数を選択）；３）各区画部分に対して、θドメインにおいて、式（８）および式（９）に基づいて損失パラメータＲθ、Ｇθを求める；４）式（１）に基づいてθドメインにおいて区画部分間の移行点を求める；さらに５）式（１１）に基づいて、θドメインの移行点（または位相スパン）をｚドメインに変換して、異なる区画部分のそれぞれの物理的長さを求める。任意選択の追加ステップとして、各区画部分の物理的長さが求まると、移行点を、幅Ｗおよび間隔Ｓの内挿によって平滑化してもよい。さらなる任意選択として、区分テーパー付き構成に基づくＳＷＯ設計に対して、増幅器装荷効果を、（例えば、図１７Ａに示すように）ストリップ線路の全体長を短縮することによって補償してもよい。
【０１３６】
ここで理解すべきことは、図１５Ａ、１６、１７、１７Ａに図示した、事例的テーパー付きコプレーナストリップ線路構成は、本質的に（λ／４）コプレーナストリップ線路ＳＷＯに基づいているが、本発明はこの点において限定はされないことである。特に、様々な寸法上のプロファイルを有する、テーパー付き伝送線路構成は、デバイスに沿った異なる点において異なるＲ値および／またはＧ値が望ましい、異なる種類のデバイスに対して実装することができる。一般に、本発明の様々な態様による、テーパー付き伝送線路構成は、様々な用途に対し、伝送線路に沿った位置ｚの関数として、Ｒおよび／またはＧの任意の値を有するように設計することができる。
【０１３７】
ｆ．Ｑ向上および位相速度低減機能を備える（λ／４）コプレーナストリップ線路ＳＷＯ
図１８Ａ、１８Ｂ、１８Ｃは、本発明の様々な態様による、３つの異なる（２１４）コプレーナストリップ線路定常波発振器設計の写真を示す。特に、図１８Ａは、（少なくとも部分的に図１３Ａに示す態様に基づく）均一コプレーナストリップ線路ＳＷＯ５１０の上面図を示すのに対して、図１８Ｂおよび図１８Ｃは、（少なくとも部分的に図１５Ａに示す態様に基づく）異なるテーパー付きコプレーナストリップ線路ＳＷＯ５１２、５１４の回路ダイの上面図を示している。これらの（λ／４）コプレーナストリップ線路ＳＷＯのそれぞれにおいて、位置ｚ＝Ｌにおけるストリップ線路の導体間の短絡３０２を図の上部に示してあり、これに対して、（図１３Ａおよび図１５Ａに示す増幅器３０４と類似する）１つまたは２つ以上の増幅器に対する、ｚ＝０における接続点５１６を図の下部に示してある。
【０１３８】
図１８Ａ、１８Ｂ、１８Ｃに示されたＳＷＯのそれぞれは、０．１８ミクロンＣＭＯＳ技術を使用して製造され、横断面においてＳＷＯのそれぞれは、図５Ａ、５Ｂ、８、１０、１１と関係して上述したものと類似の、導電ストリップの１つまたは２つ以上の配列６２も含む（上面図である、図１８Ａ、１８Ｂ、１８Ｃにおいて、配列６２は、全体的に、コプレーナストリップ線路の導体の下にある陰をつけた領域として示してある）。先の２つの図と関係して上記で考察したように、これらの態様の一観点において、導電ストリップの配列（複数を含む）の存在によって、ＳＷＯにおけるＱ向上および位相速度低減の両方が容易になる。別の観点では、図１８Ｂ、１８Ｃのテーパー付き構成によって実現される損失低減は、これらの態様におけるさらなるＱ向上に寄与する。
【０１３９】
図１８Ａ、１８Ｂ、１８Ｃに示すＳＷＯのそれぞれにおいて、短絡３０２における相当な導体質量は、比較的低いＲが望ましい構造中の点において、直列抵抗を増大させる傾向がある。したがって、一態様において、ＳＷＯのそれぞれには、１つまたは２つ以上の配列６２と同面上の導電金属プレート６３を（例えば、図中で中実の白い領域で示されている、短絡３０２の下方に）含めてもよく、この場合に、短絡３０２は、ある数のバイア（via）によってプレート６３に接続される。この配設は本質的に、短絡３０２の領域における導体の質量を増大させ、それによってその領域における直列抵抗を低減する。
【０１４０】
図１８Ｂのテーパー付き態様においては、図１８Ａの均一態様と比較して、ｚ＝Ｌにおける導体間隔がより大きく、その結果として、それに比例して短絡３０２が長くなる。また、この長い短絡３０２は、図１８Ａに示す構造に対して、直列抵抗を増大させる傾向にあり、それによって、テーパー構成の便益が部分的に失われる可能性がある。前記のことを考慮して、図１８Ｃの態様は代替テーパー構成を提供し、これの場合には、短絡３０２の長さが、図１８Ａに示す均一構成のそれと類似するように、ストリップ線路導体のテーパーが修正されている。
【０１４１】
均一構成およびテーパー付きの構成の性能を相対的に計測するために、図１８Ａ、１８Ｂ、１８Ｃに示すＳＷＯを、約１５ＧＨｚでの動作のために、それぞれが約２５オームの特定インピーダンスＺ０を有するように製作した。デバイスのそれぞれの全体ストリップ線路長Ｌは、約４２０ミクロンである。図１８Ａの均一態様に対して、ストリップ線路のそれぞれの導体の幅は、約８５ミクロンであり、導体間の間隔は、約５０ミクロンである。図１８Ｂのテーパー付き構成に対して、導体幅は、ｚ＝０付近での約７５ミクロンからｚ＝Ｌ付近での約９０ミクロンの範囲であり、導体間の間隔は、ｚ＝０での約２０ミクロンから、ｚ＝Ｌでの約１２０ミクロンの範囲であった（例えば、表２を参照）。実験的測定によって、図１８Ａの均一デバイスに対して、図１８Ｂのテーパー付きデバイスにおいて、約５０％のＱ向上が実現されたことが確認された（例えば、均一デバイスは約３９の品質係数Ｑを有するのに対して、テーパー付きデバイスのＱは、約５９であった）。
【０１４２】
ｇ．低損失周波数調整可能定常波発振器
本発明のさらに別の態様において、ＳＷＯのコプレーナストリップ線路実装は、周波数調整能力を備えて構成してもよく、この周波数調整能力を、損失、したがって電力消費の低減のために最適化することができる。例えば、一態様によれば、ＳＷＯは、１つまたは２つ以上の可変キャパシタ（「バラクター（varactor）」）を備えて実装してもよく、この可変キャパシタは、コプレーナストリップ線路の単位長さ当たりキャパシタンスＣを変え、それによって発振の周波数を変える（周波数と波長を関係づける、位相速度νは、ＬＣの積の平方根に対して逆比例する）。この態様の一観点において、１つまたは２つ以上のバラクターのコプレーナ線路上への配置は、相当な周波数調整能力を維持し、同時にバラクター（複数を含む）によって負わされる損失を低減するように、最適化される。
【０１４３】
図１９Ａ、１９Ｂは、本発明の一態様によるＳＷＯと共に使用することのできるバラクターの異なる表現を示す。特に、図１９Ａは、コプレーナストリップ線路の２つの導体３００Ａ、３００Ｂの間に接続されたバラクター４００を示し、このバラクターは、一対のＮＭＯＳトランジスタとして実装され、このトランジスタは、そのゲートがコプレーナストリップ線路のそれぞれの導体に結合され、そのソースとドレインは互いに結合されてバイアス電圧Ｖｂｉａｓに接続されている。図１９Ｂは、バラクター４００の別の等価な図表現を示し、この場合には、可変キャパシタンス４００Ａが、抵抗４００Ｂと直列接続されており、バラクター４００に付随する固有損失を表している。
【０１４４】
事例的（λ／４）コプレーナストリップ線路ＳＷＯを示す図１３Ａ、１３Ｂを再び参照すると、ここで理解すべきことは、本発明の様々な態様によるＳＷＯに１つまたは２つ以上のバラクター４００を実装すると、バラクター抵抗４００Ｂに関連する損失によって、電力消費に影響を与える可能性があることである。特に、バラクターが、ＳＷＯ内で、最大電圧振幅揺れの点（例えば、図１３Ａにおけるｚ＝０）に配置されると、周波数調整可能能力は重要であるが、バラクター抵抗の両端での比較的高い電圧による損失も相当にある。一方で、バラクターを、ＳＷの短絡端の近くに配置すると（例えば、図１３Ａにおけるｚ＝Ｌ）、バラクター抵抗の両端での電圧が小さいか、または存在しないために低損失となるが、周波数同調能力はほとんど、またはまったく得られない。
【０１４５】
しかしながら、出願者らは次のことを認識、理解した：すなわち、少なくともいくつかの製造プロセスと関係して、バラクター抵抗による損失は、最大電圧振幅の点（すなわち、ｚ＝０）から電圧ノード（すなわち、ｚ＝Ｌ）に移動すると、本質的に直線的に減少するが、これは周波数同調能力については当てはまらず；すなわち、バラクター位置に基づく周波数同調能力は、最大電圧振幅の点から電圧ノードに向かって約半分まで（すなわち、０＜ｚ≦Ｌ／２）、本質的に一定のままである。中間点後（Ｌ／２＜ｚ≦Ｌ）は、その点では周波数同調能力が得られない電圧ノードに接近するにつれて、周波数同調能力は顕著に低下する。いくつかのプロセスにおいては、共振器に沿ったバラクター位置とバラクター抵抗による損失との間には本質的に直線関係があることが指摘されているが、共振器に沿ったバラクター位置とバラクター抵抗による損失との間には、相当な非線形関係も存在する。
【０１４６】
前記のことを考慮して、本発明の一態様によれば、最大電圧振幅と電圧ノード（ゼロボルト）の間の中間点（例えば、図１３Ａにおけるｚ≒Ｌ／２）の近傍にバラクターを配置することによって、この現象は、コプレーナストリップ線路ＳＷＯにおいて利用される。この態様の一観点においては、中間点に近接しながら、中間点と電圧ノードとの間（例えば、図１３ＡにおいてＬ／２＜ｚ＜＜Ｌ）にバラクターを配置することによって、バラクター位置を最適化することができる。このようにして、相当な周波数同調能力が維持され、同時にバラクター抵抗に起因する損失が相当に低減される。様々な実装形態において、上述のようなバラクターは、均一または不均一（すなわちテーパー付き）コプレーナストリップ線路構成に加えて、本明細書において考察した、（λ／４）コプレーナストリップ線路ＳＷＯ以外のＳＷＯ構成とも関係して使用することができる。さらに他の態様において、コプレーナストリップ線路に沿ってバラクターを分布させることは、周波数同調能力を与えるとともに、同時に集中バラクター装荷による損失に関する潜在的影響を軽減するのに使用することができる。
【０１４７】
ｈ．閉ループ定常波発振器
本発明の別の態様は、リング共振器コプレーナストリップ線路実装に基づく、閉ループ（例えば、円形）定常波発振器を目的としている。この態様の一観点においては、以下にさらに詳細に考察するように、クロスカップル型増幅器構成を使用して、発振器に重大な損失を誘起することを回避するように、特有の共振器トポロジーを用いて、単一モード動作を促進する。
【０１４８】
より具体的には、図２０Ａには、円形ループとして図示した、本発明の一態様による、閉ループＳＷＯ７００を示してある。ＳＷＯ７００は、回路の損失を相殺する、少なくとも２つの増幅器７０２Ａ、７０２Ｂ（すなわち、２組のクロスカップル型インバータ）、および全体経路長Ｌを有する閉ループコプレーナストリップ線路７０４（導体７０４Ａ、７０４Ｂを含む）を使用し、前記閉ループコプレーナストリップ線路上に、境界条件Ｖ（φ）＝Ｖ（φ＋２）を満たすように定常波が形成され、ここでφはリング構造の所与の基準半径からの任意の基準角度である。この境界条件から、Ｌ＝２πｒ＝ｎλ（ｎ＝１，２，３．．．）において可能なエネルギーモードを生じ、ここでｒはリングの半径である。ｎ＝１に対応する発振の基本周波数ｆ０は、ν／Ｌで与えられ、ここでνは位相速度である。
【０１４９】
図２０Ａに示すＳＷＯ７００の増幅器７０２Ａ、７０２Ｂの相互接続によって、発振器のためのモード制御技法が効果的に実装できる。特に、点Ｔ１を点Ｂ２に、そして点Ｔ２を点Ｂ１に接続することによって、ポートＴ１−Ｔ２およびＢ１−Ｂ２は反対位相（１８０°）となることが保証され、それによってすべての偶数モード高調波が抑制される。この偶数モード抑制によって、ポートＬ１−Ｌ２は常に「クワイエット（quiet）」すなわちゼロ電圧ノードになる。ポートＲ１−Ｒ２も、増幅器への電力供給を同相モード電圧としてこのポートに分岐させることによって、強制的にゼロ電圧ノードにされる。
【０１５０】
図２０Ｂは、図２０Ａに図示したリング共振器に対する物理的配設の一例である。図２０Ｂの配設において、偶数モード抑制を実装するための増幅器７０２Ａと７０２Ｂとの間の相互接続は、互いに近接して配置し、それによって、リングコプレーナストリップ線路における意図的な遅延と比較して、導入される時間遅れを無視できる量にする。特に、リングコプレーナストリップ線路の形状は歪んでいながら、それ以外では、そのトポロジーはそのままに維持して、その結果としてポートＴ１−Ｔ２およびポートＢ１−Ｂ２は互いに物理的に接近して、ポート間の接続損失が減少する。図２１は、増幅器７０２Ａ、７０２Ｂがやはり互いに近接して配置されるように、「クローバ葉（clover leaf）」形状にした、図２０Ｂの概念に従う閉ループＳＷＯに対する別の配設を示している。図２１に示す態様の一観点においては、コプレーナストリップ線路の４つのλ／４区画部分が互いに結合されて、完全ループを形成する。
【０１５１】
図２２Ａ、２２Ｂは、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）プロセスを使用して、そのｆＴが約５０ＧＨｚであるトランジスタを用いて実装された、１０ＧＨｚ閉ループＳＷＯに対するシミュレーション結果を示している。図２２Ａに示すように、「ラウドポート（loud port）」（例えば、図２０ＡにおけるＴ１−Ｔ２およびＢ１−Ｂ２）のそれぞれは、発振器が１．５Ｖ電源から約３ｍＡのＤＣ電流を消費するときに、１．２ボルトの差分電圧揺れを有する。図２２Ｂに示すように、初期のリンギング（ringing）の後に、「クワイエットポート（quiet port）」（例えば、図２０ＡにおけるＬ１−Ｌ２）は、予想どおりに静穏状態に留まる。
【０１５２】
この態様の様々な観点によれば、上記で四分の一波長ＳＷＯ実装と関係して考察した、いくつかのコンセプトは、様々な閉ループコプレーナストリップ線路ＳＷＯ構成を実現するのに使用することもできる。例えば、この態様の様々な観点において、専用分布増幅方式および可変パラメータコプレーナストリップ線路構成（例えば、テーパー付きコプレーナストリップ線路）の一方または両方を閉ループ構造に使用することができる。別の観点では、テーパー付きコプレーナストリップ線路構成（すなわち、位置依存性ＲおよびＧ）および導電ストリップの配列（複数を含む）の一方または両方を使用して、Ｑ向上および位相速度低減を容易にすることもできる。さらに別の観点では，１つまたは２つ以上の適当に配置されたバラクターを使用して、低損失周波数同調機能を、そのようなＳＷＯに実装することができる。
【０１５３】
ＩＩＩ．結論
いくつかの説明のための態様について説明してきたが、ここで理解すべきことは、当業者であれば、様々な変更、修正、および改良をすぐに思いつくことである。そのような変更、修正、および改良は、この開示の一部とするものであり、この開示の趣旨と範囲に含めることを意図するものである。本明細書に提示したいくつかの例は、機能または構造要素の具体的な組合せを含むが、ここで理解すべきことは、それらの機能及び要素は、本発明によるその他の方法で組み合わせることによって、同じまたは異なる目的を達成することができることである。特に、一つの態様に関係して考察した行為、要素、および機能は、その他の態様における、同様またはその他の役割から除外するものではない。したがって、前述の説明および添付の図面は、説明のためだけのものであり、限定を意図するものではない。
【図面の簡単な説明】
【０１５４】
【図１Ａ】従来型伝送線路の様々な例を示す図である。
【図１Ｂ】従来型伝送線路の様々な例を示す図である。
【図１Ｃ】従来型伝送線路の様々な例を示す図である。
【図１Ｄ】従来型伝送線路の様々な例を示す図である。
【図１Ｅ】従来型伝送線路の様々な例を示す図である。
【図２Ａ】従来型コプレーナ導波路（ＣＰＷ）の異なる視点からの図である。
【図２Ｂ】従来型コプレーナ導波路（ＣＰＷ）の異なる視点からの図である。
【図３Ａ】従来型コプレーナストリップ線路（ＣＰＳ）の異なる視点からの図である。
【図３Ｂ】従来型コプレーナストリップ線路（ＣＰＳ）の異なる視点からの図である。
【図４Ａ】図２Ａおよび図２Ｂのコプレーナ導波路のための、分布線路パラメータの「シングルエンド」モデルを示す図である。
【図４Ｂ】図３Ａ、３Ｂのコプレーナストリップ線路に対する分布線路パラメータの「差分」モデルを示す図である。
【０１５５】
【図５Ａ】本発明の一態様による、コプレーナストリップ線路構成に基づく装置の一例を示す、斜視図である。
【図５Ｂ】本発明の一態様による、コプレーナストリップ線路構成に基づく装置の一例を示す、横断面図である。
【図６Ａ】本発明の様々な態様による、図５Ａ、５Ｂの装置の異なる構成に対して、シミュレーション品質係数Ｑ対信号周波数を示す、グラフである。
【図６Ｂ】本発明の様々な態様による、図５Ａ、５Ｂの装置の異なる構成に対して、シミュレーション品質係数Ｑ対信号周波数を示す、グラフである。
【図６Ｃ】本発明の様々な態様による、図５Ａ、５Ｂの装置の異なる構成に対して、シミュレーション品質係数Ｑ対信号周波数を示す、グラフである。
【０１５６】
【図７Ａ】本発明の様々な態様による、図６Ａ、６Ｂ、６Ｃにおいて提示される異なる構成についての、シミュレーション減速係数または位相速度低減対信号周波数の関係を示すグラフである。
【図７Ｂ】本発明の様々な態様による、図６Ａ、６Ｂ、６Ｃにおいて提示される異なる構成についての、シミュレーション減速係数または位相速度低減対信号周波数の関係を示すグラフである。
【図７Ｃ】本発明の様々な態様による、図６Ａ、６Ｂ、６Ｃにおいて提示される異なる構成についての、シミュレーション減速係数または位相速度低減対信号周波数の関係を示すグラフである。
【図８】本発明のさらに別の態様による、コプレーナストリップ線路構成に基づく、事例的装置の横断面図である。
【図９Ａ】本発明のさらに別の態様による、図５Ａ、図５Ｂ、および図８に示す構成に基づく異なる構成に対して、品質係数Ｑと減速係数または位相速度低減を比較するグラフである。
【図９Ｂ】本発明のさらに別の態様による、図５Ａ、図５Ｂ、および図８に示す構成に基づく異なる装置に対して、品質係数Ｑと減速係数または位相速度低減とを比較するグラフである。
【０１５７】
【図１０】本発明の別の態様による、コプレーナストリップ線路構成に基づく、事例的装置を示す横断面図である。
【図１１】本発明の別の態様による、コプレーナストリップ線路構成に基づく、事例的装置を示す斜視図である。
【図１２】コプレーナストリップ線路構成に基づく、従来型定常波発振器の事例を示す図である。
【図１３Ａ】本発明の一態様による、四分の一波長コプレーナストリップ線路定常波発振器の事例を示す図である。
【図１３Ｂ】図１３Ａに示す発振器のための電圧および電流の波形を示す図である。
【図１４Ａ】本発明の一態様による、複数増幅器を使用する四分の一波長コプレーナストリップ線路定常波発振器の事例を示す図である。
【図１４Ｂ】図１４Ａに示す発振器のための、電圧波形を示す図である。
【０１５８】
【図１５Ａ】本発明の一態様による、テーパー付きコプレーナストリップ線路構成を使用する、四分の一波長定常波発振器の事例を示す図である。
【図１５Ｂ】本発明の一態様による、テーパー付きコプレーナストリップ線路構成に関する様々な概念を示すように、図１５Ａに対して配置された、図１３Ｂの電圧および電流の波形の再生成である。
【図１６】ストリップ線路の特性インピーダンスＺ０を変更することなくテーパー付きコプレーナストリップ線路に沿って、ＲおよびＧを変えるための、本発明の一態様による方法を示す図である。
【図１７】本発明の一態様による、区分テーパー付きコプレーナストリップ線路と関係して、図１６の方法をさらに示す図である。
【図１７Ａ】本発明の一態様による、図１７の事例的構成におけるトランジスタ負荷の効果を示す図である。
【図１７Ｂ】本発明の一態様による、区分テーパー付きコプレーナストリップ線路構成の設計のための方法フロー図を示す図である。
【０１５９】
【図１８Ａ】本発明の様々な態様による、３つの異なる（λ／４）コプレーナストリップ線路定常波発振器設計の写真を示す図である。
【図１８Ｂ】本発明の様々な態様による、３つの異なる（λ／４）コプレーナストリップ線路定常波発振器設計の写真を示す図である。
【図１８Ｃ】本発明の様々な態様による、３つの異なる（λ／４）コプレーナストリップ線路定常波発振器設計の写真を示す図である。
【図１９Ａ】本発明の一態様による、定常波発振器用の周波数調整構成要素の異なる表現を示す図である。
【図１９Ｂ】本発明の一態様による、定常波発振器用の周波数調整構成要素の異なる表現を示す図である。
【０１６０】
【図２０Ａ】本発明の一態様による、閉ループ定常波発振器の事例を示す図である。
【図２０Ｂ】本発明の一態様による、閉ループ定常波発振器の事例を示す図である。
【図２１】本発明の別の態様による、閉ループ定常波発振器の事例を示す図である。
【図２２Ａ】図２１の閉ループ定常波発振器のシミュレーションから生じる事例的な信号を示す図である。
【図２２Ｂ】図２１の閉ループ定常波発振器のシミュレーションから生じる事例的な信号を示す図である。
【技術分野】
【０００１】
優先権
本出願は、２００３年７月２３日付出願の「Methods and Apparatus for Implementing Standing Wave Sinusoidal Oscillators」という名称の、米国出願番号第６０／４８９７０８号、および２００４年１月２日付出願の「Methods and Apparatus for Implementing Standing Wave Sinusoidal Oscillators」という名称の米国特許出願第６０／５３３９０４号の優先権を主張するものである。
【０００２】
発明の分野
本発明は、一般的にはコプレーナストリップ線路（ＣＰＳ：coplanar striplines）に基づく半導体素子に関する様々な方法および装置に関する。いくつかの事例的な態様においては、正弦波信号源、より具体的には定常正弦波発振器（standing wave sinusoidal oscillators）が、コプレーナストリップ線路構成に基づいて実装される。
【０００３】
背景
現在では日常生活の一部となった先端通信応用、例えばセルラー電話、無線ネットワーク、衛星放送および光ファイバ通信は、高速化と小型化に関してエレクトロニクスおよび関連技術の絶え間ない進歩に頼っており、それはすなわち、情報伝送の高速化と様々な通信関係機能を実行する集積回路の小型化である。しかしながら、システム設計者は、１０ギガヘルツ（ＧＨｚ）の帯域の高周波の使用に加えて、集積回路の原子スケールまでの小型化を期待しているので、従来型集積回路技術のいくつかの観点は、不適当で時代遅れとなり続けている。したがって、共通の設計課題は、動作を高速化し、しかもしばしばより小さなスペースに、よく知られた回路構成単位を実装するための新規の方法を見出すことに関する。場合によっては、そのような実装は、電磁波ベースの概念を利用し、半導体基板上に製作される伝送線路または導波路構成に関与する。
【０００４】
伝送線路理論は、当該技術分野において十分に確立されている。一般的に、伝送線路は、例えば、信号源を負荷に接続するように誘導して、電力または情報を伝送する手段を提供する。伝送線路には、通常、誘電体によって隔てられた２つの平行な導体が含まれる。信号は、所与の伝送線路に沿って電磁波として伝播し、その伝送線路に関係する様々な物理的パラメータに加えて、その線路上の信号源および線路上の負荷に関係するパラメータが、波動伝播に影響を与える。
【０００５】
図１ａ〜１ｅには、伝送線路の代表的な例を示してあり、その中には同軸ケーブル（図１ａ）、２線式線路（図１ｂ）、平行平板型線路（parallel-plate line）もしくはプレーナ線路（planar line）（図１ｃ）、導電板上の電線（図１ｄ）、およびマイクロストリップ線路（図１ｅ）がある。ここで、留意する価値があることは、これらの例のそれぞれは、２つの平行な導体で構成されることである。同軸ケーブルは、電気実験室やいくつかの一般消費者応用において、様々な電気装置の相互接続（例えば、ＴＶセットのＴＶアンテナまたはケーブルフィードへの接続）のために、日常的に使用されている。マイクロストリップ線路は、様々な半導体製造技法に基づく集積回路において特に重要であり、この場合には、誘電体基板上に製造される（すなわち、誘電体で隔てられた）平行金属ストリップが電子要素同士を接続する。
【０００６】
伝送線路は、より広い範疇である「導波路（waveguide）」の特殊な場合としてみなされることが多い。導波路とは、一般に、電磁放射を１点から別の点に誘導するように構成されたシステムを指している。しかしながら、いくつかの一般化した応用においては、導波路とは、本質的に囲われた導管（conduit）であり、そこを通過して電磁放射が、伝送線路に関して一般的に考えられているよりも、より緊密に閉じ込められた状態で伝播するものと認識されている。例えば、マイクロ波領域においては、２導体伝送線路と異なり、導波路は、中空の金属パイプまたは横断面が長方形、楕円形、もしくは円形であるチューブとして形成されることがある。光学領域においては、伝送線路はまったくサポートはされていないが、導波路は、低屈折率環境によって包囲された、固体誘電体フィラメント（例えば、光ファイバ）または薄い誘電体フィルムとして形成されることが多い。
【０００７】
多くの応用において従来から扱われているように、伝送線路は、いくつかの重要な点において、より広い範疇の導波路といくぶん異なる意味で特徴づけることができる。例えば、第１に、伝送線路は、一般にＤＣ（周波数／ゼロ）から超高周波（例えば、ミリ波およびマイクロ波範囲、約１ＧＨｚから１００ＧＨｚ）で動作するように構成される。しかしながら、導波路は、その特定の構造および寸法によって決まる、ある周波数より上でのみ動作が可能であり（「カットオフ周波数」）、そのために一般的にハイパスフィルタとして作用する。他方、約５０ＧＨｚから３００ＧＨｚのオーダーの超高周波においては、伝送線路は、従来からよく知られた伝送線路導体におけるスキン効果に加えて、導体を隔てる材料に関する誘電体損失のために、全体的に非効率的になってくるとみなされている。それに対して導波路では、従来から、この範囲の周波数においては、より大きな帯域幅および低い信号減衰（すなわち、より広い範囲の周波数応答および低い信号電力損失）が得られると考えられている。しかしながら、この周波数範囲の下端およびそれより下において、導波路は、従来から、応用分野によっては、特にさらなる小型化が通常目標とされる集積回路応用においては、寸法的に大きくなりすぎると考えられている。伝送線路と導波路のさらに別の差異は、伝送線路がＴＥＭ波（transverse electromagnetic wave）（すなわち、電界および磁界が波伝播方向に垂直に向いている波）だけをサポートできるのに対して、導波路は、一般に、多数の可能な電界構成（すなわち、モード）をサポートすることができる。
【０００８】
マイクロエレクトロニクス回路の半導体製造において、高周波電気信号を伝える導波路および伝送線路は、従来から、様々な方法で実装されてきた。２つのそのような実装形態として、それぞれ、コプレーナ導波路（ＣＰＷ：coplanar waveguide）およびコプレーナストリップ線路（ＣＰＳ：coplanar stripline）と呼ばれている。図２Ａおよび図２Ｂは、コプレーナ導波路を異なる視野で示してあるのに対して、図３Ａおよび図３Ｂは、コプレーナストリップ線路を異なる視野で示してある。
【０００９】
特に、図２Ａには、半導体基板１０３上の誘電体層１０１上に配置された３つの平行な導体２０Ａ、４０および２０Ｂによって形成された、コプレーナ導波路５０の横断面図を示してある。図２Ｂは、事例的なコプレーナ導波路デバイスを上から見下ろした上面図であり、このデバイスでは、中央導体４０がその両端でパッド４２Ａ、４２Ｂによって終端されており、導体２０Ａ、２０Ｂは、その面内で導体４０を完全に包囲するように電気的に接続して示してある（図２Ａの横断面図は、図２Ｂの一点鎖線2A−2Aに沿った断面である）。図２Ａおよび図２Ｂに示すように、導体２０Ａ、２０Ｂの幅Ｗ１は、中央導体４０の幅Ｗ２よりも大幅に大きい場合がある。
【００１０】
通常の動作において、コプレーナ導波路５０の導体２０Ａ、２０Ｂは一緒に接地または基準電圧に電気的に接続されており、伝送すべき信号は中央導体４０に流される。この点において、注目すべきことは、結合された接地導体２０Ａ、２０Ｂは中央信号導体４０よりも大幅に大きな面積を覆うために、コプレーナ導波路内の、それぞれの接地および信号導体は対称ではないことである。この構成は、一般に、「不平衡（unbalanced）」構成と呼ばれている。中央信号導体４０の周りに大きな接地または参照電圧を配置することによって、電界を中央導体と接地または基準導体との間に領域に閉じ込め、それによって、波が伝播することのできる「導管（conduit）」が生成される。
【００１１】
コプレーナ導波路と異なり、コプレーナストリップ線路は、対称型または平衡型の２導体デバイスである。図３Ａ、３Ｂは、距離Ｓだけ隔てられた２つの実質的に同一の平行導体１００Ａ，１００Ｂで構成された理想化無限コプレーナストリップ線路１００の一例を、異なる視点の図で示している。特に、図３Ａは、導体１００Ａ、１００Ｂの横断面を示しており、これらは、例えば、基板１０３上の誘電体層１０１の上方に配置された金属線路とすることができる。図３Ｂは、基板上に配置された導体を見下ろす、上面図である（図３Ａの横断面図は、図３Ｂにおける一点鎖線3A−3Aに沿った断面である）。
【００１２】
図３Ａおよび３Ｂから容易に観察されるように、コプレーナストリップ線路１００の幾何学形状は、図２Ａ、２Ｂに示すコプレーナ導波路５０のそれと顕著に異なっている。特に、コプレーナ導波路５０は、横断面に３つの導体を含むのに対して、コプレーナストリップ線路１００は２つの導体だけを含む。さらに、それぞれ異なる幅を有してもよいコプレーナ導波路の接地導体２０Ａ、２０Ｂおよび中央信号導体４０とは異なり、コプレーナストリップ線路の導体１００Ａ、１００Ｂは、図３Ａ、３Ｂに示すように、実質的に同じ幅Ｗ３を有する。ここでも、コプレーナストリップ線路における、このような実質的に同一の平行導体の配列は、一般に、対称構成または「平衡」構成と呼ばれる。そのような対称または平衡の２つの導体構成によって、以下にさらに詳細を示すように、コプレーナストリップ線路上の差分信号（differential signals）が容易にサポートされる。対照的に、コプレーナ導波路の非対称または不平衡の構成は、差分信号をサポートせず、単に「シングルエンド型（single-ended）」信号（すなわち、接地電位を基準とする信号）だけをサポートする。
【００１３】
従来からある多くの他のマイクロ波応用において、本質的にシングルエンドまたは不平衡のマイクロ波デバイスが普及しているために、コプレーナ導波路実装は、一般に、回路接続構造として好ましいものであった。また、コプレーナ導波路は、一般に、コプレーナストリップ線路よりも、大幅に損失が少ないと思われており、特に、マイクロ波周波数における基板への信号損失についてそうである。したがって、歴史的にいって、高周波マイクロエレクトロニクスデバイスに関する関連文献の多くが、コプレーナストリップ線路ではなく、非常に多くコプレーナ導波路を対象としている。コプレーナ導波路は、一般に、直列および並列（shunt:シャント）の能動型および受動型の回路構成要素の両方と容易に統合されると考えられている。さらに、コプレーナ導波路導体の寸法は、回路構成要素リード線幅に合わせて簡単に変えることによって、その他デバイスとの接続を容易にするとともに、同時に、相互接続されるデバイスと整合性のある、コプレーナ導波路に対する所望の特性インピーダンスを維持することができる。しかしながら、１つのトレードオフは、コプレーナ導波路は、中央信号導体の側面に位置する（flanking）、比較的幅の広い、複数の接地導体のために、大きなスペースをとることである。
【００１４】
コプレーナ導波路とコプレーナストリップ線路の両方の様々な特性を、抵抗、インダクタンス、コンダクタンスおよびキャパシタンスなどの、電気回路理論に関する一般概念を使用して、少なくともある程度まで、モデル化することができる。しかしながら、波動ベース構造は、一般に、通常の電気ネットワークとは１つの本質的特徴において異なり、それは、動作周波数に対する大きさである。例えば、電気ネットワークの物理的寸法は、動作周波数に対応する波長よりもはるかに小さいが、これに対して、導波路および伝送線路に基づくデバイスの大きさは、通常、デバイスの動作周波数に対応する波長のかなりの割合となり、多数波長の長さになることさえある。したがって、抵抗、インダクタンス、コンダクタンスおよびキャパシタンスに関する要素は、一般電気回路において、集中パラメータ（lumped parameter）を有する個別構成要素（discrete component）として記述できるが、伝送線路および導波路は、その代わりに伝送線路／導波路の長さ全体にわたって分布する回路パラメータによって記述しなくてはならない。
【００１５】
上記のことを考慮すると、図４Ａおよび図４Ｂは、電気回路概念に基づく、分布「線路パラメータ」（distributed "line parameter"）を含む、２つの異なる理論的伝送線路／導波路モデルを示している。特に、図４Ａは、（図２および２Ｂに示すコプレーナ導波路５０に適用可能な）「シングルエンド型」モデル３０を示し、図４Ｂは、（図３Ａ、３Ｂに示すコプレーナストリップ線路１００に適用可能な）「差分」モデル３２を示す。
【００１６】
図４Ａ、４Ｂのモデルにおいて、パラメータｚは、波動伝播の方向における、伝送線路／導波路の長さに沿った距離を示す（ここで、ｄｚは差分長を表す）。回路ベース線路パラメータは、図４Ａ、４Ｂに、単位長さ当たり抵抗Ｒ、単位長さ当たりインダクタンスＬ、単位長さ当たりコンダクタンスＧ、単位長さ当たりキャパシタンスＣとして示してあり、ここでＲおよびＬは直列要素であり、ＧおよびＣは並列要素である。図４Ｂにおいて、直列要素ＲおよびＬによる値は、やはりモデルの「差分」特性を示すために、モデル３２の２つの同一の導体（例えば、Ｒｄｚ／２およびＬｄｚ／２）の間で分割されている。
【００１７】
コプレーナ導波路またはコプレーナストリップ線路を特徴づけるのに用いることのできる、線路パラメータＲ、Ｌ、Ｇ、Ｃは、コプレーナストリップ線路またはコプレーナ導波路を製造するのに使用される、材料のタイプ（例えば、誘電体、基板、および金属の構成要素）およびコプレーナストリップ線路またはコプレーナ導波路配列に関連する様々な寸法（例えば、導体の幅および厚さ、導体間の間隔、誘電体層の厚さ、その他）から直接的に得られる。より具体的には、所与の構造に関係する材料および寸法によって、一般に、構造と関係する様々な物理的性質、例えば有効誘電率εｅｆｆ、透磁率μ、および様々な損失係数などが決まり、それらに線路パラメータＲ、Ｌ、ＧおよびＣは基づいている。
【００１８】
ここでも理解すべきことは、図４Ａ、４Ｂに示すように、線路パラメータＲ、Ｌ、ＧおよびＣは離散的または集中的ではなく、コプレーナストリップ線路またはコプレーナ導波路の全長に沿って一様に分布していることである。また、理解すべきことは、Ｒは導体の単位長さ当たりのＡＣ抵抗（すなわち、「直列」抵抗）であるのに対して、Ｇは、導体を相互に、および基板から隔てる誘電体媒体による単位長さ当りのコンダクタンス（すなわち、「並列（shunt）」抵抗(シャント抵抗)）であることである。
【００１９】
コプレーナストリップ線路またはコプレーナ導波路の分布する、抵抗、コンダクタンス、インダクタンスおよびキャパシタンスによって、必然的に、所与の実装形態に固有の周波数特性を生じる。例えば、インダクタンスとキャパシタンスの全体エネルギー貯蔵関数は、インダクタンス／キャパシタンスと関連する抵抗／コンダクタンスに基づく、周波数依存性を有する。所与の伝送線路（または導波路）構成を含む、周波数依存性システムの周波数応答を特徴づける１つの一般的なパラメータは、通常は文献においてはＱの記号で示される、「品質係数（quality factor）」である。
【００２０】
周波数依存性システムの品質係数Ｑは、一般に、システムのピーク周波数または共振周波数と、システムの周波数帯域幅の比（すなわち、システムの全周波数応答の半値点間の周波数範囲）として定義される。品質係数Ｑは、代替的に、システムに貯蔵される最大エネルギーと所与の期間内にシステムが失った合計エネルギーとの比と考えることもできる。前記のことを考慮すると、比較的大きなＱを有するシステムは、一般的に、そのシステムが、比較的少ないエネルギー損失で、所与の共振周波数に近い周波数をサポートする点において、「周波数選択的」と考えられる。対照的に、比較的小さなＱを有するシステムは、重要な周波数選好性を必ずしも有さず、いくぶん損失の多い（ｌｏｓｓｙ）システムと考えられる。
【００２１】
所与のコプレーナ導波路配設またはコプレーナストリップ線路配設の品質係数Ｑは、コプレーナ導波路またはコプレーナストリップ線路に沿った波動伝播に関連する様々なパラメータによって表すこともできる。再び、図３Ｂに示すコプレーナストリップ線路１００を参照すると、事例的な位置依存電圧Ｖ（ｚ）が、導体間に示されており、事例的位置依存性電流Ｉ（ｚ）が、導体中を流れるのを示してあり、ここでｚは波動伝播の方向に沿った距離を示す。コプレーナストリップ線路に沿った位置ｚの関数として電圧Ｖ（ｚ）は、
【数１】
で表され、ここでＶ０は波の振幅であり、量（２πｆｔ−βｚ）は、波の位相（ラジアン単位）を表し、これは時間ｔおよび空間ｚの両方に依存する。もちろんのこと、ｆは波の周波数、βは、β＝２π／λで定義される波の「位相定数」であり、本質的に、位相定数βは、各波長の移動距離に対して、波は２πラジアンの位相変化を生ずることを示す。最後に、αは、波が伝播するときの損失を表す減衰係数であり、これは波の全体振幅に影響を与える。すなわち、増大すると、より大きな損失を示し、相応して波の振幅Ｖ０は、ｅ−αｚの倍数で減少する。上述のように、品質係数Ｑは、位相定数βおよび減衰係数αによって表わし、比較的低損失の周波数依存システムに対しては、次式
【数２】
で近似することができる。
【００２２】
伝送線路および導波路の別の重要な特徴パラメータは、波動が伝送線路または導波路に沿って伝播する速度が関係する。特に、一般にνで表わされる、伝送線路または導波路の位相速度は、所与の媒体内における波動の周波数ｆと波長λとの間に、ν＝ｆλの関係をもたらし、その媒体の波動伝播の速度を表わす。したがって、所与の周波数ｆに対して、位相速度νが小さくなると、波長λは短くなる。位相速度νは、有効誘電率εｅｆｆおよび透磁率μなどのデバイスの特定の物理的特性から生ずる。図４Ａおよび４Ｂに示すにモデルに対して、位相速度は、単位長当りのインダクタンスＬおよび単位長当りのキャパシタンスＣによって、次式
【数３】
で表わすことができる。
【００２３】
回路寸法の減少は、改良型マイクロエレクトロニクスデバイス製造技術の重大な目標であり、文献においては、位相速度の低減を容易にする機能に基づく、マイクロ波デバイスの寸法低減に関して焦点が当てられてきた。ここでも、位相速度を低減すると、所与の動作周波数における対応する波長が減少することになる。共振器、発振器、インピーダンス整合ネットワーク、信号分配器および結合器、フィルタ、増幅器ならびに遅延などのデバイスを、伝送線路構成または導波路構成に基づいて実装することができる。上述のように、しばしば、そのようなデバイスの寸法は、ある所望の動作周波数範囲に対して、波長λと同等である。したがって、位相速度νを低下させることによって、より小型のデバイスを実現することができる。
【００２４】
このことに留意して、マイクロ波分野において、様々な「遅波（slow-wave）」構造が１９７０年代から研究されてきた。ここでも、これらの研究の多くは、モノリシックマイクロ波集積回路（ＭＭＩＣ）に関係し、これらには、所与の動作周波数または周波数範囲において位相速度および波長を低減し、それによってデバイス寸法を低減するように設計される特徴を組み入れたコプレーナ導波路が含まれる。遅波構造を実現するためのそのような特徴の一つには、「周期的負荷（periodically loaded）」コプレーナ導波路があり、この場合には、フローティング金属ストリップが３つのコプレーナ導波路導体の下方に周期的に配置され、かつ導体に直角方向に配向されている。フローティング金属ストリップの存在は、一般的には、伝播波動における電気的および磁気的エネルギーを空間的に分離すると考えられ、これによって、コプレーナ導波路の単位長さ当りキャパシタンスＣが増大することになる。関係式
【数４】
にしたがって、そのような単位長さ当りキャパシタンスＣが増大すると、小さな位相速度ν、したがって所要の周波数ｆにおいて小さな波長λを生じることになる。すなわち、これらの遅波特徴は、小型デバイスの製造を容易にすることができる。
【００２５】
コプレーナ導波路に基づく従来型遅波マイクロ波構造において、波長λが減少すると、関係式β＝２π／λに従って、対応する位相定数が増大する。しかしながら、関係式
【数５】
による、増大した位相定数βの品質係数Ｑに与える影響は、文献からは完全に明白ではなく、βの増大によるＱの増大は期待されるが、遅波特徴のコプレーナ導波路の損失に与える影響は明確ではない。いくつかの報告においては、フローティング金属ストリップを組み入れたコプレーナ導波路遅波構造のＱは、実際には、遅波構造の存在によって生じる損失αの増大によって、遅波構造を有さないコプレーナ導波路のそれよりも減少する可能性があることが示唆されている。したがって、ある種のコプレーナ導波路遅波構造において品質係数と位相速度との間にはトレードオフがある、すなわち、位相速度を低減して小型デバイスの実装を用にすることはできるが、より大きな損失が発生し、それによってデバイスの品質係数Ｑを低下させると思われる。
【００２６】
要約
本開示は、一般的にはコプレーナストリップ線路（ＣＰＳ）に基づく半導体デバイスに関わる様々な方法および装置に関する。
コプレーナ導波路（ＣＰＷ）は、おそらく、マイクロ波回路デバイスおよび構造などの分野において過去にはより大きな注目を集めていたが、出願人らは、様々なコプレーナストリップ線路（ＣＰＳ）構成によって、広範囲の応用のためのいくつかの有用な高速マイクロエレクトロニクスデバイスの製造を容易にすることができることを認識、理解した。
【００２７】
コプレーナ導波路とコプレーナストリップ線路の間のいくつかの差異について、図２Ａ、２Ｂ、３Ａ、３Ｂと関係して考察した。例えば、コプレーナストリップ線路は、横断面において２導体の配設であるが、コプレーナ導波路は、横断面において３導体の配設であり、通常、コプレーナストリップ線路よりも大幅に大きなスペースを必要とする。コプレーナストリップ線路の２導体配設は、導体の対称性のために、「平衡」構成であり、これと対照的に、コプレーナ導波路は、３つの導波路導体（すなわち、２つの幅広の導体と１つの幅の狭い導体）間の強い非対称性のために、「不平衡」構成である。
【００２８】
多くの回路応用に対して、おそらく、コプレーナストリップ線路とコプレーナ導波路の間の最も重要な差異は、コプレーナストリップ線路は、主として平衡構成のために、差分信号をサポートすることができるのに対して、コプレーナ導波路はそれができないことである。
信号が「ピックアップ」ノイズまたはその他の雑多なノイズによる汚染を受けやすい応用において、差分信号は、重要である。例えば、比較的長い距離にわたって、および／またはいくつかの信号またはその他の放射が存在する環境において転送される信号は、信号の完全性を害する、望ましくない歪みを受ける可能性がある。２つの導体を使用して差分方式で信号を移送することによって、両方の導体に沿って通常、ピックアップされるノイズを、（２つの導体のそれぞれの信号間の差分を観察することによって）差分信号を回復するときに、キャンセルすることができる。具体的には、導体上の通常モードノイズは、一方の導体上の信号から、他方の導体上の信号を差し引き、好ましくは差分信号だけを残すことによって、「除去（reject）」することができる。この概念は、通常、「同相除去（common-mode rejection）」と呼ばれる。
【００２９】
差分信号を簡単にサポートし、それによって不要なノイズを同相除去する、コプレーナストリップ線路の能力は、ふたたび図３Ａ、３Ｂを参照して、はっきりと観察することができる。特に、これらの図に示す、コプレーナストリップ線路１００において、２つの事実上同一の導体１００Ａ、１００Ｂのいずれも、信号接地またはその他の基準電位にある必要がなく、むしろ、コプレーナストリップ線路導体の両方が、それぞれ接地またはその他の電位を基準とする異なる信号を、それぞれに、かつ同時に搬送することができる。さらに、これらの導体は事実上、同一であり互いに近接しているので、それらはノイズピックアップにおいて、それらの環境に対して本質的に同じ反応をする。
【００３０】
対照的に、（図２Ａ、２Ｂに示すように）コプレーナ導波路は、「シングルエンド型」電気信号、すなわち接地電位を基準とする信号だけをサポートする。さらに、コプレーナ導波路は、通常、その信号導体と比較してその結合接地導体の寸法が大きいことから、本質的に不平衡である。したがって、コプレーナ導波路の導体は、ノイズピックアップにおいて、それらの環境に対して異なる反応をする。したがって、コプレーナ導波路は、差分信号を容易にはサポートせず、コプレーナ導波路に基づくデバイスは、コプレーナストリップ線路によって得られるノイズ低減能力を利用することができない。もちろん、コプレーナストリップ線路も、その２つの導体の内の一方が、接地またはその他の基準電位にあるように構成することができる。しかしながら、コプレーナストリップ線路の、差分信号をサポートする能力によって、コプレーナストリップ線路構成は、多くの回路用途に対して、コプレーナ導波路構成よりも著しく望ましいものとなる。
【００３１】
前記のことを考慮すると、以下に開示するいくつかの態様は、いくつかの異なるマイクロエレクトロニクスデバイスの実装を容易にする、様々な機能を組み入れた、コプレーナストリップ線路に関係する。本開示によるコプレーナストリップ線路を組み入れることのできるデバイスの例としては、それに限定はされないが、インピーダンス整合デバイス、電力結合および電力分割用デバイス、遅延器、共振器、発振器、フィルタ、増幅器、ミクサ、その他があり、またそのようなデバイスのＣＭＯＳ方式実装も含まれる。いくつかの事例的態様において、サイン波信号源、より具体的には定常正弦波発振器が、本開示による様々なコプレーナストリップ線路構成に基づいて実装される。
【００３２】
以下にさらに考察するいくつかの態様は、結果として得られるデバイスの品質係数Ｑを劇的に増大させる、コプレーナストリップ線路実装の様々な機能に関する。例えば、そのような態様の様々な観点において、品質係数Ｑの２０倍またはそれ以上の向上が、シリコン基板ならびに、その他の基板上で製造されるコプレーナストリップ線路デバイスに対して実現することができる。そのような向上は、そのような実装に基づく様々な回路デバイス（例えば、共振器、発振器）の性能の改善に、顕著かつ有利に寄与する。一態様においては、品質係数Ｑの向上が達成されるとともに、同時に、デバイス内を伝播する１つまたは２つ以上の波動の位相速度が低下し、それによって小型デバイスの製造が容易になる。さらに別の態様においては、テーパー付きコプレーナストリップ線路構成（tapered coplanar stripline configuration）によって、位置依存線路パラメータが得られ、これを利用して顕著な高Ｑデバイスを達成することができる。
【００３３】
例えば、本発明の一態様は、互いに平行であり、かつ実質的に第１の方向に沿って配向されている、第１の導体および第２の導体のみを含む、コプレーナストリップ線路（ＣＰＳ）を備える、装置を目的とする。この態様の装置は、コプレーナストリップ線路に近接して配置された、複数の直線状導電ストリップをさらに含む。この複数の直線状導電ストリップは、本質的に互いに平行であり、実質的に第１の方向に直角の第２の方向に沿って配向されている。この態様の一観点においては、この装置はシリコン基板をさらに含み、このシリコン基板の上に、少なくとも１つの誘電体、複数の直線状導電ストリップ、およびコプレーナストリップ線路が配置されている。別の観点においては、この装置は、約１Ｇｈｚから６０Ｇｈｚ以上の範囲の周波数を有する、コプレーナストリップ線路上の少なくとも１つの信号をサポートするように構成されている。さらに別の観点においては、コプレーナストリップ線路および複数の直線状導電ストリップは、約１Ｇｈｚから６０Ｇｈｚの範囲における少なくとも１つの周波数に対してこの装置が少なくとも３０の品質係数Ｑを有するように、配設される。
【００３４】
本発明の別の態様は、少なくとも１つの差分信号を移送する方法であって、少なくとも１つの差分信号を、実質的に第１の方向に沿って配向され、かつ複数の直線状導電ストリップに近接して配置された、コプレーナストリップ線路を介して移送する行為を含み、前記複数の直線状導電ストリップは、本質的に互いに平行であって、かつ第１の方向に直角な第２の方向に実質的に沿っている、前記方法を目的とする。
【００３５】
本発明のさらに別の態様は、単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＣが、コプレーナストリップ線路に沿った位置の、不連続関数または連続関数となるように構成された、コプレーナストリップ線路を目的としている。この態様の一観点においては、コプレーナストリップ線路導体間の間隔および導体それ自体の幅が、コプレーナストリップ線路に沿って変化する、テーパー付きコプレーナストリップ線路構成が実装される。この態様の一観点においては、そのようなテーパー付き構成は、コプレーナストリップ線路の長さに沿って線路パラメータＲ、Ｇを有効に変えるとともに、同時に、コプレーナストリップ線路の一様な特性インピーダンスを実質的に維持して、局所反射を回避する。
【００３６】
本発明の別の態様は、第１の導体および第２の導体を含むテーパー付きコプレーナストリップ線路を含む装置であって、該第１および第２の導体が実質的に第１の方向に沿って配向されており、前記第１および第２の導体の間の空所および前記第１および第２の導体の幅が、コプレーナストリップ線路の長さに沿って変化する、前記装置を目的とする。この態様の装置は、テーパー付きコプレーナストリップ線路に近接して配置された複数の直線状導電ストリップをさらに含む。この複数の直線状導電ストリップは、本質的に互いに平行であるとともに、実質的に前記第１の方向に直角な第１の方向に沿って配向されている。
【００３７】
本発明の他の態様は、一般的に、コプレーナストリップ線路に基づく定常正弦波発振器を実装する、様々な方法および装置を目的としている。
例えば、本発明の一態様は、周波数ｆ０を有する少なくとも１つの電圧定常波を生成するように構成された、１／４波長（λ／４）コプレーナ定常波発振器（ＳＷＯ）を目的としている。この態様のＳＷＯはコプレーナストリップ線路を含み、このコプレーナストリップ線路は、２つの導体を含むとともに、１／４波長（λ／４）に等しいか、またはほぼ等しい長さＬを有しており、λは、少なくとも１つの電圧定常波を構成する波動の位相速度によって周波数ｆ０に関係づけられる。このＳＷＯは、コプレーナストリップ線路の第１端の両導体間に配置された、少なくとも１つの増幅器をさらに含み、該２つの導体は、コプレーナストリップ線路の第２端において互いに連結されて、短絡回路を形成している。
【００３８】
この態様の一観点において、ＳＷＯは、モード制御技術を使用して、高い周波数における正弦波性能を低電力消費で最適化するように構成されている。特に、この態様の一観点において、ＳＷＯは、コプレーナストリップ線路の長さに沿って異なるゲインを有する複数増幅器を利用する、専用分布増幅方式（tailored distributed amplification scheme）を使用する、本質的に単一モードデバイスとして構成されている。この態様のさらに別の観点においては、増幅器の異なるゲインは、コプレーナストリップ線路に沿った増幅器のぞれぞれの位置における、所望のモードの予期される振幅に少なくとも部分的に基づいていることにおいて、「振幅依存」である。
【００３９】
より一般的には、本発明の一態様は、コプレーナストリップ線路上に少なくとも１つの電圧定常波を生成する方法であって、コプレーナストリップ線路に沿って変化するように振幅を分布させて、コプレーナストリップ線路損失を克服する行為を含む、前記方法を目的としている。本発明の別の態様は、コプレーナストリップ線路上に少なくとも１つの電圧定常波を生成する方法であって、前記少なくとも１つの電圧定常波の発振モードを制御する行為を含む、前記方法を目的としている。これらの態様の様々な観点において、振幅依存分布増幅を利用して、低損失単一モード動作を促進することができる。
【００４０】
本発明の別の態様は、コプレーナストリップ線路構成を利用するＳＷＯであって、前記コプレーナストリップ線路に近接して配置された、複数の直線状導電ストリップを含む、前記ＳＷＯを目的としている。前記複数の直線状ストリップは、本質的に互いに平行であり、実質的に、前記第１の方向に直角の第２の方法に沿って配向されている。この態様の一観点において、コプレーナストリップ線路導体および複数の直線状導電ストリップは、品質係数向上と、コプレーナストリップ線路導体上の電圧定常波の成分の位相速度低減とを実現するために、相互に配設される。
【００４１】
本発明の別の態様は、テーパー付きストリップ線路構成を利用して、ＳＷＯによる電力消費を大幅に低減する、ＳＷＯを目的としている。この態様の一観点においては、ＳＷＯの構成は、低単長さ当りコンダクタンス（低Ｇ）のコプレーナストリップ線路領域が、最大電圧振幅が期待される箇所、またはその近傍の箇所に配置され、それによって基板への電力消費が減少するようにされる。さらに、別の観点では、低い単位長さ当り抵抗（低Ｒ）のコプレーナストリップ線路領域が、最大電流が期待される箇所、またはその近傍の箇所に配置され、それによって伝送線路それ自体からの電力消費（すなわち、直列損失）が低減される。
【００４２】
本発明の別の態様は、コプレーナストリップ線路ＳＷＯであって、専用分布増幅方式、コプレーナストリップ線路の近傍に配置された複数の直線状導電ストリップ、およびテーパー付きコプレーナストリップ線路構成の内の１つまたは２つ以上を利用し、それによってモード制御を実現して、発振器の全電力消費を低減する、前記コプレーナストリップ線路ＳＷＯを目的とする。
さらに別の態様において、ＳＷＯは、周波数調整可能性を備えて構成され、この周波数調整可能性は、さらに電力消費を低減し、同時に発振器周波数の有効な調整を容易にするように最適化される。例えば、本発明の一態様は、コプレーナストリップ線路上の少なくとも１つの電圧定常波の周波数を制御する方法であって、少なくとも１つの周波数制御デバイスを、前記少なくとも１つの電圧定常波の最大振幅と、前記少なくとも１つの電圧定常波のゼロ電圧ノードとの間のほぼ中間点にある位置に、コプレーナストリップ線路に沿って配置する行為を含む、前記方法を目的とする。
【００４３】
本発明の別の態様は、リング共振器コプレーナストリップ線路実装に基づく、閉ループ（例えば、円形）ＳＷＯを目的とする。特に、この態様のＳＷＯは、２つの導体を有する閉ループコプレーナストリップ線路、および第１の場所に前記２つの導体の間に配置された、少なくとも１つの増幅器を含む。この２つの導体は、第１の場所と異なる第２の場所で互いに接続されて、前記少なくとも１つの電圧定常波に対するゼロ電圧ノードをもたらす。この態様の様々な観点において、専用分布増幅方式、コプレーナストリップ線路に近接して配置された複数の直線状導電ストリップ、およびテーパー付きコプレーナストリップ線路構成の内の１つまたは２つ以上を、閉ループ構造と共に使用することができる。別の観点においては、発振器内に重大な損失が含まれるのを回避するように特定の共振器トポロジを使用して、コプレーナストリップ線路導体の交差結合を含む、特定の増幅器構成を利用して、単一モード動作が容易化される。
【００４４】
前記の概念のすべての組合せおよび以下により詳細に考察する追加の概念は、本明細書において開示する発明の主題事項の一部として企図するものであることを認識すべきである。特に、本開示に添付のクレームの発明事項のすべての組合せは、本明細書において開示される発明主題事項の一部として企図するものである。
【００４５】
詳細な説明
添付の図面は、拡大縮小するために製図することを意図したものではない。図面において、様々な図に示されている、同一またはほぼ同一の構成要素のそれぞれは、同一の番号で表わしてある。分かりやすくするために、すべての図面において、すべての構成要素にラベル付けすることはしていない。
上記の要約に考察したように、本開示の様々な態様は、コプレーナスプリット線路（ＣＰＳ）に基づく半導体デバイスに関する方法および装置を目的としている。本出願人らは、多様なコプレーナストリップ線路構成によって、多数の応用に対する、いくつかの有用な高速マイクロエレクトロニクスデバイスを形成することができることを認識、理解した。本開示による様々な概念を組み入れたＣＰＳベースデバイスの例としては、それに限定はされないが、インピーダンス整合デバイス、電力結合および分割用のデバイス、遅延器、共振器、発振器、フィルタ、増幅器、ミクサ、その他があり、そのようなデバイスのＣＭＯＳベース実装も含まれる。
【００４６】
一般に、本発明の様々な態様によるストリップ線路実装に基づく高速マイクロエレクトロニクスデバイスは、約１ＧＨｚから約１００ＧＨｚまでの範囲における差分信号をサポートすることができるが、本開示はこれらの点において限定されないことを理解すべきである。例えば、本明細書に開示された概念に基づくいくつかの実装においては、デバイスは、多様な周波数範囲で動作するように構成して、シングルエンド信号または差分信号のいずれもサポートすることができる。
【００４７】
以下にさらに詳しく考察する態様において、ＣＰＳベースデバイスには、結果として得られるデバイスの品質係数Ｑを劇的に増大させる様々な機能を組み入れることができる。さらに、品質係数Ｑの向上を達成するとともに、同時にデバイス中を伝播する１つまたは２つ以上の波動の位相速度を低減し、それによって比較的小型のデバイスの製造を容易にすることができる。
以下に続く節では、様々なデバイスにおいて汎用可能な本開示による、異なるコプレーナストリップ線路構成に関する態様を、最初に提示する。この開示のその後の節では、定常波発振器（ＳＷＯ）の例を含めて、様々なコプレーナストリップ線路構成に基づくデバイスのいくつかの具体例を挙げる。本明細書において考察する実施例は、本開示の基礎となるいくつかの顕著な概念を示すことを一義的な目的とするものであること、および本発明は、本明細書において考察するいずれの実装形態またはいずれの特定の実施例にも限定されないことを理解すべきである。
【００４８】
Ｉ．浮遊導体配列（floating conductor arrays）を備えるコプレーナストリップ線路
図５Ａおよび図５Ｂは、それぞれ、本発明の一態様による、コプレーナストリップ線路構成に基づく、装置６０の実施例を示す、斜視図および横断面図である。図５Ａの上左隅に、ｘ軸３６、ｙ軸３８およびｚ軸３４を含む座標系が、装置６０の斜視図の全体方向を示しており、同様に図５Ｂでは、上左隅のｙ軸３８およびｚ軸３４が、横断面図がｘ軸３６に平行な方向に沿っていることを示している。
【００４９】
図５Ａに示すように、この装置は、本質的に互いに平行で、実質的にｚ軸３４に平行な第１の方向に沿って配向された、第１の導体１００Ａおよび第２の導体１００Ｂを有する、コプレーナストリップ線路１００を含む。装置６０は、また、コプレーナストリップ線路１００に近接して配置された本質的に直線状の導電ストリップの配列６２を含む。配列６２を構成する直線状導電ストリップは、本質的に互いに平行であり、配列６２は、実質的に、第１の方向に直角である第２の方向に沿って配向されている。この態様の一観点においては、図５Ａに示すように、第２の方向は、本質的にｘ軸３６に平行、すなわちコプレーナストリップ線路１００がそれに沿って配向されている第１の方向と直交している。図５Ａ、５Ｂに示す配列に描かれている導電ストリップの数は、一義的に説明の目的のものであり、本発明は、配列６２における導電ストリップのいかなる特定の数にも限定されないことを理解すべきである。
【００５０】
同様に図５Ａ、５Ｂの両方に示してあるように、装置６０は、少なくともコプレーナストリップ線路１００と導電ストリップの配列６２との間に配置された、少なくとも１つの誘電体１０１、ならびに該誘電体、前記導電ストリップの配列、およびコプレーナストリップ線路がその上に配置された基板１０３を含む。この態様の一観点においては、誘電体１０１はシリコン酸化物とすることができるが、本発明はこの点において限定されるものではなく、その他の誘電体を様々な実装形態で使用することができる。この態様の別の観点においては、基板１０３はシリコンとすることができる。しかしながら、このときも本発明はこの点において限定されるものではなく、他の基板（例えば、ＧａＡｓ、ＳｉＧｅ、その他）を様々な実装形態において使用することができる。図５Ｂを参照すると、この態様の別の観点によれば、コプレーナストリップ線路１００（図５Ｂの視野ではそれの導体１００Ｂだけが見える）が第１の面６４に配置され、直線状導電ストリップの配列６２が、第１の面と本質的に平行な第２の面６６に配置され、その結果、第１の面および第２の面の両方に対する垂線６５が、コプレーナストリップ線路の一方の導体および配列６２の少なくとも１つの導電ストリップの両方を通過するのがわかる。
【００５１】
図５Ａ、５Ｂに示す態様の装置６０の別の観点によれば、この装置は、一般に、約１ギガヘルツ（ＧＨｚ）から約１００ＧＨｚの範囲にある周波数を有する、コプレーナストリップ線路上の少なくとも１つの信号をサポートするように構成されている。より具体的には、この装置は、約１０ＧＨｚから６０ＧＨｚの範囲にある周波数を有する、コプレーナストリップ線路上の信号をサポートするように構成することができる。様々な実装形態において、差分信号（またはシングルエンド信号）を、コプレーナストリップ線路の導体１００Ａ、１００Ｂに沿って移送し、その間に、直線状導電ストリップの配列を、導体１００Ａ、１００Ｂに対して浮遊電位（floating electric potential）に維持することができる。以下にさらに詳細に考察するように、浮遊導体配列６２がコプレーナストリップ線路１００に近接している結果として、装置の品質係数Ｑが、配列６２を備えない従来型コプレーナストリップ線路（例えば、図３Ａ、３Ｂを参照）において一般的に観察されるそれに対して、劇的に増大する。
【００５２】
例えば、図５Ａ、５Ｂの態様の一観点において、コプレーナストリップ線路１００および直線状導電ストリップの配列６２の配設は、装置の品質係数Ｑが、約１ＧＨｚから少なくとも６０ＧＨｚの範囲の少なくとも１つの周波数に対して少なくとも３０となるようにされている。別の観点においては、コプレーナストリップ線路および直線状導電ストリップの配列の配設は、装置の品質係数Ｑが、約１ＧＨｚから少なくとも６０ＧＨｚの範囲の少なくとも１つの周波数に対して、少なくとも５０となるようにされている。さらに別の観点では、コプレーナストリップ線路および直線状導電ストリップの配列の配設は、装置の品質係数Ｑが、約１ＧＨｚから少なくとも６０ＧＨｚの範囲の少なくとも１つの周波数に対して、少なくとも７０となるようにされている。以下にさらに詳細に考察するように、前記の特性を達成することは、少なくとも部分的には、装置の様々な構成要素の特有の寸法、構成要素間の特有の間隔、および装置に使用する材料のタイプを選択することによっている。
【００５３】
この態様のさらに別の観点によれば、図５Ａ、５Ｂの装置６０における浮遊導体配列６２の存在によって、デバイス中を伝播する１つまたは２つ以上の波動の位相速度が減少する結果ともなり、それによって比較的小型のデバイスの製造が容易になる。このような浮遊導体配列の「遅波（slow wave）」効果は、その他の構造と関係して知られており、このような構造においては、そのような浮遊導体による導波路または伝送線路への周期的負荷によって、伝播中の波動（複数を含む）における電気的および磁気的エネルギーが空間的に分離されるものと一般的に考えられている。そのような電気的および磁気的なエネルギーの分離の結果として、その構造の単位長さ当りキャパシタンスＣが増大する。関係式
【数６】
に従って、そのように単位長さ当りキャパシタンスＣが増大した結果として、位相速度νは小さくなり、したがって所与の信号周波数ｆにおいて波長λが小さくなる。
【００５４】
装置６０におけるＱ向上効果および位相速度低減効果の両方の考察を容易にするために、ある数の様々な構成要素の寸法および構成要素間の間隔に加えて、装置に使用される材料のいくつかの物理的特性（例えば、誘電率εおよび導電率σ）を、図５Ａおよび図５Ｂに示してある。
例えば、コプレーナストリップ線路１００についてｘ軸３６に平行な方向に沿った、第１および第２の導体１００Ａ、１００Ｂのそれぞれの幅６８を、図５ＡにＷの記号で示してある。同様に、第１と第２の導体の間の間隔７０または距離を、Ｓの記号で示してある。それに応じて、コプレーナストリップ線路１００の全体幅の寸法７２を図５Ａに記号Ｄで示してあり、ここでＤ＝２Ｗ＋Ｓである。ｙ軸３８に平行な方向に沿った、導体１００Ａ、１００Ｂのそれぞれの厚さ７４を、図５Ａ、５Ｂの両方にｔｃｐｓの記号で示してある。最後に、装置６０のｚ軸３４に平行な方向に沿った、コプレーナストリップ線路１００の全体長さ９６を、図５Ａ、５Ｂの両方に、ＬＣＰＳの記号で示してある。
【００５５】
直線状導電ストリップの配列６２について、ｘ軸に平行な方向に沿った、各ストリップの長さ７６を、図５ＡにｌＳで表わしてある。同様に、図５Ａ、５Ｂの両方に示してある、ｚ軸３４に平行な方向に沿った各ストリップの幅７８をｄＡで表わし、それに対して、（やはり、図５Ａ、５Ｂに示してある）配列の隣接するストリップ間の、この方向に沿った間隔８０をｄＢで表わしてある。配列６２のストリップのそれぞれに対する、ｙ軸に平行な方向に沿った厚さ８４を、図５Ａ、５Ｂの両方に、ｔｓｔｒｉｐで表わしてあり、これに対して、第１の面６４（この面内にコプレーナストリップ線路１００が存在する）と第２の面６６（この面内に配列６２が存在する）との間の、この方向に沿った距離８２を、ｄｓで表わしてある。
【００５６】
図５Ａ、５Ｂに示す装置６０の誘電体１０１および基板１０３について、第２の面６６と基板１０３の上部境界との間の、ｙ軸に平行な方向に沿った誘電体厚さまたは距離８６を、図５Ａ、図５Ｂの両方にｄｄｉｅで表わし、誘電体の誘電率９０をεｄｉｅで表わしてある。同様に、ｙ軸に平行な方向に沿った基板厚さまたは距離８８をｄｓｕｂで表わし、基板の誘電率９２をεｓｕｂで表わし、基板の導電率９４をσｓｕｂで表わしてある。
【００５７】
一般的に、上述のように、出願人らは、装置６０の様々な構成要素の特有の寸法、構成要素間の特有の間隔、および装置に使用される材料のタイプの選択によって、装置が有効に信号を搬送することのできる周波数範囲が決まるだけでなく、装置において実現されるＱ向上および位相速度低減の程度が決まることを、認識、理解した。特に、シミュレーションプロセスおよび経験的プロセスの両方によって、Ｑ向上および位相速度低減の一方または両方について、装置６０の全体構成、より具体的には配列６２の導電ストリップの長さｌｓ、幅ｄＡおよび間隔ｄＢに関して、多数の有用な一般則が確立されている。
【００５８】
例えば、図５Ａ、５Ｂの態様の一観点によれば、一般的に、大幅なＱ向上のための好ましい条件としては、配列６２の導電ストリップの長さｌｓおよびコプレーナストリップ線路１００の全体幅Ｄがほぼ等しい、構成が含まれる。より具体的には、一観点において、導電ストリップの長さｌｓがコプレーナストリップ線路の全体幅Ｄよりもわずかに大きい（例えば、約１０％以上まで）構造において、劇的なＱ向上が認められる。
【００５９】
その他の観点においては、大幅なＱ向上のための好適な条件としては、各導電ストリップの幅ｄＡと隣接する導電ストリップ間の間隔ｄＢとの少なくとも一方が、コプレーナストリップ線路の全体幅Ｄよりも大幅に小さい構成が挙げられる。より具体的には、好適なＱ向上構成としては、以下の条件の１つまたは２つ以上が認められる構成が挙げられる：幅ｄＡおよび間隔ｄＢが、コプレーナストリップ線路の全体幅Ｄよりも少なくとも１桁分小さい；導電線路の幅ｄＡおよび導電線路間の間隔ｄＢが、コプレーナストリップ線路の全体幅Ｄよりもほぼ１桁分小さい；および幅ｄＡおよび間隔ｄＢがほぼ等しい。
【００６０】
さらに他の観点によれば、好ましいＱ向上構成としては、以下の条件の１つまたは２つ以上が認められる構成が挙げられる：各導電ストリップの幅ｄＡと隣接する導電ストリップ間の間隔ｄＢの内の少なくとも一方が、コプレーナストリップ線路の全体長さＬＣＰＳよりも大幅に小さい；幅ｄＡおよび間隔ｄＢは、コプレーナストリップ線路の全体長さＬＣＰＳよりも少なくとも１桁分小さい；導電線路の幅ｄＡおよび導電線路間の間隔ｄＢが、コプレーナストリップ線路の全体長さＬＣＰＳよりもほぼ１桁分小さい；および幅ｄＡおよび間隔ｄＢがほぼ等しい。
【００６１】
図６Ａ、６Ｂ、６Ｃは、図５Ａ、５Ｂに示す装置６０に対する、上述の様々な寸法および間隔に対する様々な異なる値（すなわち、配列６２の導電ストリップの長さｌｓ、各導電ストリップの幅ｄＡ、および隣接する導電ストリップ間の間隔ｄＢ）を使用する、シミュレーション品質係数Ｑ（グラフの縦軸）対ＧＨｚで表わした信号周波数（グラフの水平軸）についてのある数のプロットを示す３つのグラフである。ここで理解すべきことは、図６Ａ、６Ｂ、６Ｃのグラフを得るためにシミュレートされた特定の構造は、単に事例であること、および本開示に従う様々な措置は、シミュレートされた事例に限定されないことである。このシミュレートされたデバイスおよびそれから生成された結果についての考察は、本明細書においては、一義的に、Ｑ向上のための事例的な好適な条件について、上述した概念のいくつかを説明するためのものである。
【００６２】
図６Ａ、６Ｂ、６Ｃのグラフに反映されるシミュレーションにおいて、図５Ａ、５Ｂに示す装置６０の基板１０３は、厚さｄｓｕｂが２５０ミクロン、誘電率εｓｕｂが１１．９、導電率σｓｕｂが１０ジーメンス／メートルのシリコンである。誘電体１０１は、厚さｄｄｉｅが５．１５５ミクロン、誘電率εｄｉｅが４．０であるシリコン酸化物である。コプレーナストリップ線路１００の導体１００Ａ、１００Ｂのそれぞれの幅Ｗは８０ミクロンであり、これら導体間の間隔Ｓは６０ミクロンであり、その結果として、コプレーナストリップ線路の全体幅Ｄは２２０ミクロンである。各導体１００Ａ、１００Ｂの厚さｔｃｐｓは０．９２５μであり、コプレーナストリップ線路と配列６２との間の間隔ｄｓは１．０ミクロンであり、各導電ストリップの厚さｔｓｔｒｉｐは０．６４ミクロンである。最後に、シミュレートされた装置の長さＬＣＰＳは４００ミクロンである。
【００６３】
図６Ａ、６Ｂ、６Ｃのグラフの結果となる、すべてのシミュレーションのための定数として前記の値を使用して、配列６２の導電ストリップの長さｌｓ、各導電ストリップの幅ｄＡ、および隣接する導電ストリップ間の間隔ｄＢを、それぞれその他と独立に変化させて、装置の品質係数Ｑに与える影響を観察した。以下の表１には、図６Ａ、６Ｂ、６Ｃのグラフの結果となるシミュレーションに使用される、これらのパラメータに対する様々な値を要約してあり、続いてグラフについてのより詳細な考察を行う。表１を参照して、図６Ａ、６Ｂ、６Ｃに示す各プロットは、シミュレートされた異なる装置を表わす。
【００６４】
【表１】
【００６５】
図６Ａは、それぞれ、導電ストリップが３つの異なる長さｌｓを有し、その一方で、幅ｄＡおよび間隔ｄＢは両方ともそれぞれ５ミクロンに一定に保持されている、装置を表わす３つのプロット１５０、１５２、１５４を示している。特に、プロット１５０は、（コプレーナストリップ線路の幅Ｄよりもわずかに長い）２４０ミクロンの長さｌｓを反映し、プロット１５２は、（コプレーナストリップ線路の幅Ｄよりも大幅に長い）４００ミクロンの長さｌｓを反映し、プロット１５４は、（コプレーナストリップ線路の幅Ｄよりも短い）１８０ミクロンの長さｌｓを反映している。
【００６６】
図６Ａのグラフから、ｌｓがコプレーナストリップ線路の幅Ｄにほぼ等しいか、わずかに長い、シミュレートされた装置において、３０ＧＨｚ近くの周波数で、約６５の最高品質係数Ｑが得られることがすぐにわかる。しかしながら、図９Ａと関連して以下にさらに考察するように、ここで理解すべきことは、図６Ａにおけるシミュレートされた装置のそれぞれは、同様の寸法および材料を使用するが、導電金属ストリップの配列６２を備えないコプレーナストリップ線路に基づく装置と比較して、顕著なＱ向上を達成することである。特に、配列６２を備えないそのようなデバイスの品質係数Ｑは、約５〜６０ＧＨｚの範囲の周波数範囲において１０より低い値に留まる（図９Ａのプロット１７６を参照）。したがって、（例えば、図５Ａ、５Ｂに示す）そのような装置に配列６２を追加すると、一般的に、導電ストリップの広範囲の異なる長さｌｓに対して、この周波数範囲の全体を通して顕著なＱ向上が得られる。
【００６７】
図６Ｂは、それぞれ、導電ストリップが４つの異なる幅ｄＡを有し、一方で、ストリップの長さｌｓは２４０ミクロンに一定に、ストリップ間の間隔ｄＢは５ミクロンに一定に保持されている、装置を表わす４つのプロット１５６、１５８、１６０、１６２を示している。特に、プロット１５６は、５ミクロンの（すなわち間隔ｄＢに等しい）幅ｄＡを反映し、したがってこのプロットは、図６Ａに示すプロット１５０と同一である。図６Ｂのプロット１５８は、（間隔ｄＢよりもはるかに小さい）１ミクロンの幅ｄＡを反映し、プロット１６０は、（間隔ｄＢの２倍の）１０ミクロンの幅ｄＡを反映し、プロット１６２は（間隔ｄＢよりもはるかに大きい）２０ミクロンの幅ｄＡを反映している。
【００６８】
図６Ｂのグラフからすぐに分かるように、幅ｄＡおよび間隔ｄＢの両方が、コプレーナストリップ線路１００の全体幅Ｄおよび長さＬＣＰＳよりもはるかに小さい、５ミクロンである、シミュレートされた装置において、３０ＧＨｚ付近の周波数において約６５の最高品質係数Ｑが得られる。しかしながら、ここでも理解すべきことは、図６Ｂのシミュレートされたデバイスのそれぞれは、（幅ｄＡが間隔ｄＢよりもはるかに大きい）プロット１６２によって表わされるデバイスを例外として、同様の寸法および材料を使用するが、導電ストリップの配列６２を備えないコプレーナストリップ線路に基づく装置と比較して、顕著なＱ向上（Ｑ＞１０）を達成することである（例えば、図９Ａのプロット１７６を参照）。図６Ｂのプロット１６２の場合には、間隔ｄＢと比較して大幅に大きい幅ｄＡのために、導電ストリップが、配列に類似するよりも、コプレーナストリップ線路の下方の導電プレートに類似し始めることになり、それによって、装置における損失が減少し、品質係数Ｑを向上させるという配列６２の役割が弱まる。
【００６９】
図６Ｃは、それぞれ、隣接する導電ストリップ間の４つの異なる間隔ｄＢを有する装置を表わす、４つのプロット１６４、１６６、１６８、１７０を示しており、一方で、ストリップの長さｌｓは２４０ミクロン一定、各ストリップの幅ｄＡは５ミクロン一定に保持されている。特に、プロット１６４は、５ミクロンの（すなわち、幅ｄＡに等しい）間隔ｄＢを反映し、プロット１６６は、（幅ｄＡの２倍の）１０ミクロンの間隔ｄＢを反映し、プロット１６８は、（幅ｄＡよりもはるかに大きい）２０ミクロンの間隔ｄＢを反映し、プロット１７０は、（幅ｄＡよりもはるかに小さい）０．５ミクロンの間隔ｄＢを反映する。
【００７０】
ここで理解すべきことは、図６Ｃのプロット１６４は、図６Ｂのプロット１５６および図６Ａのプロット１５０と同一である、すなわち幅ｄＡおよび間隔ｄＢの両方が５ミクロンであり、これらのプロットに対して、図６Ａ、６Ｂのシミュレーションにおいて３０ＧＨｚ付近の周波数で６５の最高Ｑが得られたことである。しかしながら、図６Ｃのグラフから、留意すべき興味深い点は、プロット１６６から、間隔ｄＢが１０ミクロン、幅ｄＡが５ミクロンであるシミュレートされた装置において、３０ＧＨｚ付近の周波数において、約７０のわずかに高い品質係数Ｑが得られることである。また、プロット１６６から注目すべき点は、この構成について、図６Ｃにおけるシミュレーションに対する最高Ｑとして７５が、約３５ＧＨｚの周波数において得られることである。
【００７１】
いかなる場合にも、図６Ｃのシミュレーションにおいて、幅ｄＡおよび間隔ｄＢの寸法の両方が、コプレーナストリップ線路１００の全体長さＤおよび長さＬＣＰＳよりはるかに小さい。また、図６Ｃのシミュレートされたデバイスのそれぞれは、同様の寸法および材料を有するが、導電ストリップの配列６２を備えないコプレーナストリップ線路に基づく装置（例えば、図９Ａのプロット１７６を参照）と比較して、顕著なＱ向上（Ｑ＞１０）を達成する。図６Ｃのプロット１７０の場合には、間隔ｄＢ（０．５ミクロン）と比較して大幅に大きい幅ｄＡ（５ミクロン）によって、劇的効果のいくぶん小さいＱ向上が生じるのは、やはり導電ストリップが、配列に類似するよりも、コプレーナストリップ線路の下方の導電プレートに類似し始め、それによって装置における損失を低減し品質係数Ｑを向上するという配列６２の役割が弱まるためである。
【００７２】
図７Ａ、７Ｂ、７Ｃは、それぞれグラフ６Ａ、６Ｂ、６Ｃのグラフに示すシミュレーションに対応する、「減速係数（slowing factor）」または位相速度減少（グラフの垂直軸）対ＧＨｚ単位の信号周波数（グラフの水平軸）のプロットを示す、３つのグラフである。特に、図７Ａのプロット１５０’、１５２’、１５４’は、図６Ａのプロット１５０、１５２、１５４と同一のシミュレーション条件（表１参照）に対応するのに対して、図７Ｂ、７Ｃのプロットは、図６Ｂ、６Ｃのプロットと同様に対応する。図７Ａ、７Ｂ、７Ｃのグラフにおいて、また本明細書の別の場所で考察したように、「減速係数」は、ｃ／νとして定義され、ここでｃは空気中での波動速度を表わし（すなわち、
【数７】
）、νは所与のシミュレートされたコプレーナストリップ線路に基づく装置内での位相速度を表わす。
【００７３】
図７Ａ、７Ｂ、７Ｃのグラフにおいて容易に観察されるように、表１に与えられる寸法に基づき、シミュレートされた装置のすべては、ある有意な程度の位相速度低減を示す。しかしながら、ここで興味深いことは、図７Ａ、７Ｂ、７Ｃのグラフにおいて最大程度の位相速度低減を示すプロット（すなわち、プロット１５２’、１５６’、および１７０’）は、すべての場合において、図６Ａ、６Ｂ、６Ｃのグラフにおいて最大程度のＱ向上を示すプロットに、必ずしも対応しないことである（例えば、図６Ａのプロット１５０と図７Ａのプロット１５０’とを比較のこと）。したがって、これらのグラフは、本開示による様々なＣＰＳベース装置を設計して、特定の用途に対して装置を「最適化する」際の、評価可能な程度の許容範囲を示している。言い換えると、本開示による装置の様々な構成要素のための具体的な寸法は、少なくとも部分的に、所与の応用における（位相速度低下に関係する）小型化および（品質係数Ｑに関係する）損失のそれぞれの重要性に基づいて、選択することができる。
【００７４】
ここでも、理解すべきことは、図６Ａ、６Ｂ、６Ｃ、７Ａ、７Ｂ、７Ｃのグラフを得るためにシミュレートされた特定の構造は単に事例に過ぎないこと、および本開示によう様々な装置は、これらの事例に使用される、その特定の材料および寸法に限定されないことである。しかしながら、要約すると、これらのシミュレーションは、全体的に、本発明の様々な態様によるコプレーナストリップ線路に基づく装置において、大幅なＱ向上および位相速度低減の両方が実現できることを実証している。また、これらのシミュレーションは、Ｑ向上および位相速度低減を認めることのできるような装置の構成に対する注目すべきガイドラインを与える。
【００７５】
図８は、本発明のさらに別の態様による装置６０Ａの（図５Ｂのそれと同様の）横断面を示す図である。図８において、装置６０Ａは、本質的に直線状導電ストリップの２つの配列６２Ａ、６２Ｂを含み、配列の一方６２Ａは第２の面６６に配置され、配列の別のもの６２Ｂは、第１の面６４および第２の面６６に本質的に平行な第３の面６７に配置されている。図８に示す態様の一観点によれば、配列６２Ａ、６２Ｂの導電ストリップは、交互して配設されており、それによって第１、第２および第３の面の垂線はいずれも、配列６２Ａの導電ストリップおよび配列６２Ｂの導電ストリップの両方は通過しない。図８の装置６０Ａに使用される複数の配列６２Ａ、６２Ｂは、一般的に、図５Ａ、５Ｂに示す装置６０と比較して、さらなる位相速度低減を容易にしながら、同時に、導電ストリップの配列（複数を含む）を備えないコプレーナストリップ線路に基づく装置と比較して、計測可能な程度のＱ向上を維持する。
【００７６】
図９Ａ、９Ｂは、図８の複数配列装置６０Ａ、図５Ａ、５Ｂの単一配列装置６０、および導電ストリップの配列（複数を含む）を備えない同様な寸法のコプレーナストリップ線路装置（例えば、図３Ａ、３Ｂを参照）に基づくシミュレーションの結果を比較する、それぞれ品質係数Ｑ対周波数）、および減速係数もしくは位相速度低減対周波数の、２つのグラフを示している。具体的には、図９Ａにおいて、プロット１７２は、単一配列装置６０に対するＱ対周波数のシミュレーション結果を表わし、プロット１７４は、複数配列装置６０Ａに対するＱ対周波数のシミュレーション結果を表わし、プロット１７６は、導電ストリップの配列（複数を含む）を備えないコプレーナストリップ線路装置に対するＱ対周波数のシミュレーション結果を表わす。図９Ｂにおいて、プロット１７２’は、単一配列装置６０に対する減速係数対周波数のシミュレーション結果を表わし、プロット１７４’は、複数配列装置６０Ａに対する減速係数対周波数のシミュレーション結果を表わし、プロット１７６’は、導電ストリップの配列（複数を含む）を備えないコプレーナストリップ線路装置に対する減速係数対周波数のシミュレーション結果を表わす。
【００７７】
図９Ａ、９Ｂのグラフにおいて、ここでも、図６Ａ、６Ｂ、６Ｃに表わすシミュレーションと関係して上述したものと同じ材料パラメータ（εｄｉｅ、εｓｕｂ、σｓｕｂ）および基板厚さｄｓｕｂを有する、シリコン基板およびシリコン酸化物誘電体が、すべてのシミュレートされた装置において使用されている。さらに、コプレーナストリップ線路寸法Ｗ、Ｓ、Ｄ、ＬＣＰＳ、ｔｃｐｓは、図６Ａ、６Ｂ、６Ｃに関係して上述したものと同一である。図９Ａおよび図９Ｂの単一配列装置および複数配列装置のシミュレーションに対して、各導電ストリップの長さｌｓは２４０ミクロン、各ストリップの幅ｄＡは５ミクロン、同一配列の隣接ストリップ間の間隔ｄＢは５ミクロン、各導電ストリップの厚さｔｓｔｒｉｐは０．６４ミクロンである。図８を参照すると、複数配列装置に対して、第１と第２の面の間と同様に、第２および第３の面の間の距離ｄｓは、１．０ミクロンであり、第３の面６７と基板１０３の境界との間の誘電体厚さｄｄｉｅは、３．５１５ミクロンである。
【００７８】
図９Ａですぐにわかるように、プロット１７４で表わされている、複数配列装置は、（プロット１７２で表わされている）単一配列装置と同程度の高い品質係数Ｑを達成はしないが、複数配列および単一配列の装置の両方とも、プロット１７６で表わされている、配列（複数を含む）を備えないコプレーナストリップ線路を基にする装置と比較して、ある有意なレベルのＱ向上を達成する。より具体的には、（本質的にシリコン基板上のコプレーナストリップ線路を表わす）プロット１７６は、約５ＧＨｚから６０ＧＨｚの間の周波数範囲のほとんどの部分に対して、Ｑは１０より大幅に低いままであるのに対して、プロット１７２、１７４は、この周波数範囲のほとんどに対して、Ｑは１０より大幅に高いままである。
【００７９】
図９Ｂにおいてすぐにわかるように、プロット１７４’で表わされている複数配列装置は、プロット１７２’で表わされている単一配列装置よりも、大幅に高い減速係数または位相速度低減を達成する。しかしながら、ここでも、単一配列装置および複数配列装置の両方とも、プロット１７６’で表わされている、配列（複数を含む）を備えないストリップ線路に基づく装置と比較して、大幅な位相速度低減を達成する。
【００８０】
さらに別の態様においては、異なる数および配設の導電ストリップの複数配列を、コプレーナストリップ線路と一緒に使用して、Ｑ向上と位相速度低減の一方または両方を促進することができる。
【００８１】
例えば、図１０は、本質的に直線状導電ストリップの３つの配列６２Ａ、６２Ｂ、６２Ｃを使用する、本発明の一態様による装置６０Ｂの横断面（図５Ｂおよび図８のそれと類似する）を示している。図１０の装置６０Ｂは、図１０では第１の面６４、第２の面６６および第３の面６７に平行な第４の面６９に配置された、配列６２Ｃを追加したことを除いて、図８に示すものと実質的と類似している。図１１は、本発明の一態様によるさらに別の装置６０Ｃの斜視図（図５Ａのそれと類似する）を示しており、この装置は、導電ストリップの２つの配列６２Ａ、６２Ｄを使用し、配列６２Ａ、６２Ｄは、コプレーナストリップ線路１００の下方および上方にそれぞれ配置されている。図１１の態様の異なる観点によれば、配列６２Ａ、６２Ｄの一方の個々の導電ストリップは、配列６２Ａ、６２Ｄの他方の対応するストリップを垂直整列（すなわち、ｙ軸に沿って）に配設するか、または代替的に、それらの配列の個々のストリップを交互に（例えば、図８、１０に示す複数配列配設と同様に）配設することができる。その他の態様においては、１つまたは２つ以上の導電ストリップの配列を、様々な方法で、コプレーナストリップ線路１００の上方および／または下方に配設することができる。
【００８２】
ＩＩ．コプレーナストリップ線路定常波発振器
様々な異なるデバイスに汎用的に使用することのできる、本開示によるコプレーナストリップ線路構成の様々な概念について考察したが、定常波発振器に基づく、本発明のその他の態様による例示的コプレーナストリップ線路デバイスを次に提示する。ここで理解すべきことは、以下に詳細に考察する異なる態様によれば、本発明による定常波発振器の構成は、節１に上述したように、導電ストリップの１つまたは複数の配列を備えても、また備えなくてもよいことである。
【００８３】
ａ．背景
通信システムに加えて、その他の多数の応用の、最も基本的で普遍的な構成単位の１つは、発振器である。本質的に、すべての通信システムは、ある点において、様々な通信関係機能を促進するのに基準発振器を必要とする。その結果として、高周波方式における発振器設計は、関心の高い領域である。特に、システム周波数が劇的に増大するときに、考慮する必要のある電磁気波動効果によって、様々な伝送線路に基づく高周波発振器設計における高い関心が生じている。
【００８４】
伝送線路実装に基づく様々なタイプの発振器が、従来から、ギガヘルツ（ＧＨｚ）領域の高周波クロック信号を生成するのに使用されている。これらの従来型技法の多くは、重大な伝播遅延誘発位相シフトを生ずることなく集積回路システム全体に、大域的に配布することのできる、本質的に方形波のクロック信号を生成することを究極の目的としている。より具体的には、これらの技法の全般的なねらいは、システム全体を通して事象の正しい順序を保存して、システム全体にわたって伝播させることのできる、低クロックスキュー（clock skew）かつ低クロックジッター（clock jitter）の大域クロック信号を生成することである。伝送線路実装に基づく、進行波発振器（ＴＷＯ：traveling wave oscillator）および定常波発振器（ＳＷＯ：standing wave oscillator）の両方が、そのような目的に使用されてきた。
【００８５】
定常波は、そのような波動の固有の特性が理由で、本開示に関係して特に関心の対象である。定常波は、同一の振幅と周波数を有して、反対方向に進行する２つの波動が相互作用するときに形成される。伝送線路に沿ったある位置において時間とともに変化する振幅と位相とを有する、進行波と異なり、定常波は、伝送線路に沿ったある位置において一定の振幅と位相を有し、この振幅は線路に沿った位置によって正弦波状に変化する。電圧定常波を生成する通常の方法は、入力波を伝送線路に送り込み、短絡回路などの損失なしの終端器によってそれを反射して戻す方法である。しかしながら、伝送線路導体それ自体による損失（例えば、Ｒによる「直列」損失およびＧによる「並列」損失）によって、通常、入力波と反射波との間に振幅不一致が生じ、その結果として、定常波に歪みを与える残留進行波が生じる。したがって、自続（self-sustaining）定常波発振器を効果的に実装するためには、ある種の補償方式（すなわち、増幅）を使用して、伝送線路に固有の損失を克服する必要がある。
【００８６】
コプレーナストリップ線路を使用する定常波発振器の従来式実現方法の１つを、図１２に示してある。図１２では、導体１００Ａ、１００Ｂを有する、（図３Ａ、３Ｂに示すものと類似の）コプレーナストリップ線路１００が、そのコプレーナストリップ線路の長さの両端を短絡させて、それによってコプレーナストリップ線路の両端で電圧定常波「ノード」（すなわち、導体１００Ａと１００Ｂとの間のゼロ電位）を強制することによって、半波（λ／２）共振器２００を形成するように構成されている。理論的には、共振器２００は、λに関係する周波数を有する、少なくとも１つの定常波をサポートし、この場合に、図１２の下部に図式的に示すように、波動の振幅は、共振器の長さに沿って変化する。
【００８７】
図１２の発振器構成において、コプレーナストリップ線路導体損失の信号振幅に与える影響は、共振器の長さに沿って間隔を空けて配置した分布増幅器（すなわち、相互コンダクタ（transconductor））を備えて、分布相互コンダクタンス（distributed transconductance）を与えることによって、相殺することができる。特に、図１２は、３つのそれぞれの電流源１０６Ａ、１０６Ｂ、１０６Ｃによって給電される、ある数のＮＭＯＳクロスカップル型ペア（cross-coupled-pair）相互コンダクタ１０４Ａ、１０４Ｂ、１０４Ｃを示している。これらの相互コンダクタのそれぞれは、コプレーナストリップ線路１００の導体１００Ａ、１００Ｂに、コプレーナストリップ線路に沿った異なる位置において結合されている。ある数のＰＭＯＳダイード接続負荷１０８Ａ、１０８Ｂ、１０８Ｃも、コプレーナストリップ線路１００に結合されて、導体１００Ａ、１００Ｂの間の同相モード電圧を設定する。
【００８８】
ここで留意すべきことは、図１２の構成において、相互コンダクタ１０４Ａ、１０４Ｂ、１０４Ｃは、同一のゲインを有するように構成されていることである。所与の相互コンダクタのゲインは、相互コンダクタを構成するトランジスタの幅を乗じた（すなわち、トランジスタゲインは、幅および／または電流の増加と共に増加する）、相互コンダクタに関連する電流源（電流源１０６Ａ、１０６Ｂ、１０６Ｃの内の１つ）によって供給される電流に関係している。図１２に示す発振器構成において、クロスカップル型ペアの各トランジスタは同じ幅を有して、各トランジスタには同じ電流が供給され、したがって相互コンダクタはすべて同じゲインを有する。コプレーナストリップ線路上の損失を補償するために、複数同一ゲイン相互コンダクタを使用することによって、そのようなコプレーナストリップ線路のための等価集中モデル（equivalent lumped model）が可能となり、このモデルによって、所与の周波数において発振をサポートするのに必要な発振器パラメータの比較的簡単な決定が可能となる。
【００８９】
しかしながら、図１２の構成における、同一ゲインを有する複数相互コンダクタを使用することから発生する１つの問題は、議論の余地のある大きなエネルギーが、過剰増幅によって浪費されることである。より具体的には、ふたたび図１２の下部の波動図を参照すると、すぐに理解されることは、図示した波動モードに対して、波動の振幅は、共振器構造の中心付近で最大値を有し、中心から離れて共振器の両端に近づくにつれて着実に減少することである。したがって、図示したモードをサポートするために、共振器の中心に位置する相互コンダクタンス１０４Ｂと同じ源を有するように構成されている相互コンダクタ１０４Ａ、１０４Ｃが、必要とされるよりも高い増幅のために構成されていることに問題があり、特に、これらの相互コンダクタは、必要以上の電流を使用し、それによって貴重な電力源を浪費する。
【００９０】
図１２の発振器構成から生じる別の問題は、この共振器は、いかなるモード制御機構（例えば、高次モードの抑制）も使用しないことである。その結果として、この構成には、強い高周波モードを加振する傾向がある。この構成においてモード制御が欠如すると、複数の高周波モードの存在によって基本共振周波数における正弦波形に歪を与えるので、最後には、生成される正弦波信号の品質が劣化する。
【００９１】
例えば、図１２に示す共振器構造の長さに沿って均等に分布する等ゲイン増幅器は、理論的には、図１２に示すλ／２におけるモードに加えて、λ、（３／２）λ、（５／２）λ、３λ、などのその他の奇数の高調波（harmnonics）をサポートすることができる。具体的には、各増幅器は、高周波モードをサポートすることのできる電気的な解放ノード（open node）として作用することができる。この方法においては、図１２の共振器は、正弦波形生成に対して最適化されていない。この状態は、多くの用途に対して望ましくない。しかしながら、ここで理解すべきことは、図１２に示す共振器の最終的な使用は、本質的方形波クロック生成器のためであるので、いくつかの高次モードの存在は、そのようなクロック信号を生成することに対する、共振器の全体性能に実質的に影響を与えない場合もあることである。
【００９２】
本出願者らは、コプレーナスプリット線路実装に基づく、従来型の定常波発振器（ＳＷＯ）を、修正、改善して高品質、高周波正弦波信号の生成を容易にすることができることを認識、理解した。本開示で考えるＳＷＯによって生成される正弦波信号の全体周波数範囲は、約１ＧＨｚから１００ＧＨｚまでの周波数を含むが、本開示は、この点において限定はされないことを理解すべきである。以下においてさらに考察する本発明の様々な態様によれば、単一モードＳＷＯは、これらの事例的周波数範囲において、低電力消費かつ低位相ノイズの正弦波を生成するように、個別に構成することができる。そのような発振器に対するいくつかの企図される応用としては、それに限定はされないが、無線通信、レーダ、様々な応用のための位相ロックループ（ＰＬＬ）、その他が挙げられる。
【００９３】
ｂ．四分の一波長コプレーナストリップ線路定常波発振器
図１３Ａ、１３Ｂは、本発明の一態様によるコプレーナストリップ線路ＳＷＯの基礎となるいくつかの基本概念を示す。特に、図１３Ａは、差分コプレーナストリップ線路（すなわち、図３Ａ、３Ｂのコプレーナストリップ線路と類似のもの）を形成する導体３００Ａ、３００Ｂを含む、本質的に四分の一波長（λ／４）のコプレーナストリップ線路ＳＷＯ３００を示している。ＳＷＯ３００は、長さＬのコプレーナストリップ線路（参照番号３０１）によって形成され、コプレーナストリップ線路の一端は短絡３０２で成端され、線路の他端は、増幅器３０４として働く一対のクロスカップル型インバータによって成端されている。この態様の別の観点において、増幅器３０４は、図１２に示すのと類似の方法で、電流源によって駆動される、ＮＭＯＳクロスカップル型相互コンダクタ対によって実装することができる（図面を分かりやすくするために、ＮＭＯＳトランジスタおよび電流源は、図１３Ａには明示的には示さず、クロスカップル型インバータによって図式的に表わしてある）。そのような増幅器は、ＤＣエネルギーをＲＦエネルギーに変換し、このエネルギーを回路に投入してコプレーナストリップ線路に関する損失を補償する、能動的正帰還（active positive feedback）ネットワークを形成する。
【００９４】
図１３Ａに示すＳＷＯ３００は、コプレーナストリップ線路の両端において境界条件を満足する定常波をサポートする、すなわちコプレーナストリップ線路の増幅器端において最大電圧振幅揺れ（voltage amplitude swing）を有し、かつ線路の短絡端においてゼロ電圧ノードを有するように構成されている。したがって、コプレーナストリップ線路の長さＬに基づく可能な加振モードは、理論的にＬ＝λ／４＋ｎ（λ／２）（ｎ＝０，１，２，３．．．）に対応する。実際の実装においては、加振モードをサポートする実際の長さＬは、以下にさらに考察する多様な理由のいずれかで、理論長とわずかに異なる場合がある。発振の基本周波数ｆ０は、ｎ＝０に対応し、すなわちｆ０＝ν／（４Ｌ）であり、ここでνは、コプレーナストリップ線路を包囲する材料とそれを構成する材料の両方によって決まる、波動の位相速度である。
【００９５】
図１３Ｂは、ＳＷＯ３００によってサポートされる基本モードに対して、それぞれ図中でＶ（ｚ）およびＩ（ｚ）で示されている、ＳＷＯ３００の長さに沿った電圧波および電流波を図式的に示している。図１３Ｂのグラフは、ＳＷＯの長さに対応するｚ軸に沿って示してあり、ここでｚ＝０は、増幅器３０４の位置に対応し、ｚ＝Ｌは短絡端の位置に対応する。図１３Ｂからすぐにわかるように、電圧振幅揺れＶ（ｚ）は、図面の左側（ｚ＝０）で最大であり、右側に動いて、短絡端（ｚ＝Ｌ）に到達するとゼロに減少するのに対して、電流Ｉ（ｚ）は、反対の要領で挙動する；すなわち、電流は左側で最小であり、右側に動くにつれて増大し、コプレーナストリップ線路の短絡端で最大となる。この態様の一観点によれば、ＳＷＯの出力は、増幅器３０４の両端で取り出すことができ（すなわち、最大電圧振幅揺れの点）、この場合に、出力はＳＷＯへの負荷を低減するために適当にバッファリングされる。
【００９６】
ｃ．分布／専用ゲインセルを備える定常波発振器
図１３Ａに示す（λ／４）コプレーナストリップ線路ＳＷＯ３００に基づく本発明の別の態様を、図１４Ａに示してあり、これは分布増幅に関する。しかしながら、ここで理解すべきことは、この態様と関係して考察する概念は、本明細書において考察するように、本発明による他の様々なＳＷＯ構成に実装することができることである。したがって、四分の一波長ＳＷＯに関係して以下で考察する特定の事例は、一義的に説明の目的で提示するものである。
【００９７】
この態様の説明を容易にするために、図１３Ｂに示す電圧波形を、図１４Ｂにおいて再生してある。図１４Ａの態様において、複数の増幅器または「ゲインセル」３０４Ａ、３０４Ｂ、３０４Ｃ．．．．３０４Ｄが、コプレーナストリップ線路の長さに沿って展開されている。図１４Ａは、４つのそのような増幅器を明示的に示しているが、ここで理解すべきことは、本発明によるＳＷＯには異なる数の増幅器を使用できるので、本発明は、この点で限定されないことである。また、増幅器は図１４Ａに、コプレーナストリップ線路に沿って等間隔で配置されているように図式的に表わしてあるが、異なる態様によれば、増幅器対して様々な位置が可能であるので、本発明は、この点においても限定はされない。一般に、ここで理解すべきことは、本発明の様々な態様による、増幅器の数と配置に加えて、増幅器のそれぞれのゲインは、以下にさらに考察するように、少なくとも部分的には発振器によって加振される１つまたは２つ以上の所望のモードによって決めることができることである。
【００９８】
例えば、図１４Ａに示す態様の一観点によれば、増幅器のそれぞれのゲイン間の関係は、増幅器を展開するコプレーナストリップ線路に沿った異なる位置における、所望の定常波モードの期待される電圧振幅間の関係を近似するように、調整されている。例えば、図１４Ｂを参照すると、図示した定常波モードの電圧振幅は、コプレーナストリップ線路の長さに沿って左から右へと減少するので、増幅器のそれぞれのゲインＧ１、Ｇ２、Ｇ３．．．Ｇｎも、コプレーナストリップ線路に沿って左から右へと（すなわち、ｚ＝０からｚ＝Ｌに動いて）減少する。このように、この事例における増幅器のゲインは、「振幅依存」である。
【００９９】
図１４Ａに示す態様においては、分布増幅のいくつかのよく知られた便益（例えば、周波数応答の増大）を達成しながら、同時に、振幅のゲインを調整することによって貴重な電力源を保存することができる。ここで思い起こすべきことは、図１２に示す従来型ＳＷＯ実装においては、複数の分布増幅器は、増幅器展開位置における電圧振幅が異なるにもかかわらず、同じゲインを有するように構成されており、それによって、この従来型構成においては、大きなエネルギーが過大増幅によって浪費されることに問題があることである。それとは異なり、本発明による、専用ゲイン増幅器を使用する図１４ＡのＳＷＯ実装では、動作のたに必要な合計電流は、複数同ゲイン増幅器を使用する類似の実装よりも少なく、それによって貴重な電力源が保存される。
【０１００】
さらに、図１４Ａに示す態様の複数専用ゲイン増幅器は、さらに、（例えば、λ／４に対応する）実質的に単一モードでの発振を確実にする、モード制御機構として機能する。このことは、やはり、理論的にはある数の他のモードをサポートすることが可能であり、それによって発振器によって生成される信号の正弦波品質を低下させる、図１２に示す複数の同ゲイン増幅器従来型構成とは対照的に異なっている。
【０１０１】
図１３Ａの態様（１つの集中増幅器）と図１４Ａ（分布増幅器）を比較、対照するために、約１５００ミクロンの長さを有するコプレーナストリップ線路を使用する、これらのＳＷＯの事例的実装を分析した。図１４Ａに対応する事例的実装において、４つの増幅器が、コプレーナストリップ線路に沿って使用され、ｚ＝０、ｚ＝Ｌ／４、ｚ＝Ｌ／２、およびｚ＝３Ｌ／４の等間隔で配置されている。ここで留意すべきことは、上述のように、所与の増幅器のゲインは、トランジスタの大きさと消費される電流の積の平方根に比例することである。増幅器において使用されるトランジスタのすべては、長さが０．１８ミクロンである。増幅器ゲインを決定する、トランジスタ幅および各増幅器による電流消費は、それぞれ以下のとおりである。
【０１０２】
【表２】
この実装形態においては、ＳＷＯは、１２．１９ＧＨｚで発振し、最大電圧振幅は、ｚ＝０において、２．０９ボルトである。
【０１０３】
図１３Ａに対応する事例的実装において、単一増幅器３０４のゲインは、図１４Ａに対応する実装において使用される、分布増幅器の合計集中ゲインに等しく選択される。より具体的には、増幅器３０４のトランジスタの長さはやはり０．１８ミクロンであり、トランジスタ幅は、２２．５［１＋ｓｉｎ（３π／８）＋ｓｉｎ（π／４）＋ｓｉｎ（π／８）］ミクロンで与えられる。同様に、増幅器によって伝えられる全電流は、１２［１＋ｓｉｎ（３π／８）＋ｓｉｎ（π／４）＋ｓｉｎ（π／８）］ミリアンペアである。このＳＷＯは、９．７６ＧＨｚで発振し、最大電圧振幅は、ｚ＝０において２．２７ボルトである。したがって、図１３Ａに基づく事例的集中増幅器ＳＷＯは、より高い振幅を達成するのに対して、図１４Ａに基づく事例的分布増幅器ＳＷＯは、評価可能な程度に高い動作周波数を達成する。
【０１０４】
ｅ．テーパー付きコプレーナストリップ線路を使用する定常波発振器
図１５Ａは、本発明による（λ／４）コプレーナストリップ線路ＳＷＯ５００の別の態様を示し、ここでＳＷＯは、位置依存線路パラメータを有するテーパー付きコプレーナストリップ線路に基づいている。図１５Ａに示す、テーパー付き構成を使用するＳＷＯ５００の態様の説明を容易にするために、図１３Ｂに示した（λ／４）コプレーナストリップ線路ＳＷＯに対する電圧および電流の波形を、図１５Ｂに再生した。しかしながら、ここで理解すべきことは、この態様と関係して考察した概念は、本明細書において考察したように、本発明による他の様々なＳＷＯに実装可能であることである。したがって、本質的に四分の一波長のＳＷＯに関係する、これから後に考察する特定の事例は、一義的に、説明の目的で提示するものである。さらに、以下で考察するように、本発明によるテーパー付きコプレーナストリップ線路構成は、ＳＷＯでの使用の用途に限定されるものではなく、その他のＣＰＳベースデバイスにおいて使用できることを理解すべきである。
【０１０５】
１．位置依存パラメータを備えるコプレーナストリップ線路
本発明の一態様は、単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧが、コプレーナストリップ線路に沿った位置の不連続または連続的な関数（すなわち、Ｒ（ｚ）およびＧ（ｚ））となるように形成されている、コプレーナストリップ線路を目的としている。この態様の一観点においては、ＲおよびＧが変動するにも関わらず、一様な特性インピーダンスが実質的に維持されるように、コプレーナストリップ線路をさらに構成して、局所反射を回避するようにすることができる。
【０１０６】
この態様の１つの事例的実装形態においては、例えば図１５Ａに図示するＳＷＯ５００に示すように、テーパー付きコプレーナストリップ線路が使用され、コプレーナストリップ線路導体５００Ａ、５００Ｂ間の間隔５０４、および／または各導体５００Ａ、５００Ｂの幅５０２は、コプレーナストリップ線路に沿った位置ｚの関数として不連続または連続的に変化する。図１５Ａは、テーパー付き構成の上面図（図３Ｂと同様）であり、ここで図１５Ａの間隔５０４は相応に記号Ｓ（ｚ）で表わし、幅５０２は相応して記号Ｗ（ｚ）で表わしてある。その他の点においては、テーパー付き構成５００は、図３Ａの横断面図に示すものと同様にしてもよい；すなわち、導体５００Ａ、５００Ｂは基板上方の誘電体上に配置してもよい。図１５Ａにおける導体５００Ａ、５００Ｂのテーパー付き構成は、コプレーナストリップ線路の長さに沿ったコプレーナストリップ線路パラメータＲ、Ｇを効果的に変化させ、その結果、それらは位置依存となり、同時に、コプレーナストリップ線路の一様な特性インピーダンスが効果的に維持される。
【０１０７】
特に、単位長さ当り抵抗Ｒは、一般的にはよく知られたスキン効果に関係し、この場合に、高周波において、電荷担体が縁端近く、かつ所与の導体の芯から離れて移動する。コプレーナストリップ線路を構成する２つの導体が、互いにより接近させられる（すなわち、距離Ｓが減少および／または導体幅Ｗが増大する）ので、導体の縁端または「表皮」付近を流れるそれぞれの電荷が互いにより接近させられて、それによって電荷流を妨げる。したがって、導体が互いにより接近させられると、一般に、単位長さ当り抵抗Ｒが増大する。
【０１０８】
単位長さ当りコンダクタンスＧは、導体と、コプレーナストリップ線路がその上方に配置されている基板との間の、電磁場損失に一般に関係する。特に図３Ａに示すコプレーナストリップ線路横断面を再び参照すると、コプレーナストリップ線路の導体が互いに離れる方向にさらに移動すると（すなわち、距離Ｓが増大かつ／または導体幅Ｗが減少すると）、導体中を流れる電流による磁場が、コプレーナストリップ線路がその上方に配置されている基板と相互作用する機会が増大し、それによって、単位長さ当りコンダクタンスＧが増大する。逆に、導体が互いにさらに接近させられると（すなわち、距離Ｓが減少、かつ／または導体幅Ｗが増大すると）、基板への損失は一般に減少し、したがって単位長さ当りのコンダクタンスＧは減少する。
要約すると、前述のことから、上記の事例におけるコプレーナストリップ線路パラメータＲ、Ｇは、一般に導体間隔と逆に変化すること、すなわち導体がより接近させられると、Ｒは増大しＧは減少すること、逆に導体がより大きな距離だけ隔てられると、Ｒは減少しＧは増大することを理解すべきである。
【０１０９】
２．ＳＷＯに対する位置依存パラメータの意味
コプレーナストリップ線路全般上の信号伝播ついて、Ｒは電流波への結合とみなすことができるのに対して、Ｇは電圧波への結合とみなすことができ、それぞれ直列損失および並列損失を導入する。したがって、小さなＲは少ない直列損失に対応し、小さなＧは少ない並列損失に対応する。この直列損失Ｒと並列損失Ｇとの間のトレードオフは、それらが導体間隔に対して逆変化するために、進行波を搬送するコプレーナストリップ線路における損失最小化に対して、重大な制約を課す可能性がある。しかしながら、図１５Ｂに示すように、コプレーナストリップ線路が定常波のホストとなる場合には、図１５Ａに示すテーパー付き構成５００を介してＲ−Ｇトレードオフを活用して、位置依存定常波振幅を利用することによって、大幅に損失を低減すること（および結果として得られるデバイスの品質係数Ｑを対応して向上させること）が可能である。
【０１１０】
例えば、図１５Ｂから、図１５ＡのＳＷＯ５００の電圧振幅揺れが最大となる、ｚ＝０において、単位長さ当りコンダクタンスＧが低いと、基板への電力損失は、（ｚ＝０において比較的高い）電圧の２乗に単位長さ当りコンダクタンスを乗じたものに比例するので、基板への電力損失が少ない結果となる。したがって、この点において比較的電圧が高い場合でも、基板への損失は、低い単位長さ当りコンダクタンスＧを有するコプレーナストリップ線路構成を備えることによって、低減することができる。一方、ｚ＝０において、図１５Ｂは、コプレーナストリップ線路の導体内を流れる電流は最小値であり、したがって、コプレーナストリップ線路導体による（すなわち、単位長さ当り抵抗Ｒによる）電力損失は問題ではなく、その理由は、この電力損失は、（ｚ＝０において比較的低い）電流の２乗に単位長さ当り抵抗Ｒを乗じたものに比例するからである。したがって、この点においてＲが高い場合でも、低い電流のせいで、必ずしも重大な損失を誘発するわけではない。
【０１１１】
反対のシナリオが、ｚ＝Ｌ（すなわち、図１５Ａに示すコプレーナストリップ線路の短絡端）に対して成り立つ。特に、図１５Ｂに示すように、この点において、電圧はゼロであり、電流は最大となる。したがって、コプレーナストリップ線路におけるこの点において大きな単位長さ当り抵抗Ｒを有すると、高い電流のせいで大幅な損失を生ることになるが、それに対して、単位長さ当りコンダクタンスＧは、低い電圧（すなわち、ゼロ電圧ノード）のせいで、問題となることは比較的少ない。
【０１１２】
前記のことを考慮して、本発明の一態様は、変化する単位長さ当り抵抗Ｒ（ｚ）および変化する単位長さ当りコンダクタンスＧ（ｚ）を有するコプレーナストリップ線路を含む、四分の一波長ＳＷＯを目的としており、これにおいては、低い単位長さ当りコンダクタンス（低Ｇ）の領域が、最大電圧振幅が予期される点ｚ＝０に位置し、それによって基板への電力消費が低減される。さらに、ＳＷＯは、低い単位長さ当り抵抗（低Ｒ）のコプレーナストリップ線路領域を、最大電流が予期される点ｚ＝Ｌに位置するように構成される。図１５ＡのＳＷＯ５００は、そのような配設の一例となる。一般に、この態様によれば、定常波から生ずる位置依存性の電圧および電流の振幅は、固定位置振幅に基づいてパラメータＲおよびＧを適当に調整することによって、デバイス損失を低減すること（および対応するＱの向上）を容易にする。
【０１１３】
この態様（に加えて他の態様）において使用されるテーパー付きコプレーナストリップ線路構成は、多数の異なる方法で実装することができる。例えば、一観点によれば、コプレーナストリップ線路の全体長さは、それぞれが異なるＲおよびＧを有する、ある数の等しいまたは異なる長さの区画部分（section）に分割してもよく、この場合に、ＬおよびＣは一定に維持されて、実質的に一様な特性インピーダンスを維持して効果的に局所反射を防止する。代替的に、コプレーナストリップ線路を、徐々にテーパーの付いた導体間隔および幅を設けて実装して、ＲおよびＧがコプレーナストリップ線路に沿った位置によって徐々に変化するようにして、同時にやはり実質的に一様な特性インピーダンスが維持されるようにしてもよい。
【０１１４】
図１６は、ストリップ線路の特性インピーダンスＺを大幅に変えることなく、コプレーナストリップ線路に沿ってＲとＧを変化させる、本発明の一態様による方法を説明する、グラフおよび対応する事例的テーパー付きコプレーナストリップ線路構成５０５を含む。この態様の一観点によれば、図１６のグラフは、ストリップ線路の長さに沿ってストリップ線路の幅Ｗおよびストリップ線路導体間の間隔Ｓを変化させることに基づく、コンピュータシミュレーション（例えば、Ｓｏｎｎｅｔ ＥＭ）によって得られるデータから編集することができる。したがって、図１６のグラフの水平軸は、幅Ｗを表わし、グラフの垂直軸はストリップ線路の導体間の間隔Ｓをあらわす。
【０１１５】
図１６のグラフは、３つの事例的「一定特性インピーダンス等高線」Ｚ０，１、Ｚ０，２、Ｚ０，３のプロットを含み、特に、これらの等高線のそれぞれは、異なるＷおよびＳの値に対して、異なる一定の特性インピーダンスを表わし、ここでＺ０，３＞Ｚ０，２＞Ｚ０，１である。図１６は、また、３つの例示的「損失等高線」（Ｒ１，Ｇ１）、（Ｒ２，Ｇ２）、（Ｒ３，Ｇ３）のプロットを含み、ここで各損失等高線は、ＷおよびＳの異なる値に対して、Ｒの一定値、および対応するＧの一定値を反映する。図１６のグラフは、損失等高線のそれぞれを、ＲとＧの両方に対する同一の一定値を表わす単独線として表わしているが、実際には、所与の損失等高線に沿ったＲおよびＧのそれぞれの値は同一ではないが、それでも相応に互いに近似している。したがって、図１６のグラフにおいて、各損失等高線に対してＲおよびＧの値は実質的に同一であると仮定するのは、実際的な設計目的では合理的な近似である。
【０１１６】
図１６に示すように、ＷまたはＳのいずれかを増大させると、上述したＲ−Ｇトレードオフのせいで、Ｒが減少し、Ｇが増加する結果となる（すなわち、Ｒ３＞Ｒ２＞Ｒ１およびＧ３＜Ｇ２＜Ｇ１）。しかしながら、特性インピーダンスＺ０は、Ｓが増大すると増大するが、Ｗが増大すると減少する。したがって、ｚ＝０付近で低Ｇ、およびｚ＝Ｌで低Ｒを達成して、大幅にＺ０に影響を与えることなく損失を低減するためには、図１６に示すＺ０等高線の１つに追従して、コプレーナストリップ線路導体を、同時に、ｚ＝０からｚ＝Ｌまで幅を広げ、かつ離れる方向に移動させてもよい。
【０１１７】
前述の概念を説明するために、図１６のグラフから、本質的に一定の特性インピーダンスＺ０，２を有する、テーパー付きコプレーナストリップ線路構成の設計を一例として考える。ここで理解すべきことは、この事例の基礎となる方法は、以下に考察するように、結果として得られるデバイスの所望の特性インピーダンスを表わす、その他の特性インピーダンス等高線に同様に適用することができることである。
具体的には、図１６の一定特性インピーダンス等高線Ｚ０，２を参照して、３つの点Ａ、Ｂ、Ｃを、Ｚ０，２等高線に沿って、この等高線と損失等高線（Ｒ３，Ｇ３）、（Ｒ２，Ｇ２）、（Ｒ１，Ｇ１）とのそれぞれの交点で、識別する。やはり図１６の事例に示すように、点Ａ（すなわち高Ｒ、低Ｇ）に対応する寸法ＷＡおよびＳＡを、テーパー付きストリップ線路５０５のｚ＝０の周辺の部分で使用し、点Ｂに対応する寸法ＷＢおよびＳＢを、ストリップ線路の中央付近の部分で使用し、点Ｃ（すなわち低Ｒ、高Ｇ）に対応する寸法ＷＣおよびＳＣを、ストリップ線路のｚ＝Ｌの周辺の部分で使用する。
【０１１８】
前述の事例は、特性インピーダンス等高線Ｚ０，２に沿って、３つの基準点Ａ、Ｂ、Ｃを使用して、テーパー付きコプレーナストリップ線路構成５０５に沿った対応する寸法を決定するが、ここで理解すべきことは、本発明はこの点において限定されるものではなく、すなわち、所与の特性インピーダンス等高線に沿って任意の数の点を使用して、テーパー付きコプレーナストリップ線路に沿った、対応する寸法を決定することができることである。特に、点の数が増加するにつれて、結果として得られるテーパー付きコプレーナストリップ線路は、ＲおよびＧが本質的にストリップ線路に沿った位置ｚの連続的関数である線路に、次第に類似してくる。しかしながら、ここで理解すべきことは、所与のインピーダンス等高線に沿って実質的に任意有限の数の点に対して、区分テーパー付き構成（piecewise tapered configuration）が生成され、この構成においては、ＲおよびＧがストリップ線路に沿って不連続に（すなわち、区分毎に）変化することである。
【０１１９】
図１７は、そのような区分変化の概念をさらに説明している。特に、図１７は、一定特性インピーダンスＺ０を表わす例示インピーダンス等高線のプロットを示すＷ−Ｓ空間におけるグラフを含む（図１７のグラフにおけるＷ−Ｓ軸は、図１６のそれらと入れ替えられていることに注意のこと）。図１７のグラフの直下に示す、区分テーパー付きコプレーナストリップ線路構成５０５の５つの異なる部分または区画部分に対する、それぞれのＷおよびＳ寸法に対応して、５つの点（１、２、３、４、および５）がこの等高線に沿って選択される（例示的寸法Ｗ５およびＳ５を、区画部分５に対して図１７に示してある）。図１７の事例においては、５つの点を選択するが、ここでも理解すべきことは、他の態様においては、異なる数の点を選択してもよいことである。また、図１７に定性的に示してあるように、区分テーパー付きコプレーナストリップ線路の各区画部分１〜５のｚ軸に沿った長さは、ストリップ線路の１つまたは２つ以上のその他の区画部分と同じであっても、なくてもよく；特に、様々な態様によれば、テーパー付きコプレーナストリップ線路の全長に対する各区画部分１〜５の最適配分は、（以下に詳細に考察する）数学的手順で決定してもよく、かつ随意に経験的判定によって調節してもよい。
【０１２０】
より具体的には、図１６および図１７に示す区分テーパー付き構成のいくつかの態様において、損失考察によって、区分構成における各区画部分特有のそれぞれの長さおよび位置を指定することもできる。例えば、一態様において、テーパー付き構成の全体損失を最少化するために、各区画部分を、所与の位置ｚでの定常波電圧および電流の振幅が与えられると、その位置において最少局所損失が生じる、所定の位置に配置することもできる。
【０１２１】
しかしながら、ｚドメインにおける定常波振幅（すなわち、Ｖ（ｚ）およびＩ（ｚ））は、テーパー付きコプレーナストリップ線路構造自体に依存するので（したがってストリップ線路の構築以前には未知であるので）、ｚドメインの透視視点（perspective）で見た、損失最適化テーパー付きストリップ線路の設計と構築は、一般に、いくぶん困難で、時間がかかり、そしておそらく高価な反復技法を必要とする。前述のことを考慮して、出願者らは、テーパー付きストリップ線路構成の設計および構築は、θを波動位相とする、θドメインの透視視点からの設計を考えることによって、大幅に容易化することができることを認識し、理解した。
【０１２２】
特に、以下に詳細に考察するように、θドメインにおける定常波電圧および電流の振幅は、実際的な目的では、（弱い損失を仮定して）単純正弦波であると考えてもよく、したがって、ｚドメインからθドメインへの変換を適用すると、設計のための損失解析が大幅に簡略化される。θドメインにおける区分テーパー付き構成の設計後に、逆変換を適用して、ｚドメインにおける設計パラメータを与えてもよく、これは、テーパー付き構成を物理的にレイアウトするための実際寸法（すなわち、ｚ軸に沿った区画部分長）を得るために必要である。以下の考察においては、このプロセスをステップごとに詳細に述べる。
【０１２３】
単一定常波モードのホストとなる、一定特性インピーダンスを有する、一般的テーパー付き（位置依存性）コプレーナストリップ線路における、全体時間平均損失Ｐｄｉｓｓは、次式：
【数８】
によって与えられ、ここで、Ｌは線路の水平スパン、Ｉ（ｚ）およびＶ（ｚ）は、位置ｚにおける定常波モードの電流および電圧の振幅であり、Ｒ（ｚ）およびＧ（ｚ）は、ｚにおける、単位長さ当たりの直列抵抗および並列コンダクタンスである。最小損失テーパー付き線路を得るために、上述したＲ−Ｇトレードオフの拘束の下に、式（Ｉ）におけるＰｄｉｓｓを最小化するＲ（ｚ）およびＧ（ｚ）を見出す必要がある。しかしながら、Ｉ（ｚ）およびＶ（ｚ）はストリップ線路の物理的構造に依存し、その構造はまだ決定されていないことから、先験的には未知であるので、式（Ｉ）の積分を求めるのは非常に困難である。したがって、ｚドメインにおける設計プロセスには、ある種の循環論理（circular argument）を必要とし、特に、時間のかかる反復技法が必要となり、最適化過程を非常に複雑で高価なものにする可能性がある。
【０１２４】
本発明の一態様によれば、式（Ｉ）の計算は、積分変数ｚを波動の位相θに置き換える変換によって、実質的に簡略化される。第１に、無限小の数の均一なセグメントを有する区分テーパー付き構成を考える。各区分構成のそれぞれの均一なセグメントの長さはｄｚであり、そして同一特性インピーダンスはＺ０である。ｚとｚ＋ｄｚの間に位置する無限小の均一線路セグメントを伝わると、波動は、ｄθの無限小の位相変化を受けて、ここでｄθとｄｚは、ｄθ＝β（ｚ）ｄｚによって関係づけられる。
【０１２５】
ここでβ（ｚ）は、無限小均一セグメント内の移動波の伝播定数であり、よく知られた式：
【数９】
で与えられ、ここで
【数１０】
は、無限小均一線路セグメントにおける波動の位相速度であり、Ｌ（ｚ）およびＣ（ｚ）は、無限小均一セグメントにおける単位長さ当たりインダクタンスおよびキャパシタンスであり、そしてωはモード周波数である。上記の関係にβ（ｚ）＝ｄθ／ｄｚを代入すると、θとｚとの間に次の関係が得られる。
【数１１】
【０１２６】
ふたたび、均一線路の場合には、θ（ｚ）は、よく知られた関係
【数１２】
に簡略化され、ここでβは位相定数、２π／λである。しかし、不均一な線路においては、波動位相速度
【数１３】
は、ｚと共に変化することがあり、したがってθ（ｚ）は線形関数ではない。
ｚからθ（ｚ）へのマッピングは有用であり、その理由は、一定の特性インピーダンスＺ０を有するいずれの汎用伝送線路においても、定常波モードに対する電圧及び電流の振幅は、弱い損失を仮定して、いつも位相θ（ｚ）の正弦曲線であるからである。したがって、これらの振幅は次式のように書き換えることができる。
【数１４】
【０１２７】
θへのパラメータ表示を用いて、式（Ｉ）からの電量消費式は、線路長が、（本質的に四分の一波長ＳＷＯに対して）π／２位相シフトを生成するように選択されると仮定して、次式：
【数１５】
のように書き換えることができる。ここで、Ｒθ（θ）およびＧθ（θ）は、θにおけるラジアン位相シフト当たりの直列および並列損失として定義され、次式：
【数１６】
によってＲ（ｚ）およびＧ（ｚ）に関係づけられ、ここでｄｚとｄθとの間の関係は、式（３）または（４）から得ることができる。式（７）における積分は、電流および電圧定常波形が、特定のテーパー付きストリップ線路構成と無関係に、θドメインにおいては常に既知の正弦曲線であるので、比較的容易である。
【０１２８】
上述のことを考慮すると、図１７と関係して上記で考察した概念に基づく、区分構成の特定の事例を用いて、本発明の一態様による、ｚドメインからθドメインへの変換を使用する設計に対する、最適化プロセスを説明することができる。ふたたび図１７に示す、特性インピーダンス等高線を参照して、Ｚ０＝２５オームの事例的特性インピーダンスに基づいて、損失パラメータが、等高線に沿った５つの点（点１〜５）に対してシミュレートされた。以下の表２は、このシミュレーションの結果が記載されており、各区画部分に対するストリップ線路のＷ−Ｓ寸法に加えて、対応する損失パラメータＲθおよびＧθを示している。
【表３】
【０１２９】
５つの区画部分のそれぞれに対してθドメインにおける損失パラメータが得られると、各区画部分が、テーパー付き構成の全体損失を最小化するために寄与すべき、位相変化の量を求めることができる。一態様によれば、このことは、θドメインの各点において（すなわち、０≦θ≦π／２）、５つの区画部分の内のいずれが、そのローカル点において単位位相シフト当たりの損失を最少化するかを計算することによって行うことができる。単位位相シフト当りの損失は、式（７）における損失積分の被積分関数である：
【数１７】
【０１３０】
図１７を参照すると、ｚ−θ変換を説明する目的で、ｚ軸は、θ軸ともラベル付けしてあるとともに、移行点（θ１，ｚ１）、（θ２，ｚ２）、（θ３，ｚ３）、および（θ４，ｚ４）を、区画部分間の境界に示してある。区画部分間の移行点θ１、θ２、θ３およびθ４は、式（１０）を用いて、１つの区画部分の単位位相シフト当たり損失と、次の区画部分のそれとを等化することによって計算することができる。例えば、θ１は次式：
【数１８】
によって計算可能であり、ここでＲθ，１およびＲθ，２は、それぞれ区画部分１、２に対する単位位相シフト当りの直列抵抗である（表２から）のに対して、Ｇθ，１およびＧθ，２は、それぞれ区画部分１、２に対する単位位相シフト当りの並列コンダクタンスである（やはり、表２から）。この計算から、表２に与えられた特定の例に対して、θ１＝２２．９°が得られる。したがって、区画部分１は、θ＜θ１＝２２．９°に対して、区画部分２よりも低い単位位相シフト当り損失を有し、区画部分２は、θ＞θ１＝２２．９°に対して、区画部分１よりも低い単位位相シフト当りの損失を有する。したがって、１つの事例的設計においては、区画部分１は、テーパー付きストリップ線路構成の最初の約２２．９°に広がり、２２．９°点において、区画部分２への移行がなくてはならない。その他の区画部分の位相スパンおよび対応する移行点θ２、θ３、およびθ４は、同様に求めることができる。例えば、上記のように式（１０）をθ２に適用すると、θ２は３９．８°であるとわかり、したがって区画部分２の位相スパンは約１７°（すなわち、θ２−θ１）である。
【０１３１】
式（１０）によってθドメインにおける、各区画部分間の移行点（したがって各区画部分のスパン）を得ると、次いで、これらの値を、ｚドメインに変換して、対応する移行点ｚ１、ｚ２、ｚ３、ｚ４（図１７を参照）、したがって区分設計の異なる区画部分のそれぞれの物理的長さが得られる。この目的で、図１７を参照すると、ｉ番目の区画部分（ｉ＝１，２，３，４，５）の物理的長さは、ｚドメインにおいてΔｚｉ＝ｚｉ−ｚｉ−１によって与えられ、これは、θドメインにおいて位相スパンΔθｉ＝θｉ−θｉ−１に対応する。上記の式（３）を使用して、これらの２つの量は次式：
【数１９】
で関係づけられ、ここでＬｉおよびＣｉは、ｉ番目の区画部分に対する単位長さ当たりのインダクタンスおよびキャパシタンスであり、ＥＭシミュレーションから既知である。したがって、式（１１）を使用して、ｚドメインにおける各区画部分の長さを求めて、θドメインからｚドメインへの設計の変換を完了することができる。
【０１３２】
この態様の別の観点によれば、上記に概説した方法における任意選択のさらなるステップとして、上記の手順によって各区画部分の物理的長さが決まると、移行点ｚ１、ｚ２、ｚ３、ｚ４付近の実際のストリップ線路配置を平滑化し、それによって線路が、本質的に連続なテーパー付き構成をさらに近似するか、またはそのようになるようにしてもよい。したがって、ＷおよびＳの値は、シミュレートされた元の選択点の内挿となる。上述のように、ここで理解すべきことは、区分設計のために、より多くの点／区画部分を選択するほど、これらの内挿値は精度よく最適化される。
【０１３３】
この点において、テーパー付きストリップ線路を使用するＳＷＯ設計に対して、区分テーパー付き設計を、図式的にシミュレートすることによって、図１５Ａに示す増幅器３０４に関連する境界条件を考慮するために設計において必要とされる、調整を決定することができる。増幅器のトランジスタは、コプレーナストリップ線路それ自体の位相シフトに対して追加の位相シフトを効果的に導入する。したがって、ＳＷＯが、目標周波数に対応する四分の一波長にまたがるコプレーナストリップ線路を使用してシミュレートされる場合には、実際の発振周波数はこの目標よりも低くなることがある。
【０１３４】
したがって、この態様の一観点において、増幅器の装荷効果（loading effect）を補償するために、ストリップ線路構成を、シミュレーション発振周波数が目標周波数に達するまで、短縮してもよい。例えば、目標発振周波数が２０ＧＨｚである場合で、かつシミュレーション発振周波数が、１５°に相当する位相シフトをストリップ線路から除去するまで２０ＧＨｚに達しない場合には、この１５°を、配置において線路の始めから削除してもよい。図１７および表２と関係して上述した特定の事例においては、区画部分１の位相スパンパラメータΔθ１を、２２．９°から７．９°に短縮して増幅器装荷の効果を考慮することができる。このような修正を図１７に示してあり、この図では、区画部分１の斜線を施して「Ｘ」印をつけた部分５０７が、ストリップ線路から除去される。
【０１３５】
要するに、ここで理解すべきことは、図１７および表２で与えられる特定の事例に関係して上記に概説した、本発明の一態様による、区分テーパー付きコプレーナストリップ線路構成の設計手順は、一義的に説明の目的で提示するものであること、および本開示はこの事例に限定されないことである。特に、この設計手順の基礎となる顕著な概念は、図１７Ｂに示す方法フロー図を参照して、一般的に以下のように規定することができる：１）区分テーパー付き構成に対する特性インピーダンスＺ０を選択；２）区分テーパー構成に含める区画部分の数を選択（すなわち、図１６および図１７に示すものと同様な等高線グラフにおける点の数を選択）；３）各区画部分に対して、θドメインにおいて、式（８）および式（９）に基づいて損失パラメータＲθ、Ｇθを求める；４）式（１）に基づいてθドメインにおいて区画部分間の移行点を求める；さらに５）式（１１）に基づいて、θドメインの移行点（または位相スパン）をｚドメインに変換して、異なる区画部分のそれぞれの物理的長さを求める。任意選択の追加ステップとして、各区画部分の物理的長さが求まると、移行点を、幅Ｗおよび間隔Ｓの内挿によって平滑化してもよい。さらなる任意選択として、区分テーパー付き構成に基づくＳＷＯ設計に対して、増幅器装荷効果を、（例えば、図１７Ａに示すように）ストリップ線路の全体長を短縮することによって補償してもよい。
【０１３６】
ここで理解すべきことは、図１５Ａ、１６、１７、１７Ａに図示した、事例的テーパー付きコプレーナストリップ線路構成は、本質的に（λ／４）コプレーナストリップ線路ＳＷＯに基づいているが、本発明はこの点において限定はされないことである。特に、様々な寸法上のプロファイルを有する、テーパー付き伝送線路構成は、デバイスに沿った異なる点において異なるＲ値および／またはＧ値が望ましい、異なる種類のデバイスに対して実装することができる。一般に、本発明の様々な態様による、テーパー付き伝送線路構成は、様々な用途に対し、伝送線路に沿った位置ｚの関数として、Ｒおよび／またはＧの任意の値を有するように設計することができる。
【０１３７】
ｆ．Ｑ向上および位相速度低減機能を備える（λ／４）コプレーナストリップ線路ＳＷＯ
図１８Ａ、１８Ｂ、１８Ｃは、本発明の様々な態様による、３つの異なる（２１４）コプレーナストリップ線路定常波発振器設計の写真を示す。特に、図１８Ａは、（少なくとも部分的に図１３Ａに示す態様に基づく）均一コプレーナストリップ線路ＳＷＯ５１０の上面図を示すのに対して、図１８Ｂおよび図１８Ｃは、（少なくとも部分的に図１５Ａに示す態様に基づく）異なるテーパー付きコプレーナストリップ線路ＳＷＯ５１２、５１４の回路ダイの上面図を示している。これらの（λ／４）コプレーナストリップ線路ＳＷＯのそれぞれにおいて、位置ｚ＝Ｌにおけるストリップ線路の導体間の短絡３０２を図の上部に示してあり、これに対して、（図１３Ａおよび図１５Ａに示す増幅器３０４と類似する）１つまたは２つ以上の増幅器に対する、ｚ＝０における接続点５１６を図の下部に示してある。
【０１３８】
図１８Ａ、１８Ｂ、１８Ｃに示されたＳＷＯのそれぞれは、０．１８ミクロンＣＭＯＳ技術を使用して製造され、横断面においてＳＷＯのそれぞれは、図５Ａ、５Ｂ、８、１０、１１と関係して上述したものと類似の、導電ストリップの１つまたは２つ以上の配列６２も含む（上面図である、図１８Ａ、１８Ｂ、１８Ｃにおいて、配列６２は、全体的に、コプレーナストリップ線路の導体の下にある陰をつけた領域として示してある）。先の２つの図と関係して上記で考察したように、これらの態様の一観点において、導電ストリップの配列（複数を含む）の存在によって、ＳＷＯにおけるＱ向上および位相速度低減の両方が容易になる。別の観点では、図１８Ｂ、１８Ｃのテーパー付き構成によって実現される損失低減は、これらの態様におけるさらなるＱ向上に寄与する。
【０１３９】
図１８Ａ、１８Ｂ、１８Ｃに示すＳＷＯのそれぞれにおいて、短絡３０２における相当な導体質量は、比較的低いＲが望ましい構造中の点において、直列抵抗を増大させる傾向がある。したがって、一態様において、ＳＷＯのそれぞれには、１つまたは２つ以上の配列６２と同面上の導電金属プレート６３を（例えば、図中で中実の白い領域で示されている、短絡３０２の下方に）含めてもよく、この場合に、短絡３０２は、ある数のバイア（via）によってプレート６３に接続される。この配設は本質的に、短絡３０２の領域における導体の質量を増大させ、それによってその領域における直列抵抗を低減する。
【０１４０】
図１８Ｂのテーパー付き態様においては、図１８Ａの均一態様と比較して、ｚ＝Ｌにおける導体間隔がより大きく、その結果として、それに比例して短絡３０２が長くなる。また、この長い短絡３０２は、図１８Ａに示す構造に対して、直列抵抗を増大させる傾向にあり、それによって、テーパー構成の便益が部分的に失われる可能性がある。前記のことを考慮して、図１８Ｃの態様は代替テーパー構成を提供し、これの場合には、短絡３０２の長さが、図１８Ａに示す均一構成のそれと類似するように、ストリップ線路導体のテーパーが修正されている。
【０１４１】
均一構成およびテーパー付きの構成の性能を相対的に計測するために、図１８Ａ、１８Ｂ、１８Ｃに示すＳＷＯを、約１５ＧＨｚでの動作のために、それぞれが約２５オームの特定インピーダンスＺ０を有するように製作した。デバイスのそれぞれの全体ストリップ線路長Ｌは、約４２０ミクロンである。図１８Ａの均一態様に対して、ストリップ線路のそれぞれの導体の幅は、約８５ミクロンであり、導体間の間隔は、約５０ミクロンである。図１８Ｂのテーパー付き構成に対して、導体幅は、ｚ＝０付近での約７５ミクロンからｚ＝Ｌ付近での約９０ミクロンの範囲であり、導体間の間隔は、ｚ＝０での約２０ミクロンから、ｚ＝Ｌでの約１２０ミクロンの範囲であった（例えば、表２を参照）。実験的測定によって、図１８Ａの均一デバイスに対して、図１８Ｂのテーパー付きデバイスにおいて、約５０％のＱ向上が実現されたことが確認された（例えば、均一デバイスは約３９の品質係数Ｑを有するのに対して、テーパー付きデバイスのＱは、約５９であった）。
【０１４２】
ｇ．低損失周波数調整可能定常波発振器
本発明のさらに別の態様において、ＳＷＯのコプレーナストリップ線路実装は、周波数調整能力を備えて構成してもよく、この周波数調整能力を、損失、したがって電力消費の低減のために最適化することができる。例えば、一態様によれば、ＳＷＯは、１つまたは２つ以上の可変キャパシタ（「バラクター（varactor）」）を備えて実装してもよく、この可変キャパシタは、コプレーナストリップ線路の単位長さ当たりキャパシタンスＣを変え、それによって発振の周波数を変える（周波数と波長を関係づける、位相速度νは、ＬＣの積の平方根に対して逆比例する）。この態様の一観点において、１つまたは２つ以上のバラクターのコプレーナ線路上への配置は、相当な周波数調整能力を維持し、同時にバラクター（複数を含む）によって負わされる損失を低減するように、最適化される。
【０１４３】
図１９Ａ、１９Ｂは、本発明の一態様によるＳＷＯと共に使用することのできるバラクターの異なる表現を示す。特に、図１９Ａは、コプレーナストリップ線路の２つの導体３００Ａ、３００Ｂの間に接続されたバラクター４００を示し、このバラクターは、一対のＮＭＯＳトランジスタとして実装され、このトランジスタは、そのゲートがコプレーナストリップ線路のそれぞれの導体に結合され、そのソースとドレインは互いに結合されてバイアス電圧Ｖｂｉａｓに接続されている。図１９Ｂは、バラクター４００の別の等価な図表現を示し、この場合には、可変キャパシタンス４００Ａが、抵抗４００Ｂと直列接続されており、バラクター４００に付随する固有損失を表している。
【０１４４】
事例的（λ／４）コプレーナストリップ線路ＳＷＯを示す図１３Ａ、１３Ｂを再び参照すると、ここで理解すべきことは、本発明の様々な態様によるＳＷＯに１つまたは２つ以上のバラクター４００を実装すると、バラクター抵抗４００Ｂに関連する損失によって、電力消費に影響を与える可能性があることである。特に、バラクターが、ＳＷＯ内で、最大電圧振幅揺れの点（例えば、図１３Ａにおけるｚ＝０）に配置されると、周波数調整可能能力は重要であるが、バラクター抵抗の両端での比較的高い電圧による損失も相当にある。一方で、バラクターを、ＳＷの短絡端の近くに配置すると（例えば、図１３Ａにおけるｚ＝Ｌ）、バラクター抵抗の両端での電圧が小さいか、または存在しないために低損失となるが、周波数同調能力はほとんど、またはまったく得られない。
【０１４５】
しかしながら、出願者らは次のことを認識、理解した：すなわち、少なくともいくつかの製造プロセスと関係して、バラクター抵抗による損失は、最大電圧振幅の点（すなわち、ｚ＝０）から電圧ノード（すなわち、ｚ＝Ｌ）に移動すると、本質的に直線的に減少するが、これは周波数同調能力については当てはまらず；すなわち、バラクター位置に基づく周波数同調能力は、最大電圧振幅の点から電圧ノードに向かって約半分まで（すなわち、０＜ｚ≦Ｌ／２）、本質的に一定のままである。中間点後（Ｌ／２＜ｚ≦Ｌ）は、その点では周波数同調能力が得られない電圧ノードに接近するにつれて、周波数同調能力は顕著に低下する。いくつかのプロセスにおいては、共振器に沿ったバラクター位置とバラクター抵抗による損失との間には本質的に直線関係があることが指摘されているが、共振器に沿ったバラクター位置とバラクター抵抗による損失との間には、相当な非線形関係も存在する。
【０１４６】
前記のことを考慮して、本発明の一態様によれば、最大電圧振幅と電圧ノード（ゼロボルト）の間の中間点（例えば、図１３Ａにおけるｚ≒Ｌ／２）の近傍にバラクターを配置することによって、この現象は、コプレーナストリップ線路ＳＷＯにおいて利用される。この態様の一観点においては、中間点に近接しながら、中間点と電圧ノードとの間（例えば、図１３ＡにおいてＬ／２＜ｚ＜＜Ｌ）にバラクターを配置することによって、バラクター位置を最適化することができる。このようにして、相当な周波数同調能力が維持され、同時にバラクター抵抗に起因する損失が相当に低減される。様々な実装形態において、上述のようなバラクターは、均一または不均一（すなわちテーパー付き）コプレーナストリップ線路構成に加えて、本明細書において考察した、（λ／４）コプレーナストリップ線路ＳＷＯ以外のＳＷＯ構成とも関係して使用することができる。さらに他の態様において、コプレーナストリップ線路に沿ってバラクターを分布させることは、周波数同調能力を与えるとともに、同時に集中バラクター装荷による損失に関する潜在的影響を軽減するのに使用することができる。
【０１４７】
ｈ．閉ループ定常波発振器
本発明の別の態様は、リング共振器コプレーナストリップ線路実装に基づく、閉ループ（例えば、円形）定常波発振器を目的としている。この態様の一観点においては、以下にさらに詳細に考察するように、クロスカップル型増幅器構成を使用して、発振器に重大な損失を誘起することを回避するように、特有の共振器トポロジーを用いて、単一モード動作を促進する。
【０１４８】
より具体的には、図２０Ａには、円形ループとして図示した、本発明の一態様による、閉ループＳＷＯ７００を示してある。ＳＷＯ７００は、回路の損失を相殺する、少なくとも２つの増幅器７０２Ａ、７０２Ｂ（すなわち、２組のクロスカップル型インバータ）、および全体経路長Ｌを有する閉ループコプレーナストリップ線路７０４（導体７０４Ａ、７０４Ｂを含む）を使用し、前記閉ループコプレーナストリップ線路上に、境界条件Ｖ（φ）＝Ｖ（φ＋２）を満たすように定常波が形成され、ここでφはリング構造の所与の基準半径からの任意の基準角度である。この境界条件から、Ｌ＝２πｒ＝ｎλ（ｎ＝１，２，３．．．）において可能なエネルギーモードを生じ、ここでｒはリングの半径である。ｎ＝１に対応する発振の基本周波数ｆ０は、ν／Ｌで与えられ、ここでνは位相速度である。
【０１４９】
図２０Ａに示すＳＷＯ７００の増幅器７０２Ａ、７０２Ｂの相互接続によって、発振器のためのモード制御技法が効果的に実装できる。特に、点Ｔ１を点Ｂ２に、そして点Ｔ２を点Ｂ１に接続することによって、ポートＴ１−Ｔ２およびＢ１−Ｂ２は反対位相（１８０°）となることが保証され、それによってすべての偶数モード高調波が抑制される。この偶数モード抑制によって、ポートＬ１−Ｌ２は常に「クワイエット（quiet）」すなわちゼロ電圧ノードになる。ポートＲ１−Ｒ２も、増幅器への電力供給を同相モード電圧としてこのポートに分岐させることによって、強制的にゼロ電圧ノードにされる。
【０１５０】
図２０Ｂは、図２０Ａに図示したリング共振器に対する物理的配設の一例である。図２０Ｂの配設において、偶数モード抑制を実装するための増幅器７０２Ａと７０２Ｂとの間の相互接続は、互いに近接して配置し、それによって、リングコプレーナストリップ線路における意図的な遅延と比較して、導入される時間遅れを無視できる量にする。特に、リングコプレーナストリップ線路の形状は歪んでいながら、それ以外では、そのトポロジーはそのままに維持して、その結果としてポートＴ１−Ｔ２およびポートＢ１−Ｂ２は互いに物理的に接近して、ポート間の接続損失が減少する。図２１は、増幅器７０２Ａ、７０２Ｂがやはり互いに近接して配置されるように、「クローバ葉（clover leaf）」形状にした、図２０Ｂの概念に従う閉ループＳＷＯに対する別の配設を示している。図２１に示す態様の一観点においては、コプレーナストリップ線路の４つのλ／４区画部分が互いに結合されて、完全ループを形成する。
【０１５１】
図２２Ａ、２２Ｂは、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）プロセスを使用して、そのｆＴが約５０ＧＨｚであるトランジスタを用いて実装された、１０ＧＨｚ閉ループＳＷＯに対するシミュレーション結果を示している。図２２Ａに示すように、「ラウドポート（loud port）」（例えば、図２０ＡにおけるＴ１−Ｔ２およびＢ１−Ｂ２）のそれぞれは、発振器が１．５Ｖ電源から約３ｍＡのＤＣ電流を消費するときに、１．２ボルトの差分電圧揺れを有する。図２２Ｂに示すように、初期のリンギング（ringing）の後に、「クワイエットポート（quiet port）」（例えば、図２０ＡにおけるＬ１−Ｌ２）は、予想どおりに静穏状態に留まる。
【０１５２】
この態様の様々な観点によれば、上記で四分の一波長ＳＷＯ実装と関係して考察した、いくつかのコンセプトは、様々な閉ループコプレーナストリップ線路ＳＷＯ構成を実現するのに使用することもできる。例えば、この態様の様々な観点において、専用分布増幅方式および可変パラメータコプレーナストリップ線路構成（例えば、テーパー付きコプレーナストリップ線路）の一方または両方を閉ループ構造に使用することができる。別の観点では、テーパー付きコプレーナストリップ線路構成（すなわち、位置依存性ＲおよびＧ）および導電ストリップの配列（複数を含む）の一方または両方を使用して、Ｑ向上および位相速度低減を容易にすることもできる。さらに別の観点では，１つまたは２つ以上の適当に配置されたバラクターを使用して、低損失周波数同調機能を、そのようなＳＷＯに実装することができる。
【０１５３】
ＩＩＩ．結論
いくつかの説明のための態様について説明してきたが、ここで理解すべきことは、当業者であれば、様々な変更、修正、および改良をすぐに思いつくことである。そのような変更、修正、および改良は、この開示の一部とするものであり、この開示の趣旨と範囲に含めることを意図するものである。本明細書に提示したいくつかの例は、機能または構造要素の具体的な組合せを含むが、ここで理解すべきことは、それらの機能及び要素は、本発明によるその他の方法で組み合わせることによって、同じまたは異なる目的を達成することができることである。特に、一つの態様に関係して考察した行為、要素、および機能は、その他の態様における、同様またはその他の役割から除外するものではない。したがって、前述の説明および添付の図面は、説明のためだけのものであり、限定を意図するものではない。
【図面の簡単な説明】
【０１５４】
【図１Ａ】従来型伝送線路の様々な例を示す図である。
【図１Ｂ】従来型伝送線路の様々な例を示す図である。
【図１Ｃ】従来型伝送線路の様々な例を示す図である。
【図１Ｄ】従来型伝送線路の様々な例を示す図である。
【図１Ｅ】従来型伝送線路の様々な例を示す図である。
【図２Ａ】従来型コプレーナ導波路（ＣＰＷ）の異なる視点からの図である。
【図２Ｂ】従来型コプレーナ導波路（ＣＰＷ）の異なる視点からの図である。
【図３Ａ】従来型コプレーナストリップ線路（ＣＰＳ）の異なる視点からの図である。
【図３Ｂ】従来型コプレーナストリップ線路（ＣＰＳ）の異なる視点からの図である。
【図４Ａ】図２Ａおよび図２Ｂのコプレーナ導波路のための、分布線路パラメータの「シングルエンド」モデルを示す図である。
【図４Ｂ】図３Ａ、３Ｂのコプレーナストリップ線路に対する分布線路パラメータの「差分」モデルを示す図である。
【０１５５】
【図５Ａ】本発明の一態様による、コプレーナストリップ線路構成に基づく装置の一例を示す、斜視図である。
【図５Ｂ】本発明の一態様による、コプレーナストリップ線路構成に基づく装置の一例を示す、横断面図である。
【図６Ａ】本発明の様々な態様による、図５Ａ、５Ｂの装置の異なる構成に対して、シミュレーション品質係数Ｑ対信号周波数を示す、グラフである。
【図６Ｂ】本発明の様々な態様による、図５Ａ、５Ｂの装置の異なる構成に対して、シミュレーション品質係数Ｑ対信号周波数を示す、グラフである。
【図６Ｃ】本発明の様々な態様による、図５Ａ、５Ｂの装置の異なる構成に対して、シミュレーション品質係数Ｑ対信号周波数を示す、グラフである。
【０１５６】
【図７Ａ】本発明の様々な態様による、図６Ａ、６Ｂ、６Ｃにおいて提示される異なる構成についての、シミュレーション減速係数または位相速度低減対信号周波数の関係を示すグラフである。
【図７Ｂ】本発明の様々な態様による、図６Ａ、６Ｂ、６Ｃにおいて提示される異なる構成についての、シミュレーション減速係数または位相速度低減対信号周波数の関係を示すグラフである。
【図７Ｃ】本発明の様々な態様による、図６Ａ、６Ｂ、６Ｃにおいて提示される異なる構成についての、シミュレーション減速係数または位相速度低減対信号周波数の関係を示すグラフである。
【図８】本発明のさらに別の態様による、コプレーナストリップ線路構成に基づく、事例的装置の横断面図である。
【図９Ａ】本発明のさらに別の態様による、図５Ａ、図５Ｂ、および図８に示す構成に基づく異なる構成に対して、品質係数Ｑと減速係数または位相速度低減を比較するグラフである。
【図９Ｂ】本発明のさらに別の態様による、図５Ａ、図５Ｂ、および図８に示す構成に基づく異なる装置に対して、品質係数Ｑと減速係数または位相速度低減とを比較するグラフである。
【０１５７】
【図１０】本発明の別の態様による、コプレーナストリップ線路構成に基づく、事例的装置を示す横断面図である。
【図１１】本発明の別の態様による、コプレーナストリップ線路構成に基づく、事例的装置を示す斜視図である。
【図１２】コプレーナストリップ線路構成に基づく、従来型定常波発振器の事例を示す図である。
【図１３Ａ】本発明の一態様による、四分の一波長コプレーナストリップ線路定常波発振器の事例を示す図である。
【図１３Ｂ】図１３Ａに示す発振器のための電圧および電流の波形を示す図である。
【図１４Ａ】本発明の一態様による、複数増幅器を使用する四分の一波長コプレーナストリップ線路定常波発振器の事例を示す図である。
【図１４Ｂ】図１４Ａに示す発振器のための、電圧波形を示す図である。
【０１５８】
【図１５Ａ】本発明の一態様による、テーパー付きコプレーナストリップ線路構成を使用する、四分の一波長定常波発振器の事例を示す図である。
【図１５Ｂ】本発明の一態様による、テーパー付きコプレーナストリップ線路構成に関する様々な概念を示すように、図１５Ａに対して配置された、図１３Ｂの電圧および電流の波形の再生成である。
【図１６】ストリップ線路の特性インピーダンスＺ０を変更することなくテーパー付きコプレーナストリップ線路に沿って、ＲおよびＧを変えるための、本発明の一態様による方法を示す図である。
【図１７】本発明の一態様による、区分テーパー付きコプレーナストリップ線路と関係して、図１６の方法をさらに示す図である。
【図１７Ａ】本発明の一態様による、図１７の事例的構成におけるトランジスタ負荷の効果を示す図である。
【図１７Ｂ】本発明の一態様による、区分テーパー付きコプレーナストリップ線路構成の設計のための方法フロー図を示す図である。
【０１５９】
【図１８Ａ】本発明の様々な態様による、３つの異なる（λ／４）コプレーナストリップ線路定常波発振器設計の写真を示す図である。
【図１８Ｂ】本発明の様々な態様による、３つの異なる（λ／４）コプレーナストリップ線路定常波発振器設計の写真を示す図である。
【図１８Ｃ】本発明の様々な態様による、３つの異なる（λ／４）コプレーナストリップ線路定常波発振器設計の写真を示す図である。
【図１９Ａ】本発明の一態様による、定常波発振器用の周波数調整構成要素の異なる表現を示す図である。
【図１９Ｂ】本発明の一態様による、定常波発振器用の周波数調整構成要素の異なる表現を示す図である。
【０１６０】
【図２０Ａ】本発明の一態様による、閉ループ定常波発振器の事例を示す図である。
【図２０Ｂ】本発明の一態様による、閉ループ定常波発振器の事例を示す図である。
【図２１】本発明の別の態様による、閉ループ定常波発振器の事例を示す図である。
【図２２Ａ】図２１の閉ループ定常波発振器のシミュレーションから生じる事例的な信号を示す図である。
【図２２Ｂ】図２１の閉ループ定常波発振器のシミュレーションから生じる事例的な信号を示す図である。
【特許請求の範囲】
【請求項１】
周波数ｆ０を有する少なくとも１つの電圧定常波を生成する、定常波発振器であって、
２つの導体を含むとともに、その長さが四分の一波長（λ／４）に等しいか、またはほぼ等しい、コプレーナストリップ線路であって、ここでλは、前記少なくとも１つの電圧定常波を構成する波動の位相速度によって、前記周波数ｆ０に関係づけられる、前記コプレーナストリップ線路；および
前記コプレーナストリップ線路の第１端において前記導体間に配置された、少なくとも１つの増幅器を含み、
前記２つの導体は、前記コプレーナストリップ線路の第２端において互いに接続されて短絡を形成している、前記発振器。
【請求項２】
少なくとも１つの増幅器が、少なくとも一対のクロスカップル型インバータを含む、請求項１に記載の発振器。
【請求項３】
少なくとも１つの増幅器が、該少なくとも１つの増幅器のゲインをコプレーナストリップ線路の長さに沿って変化するように分布させる手段を含む、請求項１に記載の発振器。
【請求項４】
発振器の発振モードを制御する手段をさらに含む、請求項１に記載の発振器。
【請求項５】
少なくとも１つの増幅器が、コプレーナストリップ線路の長さに沿って配置された複数の増幅器を含む、請求項１に記載の発振器。
【請求項６】
複数の増幅器が、異なるゲインを有するように構成された少なくとも２つの増幅器を含む、請求項５に記載の発振器。
【請求項７】
複数の増幅器の内のそれぞれの増幅器が、前記複数の増幅器の内の別の増幅器と異なるゲインを有するように構成されている、請求項６に記載の発振器。
【請求項８】
複数の増幅器のそれぞれのゲインが、少なくとも１つの電圧定常波の振幅と関係するように構成されている、請求項６に記載の発振器。
【請求項９】
複数の増幅器のそれぞれの増幅器のゲインが、コプレーナストリップ線路に沿って該増幅器が配置されている位置における、少なくとも１つの電圧定常波の振幅と関係する、請求項８に記載の発振器。
【請求項１０】
複数の増幅器が、コプレーナストリップ線路の長さに沿って、実質的に等間隔で配置されている、請求項５に記載の発振器。
【請求項１１】
複数の増幅器の内のそれぞれの増幅器が、前記複数の増幅器の内の別の増幅器と異なるゲインを有するように構成されている、請求項１０に記載の発振器。
【請求項１２】
複数の増幅器のそれぞれのゲインが、少なくとも１つの電圧定常波の振幅と関係するように構成されている、請求項１０に記載の発振器。
【請求項１３】
複数の増幅器のそれぞれの増幅器のゲインが、コプレーナストリップ線路に沿って該増幅器が配置されている位置における、少なくとも１つの電圧定常波の振幅と関係する、請求項１２に記載の発振器。
【請求項１４】
コプレーナストリップ線路が、該コプレーナストリップ線路の長さに沿って変化する単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧを有するように構成されている、請求項１に記載の発振器。
【請求項１５】
コプレーナストリップ線路が、該コプレーナストリップ線路の長さに沿って、実質的に一様な特性インピーダンスを有するように構成されている、請求項１４に記載の発振器。
【請求項１６】
コプレーナストリップ線路が複数の区画部分として構成され、該複数の区画部分の各区画部分が、異なる単位長さ当り抵抗Ｒおよび異なる単位長さ当りコンダクタンスＧを有する、請求項１４に記載の発振器。
【請求項１７】
コプレーナストリップ線路が、該コプレーナストリップ線路の長さに沿って単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧが実質的に連続して変化するように構成されている、請求項１４に記載の発振器。
【請求項１８】
２つの導体の間の間隔および該導体の幅が、コプレーナストリップ線路の長さに沿って変化する、請求項１４に記載の発振器。
【請求項１９】
コプレーナストリップ線路が、該コプレーナストリップ線路の第２端におけるよりも、該コプレーナストリップ線路の第１端において単位長さ当りコンダクタンスＧが小さくなるように、かつ前記コプレーナストリップ線路の第１端におけるよりも前記コプレーナストリップ線路の第２端において単位長さ当り抵抗Ｒが小さくなるように、構成されている、請求項１４に記載の発振器。
【請求項２０】
少なくとも１つの増幅器が、コプレーナストリップ線路の長さに沿って配置された複数の増幅器を含む、請求項１９に記載の発振器。
【請求項２１】
複数の増幅器のそれぞれのゲインが、少なくとも１つの電圧定常波の振幅と関係するように構成されている、請求項２０に記載の発振器。
【請求項２２】
複数の増幅器のそれぞれの増幅器のゲインが、コプレーナストリップ線路に沿って該増幅器が配置されている位置における少なくとも１つの電圧定常波の振幅と関係する、請求項２１に記載の発振器。
【請求項２３】
複数の増幅器が、コプレーナストリップ線路の長さに沿って、実質的に等間隔で配置されている、請求項２２に記載の発振器。
【請求項２４】
２つの導体が、実質的に互いに平行であって、第１の方向に沿って実質的に配向されている第１の導体および第２の導体を含む、発振器であって、
コプレーナストリップ線路に近接して配置された、複数の実質的に直線状の導電ストリップをさらに含み、該複数の導電ストリップは、実質的に互いに平行であるともに、実質的に前記第１の方向に直角の第２の方向に沿って配向されている、請求項１に記載の発振器。
【請求項２５】
コプレーナストリップ線路が、該コプレーナストリップ線路の長さに沿って変化する、単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧが有するように構成されている、請求項２４に記載の発振器。
【請求項２６】
少なくとも１つの電圧定常波の周波数ｆ０を調整する、少なくとも１つの周波数調整構成要素をさらに含む、請求項１に記載の発振器。
【請求項２７】
少なくとも１つの周波数調整構成要素が、コプレーナストリップ線路の第１端と第２端の間のほぼ中間点に配置された少なくとも１つのバラクターを含む、請求項２６に記載の発振器。
【請求項２８】
少なくとも１つのバラクターが、中間点とコプレーナストリップ線路の第２端との間に配置されている、請求項２７に記載の発振器。
【請求項２９】
少なくとも１つの電圧定常波を生成する定常波発振器であって、
２つの導体を含む、閉ループコプレーナストリップ線路；および
第１の場所において、前記２つの導体の間に配置された少なくとも１つの増幅器；を含み、
前記２つの導体は、第１の場所とは異なる第２の場所において互いに接続されて、前記少なくとも１つの電圧定常波に対するゼロ電圧ノードを提供する、前記定常波発振器。
【請求項３０】
少なくとも１つの増幅器が、該少なくとも１つの増幅器のゲインをコプレーナストリップ線路の長さに沿って変化するように分布させる手段を含む、請求項２９に記載の発振器。
【請求項３１】
発振器の発振モードを制御する手段をさらに含む、請求項２９に記載の発振器。
【請求項３２】
発振器の発振周波数を制御する手段をさらに含む、請求項２９に記載の発振器。
【請求項３３】
少なくとも１つの増幅器が、少なくとも：第１の場所に位置する第１の増幅器であって、前記第１の場所は、第２の場所から第１の方向に、閉ループコプレーナストリップ線路のまわりの距離の四分の一にある、前記第１の増幅器；および第２の場所から第２の方向に、前記閉ループコプレーナストリップ線路のまわりの距離の四分の一にある、第３の場所に位置する第２の増幅器；を含み、前記第１および第２の増幅器が、閉ループコプレーナストリップ線路において互いに相対している、請求項２９に記載の発振器。
【請求項３４】
第１の場所の２つの導体の内の第１の導体が、第３の場所の前記２つの導体の内の第２の導体に接続されており、第１の場所の第２の導体が、前記第３の場所の第１の導体に接続されている、請求項３３に記載の発振器。
【請求項３５】
第１の場所が第３の場所に物理的に近接するように、閉ループコプレーナストリップ線路が成形されている、請求項３４に記載の発振器。
【請求項３６】
第１の導体および第２の導体を含むコプレーナストリップ線路であって、該コプレーナストリップ線路の長さに沿って変化する、単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧを有するように構成されている、前記コプレーナストリップ線路。
【請求項３７】
コプレーナストリップ線路の長さに沿って、実質的に一様な特性インピーダンスを有するように構成されている、請求項３６に記載のコプレーナストリップ線路。
【請求項３８】
コプレーナストリップ線路が複数の区画部分として構成され、該複数の区画部分の各区画部分が、異なる単位長さ当り抵抗Ｒおよび異なる単位長さ当りコンダクタンスＧを有する、請求項３７に記載のコプレーナストリップ線路。
【請求項３９】
コプレーナストリップ線路が、該コプレーナストリップ線路の長さに沿って単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧが実質的に連続して変化するように構成されている、請求項３７に記載のコプレーナストリップ線路。
【請求項４０】
２つの導体の間の間隔および該導体の幅が、コプレーナストリップ線路の長さに沿って変化する、請求項３７に記載のコプレーナストリップ線路。
【請求項４１】
コプレーナストリップ線路上に少なくとも１つの電圧定常波を生成する方法であって、
Ａ）コプレーナストリップ線路損失を克服するように、該コプレーナストリップ線路に沿って変化させて増幅を分布させる行為を含む、前記方法。
【請求項４２】
行為Ａ）が、
分布させた増幅が少なくとも１つの電圧定常波の振幅と関係するように、コプレーナストリップ線路に沿って増幅を分布させる行為を含む、請求項４１に記載の方法。
【請求項４３】
行為Ａ）が、
Ｂ）複数の増幅器をコプレーナストリップ線路に沿って配置する行為であって、前記複数の増幅器の内の少なくとも２つの増幅器が、異なるゲインを有するようにする、前記行為を含む、請求項４１に記載の方法。
【請求項４４】
複数の増幅器のそれぞれの増幅器のゲインが、前記増幅器がコプレーナストリップ線路に沿って配置されている位置において、少なくとも１つの電圧定常波の振幅と関係づける、請求項４３に記載の方法。
【請求項４５】
行為Ｂ）が、
複数の増幅器を、コプレーナストリップ線路の長さに沿って等間隔に配置する行為を含む、請求項４４に記載の方法。
【請求項４６】
コプレーナストリップ線路上に少なくとも１つの電圧定常波を生成する方法であって、
Ａ）前記少なくとも１つの電圧定常波の発振モードを制御する行為を含む、前記方法。
【請求項４７】
行為Ａ）が、
Ｂ）少なくとも１つの電圧定常波の少なくとも１つの所望の発振モードを加振するように、少なくとも１つの増幅器を、コプレーナストリップ線路に沿って配置する行為を含む、請求項４６に記載の方法。
【請求項４８】
行為Ｂ）が、
少なくとも１つの電圧定常波の少なくとも１つの所望の発振モードを加振するように、複数の増幅器を、コプレーナストリップ線路に沿った異なる場所に配置する行為を含む、請求項４７に記載の方法。
【請求項４９】
行為Ａ）が、
分布させた増幅が少なくとも１つの電圧定常波の所望の発振モードの振幅と関係するように、該コプレーナストリップ線路に沿って増幅を分布させる行為を含む、請求項４６に記載の方法。
【請求項５０】
コプレーナストリップ線路上の少なくとも１つの電圧定常波の周波数を制御する方法であって、
Ａ）コプレーナストリップ線路に沿って、少なくとも１つの電圧定常波の最大振幅と前記少なくとも１つの電圧定常波のゼロ電圧ノードとの間のほぼ中間点である位置に、少なくとも１つの周波数制御デバイスを配置する行為を含む、前記方法。
【請求項５１】
行為Ａ）が、
Ｂ）少なくとも１つの周波数制御デバイスを、コプレーナストリップ線路に沿って、中間点とゼロ電圧ノードとの間にある位置に配置する行為を含む、請求項５０に記載の方法。
【請求項５２】
行為Ｂ）が、
少なくとも１つの周波数制御デバイスを、ゼロ電圧ノードよりも中間点に接近して配置する行為を含む、請求項５１に記載の方法。
【請求項５３】
実質的に互いに平行であって、第１の方向に沿って実質的に配向されている第１の導体および第２の導体だけを含む、コプレーナストリップ線路（ＣＰＳ）、および
コプレーナストリップ線路に近接して配置された、複数の本質的に直線状の導電ストリップであって、実質的に互いに平行であるともに、実質的に前記第１の方向に直角の第２の方向に沿って配向されている、前記複数の直線状の導電ストリップを含む、装置。
【請求項５４】
少なくとも、コプレーナストリップ線路と複数の直線状導電ストリップとの間に配置された、少なくとも１種の誘電体をさらに含む、請求項５３に記載の装置。
【請求項５５】
少なくとも１種の誘電体、複数の直線状導電ストリップ、およびコプレーナストリップ線路がその上に配置されている、シリコン基板をさらに含む、請求項５４に記載の装置。
【請求項５６】
装置が、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある周波数を有するコプレーナストリップ線路上で少なくとも１つの信号をサポートするように構成されており、かつ
約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数において、装置が少なくとも３０の品質係数Ｑを有するように、コプレーナストリップ線路および複数の直線状導電ストリップが配設されている、請求項５３に記載の装置。
【請求項５７】
約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置の品質係数Ｑが少なくとも５０となるように、コプレーナストリップ線路および複数の直線状導電ストリップが配設されている、請求項５３に記載の装置。
【請求項５８】
約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置の品質係数Ｑが少なくとも７０となるように、コプレーナストリップ線路および複数の直線状導電ストリップが配設されている、請求項５３に記載の装置。
【請求項５９】
第２の方向は第１の方向に対して直交しており、
コプレーナストリップ線路が、第１の面内に配置され、
複数の直線状導電ストリップの少なくとも一部が、第１の面と本質的に平行な第２の面内に配置され、そして
第１の面および第２の面の両方に対する少なくとも１本の垂線が、コプレーナストリップ線路の１つの導体および複数の直線状導電ストリップ少なくとも１つの導電ストリップの両方を通過する、請求項５３に記載の装置。
【請求項６０】
第１および第２の導体のそれぞれが、コプレーナストリップ線路に沿った所与の点において第２の方向に沿って、幅Ｗを有し；
前記コプレーナストリップ線路が、コプレーナストリップ線路に沿った所与の点において第２の方向に沿って、第１の距離Ｓだけ隔てられており；
前記コプレーナストリップ線路は、コプレーナストリップ線路に沿った所与の点において第２の方向に沿って、第１の寸法Ｄを有し、ここでＤ＝２Ｗ＋Ｓであり；
複数の直線状導電ストリップのそれぞれの導電ストリップは、第２の方向に沿って長さＩｓを有し、さらに
長さＩｓおよび第１の寸法Ｄがほぼ等しい、請求項５９に記載の装置。
【請求項６１】
長さＩｓが、第１の寸法Ｄよりも最大約１０％だけ大きい、請求項６０に記載の装置。
【請求項６２】
複数の直線状導電ストリップのそれぞれの導電ストリップが、第１の方向に沿って幅ｄＡを有し、該幅ｄＡは第１の寸法Ｄよりも大幅に小さい、請求項６０に記載の装置。
【請求項６３】
複数の直線状導電ストリップの隣接する直線状導電ストリップが、第１の方向に沿って距離ｄＢだけ隔てられており、該距離ｄＢは第１の寸法Ｄよりも大幅に小さい、請求項６２に記載の装置。
【請求項６４】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項６３に記載の装置。
【請求項６５】
直線状導電ストリップの幅ｄＡが、隣接する直線状導電ストリップを隔てる距離ｄＢよりも小さく、最大で距離ｄＢの約半分である、請求項６３に記載の装置。
【請求項６６】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢのそれぞれが、第１の寸法Ｄよりも約１桁分小さい、請求項６３に記載の装置。
【請求項６７】
直線状導電ストリップの幅ｄＡおよび隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項６６に記載の装置。
【請求項６８】
直線状導電ストリップの幅ｄＡおよび隣接する直線状導電ストリップを隔てる距離ｄＢのそれぞれが、第１の寸法Ｄよりも少なくとも１桁分小さい、請求項６３に記載の装置。
【請求項６９】
直線状導電ストリップの幅ｄＡおよび隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項６８に記載の装置。
【請求項７０】
コプレーナストリップ線路が第１の方向に沿って長さＬＣＰＳを有し；
複数の直線状導電ストリップのそれぞれの導電ストリップが第１の方向に沿って幅ｄＡを有し；さらに
前記幅ｄＡは、前記コプレーナストリップ線路の長さＬＣＰＳよりも大幅に小さい、請求項６０に記載の装置。
【請求項７１】
複数の直線状導電ストリップの隣接する直線状導電ストリップが、第１の方向に沿って距離ｄＢだけ隔てられており、該距離ｄＢはコプレーナストリップ線路の長さＬＣＰＳよりも大幅に小さい、請求項７０に記載の装置。
【請求項７２】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項７１に記載の装置。
【請求項７３】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢのそれぞれが、コプレーナストリップ線路の長さＬＣＰＳよりも約１桁分小さい、請求項７１に記載の装置。
【請求項７４】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項７３に記載の装置。
【請求項７５】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢのそれぞれが、コプレーナストリップ線路の長さＬＣＰＳよりも約１桁分小さい、請求項７１に記載の装置。
【請求項７６】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項７５に記載の装置。
【請求項７７】
複数の直線状導電ストリップが、
第１の面に配置された、第１の複数の直線状導電ストリップ；および
第１の面および第２の面に本質的に平行な第３の面に配置された、第２の複数の直線状導電ストリップを含む、請求項５９に記載の装置。
【請求項７８】
第１の面が、第２の面と第３の面の間に位置する、請求項７７に記載の装置。
【請求項７９】
第１の複数の直線状導電ストリップおよび第２の複数の直線状導電ストリップが交互に配設され、それによって、第１、第２および第３の面に対するいずれもの垂線も、前記第１の複数の直線状導電ストリップの１つの導電ストリップと前記第２の複数の直線状導電ストリップの１つの導電ストリップの両方を通過しないようにされている、請求項７８に記載の装置。
【請求項８０】
第２の面が、第１の面と第３の面の間に位置する、請求項７７に記載の装置。
【請求項８１】
第１の複数の直線状導電ストリップおよび第２の複数の直線状導電ストリップが交互に配設され、それによって、第１、第２および第３の面に対するいずれもの垂線も、前記第１の複数の直線状導電ストリップの１つの導電ストリップと前記第２の複数の直線状導電ストリップの１つの導電ストリップの両方を通過しないようにされている、請求項８０に記載の装置。
【請求項８２】
複数の導電ストリップが、少なくとも、第１、第２および第３の面に本質的に平行な第４の面に配置された、少なくとも第３の複数の直線状導電ストリップを含む、請求項７７に記載の装置。
【請求項８３】
少なくとも１つの差分信号を移送する方法であって、
Ａ）第１の方向に実質的に沿って配向され、複数の直線状導電ストリップに近接して配置されたコプレーナストリップ線路上で、前記少なくとも１つの差分信号を移送する行為であって、前記複数の直線状導電ストリップが本質的に互いに平行であり、前記第１の方向に直角な第２の方向に実質的に沿って配向されている前記行為を含む、前記方法。
【請求項８４】
コプレーナストリップ線路が、第１の導体および第２の導体だけを含み、少なくとも１つの差分信号を移送する方法であって、
Ｂ）複数の直線状導電ストリップを、前記第１の導体および第２の導体に対して浮動電位に維持する行為をさらに含む、請求項８３に記載の方法。
【請求項８５】
コプレーナストリップ線路および複数の直線状導電ストリップがシリコン基板上に配設されており；前記コプレーナストリップ線路は、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある周波数を有する少なくとも１つの信号をサポートするように構成されており；前記コプレーナストリップ線路および前記複数の直線状導電ストリップは、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置が少なくとも５０の品質係数Ｑを有するように、配設されており；さらに行為Ａ）が、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある周波数を有する少なくとも１つの差分信号を、前記コプレーナストリップ線路を介して移送する行為を含む、請求項８４に記載の方法。
【請求項８６】
前記コプレーナストリップ線路および前記複数の直線状導電ストリップは、約１０ギガヘルツから少なくとも５０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置が少なくとも７０の品質係数Ｑを有するように、配設されており、かつ行為Ａ）が、
約１０ギガヘルツから少なくとも５０ギガヘルツまでの範囲にある周波数を有する少なくとも１つの差分信号を、前記コプレーナストリップ線路を介して移送する行為を含む、請求項８５に記載の方法。
【請求項８７】
シリコン基板；
互いに平行であって、前記シリコン基板の上方の第１の面に配置され、かつ実質的に第１の方向に沿って配向されている、第１の導体および第２の導体；
前記シリコン基板の上方で、かつ前記第１の面に平行な第２の面に配置された、複数の直線状導電ストリップであって、本質的に互いに平行であるとともに、前記第１の方向と直交する第２の方向に実質的に沿って配向されている、前記複数の直線状導電ストリップ；および
少なくとも、前記第１の面と前記第２の面の間に配置された、少なくとも１種の誘電体を含む、コプレーナストリップ線路デバイスであって、
約１ギガヘルツから少なくとも６０ギガヘルツの範囲にある周波数を有する、前記第１および第２の導体上で少なくとも１つの信号をサポートするようにされているとともに、前記第１および第２の導体、ならびに前記複数の直線状導電ストリップは、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある、少なくとも１つの周波数に対して、装置が少なくとも３０の品質係数Ｑを有するように配設されている、前記コプレーナストリップ線路デバイス。
【請求項８８】
第１および第２の導体ならびに複数の直線状導体ストリップが、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置が少なくとも５０の品質係数Ｑを有するように、配設されている、請求項８７に記載の装置。
【請求項８９】
第１および第２の導体ならびに複数の直線状導電ストリップが、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置が少なくとも７０の品質係数Ｑを有するように、配設されている、請求項８７に記載の装置。
【請求項１】
周波数ｆ０を有する少なくとも１つの電圧定常波を生成する、定常波発振器であって、
２つの導体を含むとともに、その長さが四分の一波長（λ／４）に等しいか、またはほぼ等しい、コプレーナストリップ線路であって、ここでλは、前記少なくとも１つの電圧定常波を構成する波動の位相速度によって、前記周波数ｆ０に関係づけられる、前記コプレーナストリップ線路；および
前記コプレーナストリップ線路の第１端において前記導体間に配置された、少なくとも１つの増幅器を含み、
前記２つの導体は、前記コプレーナストリップ線路の第２端において互いに接続されて短絡を形成している、前記発振器。
【請求項２】
少なくとも１つの増幅器が、少なくとも一対のクロスカップル型インバータを含む、請求項１に記載の発振器。
【請求項３】
少なくとも１つの増幅器が、該少なくとも１つの増幅器のゲインをコプレーナストリップ線路の長さに沿って変化するように分布させる手段を含む、請求項１に記載の発振器。
【請求項４】
発振器の発振モードを制御する手段をさらに含む、請求項１に記載の発振器。
【請求項５】
少なくとも１つの増幅器が、コプレーナストリップ線路の長さに沿って配置された複数の増幅器を含む、請求項１に記載の発振器。
【請求項６】
複数の増幅器が、異なるゲインを有するように構成された少なくとも２つの増幅器を含む、請求項５に記載の発振器。
【請求項７】
複数の増幅器の内のそれぞれの増幅器が、前記複数の増幅器の内の別の増幅器と異なるゲインを有するように構成されている、請求項６に記載の発振器。
【請求項８】
複数の増幅器のそれぞれのゲインが、少なくとも１つの電圧定常波の振幅と関係するように構成されている、請求項６に記載の発振器。
【請求項９】
複数の増幅器のそれぞれの増幅器のゲインが、コプレーナストリップ線路に沿って該増幅器が配置されている位置における、少なくとも１つの電圧定常波の振幅と関係する、請求項８に記載の発振器。
【請求項１０】
複数の増幅器が、コプレーナストリップ線路の長さに沿って、実質的に等間隔で配置されている、請求項５に記載の発振器。
【請求項１１】
複数の増幅器の内のそれぞれの増幅器が、前記複数の増幅器の内の別の増幅器と異なるゲインを有するように構成されている、請求項１０に記載の発振器。
【請求項１２】
複数の増幅器のそれぞれのゲインが、少なくとも１つの電圧定常波の振幅と関係するように構成されている、請求項１０に記載の発振器。
【請求項１３】
複数の増幅器のそれぞれの増幅器のゲインが、コプレーナストリップ線路に沿って該増幅器が配置されている位置における、少なくとも１つの電圧定常波の振幅と関係する、請求項１２に記載の発振器。
【請求項１４】
コプレーナストリップ線路が、該コプレーナストリップ線路の長さに沿って変化する単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧを有するように構成されている、請求項１に記載の発振器。
【請求項１５】
コプレーナストリップ線路が、該コプレーナストリップ線路の長さに沿って、実質的に一様な特性インピーダンスを有するように構成されている、請求項１４に記載の発振器。
【請求項１６】
コプレーナストリップ線路が複数の区画部分として構成され、該複数の区画部分の各区画部分が、異なる単位長さ当り抵抗Ｒおよび異なる単位長さ当りコンダクタンスＧを有する、請求項１４に記載の発振器。
【請求項１７】
コプレーナストリップ線路が、該コプレーナストリップ線路の長さに沿って単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧが実質的に連続して変化するように構成されている、請求項１４に記載の発振器。
【請求項１８】
２つの導体の間の間隔および該導体の幅が、コプレーナストリップ線路の長さに沿って変化する、請求項１４に記載の発振器。
【請求項１９】
コプレーナストリップ線路が、該コプレーナストリップ線路の第２端におけるよりも、該コプレーナストリップ線路の第１端において単位長さ当りコンダクタンスＧが小さくなるように、かつ前記コプレーナストリップ線路の第１端におけるよりも前記コプレーナストリップ線路の第２端において単位長さ当り抵抗Ｒが小さくなるように、構成されている、請求項１４に記載の発振器。
【請求項２０】
少なくとも１つの増幅器が、コプレーナストリップ線路の長さに沿って配置された複数の増幅器を含む、請求項１９に記載の発振器。
【請求項２１】
複数の増幅器のそれぞれのゲインが、少なくとも１つの電圧定常波の振幅と関係するように構成されている、請求項２０に記載の発振器。
【請求項２２】
複数の増幅器のそれぞれの増幅器のゲインが、コプレーナストリップ線路に沿って該増幅器が配置されている位置における少なくとも１つの電圧定常波の振幅と関係する、請求項２１に記載の発振器。
【請求項２３】
複数の増幅器が、コプレーナストリップ線路の長さに沿って、実質的に等間隔で配置されている、請求項２２に記載の発振器。
【請求項２４】
２つの導体が、実質的に互いに平行であって、第１の方向に沿って実質的に配向されている第１の導体および第２の導体を含む、発振器であって、
コプレーナストリップ線路に近接して配置された、複数の実質的に直線状の導電ストリップをさらに含み、該複数の導電ストリップは、実質的に互いに平行であるともに、実質的に前記第１の方向に直角の第２の方向に沿って配向されている、請求項１に記載の発振器。
【請求項２５】
コプレーナストリップ線路が、該コプレーナストリップ線路の長さに沿って変化する、単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧが有するように構成されている、請求項２４に記載の発振器。
【請求項２６】
少なくとも１つの電圧定常波の周波数ｆ０を調整する、少なくとも１つの周波数調整構成要素をさらに含む、請求項１に記載の発振器。
【請求項２７】
少なくとも１つの周波数調整構成要素が、コプレーナストリップ線路の第１端と第２端の間のほぼ中間点に配置された少なくとも１つのバラクターを含む、請求項２６に記載の発振器。
【請求項２８】
少なくとも１つのバラクターが、中間点とコプレーナストリップ線路の第２端との間に配置されている、請求項２７に記載の発振器。
【請求項２９】
少なくとも１つの電圧定常波を生成する定常波発振器であって、
２つの導体を含む、閉ループコプレーナストリップ線路；および
第１の場所において、前記２つの導体の間に配置された少なくとも１つの増幅器；を含み、
前記２つの導体は、第１の場所とは異なる第２の場所において互いに接続されて、前記少なくとも１つの電圧定常波に対するゼロ電圧ノードを提供する、前記定常波発振器。
【請求項３０】
少なくとも１つの増幅器が、該少なくとも１つの増幅器のゲインをコプレーナストリップ線路の長さに沿って変化するように分布させる手段を含む、請求項２９に記載の発振器。
【請求項３１】
発振器の発振モードを制御する手段をさらに含む、請求項２９に記載の発振器。
【請求項３２】
発振器の発振周波数を制御する手段をさらに含む、請求項２９に記載の発振器。
【請求項３３】
少なくとも１つの増幅器が、少なくとも：第１の場所に位置する第１の増幅器であって、前記第１の場所は、第２の場所から第１の方向に、閉ループコプレーナストリップ線路のまわりの距離の四分の一にある、前記第１の増幅器；および第２の場所から第２の方向に、前記閉ループコプレーナストリップ線路のまわりの距離の四分の一にある、第３の場所に位置する第２の増幅器；を含み、前記第１および第２の増幅器が、閉ループコプレーナストリップ線路において互いに相対している、請求項２９に記載の発振器。
【請求項３４】
第１の場所の２つの導体の内の第１の導体が、第３の場所の前記２つの導体の内の第２の導体に接続されており、第１の場所の第２の導体が、前記第３の場所の第１の導体に接続されている、請求項３３に記載の発振器。
【請求項３５】
第１の場所が第３の場所に物理的に近接するように、閉ループコプレーナストリップ線路が成形されている、請求項３４に記載の発振器。
【請求項３６】
第１の導体および第２の導体を含むコプレーナストリップ線路であって、該コプレーナストリップ線路の長さに沿って変化する、単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧを有するように構成されている、前記コプレーナストリップ線路。
【請求項３７】
コプレーナストリップ線路の長さに沿って、実質的に一様な特性インピーダンスを有するように構成されている、請求項３６に記載のコプレーナストリップ線路。
【請求項３８】
コプレーナストリップ線路が複数の区画部分として構成され、該複数の区画部分の各区画部分が、異なる単位長さ当り抵抗Ｒおよび異なる単位長さ当りコンダクタンスＧを有する、請求項３７に記載のコプレーナストリップ線路。
【請求項３９】
コプレーナストリップ線路が、該コプレーナストリップ線路の長さに沿って単位長さ当り抵抗Ｒおよび単位長さ当りコンダクタンスＧが実質的に連続して変化するように構成されている、請求項３７に記載のコプレーナストリップ線路。
【請求項４０】
２つの導体の間の間隔および該導体の幅が、コプレーナストリップ線路の長さに沿って変化する、請求項３７に記載のコプレーナストリップ線路。
【請求項４１】
コプレーナストリップ線路上に少なくとも１つの電圧定常波を生成する方法であって、
Ａ）コプレーナストリップ線路損失を克服するように、該コプレーナストリップ線路に沿って変化させて増幅を分布させる行為を含む、前記方法。
【請求項４２】
行為Ａ）が、
分布させた増幅が少なくとも１つの電圧定常波の振幅と関係するように、コプレーナストリップ線路に沿って増幅を分布させる行為を含む、請求項４１に記載の方法。
【請求項４３】
行為Ａ）が、
Ｂ）複数の増幅器をコプレーナストリップ線路に沿って配置する行為であって、前記複数の増幅器の内の少なくとも２つの増幅器が、異なるゲインを有するようにする、前記行為を含む、請求項４１に記載の方法。
【請求項４４】
複数の増幅器のそれぞれの増幅器のゲインが、前記増幅器がコプレーナストリップ線路に沿って配置されている位置において、少なくとも１つの電圧定常波の振幅と関係づける、請求項４３に記載の方法。
【請求項４５】
行為Ｂ）が、
複数の増幅器を、コプレーナストリップ線路の長さに沿って等間隔に配置する行為を含む、請求項４４に記載の方法。
【請求項４６】
コプレーナストリップ線路上に少なくとも１つの電圧定常波を生成する方法であって、
Ａ）前記少なくとも１つの電圧定常波の発振モードを制御する行為を含む、前記方法。
【請求項４７】
行為Ａ）が、
Ｂ）少なくとも１つの電圧定常波の少なくとも１つの所望の発振モードを加振するように、少なくとも１つの増幅器を、コプレーナストリップ線路に沿って配置する行為を含む、請求項４６に記載の方法。
【請求項４８】
行為Ｂ）が、
少なくとも１つの電圧定常波の少なくとも１つの所望の発振モードを加振するように、複数の増幅器を、コプレーナストリップ線路に沿った異なる場所に配置する行為を含む、請求項４７に記載の方法。
【請求項４９】
行為Ａ）が、
分布させた増幅が少なくとも１つの電圧定常波の所望の発振モードの振幅と関係するように、該コプレーナストリップ線路に沿って増幅を分布させる行為を含む、請求項４６に記載の方法。
【請求項５０】
コプレーナストリップ線路上の少なくとも１つの電圧定常波の周波数を制御する方法であって、
Ａ）コプレーナストリップ線路に沿って、少なくとも１つの電圧定常波の最大振幅と前記少なくとも１つの電圧定常波のゼロ電圧ノードとの間のほぼ中間点である位置に、少なくとも１つの周波数制御デバイスを配置する行為を含む、前記方法。
【請求項５１】
行為Ａ）が、
Ｂ）少なくとも１つの周波数制御デバイスを、コプレーナストリップ線路に沿って、中間点とゼロ電圧ノードとの間にある位置に配置する行為を含む、請求項５０に記載の方法。
【請求項５２】
行為Ｂ）が、
少なくとも１つの周波数制御デバイスを、ゼロ電圧ノードよりも中間点に接近して配置する行為を含む、請求項５１に記載の方法。
【請求項５３】
実質的に互いに平行であって、第１の方向に沿って実質的に配向されている第１の導体および第２の導体だけを含む、コプレーナストリップ線路（ＣＰＳ）、および
コプレーナストリップ線路に近接して配置された、複数の本質的に直線状の導電ストリップであって、実質的に互いに平行であるともに、実質的に前記第１の方向に直角の第２の方向に沿って配向されている、前記複数の直線状の導電ストリップを含む、装置。
【請求項５４】
少なくとも、コプレーナストリップ線路と複数の直線状導電ストリップとの間に配置された、少なくとも１種の誘電体をさらに含む、請求項５３に記載の装置。
【請求項５５】
少なくとも１種の誘電体、複数の直線状導電ストリップ、およびコプレーナストリップ線路がその上に配置されている、シリコン基板をさらに含む、請求項５４に記載の装置。
【請求項５６】
装置が、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある周波数を有するコプレーナストリップ線路上で少なくとも１つの信号をサポートするように構成されており、かつ
約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数において、装置が少なくとも３０の品質係数Ｑを有するように、コプレーナストリップ線路および複数の直線状導電ストリップが配設されている、請求項５３に記載の装置。
【請求項５７】
約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置の品質係数Ｑが少なくとも５０となるように、コプレーナストリップ線路および複数の直線状導電ストリップが配設されている、請求項５３に記載の装置。
【請求項５８】
約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置の品質係数Ｑが少なくとも７０となるように、コプレーナストリップ線路および複数の直線状導電ストリップが配設されている、請求項５３に記載の装置。
【請求項５９】
第２の方向は第１の方向に対して直交しており、
コプレーナストリップ線路が、第１の面内に配置され、
複数の直線状導電ストリップの少なくとも一部が、第１の面と本質的に平行な第２の面内に配置され、そして
第１の面および第２の面の両方に対する少なくとも１本の垂線が、コプレーナストリップ線路の１つの導体および複数の直線状導電ストリップ少なくとも１つの導電ストリップの両方を通過する、請求項５３に記載の装置。
【請求項６０】
第１および第２の導体のそれぞれが、コプレーナストリップ線路に沿った所与の点において第２の方向に沿って、幅Ｗを有し；
前記コプレーナストリップ線路が、コプレーナストリップ線路に沿った所与の点において第２の方向に沿って、第１の距離Ｓだけ隔てられており；
前記コプレーナストリップ線路は、コプレーナストリップ線路に沿った所与の点において第２の方向に沿って、第１の寸法Ｄを有し、ここでＤ＝２Ｗ＋Ｓであり；
複数の直線状導電ストリップのそれぞれの導電ストリップは、第２の方向に沿って長さＩｓを有し、さらに
長さＩｓおよび第１の寸法Ｄがほぼ等しい、請求項５９に記載の装置。
【請求項６１】
長さＩｓが、第１の寸法Ｄよりも最大約１０％だけ大きい、請求項６０に記載の装置。
【請求項６２】
複数の直線状導電ストリップのそれぞれの導電ストリップが、第１の方向に沿って幅ｄＡを有し、該幅ｄＡは第１の寸法Ｄよりも大幅に小さい、請求項６０に記載の装置。
【請求項６３】
複数の直線状導電ストリップの隣接する直線状導電ストリップが、第１の方向に沿って距離ｄＢだけ隔てられており、該距離ｄＢは第１の寸法Ｄよりも大幅に小さい、請求項６２に記載の装置。
【請求項６４】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項６３に記載の装置。
【請求項６５】
直線状導電ストリップの幅ｄＡが、隣接する直線状導電ストリップを隔てる距離ｄＢよりも小さく、最大で距離ｄＢの約半分である、請求項６３に記載の装置。
【請求項６６】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢのそれぞれが、第１の寸法Ｄよりも約１桁分小さい、請求項６３に記載の装置。
【請求項６７】
直線状導電ストリップの幅ｄＡおよび隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項６６に記載の装置。
【請求項６８】
直線状導電ストリップの幅ｄＡおよび隣接する直線状導電ストリップを隔てる距離ｄＢのそれぞれが、第１の寸法Ｄよりも少なくとも１桁分小さい、請求項６３に記載の装置。
【請求項６９】
直線状導電ストリップの幅ｄＡおよび隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項６８に記載の装置。
【請求項７０】
コプレーナストリップ線路が第１の方向に沿って長さＬＣＰＳを有し；
複数の直線状導電ストリップのそれぞれの導電ストリップが第１の方向に沿って幅ｄＡを有し；さらに
前記幅ｄＡは、前記コプレーナストリップ線路の長さＬＣＰＳよりも大幅に小さい、請求項６０に記載の装置。
【請求項７１】
複数の直線状導電ストリップの隣接する直線状導電ストリップが、第１の方向に沿って距離ｄＢだけ隔てられており、該距離ｄＢはコプレーナストリップ線路の長さＬＣＰＳよりも大幅に小さい、請求項７０に記載の装置。
【請求項７２】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項７１に記載の装置。
【請求項７３】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢのそれぞれが、コプレーナストリップ線路の長さＬＣＰＳよりも約１桁分小さい、請求項７１に記載の装置。
【請求項７４】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項７３に記載の装置。
【請求項７５】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢのそれぞれが、コプレーナストリップ線路の長さＬＣＰＳよりも約１桁分小さい、請求項７１に記載の装置。
【請求項７６】
直線状導電ストリップの幅ｄＡと隣接する直線状導電ストリップを隔てる距離ｄＢがほぼ等しい、請求項７５に記載の装置。
【請求項７７】
複数の直線状導電ストリップが、
第１の面に配置された、第１の複数の直線状導電ストリップ；および
第１の面および第２の面に本質的に平行な第３の面に配置された、第２の複数の直線状導電ストリップを含む、請求項５９に記載の装置。
【請求項７８】
第１の面が、第２の面と第３の面の間に位置する、請求項７７に記載の装置。
【請求項７９】
第１の複数の直線状導電ストリップおよび第２の複数の直線状導電ストリップが交互に配設され、それによって、第１、第２および第３の面に対するいずれもの垂線も、前記第１の複数の直線状導電ストリップの１つの導電ストリップと前記第２の複数の直線状導電ストリップの１つの導電ストリップの両方を通過しないようにされている、請求項７８に記載の装置。
【請求項８０】
第２の面が、第１の面と第３の面の間に位置する、請求項７７に記載の装置。
【請求項８１】
第１の複数の直線状導電ストリップおよび第２の複数の直線状導電ストリップが交互に配設され、それによって、第１、第２および第３の面に対するいずれもの垂線も、前記第１の複数の直線状導電ストリップの１つの導電ストリップと前記第２の複数の直線状導電ストリップの１つの導電ストリップの両方を通過しないようにされている、請求項８０に記載の装置。
【請求項８２】
複数の導電ストリップが、少なくとも、第１、第２および第３の面に本質的に平行な第４の面に配置された、少なくとも第３の複数の直線状導電ストリップを含む、請求項７７に記載の装置。
【請求項８３】
少なくとも１つの差分信号を移送する方法であって、
Ａ）第１の方向に実質的に沿って配向され、複数の直線状導電ストリップに近接して配置されたコプレーナストリップ線路上で、前記少なくとも１つの差分信号を移送する行為であって、前記複数の直線状導電ストリップが本質的に互いに平行であり、前記第１の方向に直角な第２の方向に実質的に沿って配向されている前記行為を含む、前記方法。
【請求項８４】
コプレーナストリップ線路が、第１の導体および第２の導体だけを含み、少なくとも１つの差分信号を移送する方法であって、
Ｂ）複数の直線状導電ストリップを、前記第１の導体および第２の導体に対して浮動電位に維持する行為をさらに含む、請求項８３に記載の方法。
【請求項８５】
コプレーナストリップ線路および複数の直線状導電ストリップがシリコン基板上に配設されており；前記コプレーナストリップ線路は、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある周波数を有する少なくとも１つの信号をサポートするように構成されており；前記コプレーナストリップ線路および前記複数の直線状導電ストリップは、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置が少なくとも５０の品質係数Ｑを有するように、配設されており；さらに行為Ａ）が、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある周波数を有する少なくとも１つの差分信号を、前記コプレーナストリップ線路を介して移送する行為を含む、請求項８４に記載の方法。
【請求項８６】
前記コプレーナストリップ線路および前記複数の直線状導電ストリップは、約１０ギガヘルツから少なくとも５０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置が少なくとも７０の品質係数Ｑを有するように、配設されており、かつ行為Ａ）が、
約１０ギガヘルツから少なくとも５０ギガヘルツまでの範囲にある周波数を有する少なくとも１つの差分信号を、前記コプレーナストリップ線路を介して移送する行為を含む、請求項８５に記載の方法。
【請求項８７】
シリコン基板；
互いに平行であって、前記シリコン基板の上方の第１の面に配置され、かつ実質的に第１の方向に沿って配向されている、第１の導体および第２の導体；
前記シリコン基板の上方で、かつ前記第１の面に平行な第２の面に配置された、複数の直線状導電ストリップであって、本質的に互いに平行であるとともに、前記第１の方向と直交する第２の方向に実質的に沿って配向されている、前記複数の直線状導電ストリップ；および
少なくとも、前記第１の面と前記第２の面の間に配置された、少なくとも１種の誘電体を含む、コプレーナストリップ線路デバイスであって、
約１ギガヘルツから少なくとも６０ギガヘルツの範囲にある周波数を有する、前記第１および第２の導体上で少なくとも１つの信号をサポートするようにされているとともに、前記第１および第２の導体、ならびに前記複数の直線状導電ストリップは、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある、少なくとも１つの周波数に対して、装置が少なくとも３０の品質係数Ｑを有するように配設されている、前記コプレーナストリップ線路デバイス。
【請求項８８】
第１および第２の導体ならびに複数の直線状導体ストリップが、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置が少なくとも５０の品質係数Ｑを有するように、配設されている、請求項８７に記載の装置。
【請求項８９】
第１および第２の導体ならびに複数の直線状導電ストリップが、約１ギガヘルツから少なくとも６０ギガヘルツまでの範囲にある少なくとも１つの周波数に対して、装置が少なくとも７０の品質係数Ｑを有するように、配設されている、請求項８７に記載の装置。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図２０Ａ】
【図２０Ｂ】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０】
【図１１】
【図１２】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６】
【図１７】
【図１７Ａ】
【図１７Ｂ】
【図１８Ａ】
【図１８Ｂ】
【図１８Ｃ】
【図１９Ａ】
【図１９Ｂ】
【図２０Ａ】
【図２０Ｂ】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【公表番号】特表２００６−５２８４６６（Ｐ２００６−５２８４６６Ａ）
【公表日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願番号】特願２００６−５２１１８７（Ｐ２００６−５２１１８７）
【出願日】平成１６年７月１９日（２００４．７．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２３３１１
【国際公開番号】ＷＯ２００５／０１１１０１
【国際公開日】平成１７年２月３日（２００５．２．３）
【出願人】（５９２２５７３１０）プレジデント・アンド・フェロウズ・オブ・ハーバード・カレッジ (31)
【Ｆターム（参考）】
【公表日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願日】平成１６年７月１９日（２００４．７．１９）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０２３３１１
【国際公開番号】ＷＯ２００５／０１１１０１
【国際公開日】平成１７年２月３日（２００５．２．３）
【出願人】（５９２２５７３１０）プレジデント・アンド・フェロウズ・オブ・ハーバード・カレッジ (31)
【Ｆターム（参考）】
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