シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置
【課題】大画面、高解像度のａ−Ｓｉ ＴＦＴ ＬＣＤに適用可能にする。
【解決手段】複数のステージを含み、ステージの奇数番目及び偶数番目にそれぞれ第１及び第２クロック信号が入力されて、各ステージに対応するスキャンラインを駆動する駆動信号を出力するシフトレジスタの駆動方法において、第１電源電圧に相応する第１ハイレベルの第１又は第２クロック信号をステージに提供し、第１ハイレベルより大きな第２ハイレベルの第２電源電圧を生成してステージに提供し、第１又は第２クロック信号のデュティ期間に現ステージに接続されたスキャンラインをプルアップさせる駆動信号を生成し、直後ステージの駆動信号に応答して、現ステージの駆動信号をローレベルにダウンさせて現ステージに接続されたスキャンラインにローレベルにダウンされた駆動信号を提供し、現ステージの駆動信号をローレベルに所定時間維持することを含むシフトレジスタ駆動方法。
【解決手段】複数のステージを含み、ステージの奇数番目及び偶数番目にそれぞれ第１及び第２クロック信号が入力されて、各ステージに対応するスキャンラインを駆動する駆動信号を出力するシフトレジスタの駆動方法において、第１電源電圧に相応する第１ハイレベルの第１又は第２クロック信号をステージに提供し、第１ハイレベルより大きな第２ハイレベルの第２電源電圧を生成してステージに提供し、第１又は第２クロック信号のデュティ期間に現ステージに接続されたスキャンラインをプルアップさせる駆動信号を生成し、直後ステージの駆動信号に応答して、現ステージの駆動信号をローレベルにダウンさせて現ステージに接続されたスキャンラインにローレベルにダウンされた駆動信号を提供し、現ステージの駆動信号をローレベルに所定時間維持することを含むシフトレジスタ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタとこれを有する液晶表示装置に関するものであり、より詳細には、大画面、高解像度のａ−Ｓｉ ＴＦＴ ＬＣＤに適用可能であるシフトレジスタとこれを有する液晶表示装置に関するものである。
【背景技術】
【０００２】
一般に、薄膜トランジスタ（ＴＦＴ）を用いる液晶表示装置は、ａ−Ｓｉ ＴＦＴ ＬＣＤとｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤに区分される。ｐｏｌｙ−ＳｉＴＦＴ ＬＣＤは消費電力が小さく、価格が高くないが、ａ−Ｓｉ ＴＦＴ ＬＣＤに比べてＴＦＴ製造工程が複雑であるという短所がある。だから、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤはＩＭＴ−２０００フォンのディスプレイのように小型ディスプレイ装置に主に適用される。
ａ−Ｓｉ ＴＦＴ ＬＣＤは大面積が容易であり、収率が高くて主にノートブックＰＣ、ＬＣＤモニター、ＨＤＴＶなどの大画面ディスプレイ装置に適用される。
【０００３】
図１は、ｐｏｌｙ−ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す概略図であり、図２は従来のａ−Ｓｉ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
図１に示すように、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤはピクセルアレイが形成されたガラス基板１０上にデータ駆動回路１２及びゲート駆動回路１４を形成し、端子部１６と集積プリント回路基板２０をフィルムケーブル１８に接続する。このような構造は、製造原価を節減し、駆動回路の一体化により電力損失を最少化することができる。
【０００４】
しかし、図２に示すように、ａ−Ｓｉ ＴＦＴ ＬＣＤは可撓性印刷回路基板上にＣＯＦ（ＣＨＩＰ ＯＮ ＦＩＬＭ）方式にデータ駆動チップ３４を形成し、可撓性印刷回路基板を通じてデータ印刷回路基板３６とピクセルアレイのデータライン端子部を接続する。また、可撓性印刷回路基板上には、前述したＣＯＦ方式によりゲート駆動チップ４０を形成し、可撓性印刷回路基板を通じてゲート印刷回路基板４２とピクセルアレイのゲートライン端子部を接続する。
即ち、ａ−Ｓｉ ＴＦＴ ＬＣＤでは、ａ−Ｓｉ 工程の長所である高い生産性にもかかわらず、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤでの費用側面と薄い（Ｓｌｉｍ）構造の面で不利である。
【０００５】
また、ａ−Ｓｉ ＴＦＴ ＬＣＤを高解像度、大画面用に具現する場合、特に、ピクセルのゲートラインに存在する容量性負荷（ｃａｐａｃｉｔｉｖｅ ｌｏａｄ）に充電された電荷を速い時間内に放電することができるゲート駆動回路を必要とする。しかし、従来のゲート駆動回路を利用する場合、ディスプレイ不良が発生されない高解像度大画面ディスプレイの具現が困難であった。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、大画面、高解像度のａ−Ｓｉ ＴＦＴ ＬＣＤに適用可能であるシフトレジスタを提供することにある。
本発明の他の目的は、シフトレジスタを備える液晶表示装置を提供することにある。
本発明の別の目的は、大画面、高解像度のａ−Ｓｉ ＴＦＴ ＬＣＤに適用可能であるシフトレジスタ駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
上述した目的を達成するための本発明によるシフトレジスタは、縦続接続された複数のステージからなり、各ステージは複数のスキャンラインを順次に選択するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタにおいて、前記各ステージは、次ステージに第１クロック又は前記第１クロックと１８０°位相差を有する第２クロックに相応するキャリー信号を提供するキャリーバッファ部と、出力端子に前記第１クロック又は第２クロックに相応するスキャンライン駆動信号を提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージのスキャンライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオフさせ、次ステージのスキャンライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部とを含む。
【０００８】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含む液晶表示装置において、前記ゲート駆動回路は複数のステージからなって各ステージのゲートライン駆動信号により前記複数のゲートラインを順次に選択するシフトレジスタにより構成し、前記各ステージは、次ステージに第１クロック及び第１クロックと１８０°位相差を有する第２クロックに相応するキャリー信号を提供するキャリーバッファ部と、出力端子に前記第１及び第２クロックに相応するゲートライン駆動信号を提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージへのゲートライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオフさせ、前記次ステージへのゲートライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部を含む。
【０００９】
上述した目的を達成するための本発明によるシフトレジスタ駆動方法は、縦続接続された複数のステージからなり、各ステージは複数のスキャンラインを順次に選択するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタを駆動するシフトレジスタ駆動方法において、前記各ステージは、次ステージに第１クロック又は前記第１クロックと１８０°位相差を有する第２クロックに相応するキャリー信号を提供するステップと、前ステージから提供されるキャリー信号に応答して前記第１クロック又は第２クロックに相応するスキャンライン駆動信号を出力するステップと、次ステージのスキャンライン駆動信号に応答して前記スキャンライン駆動信号を非アクティブ化させる。
【００１０】
上述した目的を達成するための本発明によるシフトレジスタは、複数のステージが配置され、第一ステージに開示信号の入力を受けて各ステージは複数のスキャンラインを選択するためのスキャンライン駆動信号を順次に出力するシフトレジスタにおいて、前記各ステージは、次ステージに前記第１クロック及び前記第１クロックと１８０°の位相差を有する第２クロックに相応するキャリー信号を提供する第１キャリーバッファ部と、出力端子に前記第１クロック又は第２クロックに相応するスキャンライン駆動信号を提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前ステージの第１キャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージのスキャンライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前ステージの第１キャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオンさせ、次ステージのスキャンライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、前ステージの第１キャリーバッファ部から提供され、前記プルアップ部に印加される前記キャリー信号のレベルをダウンさせる第２キャリーバッファ部とを含む。
【００１１】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含む液晶表示装置において、前記ゲート駆動回路は複数のステージが配置されて各ステージのゲートライン駆動信号により前記複数のゲートラインを順次に選択するシフトレジスタにより構成し、前記各ステージは、次ステージに第１クロック及び第１クロックと１８０°の位相差を有する第２クロックに相応するキャリー信号を提供する第１キャリーバッファ部と、出力端子に前記第１クロック又は第２クロックに相応するスキャンライン駆動信号を提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前ステージの第１キャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージのゲートライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記前ステージの第１キャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオンさせ、前記次ステージのゲートライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、前記前ステージの第１キャリーバッファ部から提供された前記プルアップ部に印加される前記キャリー信号のレベルをダウンさせる第２キャリーバッファ部とを含む。
【００１２】
上述した目的を達成するための本発明によるシフトレジスタは、第１及び第２クロック信号を交代に入力を受けて複数のスキャンライン駆動信号を提供する縦続接続された複数のステージにより構成されるシフトレジスタにおいて、前記各ステージは、前記第１及び第２クロック信号のうちの対応されるクロック信号の入力を受けて出力端子にスキャンライン駆動を提供するプルアップスイッチング素子と、スキャン開始信号又は直前ステージのスキャンライン駆動信号に応答してプルアップスイッチング素子をターンオンさせる第１プルアップ駆動スイッチング素子と、直後ステージのスキャンライン駆動信号に応答して前記プルアップスイッチング素子をターンオフさせる第２プルアップ駆動スイッチング素子と、前記出力端子に第１電源電圧を提供する第１プルダウンスイッチング素子と、前記スキャン開始信号又は前記直前ステージのゲートライン駆動信号の前縁に応答して前記第１プルダウンスイッチング素子をターンオフさせるプルダウン駆動スイッチング素子と、前記直後ステージのスキャンライン駆動信号に応答してターンオンされ、前記第１プルダウンスイッチング素子と共に前記出力端子に前記第１電源電圧を提供する第２プルダウンスイッチング素子とを含む。
【００１３】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含む液晶表示装置において、前記ゲート駆動回路は、第１及び第２クロック信号を交代に入力を受けて複数のゲートラインを駆動するための複数のゲートライン駆動信号を提供する縦続接続された複数のステージにより構成され、前記各ステージは、前記第１及び第２クロック信号のうちの対応されるクロック信号の入力を受けて出力端子にスキャンライン駆動を提供するプルアップスイッチング素子と、スキャン開始信号又は直前ステージのゲートライン駆動信号に応答してプルアップスイッチング素子をターンオンさせる第１プルアップ駆動スイッチング素子と、直後ステージのゲートライン駆動信号に応答して前記プルアップスイッチング素子をターンオフさせる第２プルアップ駆動スイッチング素子と、前記出力端子に第１電源電圧を提供する第１プルダウンスイッチング素子と、前記スキャン開始信号又は前記直前ステージのゲートライン駆動信号に応答して前記第１プルダウンスイッチング素子をターンオフさせるプルダウン駆動スイッチング素子と、前記直後ステージのゲートライン駆動信号に応答してターンオンされ、前記第１プルダウンスイッチング素子と共に前記出力端子に前記第１電源電圧を提供する第２プルダウンスイッチング素子とを含む。
【００１４】
上述した目的を達成するための本発明によるシフトレジスタは、第１及び第２クロック信号を交代に入力を受けて複数の薄膜トランジスタに接続された複数のゲートラインを駆動するための複数のゲートライン駆動信号を縦続接続された複数のステージにより構成されるシフトレジスタにおいて、前記各ステージは、第２電源電圧は第１電極に入力され、開始信号又は直前ステージのスキャンライン駆動信号のうちの少なくとも一つが第２電極に入力され、第３電極が第１ノードに接続された第１プルアップ駆動スイッチング素子と、前記第１及び第２クロック信号のうちに対応されるクロック信号が第４電極に入力され、前記第１ノードに第５電極が接続され、出力端子に第６電極が接続されたプルアップスイッチング素子と、前記出力端子に第７電極が接続され、前記２ノードに第８電極が接続され、第１電源電圧が第９電極に入力される第１プルダウンスイッチング素子と、前記出力端子に第１０電極が接続され、直後ステージのゲートライン駆動信号が第１１電極に入力され、前記第１電源電圧が第１２電極に入力される第２プルダウンスイッチング素子と、前記第１ノードと前記出力端子間に接続されたキャパシタと、前記第１ノードに第１３電極が接続され、直後ステージのゲートライン駆動信号が第１４電極に接続され、前記第１電源電圧が第１５電極に入力される第２プルアップ駆動スイッチング素子と、前記第１ノードに第１６電極が接続され、前記第２ノードに第１７電極が接続され、前記第１電源電圧を第１８電極に入力される第３プルアップ駆動スイッチング素子と、前記第２電源電圧に第１９電極と第２０電極が共通に接続され、第２１電極が第２ノードに接続された第１プルダウン駆動スイッチング素子と、前記第２ノードに第２２電極が接続され、前記第１ノードに第２３電極が接続され、前記第１電源電圧が第２４電極に入力される第２プルダウン駆動スイッチング素子とを含む。
【００１５】
上述した目的を達成するための本発明によるシフトレジスタ駆動方法は、縦続接続された複数のステージで第１及び第２クロック信号を交代に入力を受けて複数のスキャンラインを駆動するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタを駆動する方法において、前記各々のステージで第１ハイレベルを有する第１電源電圧に相応する第１ハイレベルを有する第１又は第２クロック信号の入力を受けて前記各ステージに提供するステップと、前記第１ハイレベルより所定サイズほどさらに大きい第２ハイレベルを有する第２電源電圧を発生して前記各ステージに提供するステップと、前記第１又は第２クロック信号のデュティ期間の間に現ステージに接続されたスキャンラインをプルアップさせるスキャンライン駆動信号を発生するステップと、直後ステージのスキャンライン駆動信号に応答して現ステージのスキャンライン駆動信号をローレベルにダウンさせて前記現ステージに接続されたスキャンラインに提供するプルダウン開始ステップと、前記プルダウン開始後、前記現ステージのスキャンライン駆動信号を前記ローレベルに所定時間の間に維持するプルダウン維持ステップとを含む。
【発明の効果】
【００１６】
本発明によると、シフトレジスタを構成する各ステージに独立的にキャリー電圧を発生するキャリーバッファトランジスタを内蔵することにより、大画面、高解像度のａ−Ｓｉ ＴＦＴ ＬＣＤに適用時にＲＣ遅延を最少化することができる。即ち、現ステージの出力端に接続されたゲートラインに伝達される信号と次ステージの入力端に伝達されるキャリー信号を分離する薄膜トランジスタを現在のステージに追加することにより、ゲートラインのＲＣロードが次ステージに及ぼす影響を除去することができる。
【００１７】
また、液晶表示パネルのゲートラインが増加しても、任意のゲートラインに印加されるゲートライン駆動信号を次ステージの起動信号に利用せずに、共通に供給されるパワークロックを利用するので、正常的なディスプレイを実行することができる。
さらに、シフトレジスタを構成する各ステージに独立的にキャリーを発生するキャリーバッファを内蔵することにより、大画面、高解像度のＴＦＴ ＬＣＤに適用時に臨界電圧（Ｖｔｈ）に鈍感なシフトレジスタを提供する。即ち、シフトレジスタの臨界電圧（Ｖｔｈ）散布による誤動作を防止することができるので、相対的に広い温度環境で信頼性を高めることができる。
さらにまた、生産時に臨界電圧（Ｖｔｈ）散布に対しても鈍感になって収率高いシフトレジスタを提供することができる。
【００１８】
本発明によると、ａ−Ｓｉ ＴＦＴ ＬＣＤのゲートライン駆動のためのゲート駆動シフトレジスタのプルダウントランジスタを所定のサイズ比を有する第１及びプルダウントランジスタ２個に分離する。従って、ゲート駆動シフトレジスタ内部にあるインバータの容量性負荷になるプルダウントランジスタのサイズを減少させることができるので、インバータが速く動作するようにすることができる。その結果、高解像度、大画面ディスプレイ時にディスプレイ不良が発生されることを防止することができる。
【００１９】
また、本発明によると、シフトレジスタにクロック発生器に提供された電圧源（Ｖｏｎ）と別途のさらに大きい電圧源（Ｖｏｎａ）を印加させることにより、高解像度、大画面ディスプレイ具現時にもディスプレイ不良が発生されないようにすることができる。
【図面の簡単な説明】
【００２０】
【図１】ｐｏｌｙ−ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図２】従来のａ−Ｓｉ ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図３】本発明によるａ−Ｓｉ ＴＦＴ 液晶表示装置の分解斜視図を示す。
【図４】本発明によるａ−Ｓｉ ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す図である。
【図５】図４のデータ駆動回路のシフトレジスタのブロック図である。
【図６】図４のゲート駆動回路に用いられるシフトレジスタを説明するためのブロック図である。
【図７】図６に示したシフトレジスタの各ステージの具体的な回路構成を示す図である。
【図８】図７の回路の出力波形図である。
【図９】図６の回路の駆動波形を説明するための波形図である。
【図１０】図６に示したシフトレジスタを用いる液晶表示装置を説明するための図である。
【図１１】本発明の一実施形態によるシフトレジスタを説明するためのブロック図である。
【図１２】図１１のシフトレジスタの単位ステージを説明するための回路図である。
【図１３】図１１のシフトレジスタの最終ステージとダミーステージを示した回路図である。
【図１４】図１１のシフトレジスタを用いた液晶表示装置を説明するための図である。
【図１５】図１１のシフトレジスタの単位ステージのうちのプルアップ部、プルダウン部及びキャリーバッファのみを示すレイアウト図である
【図１６】図１１のシフトレジスタの単位ステージのうちのプルアップ部、プルダウン部及びキャリーバッファのみを示すレイアウト図である。
【図１７】キャリーバッファが配置される領域のみを拡大した図面である。
【図１８】図７のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図である。
【図１９】図７のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図である。
【図２０】図７のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図である。
【図２１】本発明の第２実施形態によるシフトレジスタを説明するための回路図である。
【図２２】本発明の第３実施形態によるシフトレジスタを説明するための回路図である。
【図２３】図２２の回路の出力波形図である。
【図２４】図２２の回路の出力波形図である。
【図２５】本発明の第４実施形態によるシフトレジスタを説明するための回路図である。
【図２６】本発明の第５実施形態によるシフトレジスタを説明するための回路図である。
【図２７】図２６の回路のキャパシタノードの充電電位を示す図面である。
【図２８】図７のシフトレジスタを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。
【図２９】本発明の第６実施形態によるシフトレジスタの具体回路図である。
【図３０】図２９のシフトレジスタを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。
【図３１】図７及び図２９のシフトレジスタを駆動した場合のゲートライン駆動電圧を同時に示したシミュレーション出力波形図である。
【図３２】図６のシフトレジスタを駆動するための電源発生装置とクロック発生器の一例を示すブロック図である。
【図３３】図３２のようにクロック発生器に提供された電圧源と同一の電圧源がシフトレジスタに提供された場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
【図３４】本発明のシフトレジスタを駆動するための電源発生装置とクロック発生器の他の例を示すブロック図である。
【図３５】図３４のＤＣ／ＤＣコンバータの内部回路構成の一例を示す図である。
【図３６】図３４の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
【図３７】図３３と図３４の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧を共に示したシミュレーション出力波形図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
図３は本発明によるａ−Ｓｉ ＴＦＴ 液晶表示装置の分解斜視図を示す。
図３に示すように、液晶表示装置１００は、液晶表示パネルアセンブリ１１０バックライトアセンブリ１２０、シャーシ１３０及びカバー１４０を含む。
【００２２】
液晶表示パネルアセンブリ１１０は、液晶表示パネル１１２、可撓性印刷回路基板１１６、集積化された制御及びデータ駆動チップ１１８を含む。液晶表示パネル１１２は、ＴＦＴ基板１１２ａとカラーフィルタ基板１１２ｂを含む。ＴＦＴ基板１１２ａには、ａ−Ｓｉ ＴＦＴ 工程により表示セルアレイ回路、データ駆動回路、ゲート駆動回路及び外部接続端子が形成される。カラーフィルタ基板１１２ｂにはカラーフィルタ及び透明共通電極が形成される。ＴＦＴ基板１１２ａとカラーフィルタ基板１１２ｂは互いに対向され、これら間に液晶が注入された後に封入される。
【００２３】
可撓性印刷回路基板１１６に設けられた制御及びデータ駆動チップ１１８とＴＦＴ基板１１２ａの回路は、可撓性印刷回路基板１１６により電気的に接続される。可撓性印刷回路基板１１６はデータ信号、データタイミング信号、ゲートタイミング信号及びゲート駆動電圧をＴＦＴ基板１１２ａのデータ駆動回路及びゲート駆動回路に提供する。
バックライトアセンブリ１２０は、ランプアセンブリ１２２、導光板１２４、光学シート１２６、反射板１２８及びモールドフレーム１２９を含むことからなる。
【００２４】
図４は本発明によるａ−Ｓｉ ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す図面である。
図４に示すように、本発明のＴＦＴ基板１１２ａ上には、表示セルアレイ回路１５０、データ駆動回路１６０、ゲート駆動回路１７０、データ駆動回路外部接続端子１６２、１６３、ゲート駆動回路外部接続端子部１６９がＴＦＴ工程時に共に形成される。
表示セルアレイ回路１５０はコラム方向に延びられたｍ個のデータライン（ＤＬ１〜ＤＬｍ）とロー方向に延びられたｎ個のゲートライン（ＧＬ１〜ＧＬｎ）を含む。
【００２５】
本発明の実施形態は、２インチ液晶表示パネルでデータライン及びゲートラインの数は５２５（即ち、１７６＊３）＊１９２解像度を有する。
データラインとゲートラインの各交差点にはスイッチングトランジスタ（ＳＴ）が形成される。スイッチングトランジスタ（ＳＴｉ）のドレインはデータライン（ＤＬｉ）に接続され、ゲートはゲートライン（ＧＬｉ）に接続される。スイッチングトランジスタ（ＳＴｉ）のソースは透明画素電極（ＰＥ）に接続される。透明画素電極（ＰＥ）とカラーフィルタ基板１１２ｂに形成された透明共通電極（ＣＥ）の間に液晶（ＬＣ）が位置することになる。
これにより、透明画素電極（ＰＥ）と透明共通電極（ＣＥ）間に印加された電圧により液晶配列が制御されて通過される光量を制御して、各ピクセルのグレイ表示をすることになる。
【００２６】
データ駆動回路１６０は、シフトレジスタ１６４と５２８個のスイッチングトランジスタ（ＳＷＴ）を含む。５２８個のスイッチングトランジスタ（ＳＷＴ）は６６個ずつ８個のデータラインブロック（ＢＬ１〜ＢＬ８）を形成する。
各データラインブロック（ＢＬｉ）は、６６個のデータ入力端子により構成された外部入力端子１６３に６６個の入力端子が共通に接続され、対応する６６個のデータラインに６６個の出力端子が接続される。また、シフトレジスタ１６４の８個の出力端子のうちの対応する一つの出力端子にブロック選択端子が接続される。
【００２７】
５２８個のスイッチングトランジスタ（ＳＷＴ）各々は、対応するデータラインにソースが接続され、６６個のデータ入力端子のうちの対応する入力端子にドレインが接続され、ゲートにブロック選択端子に接続されたａ−Ｓｉ ＴＦＴ ＭＯＳトランジスタにより構成される。
したがって、５２８個のデータラインは、６６個ずつ８個のブロックに分割され、シフトレジスタ１６４の８個のブロック選択信号により順次に各ブロックが選択される。
シフトレジスタ１６４は、３端子の外部接続端子１６２を通じて第１クロック（ＣＫＨ）、第２クロック（ＣＫＨＢ）、ブロック選択開始信号（ＳＴＨ）が提供される。シフトレジスタ１６４の出力端子は各々対応するラインブロックのブロック選択端子に接続される。
【００２８】
図５は前述した図４のデータ駆動回路のシフトレジスタのブロック図である。図５に示すように、本発明によるシフトレジスタ１６４は、９個のステージ（ＳＲＨ１〜ＳＲＨ９）が縦続接続される。即ち、各ステージの出力端子（ＯＵＴ）が次ステージの入力端子（ＩＮ）に接続される。ステージの数はデータラインブロックに対応する８個のステージ（ＳＲＨ１〜ＳＲＨ８）と一つのダミーステージ（ＳＲＨ９）により構成される。各ステージは入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を有する。８個のステージ（ＳＲＨ１〜ＳＲＨ８）は各データラインブロック（ＢＬ１〜ＢＬ８）のブロック選択端子にブロック選択開始信号（ＤＥ１〜ＤＥ８）を各々提供する。ブロック選択開始信号は各ラインブロックのイネーブル信号である。
【００２９】
奇数番目ステージ（ＳＲＨ１、ＳＲＨ３、ＳＲＨ５、ＳＲＨ７、ＳＲＨ９）には第１クロック（ＣＫＨ）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、ＳＲＣ６、ＳＲＣ８）には第２クロック（ＣＫＨＢ）が提供される。第１クロック（ＣＫＨ）と第２クロック（ＣＫＨＢ）は互いに反対される位相を有する。第１クロック（ＣＫＨ）及び第２クロック（ＣＫＨＢ）のデュティ期間は１／６６ｍｓ以下にする。
【００３０】
各ステージの各制御端子（ＣＴ）には、次ステージの出力信号が制御信号に制御端子（ＣＴ）に入力される。即ち、制御端子（ＣＴ）に入力される制御信号は、自身の出力信号のデュティ期間遅延された信号になる。
したがって、各ステージの出力信号（ゲートライン駆動信号）が順次にアクティブ区間（即ち、ハイ状態）を有して発生されるので、各出力信号のアクティブ区間で対応されるデータラインブロックが選択され、イネーブルされることになる。
ダミーステージ（ＳＲＨ９）は前ステージ（ＳＲＨ８）の制御端子（ＣＴ）に制御信号を提供するためのものである。
【００３１】
図６は前述した図４のゲート駆動回路に利用されるシフトレジスタを説明するためのブロック図である。
図６に示すように、前述した図４のゲート駆動回路１７０は一つのシフトレジスタにより構成され、前述したシフトレジスタは複数のステージ（ＳＲＣ１〜ＳＲＣ１９２、ダミーステージ）が縦続接続される。即ち、各ステージの出力端子（ＯＵＴ）が次ステージの入力端子（ＩＮ）に接続される。ステージはゲートラインに対応する１９２個のステージ（ＳＲＣ１〜ＳＲＣ１９２）と一つのダミーステージ（ＳＲＣ１９３）により構成される。各ステージは入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫＨ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を有する。
【００３２】
第１ステージ（ＳＲＣ１）の入力端子（ＩＮ）には、スキャン開始信号（ＳＴＶ）が入力される。スキャン開始信号（ＳＴＶ）は垂直同期信号（Ｖｓｙｎｃ）に同期されたパルスである。
各ステージの出力信号（ＧＯＵＴ１〜ＧＯＵＴ１９２）は、対応される各ゲートラインに接続される。奇数番目ステージ（ＳＲＣ１、ＳＲＣ３、．．．）には第１クロック（ＣＫＶ）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、．．．）には第２クロック（ＣＫＶＢ）が提供される。ここで、第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）は互いに反対される位相を有する。また、第１クロックと第２クロックのデュティ期間は１６．６／１９２ｍｓの期間になる。
したがって、データ駆動回路のシフトレジスタ１６４のクロックのデュティ期間に比べて、ゲート駆動回路のシフトレジスタ１６４のクロックのデュティ期間は約８倍以上になる。
【００３３】
各ステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）の制御端子（ＣＴ）には次ステージ（ＳＲＣ２、ＳＲＣ３、ＳＲＣ４、．．．）の出力端子（ＧＯＵＴ２、ＧＯＵＴ３、ＧＯＵＴ４）が制御信号に制御端子（ＣＴ）に入力される。即ち、制御端子（ＣＴ）に入力される制御信号は自身の出力信号のデュティ期間遅延された信号になる。
したがって、各ステージの出力信号が順次にアクティブ区間（ハイ状態）を有して発生されるので、各出力信号のアクティブ区間で対応される水平ラインが選択されることになる。
【００３４】
図７は、図６に示したシフトレジスタの各ステージの具体的な回路構成を示し、図８は図７による出力波形図を示す。
図７に示すように、シフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４を含む。
プルアップ部１７１は、パワークロック入力端子（ＣＫＶ）にドレインが接続され、第１ノード（Ｎ１）にゲートが接続され、出力端子（ＧＯＵＴ［Ｎ］）にソースが接続された第１ＮＭＯＳトランジスタ（Ｍ１）により構成される。
【００３５】
プルダウン部１７２は、出力端子（ＧＯＵＴ［Ｎ］）にドレインが接続され、第４ノード（Ｎ４）にゲートが接続され、ソースが第１電源電圧端子（ＶＳＳ）に接続された第２ＮＭＯＳトランジスタ（Ｍ２）により構成される。
プルアップ駆動部１７３は、キャパシタ（Ｃ）、第３乃至第５トランジスタ（Ｍ３〜Ｍ５）により構成される。キャパシタ（Ｃ）は第１ノード（Ｎ１）と出力端子（ＧＯＵＴ［Ｎ］）間に接続される。第３トランジスタ（Ｍ３）はドレインが第２電源電圧（ＶＯＮ）に接続され、ゲートが入力端子（ＩＮ）、即ち前ステージの出力信号（ＧＯＵＴ［Ｎ−１］）に接続され、ソースが第１ノード（Ｎ１）に接続される。第４トランジスタ（Ｍ４）はドレインが第１ノード（Ｎ１）に接続され、ゲートが第２ノード（Ｎ２）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。第５トランジスタ（Ｍ５）はドレインが第１ノード（Ｎ１）に接続され、ゲートが第２ノード（Ｎ２）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。ここで、第３トランジスタ（Ｍ３）のサイズは第５トランジスタ（Ｍ５）のサイズより２倍程度大きく形成される。
【００３６】
プルダウン駆動部１７４は、第６及び第７トランジスタ（Ｍ６、Ｍ７）により構成される。第６トランジスタ（Ｍ６）はドレインとゲートが共通され第２電源電圧（ＶＯＮ）に接続され、ソースが第２ノード（Ｎ２）に接続される。第７トランジスタ（Ｍ７）はドレインが第２ノード（Ｎ２）に接続され、ゲートが第１ノード（Ｎ１）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。ここで、第６トランジスタ（Ｍ６）のサイズは第７トランジスタ（Ｍ７）のサイズより１６倍程度大きく形成される。
【００３７】
図８に示すように、第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）とスキャン開始信号（ＳＴ）がシフトレジスタに供給されると、第１ステージ（ＳＲＣ１）ではスキャン開始信号（ＳＴ）の前縁に応答して第１パワークロック（ＣＫＶ）のハイレベル区間を所定時間（Ｔｄｒ１）遅延させて出力端子（ＯＵＴ）に出力信号（ＧＯＵＴ１）に発生する。
以上で説明したように、アレイ基板が配置されるガラス上のシフトレジスタにはスキャン開始信号（ＳＴＶ）と共に第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）が供給され、ゲート駆動回路として動作を実行する。
【００３８】
図９は前記図６による駆動波形を説明するための波形図である。以下、図９を参照して図７のａ−Ｓｉ ＴＦＴのゲートを駆動するためのシフトレジスタの各ステージの動作を説明する。
図９に示すように、前述したシフトレジスタは入力される２Ｈを１周期にして、第１パワークロック（ＣＫＶ）又は第１パワークロック（ＣＫＶ）に位相が反転する第２パワークロック（ＣＫＶＢ）のうちのいずれか一つの印加を受けて、複数のゲート信号（ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３、．．．）をＴＦＴ−ＬＣＤゲートラインに順次に出力する。ここで、第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）はａ−ＴＦＴを駆動するためにタイミングコントローラ（図示せず）の出力である０〜３Ｖ振幅の信号を、例えば、−８〜２４Ｖ振幅の信号に増幅した信号である。
【００３９】
図７に示すように、前ステージの出力信号（ＧＯＵＴ［Ｎ−１］）は現ステージのキャパシタ（Ｃ）を充電させることにより、現ステージをセットさせる。また、次ステージの出力（ＧＯＵＴ［Ｎ＋１］）は現ステージのキャパシタ（Ｃ）を放電させることにより、現ステージをリセットさせる。即ち、現ステージの出力信号を非アクティブ化させる。ここで、第１クロック信号（ＣＫＶ）と第２クロック信号（ＣＫＶＢ）は互いに反対の位相を有する。
まず、第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）とスキャン開始信号（ＳＴＶ）が第１ステージに供給されると、スキャン開始信号（ＳＴＶ）の上昇エッジに応答して第１クロック信号（ＣＫＶ）のハイレベル区間が所定時間遅延された後、出力端子に出力信号（ＧＯＵＴ［１］）が発生される。
【００４０】
プルアップ駆動部１７３のキャパシタ（Ｃ）が入力端子（ＩＮ）を通じてトランジスタ（ＮＴ１）のゲートに入力されたスキャン開始信号（ＳＴＶ）の立上がりエッジで充電され始める。キャパシタ（Ｃ）の充電電圧（Ｖｃ１）がプルアップトランジスタ（Ｍ１）ゲートソース間スレッショルド電圧以上に充電された以後に、プルアップトランジスタ（Ｍ１）がターンオンされ、第１クロック信号（ＣＫＶ）のハイレベル区間が出力端子に示される。その結果、このような遅延特性が示される。
【００４１】
出力端子（ＯＵＴ）にクロック信号のハイレベル区間が示されると、この出力電圧がキャパシタ（Ｃ）にブートストラップされ、プルアップトランジスタ（Ｍ１）のゲートライン駆動電圧がターンオン電圧（Ｖｏｎ）以上に上昇することになる。したがって、ＮＭＯＳトランジスタであるプルアップトランジスタ（Ｍ１）が完全（ＦＵＬＬ）導通状態を維持することになる。ここで、トランジスタ（Ｍ３）のサイズはトランジスタ（Ｍ４）のサイズより約２倍程度大きいために、スキャン開始信号（ＳＴＶ）によりトランジスタ（Ｍ４）がターンオンされても、トランジスタ（ＮＴ２）をターンオン状態に遷移させる。
【００４２】
一方、プルダウン駆動部１７４は、開始信号が入力される前には第６トランジスタ（Ｍ６）により第１ノード（Ｎ１）が第２電源電圧（ＶＯＮ）に上昇されて第２トランジスタ（Ｍ２）はターンオンされる。したがって、出力端子（ＯＵＴ）の出力信号の電圧が第１電源電圧（ＶＯＦＦ）状態にある。スキャン開始信号（ＳＴＶ）が入力されると、第７トランジスタ（Ｍ７）がターンオンされて第２ノード（Ｎ２）の電位が第１電源電圧（ＶＯＦＦ）にダウンされる。以後、第６トランジスタ（Ｍ６）がターンオン状態であっても、第７トランジスタ（Ｍ７）のサイズが第６トランジスタ（Ｍ６）のサイズより約１６倍程度大きいために、第２ノード（Ｎ２）は第１電源電圧（ＶＯＦＦ）状態に続けて維持される。したがって、プルダウントランジスタ（Ｍ２）はターンオン状態でターンオフ状態に遷移される。
即ち、開始信号が入力されると、プルアップトランジスタ（Ｍ１）はターンオンされ、プルダウントランジスタ（Ｍ２）はターンオフされ、出力端子には第１クロック信号（ＣＫＶ）が第２クロック信号（ＣＫＶＢ）のデュティ期間遅延されて示される。
【００４３】
出力端子（ＯＵＴ）の出力信号の電圧がターンオフ電圧（ＶＯＦＦ＝ＶＳＳ）状態に下降されると、第７トランジスタ（Ｍ７）がターンオフされる。ここで、第６トランジスタ（Ｍ６）を通じて第２ノード（Ｎ２）に第２電源電圧（ＶＯＮ）のみ供給される状態であるので、第２ノード（Ｎ２）の電位は、第１電源電圧（ＶＯＦＦ）から第２電源電圧（ＶＯＮ）に上昇され始める。第２ノード（Ｎ２）の電位が上昇され始めると、第４トランジスタ（Ｍ４）がターンオンされ始め、これによりキャパシタ（Ｃ）の充電電圧は第４トランジスタ（Ｍ４）を通じて放電され始める。これにより、プルアップトランジスタ（Ｍ１）もターンオフされ始める。
【００４４】
続いて、制御端子（ＣＴ）に提供される次ステージの出力信号ＧＯＵＴ（Ｎ＋１）がターンオン電圧に上昇することになるので、第５トランジスタ（Ｍ５）がターンオンされる。ここで、第５トランジスタ（Ｍ５）のサイズは第４トランジスタ（Ｍ４）より約２倍程度大きいために、第１ノード（Ｎ１）の電位は第４トランジスタ（Ｍ４）のみターンオンされた場合より、さらに速く第１電源電圧（ＶＯＦＦ）にダウンされる。
また、第２ノード（Ｎ２）の電位が第２電源電圧（ＶＯＮ）に上昇されると、プルダウントランジスタ（Ｍ２）はターンオンされて出力端子ＯＵＴはターンオン電圧（ＶＯＮ）でターンオフ電圧（ＶＯＦＦ）にダウンされる。
【００４５】
制御端子（ＣＴ）に印加される次ステージの出力信号ＧＯＵＴ（Ｎ＋１）がローレベルに下降されて第５トランジスタ（Ｍ５）がターンオフされても、第４ノード（Ｎ４）は第６トランジスタ（Ｍ６）を通じて第２電源電圧（ＶＯＮ）にバイアスされた状態を維持することになる。したがって、制御端子（ＣＴ）に印加される次ステージの出力信号ＧＯＵＴ（Ｎ＋１）がローレベルに下降されて第５トランジスタ（Ｍ５）がターンオフされても第４ノード（Ｎ４）の電位が第２電源電圧（ＶＯＮ）に維持されるので、プルダウントランジスタ（Ｍ２）がターンオフされる誤動作の憂慮なしに安定された動作が確保される。
上述した動作により各ステージが動作して出力信号ＧＯＵＴ［１］〜ＧＯＵＴ［４］が図８に示したように順次に安定されるように発生される。
【００４６】
以上で説明したように、前ステージの出力信号によりキャパシタ（Ｃ）が充電された後、プルアップ部又はプルダウン部に接続されたパワークロックがハイレベルになると、前述した電圧がステージの出力電圧になり、上述した出力電圧により次ステージのゲートラインに印加波形が発生される瞬間次ステージ出力は放電トランジスタを動作させてキャパシタ電圧を放電させ、シフトレジスタの一動作サイクルを終了することになる。
【００４７】
しかし、シフトレジスタをゲート駆動回路に利用する場合には、５２５（１７６＊３）＊１９２解像度を有する液晶表示パネルに対して説明したように、小型又は中小型画面には適しているが、高解像度を有する大画面には適していない。図６に示すように、シフトレジスタに備えられる各ステージは入力される２Ｈ周期の第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）のうち、いずれか一つを液晶表示パネルのゲートラインに印加するようにする動作を実行する。ｎ番目ステージの動作を簡略に説明すると、次の通りである。
即ち、ｎ−１番目ゲートオン信号を利用してｎ番目ゲートオン信号を発生させ、ｎ＋１番目ゲートオン信号を制御信号（ＣＴ）にして、ステージを制御し、その他の時間はゲートオフ電圧（Ｖｏｆｆ）レベルを発生させるものである。
【００４８】
ここで、問題になることは、ｎ番目ステージの入力信号に使用されるｎ−１番目ゲートオン信号がｎ−１番目ゲートラインと接続されているために、当該ラインにかかるロードがｎ番目ステージの入力端（ＩＮ）に影響を及ぼす。これにより、信号遅延が発生され、他のステージに接続される時もロードがかかる。
即ち、ゲートラインには、図１０に示すように、複数の抵抗成分とキャパシタンス性分が存在し、ｎ番目ステージの入力信号がｎ−１番目ステージの出力信号の伝達を受ける。ここで、ｎ−１番目ゲートラインとも接続されているために、ゲートラインに存在するＲＣロードに影響を受けて信号遅延が生ずる。
また、各々のステージは互いに縦続接続されているために、追加的にゲートラインのロードに影響を受けると、画面下側に行くほど信号遅延が激しくなって、結局には表示が不可能になるという問題点がある。中小型の場合には、ＲＣロードが小さくゲートライン駆動信号がオンレベルを維持する時間が長いために、前述した問題は無視できるが、大型液晶表示パネルに適用する時にはその問題が無視できない。
【００４９】
このような問題点を解決するための手段として、次ステージを駆動させる信号として前ステージのゲートライン駆動信号を利用せずに、外部で別途に印加される信号を利用することにより、信号遅延により発生される問題点を解決するための方法を提案する。
図１１は本発明によるシフトレジスタを説明するためのブロック図として、特に、ゲート駆動回路に動作するシフトレジスタを説明するためのブロック図である。
【００５０】
図１１に示すように、本発明によるゲート駆動回路は一つのシフトレジスタにより構成され、シフトレジスタは複数のステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．ＳＲＣＮ、ＳＲＣＮ＋１）が接続され、ステージ間には複数のキャリーバッファ（ＣＢ１、ＣＢ２、．．，ＣＢＮ）が備えられる。即ち、各ステージの出力端子（ＯＵＴ）は前ステージの制御端子（ＣＴ）に接続される。ここで、ステージはゲートラインに対応するＮ個のステージ（ＳＲＣ１〜ＳＲＣＮ）と一つのダミーステージ（ＳＲＣＮ＋１）により構成される。各ステージは入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）及びキャリー出力端子（ＣＲＲ）を有する。
【００５１】
第１ステージ（ＳＲＣ１）の入力端子（ＩＮ）にはスキャン開始信号（ＳＴＶ）が入力される。ここで、スキャン開始信号（ＳＴＶ）は外部のグラフィックコントローラなどから提供される垂直同期信号（Ｖｓｙｎｃ）に同期されたパルスである。
第２以後のステージ（ＳＲＣ２、ＳＲＣ３、ＳＲＣ４、．．．）の入力端子（ＩＮ）には前ステージのキャリー出力端子（ＣＲＲ）から提供されるキャリー電圧をキャリーバッファを経て提供受ける。
【００５２】
各ステージの出力信号（ＧＯＵＴ１〜ＧＯＵＴＮ）は対応される各ゲートラインに接続される。奇数番目ステージ（ＳＲＣ１、ＳＲＣ３、．．．）には第１クロック（ＣＫＶ）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、．．．）には第２クロック（ＣＫＶＢ）が提供される。ここで、第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）は互いに反対される位相を有する。また、第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）のデュティ期間は約１６．６／１９２［ｍｓ］の期間になる。
【００５３】
各ステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）の各制御端子（ＣＴ）には次ステージ（ＳＲＣ２、ＳＲＣ３、ＳＲＣ４、．．．）の出力信号（ＧＯＵＴ２、ＧＯＵＴ３、ＧＯＵＴ４）が制御信号に制御端子（ＣＴ）に入力される。即ち、制御端子（ＣＴ）に入力される制御信号は自信の出力信号のデュティ期間ほど遅延された信号になる。
したがって、各ステージの出力信号が順次にアクティブ区間（ハイ状態）を有して発生されるので、各出力信号のアクティブ区間で対応される水平ラインが選択されることになる。
【００５４】
このように、ステージ間に備えられるキャリーバッファ（ＣＢ１、ＣＢ２、．．，ＣＢＮ）はロードがかかるゲートライン駆動信号代わりに外部で直接入力されるクロックをキャリーに使用する。キャリーバッファ（ＣＢ１、ＣＢ２、．．，ＣＢＮ）は各ステージ内に備えることが望ましい。次の図面を参照して該当ステージ内に備えられるキャリーバッファについて説明する。
【００５５】
図１２は本発明によるシフトレジスタの単位ステージを説明するための図面である。
図１２に示すように、シフトレジスタの各ステージはプルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、プルダウン駆動部１７４及びキャリーバッファ部２７５を含む。特に、図７に示した現ステージ内に別途の薄膜トランジスタを追加して次ステージに伝達される信号を分離する。
プルアップ部１７１は、パワークロック入力端子（ＣＫＶ）にドレインが接続され、第１ノード（Ｎ１）にゲートが接続され、出力端子（ＧＯＵＴ［Ｎ］）にソースが接続された第１ＮＭＯＳトランジスタ（Ｍ１）により構成される。
【００５６】
プルダウン部１７２は、出力端子（ＧＯＵＴ［Ｎ］）にドレインが接続され、第２ノード（Ｎ２）にゲートが接続され、ソースが第１電源電圧端子（ＶＳＳ）に接続された第２ＮＭＯＳトランジスタ（Ｍ２）により構成される。
プルアップ駆動部２７３は、キャパシタ（Ｃ）、第３〜第５ＮＭＯＳトランジスタ（Ｍ３〜Ｍ５）により構成される。キャパシタ（Ｃ）は第１ノード（Ｎ１）と出力端子（ＧＯＵＴ［Ｎ］）間に接続される。第３ＮＭＯＳトランジスタ（Ｍ３）は、ドレインが第２電源電圧（ＶＯＮ）に接続され、ゲートが入力端子（ＩＮ）、即ち、前ステージの出力信号（ＧＯＵＴ［Ｎ−１］）に接続され、ソースが第１ノード（Ｎ１）に接続される。第４ＮＭＯＳトランジスタ（Ｍ４）はドレインが第１ノード（Ｎ１）に接続され、ゲートが第２ノード（Ｎ２）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。第５ＮＭＯＳトランジスタ（Ｍ５）はドレインが第１ノード（Ｎ１）に接続され、ゲートが第２ノード（Ｎ２）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。ここで、第３ＮＭＯＳトランジスタ（Ｍ３）のサイズは第５ＮＭＯＳトランジスタ（Ｍ５）のサイズより２倍程度大きく形成される。
【００５７】
プルダウン駆動部１７４は、第６及び第７ＮＭＯＳトランジスタ（Ｍ６、Ｍ７）により構成される。第６ＮＭＯＳトランジスタ（Ｍ６）はドレインとゲートが共通されて第２電源電圧（ＶＯＮ）に接続され、ソースが第２ノード（Ｎ２）に接続される。第７ＮＭＯＳトランジスタ（Ｍ７）はドレインが第２ノード（Ｎ２）に接続され、ゲートが第１ノード（Ｎ１）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。ここで、第６ＮＭＯＳトランジスタ（Ｍ６）のサイズは第７ＮＭＯＳトランジスタ（Ｍ７）のサイズより１６倍程度大きく形成される。
【００５８】
キャリーバッファ部２７５は、キャリーバッファトランジスタ（ＴＲ１）からなり、次ステージに第１及び第２クロック（ＣＫＶ／ＣＫＶＢ）のうち、対応されるクロックの伝達を制御する。具体的に、キャリーバッファトランジスタ（ＴＲ１）のゲートはプルダウン駆動部１７４の入力端に接続され、ドレインは外部から入力されるクロック端に接続され、ソースは次ステージに備えられるプルアップ駆動部１７３の第３ＮＭＯＳトランジスタ（Ｍ３）のゲートに接続される。
【００５９】
動作時、前ステージに備えられたキャリーバッファトランジスタ（ＴＲ１）はプルダウン駆動部１７４の出力に応答してゲートライン駆動信号（ＧＯＵＴ［Ｎ］）をアクティブ化させる信号、即ち、プルアップトランジスタ（Ｍ１）の制御信号であるパワークロック（ＣＫＶ又はＣＫＶＢ）をサンプリングし、サンプリングされた信号をキャリー電圧にして、現ステージに伝達する。即ち、常に、一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生できた連鎖反応を除去することができる。
【００６０】
図１３は本発明によるシフトレジスタを説明するための回路図として、特に、図１１に示したシフトレジスタの各ステージの具体的な回路構成として図１２に示したシフトレジスタの単位ステージを用いた図面である。図面上では説明の便宜のために２個のステージのみを図示する。
図１３に示すように、本発明によるシフトレジスタの各ステージは、プルアップ部２７１、プルダウン部２７２、プルアップ駆動部２７３、プルダウン駆動部２７４及びキャリーバッファ部２７５を含む。図１２と比較する時、同一の構成要素に対しては同一の図面符号を使用し、その説明は省略する。
【００６１】
図示したように、ゲートライン駆動信号を出力する各々ステージにロードがかかる前ステージの出力信号をキャリーに使用せずに、外部で入力されるパワークロックをキャリーに利用することにより、各ステージから出力されるゲートライン駆動信号には前ステージの出力信号と無関係なゲートライン駆動信号が得られる。
図１３に示したステージのうちの上ステージを前ステージにし、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して、本発明の実施形態によるシフトレジスタの動作を説明する。
【００６２】
前ステージに備えられたキャリーバッファトランジスタ（ＴＲ１）は、ゲートライン駆動信号（ＧＯＵＴ［Ｎ］）をアクティブ化させる信号、即ち、プルアップトランジスタ（Ｍ１）の制御信号であるロック（ＣＫＶ）をサンプリングし、サンプリングされた信号をキャリー電圧にして、現ステージに伝達する。即ち、常に、一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生される連鎖反応を除去することができる。
バッファ機能を実行する第３ＮＭＯＳトランジスタ（Ｍ３）は、ターンオフ状態に維持しているうちに、キャリーバッファトランジスタ（ＴＲ１）を経てキャリー電圧が印加されると、アイドル状態に遷移され、一定時間の経過と共にクロックのようなキャリー電圧が印加されると、ドレインを通じて印加される第２電源電圧（ＶＯＮ）による電圧がキャパシタに充電されるように経路を形成する。続いて、一定時間が経過して第３ＮＭＯＳトランジスタ（Ｍ３）のゲートにローレベルのクロック電圧、例えば、第１電源電圧（ＶＯＦＦ）レベルのクロック電圧が印加される場合に、ターンオフされる。
【００６３】
図１４は本発明によるシフトレジスタを用いた液晶表示装置を説明するための図面である。
図１４に示すように、ゲート駆動回路１７４を構成する一つのシフトレジスタに備えられる複数のステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）各々は液晶表示パネル１５０に備えられるゲートラインをアクティブ化させるために、ゲート出力端（ＯＵＴ）を通じて複数のゲートライン駆動信号（ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３，．．．）を順次に印加する。
【００６４】
また、複数のステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）各々は、次ステージのゲートライン駆動信号を発生する動作をアクティブ化させるために、キャリー出力端（ＣＡ）を通じて、次ステージの入力端（ＩＮ）にキャリー信号を発生する。ここで、出力されるキャリー信号は互いに縦続的に接続されたステージとは独立的に外部で入力される第１クロック（ＣＫＶ）又は第１クロック（ＣＫＶ）に位相が反転された第２クロック（ＣＫＶＢ）である。
このように、現ステージの駆動のために、前ステージの出力端子（ＯＵＴ）を出力するゲートライン駆動信号の入力を受けることではなく、前ステージのキャリー出力端を通じて出力されるキャリー信号の入力を受けるので、ゲートラインの数が増加して発生されるディスプレイの悪影響を最少化することができる。
【００６５】
キャリーバッファ部が配置されるレイアウト図を示す図１５〜図１７を参照して説明する。
図１５及び図１６は、本発明によるシフトレジスタの単位ステージのうちのプルアップ部、プルダウン部及びキャリーバッファのみを示すレイアウト図であり、図１７はキャリーバッファが配置される領域のみを拡大した図面である。
【００６６】
大画面に該当するゲートラインのために、図１２で示したプルアップ機能を実行するトランジスタ（以下、プルアップトランジスタ（Ｍ１））やプルダウン機能を実行するトランジスタ（以下、プルダウントランジスタ（Ｍ２））は、プルアップ駆動機能を実行する第３〜第５ＮＭＯＳトランジスタ（Ｍ３〜Ｍ５）やプルダウン駆動機能を実行する第６及び第７ＮＭＯＳトランジスタ（Ｍ６、Ｍ７）より相対的に大きいサイズに設計する。
このように、プルアップトランジスタ（Ｍ１）やプルダウントランジスタ（Ｍ２）のサイズを大きくするために、図１５〜図１７に示すように、絶縁基板上で一定領域を定義するゲート配線とアクティブ層を順次に形成し、ゲート配線上にフィンガータイプに複数のドレイン電極と複数のソース電極を形成してプルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）とプルダウントランジスタ（Ｍ２［Ｎ］、Ｍ２［Ｎ＋１］）を形成する。ここで、説明の便宜のためにＮ番目ステージを現ステージとし、Ｎ＋１番目ステージを次ステージにして、２個のステージのみを示す。
【００６７】
具体的に、プルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）のゲート配線は、一定面積を定義する一定領域全体にわたって形成され、アクティブ層はゲート配線上に形成され、ドレイン電極は図面上で下方向に向かうように延びるメインドレイン配線３００から複数個に分岐され、アクティブ層上に形成され、前記ソース電極のうちの分岐された各々ソースラインは、複数個に分岐されたドレインライン間及び最外郭側に形成され、一定コンタクトホールを通じて液晶表示パネルに形成されたゲートラインに接続される。複数個に分岐されたドレインラインやゲートラインの幅（Ｗ）は最小デザインルールにより５μｍであることが望ましく、メインドレイン配線の幅は５μｍより大きいことが望ましく、ゲート配線上に形成されるドレインラインとソースライン間の間隔（Ｌ）は小さいほど優れている性能のＴＦＴを得ることができる。
【００６８】
また、プルダウントランジスタ（Ｍ２［Ｎ］、Ｍ２［Ｎ＋１］）のゲート配線は、一定面積を定義する一定領域全体にわたって形成され、アクティブ層はゲート配線上に形成され、ドレイン電極は図面上で上方向に向かうように延びられるメインドレイン配線から複数個に分岐され、アクティブ層上に形成され、一定コンタクトホールを通じて液晶表示パネルに形成されたゲートラインに接続される。ソース電極はは複数個に分岐されたドレインライン間及び最外郭側に形成される。
【００６９】
特に、プルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）のソース電極やプルダウントランジスタ（Ｍ２［Ｎ］、Ｍ２［Ｎ＋１］）のドレイン電極は複数個であるので、一つの配線に共通してゲートラインに接続させるために第１コンタクトホール（ＣＮＴ１）を通じて接続させ、プルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）やプルダウントランジスタ（Ｍ２［Ｎ］、Ｍ２［Ｎ＋１］）各々に形成されるソース電極の形成高さと液晶表示パネルに形成されたゲートラインの形成高さは相異するので、第１コンタクトホール（ＣＮＴ１）に接続された導電性物質である第１ＩＴＯ層（ＩＴＯ１）と第２コンタクトホール（ＣＮＴ２）を利用したブリッジ接続方式として相異する高さで形成されたソース電極とゲートラインを接続させる。
【００７０】
一方、現ステージのプルアップトランジスタ（Ｍ１）のドレイン電極に印加されるパワークロック（ＣＫＶ又はＣＫＶＢ）を次ステージのプルアップ駆動部、即ち、第３ＮＭＯＳトランジスタ（Ｍ３）のゲートに印加するために、プルアップトランジスタ（Ｍ１）周囲にキャリーバッファトランジスタ（ＴＲ１）を形成する。
具体的には、キャリーバッファトランジスタ（ＴＲ１）のゲート電極は、プルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）のゲート配線に共通に形成し、ドレイン電極はプルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）のドレイン電極を形成するメイン配線から分岐されるように形成し、ソース電極はプルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）とプルダウントランジスタ（Ｍ２［Ｎ］、Ｍ２［Ｎ＋１］）の縦端を迂回して次ステージの第３ＮＭＯＳトランジスタ（Ｍ３）のゲートに接続されるように形成する。
【００７１】
特に、キャリーバッファトランジスタ（ＴＲ１）のソース電極から延びたソースラインの形成高さと次ステージの第３ＮＭＯＳトランジスタ（Ｍ３）のゲート電極に接続されたゲート配線の形成高さが相異するので、キャリーバッファトランジスタ（ＴＲ１）のソースラインに第３コンタクトホール（ＣＮＴ３）を経て接続された導電性物質である第２ＩＴＯ（ＩＴＯ２）と第４コンタクトホール（ＣＮＴ４）を利用したブリッジ接続方式により、相異する高さで形成されたキャリーバッファトランジスタ（ＴＲ１）のソースラインと第３ＮＭＯＳトランジスタ（Ｍ３）のゲート電極に接続されたゲートラインを接続させる。
【００７２】
一方、図６及び図７のシフトレジスタをゲート駆動回路に利用する場合には、５２５（１７６＊３）＊１９２解像度を有する液晶表示パネルについて説明したように、小型又は中小型画面には適しているが、高解像度を有する大画面には適していない。
その理由は、大画面に該当するゲートラインのためにプルアップ／プルダウン機能を実行する各トランジスタ（Ｍ１／Ｍ２）大きさを増加させなければならないが、シフトレジスタを一定空間に集積して設計するには、適していない大きさになる。
したがって、ゲートラインを十分に駆動しないプルアップ／プルダウントランジスタ（Ｍ１／Ｍ２）の大きさとアモルファス特性上、温度及び工程的にＴＦＴの臨界電圧（Ｖｔｈ）の変化が多結晶シリコン（ＰＯＬＹ−Ｓｉ）又は単結晶シリコン素子に比べて相当に大きいので、信頼性及び収率に問題になる。
【００７３】
図１８〜図２０は、図７のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図面である。
図１８に示すように、常温及び定常的な臨界電圧でシフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３、．．．）は、方形波の傾きに隣接した傾きと共に約２５ボルトの同一レベルを有する。
一方、図１９に示すように、温度が増加するに連れ臨界電圧が小さくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１’、ＧＯＵＴ２’、ＧＯＵＴ３’、．．．）は方形波の傾きに近似する傾きを有するが、第１ゲートライン駆動信号（ＧＯＵＴ１’）が約２０ボルトレベルを有し、第２ゲートライン駆動信号（ＧＯＵＴ２’）からは順次に減少される電圧レベルを有する。
【００７４】
特に、特定ゲートラインには、ゲートライン駆動信号が印加される以前にスパーク性オーバライド（Ｏｖｅｒｒｉｄｅ）が印加されることが確認できた。このようなオーバライドにより順次にゲートライン駆動信号のレベルが減少されて、各ステージの出力波形には誤動作が発生することになる。
一方、図２０に示すように、温度が減少するにつれて臨界電圧が大きくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１”、ＧＯＵＴ２”、ＧＯＵＴ３”、．．．）は緩慢な傾きを有し、また第１ゲートライン駆動信号（ＧＯＵＴ１”）が約２２ボルトレベルを有し、第２ゲートライン駆動信号（ＧＯＵＴ２”）からは順次に減少される電圧レベルを有する。
【００７５】
以上の波形図で説明したように、常温及び正常的な臨界電圧（Ｖｔｈ）では、シフトレジスタが正常的に動作し、シフトレジスタの各ステージから出力されるゲートライン駆動信号は均一な電圧レベルとして出力される。しかし、温度が増加又は減少するにつれて臨界電圧（Ｖｔｈ）が変化すると、シフトレジスタの各ステージから出力されるゲートライン駆動信号は非正常的な波形を有する。このような、非正常的な波形は結局、液晶表示パネルに備えられるスイッチング素子を正常的にターンオンさせることができずに、正常的な画面をディスプレイさせることができないという要因になる。
【００７６】
特に、前記の結果は、図６に示すように、前ステージで出力されるゲートライン駆動信号がキャリーになり、現ステージで出力されるゲートライン駆動信号に悪い影響を及ぼす回路構造から起因したものとして、臨界電圧（Ｖｔｈ）の変動が発生し、連続的に各ステージが駆動される場合にゲートライン駆動信号を出力することができないステージが存在することが確認できる。
前記の結果は、ゲートラインの長さに比べてゲートライン駆動信号を出力するプルアップ部１７１とプルダウン部１７２の容量が足りなく、ステージ数が多くなる大画面、高解像度の液晶表示パネルで、さらに顕著に顕われる。
【００７７】
大画面、高解像度の液晶表示パネルに適用時に必ず必要である要素である臨界電圧（Ｖｔｈ）に対して鈍感なシフトレジスタを添付する図面を参照して説明する。
図２１は本発明の第２実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために２個のステージのみを図示する。
図２１に示すように、本発明の第２実施形態によるシフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、プルダウン駆動部１７４、第１キャリーバッファ２７５及び第２キャリーバッファ２７６を含む。図７と比較する時、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４は同一であるので、同一の符号を付与し、その詳細な説明は省略する。
【００７８】
第１キャリーバッファ２７５は、第１トランジスタ（ＴＲ１）からなり、次ステージに第１及び第２クロック（ＣＫＶ／ＣＫＶＢ）のうちの対応されるクロックの伝達を制御する。
より詳細には、第１トランジスタ（ＴＲ１）のゲートはプルダウン駆動部１７４の入力端に接続され、ドレインは外部から入力されるクロック端に接続され、ソースは次ステージの第２キャリーバッファ２７６に接続される。
【００７９】
第２キャリーバッファ２７６は、インバータ機能を実行するプルダウン駆動部１７４により制御される第２トランジスタ（ＴＲ２）からなり、ターンオン状態で前ステージの第１キャリーバッファ２７５から提供されプルアップ部１７１に印加される第１及び第２クロックのうちの対応されるクロックによりバッファトランジスタ（Ｍ３）が動作してプルダウン駆動部１７４が反転される瞬間にターンオフされ、キャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止する。
【００８０】
第２トランジスタ（ＴＲ２）のドレインは前ステージの第１トランジスタ（ＴＲ１）のソース及び現ステージのプルアップ駆動部１７３の入力端に各々接続され、ゲートはプルダウン部１７２、即ち、第２ＮＭＯＳトランジスタ（Ｍ２）のゲートに接続され、ソースは第１電源電圧端子（ＶＳＳ）を通じて第１電源電圧と接続される。
また、第２キャリーバッファ２７６は、１Ｈ時間後にプルダウン駆動部１７４の動作によりターンオン状態を維持してバッファトランジスタ（Ｍ３）をターンオフさせる第１電源電圧（ＶＯＦＦ）を印加する。第１電源電圧端子（ＶＳＳ）は前記した図５で説明した第１電源電圧端子（ＶＳＳ）と同一である。
このように、ゲートライン駆動信号を出力する各々のステージにロードがかかる前ステージの出力信号をキャリーに使用せずに、外部で入力されるクロックをキャリーに利用することにより、各ステージから出力されるゲートライン駆動信号には前ステージの出力信号と無関なゲートライン駆動信号が得られる。
【００８１】
図２１に示したステージのうちの上ステージを前ステージと定義し、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して、本発明の第２実施形態によるシフトレジスタの動作を説明する。
前ステージに備えられた第１トランジスタ（ＴＲ１）はゲートライン駆動信号（ＧＯＵＴ［Ｎ］）をアクティブ化させる信号、即ちプルアップトランジスタ（Ｍ１）の制御信号であるクロック（ＣＫＶ）をサンプリングし、サンプリングされた信号をキャリー電圧にして現ステージに伝達する。即ち、常に一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生することができた連鎖反応を除去することができる。
【００８２】
第２トランジスタ（ＴＲ２）は、現ステージのプルアップ駆動部１７３に備えられるキャパシタが充電されると、ハイインピーダンス（即ち、ターンオフ）状態になると、現ステージがアイドル（ＩＤＬＥ）状態である時は、第２トランジスタ（ＴＲ２）にかかる電圧（ＶＯＦＦ）がバッファトランジスタ（Ｍ３）のゲートに印加されてバッファトランジスタ（Ｍ３）をターンオフ状態に維持させる。
より詳細には、現ステージのプルアップ駆動部１７３に備えられるトランジスタ（Ｍ３）はターンオフ状態を維持するうちに、前ステージの第１トランジスタ（ＴＲ１）を経てキャリー電圧が入力される時、アイドル状態に遷移される。ここで、トランジスタ（Ｍ３）のゲートに印加される電圧は第１トランジスタ（ＴＲ１）の抵抗値と第２トランジスタ（ＴＲ２）の抵抗値とまだターンオン状態である第２トランジスタ（ＴＲ２）の抵抗値により電圧分割されたクロック電圧である。
【００８３】
続いて、一定時間が経過して第２トランジスタ（ＴＲ２）がターンオフされ、バッファトランジスタ（Ｍ３）のゲートにクロックのようなキャリー電圧が印加されると、ドレインを通じて印加される電圧（ＶＯＮ）による電圧がキャパシタに充電されるように経路を形成する。
続いて、一定時間が経過してバッファトランジスタ（Ｍ３）のゲートにローレベルのクロック電圧、例えば、ＶＯＦＦレベルのクロック電圧が印加される場合にはターンオフされる。
【００８４】
図２２は本発明の第３実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために２個のステージのみを図示する。
図２２に示すように、本発明の第３実施形態によるシフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、プルダウン駆動部１７４、第１キャリーバッファ２７５及び第２キャリーバッファ３７６を含む。図７と比較する時、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４は同一であるので、同一の符号を使用し、その詳細な説明は省略する。
【００８５】
第１キャリーバッファ２７５は第１トランジスタ（ＴＲ１）からなり、第１及び第２クロック（ＣＫＶ／ＣＫＶＢ）のうちの対応されるクロックが次ステージに伝達されるように制御する。
より詳細には、第１トランジスタ（ＴＲ１）のゲートはプルダウン駆動部１７４の入力端に接続され、ドレインは外部から入力されるクロック端（ＣＫＶ又はＣＫＶＢ）に接続され、ソースは次ステージの第２キャリーバッファ３７６に接続される。
【００８６】
第２キャリーバッファ３７６は、第２及び第３トランジスタ（ＴＲ２、ＴＲ３）からなり、初期にターンオン状態で前ステージの第１キャリーバッファ２７５から提供されてプルアップ部１７１に印加される第１及び第２クロックのうちの対応されるクロックによりバッファトランジスタ（Ｍ３）が動作してインバータ動作を実行するプルダウン駆動部１７４が反転される瞬間にターンオフされて、キャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止し、１Ｈ時間後にプルダウン駆動部１７４の動作によりターンオン状態を維持してバッファトランジスタ（Ｍ３）をターンオフさせる電圧を印加する。
【００８７】
第２トランジスタ（ＴＲ２）のドレインは前ステージの第１トランジスタ（ＴＲ１）のソース及び現ステージのプルアップ駆動部１７３の入力端に各々接続され、ゲートはプルダウン部１７２、即ち、トランジスタ（Ｍ２）のゲートに接続され、ソースは第３トランジスタ（ＴＲ３）に接続される。第１電源電圧端子（ＶＯＦＦ）は前記した図５で説明した第１電源電圧端子（ＶＳＳ）と同一である。
また、第３トランジスタ（ＴＲ３）のドレインとゲートは共通され、第２トランジスタ（ＴＲ２）のソースに接続され、ソースは第１電源電圧（ＶＯＦＦ）を通じて第１電源電圧と接続される。
【００８８】
以下、図２２に示したステージのうちの上ステージを前ステージと定義し、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して本発明の第３実施形態によるシフトレジスタの動作を説明する。前ステージに備えられた第１トランジスタ（ＴＲ１）は、ゲートライン駆動信号（ＧＯＵＴ［Ｎ］）をアクティブ化させる信号、即ち、プルアップトランジスタ（Ｍ１）の制御信号であるクロック（ＣＫＶ）をサンプリングし、サンプリングされた信号をキャリー電圧にして現ステージに伝達する。即ち、常に一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生することができた連鎖反応を除去することができる。
【００８９】
第２トランジスタ（ＴＲ２）は現ステージのプルアップ駆動部１７３に備えられるキャパシタが充電されると、ハイインピーダンス（即ち、ターンオフ）状態になり、現ステージがアイドル（ＩＤＬＥ）状態である時は、第３トランジスタ（ＴＲ３）にかかる電圧（ＶＯＦＦ＋Ｖｔｈ）がバッファトランジスタ（Ｍ３）のゲートに印加されてバッファトランジスタ（Ｍ３）をターンオフ状態に維持させる。
より詳細には、現ステージのプルアップ駆動部１７３に備えられるトランジスタ（Ｍ３）はターンオフ状態を維持するうちに、前ステージの第１トランジスタ（ＴＲ１）を経てキャリー電圧が入力される時、アイドル状態に遷移される。ここで、トランジスタ（Ｍ３）のゲートに印加される電圧は第１トランジスタ（ＴＲ１）の抵抗値とまだターンオン状態である第２トランジスタ（ＴＲ２）の抵抗値、また、第３トランジスタ（ＴＲ３）のスレッショルド電圧により電圧分割されたクロック電圧である。
【００９０】
続いて、一定時間が経過して第２トランジスタ（ＴＲ２）がアイドル状態でターンオフ状態に遷移され、バッファトランジスタ（Ｍ３）のゲートに最も高いキャリー電圧が印加されると、ドレインを通じて印加される電圧（ＶＯＮ）による電圧がキャパシタに充電されるように経路を形成する。
そして、一定時間が経過してバッファトランジスタ（Ｍ３）のゲートにローレベルのクロック電圧、例えば、ＶＯＦＦレベルのクロック電圧が印加される場合にはターンオフされる。ここで、現ステージのプルアップ駆動部１７３に備えられるバッファトランジスタ（Ｍ３）のゲートに印加される電圧レベルにより、バッファトランジスタ（Ｍ３）のターンオン／ターンオフ時点が異なる。
【００９１】
このような、ターンオン／ターンオフ時点は該当バッファトランジスタ（Ｍ３）のスレッショルド電圧に反比例する。即ち、周辺温度などが上昇してスレッショルド電圧値が低くなる場合には、ターンオン時点が定常温度駆動時点より早まり、周辺温度などが下降してスレッショルド電圧値が高くなる場合には、ターンオン時点が定常温度駆動時点より遅延されるので、温度変化によりキャパシタ充電量が異なり、これによるゲートライン駆動信号が出力されることができる。
これは第２トランジスタ（ＴＲ２）が十分にターンオフ状態ではない遷移過程で臨界電圧（Ｖｔｈ）が低くなる場合に発生するオーバライド（ｏｖｅｒｒｉｄｅ）現象を防止することができる。前述したオーバライド現象は前記した図１９で説明したシミュレーション結果で示すように、各ステージ出力波形が発生される以前の小さいスパーク性波形である。前述したスパーク性波形は前ステージの放電トランジスタ（Ｍ５）を動作させてキャパシタ電位であるプルアップ機能を実行するトランジスタ（Ｍ１）のコントローラ電圧を低下させて前ステージの出力電圧が低くなる原因を提供する。
【００９２】
以上で説明した本発明の第３実施形態では、バッファトランジスタ（Ｍ３）のゲートに印加される電圧は、第２及び第３トランジスタ（ＴＲ２、ＴＲ３）による抵抗値とスレッショルド電圧、また、第１トランジスタ（ＴＲ１）による抵抗値により分割されたクロックが印加されるので、温度補償動作を実行することができる。即ち、バッファトランジスタ（Ｍ３）が温度によりスレッショルド電圧が変更されても第３トランジスタ（ＴＲ３）も温度によりスレッショルド電圧が変更され、温度に応じるキャリー電圧がバッファトランジスタのゲートに印加されて互いに相殺されるので、温度によりゲートライン駆動信号の出力が変更される問題点を解決することができる。
【００９３】
図２３及び図２４は図２２に示した回路の出力波形図である。
図１８に示すように、常温及び正常的な臨界電圧ではシフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴｎ３、．．．）は、方形波に近似した波形を有する。
図２３に示すように、温度が増加するにより臨界電圧が小さくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１’、ＧＯＵＴ２’、ＧＯＵＴ３’、．．．）は方形波に近似した同一傾きを有し、約２５ボルトの同一レベルを有する。ここで、任意のゲートラインには任意のゲートライン駆動信号が出力される以前にスパーク性波形であるオーバライドが発生するが、図１９に示したオーバライドよりは減少されたレベルの波形であることが確認できる。このように、減少されるレベルのオーバライドによりゲートライン駆動信号のレベルは減少されなくなる。
【００９４】
一方、図２４に示すように、温度が減少するにつれて、臨界電圧が大きくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１”、ＧＯＵＴ２”、ＧＯＵＴ３”、．．．）は方形波の傾きに比べて緩慢な傾きを有しているが、約２５ボルトの同一レベルを有する。前述した図２０と比較する時、波形の傾きは方形波の傾きに近く、レベルも減少されないことが確認できる。
図２３及び図２４に波形図から分かるように、シフトレジスタを構成するステージ内にキャリーバッファを具現するので、ａ−Ｓｉ ＴＦＴの臨界電圧（Ｖｔｈ）が正常的である時は勿論、温度が変動して誤動作を誘発する臨界電圧が変動しても、シフトレジスタは正常的に動作することが分かる。
【００９５】
上記した本発明の第３実施形態によると、シフトレジスタを構成する各ステージに第１〜第３トランジスタ（ＴＲ１〜ＴＲ３）により構成されるキャリーバッファを構成することにより、一定な第１又は第２クロック（ＣＫＶ又はＣＫＶＢ）を次ステージに伝達することができることは勿論、ａ−Ｓｉ ＴＦＴの臨界電圧（Ｖｔｈ）変動により補償されるキャリー電圧を発生させることができる。
これにより、大画面及び高解像度ＴＦＴ ＬＣＤに適用時、信頼性及び生産性側面で収率が向上される臨界電圧（Ｖｔｈ）に鈍感なシフトレジスタを具現することができる。
【００９６】
図２５は本発明の第４実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために２個のステージのみを図示する。
図２５に示すように、本発明の第４実施形態によるシフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、プルダウン駆動部１７４、第１キャリーバッファ２７５及び第２キャリーバッファ４７６を含む。図７と比較する時、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４は同一であるので、同一である符号を使用し、その詳細な説明は省略する。また、第１キャリーバッファ２７５は図２１及び２２で各々説明した第１キャリーバッファ２７５と図面符号のみ相異し、同一の動作を実行するので、その詳細な説明は省略する。
【００９７】
第２キャリーバッファ４７６は、第２トランジスタ（ＴＲ２）と第４トランジスタ（ＴＲ４）からなり、初期にターンオン状態を維持しているうちに、前ステージの第１キャリーバッファ２７５から提供されてプルアップ部１７１に印加される第１及び第２クロックのうちの対応されるクロックによりバッファトランジスタ（Ｍ３）が動作してインバータ動作を実行するプルダウン駆動部１７４が反転される瞬間にターンオフされて、キャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止し、１Ｈ時間後に再度インバータ動作によりターンオン状態を維持してバッファトランジスタ（Ｍ３）をターンオフさせる電圧を印加する。
【００９８】
第２トランジスタ（ＴＲ２）はドレインが第１トランジスタ（ＴＲ１）のソース及び現ステージのプルアップ駆動部１７３の入力端に接続され、ゲートがプルダウン部１７２、即ち、トランジスタ（Ｍ２）のゲートに接続され、ソースが第１電源電圧（ＶＯＦＦ）を通じて第１電源電圧と接続される。ここで、第１電源電圧端子（ＶＯＦＦ）は前記した図５で説明した第１電源電圧端子（ＶＯＦＦ）と同一である。
また、第４トランジスタ（ＴＲ４）はドレインが第２トランジスタ（ＴＲ２）のゲートに接続され、ゲートが第２トランジスタ（ＴＲ２）のドレインに接続され、ソースが第１電源電圧（ＶＯＦＦ）を通じて第１電源電圧と接続される。
【００９９】
以下、図２５に示したステージのうちの上ステージを前ステージと定義し、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して本発明の第４実施形態によるシフトレジスタの動作を説明する。前ステージに備えられた第１トランジスタ（ＴＲ１）は、ゲートライン駆動信号（ＧＯＵＴ［Ｎ］）をアクティブ化させる信号、即ち、プルアップトランジスタ（Ｍ１）の制御信号であるクロック（ＣＫＶ）をサンプリングし、サンプリングされた信号をキャリー電圧にして現ステージに伝達する。即ち、全てステージに、常に一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生することができた連鎖反応を除去することができる。
【０１００】
第２トランジスタ（ＴＲ２）は、現ステージのプルアップ駆動部１７３に備えられるキャパシタが充電されると、ハイインピーダンス（即ち、ターンオフ）状態になり、現ステージがアイドル（ＩＤＬＥ）状態である時は、第２トランジスタ（ＴＲ２）にかかる電圧（ＶＯＦＦ）がバッファトランジスタ（Ｍ３）のゲートに印加されてバッファトランジスタ（Ｍ３）をターンオフ状態に維持させる。より詳細には、現ステージのプルアップ駆動部１７３に備えられる第３ＮＭＯＳトランジスタ（Ｍ３）はターンオフ状態を維持するうち、前ステージの第１トランジスタ（ＴＲ１）を経てキャリー電圧が入力される時、トランジスタ（Ｍ３）のゲートに印加される電圧は第１トランジスタ（ＴＲ１）の抵抗値と、まだターンオン状態である第２トランジスタ（ＴＲ２）の抵抗値により電圧分割されたクロック電圧である。
【０１０１】
続いて、一定時間が経過して第２トランジスタ（ＴＲ２）がターンオフされ、バッファトランジスタ（Ｍ３）のゲートにクロックのようなキャリー電圧が印加されると、ドレインを通じて印加される電圧（ＶＯＮ）による電圧がキャパシタに充電されるように経路を形成する。
その後、一定時間が経過してバッファトランジスタ（Ｍ３）のゲートにローレベルのクロック電圧、例えば、ＶＯＦＦレベルのクロック電圧が印加される場合にはバッファトランジスタ（Ｍ３）はターンオフされる。
第４トランジスタ（ＴＲ４）は、前ステージからキャリー電圧が発生されてゲートに印加されるにつれてターンオンされ、第２トランジスタ（ＴＲ２）のゲートライン駆動電圧をより速く低下させて、第２トランジスタ（ＴＲ２）がターンオン状態でターンオフに切換えるスイッチング速度を増加させる加速スイッチ役割を実行する。このような加速スイッチを通じてキャリーバッファの速度を高速化することができる。
【０１０２】
図２６は本発明の第５実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために２個のステージのみを図示する。
図２６に示すように、本発明の第５実施形態によるシフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、プルダウン駆動部１７４、第１キャリーバッファ２７５及び第２キャリーバッファ５７６を含む。図７と比較する時、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４は同一であるので、同一である符号を使用し、その詳細な説明は省略する。
【０１０３】
第１キャリーバッファ２７５は、第１トランジスタ（ＴＲ１）からなり、次ステージに第１及び第２クロック（ＣＫＶ／ＣＫＶＢ）のうちの対応されるクロックの伝達を制御する。より詳細には、第１トランジスタ（ＴＲ１）のゲートはプルダウン駆動部１７４の入力端に接続され、ドレインは外部から入力されるクロック端（ＣＫＶ又はＣＫＶＢ）接続され、ソースは次ステージの第２キャリーバッファ５７６に接続される。
第２キャリーバッファ５７６は、第２〜第４トランジスタ（ＴＲ２〜ＴＲ４）からなり、初期にターンオン状態で前ステージの第１キャリーバッファ２７５から提供されてプルアップ部１７１に印加される第１及び第２クロックのうちの対応されるクロックによりバッファトランジスタ（Ｍ３）が動作して、プルダウン駆動部１７４が反転される瞬間にターンオフされてキャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止し、１Ｈ時間後に再度プルダウン駆動部１７４の動作によりターンオン状態を維持してバッファトランジスタ（Ｍ３）をターンオフさせる電圧を印加する。
【０１０４】
第２トランジスタ（ＴＲ２）はドレインが第１トランジスタ（ＴＲ１）のソース及び現ステージのプルアップ駆動部１７３の入力端に接続され、ゲートがプルダウン部１７２、即ち、トランジスタ（Ｍ２）のゲートに接続され、ソースが第３トランジスタ（ＴＲ３）のドレインに接続される。
また、第３トランジスタ（ＴＲ３）のドレインとゲートは共通されて、第２トランジスタ（ＴＲ２）のソースに接続され、ソースは第１電源電圧端子（ＶＯＦＦ）を通じて第１電源電圧と接続される。ここで、第１電源電圧端子（ＶＯＦＦ）は図５で説明した第１電源電圧端子（ＶＳＳ）と同一である。
【０１０５】
第４トランジスタ（ＴＲ４）は、ドレインが第２トランジスタ（ＴＲ２）のゲートに接続され、ゲートが第２トランジスタ（ＴＲ２）のドレインに接続され、ソースが第１電源電圧端子（ＶＯＦＦ）を通じて第１電源電圧と接続される。動作時、第４トランジスタ（ＴＲ４）は前ステージからキャリー電圧が発生されてゲートに印加されるにつれてターンオンされ、第２トランジスタ（ＴＲ２）のゲートライン駆動電圧をより速く低下させて第２トランジスタ（ＴＲ２）がターンオン状態でターンオフに切換えるスイッチング速度を増加させる加速スイッチ役割を実行する。このような加速スイッチを通じてキャリーバッファの速度を高速化することができる。
【０１０６】
以上で説明した本発明の第５実施形態によると、第２トランジスタ（ＴＲ２）のターンオン／ターンオフを制御することができる第４トランジスタ（ＴＲ４）を備えることにより、第２トランジスタ（ＴＲ２）のターンオンでターンオフするスイッチング速度を増加させることができる加速スイッチを追加してキャリーバッファの速度を向上させることができる。
【０１０７】
図２７は、図２６のキャパシタノードの充電電位を示すグラフとして、特に、グラフＡは、本発明の第２及び第３実施形態のように加速スイッチである第４トランジスタ（ＴＲ４）を追加した時の、グラフＢは本発明の第４及び第５実施形態のように加速スイッチである第４トランジスタ（ＴＲ４）を追加しない時の、各キャパシタノードの充電電位の変化を示す波形図である。
図２７に示すように、第４トランジスタ（ＴＲ４）を追加することにより、第２トランジスタ（ＴＲ２）のターンオフ時間を短縮させてバッファトランジスタ（Ｍ３）を速く駆動することができるために、キャパシタノードの充電電位を相対的に高めることができる。これは充電時間が足りなくなる高解像度駆動時に有利であり、またバッファトランジスタ（Ｍ３）を最大限りのコントローラ電圧に駆動することができるので、シフトレジスタの性能を向上させることができる。
【０１０８】
以上の多様な実施形態で説明したように、前ステージの出力を次ステージのキャリーに使用する方法代わりに、前ステージで独立的にキャリーを発生するキャリーバッファを毎ステージに別途に内蔵することにより、シフトレジスタの臨界電圧（Ｖｔｈ）散布による誤動作を防止することができる。このような、誤動作防止により相対的に広い温度環境で信頼性が高く、生産時の臨界電圧（Ｖｔｈ）の変動に対しても鈍感になり、収率が高いシフトレジスタを装着した液晶表示モジュールを提供することができる。
【０１０９】
図２８は、図７のシフトレジスタを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。即ち、図２８はゲートライン駆動のための各ステージにクロックパルス信号Ｖ［ＣＫＶＢ］を印加する場合のインバータ、即ち、プルダウン駆動部１７４の出力電圧（Ｎ２ノード電圧）波形を示す。また、インバータ出力電圧の変化による第１端、第２ステージの出力電圧であるゲートライン駆動信号Ｖ［Ｇｏｕｔ（１）］、Ｖ［Ｇｏｕｔ（２）］の波形を示す。
図２８に示すように、プルダウントランジスタ（Ｍ２）を駆動するインバータ出力電圧の波形を示したシミュレーション結果を見ると、インバータ出力電圧がローレベルからハイレベルに上昇する曲線の傾き（ｓｌｏｐｅ）が相対的に緩慢して結果的にインバータが緩く動作することが分かる。
【０１１０】
インバータ出力電圧の上昇曲線の傾きは、主に、インバータ回路に内在する抵抗成分（Ｒ）とプルダウントランジスタ（Ｍ２）に存在する寄生キャパシタ（Ｃ１）の大きさの影響を受ける。即ち、抵抗成分とキャパシタの大きさの掛けたＲＣ１値が大きいほどインバータ出力電圧の上昇曲線の傾きは緩慢になり、結果的にインバータ動作が遅くなる。
特に、大画面の液晶表示装置のゲート駆動回路の場合、大画面用ゲートラインを駆動する場合には、プルアップトランジスタ（Ｍ１）及びプルダウントランジスタ（Ｍ２）のサイズが大きくなってプルアップトランジスタ（Ｍ１）及びプルダウントランジスタ（Ｍ２）の寄生容量が増加することになる。ここで、トランジスタのサイズとは、トランジスタのチャンネル幅（Ｗ）とチャンネル長さ（Ｌ）の比であるＷ／Ｌを意味する。したがって、インバータの抵抗成分とプルダウントランジスタ（Ｍ２）の寄生キャパシタ成分の大きさの掛けたＲＣ１値が増加してインバータ出力電圧の上昇曲線の傾きが緩慢になる。
【０１１１】
この場合、インバータを速く動作させるためには、インバータのサイズを増加させなければならなく、インバータのサイズを増加させるとレイアウト空間が足りなくなり、消費電力の増加が随われる。だから、最小限のサイズによりインバータを設計しなければならないという制限がある。このように、最小限のサイズによりインバータを設計する場合、インバータの動作速度が遅くなる。
図２３に示すように、インバータの動作速度が遅い場合、特に、インバータ出力電圧がローレベルからハイレベルに徐々に変わると、シフトレジスタの出力電圧であるゲートライン駆動信号−例えばＶ［Ｇｏｕｔ（１）］、Ｖ［Ｇｏｕｔ（２）］−のパルス幅である１クロックパルス幅（１Ｈ）以上になる。ここで、データ駆動回路１６０から供給されるグレイ電圧の幅が１クロックパルス幅（１Ｈ）である。
【０１１２】
例えば、第１端シフトレジスタの出力端（ＯＵＴ）と接続されるピクセルは、次端ゲートラインに該当されるグレイ電圧の影響を受けるので、第１端シフトレジスタの出力Ｖ［Ｇｏｕｔ（１）］のパルス幅が１クロックパルス幅（１Ｈ）以上になる場合、イメージ表示に不良が発生することになる。一般に、グレイ電圧の最小値は０Ｖであるので、０Ｖ以上になる有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅は１クロックパルス幅（１Ｈ）以下になることが望ましい。特に、表示不良を減少させるためには、インバータ出力電圧がローレベルからハイレベルに変える区間に対応してゲートライン駆動信号がハイレベルからローレベルに速く低下されるようにして、有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅が１クロックパルス幅（１Ｈ）以下になるようにすることが望ましい。
【０１１３】
図２９は、レイアウト空間などを考慮して最小限のサイズにインバータを設計しながらも、画面表示不良が発生されることを防止するための本発明の第６実施形態によるシフトレジスタの具体回路図である。
図２９に示すように、シフトレジスタの単位ステージ回路は、図７のシフトレジスタの単位ステージ回路と比較する時、次のような差異がある。
第１に、既存と同一のサイズのインバータ８０８とプルアップ及びプルダウントランジスタ（Ｍ１、Ｍ２）を使用し、特に、プルダウントランジスタ（Ｍ２）を所定のサイズ比に分けて第１プルダウントランジスタ（Ｍ２ａ）及び第２プルダウントランジスタ（Ｍ２ｂ）に分離する。例えば、図７のプルダウントランジスタ（Ｍ２）のサイズが１であるとすると、第１プルダウントランジスタ（Ｍ２ａ）のサイズと第２プルダウントランジスタ（Ｍ２ｂ）のサイズを０．１：０．９になるようにすることができる。望ましくは、第２プルダウントランジスタ（Ｍ２ｂ）のサイズが第１プルダウントランジスタ（Ｍ２ａ）のサイズより大きいようにする。
【０１１４】
第２に、第１プルダウントランジスタ（Ｍ２ａ）は、図７のプルダウントランジスタ（Ｍ２）と同様に、インバータ８０８出力電圧により駆動されるようにし、第２プルダウントランジスタ（Ｍ２ｂ）はキャパシタ（Ｃ）に充電された電荷を放電させるための第２プルアップトランジスタ（Ｍ５）と同時に次端ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ＋１）］に駆動される。
随って、第２プルダウントランジスタ（Ｍ２ｂ）が次端ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ＋１）］により駆動されるために、有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅が１クロックパルス幅（１Ｈ）以下になるようにすることができる。また、インバータ８０８の容量性負荷（ｃａｐａｃｉｔｉｖｅ ｌｏａｄ）になる第１プルダウントランジスタ（Ｍ２ａ）のサイズが既存より減少されてインバータ８０８が速く動作するようにすることができる。
【０１１５】
図３０は、図２９のステージを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。特に、図３０は第１プルダウントランジスタ（Ｍ２ａ）のサイズと第２プルダウントランジスタ（Ｍ２ｂ）のサイズが０．１：０．９である場合のステージの出力電圧のシミュレーション出力波形図を示す。
図３０に示すように、有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅が１クロックパルス幅（１Ｈ）以下になり、図３０のインバータ８０８の出力電圧波形図が図２８のインバータ８０８出力電圧波形図より速い動作特性を示すことが分かる。
【０１１６】
図３１は、図２８のシミュレーション結果と図３０のシミュレーション結果を同時に示しており、これにより、インバータ動作速度及びステージ出力波形が改善されたことが分かる。図２８のステージでインバータ８０８の出力波形はＶ［ＩＮＶＥＲＴＥＲ’］、ステージ出力波形はＶ［Ｇｏｕｔ’］であり、図２９のインバータ８０８の出力波形はＶ［ＩＮＶＥＲＴＥＲ］、ステージ出力波形はＶ［Ｇｏｕｔ］である。
【０１１７】
図３１に示すように、図２９のインバータ８０８の出力波形Ｖ［ＩＮＶＥＲＴＥＲ］のローレベルからハイレベルに上昇する区間で上昇曲線の傾きが図２８のインバータの出力波形であるＶ［ＩＮＶＥＲＴＥＲ］より大きくなることが分かる。また、ステージ出力波形でハイレベルからローレベルに落ちる部分のうち、特に、グラフＡとＡ’を比較すると、図２９のステージ出力波形Ｖ［Ｇｏｕｔ］が図２８のステージ出力波形はＶ［Ｇｏｕｔ’］よりさらに速くハイレベルからローレベルに落ちることにより、結果的に有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅が１クロックパルス幅（１Ｈ）以下になるようにする。
【０１１８】
図３２は、図６のシフトレジスタを駆動するための電源発生装置とクロック発生器の一例を示すブロック図である。
図３２に示すように、図６のシフトレジスタ１７０を駆動するための電源発生装置として、例えば、ＤＣ／ＤＣコンバータ７１０を使用し、ＤＣ／ＤＣコンバータ７１０の出力電圧Ｖｏｎをクロック発生器７２０及びシフトレジスタ１７０に印加する。クロック発生器７２０ではＶｏｎ電圧とＶｏｆｆ電圧の供給を受けてクロックＣＫＶ、ＣＫＶＢを生成してシフトレジスタ１７０に提供する。
即ち、クロック発生器７２０及びシフトレジスタ１７０を駆動するための電源として同一の電圧源であるＶｏｎを使用する。
【０１１９】
図３３は、図３２のように、クロック発生器に提供された電圧源と同一の電圧源であるシフトレジスタに提供された場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
図３３に示すように、クロック発生器に提供された電圧源と同一の電圧源Ｖｏｎがシフトレジスタに提供された場合、第１ステージのインバータ８０８、即ち、プルダウントランジスタ（Ｍ６、Ｍ７）の出力電圧の変化による第１ステージのゲートライン駆動電圧Ｖ［Ｇｏｕｔ（１）’］の変化と、第２ステージのインバータ８０８の出力電圧の変化による第２ステージのゲートライン駆動電圧Ｖ［Ｇｏｕｔ（２）’］の波形変化が分かる。
【０１２０】
前記のように、クロック発生器に提供された電圧源と同一な電圧源Ｖｏｎがシフトレジスタに提供された場合には、クロック信号の最高電位値がＶｏｎ電圧のハイレベル値と同一になる。
図３２のように、電圧源をシフトレジスタ１７０に印加して高解像度、大画面ＴＦＴ ＬＣＤに適用する場合には、ゲートラインの容量性負荷の増加によりＴＦＴ ＬＣＤの画面表示に以上が発生することになる。
【０１２１】
図３３のグラフから分かるように、１Ｈクロックパルス幅に対してＶ［Ｇｏｕｔ（１）’］は１Ｈ以上のパルス幅を有する。一般に、グレイ電圧の最小値は０Ｖであるので、０Ｖ以上になる有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅は１クロックパルス幅（１Ｈ）以下になることが望ましい。特に、表示不良を減少させるためにはインバータ８０８、即ち、プルダウントランジスタ（Ｍ６、Ｍ７）の出力電圧がローレベルからハイレベルに変える区間に対応してゲートライン駆動信号がハイレベルからローレベルに速く落ちるようにして、有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅が１クロックパルス幅（１Ｈ）以下になるようにすることが望ましい。
【０１２２】
Ｖ［Ｇｏｕｔ（１）’］のパルス幅が１Ｈ以上になる理由は、プルダウントランジスタ（Ｍ２）を駆動するインバータ８０８、即ち、プルダウントランジスタ（Ｍ６、Ｍ７）の動作が前記グラフのように遅いためである。特に、図３３のＡ１’とＡ２’部分から分かるように、インバータ８０８の出力電圧がローレベルからハイレベルに上昇する動作が徐々に進行されるので、これに相応してＶ［Ｇｏｕｔ（１）’］とＶ［Ｇｏｕｔ（２）’］の下降エッジ部分（Ａ１’、Ａ２’）で速くローレベルに落ちなく、その結果、Ｖ［Ｇｏｕｔ（１）’］とＶ［Ｇｏｕｔ（２）’］の有効パルス幅が１Ｈ以上になる。
【０１２３】
Ｖ［Ｇｏｕｔ（ｎ）’］の有効パルス幅が１Ｈより所定値以上に大きくなる場合、データ駆動回路１６０から提供されるグレイ電圧のパルス幅が１Ｈであるので、各ステージにゲートラインを経て接続されるピクセルは次端ゲートラインに該当するグレイ電圧の影響を受けて画面表示不良が発生する可能性が高い。
【０１２４】
従って、Ｖ［Ｇｏｕｔ（ｎ）’］の有効パルス幅が１Ｈに近いように設定し、又は可能限１Ｈを大きく越えないようにするための方法のうちの一つは、インバータ８０８の出力電圧がローレベルからハイレベルに上昇する動作を速くすることである。即ち、インバータ８０８の出力電圧がローレベルからハイレベルに上昇する曲線の傾きが大きくなるようにすることである。インバータ８０８の出力電圧の上昇曲線の傾きが大きくなるようにする方法のうちの一つは、インバータの出力電圧の大きさを全体的に増加させて、同一な時間の間にインバータ８０８の出力電圧がローレベルからさらに増加された値を有するハイレベルに上昇するようにするものである。
【０１２５】
図３４は、本発明のシフトレジスタを駆動するための電源発生装置とクロック発生器の他の例を示すブロック図である。
図３４に示すように、ＤＣ／ＤＣコンバータ９１０で出力電圧Ｖｏｎを発生させてクロック発生器７２０を駆動するためにクロック発生器７２０に印加し、Ｖｏｎ電圧と相異する別個の電圧源Ｖｏｎａを発生させてシフトレジスタ１７０を駆動するためにシフトレジスタ１７０に印加する。即ち、クロック発生器７２０に提供された電圧源Ｖｏｎと相異する別個の電圧源Ｖｏｎａを利用してシフトレジスタ１７０を駆動する。
【０１２６】
インバータ８０８の出力電圧の最大値が図３３に示した場合より大きくなるようにするためには、Ｖｏｎａ電圧の大きさはＶｏｎ電圧の大きさより大きいことが望ましい。Ｖｏｎ電圧の大きさより大きいＶｏｎａを発生させるための電源発生回路の一例を示すことが図３５である。
図３５は、図３４のＤＣ／ＤＣコンバータの内部回路構成の一例を示す。
図３５に示すように、直流電圧源ＶＤＤの入力を受けて複数のダイオード（Ｄ１、Ｄ２、Ｄ３、Ｄ４）とキャパシタ（Ｃ２、Ｃ３、Ｃ４、Ｃ５）からなった電流ポンプ回路を利用してＶｏｎ電圧にＶＤＤ＋△Ｖを発生させ、Ｖｏｎａ電圧にＶＤＤ＋２△Ｖを発生させる。
【０１２７】
ＶＤＤの直流電圧をダイオードＤ１のアノードを通じて入力受けて、△Ｖの電圧はキャパシタＣ２を通じて入力受けてダイオードＤ２を経てダイオードＤ２のカソード端でＶｏｎ＝ＶＤＤ＋△Ｖの電圧を発生させる。同様に、Ｖｏｎ電圧をダイオードＤ３のアノードを通じて入力受け、△Ｖの電圧はキャパシタＣ４を通じて入力受けてダイオードＤ４を経てダイオードＤ４のカソード端でＶｏｎ電圧に△Ｖが増加されたＶｏｎａ＝ＶＤＤ＋２△Ｖの電圧を発生させる。即ち、前記のような電流ポンプ回路を利用してＶｏｎａ＞ＶｏｎであるＶｏｎａとＶｏｎ二つの電圧を発生させることができる。
【０１２８】
また、従来に知られた電圧シフト回路などを利用してＶｏｎ電圧が可変されるように調節し、Ｖｏｎａ電圧はＶｏｎ電圧と独立的に可変されるように調節され、Ｖｏｎａ＞Ｖｏｎになるようにすることができる。
Ｖｏｎａ＞ＶｏｎであるＶｏｎａ電圧源がシフトレジスタ１７０に印加された場合、図７及び図３４から分かるように、インバータ８０８はトランジスタＭ６のドレインを通じて電圧源Ｖｏｎａにより駆動される。その結果、インバータ８０８の出力電圧がＶｏｎ電圧により駆動される場合に比べてさらに大きくなり、インバータ８０８の出力電圧波形はローレベルからハイレベルにさらに大きい傾きに上昇することになる。従って、Ｖ［Ｇｏｕｔ（ｎ）］の有効パルス幅が１Ｈに近いようにし、又は１Ｈを大きく越えないようにして、画面表示不良が発生しないようにすることができる。
【０１２９】
図３６は、図３４の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
図３３の場合、約２５Ｖ程度のＶｏｎ電圧がインバータ８０８に印加されてインバータ８０８の出力電圧の最大値が約１５Ｖ程度であるが、図３６の場合、約４５Ｖ程度のＶｏｎａ電圧がインバータ８０８に印加されてインバータ８０８の出力電圧の最大値が約３５Ｖ程度である。その結果、インバータ８０８の出力電圧がローレベルからハイレベルに上昇する部分のうち、Ｂ１、Ｂ２部分を見ると、ゲートライン駆動信号Ｖ［Ｇｏｕｔ（１）］、Ｖ［Ｇｏｕｔ（２）］の有効パルス幅が図３３の場合より狭くなることが分かる。
【０１３０】
図３７は、図３３と図３４の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧を共に示したシミュレーション出力波形図である。
図３７に示すように、クロック発生器に提供された電圧源（Ｖｏｎ）と同一な電圧源がシフトレジスタ１７０に印加された場合のゲートライン駆動信号Ｖ［Ｇｏｕｔ’］に示し、クロック発生器に提供された電圧源（Ｖｏｎ）よりさらに大きい電圧源（Ｖｏｎａ）がシフトレジスタ１７０に印加された場合のゲートライン駆動信号Ｖ［Ｇｏｕｔ］に示した。インバータ８０８の出力電圧がローレベルからハイレベルに上昇する部分でのゲートライン駆動信号の下降エッジ部分であるＡ部分とＡ’部分を比較すると、ゲートライン駆動信号Ｖ［Ｇｏｕｔ］の有効パルス幅がゲートライン駆動信号Ｖ［Ｇｏｕｔ’］の有効パルス幅よりさらに狭くなることが分かる。従って、ゲートライン駆動信号がハイレベルからローレベルに速く落ちるようにして、結果的にＴＦＴ ＬＣＤの画面表示不良が発生することを防止することができる。
【０１３１】
前記では液晶表示パネルのゲートラインを駆動するためのシフトレジスタに対して説明したが、本発明は有機ＥＬディスプレイパネル（ｏｒｇａｎｉｃ ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ｄｉｓｐｌａｙ ｐａｎｅｌ）のスキャンラインを駆動する場合にも適用することができる。
【０１３２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の技術思想内で、本発明を修正又は変更できるであろう。
【符号の説明】
【０１３３】
１００ 液晶表示装置
１１０ 液晶表示パネルアセンブリ
１２０ バックライトアセンブリ
１７０ シフトレジスタ
１７１ プルアップ部
１７２ プルダウン部
１７３ プルアップ駆動部
１７４ プルダウン駆動部
２７５ 第１キャリーバッファ
２７６、３７６、４７６、５７６ 第２キャリーバッファ
【技術分野】
【０００１】
本発明は、シフトレジスタとこれを有する液晶表示装置に関するものであり、より詳細には、大画面、高解像度のａ−Ｓｉ ＴＦＴ ＬＣＤに適用可能であるシフトレジスタとこれを有する液晶表示装置に関するものである。
【背景技術】
【０００２】
一般に、薄膜トランジスタ（ＴＦＴ）を用いる液晶表示装置は、ａ−Ｓｉ ＴＦＴ ＬＣＤとｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤに区分される。ｐｏｌｙ−ＳｉＴＦＴ ＬＣＤは消費電力が小さく、価格が高くないが、ａ−Ｓｉ ＴＦＴ ＬＣＤに比べてＴＦＴ製造工程が複雑であるという短所がある。だから、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤはＩＭＴ−２０００フォンのディスプレイのように小型ディスプレイ装置に主に適用される。
ａ−Ｓｉ ＴＦＴ ＬＣＤは大面積が容易であり、収率が高くて主にノートブックＰＣ、ＬＣＤモニター、ＨＤＴＶなどの大画面ディスプレイ装置に適用される。
【０００３】
図１は、ｐｏｌｙ−ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す概略図であり、図２は従来のａ−Ｓｉ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
図１に示すように、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤはピクセルアレイが形成されたガラス基板１０上にデータ駆動回路１２及びゲート駆動回路１４を形成し、端子部１６と集積プリント回路基板２０をフィルムケーブル１８に接続する。このような構造は、製造原価を節減し、駆動回路の一体化により電力損失を最少化することができる。
【０００４】
しかし、図２に示すように、ａ−Ｓｉ ＴＦＴ ＬＣＤは可撓性印刷回路基板上にＣＯＦ（ＣＨＩＰ ＯＮ ＦＩＬＭ）方式にデータ駆動チップ３４を形成し、可撓性印刷回路基板を通じてデータ印刷回路基板３６とピクセルアレイのデータライン端子部を接続する。また、可撓性印刷回路基板上には、前述したＣＯＦ方式によりゲート駆動チップ４０を形成し、可撓性印刷回路基板を通じてゲート印刷回路基板４２とピクセルアレイのゲートライン端子部を接続する。
即ち、ａ−Ｓｉ ＴＦＴ ＬＣＤでは、ａ−Ｓｉ 工程の長所である高い生産性にもかかわらず、ｐｏｌｙ−Ｓｉ ＴＦＴ ＬＣＤでの費用側面と薄い（Ｓｌｉｍ）構造の面で不利である。
【０００５】
また、ａ−Ｓｉ ＴＦＴ ＬＣＤを高解像度、大画面用に具現する場合、特に、ピクセルのゲートラインに存在する容量性負荷（ｃａｐａｃｉｔｉｖｅ ｌｏａｄ）に充電された電荷を速い時間内に放電することができるゲート駆動回路を必要とする。しかし、従来のゲート駆動回路を利用する場合、ディスプレイ不良が発生されない高解像度大画面ディスプレイの具現が困難であった。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、大画面、高解像度のａ−Ｓｉ ＴＦＴ ＬＣＤに適用可能であるシフトレジスタを提供することにある。
本発明の他の目的は、シフトレジスタを備える液晶表示装置を提供することにある。
本発明の別の目的は、大画面、高解像度のａ−Ｓｉ ＴＦＴ ＬＣＤに適用可能であるシフトレジスタ駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
上述した目的を達成するための本発明によるシフトレジスタは、縦続接続された複数のステージからなり、各ステージは複数のスキャンラインを順次に選択するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタにおいて、前記各ステージは、次ステージに第１クロック又は前記第１クロックと１８０°位相差を有する第２クロックに相応するキャリー信号を提供するキャリーバッファ部と、出力端子に前記第１クロック又は第２クロックに相応するスキャンライン駆動信号を提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージのスキャンライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオフさせ、次ステージのスキャンライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部とを含む。
【０００８】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含む液晶表示装置において、前記ゲート駆動回路は複数のステージからなって各ステージのゲートライン駆動信号により前記複数のゲートラインを順次に選択するシフトレジスタにより構成し、前記各ステージは、次ステージに第１クロック及び第１クロックと１８０°位相差を有する第２クロックに相応するキャリー信号を提供するキャリーバッファ部と、出力端子に前記第１及び第２クロックに相応するゲートライン駆動信号を提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージへのゲートライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオフさせ、前記次ステージへのゲートライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部を含む。
【０００９】
上述した目的を達成するための本発明によるシフトレジスタ駆動方法は、縦続接続された複数のステージからなり、各ステージは複数のスキャンラインを順次に選択するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタを駆動するシフトレジスタ駆動方法において、前記各ステージは、次ステージに第１クロック又は前記第１クロックと１８０°位相差を有する第２クロックに相応するキャリー信号を提供するステップと、前ステージから提供されるキャリー信号に応答して前記第１クロック又は第２クロックに相応するスキャンライン駆動信号を出力するステップと、次ステージのスキャンライン駆動信号に応答して前記スキャンライン駆動信号を非アクティブ化させる。
【００１０】
上述した目的を達成するための本発明によるシフトレジスタは、複数のステージが配置され、第一ステージに開示信号の入力を受けて各ステージは複数のスキャンラインを選択するためのスキャンライン駆動信号を順次に出力するシフトレジスタにおいて、前記各ステージは、次ステージに前記第１クロック及び前記第１クロックと１８０°の位相差を有する第２クロックに相応するキャリー信号を提供する第１キャリーバッファ部と、出力端子に前記第１クロック又は第２クロックに相応するスキャンライン駆動信号を提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前ステージの第１キャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージのスキャンライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前ステージの第１キャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオンさせ、次ステージのスキャンライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、前ステージの第１キャリーバッファ部から提供され、前記プルアップ部に印加される前記キャリー信号のレベルをダウンさせる第２キャリーバッファ部とを含む。
【００１１】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含む液晶表示装置において、前記ゲート駆動回路は複数のステージが配置されて各ステージのゲートライン駆動信号により前記複数のゲートラインを順次に選択するシフトレジスタにより構成し、前記各ステージは、次ステージに第１クロック及び第１クロックと１８０°の位相差を有する第２クロックに相応するキャリー信号を提供する第１キャリーバッファ部と、出力端子に前記第１クロック又は第２クロックに相応するスキャンライン駆動信号を提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前ステージの第１キャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージのゲートライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記前ステージの第１キャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオンさせ、前記次ステージのゲートライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、前記前ステージの第１キャリーバッファ部から提供された前記プルアップ部に印加される前記キャリー信号のレベルをダウンさせる第２キャリーバッファ部とを含む。
【００１２】
上述した目的を達成するための本発明によるシフトレジスタは、第１及び第２クロック信号を交代に入力を受けて複数のスキャンライン駆動信号を提供する縦続接続された複数のステージにより構成されるシフトレジスタにおいて、前記各ステージは、前記第１及び第２クロック信号のうちの対応されるクロック信号の入力を受けて出力端子にスキャンライン駆動を提供するプルアップスイッチング素子と、スキャン開始信号又は直前ステージのスキャンライン駆動信号に応答してプルアップスイッチング素子をターンオンさせる第１プルアップ駆動スイッチング素子と、直後ステージのスキャンライン駆動信号に応答して前記プルアップスイッチング素子をターンオフさせる第２プルアップ駆動スイッチング素子と、前記出力端子に第１電源電圧を提供する第１プルダウンスイッチング素子と、前記スキャン開始信号又は前記直前ステージのゲートライン駆動信号の前縁に応答して前記第１プルダウンスイッチング素子をターンオフさせるプルダウン駆動スイッチング素子と、前記直後ステージのスキャンライン駆動信号に応答してターンオンされ、前記第１プルダウンスイッチング素子と共に前記出力端子に前記第１電源電圧を提供する第２プルダウンスイッチング素子とを含む。
【００１３】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含む液晶表示装置において、前記ゲート駆動回路は、第１及び第２クロック信号を交代に入力を受けて複数のゲートラインを駆動するための複数のゲートライン駆動信号を提供する縦続接続された複数のステージにより構成され、前記各ステージは、前記第１及び第２クロック信号のうちの対応されるクロック信号の入力を受けて出力端子にスキャンライン駆動を提供するプルアップスイッチング素子と、スキャン開始信号又は直前ステージのゲートライン駆動信号に応答してプルアップスイッチング素子をターンオンさせる第１プルアップ駆動スイッチング素子と、直後ステージのゲートライン駆動信号に応答して前記プルアップスイッチング素子をターンオフさせる第２プルアップ駆動スイッチング素子と、前記出力端子に第１電源電圧を提供する第１プルダウンスイッチング素子と、前記スキャン開始信号又は前記直前ステージのゲートライン駆動信号に応答して前記第１プルダウンスイッチング素子をターンオフさせるプルダウン駆動スイッチング素子と、前記直後ステージのゲートライン駆動信号に応答してターンオンされ、前記第１プルダウンスイッチング素子と共に前記出力端子に前記第１電源電圧を提供する第２プルダウンスイッチング素子とを含む。
【００１４】
上述した目的を達成するための本発明によるシフトレジスタは、第１及び第２クロック信号を交代に入力を受けて複数の薄膜トランジスタに接続された複数のゲートラインを駆動するための複数のゲートライン駆動信号を縦続接続された複数のステージにより構成されるシフトレジスタにおいて、前記各ステージは、第２電源電圧は第１電極に入力され、開始信号又は直前ステージのスキャンライン駆動信号のうちの少なくとも一つが第２電極に入力され、第３電極が第１ノードに接続された第１プルアップ駆動スイッチング素子と、前記第１及び第２クロック信号のうちに対応されるクロック信号が第４電極に入力され、前記第１ノードに第５電極が接続され、出力端子に第６電極が接続されたプルアップスイッチング素子と、前記出力端子に第７電極が接続され、前記２ノードに第８電極が接続され、第１電源電圧が第９電極に入力される第１プルダウンスイッチング素子と、前記出力端子に第１０電極が接続され、直後ステージのゲートライン駆動信号が第１１電極に入力され、前記第１電源電圧が第１２電極に入力される第２プルダウンスイッチング素子と、前記第１ノードと前記出力端子間に接続されたキャパシタと、前記第１ノードに第１３電極が接続され、直後ステージのゲートライン駆動信号が第１４電極に接続され、前記第１電源電圧が第１５電極に入力される第２プルアップ駆動スイッチング素子と、前記第１ノードに第１６電極が接続され、前記第２ノードに第１７電極が接続され、前記第１電源電圧を第１８電極に入力される第３プルアップ駆動スイッチング素子と、前記第２電源電圧に第１９電極と第２０電極が共通に接続され、第２１電極が第２ノードに接続された第１プルダウン駆動スイッチング素子と、前記第２ノードに第２２電極が接続され、前記第１ノードに第２３電極が接続され、前記第１電源電圧が第２４電極に入力される第２プルダウン駆動スイッチング素子とを含む。
【００１５】
上述した目的を達成するための本発明によるシフトレジスタ駆動方法は、縦続接続された複数のステージで第１及び第２クロック信号を交代に入力を受けて複数のスキャンラインを駆動するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタを駆動する方法において、前記各々のステージで第１ハイレベルを有する第１電源電圧に相応する第１ハイレベルを有する第１又は第２クロック信号の入力を受けて前記各ステージに提供するステップと、前記第１ハイレベルより所定サイズほどさらに大きい第２ハイレベルを有する第２電源電圧を発生して前記各ステージに提供するステップと、前記第１又は第２クロック信号のデュティ期間の間に現ステージに接続されたスキャンラインをプルアップさせるスキャンライン駆動信号を発生するステップと、直後ステージのスキャンライン駆動信号に応答して現ステージのスキャンライン駆動信号をローレベルにダウンさせて前記現ステージに接続されたスキャンラインに提供するプルダウン開始ステップと、前記プルダウン開始後、前記現ステージのスキャンライン駆動信号を前記ローレベルに所定時間の間に維持するプルダウン維持ステップとを含む。
【発明の効果】
【００１６】
本発明によると、シフトレジスタを構成する各ステージに独立的にキャリー電圧を発生するキャリーバッファトランジスタを内蔵することにより、大画面、高解像度のａ−Ｓｉ ＴＦＴ ＬＣＤに適用時にＲＣ遅延を最少化することができる。即ち、現ステージの出力端に接続されたゲートラインに伝達される信号と次ステージの入力端に伝達されるキャリー信号を分離する薄膜トランジスタを現在のステージに追加することにより、ゲートラインのＲＣロードが次ステージに及ぼす影響を除去することができる。
【００１７】
また、液晶表示パネルのゲートラインが増加しても、任意のゲートラインに印加されるゲートライン駆動信号を次ステージの起動信号に利用せずに、共通に供給されるパワークロックを利用するので、正常的なディスプレイを実行することができる。
さらに、シフトレジスタを構成する各ステージに独立的にキャリーを発生するキャリーバッファを内蔵することにより、大画面、高解像度のＴＦＴ ＬＣＤに適用時に臨界電圧（Ｖｔｈ）に鈍感なシフトレジスタを提供する。即ち、シフトレジスタの臨界電圧（Ｖｔｈ）散布による誤動作を防止することができるので、相対的に広い温度環境で信頼性を高めることができる。
さらにまた、生産時に臨界電圧（Ｖｔｈ）散布に対しても鈍感になって収率高いシフトレジスタを提供することができる。
【００１８】
本発明によると、ａ−Ｓｉ ＴＦＴ ＬＣＤのゲートライン駆動のためのゲート駆動シフトレジスタのプルダウントランジスタを所定のサイズ比を有する第１及びプルダウントランジスタ２個に分離する。従って、ゲート駆動シフトレジスタ内部にあるインバータの容量性負荷になるプルダウントランジスタのサイズを減少させることができるので、インバータが速く動作するようにすることができる。その結果、高解像度、大画面ディスプレイ時にディスプレイ不良が発生されることを防止することができる。
【００１９】
また、本発明によると、シフトレジスタにクロック発生器に提供された電圧源（Ｖｏｎ）と別途のさらに大きい電圧源（Ｖｏｎａ）を印加させることにより、高解像度、大画面ディスプレイ具現時にもディスプレイ不良が発生されないようにすることができる。
【図面の簡単な説明】
【００２０】
【図１】ｐｏｌｙ−ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図２】従来のａ−Ｓｉ ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図３】本発明によるａ−Ｓｉ ＴＦＴ 液晶表示装置の分解斜視図を示す。
【図４】本発明によるａ−Ｓｉ ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す図である。
【図５】図４のデータ駆動回路のシフトレジスタのブロック図である。
【図６】図４のゲート駆動回路に用いられるシフトレジスタを説明するためのブロック図である。
【図７】図６に示したシフトレジスタの各ステージの具体的な回路構成を示す図である。
【図８】図７の回路の出力波形図である。
【図９】図６の回路の駆動波形を説明するための波形図である。
【図１０】図６に示したシフトレジスタを用いる液晶表示装置を説明するための図である。
【図１１】本発明の一実施形態によるシフトレジスタを説明するためのブロック図である。
【図１２】図１１のシフトレジスタの単位ステージを説明するための回路図である。
【図１３】図１１のシフトレジスタの最終ステージとダミーステージを示した回路図である。
【図１４】図１１のシフトレジスタを用いた液晶表示装置を説明するための図である。
【図１５】図１１のシフトレジスタの単位ステージのうちのプルアップ部、プルダウン部及びキャリーバッファのみを示すレイアウト図である
【図１６】図１１のシフトレジスタの単位ステージのうちのプルアップ部、プルダウン部及びキャリーバッファのみを示すレイアウト図である。
【図１７】キャリーバッファが配置される領域のみを拡大した図面である。
【図１８】図７のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図である。
【図１９】図７のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図である。
【図２０】図７のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図である。
【図２１】本発明の第２実施形態によるシフトレジスタを説明するための回路図である。
【図２２】本発明の第３実施形態によるシフトレジスタを説明するための回路図である。
【図２３】図２２の回路の出力波形図である。
【図２４】図２２の回路の出力波形図である。
【図２５】本発明の第４実施形態によるシフトレジスタを説明するための回路図である。
【図２６】本発明の第５実施形態によるシフトレジスタを説明するための回路図である。
【図２７】図２６の回路のキャパシタノードの充電電位を示す図面である。
【図２８】図７のシフトレジスタを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。
【図２９】本発明の第６実施形態によるシフトレジスタの具体回路図である。
【図３０】図２９のシフトレジスタを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。
【図３１】図７及び図２９のシフトレジスタを駆動した場合のゲートライン駆動電圧を同時に示したシミュレーション出力波形図である。
【図３２】図６のシフトレジスタを駆動するための電源発生装置とクロック発生器の一例を示すブロック図である。
【図３３】図３２のようにクロック発生器に提供された電圧源と同一の電圧源がシフトレジスタに提供された場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
【図３４】本発明のシフトレジスタを駆動するための電源発生装置とクロック発生器の他の例を示すブロック図である。
【図３５】図３４のＤＣ／ＤＣコンバータの内部回路構成の一例を示す図である。
【図３６】図３４の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
【図３７】図３３と図３４の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧を共に示したシミュレーション出力波形図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
図３は本発明によるａ−Ｓｉ ＴＦＴ 液晶表示装置の分解斜視図を示す。
図３に示すように、液晶表示装置１００は、液晶表示パネルアセンブリ１１０バックライトアセンブリ１２０、シャーシ１３０及びカバー１４０を含む。
【００２２】
液晶表示パネルアセンブリ１１０は、液晶表示パネル１１２、可撓性印刷回路基板１１６、集積化された制御及びデータ駆動チップ１１８を含む。液晶表示パネル１１２は、ＴＦＴ基板１１２ａとカラーフィルタ基板１１２ｂを含む。ＴＦＴ基板１１２ａには、ａ−Ｓｉ ＴＦＴ 工程により表示セルアレイ回路、データ駆動回路、ゲート駆動回路及び外部接続端子が形成される。カラーフィルタ基板１１２ｂにはカラーフィルタ及び透明共通電極が形成される。ＴＦＴ基板１１２ａとカラーフィルタ基板１１２ｂは互いに対向され、これら間に液晶が注入された後に封入される。
【００２３】
可撓性印刷回路基板１１６に設けられた制御及びデータ駆動チップ１１８とＴＦＴ基板１１２ａの回路は、可撓性印刷回路基板１１６により電気的に接続される。可撓性印刷回路基板１１６はデータ信号、データタイミング信号、ゲートタイミング信号及びゲート駆動電圧をＴＦＴ基板１１２ａのデータ駆動回路及びゲート駆動回路に提供する。
バックライトアセンブリ１２０は、ランプアセンブリ１２２、導光板１２４、光学シート１２６、反射板１２８及びモールドフレーム１２９を含むことからなる。
【００２４】
図４は本発明によるａ−Ｓｉ ＴＦＴ ＬＣＤのＴＦＴ基板の構成を示す図面である。
図４に示すように、本発明のＴＦＴ基板１１２ａ上には、表示セルアレイ回路１５０、データ駆動回路１６０、ゲート駆動回路１７０、データ駆動回路外部接続端子１６２、１６３、ゲート駆動回路外部接続端子部１６９がＴＦＴ工程時に共に形成される。
表示セルアレイ回路１５０はコラム方向に延びられたｍ個のデータライン（ＤＬ１〜ＤＬｍ）とロー方向に延びられたｎ個のゲートライン（ＧＬ１〜ＧＬｎ）を含む。
【００２５】
本発明の実施形態は、２インチ液晶表示パネルでデータライン及びゲートラインの数は５２５（即ち、１７６＊３）＊１９２解像度を有する。
データラインとゲートラインの各交差点にはスイッチングトランジスタ（ＳＴ）が形成される。スイッチングトランジスタ（ＳＴｉ）のドレインはデータライン（ＤＬｉ）に接続され、ゲートはゲートライン（ＧＬｉ）に接続される。スイッチングトランジスタ（ＳＴｉ）のソースは透明画素電極（ＰＥ）に接続される。透明画素電極（ＰＥ）とカラーフィルタ基板１１２ｂに形成された透明共通電極（ＣＥ）の間に液晶（ＬＣ）が位置することになる。
これにより、透明画素電極（ＰＥ）と透明共通電極（ＣＥ）間に印加された電圧により液晶配列が制御されて通過される光量を制御して、各ピクセルのグレイ表示をすることになる。
【００２６】
データ駆動回路１６０は、シフトレジスタ１６４と５２８個のスイッチングトランジスタ（ＳＷＴ）を含む。５２８個のスイッチングトランジスタ（ＳＷＴ）は６６個ずつ８個のデータラインブロック（ＢＬ１〜ＢＬ８）を形成する。
各データラインブロック（ＢＬｉ）は、６６個のデータ入力端子により構成された外部入力端子１６３に６６個の入力端子が共通に接続され、対応する６６個のデータラインに６６個の出力端子が接続される。また、シフトレジスタ１６４の８個の出力端子のうちの対応する一つの出力端子にブロック選択端子が接続される。
【００２７】
５２８個のスイッチングトランジスタ（ＳＷＴ）各々は、対応するデータラインにソースが接続され、６６個のデータ入力端子のうちの対応する入力端子にドレインが接続され、ゲートにブロック選択端子に接続されたａ−Ｓｉ ＴＦＴ ＭＯＳトランジスタにより構成される。
したがって、５２８個のデータラインは、６６個ずつ８個のブロックに分割され、シフトレジスタ１６４の８個のブロック選択信号により順次に各ブロックが選択される。
シフトレジスタ１６４は、３端子の外部接続端子１６２を通じて第１クロック（ＣＫＨ）、第２クロック（ＣＫＨＢ）、ブロック選択開始信号（ＳＴＨ）が提供される。シフトレジスタ１６４の出力端子は各々対応するラインブロックのブロック選択端子に接続される。
【００２８】
図５は前述した図４のデータ駆動回路のシフトレジスタのブロック図である。図５に示すように、本発明によるシフトレジスタ１６４は、９個のステージ（ＳＲＨ１〜ＳＲＨ９）が縦続接続される。即ち、各ステージの出力端子（ＯＵＴ）が次ステージの入力端子（ＩＮ）に接続される。ステージの数はデータラインブロックに対応する８個のステージ（ＳＲＨ１〜ＳＲＨ８）と一つのダミーステージ（ＳＲＨ９）により構成される。各ステージは入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を有する。８個のステージ（ＳＲＨ１〜ＳＲＨ８）は各データラインブロック（ＢＬ１〜ＢＬ８）のブロック選択端子にブロック選択開始信号（ＤＥ１〜ＤＥ８）を各々提供する。ブロック選択開始信号は各ラインブロックのイネーブル信号である。
【００２９】
奇数番目ステージ（ＳＲＨ１、ＳＲＨ３、ＳＲＨ５、ＳＲＨ７、ＳＲＨ９）には第１クロック（ＣＫＨ）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、ＳＲＣ６、ＳＲＣ８）には第２クロック（ＣＫＨＢ）が提供される。第１クロック（ＣＫＨ）と第２クロック（ＣＫＨＢ）は互いに反対される位相を有する。第１クロック（ＣＫＨ）及び第２クロック（ＣＫＨＢ）のデュティ期間は１／６６ｍｓ以下にする。
【００３０】
各ステージの各制御端子（ＣＴ）には、次ステージの出力信号が制御信号に制御端子（ＣＴ）に入力される。即ち、制御端子（ＣＴ）に入力される制御信号は、自身の出力信号のデュティ期間遅延された信号になる。
したがって、各ステージの出力信号（ゲートライン駆動信号）が順次にアクティブ区間（即ち、ハイ状態）を有して発生されるので、各出力信号のアクティブ区間で対応されるデータラインブロックが選択され、イネーブルされることになる。
ダミーステージ（ＳＲＨ９）は前ステージ（ＳＲＨ８）の制御端子（ＣＴ）に制御信号を提供するためのものである。
【００３１】
図６は前述した図４のゲート駆動回路に利用されるシフトレジスタを説明するためのブロック図である。
図６に示すように、前述した図４のゲート駆動回路１７０は一つのシフトレジスタにより構成され、前述したシフトレジスタは複数のステージ（ＳＲＣ１〜ＳＲＣ１９２、ダミーステージ）が縦続接続される。即ち、各ステージの出力端子（ＯＵＴ）が次ステージの入力端子（ＩＮ）に接続される。ステージはゲートラインに対応する１９２個のステージ（ＳＲＣ１〜ＳＲＣ１９２）と一つのダミーステージ（ＳＲＣ１９３）により構成される。各ステージは入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫＨ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を有する。
【００３２】
第１ステージ（ＳＲＣ１）の入力端子（ＩＮ）には、スキャン開始信号（ＳＴＶ）が入力される。スキャン開始信号（ＳＴＶ）は垂直同期信号（Ｖｓｙｎｃ）に同期されたパルスである。
各ステージの出力信号（ＧＯＵＴ１〜ＧＯＵＴ１９２）は、対応される各ゲートラインに接続される。奇数番目ステージ（ＳＲＣ１、ＳＲＣ３、．．．）には第１クロック（ＣＫＶ）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、．．．）には第２クロック（ＣＫＶＢ）が提供される。ここで、第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）は互いに反対される位相を有する。また、第１クロックと第２クロックのデュティ期間は１６．６／１９２ｍｓの期間になる。
したがって、データ駆動回路のシフトレジスタ１６４のクロックのデュティ期間に比べて、ゲート駆動回路のシフトレジスタ１６４のクロックのデュティ期間は約８倍以上になる。
【００３３】
各ステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）の制御端子（ＣＴ）には次ステージ（ＳＲＣ２、ＳＲＣ３、ＳＲＣ４、．．．）の出力端子（ＧＯＵＴ２、ＧＯＵＴ３、ＧＯＵＴ４）が制御信号に制御端子（ＣＴ）に入力される。即ち、制御端子（ＣＴ）に入力される制御信号は自身の出力信号のデュティ期間遅延された信号になる。
したがって、各ステージの出力信号が順次にアクティブ区間（ハイ状態）を有して発生されるので、各出力信号のアクティブ区間で対応される水平ラインが選択されることになる。
【００３４】
図７は、図６に示したシフトレジスタの各ステージの具体的な回路構成を示し、図８は図７による出力波形図を示す。
図７に示すように、シフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４を含む。
プルアップ部１７１は、パワークロック入力端子（ＣＫＶ）にドレインが接続され、第１ノード（Ｎ１）にゲートが接続され、出力端子（ＧＯＵＴ［Ｎ］）にソースが接続された第１ＮＭＯＳトランジスタ（Ｍ１）により構成される。
【００３５】
プルダウン部１７２は、出力端子（ＧＯＵＴ［Ｎ］）にドレインが接続され、第４ノード（Ｎ４）にゲートが接続され、ソースが第１電源電圧端子（ＶＳＳ）に接続された第２ＮＭＯＳトランジスタ（Ｍ２）により構成される。
プルアップ駆動部１７３は、キャパシタ（Ｃ）、第３乃至第５トランジスタ（Ｍ３〜Ｍ５）により構成される。キャパシタ（Ｃ）は第１ノード（Ｎ１）と出力端子（ＧＯＵＴ［Ｎ］）間に接続される。第３トランジスタ（Ｍ３）はドレインが第２電源電圧（ＶＯＮ）に接続され、ゲートが入力端子（ＩＮ）、即ち前ステージの出力信号（ＧＯＵＴ［Ｎ−１］）に接続され、ソースが第１ノード（Ｎ１）に接続される。第４トランジスタ（Ｍ４）はドレインが第１ノード（Ｎ１）に接続され、ゲートが第２ノード（Ｎ２）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。第５トランジスタ（Ｍ５）はドレインが第１ノード（Ｎ１）に接続され、ゲートが第２ノード（Ｎ２）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。ここで、第３トランジスタ（Ｍ３）のサイズは第５トランジスタ（Ｍ５）のサイズより２倍程度大きく形成される。
【００３６】
プルダウン駆動部１７４は、第６及び第７トランジスタ（Ｍ６、Ｍ７）により構成される。第６トランジスタ（Ｍ６）はドレインとゲートが共通され第２電源電圧（ＶＯＮ）に接続され、ソースが第２ノード（Ｎ２）に接続される。第７トランジスタ（Ｍ７）はドレインが第２ノード（Ｎ２）に接続され、ゲートが第１ノード（Ｎ１）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。ここで、第６トランジスタ（Ｍ６）のサイズは第７トランジスタ（Ｍ７）のサイズより１６倍程度大きく形成される。
【００３７】
図８に示すように、第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）とスキャン開始信号（ＳＴ）がシフトレジスタに供給されると、第１ステージ（ＳＲＣ１）ではスキャン開始信号（ＳＴ）の前縁に応答して第１パワークロック（ＣＫＶ）のハイレベル区間を所定時間（Ｔｄｒ１）遅延させて出力端子（ＯＵＴ）に出力信号（ＧＯＵＴ１）に発生する。
以上で説明したように、アレイ基板が配置されるガラス上のシフトレジスタにはスキャン開始信号（ＳＴＶ）と共に第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）が供給され、ゲート駆動回路として動作を実行する。
【００３８】
図９は前記図６による駆動波形を説明するための波形図である。以下、図９を参照して図７のａ−Ｓｉ ＴＦＴのゲートを駆動するためのシフトレジスタの各ステージの動作を説明する。
図９に示すように、前述したシフトレジスタは入力される２Ｈを１周期にして、第１パワークロック（ＣＫＶ）又は第１パワークロック（ＣＫＶ）に位相が反転する第２パワークロック（ＣＫＶＢ）のうちのいずれか一つの印加を受けて、複数のゲート信号（ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３、．．．）をＴＦＴ−ＬＣＤゲートラインに順次に出力する。ここで、第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）はａ−ＴＦＴを駆動するためにタイミングコントローラ（図示せず）の出力である０〜３Ｖ振幅の信号を、例えば、−８〜２４Ｖ振幅の信号に増幅した信号である。
【００３９】
図７に示すように、前ステージの出力信号（ＧＯＵＴ［Ｎ−１］）は現ステージのキャパシタ（Ｃ）を充電させることにより、現ステージをセットさせる。また、次ステージの出力（ＧＯＵＴ［Ｎ＋１］）は現ステージのキャパシタ（Ｃ）を放電させることにより、現ステージをリセットさせる。即ち、現ステージの出力信号を非アクティブ化させる。ここで、第１クロック信号（ＣＫＶ）と第２クロック信号（ＣＫＶＢ）は互いに反対の位相を有する。
まず、第１及び第２クロック信号（ＣＫＶ、ＣＫＶＢ）とスキャン開始信号（ＳＴＶ）が第１ステージに供給されると、スキャン開始信号（ＳＴＶ）の上昇エッジに応答して第１クロック信号（ＣＫＶ）のハイレベル区間が所定時間遅延された後、出力端子に出力信号（ＧＯＵＴ［１］）が発生される。
【００４０】
プルアップ駆動部１７３のキャパシタ（Ｃ）が入力端子（ＩＮ）を通じてトランジスタ（ＮＴ１）のゲートに入力されたスキャン開始信号（ＳＴＶ）の立上がりエッジで充電され始める。キャパシタ（Ｃ）の充電電圧（Ｖｃ１）がプルアップトランジスタ（Ｍ１）ゲートソース間スレッショルド電圧以上に充電された以後に、プルアップトランジスタ（Ｍ１）がターンオンされ、第１クロック信号（ＣＫＶ）のハイレベル区間が出力端子に示される。その結果、このような遅延特性が示される。
【００４１】
出力端子（ＯＵＴ）にクロック信号のハイレベル区間が示されると、この出力電圧がキャパシタ（Ｃ）にブートストラップされ、プルアップトランジスタ（Ｍ１）のゲートライン駆動電圧がターンオン電圧（Ｖｏｎ）以上に上昇することになる。したがって、ＮＭＯＳトランジスタであるプルアップトランジスタ（Ｍ１）が完全（ＦＵＬＬ）導通状態を維持することになる。ここで、トランジスタ（Ｍ３）のサイズはトランジスタ（Ｍ４）のサイズより約２倍程度大きいために、スキャン開始信号（ＳＴＶ）によりトランジスタ（Ｍ４）がターンオンされても、トランジスタ（ＮＴ２）をターンオン状態に遷移させる。
【００４２】
一方、プルダウン駆動部１７４は、開始信号が入力される前には第６トランジスタ（Ｍ６）により第１ノード（Ｎ１）が第２電源電圧（ＶＯＮ）に上昇されて第２トランジスタ（Ｍ２）はターンオンされる。したがって、出力端子（ＯＵＴ）の出力信号の電圧が第１電源電圧（ＶＯＦＦ）状態にある。スキャン開始信号（ＳＴＶ）が入力されると、第７トランジスタ（Ｍ７）がターンオンされて第２ノード（Ｎ２）の電位が第１電源電圧（ＶＯＦＦ）にダウンされる。以後、第６トランジスタ（Ｍ６）がターンオン状態であっても、第７トランジスタ（Ｍ７）のサイズが第６トランジスタ（Ｍ６）のサイズより約１６倍程度大きいために、第２ノード（Ｎ２）は第１電源電圧（ＶＯＦＦ）状態に続けて維持される。したがって、プルダウントランジスタ（Ｍ２）はターンオン状態でターンオフ状態に遷移される。
即ち、開始信号が入力されると、プルアップトランジスタ（Ｍ１）はターンオンされ、プルダウントランジスタ（Ｍ２）はターンオフされ、出力端子には第１クロック信号（ＣＫＶ）が第２クロック信号（ＣＫＶＢ）のデュティ期間遅延されて示される。
【００４３】
出力端子（ＯＵＴ）の出力信号の電圧がターンオフ電圧（ＶＯＦＦ＝ＶＳＳ）状態に下降されると、第７トランジスタ（Ｍ７）がターンオフされる。ここで、第６トランジスタ（Ｍ６）を通じて第２ノード（Ｎ２）に第２電源電圧（ＶＯＮ）のみ供給される状態であるので、第２ノード（Ｎ２）の電位は、第１電源電圧（ＶＯＦＦ）から第２電源電圧（ＶＯＮ）に上昇され始める。第２ノード（Ｎ２）の電位が上昇され始めると、第４トランジスタ（Ｍ４）がターンオンされ始め、これによりキャパシタ（Ｃ）の充電電圧は第４トランジスタ（Ｍ４）を通じて放電され始める。これにより、プルアップトランジスタ（Ｍ１）もターンオフされ始める。
【００４４】
続いて、制御端子（ＣＴ）に提供される次ステージの出力信号ＧＯＵＴ（Ｎ＋１）がターンオン電圧に上昇することになるので、第５トランジスタ（Ｍ５）がターンオンされる。ここで、第５トランジスタ（Ｍ５）のサイズは第４トランジスタ（Ｍ４）より約２倍程度大きいために、第１ノード（Ｎ１）の電位は第４トランジスタ（Ｍ４）のみターンオンされた場合より、さらに速く第１電源電圧（ＶＯＦＦ）にダウンされる。
また、第２ノード（Ｎ２）の電位が第２電源電圧（ＶＯＮ）に上昇されると、プルダウントランジスタ（Ｍ２）はターンオンされて出力端子ＯＵＴはターンオン電圧（ＶＯＮ）でターンオフ電圧（ＶＯＦＦ）にダウンされる。
【００４５】
制御端子（ＣＴ）に印加される次ステージの出力信号ＧＯＵＴ（Ｎ＋１）がローレベルに下降されて第５トランジスタ（Ｍ５）がターンオフされても、第４ノード（Ｎ４）は第６トランジスタ（Ｍ６）を通じて第２電源電圧（ＶＯＮ）にバイアスされた状態を維持することになる。したがって、制御端子（ＣＴ）に印加される次ステージの出力信号ＧＯＵＴ（Ｎ＋１）がローレベルに下降されて第５トランジスタ（Ｍ５）がターンオフされても第４ノード（Ｎ４）の電位が第２電源電圧（ＶＯＮ）に維持されるので、プルダウントランジスタ（Ｍ２）がターンオフされる誤動作の憂慮なしに安定された動作が確保される。
上述した動作により各ステージが動作して出力信号ＧＯＵＴ［１］〜ＧＯＵＴ［４］が図８に示したように順次に安定されるように発生される。
【００４６】
以上で説明したように、前ステージの出力信号によりキャパシタ（Ｃ）が充電された後、プルアップ部又はプルダウン部に接続されたパワークロックがハイレベルになると、前述した電圧がステージの出力電圧になり、上述した出力電圧により次ステージのゲートラインに印加波形が発生される瞬間次ステージ出力は放電トランジスタを動作させてキャパシタ電圧を放電させ、シフトレジスタの一動作サイクルを終了することになる。
【００４７】
しかし、シフトレジスタをゲート駆動回路に利用する場合には、５２５（１７６＊３）＊１９２解像度を有する液晶表示パネルに対して説明したように、小型又は中小型画面には適しているが、高解像度を有する大画面には適していない。図６に示すように、シフトレジスタに備えられる各ステージは入力される２Ｈ周期の第１及び第２パワークロック（ＣＫＶ、ＣＫＶＢ）のうち、いずれか一つを液晶表示パネルのゲートラインに印加するようにする動作を実行する。ｎ番目ステージの動作を簡略に説明すると、次の通りである。
即ち、ｎ−１番目ゲートオン信号を利用してｎ番目ゲートオン信号を発生させ、ｎ＋１番目ゲートオン信号を制御信号（ＣＴ）にして、ステージを制御し、その他の時間はゲートオフ電圧（Ｖｏｆｆ）レベルを発生させるものである。
【００４８】
ここで、問題になることは、ｎ番目ステージの入力信号に使用されるｎ−１番目ゲートオン信号がｎ−１番目ゲートラインと接続されているために、当該ラインにかかるロードがｎ番目ステージの入力端（ＩＮ）に影響を及ぼす。これにより、信号遅延が発生され、他のステージに接続される時もロードがかかる。
即ち、ゲートラインには、図１０に示すように、複数の抵抗成分とキャパシタンス性分が存在し、ｎ番目ステージの入力信号がｎ−１番目ステージの出力信号の伝達を受ける。ここで、ｎ−１番目ゲートラインとも接続されているために、ゲートラインに存在するＲＣロードに影響を受けて信号遅延が生ずる。
また、各々のステージは互いに縦続接続されているために、追加的にゲートラインのロードに影響を受けると、画面下側に行くほど信号遅延が激しくなって、結局には表示が不可能になるという問題点がある。中小型の場合には、ＲＣロードが小さくゲートライン駆動信号がオンレベルを維持する時間が長いために、前述した問題は無視できるが、大型液晶表示パネルに適用する時にはその問題が無視できない。
【００４９】
このような問題点を解決するための手段として、次ステージを駆動させる信号として前ステージのゲートライン駆動信号を利用せずに、外部で別途に印加される信号を利用することにより、信号遅延により発生される問題点を解決するための方法を提案する。
図１１は本発明によるシフトレジスタを説明するためのブロック図として、特に、ゲート駆動回路に動作するシフトレジスタを説明するためのブロック図である。
【００５０】
図１１に示すように、本発明によるゲート駆動回路は一つのシフトレジスタにより構成され、シフトレジスタは複数のステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．ＳＲＣＮ、ＳＲＣＮ＋１）が接続され、ステージ間には複数のキャリーバッファ（ＣＢ１、ＣＢ２、．．，ＣＢＮ）が備えられる。即ち、各ステージの出力端子（ＯＵＴ）は前ステージの制御端子（ＣＴ）に接続される。ここで、ステージはゲートラインに対応するＮ個のステージ（ＳＲＣ１〜ＳＲＣＮ）と一つのダミーステージ（ＳＲＣＮ＋１）により構成される。各ステージは入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）及びキャリー出力端子（ＣＲＲ）を有する。
【００５１】
第１ステージ（ＳＲＣ１）の入力端子（ＩＮ）にはスキャン開始信号（ＳＴＶ）が入力される。ここで、スキャン開始信号（ＳＴＶ）は外部のグラフィックコントローラなどから提供される垂直同期信号（Ｖｓｙｎｃ）に同期されたパルスである。
第２以後のステージ（ＳＲＣ２、ＳＲＣ３、ＳＲＣ４、．．．）の入力端子（ＩＮ）には前ステージのキャリー出力端子（ＣＲＲ）から提供されるキャリー電圧をキャリーバッファを経て提供受ける。
【００５２】
各ステージの出力信号（ＧＯＵＴ１〜ＧＯＵＴＮ）は対応される各ゲートラインに接続される。奇数番目ステージ（ＳＲＣ１、ＳＲＣ３、．．．）には第１クロック（ＣＫＶ）が提供され、偶数番目ステージ（ＳＲＣ２、ＳＲＣ４、．．．）には第２クロック（ＣＫＶＢ）が提供される。ここで、第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）は互いに反対される位相を有する。また、第１クロック（ＣＫＶ）と第２クロック（ＣＫＶＢ）のデュティ期間は約１６．６／１９２［ｍｓ］の期間になる。
【００５３】
各ステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）の各制御端子（ＣＴ）には次ステージ（ＳＲＣ２、ＳＲＣ３、ＳＲＣ４、．．．）の出力信号（ＧＯＵＴ２、ＧＯＵＴ３、ＧＯＵＴ４）が制御信号に制御端子（ＣＴ）に入力される。即ち、制御端子（ＣＴ）に入力される制御信号は自信の出力信号のデュティ期間ほど遅延された信号になる。
したがって、各ステージの出力信号が順次にアクティブ区間（ハイ状態）を有して発生されるので、各出力信号のアクティブ区間で対応される水平ラインが選択されることになる。
【００５４】
このように、ステージ間に備えられるキャリーバッファ（ＣＢ１、ＣＢ２、．．，ＣＢＮ）はロードがかかるゲートライン駆動信号代わりに外部で直接入力されるクロックをキャリーに使用する。キャリーバッファ（ＣＢ１、ＣＢ２、．．，ＣＢＮ）は各ステージ内に備えることが望ましい。次の図面を参照して該当ステージ内に備えられるキャリーバッファについて説明する。
【００５５】
図１２は本発明によるシフトレジスタの単位ステージを説明するための図面である。
図１２に示すように、シフトレジスタの各ステージはプルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、プルダウン駆動部１７４及びキャリーバッファ部２７５を含む。特に、図７に示した現ステージ内に別途の薄膜トランジスタを追加して次ステージに伝達される信号を分離する。
プルアップ部１７１は、パワークロック入力端子（ＣＫＶ）にドレインが接続され、第１ノード（Ｎ１）にゲートが接続され、出力端子（ＧＯＵＴ［Ｎ］）にソースが接続された第１ＮＭＯＳトランジスタ（Ｍ１）により構成される。
【００５６】
プルダウン部１７２は、出力端子（ＧＯＵＴ［Ｎ］）にドレインが接続され、第２ノード（Ｎ２）にゲートが接続され、ソースが第１電源電圧端子（ＶＳＳ）に接続された第２ＮＭＯＳトランジスタ（Ｍ２）により構成される。
プルアップ駆動部２７３は、キャパシタ（Ｃ）、第３〜第５ＮＭＯＳトランジスタ（Ｍ３〜Ｍ５）により構成される。キャパシタ（Ｃ）は第１ノード（Ｎ１）と出力端子（ＧＯＵＴ［Ｎ］）間に接続される。第３ＮＭＯＳトランジスタ（Ｍ３）は、ドレインが第２電源電圧（ＶＯＮ）に接続され、ゲートが入力端子（ＩＮ）、即ち、前ステージの出力信号（ＧＯＵＴ［Ｎ−１］）に接続され、ソースが第１ノード（Ｎ１）に接続される。第４ＮＭＯＳトランジスタ（Ｍ４）はドレインが第１ノード（Ｎ１）に接続され、ゲートが第２ノード（Ｎ２）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。第５ＮＭＯＳトランジスタ（Ｍ５）はドレインが第１ノード（Ｎ１）に接続され、ゲートが第２ノード（Ｎ２）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。ここで、第３ＮＭＯＳトランジスタ（Ｍ３）のサイズは第５ＮＭＯＳトランジスタ（Ｍ５）のサイズより２倍程度大きく形成される。
【００５７】
プルダウン駆動部１７４は、第６及び第７ＮＭＯＳトランジスタ（Ｍ６、Ｍ７）により構成される。第６ＮＭＯＳトランジスタ（Ｍ６）はドレインとゲートが共通されて第２電源電圧（ＶＯＮ）に接続され、ソースが第２ノード（Ｎ２）に接続される。第７ＮＭＯＳトランジスタ（Ｍ７）はドレインが第２ノード（Ｎ２）に接続され、ゲートが第１ノード（Ｎ１）に接続され、ソースが第１電源電圧（ＶＯＦＦ）に接続される。ここで、第６ＮＭＯＳトランジスタ（Ｍ６）のサイズは第７ＮＭＯＳトランジスタ（Ｍ７）のサイズより１６倍程度大きく形成される。
【００５８】
キャリーバッファ部２７５は、キャリーバッファトランジスタ（ＴＲ１）からなり、次ステージに第１及び第２クロック（ＣＫＶ／ＣＫＶＢ）のうち、対応されるクロックの伝達を制御する。具体的に、キャリーバッファトランジスタ（ＴＲ１）のゲートはプルダウン駆動部１７４の入力端に接続され、ドレインは外部から入力されるクロック端に接続され、ソースは次ステージに備えられるプルアップ駆動部１７３の第３ＮＭＯＳトランジスタ（Ｍ３）のゲートに接続される。
【００５９】
動作時、前ステージに備えられたキャリーバッファトランジスタ（ＴＲ１）はプルダウン駆動部１７４の出力に応答してゲートライン駆動信号（ＧＯＵＴ［Ｎ］）をアクティブ化させる信号、即ち、プルアップトランジスタ（Ｍ１）の制御信号であるパワークロック（ＣＫＶ又はＣＫＶＢ）をサンプリングし、サンプリングされた信号をキャリー電圧にして、現ステージに伝達する。即ち、常に、一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生できた連鎖反応を除去することができる。
【００６０】
図１３は本発明によるシフトレジスタを説明するための回路図として、特に、図１１に示したシフトレジスタの各ステージの具体的な回路構成として図１２に示したシフトレジスタの単位ステージを用いた図面である。図面上では説明の便宜のために２個のステージのみを図示する。
図１３に示すように、本発明によるシフトレジスタの各ステージは、プルアップ部２７１、プルダウン部２７２、プルアップ駆動部２７３、プルダウン駆動部２７４及びキャリーバッファ部２７５を含む。図１２と比較する時、同一の構成要素に対しては同一の図面符号を使用し、その説明は省略する。
【００６１】
図示したように、ゲートライン駆動信号を出力する各々ステージにロードがかかる前ステージの出力信号をキャリーに使用せずに、外部で入力されるパワークロックをキャリーに利用することにより、各ステージから出力されるゲートライン駆動信号には前ステージの出力信号と無関係なゲートライン駆動信号が得られる。
図１３に示したステージのうちの上ステージを前ステージにし、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して、本発明の実施形態によるシフトレジスタの動作を説明する。
【００６２】
前ステージに備えられたキャリーバッファトランジスタ（ＴＲ１）は、ゲートライン駆動信号（ＧＯＵＴ［Ｎ］）をアクティブ化させる信号、即ち、プルアップトランジスタ（Ｍ１）の制御信号であるロック（ＣＫＶ）をサンプリングし、サンプリングされた信号をキャリー電圧にして、現ステージに伝達する。即ち、常に、一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生される連鎖反応を除去することができる。
バッファ機能を実行する第３ＮＭＯＳトランジスタ（Ｍ３）は、ターンオフ状態に維持しているうちに、キャリーバッファトランジスタ（ＴＲ１）を経てキャリー電圧が印加されると、アイドル状態に遷移され、一定時間の経過と共にクロックのようなキャリー電圧が印加されると、ドレインを通じて印加される第２電源電圧（ＶＯＮ）による電圧がキャパシタに充電されるように経路を形成する。続いて、一定時間が経過して第３ＮＭＯＳトランジスタ（Ｍ３）のゲートにローレベルのクロック電圧、例えば、第１電源電圧（ＶＯＦＦ）レベルのクロック電圧が印加される場合に、ターンオフされる。
【００６３】
図１４は本発明によるシフトレジスタを用いた液晶表示装置を説明するための図面である。
図１４に示すように、ゲート駆動回路１７４を構成する一つのシフトレジスタに備えられる複数のステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）各々は液晶表示パネル１５０に備えられるゲートラインをアクティブ化させるために、ゲート出力端（ＯＵＴ）を通じて複数のゲートライン駆動信号（ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３，．．．）を順次に印加する。
【００６４】
また、複数のステージ（ＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．）各々は、次ステージのゲートライン駆動信号を発生する動作をアクティブ化させるために、キャリー出力端（ＣＡ）を通じて、次ステージの入力端（ＩＮ）にキャリー信号を発生する。ここで、出力されるキャリー信号は互いに縦続的に接続されたステージとは独立的に外部で入力される第１クロック（ＣＫＶ）又は第１クロック（ＣＫＶ）に位相が反転された第２クロック（ＣＫＶＢ）である。
このように、現ステージの駆動のために、前ステージの出力端子（ＯＵＴ）を出力するゲートライン駆動信号の入力を受けることではなく、前ステージのキャリー出力端を通じて出力されるキャリー信号の入力を受けるので、ゲートラインの数が増加して発生されるディスプレイの悪影響を最少化することができる。
【００６５】
キャリーバッファ部が配置されるレイアウト図を示す図１５〜図１７を参照して説明する。
図１５及び図１６は、本発明によるシフトレジスタの単位ステージのうちのプルアップ部、プルダウン部及びキャリーバッファのみを示すレイアウト図であり、図１７はキャリーバッファが配置される領域のみを拡大した図面である。
【００６６】
大画面に該当するゲートラインのために、図１２で示したプルアップ機能を実行するトランジスタ（以下、プルアップトランジスタ（Ｍ１））やプルダウン機能を実行するトランジスタ（以下、プルダウントランジスタ（Ｍ２））は、プルアップ駆動機能を実行する第３〜第５ＮＭＯＳトランジスタ（Ｍ３〜Ｍ５）やプルダウン駆動機能を実行する第６及び第７ＮＭＯＳトランジスタ（Ｍ６、Ｍ７）より相対的に大きいサイズに設計する。
このように、プルアップトランジスタ（Ｍ１）やプルダウントランジスタ（Ｍ２）のサイズを大きくするために、図１５〜図１７に示すように、絶縁基板上で一定領域を定義するゲート配線とアクティブ層を順次に形成し、ゲート配線上にフィンガータイプに複数のドレイン電極と複数のソース電極を形成してプルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）とプルダウントランジスタ（Ｍ２［Ｎ］、Ｍ２［Ｎ＋１］）を形成する。ここで、説明の便宜のためにＮ番目ステージを現ステージとし、Ｎ＋１番目ステージを次ステージにして、２個のステージのみを示す。
【００６７】
具体的に、プルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）のゲート配線は、一定面積を定義する一定領域全体にわたって形成され、アクティブ層はゲート配線上に形成され、ドレイン電極は図面上で下方向に向かうように延びるメインドレイン配線３００から複数個に分岐され、アクティブ層上に形成され、前記ソース電極のうちの分岐された各々ソースラインは、複数個に分岐されたドレインライン間及び最外郭側に形成され、一定コンタクトホールを通じて液晶表示パネルに形成されたゲートラインに接続される。複数個に分岐されたドレインラインやゲートラインの幅（Ｗ）は最小デザインルールにより５μｍであることが望ましく、メインドレイン配線の幅は５μｍより大きいことが望ましく、ゲート配線上に形成されるドレインラインとソースライン間の間隔（Ｌ）は小さいほど優れている性能のＴＦＴを得ることができる。
【００６８】
また、プルダウントランジスタ（Ｍ２［Ｎ］、Ｍ２［Ｎ＋１］）のゲート配線は、一定面積を定義する一定領域全体にわたって形成され、アクティブ層はゲート配線上に形成され、ドレイン電極は図面上で上方向に向かうように延びられるメインドレイン配線から複数個に分岐され、アクティブ層上に形成され、一定コンタクトホールを通じて液晶表示パネルに形成されたゲートラインに接続される。ソース電極はは複数個に分岐されたドレインライン間及び最外郭側に形成される。
【００６９】
特に、プルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）のソース電極やプルダウントランジスタ（Ｍ２［Ｎ］、Ｍ２［Ｎ＋１］）のドレイン電極は複数個であるので、一つの配線に共通してゲートラインに接続させるために第１コンタクトホール（ＣＮＴ１）を通じて接続させ、プルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）やプルダウントランジスタ（Ｍ２［Ｎ］、Ｍ２［Ｎ＋１］）各々に形成されるソース電極の形成高さと液晶表示パネルに形成されたゲートラインの形成高さは相異するので、第１コンタクトホール（ＣＮＴ１）に接続された導電性物質である第１ＩＴＯ層（ＩＴＯ１）と第２コンタクトホール（ＣＮＴ２）を利用したブリッジ接続方式として相異する高さで形成されたソース電極とゲートラインを接続させる。
【００７０】
一方、現ステージのプルアップトランジスタ（Ｍ１）のドレイン電極に印加されるパワークロック（ＣＫＶ又はＣＫＶＢ）を次ステージのプルアップ駆動部、即ち、第３ＮＭＯＳトランジスタ（Ｍ３）のゲートに印加するために、プルアップトランジスタ（Ｍ１）周囲にキャリーバッファトランジスタ（ＴＲ１）を形成する。
具体的には、キャリーバッファトランジスタ（ＴＲ１）のゲート電極は、プルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）のゲート配線に共通に形成し、ドレイン電極はプルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）のドレイン電極を形成するメイン配線から分岐されるように形成し、ソース電極はプルアップトランジスタ（Ｍ１［Ｎ］、Ｍ１［Ｎ＋１］）とプルダウントランジスタ（Ｍ２［Ｎ］、Ｍ２［Ｎ＋１］）の縦端を迂回して次ステージの第３ＮＭＯＳトランジスタ（Ｍ３）のゲートに接続されるように形成する。
【００７１】
特に、キャリーバッファトランジスタ（ＴＲ１）のソース電極から延びたソースラインの形成高さと次ステージの第３ＮＭＯＳトランジスタ（Ｍ３）のゲート電極に接続されたゲート配線の形成高さが相異するので、キャリーバッファトランジスタ（ＴＲ１）のソースラインに第３コンタクトホール（ＣＮＴ３）を経て接続された導電性物質である第２ＩＴＯ（ＩＴＯ２）と第４コンタクトホール（ＣＮＴ４）を利用したブリッジ接続方式により、相異する高さで形成されたキャリーバッファトランジスタ（ＴＲ１）のソースラインと第３ＮＭＯＳトランジスタ（Ｍ３）のゲート電極に接続されたゲートラインを接続させる。
【００７２】
一方、図６及び図７のシフトレジスタをゲート駆動回路に利用する場合には、５２５（１７６＊３）＊１９２解像度を有する液晶表示パネルについて説明したように、小型又は中小型画面には適しているが、高解像度を有する大画面には適していない。
その理由は、大画面に該当するゲートラインのためにプルアップ／プルダウン機能を実行する各トランジスタ（Ｍ１／Ｍ２）大きさを増加させなければならないが、シフトレジスタを一定空間に集積して設計するには、適していない大きさになる。
したがって、ゲートラインを十分に駆動しないプルアップ／プルダウントランジスタ（Ｍ１／Ｍ２）の大きさとアモルファス特性上、温度及び工程的にＴＦＴの臨界電圧（Ｖｔｈ）の変化が多結晶シリコン（ＰＯＬＹ−Ｓｉ）又は単結晶シリコン素子に比べて相当に大きいので、信頼性及び収率に問題になる。
【００７３】
図１８〜図２０は、図７のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図面である。
図１８に示すように、常温及び定常的な臨界電圧でシフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３、．．．）は、方形波の傾きに隣接した傾きと共に約２５ボルトの同一レベルを有する。
一方、図１９に示すように、温度が増加するに連れ臨界電圧が小さくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１’、ＧＯＵＴ２’、ＧＯＵＴ３’、．．．）は方形波の傾きに近似する傾きを有するが、第１ゲートライン駆動信号（ＧＯＵＴ１’）が約２０ボルトレベルを有し、第２ゲートライン駆動信号（ＧＯＵＴ２’）からは順次に減少される電圧レベルを有する。
【００７４】
特に、特定ゲートラインには、ゲートライン駆動信号が印加される以前にスパーク性オーバライド（Ｏｖｅｒｒｉｄｅ）が印加されることが確認できた。このようなオーバライドにより順次にゲートライン駆動信号のレベルが減少されて、各ステージの出力波形には誤動作が発生することになる。
一方、図２０に示すように、温度が減少するにつれて臨界電圧が大きくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１”、ＧＯＵＴ２”、ＧＯＵＴ３”、．．．）は緩慢な傾きを有し、また第１ゲートライン駆動信号（ＧＯＵＴ１”）が約２２ボルトレベルを有し、第２ゲートライン駆動信号（ＧＯＵＴ２”）からは順次に減少される電圧レベルを有する。
【００７５】
以上の波形図で説明したように、常温及び正常的な臨界電圧（Ｖｔｈ）では、シフトレジスタが正常的に動作し、シフトレジスタの各ステージから出力されるゲートライン駆動信号は均一な電圧レベルとして出力される。しかし、温度が増加又は減少するにつれて臨界電圧（Ｖｔｈ）が変化すると、シフトレジスタの各ステージから出力されるゲートライン駆動信号は非正常的な波形を有する。このような、非正常的な波形は結局、液晶表示パネルに備えられるスイッチング素子を正常的にターンオンさせることができずに、正常的な画面をディスプレイさせることができないという要因になる。
【００７６】
特に、前記の結果は、図６に示すように、前ステージで出力されるゲートライン駆動信号がキャリーになり、現ステージで出力されるゲートライン駆動信号に悪い影響を及ぼす回路構造から起因したものとして、臨界電圧（Ｖｔｈ）の変動が発生し、連続的に各ステージが駆動される場合にゲートライン駆動信号を出力することができないステージが存在することが確認できる。
前記の結果は、ゲートラインの長さに比べてゲートライン駆動信号を出力するプルアップ部１７１とプルダウン部１７２の容量が足りなく、ステージ数が多くなる大画面、高解像度の液晶表示パネルで、さらに顕著に顕われる。
【００７７】
大画面、高解像度の液晶表示パネルに適用時に必ず必要である要素である臨界電圧（Ｖｔｈ）に対して鈍感なシフトレジスタを添付する図面を参照して説明する。
図２１は本発明の第２実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために２個のステージのみを図示する。
図２１に示すように、本発明の第２実施形態によるシフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、プルダウン駆動部１７４、第１キャリーバッファ２７５及び第２キャリーバッファ２７６を含む。図７と比較する時、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４は同一であるので、同一の符号を付与し、その詳細な説明は省略する。
【００７８】
第１キャリーバッファ２７５は、第１トランジスタ（ＴＲ１）からなり、次ステージに第１及び第２クロック（ＣＫＶ／ＣＫＶＢ）のうちの対応されるクロックの伝達を制御する。
より詳細には、第１トランジスタ（ＴＲ１）のゲートはプルダウン駆動部１７４の入力端に接続され、ドレインは外部から入力されるクロック端に接続され、ソースは次ステージの第２キャリーバッファ２７６に接続される。
【００７９】
第２キャリーバッファ２７６は、インバータ機能を実行するプルダウン駆動部１７４により制御される第２トランジスタ（ＴＲ２）からなり、ターンオン状態で前ステージの第１キャリーバッファ２７５から提供されプルアップ部１７１に印加される第１及び第２クロックのうちの対応されるクロックによりバッファトランジスタ（Ｍ３）が動作してプルダウン駆動部１７４が反転される瞬間にターンオフされ、キャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止する。
【００８０】
第２トランジスタ（ＴＲ２）のドレインは前ステージの第１トランジスタ（ＴＲ１）のソース及び現ステージのプルアップ駆動部１７３の入力端に各々接続され、ゲートはプルダウン部１７２、即ち、第２ＮＭＯＳトランジスタ（Ｍ２）のゲートに接続され、ソースは第１電源電圧端子（ＶＳＳ）を通じて第１電源電圧と接続される。
また、第２キャリーバッファ２７６は、１Ｈ時間後にプルダウン駆動部１７４の動作によりターンオン状態を維持してバッファトランジスタ（Ｍ３）をターンオフさせる第１電源電圧（ＶＯＦＦ）を印加する。第１電源電圧端子（ＶＳＳ）は前記した図５で説明した第１電源電圧端子（ＶＳＳ）と同一である。
このように、ゲートライン駆動信号を出力する各々のステージにロードがかかる前ステージの出力信号をキャリーに使用せずに、外部で入力されるクロックをキャリーに利用することにより、各ステージから出力されるゲートライン駆動信号には前ステージの出力信号と無関なゲートライン駆動信号が得られる。
【００８１】
図２１に示したステージのうちの上ステージを前ステージと定義し、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して、本発明の第２実施形態によるシフトレジスタの動作を説明する。
前ステージに備えられた第１トランジスタ（ＴＲ１）はゲートライン駆動信号（ＧＯＵＴ［Ｎ］）をアクティブ化させる信号、即ちプルアップトランジスタ（Ｍ１）の制御信号であるクロック（ＣＫＶ）をサンプリングし、サンプリングされた信号をキャリー電圧にして現ステージに伝達する。即ち、常に一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生することができた連鎖反応を除去することができる。
【００８２】
第２トランジスタ（ＴＲ２）は、現ステージのプルアップ駆動部１７３に備えられるキャパシタが充電されると、ハイインピーダンス（即ち、ターンオフ）状態になると、現ステージがアイドル（ＩＤＬＥ）状態である時は、第２トランジスタ（ＴＲ２）にかかる電圧（ＶＯＦＦ）がバッファトランジスタ（Ｍ３）のゲートに印加されてバッファトランジスタ（Ｍ３）をターンオフ状態に維持させる。
より詳細には、現ステージのプルアップ駆動部１７３に備えられるトランジスタ（Ｍ３）はターンオフ状態を維持するうちに、前ステージの第１トランジスタ（ＴＲ１）を経てキャリー電圧が入力される時、アイドル状態に遷移される。ここで、トランジスタ（Ｍ３）のゲートに印加される電圧は第１トランジスタ（ＴＲ１）の抵抗値と第２トランジスタ（ＴＲ２）の抵抗値とまだターンオン状態である第２トランジスタ（ＴＲ２）の抵抗値により電圧分割されたクロック電圧である。
【００８３】
続いて、一定時間が経過して第２トランジスタ（ＴＲ２）がターンオフされ、バッファトランジスタ（Ｍ３）のゲートにクロックのようなキャリー電圧が印加されると、ドレインを通じて印加される電圧（ＶＯＮ）による電圧がキャパシタに充電されるように経路を形成する。
続いて、一定時間が経過してバッファトランジスタ（Ｍ３）のゲートにローレベルのクロック電圧、例えば、ＶＯＦＦレベルのクロック電圧が印加される場合にはターンオフされる。
【００８４】
図２２は本発明の第３実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために２個のステージのみを図示する。
図２２に示すように、本発明の第３実施形態によるシフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、プルダウン駆動部１７４、第１キャリーバッファ２７５及び第２キャリーバッファ３７６を含む。図７と比較する時、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４は同一であるので、同一の符号を使用し、その詳細な説明は省略する。
【００８５】
第１キャリーバッファ２７５は第１トランジスタ（ＴＲ１）からなり、第１及び第２クロック（ＣＫＶ／ＣＫＶＢ）のうちの対応されるクロックが次ステージに伝達されるように制御する。
より詳細には、第１トランジスタ（ＴＲ１）のゲートはプルダウン駆動部１７４の入力端に接続され、ドレインは外部から入力されるクロック端（ＣＫＶ又はＣＫＶＢ）に接続され、ソースは次ステージの第２キャリーバッファ３７６に接続される。
【００８６】
第２キャリーバッファ３７６は、第２及び第３トランジスタ（ＴＲ２、ＴＲ３）からなり、初期にターンオン状態で前ステージの第１キャリーバッファ２７５から提供されてプルアップ部１７１に印加される第１及び第２クロックのうちの対応されるクロックによりバッファトランジスタ（Ｍ３）が動作してインバータ動作を実行するプルダウン駆動部１７４が反転される瞬間にターンオフされて、キャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止し、１Ｈ時間後にプルダウン駆動部１７４の動作によりターンオン状態を維持してバッファトランジスタ（Ｍ３）をターンオフさせる電圧を印加する。
【００８７】
第２トランジスタ（ＴＲ２）のドレインは前ステージの第１トランジスタ（ＴＲ１）のソース及び現ステージのプルアップ駆動部１７３の入力端に各々接続され、ゲートはプルダウン部１７２、即ち、トランジスタ（Ｍ２）のゲートに接続され、ソースは第３トランジスタ（ＴＲ３）に接続される。第１電源電圧端子（ＶＯＦＦ）は前記した図５で説明した第１電源電圧端子（ＶＳＳ）と同一である。
また、第３トランジスタ（ＴＲ３）のドレインとゲートは共通され、第２トランジスタ（ＴＲ２）のソースに接続され、ソースは第１電源電圧（ＶＯＦＦ）を通じて第１電源電圧と接続される。
【００８８】
以下、図２２に示したステージのうちの上ステージを前ステージと定義し、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して本発明の第３実施形態によるシフトレジスタの動作を説明する。前ステージに備えられた第１トランジスタ（ＴＲ１）は、ゲートライン駆動信号（ＧＯＵＴ［Ｎ］）をアクティブ化させる信号、即ち、プルアップトランジスタ（Ｍ１）の制御信号であるクロック（ＣＫＶ）をサンプリングし、サンプリングされた信号をキャリー電圧にして現ステージに伝達する。即ち、常に一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生することができた連鎖反応を除去することができる。
【００８９】
第２トランジスタ（ＴＲ２）は現ステージのプルアップ駆動部１７３に備えられるキャパシタが充電されると、ハイインピーダンス（即ち、ターンオフ）状態になり、現ステージがアイドル（ＩＤＬＥ）状態である時は、第３トランジスタ（ＴＲ３）にかかる電圧（ＶＯＦＦ＋Ｖｔｈ）がバッファトランジスタ（Ｍ３）のゲートに印加されてバッファトランジスタ（Ｍ３）をターンオフ状態に維持させる。
より詳細には、現ステージのプルアップ駆動部１７３に備えられるトランジスタ（Ｍ３）はターンオフ状態を維持するうちに、前ステージの第１トランジスタ（ＴＲ１）を経てキャリー電圧が入力される時、アイドル状態に遷移される。ここで、トランジスタ（Ｍ３）のゲートに印加される電圧は第１トランジスタ（ＴＲ１）の抵抗値とまだターンオン状態である第２トランジスタ（ＴＲ２）の抵抗値、また、第３トランジスタ（ＴＲ３）のスレッショルド電圧により電圧分割されたクロック電圧である。
【００９０】
続いて、一定時間が経過して第２トランジスタ（ＴＲ２）がアイドル状態でターンオフ状態に遷移され、バッファトランジスタ（Ｍ３）のゲートに最も高いキャリー電圧が印加されると、ドレインを通じて印加される電圧（ＶＯＮ）による電圧がキャパシタに充電されるように経路を形成する。
そして、一定時間が経過してバッファトランジスタ（Ｍ３）のゲートにローレベルのクロック電圧、例えば、ＶＯＦＦレベルのクロック電圧が印加される場合にはターンオフされる。ここで、現ステージのプルアップ駆動部１７３に備えられるバッファトランジスタ（Ｍ３）のゲートに印加される電圧レベルにより、バッファトランジスタ（Ｍ３）のターンオン／ターンオフ時点が異なる。
【００９１】
このような、ターンオン／ターンオフ時点は該当バッファトランジスタ（Ｍ３）のスレッショルド電圧に反比例する。即ち、周辺温度などが上昇してスレッショルド電圧値が低くなる場合には、ターンオン時点が定常温度駆動時点より早まり、周辺温度などが下降してスレッショルド電圧値が高くなる場合には、ターンオン時点が定常温度駆動時点より遅延されるので、温度変化によりキャパシタ充電量が異なり、これによるゲートライン駆動信号が出力されることができる。
これは第２トランジスタ（ＴＲ２）が十分にターンオフ状態ではない遷移過程で臨界電圧（Ｖｔｈ）が低くなる場合に発生するオーバライド（ｏｖｅｒｒｉｄｅ）現象を防止することができる。前述したオーバライド現象は前記した図１９で説明したシミュレーション結果で示すように、各ステージ出力波形が発生される以前の小さいスパーク性波形である。前述したスパーク性波形は前ステージの放電トランジスタ（Ｍ５）を動作させてキャパシタ電位であるプルアップ機能を実行するトランジスタ（Ｍ１）のコントローラ電圧を低下させて前ステージの出力電圧が低くなる原因を提供する。
【００９２】
以上で説明した本発明の第３実施形態では、バッファトランジスタ（Ｍ３）のゲートに印加される電圧は、第２及び第３トランジスタ（ＴＲ２、ＴＲ３）による抵抗値とスレッショルド電圧、また、第１トランジスタ（ＴＲ１）による抵抗値により分割されたクロックが印加されるので、温度補償動作を実行することができる。即ち、バッファトランジスタ（Ｍ３）が温度によりスレッショルド電圧が変更されても第３トランジスタ（ＴＲ３）も温度によりスレッショルド電圧が変更され、温度に応じるキャリー電圧がバッファトランジスタのゲートに印加されて互いに相殺されるので、温度によりゲートライン駆動信号の出力が変更される問題点を解決することができる。
【００９３】
図２３及び図２４は図２２に示した回路の出力波形図である。
図１８に示すように、常温及び正常的な臨界電圧ではシフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴｎ３、．．．）は、方形波に近似した波形を有する。
図２３に示すように、温度が増加するにより臨界電圧が小さくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１’、ＧＯＵＴ２’、ＧＯＵＴ３’、．．．）は方形波に近似した同一傾きを有し、約２５ボルトの同一レベルを有する。ここで、任意のゲートラインには任意のゲートライン駆動信号が出力される以前にスパーク性波形であるオーバライドが発生するが、図１９に示したオーバライドよりは減少されたレベルの波形であることが確認できる。このように、減少されるレベルのオーバライドによりゲートライン駆動信号のレベルは減少されなくなる。
【００９４】
一方、図２４に示すように、温度が減少するにつれて、臨界電圧が大きくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号（ＧＯＵＴ１”、ＧＯＵＴ２”、ＧＯＵＴ３”、．．．）は方形波の傾きに比べて緩慢な傾きを有しているが、約２５ボルトの同一レベルを有する。前述した図２０と比較する時、波形の傾きは方形波の傾きに近く、レベルも減少されないことが確認できる。
図２３及び図２４に波形図から分かるように、シフトレジスタを構成するステージ内にキャリーバッファを具現するので、ａ−Ｓｉ ＴＦＴの臨界電圧（Ｖｔｈ）が正常的である時は勿論、温度が変動して誤動作を誘発する臨界電圧が変動しても、シフトレジスタは正常的に動作することが分かる。
【００９５】
上記した本発明の第３実施形態によると、シフトレジスタを構成する各ステージに第１〜第３トランジスタ（ＴＲ１〜ＴＲ３）により構成されるキャリーバッファを構成することにより、一定な第１又は第２クロック（ＣＫＶ又はＣＫＶＢ）を次ステージに伝達することができることは勿論、ａ−Ｓｉ ＴＦＴの臨界電圧（Ｖｔｈ）変動により補償されるキャリー電圧を発生させることができる。
これにより、大画面及び高解像度ＴＦＴ ＬＣＤに適用時、信頼性及び生産性側面で収率が向上される臨界電圧（Ｖｔｈ）に鈍感なシフトレジスタを具現することができる。
【００９６】
図２５は本発明の第４実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために２個のステージのみを図示する。
図２５に示すように、本発明の第４実施形態によるシフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、プルダウン駆動部１７４、第１キャリーバッファ２７５及び第２キャリーバッファ４７６を含む。図７と比較する時、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４は同一であるので、同一である符号を使用し、その詳細な説明は省略する。また、第１キャリーバッファ２７５は図２１及び２２で各々説明した第１キャリーバッファ２７５と図面符号のみ相異し、同一の動作を実行するので、その詳細な説明は省略する。
【００９７】
第２キャリーバッファ４７６は、第２トランジスタ（ＴＲ２）と第４トランジスタ（ＴＲ４）からなり、初期にターンオン状態を維持しているうちに、前ステージの第１キャリーバッファ２７５から提供されてプルアップ部１７１に印加される第１及び第２クロックのうちの対応されるクロックによりバッファトランジスタ（Ｍ３）が動作してインバータ動作を実行するプルダウン駆動部１７４が反転される瞬間にターンオフされて、キャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止し、１Ｈ時間後に再度インバータ動作によりターンオン状態を維持してバッファトランジスタ（Ｍ３）をターンオフさせる電圧を印加する。
【００９８】
第２トランジスタ（ＴＲ２）はドレインが第１トランジスタ（ＴＲ１）のソース及び現ステージのプルアップ駆動部１７３の入力端に接続され、ゲートがプルダウン部１７２、即ち、トランジスタ（Ｍ２）のゲートに接続され、ソースが第１電源電圧（ＶＯＦＦ）を通じて第１電源電圧と接続される。ここで、第１電源電圧端子（ＶＯＦＦ）は前記した図５で説明した第１電源電圧端子（ＶＯＦＦ）と同一である。
また、第４トランジスタ（ＴＲ４）はドレインが第２トランジスタ（ＴＲ２）のゲートに接続され、ゲートが第２トランジスタ（ＴＲ２）のドレインに接続され、ソースが第１電源電圧（ＶＯＦＦ）を通じて第１電源電圧と接続される。
【００９９】
以下、図２５に示したステージのうちの上ステージを前ステージと定義し、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して本発明の第４実施形態によるシフトレジスタの動作を説明する。前ステージに備えられた第１トランジスタ（ＴＲ１）は、ゲートライン駆動信号（ＧＯＵＴ［Ｎ］）をアクティブ化させる信号、即ち、プルアップトランジスタ（Ｍ１）の制御信号であるクロック（ＣＫＶ）をサンプリングし、サンプリングされた信号をキャリー電圧にして現ステージに伝達する。即ち、全てステージに、常に一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生することができた連鎖反応を除去することができる。
【０１００】
第２トランジスタ（ＴＲ２）は、現ステージのプルアップ駆動部１７３に備えられるキャパシタが充電されると、ハイインピーダンス（即ち、ターンオフ）状態になり、現ステージがアイドル（ＩＤＬＥ）状態である時は、第２トランジスタ（ＴＲ２）にかかる電圧（ＶＯＦＦ）がバッファトランジスタ（Ｍ３）のゲートに印加されてバッファトランジスタ（Ｍ３）をターンオフ状態に維持させる。より詳細には、現ステージのプルアップ駆動部１７３に備えられる第３ＮＭＯＳトランジスタ（Ｍ３）はターンオフ状態を維持するうち、前ステージの第１トランジスタ（ＴＲ１）を経てキャリー電圧が入力される時、トランジスタ（Ｍ３）のゲートに印加される電圧は第１トランジスタ（ＴＲ１）の抵抗値と、まだターンオン状態である第２トランジスタ（ＴＲ２）の抵抗値により電圧分割されたクロック電圧である。
【０１０１】
続いて、一定時間が経過して第２トランジスタ（ＴＲ２）がターンオフされ、バッファトランジスタ（Ｍ３）のゲートにクロックのようなキャリー電圧が印加されると、ドレインを通じて印加される電圧（ＶＯＮ）による電圧がキャパシタに充電されるように経路を形成する。
その後、一定時間が経過してバッファトランジスタ（Ｍ３）のゲートにローレベルのクロック電圧、例えば、ＶＯＦＦレベルのクロック電圧が印加される場合にはバッファトランジスタ（Ｍ３）はターンオフされる。
第４トランジスタ（ＴＲ４）は、前ステージからキャリー電圧が発生されてゲートに印加されるにつれてターンオンされ、第２トランジスタ（ＴＲ２）のゲートライン駆動電圧をより速く低下させて、第２トランジスタ（ＴＲ２）がターンオン状態でターンオフに切換えるスイッチング速度を増加させる加速スイッチ役割を実行する。このような加速スイッチを通じてキャリーバッファの速度を高速化することができる。
【０１０２】
図２６は本発明の第５実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために２個のステージのみを図示する。
図２６に示すように、本発明の第５実施形態によるシフトレジスタの各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、プルダウン駆動部１７４、第１キャリーバッファ２７５及び第２キャリーバッファ５７６を含む。図７と比較する時、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４は同一であるので、同一である符号を使用し、その詳細な説明は省略する。
【０１０３】
第１キャリーバッファ２７５は、第１トランジスタ（ＴＲ１）からなり、次ステージに第１及び第２クロック（ＣＫＶ／ＣＫＶＢ）のうちの対応されるクロックの伝達を制御する。より詳細には、第１トランジスタ（ＴＲ１）のゲートはプルダウン駆動部１７４の入力端に接続され、ドレインは外部から入力されるクロック端（ＣＫＶ又はＣＫＶＢ）接続され、ソースは次ステージの第２キャリーバッファ５７６に接続される。
第２キャリーバッファ５７６は、第２〜第４トランジスタ（ＴＲ２〜ＴＲ４）からなり、初期にターンオン状態で前ステージの第１キャリーバッファ２７５から提供されてプルアップ部１７１に印加される第１及び第２クロックのうちの対応されるクロックによりバッファトランジスタ（Ｍ３）が動作して、プルダウン駆動部１７４が反転される瞬間にターンオフされてキャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止し、１Ｈ時間後に再度プルダウン駆動部１７４の動作によりターンオン状態を維持してバッファトランジスタ（Ｍ３）をターンオフさせる電圧を印加する。
【０１０４】
第２トランジスタ（ＴＲ２）はドレインが第１トランジスタ（ＴＲ１）のソース及び現ステージのプルアップ駆動部１７３の入力端に接続され、ゲートがプルダウン部１７２、即ち、トランジスタ（Ｍ２）のゲートに接続され、ソースが第３トランジスタ（ＴＲ３）のドレインに接続される。
また、第３トランジスタ（ＴＲ３）のドレインとゲートは共通されて、第２トランジスタ（ＴＲ２）のソースに接続され、ソースは第１電源電圧端子（ＶＯＦＦ）を通じて第１電源電圧と接続される。ここで、第１電源電圧端子（ＶＯＦＦ）は図５で説明した第１電源電圧端子（ＶＳＳ）と同一である。
【０１０５】
第４トランジスタ（ＴＲ４）は、ドレインが第２トランジスタ（ＴＲ２）のゲートに接続され、ゲートが第２トランジスタ（ＴＲ２）のドレインに接続され、ソースが第１電源電圧端子（ＶＯＦＦ）を通じて第１電源電圧と接続される。動作時、第４トランジスタ（ＴＲ４）は前ステージからキャリー電圧が発生されてゲートに印加されるにつれてターンオンされ、第２トランジスタ（ＴＲ２）のゲートライン駆動電圧をより速く低下させて第２トランジスタ（ＴＲ２）がターンオン状態でターンオフに切換えるスイッチング速度を増加させる加速スイッチ役割を実行する。このような加速スイッチを通じてキャリーバッファの速度を高速化することができる。
【０１０６】
以上で説明した本発明の第５実施形態によると、第２トランジスタ（ＴＲ２）のターンオン／ターンオフを制御することができる第４トランジスタ（ＴＲ４）を備えることにより、第２トランジスタ（ＴＲ２）のターンオンでターンオフするスイッチング速度を増加させることができる加速スイッチを追加してキャリーバッファの速度を向上させることができる。
【０１０７】
図２７は、図２６のキャパシタノードの充電電位を示すグラフとして、特に、グラフＡは、本発明の第２及び第３実施形態のように加速スイッチである第４トランジスタ（ＴＲ４）を追加した時の、グラフＢは本発明の第４及び第５実施形態のように加速スイッチである第４トランジスタ（ＴＲ４）を追加しない時の、各キャパシタノードの充電電位の変化を示す波形図である。
図２７に示すように、第４トランジスタ（ＴＲ４）を追加することにより、第２トランジスタ（ＴＲ２）のターンオフ時間を短縮させてバッファトランジスタ（Ｍ３）を速く駆動することができるために、キャパシタノードの充電電位を相対的に高めることができる。これは充電時間が足りなくなる高解像度駆動時に有利であり、またバッファトランジスタ（Ｍ３）を最大限りのコントローラ電圧に駆動することができるので、シフトレジスタの性能を向上させることができる。
【０１０８】
以上の多様な実施形態で説明したように、前ステージの出力を次ステージのキャリーに使用する方法代わりに、前ステージで独立的にキャリーを発生するキャリーバッファを毎ステージに別途に内蔵することにより、シフトレジスタの臨界電圧（Ｖｔｈ）散布による誤動作を防止することができる。このような、誤動作防止により相対的に広い温度環境で信頼性が高く、生産時の臨界電圧（Ｖｔｈ）の変動に対しても鈍感になり、収率が高いシフトレジスタを装着した液晶表示モジュールを提供することができる。
【０１０９】
図２８は、図７のシフトレジスタを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。即ち、図２８はゲートライン駆動のための各ステージにクロックパルス信号Ｖ［ＣＫＶＢ］を印加する場合のインバータ、即ち、プルダウン駆動部１７４の出力電圧（Ｎ２ノード電圧）波形を示す。また、インバータ出力電圧の変化による第１端、第２ステージの出力電圧であるゲートライン駆動信号Ｖ［Ｇｏｕｔ（１）］、Ｖ［Ｇｏｕｔ（２）］の波形を示す。
図２８に示すように、プルダウントランジスタ（Ｍ２）を駆動するインバータ出力電圧の波形を示したシミュレーション結果を見ると、インバータ出力電圧がローレベルからハイレベルに上昇する曲線の傾き（ｓｌｏｐｅ）が相対的に緩慢して結果的にインバータが緩く動作することが分かる。
【０１１０】
インバータ出力電圧の上昇曲線の傾きは、主に、インバータ回路に内在する抵抗成分（Ｒ）とプルダウントランジスタ（Ｍ２）に存在する寄生キャパシタ（Ｃ１）の大きさの影響を受ける。即ち、抵抗成分とキャパシタの大きさの掛けたＲＣ１値が大きいほどインバータ出力電圧の上昇曲線の傾きは緩慢になり、結果的にインバータ動作が遅くなる。
特に、大画面の液晶表示装置のゲート駆動回路の場合、大画面用ゲートラインを駆動する場合には、プルアップトランジスタ（Ｍ１）及びプルダウントランジスタ（Ｍ２）のサイズが大きくなってプルアップトランジスタ（Ｍ１）及びプルダウントランジスタ（Ｍ２）の寄生容量が増加することになる。ここで、トランジスタのサイズとは、トランジスタのチャンネル幅（Ｗ）とチャンネル長さ（Ｌ）の比であるＷ／Ｌを意味する。したがって、インバータの抵抗成分とプルダウントランジスタ（Ｍ２）の寄生キャパシタ成分の大きさの掛けたＲＣ１値が増加してインバータ出力電圧の上昇曲線の傾きが緩慢になる。
【０１１１】
この場合、インバータを速く動作させるためには、インバータのサイズを増加させなければならなく、インバータのサイズを増加させるとレイアウト空間が足りなくなり、消費電力の増加が随われる。だから、最小限のサイズによりインバータを設計しなければならないという制限がある。このように、最小限のサイズによりインバータを設計する場合、インバータの動作速度が遅くなる。
図２３に示すように、インバータの動作速度が遅い場合、特に、インバータ出力電圧がローレベルからハイレベルに徐々に変わると、シフトレジスタの出力電圧であるゲートライン駆動信号−例えばＶ［Ｇｏｕｔ（１）］、Ｖ［Ｇｏｕｔ（２）］−のパルス幅である１クロックパルス幅（１Ｈ）以上になる。ここで、データ駆動回路１６０から供給されるグレイ電圧の幅が１クロックパルス幅（１Ｈ）である。
【０１１２】
例えば、第１端シフトレジスタの出力端（ＯＵＴ）と接続されるピクセルは、次端ゲートラインに該当されるグレイ電圧の影響を受けるので、第１端シフトレジスタの出力Ｖ［Ｇｏｕｔ（１）］のパルス幅が１クロックパルス幅（１Ｈ）以上になる場合、イメージ表示に不良が発生することになる。一般に、グレイ電圧の最小値は０Ｖであるので、０Ｖ以上になる有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅は１クロックパルス幅（１Ｈ）以下になることが望ましい。特に、表示不良を減少させるためには、インバータ出力電圧がローレベルからハイレベルに変える区間に対応してゲートライン駆動信号がハイレベルからローレベルに速く低下されるようにして、有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅が１クロックパルス幅（１Ｈ）以下になるようにすることが望ましい。
【０１１３】
図２９は、レイアウト空間などを考慮して最小限のサイズにインバータを設計しながらも、画面表示不良が発生されることを防止するための本発明の第６実施形態によるシフトレジスタの具体回路図である。
図２９に示すように、シフトレジスタの単位ステージ回路は、図７のシフトレジスタの単位ステージ回路と比較する時、次のような差異がある。
第１に、既存と同一のサイズのインバータ８０８とプルアップ及びプルダウントランジスタ（Ｍ１、Ｍ２）を使用し、特に、プルダウントランジスタ（Ｍ２）を所定のサイズ比に分けて第１プルダウントランジスタ（Ｍ２ａ）及び第２プルダウントランジスタ（Ｍ２ｂ）に分離する。例えば、図７のプルダウントランジスタ（Ｍ２）のサイズが１であるとすると、第１プルダウントランジスタ（Ｍ２ａ）のサイズと第２プルダウントランジスタ（Ｍ２ｂ）のサイズを０．１：０．９になるようにすることができる。望ましくは、第２プルダウントランジスタ（Ｍ２ｂ）のサイズが第１プルダウントランジスタ（Ｍ２ａ）のサイズより大きいようにする。
【０１１４】
第２に、第１プルダウントランジスタ（Ｍ２ａ）は、図７のプルダウントランジスタ（Ｍ２）と同様に、インバータ８０８出力電圧により駆動されるようにし、第２プルダウントランジスタ（Ｍ２ｂ）はキャパシタ（Ｃ）に充電された電荷を放電させるための第２プルアップトランジスタ（Ｍ５）と同時に次端ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ＋１）］に駆動される。
随って、第２プルダウントランジスタ（Ｍ２ｂ）が次端ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ＋１）］により駆動されるために、有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅が１クロックパルス幅（１Ｈ）以下になるようにすることができる。また、インバータ８０８の容量性負荷（ｃａｐａｃｉｔｉｖｅ ｌｏａｄ）になる第１プルダウントランジスタ（Ｍ２ａ）のサイズが既存より減少されてインバータ８０８が速く動作するようにすることができる。
【０１１５】
図３０は、図２９のステージを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。特に、図３０は第１プルダウントランジスタ（Ｍ２ａ）のサイズと第２プルダウントランジスタ（Ｍ２ｂ）のサイズが０．１：０．９である場合のステージの出力電圧のシミュレーション出力波形図を示す。
図３０に示すように、有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅が１クロックパルス幅（１Ｈ）以下になり、図３０のインバータ８０８の出力電圧波形図が図２８のインバータ８０８出力電圧波形図より速い動作特性を示すことが分かる。
【０１１６】
図３１は、図２８のシミュレーション結果と図３０のシミュレーション結果を同時に示しており、これにより、インバータ動作速度及びステージ出力波形が改善されたことが分かる。図２８のステージでインバータ８０８の出力波形はＶ［ＩＮＶＥＲＴＥＲ’］、ステージ出力波形はＶ［Ｇｏｕｔ’］であり、図２９のインバータ８０８の出力波形はＶ［ＩＮＶＥＲＴＥＲ］、ステージ出力波形はＶ［Ｇｏｕｔ］である。
【０１１７】
図３１に示すように、図２９のインバータ８０８の出力波形Ｖ［ＩＮＶＥＲＴＥＲ］のローレベルからハイレベルに上昇する区間で上昇曲線の傾きが図２８のインバータの出力波形であるＶ［ＩＮＶＥＲＴＥＲ］より大きくなることが分かる。また、ステージ出力波形でハイレベルからローレベルに落ちる部分のうち、特に、グラフＡとＡ’を比較すると、図２９のステージ出力波形Ｖ［Ｇｏｕｔ］が図２８のステージ出力波形はＶ［Ｇｏｕｔ’］よりさらに速くハイレベルからローレベルに落ちることにより、結果的に有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅が１クロックパルス幅（１Ｈ）以下になるようにする。
【０１１８】
図３２は、図６のシフトレジスタを駆動するための電源発生装置とクロック発生器の一例を示すブロック図である。
図３２に示すように、図６のシフトレジスタ１７０を駆動するための電源発生装置として、例えば、ＤＣ／ＤＣコンバータ７１０を使用し、ＤＣ／ＤＣコンバータ７１０の出力電圧Ｖｏｎをクロック発生器７２０及びシフトレジスタ１７０に印加する。クロック発生器７２０ではＶｏｎ電圧とＶｏｆｆ電圧の供給を受けてクロックＣＫＶ、ＣＫＶＢを生成してシフトレジスタ１７０に提供する。
即ち、クロック発生器７２０及びシフトレジスタ１７０を駆動するための電源として同一の電圧源であるＶｏｎを使用する。
【０１１９】
図３３は、図３２のように、クロック発生器に提供された電圧源と同一の電圧源であるシフトレジスタに提供された場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
図３３に示すように、クロック発生器に提供された電圧源と同一の電圧源Ｖｏｎがシフトレジスタに提供された場合、第１ステージのインバータ８０８、即ち、プルダウントランジスタ（Ｍ６、Ｍ７）の出力電圧の変化による第１ステージのゲートライン駆動電圧Ｖ［Ｇｏｕｔ（１）’］の変化と、第２ステージのインバータ８０８の出力電圧の変化による第２ステージのゲートライン駆動電圧Ｖ［Ｇｏｕｔ（２）’］の波形変化が分かる。
【０１２０】
前記のように、クロック発生器に提供された電圧源と同一な電圧源Ｖｏｎがシフトレジスタに提供された場合には、クロック信号の最高電位値がＶｏｎ電圧のハイレベル値と同一になる。
図３２のように、電圧源をシフトレジスタ１７０に印加して高解像度、大画面ＴＦＴ ＬＣＤに適用する場合には、ゲートラインの容量性負荷の増加によりＴＦＴ ＬＣＤの画面表示に以上が発生することになる。
【０１２１】
図３３のグラフから分かるように、１Ｈクロックパルス幅に対してＶ［Ｇｏｕｔ（１）’］は１Ｈ以上のパルス幅を有する。一般に、グレイ電圧の最小値は０Ｖであるので、０Ｖ以上になる有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅は１クロックパルス幅（１Ｈ）以下になることが望ましい。特に、表示不良を減少させるためにはインバータ８０８、即ち、プルダウントランジスタ（Ｍ６、Ｍ７）の出力電圧がローレベルからハイレベルに変える区間に対応してゲートライン駆動信号がハイレベルからローレベルに速く落ちるようにして、有効ゲートライン駆動信号Ｖ［Ｇｏｕｔ（ｎ）］のパルス幅が１クロックパルス幅（１Ｈ）以下になるようにすることが望ましい。
【０１２２】
Ｖ［Ｇｏｕｔ（１）’］のパルス幅が１Ｈ以上になる理由は、プルダウントランジスタ（Ｍ２）を駆動するインバータ８０８、即ち、プルダウントランジスタ（Ｍ６、Ｍ７）の動作が前記グラフのように遅いためである。特に、図３３のＡ１’とＡ２’部分から分かるように、インバータ８０８の出力電圧がローレベルからハイレベルに上昇する動作が徐々に進行されるので、これに相応してＶ［Ｇｏｕｔ（１）’］とＶ［Ｇｏｕｔ（２）’］の下降エッジ部分（Ａ１’、Ａ２’）で速くローレベルに落ちなく、その結果、Ｖ［Ｇｏｕｔ（１）’］とＶ［Ｇｏｕｔ（２）’］の有効パルス幅が１Ｈ以上になる。
【０１２３】
Ｖ［Ｇｏｕｔ（ｎ）’］の有効パルス幅が１Ｈより所定値以上に大きくなる場合、データ駆動回路１６０から提供されるグレイ電圧のパルス幅が１Ｈであるので、各ステージにゲートラインを経て接続されるピクセルは次端ゲートラインに該当するグレイ電圧の影響を受けて画面表示不良が発生する可能性が高い。
【０１２４】
従って、Ｖ［Ｇｏｕｔ（ｎ）’］の有効パルス幅が１Ｈに近いように設定し、又は可能限１Ｈを大きく越えないようにするための方法のうちの一つは、インバータ８０８の出力電圧がローレベルからハイレベルに上昇する動作を速くすることである。即ち、インバータ８０８の出力電圧がローレベルからハイレベルに上昇する曲線の傾きが大きくなるようにすることである。インバータ８０８の出力電圧の上昇曲線の傾きが大きくなるようにする方法のうちの一つは、インバータの出力電圧の大きさを全体的に増加させて、同一な時間の間にインバータ８０８の出力電圧がローレベルからさらに増加された値を有するハイレベルに上昇するようにするものである。
【０１２５】
図３４は、本発明のシフトレジスタを駆動するための電源発生装置とクロック発生器の他の例を示すブロック図である。
図３４に示すように、ＤＣ／ＤＣコンバータ９１０で出力電圧Ｖｏｎを発生させてクロック発生器７２０を駆動するためにクロック発生器７２０に印加し、Ｖｏｎ電圧と相異する別個の電圧源Ｖｏｎａを発生させてシフトレジスタ１７０を駆動するためにシフトレジスタ１７０に印加する。即ち、クロック発生器７２０に提供された電圧源Ｖｏｎと相異する別個の電圧源Ｖｏｎａを利用してシフトレジスタ１７０を駆動する。
【０１２６】
インバータ８０８の出力電圧の最大値が図３３に示した場合より大きくなるようにするためには、Ｖｏｎａ電圧の大きさはＶｏｎ電圧の大きさより大きいことが望ましい。Ｖｏｎ電圧の大きさより大きいＶｏｎａを発生させるための電源発生回路の一例を示すことが図３５である。
図３５は、図３４のＤＣ／ＤＣコンバータの内部回路構成の一例を示す。
図３５に示すように、直流電圧源ＶＤＤの入力を受けて複数のダイオード（Ｄ１、Ｄ２、Ｄ３、Ｄ４）とキャパシタ（Ｃ２、Ｃ３、Ｃ４、Ｃ５）からなった電流ポンプ回路を利用してＶｏｎ電圧にＶＤＤ＋△Ｖを発生させ、Ｖｏｎａ電圧にＶＤＤ＋２△Ｖを発生させる。
【０１２７】
ＶＤＤの直流電圧をダイオードＤ１のアノードを通じて入力受けて、△Ｖの電圧はキャパシタＣ２を通じて入力受けてダイオードＤ２を経てダイオードＤ２のカソード端でＶｏｎ＝ＶＤＤ＋△Ｖの電圧を発生させる。同様に、Ｖｏｎ電圧をダイオードＤ３のアノードを通じて入力受け、△Ｖの電圧はキャパシタＣ４を通じて入力受けてダイオードＤ４を経てダイオードＤ４のカソード端でＶｏｎ電圧に△Ｖが増加されたＶｏｎａ＝ＶＤＤ＋２△Ｖの電圧を発生させる。即ち、前記のような電流ポンプ回路を利用してＶｏｎａ＞ＶｏｎであるＶｏｎａとＶｏｎ二つの電圧を発生させることができる。
【０１２８】
また、従来に知られた電圧シフト回路などを利用してＶｏｎ電圧が可変されるように調節し、Ｖｏｎａ電圧はＶｏｎ電圧と独立的に可変されるように調節され、Ｖｏｎａ＞Ｖｏｎになるようにすることができる。
Ｖｏｎａ＞ＶｏｎであるＶｏｎａ電圧源がシフトレジスタ１７０に印加された場合、図７及び図３４から分かるように、インバータ８０８はトランジスタＭ６のドレインを通じて電圧源Ｖｏｎａにより駆動される。その結果、インバータ８０８の出力電圧がＶｏｎ電圧により駆動される場合に比べてさらに大きくなり、インバータ８０８の出力電圧波形はローレベルからハイレベルにさらに大きい傾きに上昇することになる。従って、Ｖ［Ｇｏｕｔ（ｎ）］の有効パルス幅が１Ｈに近いようにし、又は１Ｈを大きく越えないようにして、画面表示不良が発生しないようにすることができる。
【０１２９】
図３６は、図３４の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
図３３の場合、約２５Ｖ程度のＶｏｎ電圧がインバータ８０８に印加されてインバータ８０８の出力電圧の最大値が約１５Ｖ程度であるが、図３６の場合、約４５Ｖ程度のＶｏｎａ電圧がインバータ８０８に印加されてインバータ８０８の出力電圧の最大値が約３５Ｖ程度である。その結果、インバータ８０８の出力電圧がローレベルからハイレベルに上昇する部分のうち、Ｂ１、Ｂ２部分を見ると、ゲートライン駆動信号Ｖ［Ｇｏｕｔ（１）］、Ｖ［Ｇｏｕｔ（２）］の有効パルス幅が図３３の場合より狭くなることが分かる。
【０１３０】
図３７は、図３３と図３４の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧を共に示したシミュレーション出力波形図である。
図３７に示すように、クロック発生器に提供された電圧源（Ｖｏｎ）と同一な電圧源がシフトレジスタ１７０に印加された場合のゲートライン駆動信号Ｖ［Ｇｏｕｔ’］に示し、クロック発生器に提供された電圧源（Ｖｏｎ）よりさらに大きい電圧源（Ｖｏｎａ）がシフトレジスタ１７０に印加された場合のゲートライン駆動信号Ｖ［Ｇｏｕｔ］に示した。インバータ８０８の出力電圧がローレベルからハイレベルに上昇する部分でのゲートライン駆動信号の下降エッジ部分であるＡ部分とＡ’部分を比較すると、ゲートライン駆動信号Ｖ［Ｇｏｕｔ］の有効パルス幅がゲートライン駆動信号Ｖ［Ｇｏｕｔ’］の有効パルス幅よりさらに狭くなることが分かる。従って、ゲートライン駆動信号がハイレベルからローレベルに速く落ちるようにして、結果的にＴＦＴ ＬＣＤの画面表示不良が発生することを防止することができる。
【０１３１】
前記では液晶表示パネルのゲートラインを駆動するためのシフトレジスタに対して説明したが、本発明は有機ＥＬディスプレイパネル（ｏｒｇａｎｉｃ ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ｄｉｓｐｌａｙ ｐａｎｅｌ）のスキャンラインを駆動する場合にも適用することができる。
【０１３２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の技術思想内で、本発明を修正又は変更できるであろう。
【符号の説明】
【０１３３】
１００ 液晶表示装置
１１０ 液晶表示パネルアセンブリ
１２０ バックライトアセンブリ
１７０ シフトレジスタ
１７１ プルアップ部
１７２ プルダウン部
１７３ プルアップ駆動部
１７４ プルダウン駆動部
２７５ 第１キャリーバッファ
２７６、３７６、４７６、５７６ 第２キャリーバッファ
【特許請求の範囲】
【請求項１】
縦続接続された複数のステージで構成され、これらステージの奇数番目及び偶数番目にそれぞれ第１及び第２クロック信号が入力されて、各ステージに対応する複数のスキャンラインを駆動するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタを駆動する方法において、
第１電源電圧に相応する第１ハイレベルを有する第１又は第２クロック信号の入力を前記ステージの各々に提供するステップと、
前記第１ハイレベルよりさらに大きな第２ハイレベルを有する第２電源電圧を生成して前記ステージそれぞれに提供するステップと、
前記第１又は第２クロック信号のデュティ期間の間に現ステージに接続されたスキャンラインをプルアップさせるスキャンライン駆動信号を生成するステップと、
直後ステージのスキャンライン駆動信号に応答して、前記現ステージのスキャンライン駆動信号をローレベルにダウンさせて、前記現ステージに接続されたスキャンラインに前記ローレベルにダウンされたスキャンライン駆動信号を提供するプルダウン開始ステップと、
前記プルダウン開始後、前記現ステージのスキャンライン駆動信号を前記ローレベルに所定時間の間に維持するプルダウン維持ステップと
を含むことを特徴とするシフトレジスタ駆動方法。
【請求項２】
請求項１記載のシフトレジスタ駆動方法において、前記第２ハイレベルを有する第２電源電圧は、前記第１電源電圧を昇圧して生成することを特徴とするシフトレジスタ駆動方法。
【請求項３】
請求項２記載のシフトレジスタ駆動方法において、前記第１ハイレベルの第１電源電圧は、可変であり、前記第２ハイレベルを有する第２電源電圧は、前記第１電源電圧と独立して可変であるように構成されていることを特徴とするシフトレジスタ駆動方法。
【請求項４】
請求項１記載のシフトレジスタ駆動方法において、プルダウン駆動スイッチング素子出力信号の最大値は、前記第２ハイレベルより小さく、前記第１ハイレベルより大きいことを特徴とするシフトレジスタ駆動方法。
【請求項５】
縦続接続された複数のステージからなり、奇数番目のステージ及び偶数番目のステージがそれぞれ、第１ハイレベルを有する第１電源電圧により駆動されるクロック発生器から前記第１ハイレベルを有する第１及び第２クロック信号の入力を受ける縦続接続された複数のステージであって、対応する複数の薄膜トランジスタに接続された複数のゲートラインを駆動するための複数のスキャンライン駆動信号を出力する前記複数のステージにより構成されたシフトレジスタであって、各ステージはそれぞれ、
入力端子と、
前記スキャンライン駆動信号を出力する出力端子と、
前記第１及び第２クロック信号のうちの対応するクロック信号の入力を受けて前記出力端子にスキャンライン駆動信号を提供するプルアップスイッチング素子と、
前記入力端子に入力されるスキャン開始信号又は直前ステージのスキャンライン駆動信号の前縁に応答してプルアップスイッチング素子をターンオンさせる第１プルアップ駆動スイッチング素子と、
直後ステージのスキャンライン駆動信号の前縁に応答してプルアップスイッチング素子をターンオフさせる第２プルアップ駆動スイッチング素子と、
前記プルアップスイッチング素子がターンオフされた場合、ターンオンされて前記出力端子に第３電源電圧を提供するプルダウンスイッチング素子と、
前記入力端子に入力される前記スキャン開始信号又は前記直前ステージのスキャンライン駆動信号に応答して前記プルダウンスイッチング素子をターンオフさせるプルダウン駆動スイッチング素子と
を含んでいる、シフトレジスタ駆動方法において、
第１ハイレベルを有する第１又は第２クロック信号の入力を前記ステージの各々に提供するステップと、
前記第１ハイレベルより大きな第２ハイレベルを有する第２電源電圧を生成して前記ステージの各々に提供するステップと、
前記第１又は第２クロック信号のハイレベル区間の間に、前記各ステージの出力端子に接続されたゲートラインをプルアップさせるスキャンライン駆動信号を生成するステップと、
前記直後ステージのスキャンライン駆動信号に応答して、現ステージのスキャンライン駆動信号をローレベルにダウンさせ、前記現ステージに接続されたゲートラインに前記ローレベルにダウンされたスキャンライン駆動信号を提供するプルダウン開始ステップと、
前記プルダウン開始後、前記第２電源電圧に駆動される前記プルダウン駆動スイッチング素子の出力信号がローレベルからハイレベルに上昇することによって、前記現ステージのスキャンライン駆動信号を前記ローレベルに所定時間維持するプルダウン維持ステップと
を含むことを特徴とするシフトレジスタ駆動方法。
【請求項１】
縦続接続された複数のステージで構成され、これらステージの奇数番目及び偶数番目にそれぞれ第１及び第２クロック信号が入力されて、各ステージに対応する複数のスキャンラインを駆動するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタを駆動する方法において、
第１電源電圧に相応する第１ハイレベルを有する第１又は第２クロック信号の入力を前記ステージの各々に提供するステップと、
前記第１ハイレベルよりさらに大きな第２ハイレベルを有する第２電源電圧を生成して前記ステージそれぞれに提供するステップと、
前記第１又は第２クロック信号のデュティ期間の間に現ステージに接続されたスキャンラインをプルアップさせるスキャンライン駆動信号を生成するステップと、
直後ステージのスキャンライン駆動信号に応答して、前記現ステージのスキャンライン駆動信号をローレベルにダウンさせて、前記現ステージに接続されたスキャンラインに前記ローレベルにダウンされたスキャンライン駆動信号を提供するプルダウン開始ステップと、
前記プルダウン開始後、前記現ステージのスキャンライン駆動信号を前記ローレベルに所定時間の間に維持するプルダウン維持ステップと
を含むことを特徴とするシフトレジスタ駆動方法。
【請求項２】
請求項１記載のシフトレジスタ駆動方法において、前記第２ハイレベルを有する第２電源電圧は、前記第１電源電圧を昇圧して生成することを特徴とするシフトレジスタ駆動方法。
【請求項３】
請求項２記載のシフトレジスタ駆動方法において、前記第１ハイレベルの第１電源電圧は、可変であり、前記第２ハイレベルを有する第２電源電圧は、前記第１電源電圧と独立して可変であるように構成されていることを特徴とするシフトレジスタ駆動方法。
【請求項４】
請求項１記載のシフトレジスタ駆動方法において、プルダウン駆動スイッチング素子出力信号の最大値は、前記第２ハイレベルより小さく、前記第１ハイレベルより大きいことを特徴とするシフトレジスタ駆動方法。
【請求項５】
縦続接続された複数のステージからなり、奇数番目のステージ及び偶数番目のステージがそれぞれ、第１ハイレベルを有する第１電源電圧により駆動されるクロック発生器から前記第１ハイレベルを有する第１及び第２クロック信号の入力を受ける縦続接続された複数のステージであって、対応する複数の薄膜トランジスタに接続された複数のゲートラインを駆動するための複数のスキャンライン駆動信号を出力する前記複数のステージにより構成されたシフトレジスタであって、各ステージはそれぞれ、
入力端子と、
前記スキャンライン駆動信号を出力する出力端子と、
前記第１及び第２クロック信号のうちの対応するクロック信号の入力を受けて前記出力端子にスキャンライン駆動信号を提供するプルアップスイッチング素子と、
前記入力端子に入力されるスキャン開始信号又は直前ステージのスキャンライン駆動信号の前縁に応答してプルアップスイッチング素子をターンオンさせる第１プルアップ駆動スイッチング素子と、
直後ステージのスキャンライン駆動信号の前縁に応答してプルアップスイッチング素子をターンオフさせる第２プルアップ駆動スイッチング素子と、
前記プルアップスイッチング素子がターンオフされた場合、ターンオンされて前記出力端子に第３電源電圧を提供するプルダウンスイッチング素子と、
前記入力端子に入力される前記スキャン開始信号又は前記直前ステージのスキャンライン駆動信号に応答して前記プルダウンスイッチング素子をターンオフさせるプルダウン駆動スイッチング素子と
を含んでいる、シフトレジスタ駆動方法において、
第１ハイレベルを有する第１又は第２クロック信号の入力を前記ステージの各々に提供するステップと、
前記第１ハイレベルより大きな第２ハイレベルを有する第２電源電圧を生成して前記ステージの各々に提供するステップと、
前記第１又は第２クロック信号のハイレベル区間の間に、前記各ステージの出力端子に接続されたゲートラインをプルアップさせるスキャンライン駆動信号を生成するステップと、
前記直後ステージのスキャンライン駆動信号に応答して、現ステージのスキャンライン駆動信号をローレベルにダウンさせ、前記現ステージに接続されたゲートラインに前記ローレベルにダウンされたスキャンライン駆動信号を提供するプルダウン開始ステップと、
前記プルダウン開始後、前記第２電源電圧に駆動される前記プルダウン駆動スイッチング素子の出力信号がローレベルからハイレベルに上昇することによって、前記現ステージのスキャンライン駆動信号を前記ローレベルに所定時間維持するプルダウン維持ステップと
を含むことを特徴とするシフトレジスタ駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２０１３−１５８４５（Ｐ２０１３−１５８４５Ａ）
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願番号】特願２０１２−１７９９１４（Ｐ２０１２−１７９９１４）
【出願日】平成２４年８月１４日（２０１２．８．１４）
【分割の表示】特願２０１０−６１１５０（Ｐ２０１０−６１１５０）の分割
【原出願日】平成１５年６月１６日（２００３．６．１６）
【出願人】（５０３４４７０３６）サムスン エレクトロニクス カンパニー リミテッド (2,221)
【Ｆターム（参考）】
【公開日】平成２５年１月２４日（２０１３．１．２４）
【国際特許分類】
【出願日】平成２４年８月１４日（２０１２．８．１４）
【分割の表示】特願２０１０−６１１５０（Ｐ２０１０−６１１５０）の分割
【原出願日】平成１５年６月１６日（２００３．６．１６）
【出願人】（５０３４４７０３６）サムスン エレクトロニクス カンパニー リミテッド (2,221)
【Ｆターム（参考）】
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