スイッチング電源回路
【課題】ソフトスタート時に発生するノイズを低減させることができるソフトスタート回路を備えたスイッチング電源回路を得る。
【解決手段】基準電圧ＶＲＥＦ１を生成して出力する基準電圧発生回路１１は、電源投入直後から第１の所定時間内の領域における基準電圧ＶＲＥＦ１の傾きＫ１と、基準電圧ＶＲＥＦ１が設定値になる前の第２の所定時間内の領域における基準電圧ＶＲＥＦ１の傾きＫ３が、その他の中間領域における基準電圧ＶＲＥＦ１の傾きＫ２よりも小さくなるように、例えばサイン（ＳＩＮ）波形をなすように基準電圧ＶＲＥＦ１を生成するようにした。
【解決手段】基準電圧ＶＲＥＦ１を生成して出力する基準電圧発生回路１１は、電源投入直後から第１の所定時間内の領域における基準電圧ＶＲＥＦ１の傾きＫ１と、基準電圧ＶＲＥＦ１が設定値になる前の第２の所定時間内の領域における基準電圧ＶＲＥＦ１の傾きＫ３が、その他の中間領域における基準電圧ＶＲＥＦ１の傾きＫ２よりも小さくなるように、例えばサイン（ＳＩＮ）波形をなすように基準電圧ＶＲＥＦ１を生成するようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源投入時にスイッチング電源回路への突入電流を防ぐと共に、設定電圧まで立ち上がる際に発生するオーバーシュートを低減させる機能を備えた基準電圧発生回路を有するスイッチング電源回路に関する。
【背景技術】
【０００２】
スイッチング電源回路において、電源投入後、出力電圧を所定の電圧まで立ち上げる際、スイッチング電源回路への突入電流を防ぐために、ソフトスタート回路を使用して、該出力電圧を定めるための基準電圧を立ち上げる方法が知られている。
図２７は、スイッチング電源回路の従来例を示した図である。
図２７において、誤差増幅回路２４２は、出力電圧Ｖｏｕｔ２４を分圧抵抗回路２４６で分圧して生成した分圧電圧ＶＦＢ２４と、ソフトスタート回路２４１から出力される基準電圧ＶＲＥＦ２４との差電圧を増幅して誤差電圧ＥＡｏ２４として出力する。比較回路２４４は、三角波発生回路２４３から出力された三角波信号ＴＷ２４と誤差電圧ＥＡｏ２４の各電圧の電圧比較を行い、ＰＷＭ制御を行うためのスイッチングパルス信号Ｓｐａ２４を生成して、スイッチ回路２４５に出力する。
【０００３】
なお、ソフトスタート回路２４１は、容量と抵抗による構成が一般的であったが、該容量のサイズが大きく、チップに内蔵する場合はチップ面積が大きくなり、該容量を外付けにした場合は端子数が増加して部品点数が増える等の問題があった。このため、このような容量を使用しないソフトスタート回路として、デジタル信号とＤＡコンバータを使用したものもあった（例えば、特許文献１参照。）。
【０００４】
しかし、図２８に示すように、基準電圧ＶＲＥＦ２４を緩やかな直線で立ち上げた場合、出力電圧Ｖｏｕｔ２４にオーバーシュートが発生して設定電圧を超える場合があり、出力電圧Ｖｏｕｔ２４が安定するまでに時間を要したり、出力電圧Ｖｏｕｔ２４が供給される負荷に不具合が発生する場合があった。
そこで、このようなオーバーシュートを低減させる方法として、例えば図２９に示すように、基準電圧ＶＲＥＦ２４を滑らかに変化させて、出力電圧Ｖｏｕｔ２４を滑らかに変化させる方法があった。このようにすることにより、立ち上がり時に発生するオーバーシュートを低減させることができる。
【特許文献１】特開２００４−２３９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図２９で示したように基準電圧ＶＲＥＦ２４を立ち上げると、コンデンサＣ２４１に図３０で示すような大きな突入電流が流れる。このため、図３１のスペクトラム波形でも分かるように、高調波ノイズが多くなるという問題があった。
【０００６】
本発明は、このような問題を解決するためになされたものであり、ソフトスタート時に発生するノイズを低減させることができるソフトスタート機能を備えたスイッチング電源回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るスイッチング電源回路は、スイッチ回路のスイッチングによって、入力端子に入力された入力電圧による充電が行われるコイルを備え、
出力端子から出力された出力電圧に比例した比例電圧と、設定された基準電圧との差電圧を増幅して得られた誤差電圧に応じて前記スイッチ回路のスイッチング制御を行うことにより、前記入力電圧を、設定した電圧に変換して前記出力端子から出力するスイッチング電源回路において、
起動時に電圧上昇速度を自動的に制御するソフトスタート機能を備え、設定された電圧値の前記基準電圧を生成して出力する基準電圧発生回路を備え、
該基準電圧発生回路は、起動時に、該起動してから第１所定時間内における前記基準電圧の電圧上昇速度と、前記基準電圧が設定値になる前の第２所定時間内における前記基準電圧の電圧上昇速度が、他の中間時間内における前記基準電圧の電圧上昇速度よりも小さくなるように前記基準電圧を生成して出力するものである。
【０００８】
具体的には、前記基準電圧発生回路は、起動時に、電圧上昇波形がＳＩＮ波形をなすように前記基準電圧を上昇させるようにした。
【０００９】
また、前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
該波形生成回路部から出力された前記波形データをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力する制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１０】
また、前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号ＳＥＬＭＡＸ１に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
前記波形生成回路部から出力された前記波形データに、該最大出力コード格納部から出力された最大出力コードを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力し、前記最大出力コード格納部に対して、外部から入力された信号ＶＳＥＬ１に応じた最大出力コードを出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１１】
また、前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号ＳＥＬＭＡＸ１に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
複数の異なる最小出力コードが格納され、入力された信号ＳＥＬＭＩＮ１に応じて選択した該最小出力コードを出力する最小出力コード格納部と、
前記最大出力コード格納部から出力された最大出力コードから、前記最小出力コード格納部から出力された最小出力コードを減算して出力する減算回路部と、
前記波形生成回路部から出力された前記波形データに、該減算回路部から出力されたデータを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータに、前記最小出力コード格納部から出力された最小出力コードを加算して出力する加算回路部と、
該加算回路部から出力されたデータをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力し、前記最大出力コード格納部及び最小出力コード回路部に対して、外部から入力された信号ＶＳＥＬ１に応じた最大出力コード及び最小出力コードをそれぞれ出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１２】
また、前記波形生成回路部は、
前記クロック信号ＣＬＫ１を所定の複数の分周比で分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号ＣＬＫ１のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか１つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか１つを選択し、前記制御回路部からの所定の制御信号ＳＭＯＤＥ１が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１３】
また、前記波形生成回路部は、
前記クロック信号ＣＬＫ１を所定の分周比で分周して分周クロック信号として出力する分周回路部と、
前記制御回路部から前記所定の制御信号ＳＭＯＤＥ１が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１４】
また、前記波形生成回路部は、
前記制御回路部からの選択信号ＣＫＳＥＬ１に応じて、第１の組み合わせの所定の複数の分周比又は第２の組み合わせの所定の複数の分周比で前記クロック信号ＣＬＫ１をそれぞれ分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号ＣＬＫ１のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか１つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか１つを選択し、前記制御回路部から所定の制御信号ＳＭＯＤＥ１が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された前記分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１５】
前記波形生成回路部は、
前記クロック信号ＣＬＫ１を、前記制御回路部から入力された信号ＣＫＳＥＬ１に応じた分周比で分周して出力する分周回路部と、
前記制御回路部から前記所定の制御信号ＳＭＯＤＥ１が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力された前記データを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１６】
具体的には、前記データ変換回路部は、所定の変換テーブルを使用して前記データ変換を行うようにした。
【発明の効果】
【００１７】
本発明のスイッチング電源回路によれば、起動時に、該起動してから第１所定時間内における前記基準電圧の電圧上昇速度と、前記基準電圧が設定値になる前の第２所定時間内における前記基準電圧の電圧上昇速度が、他の中間時間内における前記基準電圧の電圧上昇速度よりも小さくなるように基準電圧を生成して出力する基準電圧発生回路を備えたことから、ソフトスタート時に発生するノイズを低減させることができると共に、滑らかな出力電圧の立ち上がりを実現することができ該出力電圧のオーバーシュートを低減させることができる。
【発明を実施するための最良の形態】
【００１８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチング電源回路の回路例を示した図である。
図１におけるスイッチング電源回路１は、入力端子ＩＮ１に入力された入力電圧Ｖｉｎ１を所定の電圧に昇圧して出力電圧Ｖｏｕｔ１として出力端子ＯＵＴ１から出力すると共に出力端子ＯＵＴ１に接続された負荷１７に出力する非同期整流方式の昇圧型スイッチングレギュレータをなしている。
【００１９】
図１において、スイッチング電源回路１は、低電源電圧誤動作防止回路（以下、ＵＶＬＯと呼ぶ）１０と、設定された基準電圧ＶＲＥＦ１を生成して出力する基準電圧発生回路１１と、誤差増幅回路１２と、所定のクロック信号ＣＬＫ１と所定の三角波信号ＴＷ１をそれぞれ生成して出力する三角波発生回路１３と、比較回路１４とを備えている。また、スイッチング電源回路１は、入力電圧Ｖｉｎ１の出力制御を行うためのスイッチング動作を行うスイッチ回路１５と、出力電圧Ｖｏｕｔ１を分圧して分圧電圧ＶＦＢ１を生成し出力する分圧抵抗回路１６と、整流ダイオードＤ１１と、コイルＬ１１と、平滑用のコンデンサＣ１１とを備えている。
【００２０】
入力電圧Ｖｉｎ１と整流ダイオードＤ１１のアノードとの間にはコイルＬ１１が接続され、整流ダイオードＤ１１のアノードと接地電圧との間にスイッチ回路１５が接続されている。整流ダイオードＤ１１のカソードは出力端子ＯＵＴ１に接続され、出力端子ＯＵＴ１と接地電圧との間にコンデンサＣ１１が接続されると共に負荷１７が接続されている。基準電圧発生回路１１は、ＵＶＬＯ１０から出力されるリセット信号ＲＥＳＥＴ１で動作制御され、三角波発生回路１３から基本パルス信号をなすクロック信号ＣＬＫ１が入力されている。誤差増幅回路１２は、分圧電圧ＶＦＢ１と基準電圧ＶＲＥＦ１との電圧差を増幅して誤差電圧ＥＡｏ１を生成して出力し、比較回路１４は、誤差電圧ＥＡｏ１と三角波信号ＴＷ１の電圧比較を行い、該比較結果を示すＰＷＭ制御を行うためのパルス信号Ｓｐａ１を生成してスイッチ回路１５に出力する。スイッチ回路１５は、比較回路１４から出力されたパルス信号Ｓｐａ１に応じてオン／オフし、オンすると導通状態になりオフすると遮断状態になる。
【００２１】
このような構成において、ＵＶＬＯ１０によってリセットが解除されると基準電圧発生回路１１は動作を開始し、基準電圧ＶＲＥＦ１の電圧が上昇する。基準電圧ＶＲＥＦ１が上昇すると、誤差増幅回路１２からの誤差電圧ＥＡｏ１が上昇し、比較回路１４からのパルス信号Ｓｐａ１のパルス幅が変化する。この結果、スイッチ回路１５がオンする時間が長くなって、出力電圧Ｖｏｕｔ１が上昇する。このような動作をして、分圧電圧ＶＦＢ１と基準電圧ＶＲＥＦ１が等しくなるように制御され、基準電圧ＶＲＥＦ１が設定値まで上昇して出力電圧Ｖｏｕｔ１が所定の電圧になるように制御される。
【００２２】
すなわち、出力電圧Ｖｏｕｔ１が大きくなると、誤差増幅回路１２からの誤差電圧ＥＡｏ１が低下し、比較回路１４からのパルス信号Ｓｐａ１のパルス幅が変化する。この結果、スイッチ回路１５がオンする時間が短くなって、出力電圧Ｖｏｕｔ１が低下するように制御される。また、出力電圧Ｖｏｕｔ１が小さくなると、誤差増幅回路１２からの誤差電圧ＥＡｏ１が上昇し、比較回路１４からのパルス信号Ｓｐａ１のパルス幅が変化する。この結果、スイッチ回路１５がオンする時間が長くなって、出力電圧Ｖｏｕｔ１が上昇するように制御される。スイッチング電源回路１は、このような動作を繰り返して、出力電圧Ｖｏｕｔ１を所定の電圧で一定になるように制御する。
【００２３】
図２は、図１の基準電圧発生回路１１の回路構成例を示したブロック図である。
図２において、基準電圧発生回路１１は、出力波形データを決める波形生成回路２０と、リセット解除後の波形生成回路２０の動作を制御する制御回路２１と、波形生成回路２０から出力された波形データを保持するラッチ回路２２と、ラッチ回路２２から出力されたデジタルデータをアナログ信号に変換して出力するＤＡコンバータ２３とを備えている。なお、波形生成回路２０は波形生成回路部を、ラッチ回路２２及びＤＡコンバータ２３はＤＡ変換回路部を、制御回路２１は制御回路部をそれぞれなす。
【００２４】
ＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１が、波形生成回路２０及び制御回路２１にそれぞれ入力され、三角波発生回路１３からのクロック信号ＣＬＫ１が波形生成回路２０及び制御回路２１にそれぞれ入力されており、波形生成回路２０及び制御回路２１はクロック信号ＣＬＫ１を使用して同期制御している。制御回路２１から出力された制御信号ＳＭＯＤＥ１は、波形生成回路２０及びラッチ回路２２にそれぞれ入力され、波形生成回路２０から出力された８ビットのデジタルデータである波形データＳＯ１［７：０］は、制御回路２１及びラッチ回路２２にそれぞれ入力される。ラッチ回路２２から出力された８ビットのデジタルデータＬＯ１［７：０］は、ＤＡコンバータ２３でアナログ信号の基準電圧ＶＲＥＦ１に変換されて出力される。なお、ＤＡコンバータ２３には、ＤＡ変換するために使用される参照電圧ＶＲＴ１が入力されている。
【００２５】
制御回路２１は、リセット信号ＲＥＳＥＴ１がローレベルになると、ソフトスタート動作を開始させるために制御信号ＳＭＯＤＥ１をハイレベルにし、波形生成回路２０は、波形データＳＯ１［７：０］のデータ変化を開始する。波形生成回路２０は、滑らかな波形を生成するために時間を追うごとにカウントクロックを変更することで波形データＳＯ１［７：０］のデータを変化させる。波形生成回路２０から出力された波形データＳＯ１［７：０］が所定のデータになると、制御回路２１は、制御信号ＳＭＯＤＥ１をローレベルにして波形生成回路２０の動作を停止させ、ソフトスタート動作が終了する。
【００２６】
また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、入力された波形データＳＯ１［７：０］をそのままデジタルデータＬＯ１［７：０］として出力する。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき入力された波形データＳＯ１［７：０］を保持して、デジタルデータＬＯ１［７：０］として出力する。ラッチ回路２２からのデジタルデータＬＯ１［７：０］は、ＤＡコンバータ２３でＤＡ変換され、基準電圧ＶＲＥＦ１として出力される。なお、図２において、ラッチ回路２２をなくして、波形生成回路２０から出力された波形データＳＯ１［７：０］を、直接ＤＡコンバータ２３に入力するようにしてもよい。この場合、波形生成回路２０は、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき出力した波形データＳＯ１［７：０］を保持して出力するようにすればよい。
【００２７】
図３は、図２の波形生成回路２０の回路例を示した図である。
図３において、波形生成回路２０は、クロック信号ＣＬＫ１を１０２４クロックごとにカウントするカウンタ回路３１と、クロック信号ＣＬＫ１を１／１６、１／３２、１／６４、１／１２８及び１／２５６に分周した各分周クロック信号Ｓ（１／１６）、Ｓ（１／３２）、Ｓ（１／６４）、Ｓ（１／１２８）及びＳ（１／２５６）をそれぞれ生成して出力する分周回路３２と、カウンタ回路３１から出力された信号により分周回路３２から出力された各分周クロック信号を選択するための選択信号Ｓ０〜Ｓ１１を生成して出力するデコーダ回路３３とを備えている。
【００２８】
更に、波形生成回路２０は、デコーダ回路３３から出力された選択信号Ｓ０〜Ｓ１１と、分周回路３２から出力された各分周クロック信号Ｓ（１／１６）、Ｓ（１／３２）、Ｓ（１／６４）、Ｓ（１／１２８）及びＳ（１／２５６）とをＡＮＤ回路とＯＲ回路によって組み合わせる組み合わせ回路３４と、組み合わせ回路３４から出力された信号を制御信号ＳＭＯＤＥ１がハイレベルである場合のみ出力するＡＮＤ回路３５と、ＡＮＤ回路３５の出力信号のパルス数をカウントし、８ビットの波形データＳＯ１［７：０］に変換して出力するコードカウンタ回路３６とを備えている。なお、カウンタ回路３１はカウンタ回路部を、分周回路３２は分周回路部を、デコーダ回路３３は選択回路部を、組み合わせ回路３４及びＡＮＤ回路３５は組み合わせ回路部を、コードカウンタ回路３６はコードカウンタ回路部をそれぞれなす。
【００２９】
このような構成において、カウンタ回路３１は１区間の時間を定めており、４ビットのデジタルデータをデコーダ回路３３に出力している。また、デコーダ回路３３は、カウンタ回路３１からのデジタルデータを受けて、選択信号Ｓ０〜Ｓ１１の１２区間を示す信号を出力し、各区間のデータ変化する周期を、分周回路３２から出力された各分周クロック信号Ｓ（１／１６）、Ｓ（１／３２）、Ｓ（１／６４）、Ｓ（１／１２８）及びＳ（１／２５６）を、組み合わせ回路３４で選択して決めている。また、組み合わせ回路３４からの出力信号が、制御信号ＳＭＯＤＥ１がハイレベルである場合のみ、コードカウンタ回路３６に出力されるようにＡＮＤ回路３５が設けられている。ＡＮＤ回路３５の出力信号は、コードカウンタ回路３６でカウントされて８ビットの波形データＳＯ１［７：０］が生成され出力される。
【００３０】
図４は、図３の各信号の波形例を示したタイミングチャートであり、図４を参照しながら図３の回路の動作をもう少し詳細に説明する。
図４の縦の点線は、１区間を示しており、該１区間はクロック信号ＣＬＫ１の１０２４クロックに相当する。リセット信号ＲＥＳＥＴ１がローレベルになるとカウンタ回路３１はカウントを開始し、デコーダ回路３３は、選択信号Ｓ０がハイレベルになり、カウンタ回路３１が１０２４のクロックをカウントし終えると、選択信号Ｓ０をローレベルにして、選択信号Ｓ１をハイレベルにする。デコーダ回路３３は、このような動作を選択信号Ｓ１１まで繰り返して行う。また、組み合わせ回路３４によって、各区間のコードカウントを行う周期が決められており、コードカウンタ回路３６は、該周期でカウントアップしていく。選択信号Ｓ０がハイレベルである区間では、コードカウンタ回路３６は、２５６クロックごとに１カウントアップし、選択信号Ｓ０がローレベルになるまでに４カウントする。
【００３１】
図４には、各区間時の選択された分周クロック信号を示しており、該分周クロック信号によるコードカウンタ回路３６のカウント値も示している。このように各区間の分周クロック信号を選択することで、各区間におけるコードカウンタ回路３６のカウント周期を変化させ、コードカウンタ回路３６から出力されるデータ波形の傾きを変えている。コードカウンタ回路３６から出力された８ビットの波形データＳＯ１［７：０］は図２のＤＡコンバータ２３でＤＡ変換されて図５で示すような波形をなす基準電圧ＶＲＥＦ１を生成する。
【００３２】
図４及び図５から分かるように、電源投入直後から第１所定時間内における基準電圧ＶＲＥＦ１の傾きＫ１と、基準電圧ＶＲＥＦ１が設定値になる前の第２所定時間内における基準電圧ＶＲＥＦ１の傾きＫ３が、その他の中間時間における基準電圧ＶＲＥＦ１の傾きＫ２よりも小さくなるように、例えばサイン（ＳＩＮ）波形をなすように滑らかに上昇する基準電圧ＶＲＥＦ１が生成される。このようにすることにより、コンデンサＣ１１に流れる電流は図６のようになって突入電流がなくなり、図３１のスペクトラム波形が図７のようになって、高調波ノイズを大幅に低減させることができる。
【００３３】
また、リセット信号ＲＥＳＥＴ１がハイレベルになると、カウンタ回路３１とコードカウンタ回路３５の各カウントデータはリセットされる。また、制御信号ＳＭＯＤＥ１がハイレベルの場合のみ、ＡＮＤ回路３５によって、組み合わせ回路３４の出力信号がコードカウンタ回路３６に出力される。
なお、前記説明は一例であり、カウンタ回路３１、分周回路３２による分周、デコーダ回路３３による区間数、組み合わせ回路３４の組み合わせ、コードカウンタ回路３６の出力ビット等を任意に変更して調整するようにすればよい。
【００３４】
このように、本第１の実施の形態におけるスイッチング電源回路は、電源投入後の基準電圧ＶＲＥＦ１が、図５のような波形になるようにしたことから、ソフトスタート時に発生するノイズを大幅に低減させることができる。また、容量を使用せずに電源投入後の滑らかな出力電圧の立ち上げを実現することができ、出力電圧の立ち上げ時に発生するオーバーシュートを低減させることができる。また、図２のＤＡコンバータ２３の参照電圧ＶＲＴ１を変更することにより、基準電圧ＶＲＥＦ１の値、すなわち出力電圧Ｖｏｕｔ１の設定電圧を変更することができ、基準電圧ＶＲＥＦ１の立ち上がり時間の調整も図３のカウンタ回路３１のカウント周期を変更することによって行うことができ、他の回路へ適用する際にかかる設計時間を短縮することができる。更に、出力電圧を早く立ち上げつつ、該立ち上げ時に発生するノイズを最小限に抑えることができる。
【００３５】
第２の実施の形態．
図８は、本発明の第２の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。なお、本発明の第２の実施の形態におけるスイッチング電源回路の回路例を示した図は、図１の基準電圧発生回路１１の符号を１１ａにする以外は図１と同じであるので省略する。また、図８では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
図８における図２との相違点は、図２の波形生成回路２０を、分周回路５０、カウンタ回路５１及びデータ変換回路５２で構成したことにあり、これに伴って、図２の基準電圧発生回路１１を基準電圧発生回路１１ａにし、図２の波形生成回路２０を波形生成回路２０ａにした。
【００３６】
図８において、基準電圧発生回路１１ａは、出力波形データを決める波形生成回路２０ａと、リセット解除後の波形生成回路２０ａの動作を制御する制御回路２１と、波形生成回路２０ａから出力された波形データを保持するラッチ回路２２と、ラッチ回路２２から出力されたデジタルデータをアナログ信号に変換して出力するＤＡコンバータ２３とを備えている。また、波形生成回路２０ａは、三角波発生回路１３からのクロック信号ＣＬＫ１を分周する分周回路５０と、分周回路５０から出力された分周クロック信号ＭＣＬＫ１のパルス数をカウントし該カウント値を示すカウントデータＣＴ１［７：０］を出力するカウンタ回路５１と、カウンタ回路５１から出力されたカウントデータＣＴ１［７：０］を所定の方法で波形データＳＯ１［７：０］に変換して出力するデータ変換回路５２とを備えている。なお、分周回路５０は分周回路部を、カウンタ回路５１はカウンタ回路部を、データ変換回路５２はデータ変換回路部をそれぞれなす。
【００３７】
ＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１が、制御回路２１に入力され、三角波発生回路１３からのクロック信号ＣＬＫ１が分周回路５０及び制御回路２１にそれぞれ入力されている。制御回路２１から出力された制御信号ＳＭＯＤＥ１は、カウンタ回路５１及びラッチ回路２２にそれぞれ入力され、分周回路５０から出力された分周クロック信号ＭＣＬＫ１はカウンタ回路５１に入力される。カウンタ回路５１から出力された８ビットのカウントデータＣＴ１［７：０］はデータ変換回路５２に入力され、データ変換回路５２から出力された８ビットの波形データＳＯ１［７：０］は、ラッチ回路２２に入力される。
【００３８】
このような構成において、カウントデータＣＴ１［７：０］によって、出力する波形データＳＯ１［７：０］を定めるデータ変換回路５２について説明する。
データ変換回路５２は、図９に示すように三角関数式によって波形データＳＯ１［７：０］を生成する。なお、図９では、一例としてＳＩＮ波形１周期分を示している。図９（ａ）のＳＩＮ波形の値を随時加算していくと図９（ｂ）に示すような波形になり、該波形を立ち上がり波形として使用する。図９（ｂ）の横軸をアドレス、縦軸をコードとし、該アドレスは０〜１００、該コードは最大８ビットになるようにしている。図１０は、前記アドレスと前記コードによる波形テーブル例を示した図であるが、これは一例であり、波形テーブルのアドレス数、コードのビット数はこれに限らずそれぞれ任意に設定することができる。
【００３９】
図１１は、図８の各信号の例を示したタイミングチャートであり、図１１を参照しながら図８の基準電圧発生回路１１ａの動作について説明する。
分周回路５０は、三角波発生回路１３から出力されたクロック信号ＣＬＫ１を１／１２８に分周して分周クロック信号ＭＣＬＫ１を生成し出力する。また、ＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１がローレベルになると、制御回路２１から出力される制御信号ＳＭＯＤＥ１がハイレベルになり、ソフトスタート動作が開始される。ソフトスタート動作が開始されると、カウンタ回路５１により、入力された分周クロック信号ＭＣＬＫ１のパルス数のカウントを開始し、該カウント値を示す８ビットのカウントデータＣＴ１［７：０］を出力する。
【００４０】
データ変換回路５２は、図１０で示した波形テーブルを使用して波形データＳＯ１［７：０］を生成し出力する。具体的には、データ変換回路５２は、カウントデータＣＴ１［７：０］を図１０のアドレスとし、該アドレスに対応するコードを８ビットの波形データＳＯ１［７：０］として出力する。また、カウントデータＣＴ１［７：０］のアドレスが所定のデータ、例えば１００になると、制御回路２１は、制御信号ＳＭＯＤＥ１をローレベルにしてソフトスタート動作が終了する。
【００４１】
ソフトスタート動作が終了すると、カウンタ回路５１の動作が停止し、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、入力された波形データＳＯ１［７：０］をそのままデジタルデータＬＯ１［７：０］として出力する。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルになると、そのときに入力された波形データＳＯ１［７：０］を保持し、デジタルデータＬＯ１［７：０］として出力する。デジタルデータＬＯ１［７：０］はＤＡコンバータ２３に入力され、ＤＡコンバータ２３は、入力されたデジタルデータＬＯ１［７：０］をＤＡ変換して基準電圧ＶＲＥＦ１として出力する。
なお、図８の基準電圧発生回路は一例であり、ラッチ回路２２をなくして、データ変換回路５２から出力された波形データＳＯ１［７：０］を直接ＤＡコンバータ２３に入力するようにしてもよい。この場合、カウンタ回路５１は、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき出力したカウントデータを保持して出力するようにすればよい。
【００４２】
このように、本第２の実施の形態におけるスイッチング電源回路は、前記第１の実施の形態と同様の効果を得ることができると共に、分周回路５０の分周比を調整することにより、基準電圧ＶＲＥＦ１の立ち上がり時間の調整を行うことができる。
【００４３】
第３の実施の形態．
図１２は、本発明の第３の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。なお、本発明の第３の実施の形態におけるスイッチング電源回路の回路例を示した図は、図１の基準電圧発生回路１１の符号を１１ｂにする以外は図１と同じであるので省略する。また、図１２では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
図１２における図２との相違点は、図２の制御回路２１を制御回路２１ｂにし、乗算回路９１及び最大出力コードレジスタ９２を追加したことにあり、これに伴って、図２の基準電圧発生回路１１を基準電圧発生回路１１ｂにした。
【００４４】
図１２において、基準電圧発生回路１１ｂは、波形生成回路２０と、リセット解除後の波形生成回路２０の動作を制御する制御回路２１ｂと、乗算回路９１と、最大出力コードレジスタ９２と、乗算回路９１から出力されたデータを保持するラッチ回路２２と、ＤＡコンバータ２３とを備えている。なお、制御回路２１ｂは制御回路部を、乗算回路９１は乗算回路部を、最大出力コードレジスタ９２は最大出力コード格納部をそれぞれなす。
制御回路２１ｂは、三角波発生回路１３から出力されたクロック信号ＣＬＫ１とＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１に応じた制御信号ＳＭＯＤＥ１を出力し、外部から入力された信号ＶＳＥＬ１に応じて最大出力コードを設定するための信号ＳＥＬＭＡＸ１を最大出力コードレジスタ９２に出力する。
【００４５】
乗算回路９１は、波形生成回路２０から出力された波形データＳＯ１［７：０］と、最大出力コードレジスタ９２から入力された最大出力コードＭＡＸ１［７：０］との乗算を行い、該乗算結果を示すデータの上位８ビットからなるデジタルデータＭＯ１［１５：８］を出力する。ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、入力されたデジタルデータＭＯ１［１５：８］をそのままデジタルデータＬＯ１［７：０］として出力する。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき入力されたデジタルデータＭＯ１［１５：８］を保持して、デジタルデータＬＯ１［７：０］として出力する。
【００４６】
このような構成において、リセット信号ＲＥＳＥＴ１がローレベルになると、制御回路２１ｂは制御信号ＳＭＯＤＥ１をハイレベルにしてソフトスタート動作を開始させ、波形生成回路２０は動作を開始する。また、波形生成回路２０から出力された波形データＳＯ１［７：０］が所定のデータを示すと、制御回路２１ｂは、制御信号ＳＭＯＤＥ１をローレベルにしてソフトスタート動作を停止させる。制御回路２１ｂは、入力された信号ＶＳＥＬ１に応じた最大出力コードを設定するための信号ＳＥＬＭＡＸ１を最大出力コードレジスタ９２に出力する。
【００４７】
例えば、制御回路２１ｂは、信号ＶＳＥＬ１がローレベルのときに最大出力コードＭＡＸ１［７：０］が１００を示すように、信号ＶＳＥＬ１がハイレベルのときに最大出力コードＭＡＸ１［７：０］が２００を示すように最大出力コードレジスタ９２に信号ＳＥＬＭＡＸ１を出力する。図１３は、信号ＶＳＥＬ１がローレベルのときの、波形データＳＯ１［７：０］に対するデジタルデータＭＯ１［１５：８］及びＬＯ１［７：０］を示しており、図１４は、信号ＶＳＥＬ１がハイレベルのときの、波形データＳＯ１［７：０］に対するデジタルデータＭＯ１［１５：８］及びＬＯ１［７：０］を示している。
【００４８】
ここで、図１２では、図２の回路構成に乗算回路９１と最大出力コードレジスタ９２を設けた場合を例にして示したが、図８の回路構成に乗算回路９１と最大出力コードレジスタ９２を設けるようにしてもよく、このようにした場合、図１２は図１５のようになる。なお、図１５では、図１２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１２との相違点のみ説明する。
【００４９】
図１５において、基準電圧発生回路１１ｂは、波形生成回路２０ａと、リセット解除後の波形生成回路２０ａの動作を制御する制御回路２１ｂと、乗算回路９１と、最大出力コードレジスタ９２と、乗算回路９１から出力されたデータを保持するラッチ回路２２と、ラッチ回路２２から出力されたデータをアナログ信号に変換して出力するＤＡコンバータ２３とを備えている。
制御回路２１ｂは、三角波発生回路１３から出力されたクロック信号ＣＬＫ１とＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１に応じた制御信号ＳＭＯＤＥ１を出力し、外部から入力された信号ＶＳＥＬ１に応じて最大出力コードを設定するための信号ＳＥＬＭＡＸ１を最大出力コードレジスタ９２に出力する。
【００５０】
乗算回路９１は、波形生成回路２０ａから出力された波形データＳＯ１［７：０］と、最大出力コードレジスタ９２から入力された最大出力コードＭＡＸ１［７：０］との乗算を行い、該乗算結果を示すデータの上位８ビットのデータを示したデジタルデータＭＯ１［１５：８］を出力する。ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、入力されたデジタルデータＭＯ１［１５：８］をそのままデジタルデータＬＯ１［７：０］として出力する。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき入力されたデジタルデータＭＯ１［１５：８］を保持して、デジタルデータＬＯ１［７：０］として出力する。
【００５１】
図１６は、信号ＶＳＥＬ１がローレベルのときの図１５の各信号を示したタイミングチャートであり、図１７は、信号ＶＳＥＬ１をハイレベルにしたときの図１５の各信号を示したタイミングチャートである。
図１６に示すように、乗算回路９１によって、波形データＳＯ１［７：０］に１００が乗算され、その結果１６ビットのデジタルデータＭＯ１［１５：０］が算出されており、デジタルデータＭＯ１［１５：０］の上位８ビットのデータを示したデジタルデータＭＯ１［１５：８］がラッチ回路２２に出力される。
【００５２】
ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、デジタルデータＭＯ１［１５：８］をそのままデジタルデータＬＯ１［７：０］として出力する。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルになると、そのときのデジタルデータＭＯ１［１５：８］を保持し、該データをデジタルデータＬＯ１［７：０］として出力する。デジタルデータＬＯ１［７：０］は、ＤＡコンバータ２３でＤＡ変換されて基準電圧ＶＲＥＦ１として出力される。基準電圧発生回路１１ｂは、信号ＶＳＥＬ１がハイレベルの場合も同様に図１７で示すような動作を行う。
【００５３】
なお、図１２及び図１５で示した回路構成は一例であり、最大出力コードレジスタ９２に１００と２００の２通りのデータを格納するようにしたが、外部から任意に最大出力コードレジスタ９２に格納されるデータの設定を行うことができるようにしてもよい。
【００５４】
このように、本第３の実施の形態におけるスイッチング電源回路は、前記第１の実施の形態と同様の効果を得ることができると共に、最大出力コードを設定できるようにしたことにより、基準電圧ＶＲＥＦ１の値、すなわち出力電圧Ｖｏｕｔ１の設定値を変えることができる。
【００５５】
第４の実施の形態．
図１８は、本発明の第４の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。なお、本発明の第４の実施の形態におけるスイッチング電源回路の回路例を示した図は、図１の基準電圧発生回路１１の符号を１１ｃにする以外は図１と同じであるので省略する。また、図１８では、図１２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１２との相違点のみ説明する。
図１８における図１２との相違点は、図１２の波形生成回路２０を波形生成回路２０ｃに、図１２の制御回路２１ｂを制御回路２１ｃにそれぞれし、最小出力コードレジスタ９３、減算回路９４及び加算回路９５を追加したことにあり、これに伴って、図１２の基準電圧発生回路１１ｂを基準電圧発生回路１１ｃにした。
【００５６】
図１８において、基準電圧発生回路１１ｃは、波形生成回路２０ｃと、制御回路２１ｃと、乗算回路９１と、最大出力コードレジスタ９２と、最小出力コードレジスタ９３と、減算回路９４と、加算回路９５と、ラッチ回路２２と、ＤＡコンバータ２３とを備えている。なお、波形生成回路２０ｃは波形生成回路部を、制御回路２１ｃは制御回路部を、最小出力コードレジスタ９３は最小出力コード格納部を、減算回路９４は減算回路部、加算回路９５は加算回路部をそれぞれなす。
【００５７】
制御回路２１ｃは、三角波発生回路１３から出力されたクロック信号ＣＬＫ１とＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１に応じた制御信号ＳＭＯＤＥ１を波形生成回路２０ｃ及びラッチ回路２２にそれぞれ出力する。また、制御回路２１ｃは、外部から入力された信号ＶＳＥＬ１に応じて、最大出力コードを設定するための信号ＳＥＬＭＡＸ１を最大出力コードレジスタ９２に出力すると共に、最小出力コードを設定するための信号ＳＥＬＭＩＮ１を最小出力コードレジスタ９３に出力する。更に、制御回路２１ｃは、外部から信号Ｈ／Ｌ１が入力されており、波形生成回路２０ｃの動作開始、セット、リセット、カウントアップ及びカウントダウンの制御を行う。
【００５８】
波形生成回路２０ｃは、クロック信号ＣＬＫ１と制御回路２１ｃによって制御され、波形データＳＯ１［７：０］を生成して出力する。減算回路９４は、最大出力コードレジスタ９２から出力された最大出力コードＭＡＸ１［７：０］から最小出力コードレジスタ９３から出力された最小出力コードＭＩＮ１［７：０］を減算してデジタルデータＤＯ１［７：０］を生成し出力する。乗算回路９１は、波形生成回路２０ｃから出力された波形データＳＯ１［７：０］と、減算回路９４から入力されたデジタルデータＤＯ１［７：０］との乗算を行い、該乗算結果を示すデータの上位８ビットからなるデジタルデータＭＯ１［１５：８］を出力する。
【００５９】
加算回路９５は、乗算回路９１から出力されたデジタルデータＭＯ１［１５：８］と最小出力コードレジスタ９４から出力された最小出力コードＭＩＮ１［７：０］との加算を行って８ビットのデジタルデータＡＯ１［７：０］を生成して出力する。ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、入力されたデジタルデータＡＯ１［７：０］をそのままデジタルデータＬＯ１［７：０］として出力し、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき入力されたデジタルデータＡＯ１［７：０］を保持して、デジタルデータＬＯ１［７：０］として出力する。ラッチ回路２２からのデジタルデータＬＯ１［７：０］は、ＤＡコンバータ２３でＤＡ変換され、基準電圧ＶＲＥＦ１として出力される。なお、図１８において、ラッチ回路２２をなくして、加算回路９５から出力されたデジタルデータＡＯ１［７：０］を、直接ＤＡコンバータ２３に入力するようにしてもよい。この場合、波形生成回路２０ｃは、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき出力した波形データＳＯ１［７：０］を保持して出力するようにすればよい。
【００６０】
図１９は、図１８の波形生成回路２０ｃの回路例を示した図である。
図１９において、波形生成回路２０ｃは、クロック信号ＣＬＫ１を１／８、１／１６、１／３２、１／６４、１／１２８、１／２５６、１／５１２及び１／１０２４に分周した各分周クロック信号Ｓ（１／８）、Ｓ（１／１６）、Ｓ（１／３２）、Ｓ（１／６４）、Ｓ（１／１２８）、Ｓ（１／２５６）、Ｓ（１／５１２）及びＳ（１／１０２４）をそれぞれ生成して出力する分周回路１０１と、制御回路２１ｃから入力された信号ＣＫＳＥＬ１に応じて各分周クロック信号Ｓ（１／８）、Ｓ（１／１６）、Ｓ（１／３２）、Ｓ（１／６４）、Ｓ（１／１２８）、Ｓ（１／２５６）、Ｓ（１／５１２）及びＳ（１／１０２４）の組み合わせの切り換えを行うセレクタ１０２とを備えている。
【００６１】
更に、波形生成回路２０ｃは、信号ＣＫＳＥＬ１で選択された分周クロック信号Ｓ（１／５１２）又はＳ（１／１０２４）のクロックパルス数をカウントするカウンタ回路１０３と、カウンタ回路１０３から出力された信号によりセレクタ１０２から出力された各分周クロック信号を選択するための選択信号Ｓ０〜Ｓ１１を生成して出力するデコーダ回路１０４と、デコーダ回路１０４からの各選択信号Ｓ０〜Ｓ１１と、セレクタ１０２から出力された各分周クロック信号とをＡＮＤ回路とＯＲ回路によって組み合わせる組み合わせ回路１０５と、組み合わせ回路１０５から出力された信号を、制御信号ＳＭＯＤＥ１がハイレベルのときのみ出力するＡＮＤ回路１０６と、ＡＮＤ回路１０６の出力信号のパルス数をカウントし８ビットの波形データＳＯ１［７：０］に変換して出力するコードカウンタ回路１０７とを備えている。
【００６２】
なお、分周回路１０１及びセレクタ１０２は分周回路部を、カウンタ回路１０３はカウンタ回路部を、デコーダ回路１０４は選択回路部を、組み合わせ回路１０５及びＡＮＤ回路１０６は組み合わせ回路部を、コードカウンタ回路１０７はカードカウンタ回路部をそれぞれなす。
【００６３】
このような構成において、リセット信号ＲＥＳＥＴ１がハイレベルに立ち上がる立ち上がりエッジをトリガーにして、信号ＣＫＳＥＬ１、信号ＲＥＳ１及びアップダウン信号ＵＰ／ＤＮはそれぞれハイレベルになる。また、セレクタ１０２は、信号ＣＫＳＥＬ１がハイレベルのとき分周クロック信号Ｓ（１／１０２４）を選択して出力し、信号ＣＫＳＥＬ１がローレベルのとき分周クロック信号Ｓ（１／５１２）を選択して出力する。また、信号ＲＥＳ１がハイレベルのときコードカウンタ回路１０７はリセットされ、コードカウンタ回路１０７は、アップダウン信号ＵＰ／ＤＮ１がハイレベルのときカウントアップを行い、アップダウン信号ＵＰ／ＤＮ１がローレベルのときカウントダウンを行う。
【００６４】
リセット信号ＲＥＳＥＴ１がローレベルになると、制御回路２１ｃによって制御信号ＳＭＯＤＥ１がハイレベルになりソフトスタート動作が開始され、波形生成回路２１ｃの動作が開始される。信号ＣＫＳＥＬ１がハイレベルになると、カウンタ回路１０３はクロック信号ＣＬＫ１を１０２４クロックごとにカウントし該カウント値を示す４ビットのデジタルデータをデコーダ回路１０４に出力する。デコーダ回路１０４は、カウンタ回路１０３から入力されたデジタルデータに応じて、選択信号Ｓ０〜Ｓ１１の１２区間を示す信号を出力し、セレクタ１０２から出力された分周クロック信号と組み合わせ回路１０５によって、該各区間におけるカウント周期が決められる。
【００６５】
具体的には、コードカウンタ回路１０７は、選択信号Ｓ０がハイレベルになると１／２５６の周期で、選択信号Ｓ１がハイレベルになると１／２５６の周期で、選択信号Ｓ２がハイレベルになると１／１２８の周期で、選択信号Ｓ３がハイレベルになると１／６４の周期で、選択信号Ｓ４がハイレベルになると１／３２の周期で、選択信号Ｓ５がハイレベルになると１／１６の周期で、選択信号Ｓ６がハイレベルになると１／１６の周期で、選択信号Ｓ７がハイレベルになると１／３２の周期で、選択信号Ｓ８がハイレベルになると１／６４の周期で、選択信号Ｓ９がハイレベルになると１／１２８の周期で、選択信号Ｓ１０がハイレベルになると１／２５６の周期で、選択信号Ｓ１１がハイレベルになると１／２５６の周期でそれぞれカウントする。
【００６６】
図２０は、信号ＶＳＥＬ１がハイレベルであるときの基準電圧発生回路１１ｃの動作例を示した図である。
コードカウンタ回路１０７は、アップダウン信号ＵＰ／ＤＮ１がハイレベルになると、カウントアップ動作を行い、図２０（ａ）に示すようなカウント値を示す８ビットの波形データＳＯ１［７：０］を出力する。また、制御回路２１ｃからの信号ＶＳＥＬ１がハイレベルになると、最大出力コードレジスタ９２の最大出力コードは２００に設定されると共に最小出力コードレジスタ９３の最小出力コードが１００に設定される。また、制御回路２１ｃからの信号ＶＳＥＬ１がローレベルになると、最大出力コードレジスタ９２の最大出力コードは１００に設定されると共に最小出力コードレジスタ９３の最小出力コードが０に設定される。ただし、ソフトスタート動作中は信号ＶＳＥＬ１の信号レベルに関係なく最小出力コードレジスタ９３の最小出力コードは０に設定される。
【００６７】
信号ＶＳＥＬ１がハイレベルのときは、最大出力コードＭＡＸ１［７：０］が２００を示し、ソフトスタート動作中は最小出力コードＭＩＮ１［７：０］は０を示している。また、減算回路９４で最大出力コードＭＡＸ１［７：０］から最小出力コードＭＩＮ１［７：０］が減算され、減算回路９４から出力されたデジタルデータＤＯ１［７：０］は２００を示している。また、波形生成回路２０ｃから出力された波形データＳＯ１［７：０］と、減算回路９４から出力された２００を示すデジタルデータＤＯ１［７：０］は乗算回路９１で乗算され、図２０（ｂ）に示すような１６ビットのデジタルデータＭＯ１［１５：０］が算出される。
【００６８】
算出されたデジタルデータＭＯ１［１５：０］の上位８ビットのデータである図２０（ｃ）に示すようなデジタルデータＭＯ１［１５：８］が出力される。乗算回路９１から出力されたデジタルデータＭＯ１［１５：８］と最小出力コードレジスタ９３から出力された最小出力コードＭＩＮ１［７：０］は、加算回路９５で加算され、図２０（ｄ）に示すようなデジタルデータＡＯ１［７：０］が出力される。ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間、デジタルデータＡＯ１［７：０］をそのままデジタルデータＬＯ１［７：０］として出力する。制御信号ＳＭＯＤＥ１がローレベルになると、ラッチ回路２２は、そのときのデジタルデータＡＯ１［７：０］を保持し、デジタルデータＬＯ１［７：０］として出力する。デジタルデータＬＯ１［７：０］は、ＤＡコンバータ２３でＤＡ変換されて基準電圧ＶＲＥＦ１として出力される。
【００６９】
また、波形生成回路２０ｃから出力された波形データＳＯ１［７：０］が２５５になると、制御回路２１ｃは制御信号ＳＭＯＤＥ１をローレベルにして、ソフトスタート動作が終了する。ソフトスタート動作が終了すると、信号ＣＫＳＥＬ１がローレベルになり、カウンタ回路１０３に入力される分周クロック信号は、セレクタ１０２によって分周クロック信号Ｓ（１／１０２４）から分周クロック信号Ｓ（１／５１２）に切り換えられる。また、組み合わせ回路１０５に入力される分周クロック信号は、セレクタ１０２によって切り換えられる。
【００７０】
このため、コードカウンタ回路１０７は、選択信号Ｓ０がハイレベルになると１／１２８の周期で、選択信号Ｓ１がハイレベルになると１／１２８の周期で、選択信号Ｓ２がハイレベルになると１／６４の周期で、選択信号Ｓ３がハイレベルになると１／３２の周期で、選択信号Ｓ４がハイレベルになると１／１６の周期で、選択信号Ｓ５がハイレベルになると１／８の周期で、選択信号Ｓ６がハイレベルになると１／８の周期で、選択信号Ｓ７がハイレベルになると１／１６の周期で、選択信号Ｓ８がハイレベルになると１／３２の周期で、選択信号Ｓ９がハイレベルになると１／６４の周期で、選択信号Ｓ１０がハイレベルになると１／１２８の周期で、選択信号Ｓ１１がハイレベルになると１／１２８の周期でそれぞれカウントする。
【００７１】
また、最小出力コードＭＩＮ１［７：０］は１００に切り換わり、これに伴って減算回路９４から出力されるデジタルデータＤＯ１［７：０］は１００になり、乗算回路９１で算出されるデジタルデータＭＯ１［１５：０］は５１０００から２５５００に切り換わり、デジタルデータＭＯ１［１５：８］は２００から１００に切り換わる。また、加算回路９５から出力されたデジタルデータＡＯ１［７：０］は、デジタルデータＭＯ１［１５：８］の１００に最小出力コードＭＩＮ１［７：０］の１００が加算されて２００になり、ソフトスタート動作開始後の値と同等になる。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルのとき、デジタルデータＡＯ１［７：０］をそのまま保持して出力するため、デジタルデータＬＯ１［７：０］の変化はない。このような動作を行って、図２０（ｄ）に示すように、ソフトスタート動作開始後、ＤＡコンバータ２３に入力されるデジタルデータＬＯ１［７：０］は０から２００まで滑らかに立ち上がる。
【００７２】
次に、図２１は、信号ＶＳＥＬ１がハイレベルで、ソフトスタート動作が終了した後に出力電圧Ｖｏｕｔ１を変更した場合の動作例を示している。
外部からの信号Ｈ／Ｌ１がハイレベルからローレベルになると、制御回路２１ｃは、信号ＳＥＴ１をハイレベルに、アップダウン信号ＵＰ／ＤＮ１をローレベルに、制御信号ＳＭＯＤＥ１をハイレベルにそれぞれする。コードカウンタ回路１０７は、信号ＳＥＴ１がハイレベルになると、図２１（ａ）に示すように、波形データＳＯ１［７：０］を２５５にし、アップダウン信号ＵＰ／ＤＮ１がローレベルになると、ＡＮＤ回路１０６から入力された信号に応じてカウントダウンを開始する。コードカウンタ回路１０７は、波形データＳＯ１［７：０］が０になるまでカウントダウンし、波形データＳＯ１［７：０］が０になると、制御回路２１ｃは制御信号ＳＭＯＤＥ１をローレベルにして動作が終了する。
【００７３】
また、乗算回路９１、最大出力コードレジスタ９２、最小出力コードレジスタ９３、減算回路９４、加算回路９５、ラッチ回路２２及びＤＡコンバータ２３の動作はソフトスタート動作時と同様である。このようにすることにより、図２１（ｄ）に示したデジタルデータＡＯ１［７：０］と同じように、ＤＡコンバータ２３に入力されるデジタルデータＬＯ１［７：０］は２００から１００まで滑らかに変化する。
【００７４】
次に、図２２は、信号ＶＳＥＬ１がハイレベルのときに、信号Ｈ／Ｌ１がローレベルからハイレベルに変化した場合の動作例を示している。
信号Ｈ／Ｌ１がローレベルからハイレベルになると、制御回路２１ｃは、信号ＲＥＳ１、アップダウン信号ＵＰ／ＤＮ１及び制御信号ＳＭＯＤＥ１をそれぞれハイレベルにする。コードカウンタ回路１０７は、信号ＲＥＳ１がハイレベルになると、図２２（ａ）に示すように、波形データＳＯ１［７：０］を０にし、アップダウン信号ＵＰ／ＤＮ１がハイレベルになると、ＡＮＤ回路１０６から入力された信号に応じてカウントアップを開始する。コードカウンタ回路１０７は、波形データＳＯ１［７：０］が２５５になるまでカウントアップし、波形データＳＯ１［７：０］が２５５になると、制御回路２１ｃは、制御信号ＳＭＯＤＥ１をローレベルにして動作が終了する。
【００７５】
また、乗算回路９１、最大出力コードレジスタ９２、最小出力コードレジスタ９３、減算回路９４、加算回路９５、ラッチ回路２２及びＤＡコンバータ２３の各動作はソフトスタート時と同様である。このようにすることにより、図２２（ｄ）に示したデジタルデータＡＯ１［７：０］と同じように、ＤＡコンバータ２３に入力されるデジタルデータＬＯ１［７：０］は１００から２００まで滑らかに変化する。
なお、図１８及び図１９で示した回路構成は一例であり、最大出力コードレジスタ９２の最大出力コード、最小出力コードレジスタ９３の最小出力コード及び分周回路１０１における分周比は任意に設定することができる。
【００７６】
ここで、図１８では、図１２の回路構成に、最小出力コードレジスタ９３、減算回路９４及び加算回路９５を設けた場合を例にして示したが、図１５の回路構成に最小出力コードレジスタ９３、減算回路９４及び加算回路９５を設けるようにしてもよく、このようにした場合、図１８は図２３のようになる。なお、図２３では、図１８と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１８との相違点のみ説明する。
【００７７】
図２３において、基準電圧発生回路１１ｃは、波形生成回路２０ｃと、制御回路２１ｃと、乗算回路９１と、最大出力コードレジスタ９２と、最小出力コードレジスタ９３と、減算回路９４と、加算回路９５と、ラッチ回路２２と、ＤＡコンバータ２３とを備えている。また、波形生成回路２０ｃは、クロック信号ＣＬＫ１を分周する分周回路５０ｃと、分周回路５０ｃから出力された分周クロック信号ＭＣＬＫ１のパルス数をカウントし該カウント値を示すカウントデータＣＴ１［７：０］を出力するカウンタ回路５１ｃと、カウンタ回路５１ｃから出力されたカウントデータＣＴ１［７：０］を所定の方法でデータ変換して波形データＳＯ１［７：０］を生成し出力するデータ変換回路５２とを備えている。なお、分周回路５０ｃは分周回路部を、カウンタ回路５１ｃはカウンタ回路部をそれぞれなす。
【００７８】
制御回路２１ｃは、三角波発生回路１３から出力されたクロック信号ＣＬＫ１とＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１に応じた制御信号ＳＭＯＤＥ１をカウンタ回路５１ｃ及びラッチ回路２２にそれぞれ出力する。また、制御回路２１ｃは、外部から信号Ｈ／Ｌ１が入力されており、分周回路５０ｃの分周比の制御を行うと共に、カウンタ回路５１ｃの動作開始、セット、リセット、カウントアップ及びカウントダウンの制御を行う。分周回路５０ｃは、制御回路２１ｃから入力される信号ＣＫＳＥＬ１に応じて、入力されたクロック信号ＣＬＫ１を１／６４又は１／１２８のいずれかの分周比で分周して分周クロック信号ＭＣＬＫ１として出力する。カウンタ回路５１ｃは、分周回路５０ｃから出力された分周クロック信号ＭＣＬＫ１のパルス数をカウントし該カウント値を示すカウントデータＣＴ１［７：０］を出力する。データ変換回路５２は、カウンタ回路５１ｃから出力されたカウントデータＣＴ１［７：０］をデータ変換して波形データＳＯ１［７：０］を生成し乗算回路９１に出力する。
【００７９】
このような構成において、図２４は、図２３の基準電圧発生回路１１ｃの動作例を示したタイミングチャートであり、図２４では信号ＶＳＥＬ１がハイレベルのときのソフトスタート動作例を示している。
図２４において、リセット信号ＲＥＳＥＴ１がハイレベルに立ち上がる立ち上がりエッジをトリガーにして、信号ＣＫＳＥＬ１、信号ＲＥＳ１及びアップダウン信号ＵＰ／ＤＮ１はそれぞれハイレベルになる。分周回路５０ｃは、信号ＣＫＳＥＬ１がハイレベルのときは１／１２８の分周比で分周を行い、信号ＣＫＳＥＬ１がローレベルのときは１／６４の分周比で分周を行う。また、カウンタ回路５１ｃは、信号ＲＥＳ１がハイレベルになるとリセットされ、アップダウン信号ＵＰ／ＤＮ１がハイレベルになるとカウントアップを行い、アップダウン信号ＵＰ／ＤＮ１がローレベルになるとカウントダウンを行う。
【００８０】
リセット信号ＲＥＳＥＴ１がローレベルになると、制御回路２１ｃは、制御信号ＳＭＯＤＥ１をハイレベルにしてソフトスタート動作を開始させ、カウンタ回路５１ｃに対して、分周回路５０ｃでクロック信号ＣＬＫ１を１／１２８に分周された分周クロック信号ＭＣＬＫ１に応じたカウントアップ動作を開始させる。カウンタ回路５１ｃから出力されるカウントデータＣＴ１［７：０］は、データ変換回路５２に入力され、データ変換回路５２は、図８の場合と同様にして波形データＳＯ１［７：０］を生成して乗算回路９１に出力する。
カウンタ回路５１ｃから出力されたカウントデータＣＴ１［７：０］が１００になると、制御回路２１ｃは制御信号ＳＭＯＤＥ１及び信号ＣＫＳＥＬ１をそれぞれローレベルにしてソフトスタート動作が終了する。信号ＣＫＳＥＬ１がローレベルになると、分周回路５０ｃは、クロック信号ＣＬＫ１を１／６４の分周比で分周して分周クロック信号ＭＣＬＫ１として出力する。その他の動作は図１８の場合と同様であるのでその説明を省略する。
【００８１】
図２５は、信号ＶＳＥＬ１がハイレベルのときに、ソフトスタート動作が終了した後に、出力電圧Ｖｏｕｔ１の設定値を変更した際の動作例を示している。
信号Ｈ／Ｌ１がハイレベルからローレベルになると、制御回路２１ｃは、信号ＳＥＴ１をハイレベルに、アップダウン信号ＵＰ／ＤＮ１をローレベルに、制御信号ＳＭＯＤＥ１をハイレベルにそれぞれする。カウンタ回路５１ｃは、信号ＳＥＴ１がハイレベルになると、カウントデータＣＴ１［７：０］を１００に設定し、制御信号ＳＭＯＤＥ１がハイレベルになると、分周回路５０ｃによってクロック信号ＣＬＫ１を１／６４に分周されて生成された分周クロック信号ＭＣＬＫ１に対するカウント動作を始め、アップダウン信号ＵＰ／ＤＮ１がローレベルになることによりカウントダウン動作を行う。
【００８２】
カウンタ回路５１ｃは、カウントデータＣＴ１［７：０］が０になるまでカウントダウンを行い、カウントデータＣＴ１［７：０］が０になると、制御回路２１ｃは、制御信号ＳＭＯＤＥ１をローレベルにして出力電圧変更動作が終了する。その他の動作は、ソフトスタート動作時と同様であり、図２５で示すように、ＤＡコンバータ２３に入力されるデジタルデータＬＯ１［７：０］は２００から１００まで滑らかに変化する。
【００８３】
次に、図２６は、信号ＶＳＥＬ１がハイレベルのときに、信号Ｈ／Ｌ１がローレベルからハイレベルになった際の動作例を示している。
信号Ｈ／Ｌ１がローレベルからハイレベルになると、制御回路２１ｃは、信号ＲＥＳ１、アップダウン信号ＵＰ／ＤＮ１及び制御信号ＳＭＯＤＥ１をそれぞれハイレベルにする。カウンタ回路５１ｃは、信号ＲＥＳ１がハイレベルになると、カウントデータＣＴ１［７：０］を０にリセットし、制御信号ＳＭＯＤＥ１がハイレベルになると、分周回路５０ｃでクロック信号ＣＬＫ１を１／６４に分周して生成された分周クロック信号ＭＣＬＫ１に対するカウント動作を始め、アップダウン信号ＵＰ／ＤＮ１がハイレベルであることからカウントアップ動作を行う。
【００８４】
カウンタ回路５１ｃは、カウントデータＣＴ１［７：０］が１００になるまでカウントアップし、カウントデータＣＴ１［７：０］が１００になると、制御回路２１ｃは、制御信号ＳＭＯＤＥ１をローレベルにして出力電圧変更動作が終了する。その他の動作は、ソフトスタート動作時と同様であり、図２６で示すように、ＤＡコンバータ２３に入力されるデジタルデータＬＯ１［７：０］は１００から２００まで滑らかに変化する。
なお、図２３で示した回路構成は一例であり、最大出力コードレジスタ９２の最大出力コード、最小出力コードレジスタ９３の最小出力コード及び分周回路５０ｃにおける分周比は任意に設定することができる。
【００８５】
このように、本第４の実施の形態におけるスイッチング電源回路は、前記第３の実施の形態と同様の効果を得ることができると共に、出力電圧Ｖｏｕｔ１が設定値まで立ち上がった後、出力電圧Ｖｏｕｔ１の設定値を変える場合に、出力電圧立ち上げ時と同じ波形生成回路を使用することができるため、出力電圧変更時に発生するオーバーシュート及びアンダーシュートを低減させることができ、回路の削減を図ることができる。更に、最大出力コード、最小出力コード及び分周回路による分周比を自由に変更することができ、他の回路への流用を容易に行うことができる。また、出力電圧を早く変動させつつ、出力電圧変動時に発生するノイズを最小限に抑えることができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施の形態におけるスイッチング電源回路の回路例を示した図である。
【図２】図１の基準電圧発生回路１１の回路構成例を示したブロック図である。
【図３】図２の波形生成回路２０の回路例を示した図である。
【図４】図３の波形生成回路２０の動作例を示したタイミングチャートである。
【図５】基準電圧ＶＥＲＦ１の波形例を示した図である。
【図６】コンデンサＣ１１に流れる電流の波形例を示した図である。
【図７】高調波ノイズの例を示したスペクトラム波形図である。
【図８】本発明の第２の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。
【図９】三角関数式による基準電圧ＶＲＥＦ１の波形生成例を示した図である。
【図１０】波形テーブルの例を示した図である。
【図１１】図８の基準電圧発生回路１１ａの動作例を示したタイミングチャートである。
【図１２】本発明の第３の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。
【図１３】図１２の基準電圧発生回路１１ｂの動作例を示した図である。
【図１４】図１２の基準電圧発生回路１１ｂの他の動作例を示した図である。
【図１５】本発明の第３の実施の形態におけるスイッチング電源回路の波形生成回路の他の回路構成例を示したブロック図である。
【図１６】図１５の基準電圧発生回路１１ｂの動作例を示したタイミングチャートである。
【図１７】図１５の基準電圧発生回路１１ｂの他の動作例を示したタイミングチャートである。
【図１８】本発明の第４の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。
【図１９】図１８の波形生成回路２０ｃの回路例を示した図である。
【図２０】図１８の基準電圧発生回路１１ｃの動作を示した図である。
【図２１】図１８の基準電圧発生回路１１ｃの他の動作を示した図である。
【図２２】図１８の基準電圧発生回路１１ｃの他の動作を示した図である。
【図２３】本発明の第４の実施の形態におけるスイッチング電源回路の波形生成回路の他の回路構成例を示したブロック図である。
【図２４】図２３の基準電圧発生回路１１ｃの動作例を示したタイミングチャートである。
【図２５】図２３の基準電圧発生回路１１ｃの他の動作例を示したタイミングチャートである。
【図２６】図２３の基準電圧発生回路１１ｃの他の動作例を示したタイミングチャートである。
【図２７】スイッチング電源回路の従来例を示した図である。
【図２８】図２７の基準電圧ＶＲＥＦ２４と出力電圧Ｖｏｕｔ２４の例を示した図である。
【図２９】図２７の基準電圧ＶＲＥＦ２４と出力電圧Ｖｏｕｔ２４の他の例を示した図である。
【図３０】図２７のコンデンサＣ２４１に流れる突入電流の例を示した図である。
【図３１】従来の高調波ノイズの例を示したスペクトラム波形図である。
【符号の説明】
【００８７】
１ スイッチング電源回路
１０ ＵＶＬＯ
１１，１１ａ，１１ｂ，１１ｃ 基準電圧発生回路
１２ 誤差増幅回路
１３ 三角波発生回路
１４ 比較回路
１５ スイッチ回路
１６ 分圧抵抗回路
１７ 負荷
２０，２０ａ，２０ｃ 波形生成回路
２１，２１ｂ，２１ｃ 制御回路
２２ ラッチ回路
２３ ＤＡコンバータ
３１，５１，５１ｃ，１０３ カウンタ回路
３２，５０，５０ｃ，１０１ 分周回路
３３，１０４ デコーダ回路
３４，１０５ 組み合わせ回路
３５，１０６ ＡＮＤ回路
３６，１０７ コードカウンタ回路
５２ データ変換回路
９１ 乗算回路
９２ 最大出力コードレジスタ
９３ 最小出力コードレジスタ
９４ 減算回路
９５ 加算回路
１０２ セレクタ
Ｄ１１ 整流ダイオード
Ｌ１１ コイル
Ｃ１１ コンデンサ
【技術分野】
【０００１】
本発明は、電源投入時にスイッチング電源回路への突入電流を防ぐと共に、設定電圧まで立ち上がる際に発生するオーバーシュートを低減させる機能を備えた基準電圧発生回路を有するスイッチング電源回路に関する。
【背景技術】
【０００２】
スイッチング電源回路において、電源投入後、出力電圧を所定の電圧まで立ち上げる際、スイッチング電源回路への突入電流を防ぐために、ソフトスタート回路を使用して、該出力電圧を定めるための基準電圧を立ち上げる方法が知られている。
図２７は、スイッチング電源回路の従来例を示した図である。
図２７において、誤差増幅回路２４２は、出力電圧Ｖｏｕｔ２４を分圧抵抗回路２４６で分圧して生成した分圧電圧ＶＦＢ２４と、ソフトスタート回路２４１から出力される基準電圧ＶＲＥＦ２４との差電圧を増幅して誤差電圧ＥＡｏ２４として出力する。比較回路２４４は、三角波発生回路２４３から出力された三角波信号ＴＷ２４と誤差電圧ＥＡｏ２４の各電圧の電圧比較を行い、ＰＷＭ制御を行うためのスイッチングパルス信号Ｓｐａ２４を生成して、スイッチ回路２４５に出力する。
【０００３】
なお、ソフトスタート回路２４１は、容量と抵抗による構成が一般的であったが、該容量のサイズが大きく、チップに内蔵する場合はチップ面積が大きくなり、該容量を外付けにした場合は端子数が増加して部品点数が増える等の問題があった。このため、このような容量を使用しないソフトスタート回路として、デジタル信号とＤＡコンバータを使用したものもあった（例えば、特許文献１参照。）。
【０００４】
しかし、図２８に示すように、基準電圧ＶＲＥＦ２４を緩やかな直線で立ち上げた場合、出力電圧Ｖｏｕｔ２４にオーバーシュートが発生して設定電圧を超える場合があり、出力電圧Ｖｏｕｔ２４が安定するまでに時間を要したり、出力電圧Ｖｏｕｔ２４が供給される負荷に不具合が発生する場合があった。
そこで、このようなオーバーシュートを低減させる方法として、例えば図２９に示すように、基準電圧ＶＲＥＦ２４を滑らかに変化させて、出力電圧Ｖｏｕｔ２４を滑らかに変化させる方法があった。このようにすることにより、立ち上がり時に発生するオーバーシュートを低減させることができる。
【特許文献１】特開２００４−２３９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図２９で示したように基準電圧ＶＲＥＦ２４を立ち上げると、コンデンサＣ２４１に図３０で示すような大きな突入電流が流れる。このため、図３１のスペクトラム波形でも分かるように、高調波ノイズが多くなるという問題があった。
【０００６】
本発明は、このような問題を解決するためになされたものであり、ソフトスタート時に発生するノイズを低減させることができるソフトスタート機能を備えたスイッチング電源回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るスイッチング電源回路は、スイッチ回路のスイッチングによって、入力端子に入力された入力電圧による充電が行われるコイルを備え、
出力端子から出力された出力電圧に比例した比例電圧と、設定された基準電圧との差電圧を増幅して得られた誤差電圧に応じて前記スイッチ回路のスイッチング制御を行うことにより、前記入力電圧を、設定した電圧に変換して前記出力端子から出力するスイッチング電源回路において、
起動時に電圧上昇速度を自動的に制御するソフトスタート機能を備え、設定された電圧値の前記基準電圧を生成して出力する基準電圧発生回路を備え、
該基準電圧発生回路は、起動時に、該起動してから第１所定時間内における前記基準電圧の電圧上昇速度と、前記基準電圧が設定値になる前の第２所定時間内における前記基準電圧の電圧上昇速度が、他の中間時間内における前記基準電圧の電圧上昇速度よりも小さくなるように前記基準電圧を生成して出力するものである。
【０００８】
具体的には、前記基準電圧発生回路は、起動時に、電圧上昇波形がＳＩＮ波形をなすように前記基準電圧を上昇させるようにした。
【０００９】
また、前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
該波形生成回路部から出力された前記波形データをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力する制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１０】
また、前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号ＳＥＬＭＡＸ１に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
前記波形生成回路部から出力された前記波形データに、該最大出力コード格納部から出力された最大出力コードを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力し、前記最大出力コード格納部に対して、外部から入力された信号ＶＳＥＬ１に応じた最大出力コードを出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１１】
また、前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号ＳＥＬＭＡＸ１に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
複数の異なる最小出力コードが格納され、入力された信号ＳＥＬＭＩＮ１に応じて選択した該最小出力コードを出力する最小出力コード格納部と、
前記最大出力コード格納部から出力された最大出力コードから、前記最小出力コード格納部から出力された最小出力コードを減算して出力する減算回路部と、
前記波形生成回路部から出力された前記波形データに、該減算回路部から出力されたデータを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータに、前記最小出力コード格納部から出力された最小出力コードを加算して出力する加算回路部と、
該加算回路部から出力されたデータをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力し、前記最大出力コード格納部及び最小出力コード回路部に対して、外部から入力された信号ＶＳＥＬ１に応じた最大出力コード及び最小出力コードをそれぞれ出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１２】
また、前記波形生成回路部は、
前記クロック信号ＣＬＫ１を所定の複数の分周比で分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号ＣＬＫ１のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか１つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか１つを選択し、前記制御回路部からの所定の制御信号ＳＭＯＤＥ１が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１３】
また、前記波形生成回路部は、
前記クロック信号ＣＬＫ１を所定の分周比で分周して分周クロック信号として出力する分周回路部と、
前記制御回路部から前記所定の制御信号ＳＭＯＤＥ１が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１４】
また、前記波形生成回路部は、
前記制御回路部からの選択信号ＣＫＳＥＬ１に応じて、第１の組み合わせの所定の複数の分周比又は第２の組み合わせの所定の複数の分周比で前記クロック信号ＣＬＫ１をそれぞれ分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号ＣＬＫ１のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか１つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか１つを選択し、前記制御回路部から所定の制御信号ＳＭＯＤＥ１が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された前記分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１５】
前記波形生成回路部は、
前記クロック信号ＣＬＫ１を、前記制御回路部から入力された信号ＣＫＳＥＬ１に応じた分周比で分周して出力する分周回路部と、
前記制御回路部から前記所定の制御信号ＳＭＯＤＥ１が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力された前記データを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止するようにした。
【００１６】
具体的には、前記データ変換回路部は、所定の変換テーブルを使用して前記データ変換を行うようにした。
【発明の効果】
【００１７】
本発明のスイッチング電源回路によれば、起動時に、該起動してから第１所定時間内における前記基準電圧の電圧上昇速度と、前記基準電圧が設定値になる前の第２所定時間内における前記基準電圧の電圧上昇速度が、他の中間時間内における前記基準電圧の電圧上昇速度よりも小さくなるように基準電圧を生成して出力する基準電圧発生回路を備えたことから、ソフトスタート時に発生するノイズを低減させることができると共に、滑らかな出力電圧の立ち上がりを実現することができ該出力電圧のオーバーシュートを低減させることができる。
【発明を実施するための最良の形態】
【００１８】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチング電源回路の回路例を示した図である。
図１におけるスイッチング電源回路１は、入力端子ＩＮ１に入力された入力電圧Ｖｉｎ１を所定の電圧に昇圧して出力電圧Ｖｏｕｔ１として出力端子ＯＵＴ１から出力すると共に出力端子ＯＵＴ１に接続された負荷１７に出力する非同期整流方式の昇圧型スイッチングレギュレータをなしている。
【００１９】
図１において、スイッチング電源回路１は、低電源電圧誤動作防止回路（以下、ＵＶＬＯと呼ぶ）１０と、設定された基準電圧ＶＲＥＦ１を生成して出力する基準電圧発生回路１１と、誤差増幅回路１２と、所定のクロック信号ＣＬＫ１と所定の三角波信号ＴＷ１をそれぞれ生成して出力する三角波発生回路１３と、比較回路１４とを備えている。また、スイッチング電源回路１は、入力電圧Ｖｉｎ１の出力制御を行うためのスイッチング動作を行うスイッチ回路１５と、出力電圧Ｖｏｕｔ１を分圧して分圧電圧ＶＦＢ１を生成し出力する分圧抵抗回路１６と、整流ダイオードＤ１１と、コイルＬ１１と、平滑用のコンデンサＣ１１とを備えている。
【００２０】
入力電圧Ｖｉｎ１と整流ダイオードＤ１１のアノードとの間にはコイルＬ１１が接続され、整流ダイオードＤ１１のアノードと接地電圧との間にスイッチ回路１５が接続されている。整流ダイオードＤ１１のカソードは出力端子ＯＵＴ１に接続され、出力端子ＯＵＴ１と接地電圧との間にコンデンサＣ１１が接続されると共に負荷１７が接続されている。基準電圧発生回路１１は、ＵＶＬＯ１０から出力されるリセット信号ＲＥＳＥＴ１で動作制御され、三角波発生回路１３から基本パルス信号をなすクロック信号ＣＬＫ１が入力されている。誤差増幅回路１２は、分圧電圧ＶＦＢ１と基準電圧ＶＲＥＦ１との電圧差を増幅して誤差電圧ＥＡｏ１を生成して出力し、比較回路１４は、誤差電圧ＥＡｏ１と三角波信号ＴＷ１の電圧比較を行い、該比較結果を示すＰＷＭ制御を行うためのパルス信号Ｓｐａ１を生成してスイッチ回路１５に出力する。スイッチ回路１５は、比較回路１４から出力されたパルス信号Ｓｐａ１に応じてオン／オフし、オンすると導通状態になりオフすると遮断状態になる。
【００２１】
このような構成において、ＵＶＬＯ１０によってリセットが解除されると基準電圧発生回路１１は動作を開始し、基準電圧ＶＲＥＦ１の電圧が上昇する。基準電圧ＶＲＥＦ１が上昇すると、誤差増幅回路１２からの誤差電圧ＥＡｏ１が上昇し、比較回路１４からのパルス信号Ｓｐａ１のパルス幅が変化する。この結果、スイッチ回路１５がオンする時間が長くなって、出力電圧Ｖｏｕｔ１が上昇する。このような動作をして、分圧電圧ＶＦＢ１と基準電圧ＶＲＥＦ１が等しくなるように制御され、基準電圧ＶＲＥＦ１が設定値まで上昇して出力電圧Ｖｏｕｔ１が所定の電圧になるように制御される。
【００２２】
すなわち、出力電圧Ｖｏｕｔ１が大きくなると、誤差増幅回路１２からの誤差電圧ＥＡｏ１が低下し、比較回路１４からのパルス信号Ｓｐａ１のパルス幅が変化する。この結果、スイッチ回路１５がオンする時間が短くなって、出力電圧Ｖｏｕｔ１が低下するように制御される。また、出力電圧Ｖｏｕｔ１が小さくなると、誤差増幅回路１２からの誤差電圧ＥＡｏ１が上昇し、比較回路１４からのパルス信号Ｓｐａ１のパルス幅が変化する。この結果、スイッチ回路１５がオンする時間が長くなって、出力電圧Ｖｏｕｔ１が上昇するように制御される。スイッチング電源回路１は、このような動作を繰り返して、出力電圧Ｖｏｕｔ１を所定の電圧で一定になるように制御する。
【００２３】
図２は、図１の基準電圧発生回路１１の回路構成例を示したブロック図である。
図２において、基準電圧発生回路１１は、出力波形データを決める波形生成回路２０と、リセット解除後の波形生成回路２０の動作を制御する制御回路２１と、波形生成回路２０から出力された波形データを保持するラッチ回路２２と、ラッチ回路２２から出力されたデジタルデータをアナログ信号に変換して出力するＤＡコンバータ２３とを備えている。なお、波形生成回路２０は波形生成回路部を、ラッチ回路２２及びＤＡコンバータ２３はＤＡ変換回路部を、制御回路２１は制御回路部をそれぞれなす。
【００２４】
ＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１が、波形生成回路２０及び制御回路２１にそれぞれ入力され、三角波発生回路１３からのクロック信号ＣＬＫ１が波形生成回路２０及び制御回路２１にそれぞれ入力されており、波形生成回路２０及び制御回路２１はクロック信号ＣＬＫ１を使用して同期制御している。制御回路２１から出力された制御信号ＳＭＯＤＥ１は、波形生成回路２０及びラッチ回路２２にそれぞれ入力され、波形生成回路２０から出力された８ビットのデジタルデータである波形データＳＯ１［７：０］は、制御回路２１及びラッチ回路２２にそれぞれ入力される。ラッチ回路２２から出力された８ビットのデジタルデータＬＯ１［７：０］は、ＤＡコンバータ２３でアナログ信号の基準電圧ＶＲＥＦ１に変換されて出力される。なお、ＤＡコンバータ２３には、ＤＡ変換するために使用される参照電圧ＶＲＴ１が入力されている。
【００２５】
制御回路２１は、リセット信号ＲＥＳＥＴ１がローレベルになると、ソフトスタート動作を開始させるために制御信号ＳＭＯＤＥ１をハイレベルにし、波形生成回路２０は、波形データＳＯ１［７：０］のデータ変化を開始する。波形生成回路２０は、滑らかな波形を生成するために時間を追うごとにカウントクロックを変更することで波形データＳＯ１［７：０］のデータを変化させる。波形生成回路２０から出力された波形データＳＯ１［７：０］が所定のデータになると、制御回路２１は、制御信号ＳＭＯＤＥ１をローレベルにして波形生成回路２０の動作を停止させ、ソフトスタート動作が終了する。
【００２６】
また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、入力された波形データＳＯ１［７：０］をそのままデジタルデータＬＯ１［７：０］として出力する。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき入力された波形データＳＯ１［７：０］を保持して、デジタルデータＬＯ１［７：０］として出力する。ラッチ回路２２からのデジタルデータＬＯ１［７：０］は、ＤＡコンバータ２３でＤＡ変換され、基準電圧ＶＲＥＦ１として出力される。なお、図２において、ラッチ回路２２をなくして、波形生成回路２０から出力された波形データＳＯ１［７：０］を、直接ＤＡコンバータ２３に入力するようにしてもよい。この場合、波形生成回路２０は、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき出力した波形データＳＯ１［７：０］を保持して出力するようにすればよい。
【００２７】
図３は、図２の波形生成回路２０の回路例を示した図である。
図３において、波形生成回路２０は、クロック信号ＣＬＫ１を１０２４クロックごとにカウントするカウンタ回路３１と、クロック信号ＣＬＫ１を１／１６、１／３２、１／６４、１／１２８及び１／２５６に分周した各分周クロック信号Ｓ（１／１６）、Ｓ（１／３２）、Ｓ（１／６４）、Ｓ（１／１２８）及びＳ（１／２５６）をそれぞれ生成して出力する分周回路３２と、カウンタ回路３１から出力された信号により分周回路３２から出力された各分周クロック信号を選択するための選択信号Ｓ０〜Ｓ１１を生成して出力するデコーダ回路３３とを備えている。
【００２８】
更に、波形生成回路２０は、デコーダ回路３３から出力された選択信号Ｓ０〜Ｓ１１と、分周回路３２から出力された各分周クロック信号Ｓ（１／１６）、Ｓ（１／３２）、Ｓ（１／６４）、Ｓ（１／１２８）及びＳ（１／２５６）とをＡＮＤ回路とＯＲ回路によって組み合わせる組み合わせ回路３４と、組み合わせ回路３４から出力された信号を制御信号ＳＭＯＤＥ１がハイレベルである場合のみ出力するＡＮＤ回路３５と、ＡＮＤ回路３５の出力信号のパルス数をカウントし、８ビットの波形データＳＯ１［７：０］に変換して出力するコードカウンタ回路３６とを備えている。なお、カウンタ回路３１はカウンタ回路部を、分周回路３２は分周回路部を、デコーダ回路３３は選択回路部を、組み合わせ回路３４及びＡＮＤ回路３５は組み合わせ回路部を、コードカウンタ回路３６はコードカウンタ回路部をそれぞれなす。
【００２９】
このような構成において、カウンタ回路３１は１区間の時間を定めており、４ビットのデジタルデータをデコーダ回路３３に出力している。また、デコーダ回路３３は、カウンタ回路３１からのデジタルデータを受けて、選択信号Ｓ０〜Ｓ１１の１２区間を示す信号を出力し、各区間のデータ変化する周期を、分周回路３２から出力された各分周クロック信号Ｓ（１／１６）、Ｓ（１／３２）、Ｓ（１／６４）、Ｓ（１／１２８）及びＳ（１／２５６）を、組み合わせ回路３４で選択して決めている。また、組み合わせ回路３４からの出力信号が、制御信号ＳＭＯＤＥ１がハイレベルである場合のみ、コードカウンタ回路３６に出力されるようにＡＮＤ回路３５が設けられている。ＡＮＤ回路３５の出力信号は、コードカウンタ回路３６でカウントされて８ビットの波形データＳＯ１［７：０］が生成され出力される。
【００３０】
図４は、図３の各信号の波形例を示したタイミングチャートであり、図４を参照しながら図３の回路の動作をもう少し詳細に説明する。
図４の縦の点線は、１区間を示しており、該１区間はクロック信号ＣＬＫ１の１０２４クロックに相当する。リセット信号ＲＥＳＥＴ１がローレベルになるとカウンタ回路３１はカウントを開始し、デコーダ回路３３は、選択信号Ｓ０がハイレベルになり、カウンタ回路３１が１０２４のクロックをカウントし終えると、選択信号Ｓ０をローレベルにして、選択信号Ｓ１をハイレベルにする。デコーダ回路３３は、このような動作を選択信号Ｓ１１まで繰り返して行う。また、組み合わせ回路３４によって、各区間のコードカウントを行う周期が決められており、コードカウンタ回路３６は、該周期でカウントアップしていく。選択信号Ｓ０がハイレベルである区間では、コードカウンタ回路３６は、２５６クロックごとに１カウントアップし、選択信号Ｓ０がローレベルになるまでに４カウントする。
【００３１】
図４には、各区間時の選択された分周クロック信号を示しており、該分周クロック信号によるコードカウンタ回路３６のカウント値も示している。このように各区間の分周クロック信号を選択することで、各区間におけるコードカウンタ回路３６のカウント周期を変化させ、コードカウンタ回路３６から出力されるデータ波形の傾きを変えている。コードカウンタ回路３６から出力された８ビットの波形データＳＯ１［７：０］は図２のＤＡコンバータ２３でＤＡ変換されて図５で示すような波形をなす基準電圧ＶＲＥＦ１を生成する。
【００３２】
図４及び図５から分かるように、電源投入直後から第１所定時間内における基準電圧ＶＲＥＦ１の傾きＫ１と、基準電圧ＶＲＥＦ１が設定値になる前の第２所定時間内における基準電圧ＶＲＥＦ１の傾きＫ３が、その他の中間時間における基準電圧ＶＲＥＦ１の傾きＫ２よりも小さくなるように、例えばサイン（ＳＩＮ）波形をなすように滑らかに上昇する基準電圧ＶＲＥＦ１が生成される。このようにすることにより、コンデンサＣ１１に流れる電流は図６のようになって突入電流がなくなり、図３１のスペクトラム波形が図７のようになって、高調波ノイズを大幅に低減させることができる。
【００３３】
また、リセット信号ＲＥＳＥＴ１がハイレベルになると、カウンタ回路３１とコードカウンタ回路３５の各カウントデータはリセットされる。また、制御信号ＳＭＯＤＥ１がハイレベルの場合のみ、ＡＮＤ回路３５によって、組み合わせ回路３４の出力信号がコードカウンタ回路３６に出力される。
なお、前記説明は一例であり、カウンタ回路３１、分周回路３２による分周、デコーダ回路３３による区間数、組み合わせ回路３４の組み合わせ、コードカウンタ回路３６の出力ビット等を任意に変更して調整するようにすればよい。
【００３４】
このように、本第１の実施の形態におけるスイッチング電源回路は、電源投入後の基準電圧ＶＲＥＦ１が、図５のような波形になるようにしたことから、ソフトスタート時に発生するノイズを大幅に低減させることができる。また、容量を使用せずに電源投入後の滑らかな出力電圧の立ち上げを実現することができ、出力電圧の立ち上げ時に発生するオーバーシュートを低減させることができる。また、図２のＤＡコンバータ２３の参照電圧ＶＲＴ１を変更することにより、基準電圧ＶＲＥＦ１の値、すなわち出力電圧Ｖｏｕｔ１の設定電圧を変更することができ、基準電圧ＶＲＥＦ１の立ち上がり時間の調整も図３のカウンタ回路３１のカウント周期を変更することによって行うことができ、他の回路へ適用する際にかかる設計時間を短縮することができる。更に、出力電圧を早く立ち上げつつ、該立ち上げ時に発生するノイズを最小限に抑えることができる。
【００３５】
第２の実施の形態．
図８は、本発明の第２の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。なお、本発明の第２の実施の形態におけるスイッチング電源回路の回路例を示した図は、図１の基準電圧発生回路１１の符号を１１ａにする以外は図１と同じであるので省略する。また、図８では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
図８における図２との相違点は、図２の波形生成回路２０を、分周回路５０、カウンタ回路５１及びデータ変換回路５２で構成したことにあり、これに伴って、図２の基準電圧発生回路１１を基準電圧発生回路１１ａにし、図２の波形生成回路２０を波形生成回路２０ａにした。
【００３６】
図８において、基準電圧発生回路１１ａは、出力波形データを決める波形生成回路２０ａと、リセット解除後の波形生成回路２０ａの動作を制御する制御回路２１と、波形生成回路２０ａから出力された波形データを保持するラッチ回路２２と、ラッチ回路２２から出力されたデジタルデータをアナログ信号に変換して出力するＤＡコンバータ２３とを備えている。また、波形生成回路２０ａは、三角波発生回路１３からのクロック信号ＣＬＫ１を分周する分周回路５０と、分周回路５０から出力された分周クロック信号ＭＣＬＫ１のパルス数をカウントし該カウント値を示すカウントデータＣＴ１［７：０］を出力するカウンタ回路５１と、カウンタ回路５１から出力されたカウントデータＣＴ１［７：０］を所定の方法で波形データＳＯ１［７：０］に変換して出力するデータ変換回路５２とを備えている。なお、分周回路５０は分周回路部を、カウンタ回路５１はカウンタ回路部を、データ変換回路５２はデータ変換回路部をそれぞれなす。
【００３７】
ＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１が、制御回路２１に入力され、三角波発生回路１３からのクロック信号ＣＬＫ１が分周回路５０及び制御回路２１にそれぞれ入力されている。制御回路２１から出力された制御信号ＳＭＯＤＥ１は、カウンタ回路５１及びラッチ回路２２にそれぞれ入力され、分周回路５０から出力された分周クロック信号ＭＣＬＫ１はカウンタ回路５１に入力される。カウンタ回路５１から出力された８ビットのカウントデータＣＴ１［７：０］はデータ変換回路５２に入力され、データ変換回路５２から出力された８ビットの波形データＳＯ１［７：０］は、ラッチ回路２２に入力される。
【００３８】
このような構成において、カウントデータＣＴ１［７：０］によって、出力する波形データＳＯ１［７：０］を定めるデータ変換回路５２について説明する。
データ変換回路５２は、図９に示すように三角関数式によって波形データＳＯ１［７：０］を生成する。なお、図９では、一例としてＳＩＮ波形１周期分を示している。図９（ａ）のＳＩＮ波形の値を随時加算していくと図９（ｂ）に示すような波形になり、該波形を立ち上がり波形として使用する。図９（ｂ）の横軸をアドレス、縦軸をコードとし、該アドレスは０〜１００、該コードは最大８ビットになるようにしている。図１０は、前記アドレスと前記コードによる波形テーブル例を示した図であるが、これは一例であり、波形テーブルのアドレス数、コードのビット数はこれに限らずそれぞれ任意に設定することができる。
【００３９】
図１１は、図８の各信号の例を示したタイミングチャートであり、図１１を参照しながら図８の基準電圧発生回路１１ａの動作について説明する。
分周回路５０は、三角波発生回路１３から出力されたクロック信号ＣＬＫ１を１／１２８に分周して分周クロック信号ＭＣＬＫ１を生成し出力する。また、ＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１がローレベルになると、制御回路２１から出力される制御信号ＳＭＯＤＥ１がハイレベルになり、ソフトスタート動作が開始される。ソフトスタート動作が開始されると、カウンタ回路５１により、入力された分周クロック信号ＭＣＬＫ１のパルス数のカウントを開始し、該カウント値を示す８ビットのカウントデータＣＴ１［７：０］を出力する。
【００４０】
データ変換回路５２は、図１０で示した波形テーブルを使用して波形データＳＯ１［７：０］を生成し出力する。具体的には、データ変換回路５２は、カウントデータＣＴ１［７：０］を図１０のアドレスとし、該アドレスに対応するコードを８ビットの波形データＳＯ１［７：０］として出力する。また、カウントデータＣＴ１［７：０］のアドレスが所定のデータ、例えば１００になると、制御回路２１は、制御信号ＳＭＯＤＥ１をローレベルにしてソフトスタート動作が終了する。
【００４１】
ソフトスタート動作が終了すると、カウンタ回路５１の動作が停止し、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、入力された波形データＳＯ１［７：０］をそのままデジタルデータＬＯ１［７：０］として出力する。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルになると、そのときに入力された波形データＳＯ１［７：０］を保持し、デジタルデータＬＯ１［７：０］として出力する。デジタルデータＬＯ１［７：０］はＤＡコンバータ２３に入力され、ＤＡコンバータ２３は、入力されたデジタルデータＬＯ１［７：０］をＤＡ変換して基準電圧ＶＲＥＦ１として出力する。
なお、図８の基準電圧発生回路は一例であり、ラッチ回路２２をなくして、データ変換回路５２から出力された波形データＳＯ１［７：０］を直接ＤＡコンバータ２３に入力するようにしてもよい。この場合、カウンタ回路５１は、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき出力したカウントデータを保持して出力するようにすればよい。
【００４２】
このように、本第２の実施の形態におけるスイッチング電源回路は、前記第１の実施の形態と同様の効果を得ることができると共に、分周回路５０の分周比を調整することにより、基準電圧ＶＲＥＦ１の立ち上がり時間の調整を行うことができる。
【００４３】
第３の実施の形態．
図１２は、本発明の第３の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。なお、本発明の第３の実施の形態におけるスイッチング電源回路の回路例を示した図は、図１の基準電圧発生回路１１の符号を１１ｂにする以外は図１と同じであるので省略する。また、図１２では、図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図２との相違点のみ説明する。
図１２における図２との相違点は、図２の制御回路２１を制御回路２１ｂにし、乗算回路９１及び最大出力コードレジスタ９２を追加したことにあり、これに伴って、図２の基準電圧発生回路１１を基準電圧発生回路１１ｂにした。
【００４４】
図１２において、基準電圧発生回路１１ｂは、波形生成回路２０と、リセット解除後の波形生成回路２０の動作を制御する制御回路２１ｂと、乗算回路９１と、最大出力コードレジスタ９２と、乗算回路９１から出力されたデータを保持するラッチ回路２２と、ＤＡコンバータ２３とを備えている。なお、制御回路２１ｂは制御回路部を、乗算回路９１は乗算回路部を、最大出力コードレジスタ９２は最大出力コード格納部をそれぞれなす。
制御回路２１ｂは、三角波発生回路１３から出力されたクロック信号ＣＬＫ１とＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１に応じた制御信号ＳＭＯＤＥ１を出力し、外部から入力された信号ＶＳＥＬ１に応じて最大出力コードを設定するための信号ＳＥＬＭＡＸ１を最大出力コードレジスタ９２に出力する。
【００４５】
乗算回路９１は、波形生成回路２０から出力された波形データＳＯ１［７：０］と、最大出力コードレジスタ９２から入力された最大出力コードＭＡＸ１［７：０］との乗算を行い、該乗算結果を示すデータの上位８ビットからなるデジタルデータＭＯ１［１５：８］を出力する。ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、入力されたデジタルデータＭＯ１［１５：８］をそのままデジタルデータＬＯ１［７：０］として出力する。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき入力されたデジタルデータＭＯ１［１５：８］を保持して、デジタルデータＬＯ１［７：０］として出力する。
【００４６】
このような構成において、リセット信号ＲＥＳＥＴ１がローレベルになると、制御回路２１ｂは制御信号ＳＭＯＤＥ１をハイレベルにしてソフトスタート動作を開始させ、波形生成回路２０は動作を開始する。また、波形生成回路２０から出力された波形データＳＯ１［７：０］が所定のデータを示すと、制御回路２１ｂは、制御信号ＳＭＯＤＥ１をローレベルにしてソフトスタート動作を停止させる。制御回路２１ｂは、入力された信号ＶＳＥＬ１に応じた最大出力コードを設定するための信号ＳＥＬＭＡＸ１を最大出力コードレジスタ９２に出力する。
【００４７】
例えば、制御回路２１ｂは、信号ＶＳＥＬ１がローレベルのときに最大出力コードＭＡＸ１［７：０］が１００を示すように、信号ＶＳＥＬ１がハイレベルのときに最大出力コードＭＡＸ１［７：０］が２００を示すように最大出力コードレジスタ９２に信号ＳＥＬＭＡＸ１を出力する。図１３は、信号ＶＳＥＬ１がローレベルのときの、波形データＳＯ１［７：０］に対するデジタルデータＭＯ１［１５：８］及びＬＯ１［７：０］を示しており、図１４は、信号ＶＳＥＬ１がハイレベルのときの、波形データＳＯ１［７：０］に対するデジタルデータＭＯ１［１５：８］及びＬＯ１［７：０］を示している。
【００４８】
ここで、図１２では、図２の回路構成に乗算回路９１と最大出力コードレジスタ９２を設けた場合を例にして示したが、図８の回路構成に乗算回路９１と最大出力コードレジスタ９２を設けるようにしてもよく、このようにした場合、図１２は図１５のようになる。なお、図１５では、図１２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１２との相違点のみ説明する。
【００４９】
図１５において、基準電圧発生回路１１ｂは、波形生成回路２０ａと、リセット解除後の波形生成回路２０ａの動作を制御する制御回路２１ｂと、乗算回路９１と、最大出力コードレジスタ９２と、乗算回路９１から出力されたデータを保持するラッチ回路２２と、ラッチ回路２２から出力されたデータをアナログ信号に変換して出力するＤＡコンバータ２３とを備えている。
制御回路２１ｂは、三角波発生回路１３から出力されたクロック信号ＣＬＫ１とＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１に応じた制御信号ＳＭＯＤＥ１を出力し、外部から入力された信号ＶＳＥＬ１に応じて最大出力コードを設定するための信号ＳＥＬＭＡＸ１を最大出力コードレジスタ９２に出力する。
【００５０】
乗算回路９１は、波形生成回路２０ａから出力された波形データＳＯ１［７：０］と、最大出力コードレジスタ９２から入力された最大出力コードＭＡＸ１［７：０］との乗算を行い、該乗算結果を示すデータの上位８ビットのデータを示したデジタルデータＭＯ１［１５：８］を出力する。ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、入力されたデジタルデータＭＯ１［１５：８］をそのままデジタルデータＬＯ１［７：０］として出力する。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき入力されたデジタルデータＭＯ１［１５：８］を保持して、デジタルデータＬＯ１［７：０］として出力する。
【００５１】
図１６は、信号ＶＳＥＬ１がローレベルのときの図１５の各信号を示したタイミングチャートであり、図１７は、信号ＶＳＥＬ１をハイレベルにしたときの図１５の各信号を示したタイミングチャートである。
図１６に示すように、乗算回路９１によって、波形データＳＯ１［７：０］に１００が乗算され、その結果１６ビットのデジタルデータＭＯ１［１５：０］が算出されており、デジタルデータＭＯ１［１５：０］の上位８ビットのデータを示したデジタルデータＭＯ１［１５：８］がラッチ回路２２に出力される。
【００５２】
ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、デジタルデータＭＯ１［１５：８］をそのままデジタルデータＬＯ１［７：０］として出力する。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルになると、そのときのデジタルデータＭＯ１［１５：８］を保持し、該データをデジタルデータＬＯ１［７：０］として出力する。デジタルデータＬＯ１［７：０］は、ＤＡコンバータ２３でＤＡ変換されて基準電圧ＶＲＥＦ１として出力される。基準電圧発生回路１１ｂは、信号ＶＳＥＬ１がハイレベルの場合も同様に図１７で示すような動作を行う。
【００５３】
なお、図１２及び図１５で示した回路構成は一例であり、最大出力コードレジスタ９２に１００と２００の２通りのデータを格納するようにしたが、外部から任意に最大出力コードレジスタ９２に格納されるデータの設定を行うことができるようにしてもよい。
【００５４】
このように、本第３の実施の形態におけるスイッチング電源回路は、前記第１の実施の形態と同様の効果を得ることができると共に、最大出力コードを設定できるようにしたことにより、基準電圧ＶＲＥＦ１の値、すなわち出力電圧Ｖｏｕｔ１の設定値を変えることができる。
【００５５】
第４の実施の形態．
図１８は、本発明の第４の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。なお、本発明の第４の実施の形態におけるスイッチング電源回路の回路例を示した図は、図１の基準電圧発生回路１１の符号を１１ｃにする以外は図１と同じであるので省略する。また、図１８では、図１２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１２との相違点のみ説明する。
図１８における図１２との相違点は、図１２の波形生成回路２０を波形生成回路２０ｃに、図１２の制御回路２１ｂを制御回路２１ｃにそれぞれし、最小出力コードレジスタ９３、減算回路９４及び加算回路９５を追加したことにあり、これに伴って、図１２の基準電圧発生回路１１ｂを基準電圧発生回路１１ｃにした。
【００５６】
図１８において、基準電圧発生回路１１ｃは、波形生成回路２０ｃと、制御回路２１ｃと、乗算回路９１と、最大出力コードレジスタ９２と、最小出力コードレジスタ９３と、減算回路９４と、加算回路９５と、ラッチ回路２２と、ＤＡコンバータ２３とを備えている。なお、波形生成回路２０ｃは波形生成回路部を、制御回路２１ｃは制御回路部を、最小出力コードレジスタ９３は最小出力コード格納部を、減算回路９４は減算回路部、加算回路９５は加算回路部をそれぞれなす。
【００５７】
制御回路２１ｃは、三角波発生回路１３から出力されたクロック信号ＣＬＫ１とＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１に応じた制御信号ＳＭＯＤＥ１を波形生成回路２０ｃ及びラッチ回路２２にそれぞれ出力する。また、制御回路２１ｃは、外部から入力された信号ＶＳＥＬ１に応じて、最大出力コードを設定するための信号ＳＥＬＭＡＸ１を最大出力コードレジスタ９２に出力すると共に、最小出力コードを設定するための信号ＳＥＬＭＩＮ１を最小出力コードレジスタ９３に出力する。更に、制御回路２１ｃは、外部から信号Ｈ／Ｌ１が入力されており、波形生成回路２０ｃの動作開始、セット、リセット、カウントアップ及びカウントダウンの制御を行う。
【００５８】
波形生成回路２０ｃは、クロック信号ＣＬＫ１と制御回路２１ｃによって制御され、波形データＳＯ１［７：０］を生成して出力する。減算回路９４は、最大出力コードレジスタ９２から出力された最大出力コードＭＡＸ１［７：０］から最小出力コードレジスタ９３から出力された最小出力コードＭＩＮ１［７：０］を減算してデジタルデータＤＯ１［７：０］を生成し出力する。乗算回路９１は、波形生成回路２０ｃから出力された波形データＳＯ１［７：０］と、減算回路９４から入力されたデジタルデータＤＯ１［７：０］との乗算を行い、該乗算結果を示すデータの上位８ビットからなるデジタルデータＭＯ１［１５：８］を出力する。
【００５９】
加算回路９５は、乗算回路９１から出力されたデジタルデータＭＯ１［１５：８］と最小出力コードレジスタ９４から出力された最小出力コードＭＩＮ１［７：０］との加算を行って８ビットのデジタルデータＡＯ１［７：０］を生成して出力する。ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間は、入力されたデジタルデータＡＯ１［７：０］をそのままデジタルデータＬＯ１［７：０］として出力し、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき入力されたデジタルデータＡＯ１［７：０］を保持して、デジタルデータＬＯ１［７：０］として出力する。ラッチ回路２２からのデジタルデータＬＯ１［７：０］は、ＤＡコンバータ２３でＤＡ変換され、基準電圧ＶＲＥＦ１として出力される。なお、図１８において、ラッチ回路２２をなくして、加算回路９５から出力されたデジタルデータＡＯ１［７：０］を、直接ＤＡコンバータ２３に入力するようにしてもよい。この場合、波形生成回路２０ｃは、制御信号ＳＭＯＤＥ１がローレベルになると、そのとき出力した波形データＳＯ１［７：０］を保持して出力するようにすればよい。
【００６０】
図１９は、図１８の波形生成回路２０ｃの回路例を示した図である。
図１９において、波形生成回路２０ｃは、クロック信号ＣＬＫ１を１／８、１／１６、１／３２、１／６４、１／１２８、１／２５６、１／５１２及び１／１０２４に分周した各分周クロック信号Ｓ（１／８）、Ｓ（１／１６）、Ｓ（１／３２）、Ｓ（１／６４）、Ｓ（１／１２８）、Ｓ（１／２５６）、Ｓ（１／５１２）及びＳ（１／１０２４）をそれぞれ生成して出力する分周回路１０１と、制御回路２１ｃから入力された信号ＣＫＳＥＬ１に応じて各分周クロック信号Ｓ（１／８）、Ｓ（１／１６）、Ｓ（１／３２）、Ｓ（１／６４）、Ｓ（１／１２８）、Ｓ（１／２５６）、Ｓ（１／５１２）及びＳ（１／１０２４）の組み合わせの切り換えを行うセレクタ１０２とを備えている。
【００６１】
更に、波形生成回路２０ｃは、信号ＣＫＳＥＬ１で選択された分周クロック信号Ｓ（１／５１２）又はＳ（１／１０２４）のクロックパルス数をカウントするカウンタ回路１０３と、カウンタ回路１０３から出力された信号によりセレクタ１０２から出力された各分周クロック信号を選択するための選択信号Ｓ０〜Ｓ１１を生成して出力するデコーダ回路１０４と、デコーダ回路１０４からの各選択信号Ｓ０〜Ｓ１１と、セレクタ１０２から出力された各分周クロック信号とをＡＮＤ回路とＯＲ回路によって組み合わせる組み合わせ回路１０５と、組み合わせ回路１０５から出力された信号を、制御信号ＳＭＯＤＥ１がハイレベルのときのみ出力するＡＮＤ回路１０６と、ＡＮＤ回路１０６の出力信号のパルス数をカウントし８ビットの波形データＳＯ１［７：０］に変換して出力するコードカウンタ回路１０７とを備えている。
【００６２】
なお、分周回路１０１及びセレクタ１０２は分周回路部を、カウンタ回路１０３はカウンタ回路部を、デコーダ回路１０４は選択回路部を、組み合わせ回路１０５及びＡＮＤ回路１０６は組み合わせ回路部を、コードカウンタ回路１０７はカードカウンタ回路部をそれぞれなす。
【００６３】
このような構成において、リセット信号ＲＥＳＥＴ１がハイレベルに立ち上がる立ち上がりエッジをトリガーにして、信号ＣＫＳＥＬ１、信号ＲＥＳ１及びアップダウン信号ＵＰ／ＤＮはそれぞれハイレベルになる。また、セレクタ１０２は、信号ＣＫＳＥＬ１がハイレベルのとき分周クロック信号Ｓ（１／１０２４）を選択して出力し、信号ＣＫＳＥＬ１がローレベルのとき分周クロック信号Ｓ（１／５１２）を選択して出力する。また、信号ＲＥＳ１がハイレベルのときコードカウンタ回路１０７はリセットされ、コードカウンタ回路１０７は、アップダウン信号ＵＰ／ＤＮ１がハイレベルのときカウントアップを行い、アップダウン信号ＵＰ／ＤＮ１がローレベルのときカウントダウンを行う。
【００６４】
リセット信号ＲＥＳＥＴ１がローレベルになると、制御回路２１ｃによって制御信号ＳＭＯＤＥ１がハイレベルになりソフトスタート動作が開始され、波形生成回路２１ｃの動作が開始される。信号ＣＫＳＥＬ１がハイレベルになると、カウンタ回路１０３はクロック信号ＣＬＫ１を１０２４クロックごとにカウントし該カウント値を示す４ビットのデジタルデータをデコーダ回路１０４に出力する。デコーダ回路１０４は、カウンタ回路１０３から入力されたデジタルデータに応じて、選択信号Ｓ０〜Ｓ１１の１２区間を示す信号を出力し、セレクタ１０２から出力された分周クロック信号と組み合わせ回路１０５によって、該各区間におけるカウント周期が決められる。
【００６５】
具体的には、コードカウンタ回路１０７は、選択信号Ｓ０がハイレベルになると１／２５６の周期で、選択信号Ｓ１がハイレベルになると１／２５６の周期で、選択信号Ｓ２がハイレベルになると１／１２８の周期で、選択信号Ｓ３がハイレベルになると１／６４の周期で、選択信号Ｓ４がハイレベルになると１／３２の周期で、選択信号Ｓ５がハイレベルになると１／１６の周期で、選択信号Ｓ６がハイレベルになると１／１６の周期で、選択信号Ｓ７がハイレベルになると１／３２の周期で、選択信号Ｓ８がハイレベルになると１／６４の周期で、選択信号Ｓ９がハイレベルになると１／１２８の周期で、選択信号Ｓ１０がハイレベルになると１／２５６の周期で、選択信号Ｓ１１がハイレベルになると１／２５６の周期でそれぞれカウントする。
【００６６】
図２０は、信号ＶＳＥＬ１がハイレベルであるときの基準電圧発生回路１１ｃの動作例を示した図である。
コードカウンタ回路１０７は、アップダウン信号ＵＰ／ＤＮ１がハイレベルになると、カウントアップ動作を行い、図２０（ａ）に示すようなカウント値を示す８ビットの波形データＳＯ１［７：０］を出力する。また、制御回路２１ｃからの信号ＶＳＥＬ１がハイレベルになると、最大出力コードレジスタ９２の最大出力コードは２００に設定されると共に最小出力コードレジスタ９３の最小出力コードが１００に設定される。また、制御回路２１ｃからの信号ＶＳＥＬ１がローレベルになると、最大出力コードレジスタ９２の最大出力コードは１００に設定されると共に最小出力コードレジスタ９３の最小出力コードが０に設定される。ただし、ソフトスタート動作中は信号ＶＳＥＬ１の信号レベルに関係なく最小出力コードレジスタ９３の最小出力コードは０に設定される。
【００６７】
信号ＶＳＥＬ１がハイレベルのときは、最大出力コードＭＡＸ１［７：０］が２００を示し、ソフトスタート動作中は最小出力コードＭＩＮ１［７：０］は０を示している。また、減算回路９４で最大出力コードＭＡＸ１［７：０］から最小出力コードＭＩＮ１［７：０］が減算され、減算回路９４から出力されたデジタルデータＤＯ１［７：０］は２００を示している。また、波形生成回路２０ｃから出力された波形データＳＯ１［７：０］と、減算回路９４から出力された２００を示すデジタルデータＤＯ１［７：０］は乗算回路９１で乗算され、図２０（ｂ）に示すような１６ビットのデジタルデータＭＯ１［１５：０］が算出される。
【００６８】
算出されたデジタルデータＭＯ１［１５：０］の上位８ビットのデータである図２０（ｃ）に示すようなデジタルデータＭＯ１［１５：８］が出力される。乗算回路９１から出力されたデジタルデータＭＯ１［１５：８］と最小出力コードレジスタ９３から出力された最小出力コードＭＩＮ１［７：０］は、加算回路９５で加算され、図２０（ｄ）に示すようなデジタルデータＡＯ１［７：０］が出力される。ラッチ回路２２は、制御信号ＳＭＯＤＥ１がハイレベルである間、デジタルデータＡＯ１［７：０］をそのままデジタルデータＬＯ１［７：０］として出力する。制御信号ＳＭＯＤＥ１がローレベルになると、ラッチ回路２２は、そのときのデジタルデータＡＯ１［７：０］を保持し、デジタルデータＬＯ１［７：０］として出力する。デジタルデータＬＯ１［７：０］は、ＤＡコンバータ２３でＤＡ変換されて基準電圧ＶＲＥＦ１として出力される。
【００６９】
また、波形生成回路２０ｃから出力された波形データＳＯ１［７：０］が２５５になると、制御回路２１ｃは制御信号ＳＭＯＤＥ１をローレベルにして、ソフトスタート動作が終了する。ソフトスタート動作が終了すると、信号ＣＫＳＥＬ１がローレベルになり、カウンタ回路１０３に入力される分周クロック信号は、セレクタ１０２によって分周クロック信号Ｓ（１／１０２４）から分周クロック信号Ｓ（１／５１２）に切り換えられる。また、組み合わせ回路１０５に入力される分周クロック信号は、セレクタ１０２によって切り換えられる。
【００７０】
このため、コードカウンタ回路１０７は、選択信号Ｓ０がハイレベルになると１／１２８の周期で、選択信号Ｓ１がハイレベルになると１／１２８の周期で、選択信号Ｓ２がハイレベルになると１／６４の周期で、選択信号Ｓ３がハイレベルになると１／３２の周期で、選択信号Ｓ４がハイレベルになると１／１６の周期で、選択信号Ｓ５がハイレベルになると１／８の周期で、選択信号Ｓ６がハイレベルになると１／８の周期で、選択信号Ｓ７がハイレベルになると１／１６の周期で、選択信号Ｓ８がハイレベルになると１／３２の周期で、選択信号Ｓ９がハイレベルになると１／６４の周期で、選択信号Ｓ１０がハイレベルになると１／１２８の周期で、選択信号Ｓ１１がハイレベルになると１／１２８の周期でそれぞれカウントする。
【００７１】
また、最小出力コードＭＩＮ１［７：０］は１００に切り換わり、これに伴って減算回路９４から出力されるデジタルデータＤＯ１［７：０］は１００になり、乗算回路９１で算出されるデジタルデータＭＯ１［１５：０］は５１０００から２５５００に切り換わり、デジタルデータＭＯ１［１５：８］は２００から１００に切り換わる。また、加算回路９５から出力されたデジタルデータＡＯ１［７：０］は、デジタルデータＭＯ１［１５：８］の１００に最小出力コードＭＩＮ１［７：０］の１００が加算されて２００になり、ソフトスタート動作開始後の値と同等になる。また、ラッチ回路２２は、制御信号ＳＭＯＤＥ１がローレベルのとき、デジタルデータＡＯ１［７：０］をそのまま保持して出力するため、デジタルデータＬＯ１［７：０］の変化はない。このような動作を行って、図２０（ｄ）に示すように、ソフトスタート動作開始後、ＤＡコンバータ２３に入力されるデジタルデータＬＯ１［７：０］は０から２００まで滑らかに立ち上がる。
【００７２】
次に、図２１は、信号ＶＳＥＬ１がハイレベルで、ソフトスタート動作が終了した後に出力電圧Ｖｏｕｔ１を変更した場合の動作例を示している。
外部からの信号Ｈ／Ｌ１がハイレベルからローレベルになると、制御回路２１ｃは、信号ＳＥＴ１をハイレベルに、アップダウン信号ＵＰ／ＤＮ１をローレベルに、制御信号ＳＭＯＤＥ１をハイレベルにそれぞれする。コードカウンタ回路１０７は、信号ＳＥＴ１がハイレベルになると、図２１（ａ）に示すように、波形データＳＯ１［７：０］を２５５にし、アップダウン信号ＵＰ／ＤＮ１がローレベルになると、ＡＮＤ回路１０６から入力された信号に応じてカウントダウンを開始する。コードカウンタ回路１０７は、波形データＳＯ１［７：０］が０になるまでカウントダウンし、波形データＳＯ１［７：０］が０になると、制御回路２１ｃは制御信号ＳＭＯＤＥ１をローレベルにして動作が終了する。
【００７３】
また、乗算回路９１、最大出力コードレジスタ９２、最小出力コードレジスタ９３、減算回路９４、加算回路９５、ラッチ回路２２及びＤＡコンバータ２３の動作はソフトスタート動作時と同様である。このようにすることにより、図２１（ｄ）に示したデジタルデータＡＯ１［７：０］と同じように、ＤＡコンバータ２３に入力されるデジタルデータＬＯ１［７：０］は２００から１００まで滑らかに変化する。
【００７４】
次に、図２２は、信号ＶＳＥＬ１がハイレベルのときに、信号Ｈ／Ｌ１がローレベルからハイレベルに変化した場合の動作例を示している。
信号Ｈ／Ｌ１がローレベルからハイレベルになると、制御回路２１ｃは、信号ＲＥＳ１、アップダウン信号ＵＰ／ＤＮ１及び制御信号ＳＭＯＤＥ１をそれぞれハイレベルにする。コードカウンタ回路１０７は、信号ＲＥＳ１がハイレベルになると、図２２（ａ）に示すように、波形データＳＯ１［７：０］を０にし、アップダウン信号ＵＰ／ＤＮ１がハイレベルになると、ＡＮＤ回路１０６から入力された信号に応じてカウントアップを開始する。コードカウンタ回路１０７は、波形データＳＯ１［７：０］が２５５になるまでカウントアップし、波形データＳＯ１［７：０］が２５５になると、制御回路２１ｃは、制御信号ＳＭＯＤＥ１をローレベルにして動作が終了する。
【００７５】
また、乗算回路９１、最大出力コードレジスタ９２、最小出力コードレジスタ９３、減算回路９４、加算回路９５、ラッチ回路２２及びＤＡコンバータ２３の各動作はソフトスタート時と同様である。このようにすることにより、図２２（ｄ）に示したデジタルデータＡＯ１［７：０］と同じように、ＤＡコンバータ２３に入力されるデジタルデータＬＯ１［７：０］は１００から２００まで滑らかに変化する。
なお、図１８及び図１９で示した回路構成は一例であり、最大出力コードレジスタ９２の最大出力コード、最小出力コードレジスタ９３の最小出力コード及び分周回路１０１における分周比は任意に設定することができる。
【００７６】
ここで、図１８では、図１２の回路構成に、最小出力コードレジスタ９３、減算回路９４及び加算回路９５を設けた場合を例にして示したが、図１５の回路構成に最小出力コードレジスタ９３、減算回路９４及び加算回路９５を設けるようにしてもよく、このようにした場合、図１８は図２３のようになる。なお、図２３では、図１８と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１８との相違点のみ説明する。
【００７７】
図２３において、基準電圧発生回路１１ｃは、波形生成回路２０ｃと、制御回路２１ｃと、乗算回路９１と、最大出力コードレジスタ９２と、最小出力コードレジスタ９３と、減算回路９４と、加算回路９５と、ラッチ回路２２と、ＤＡコンバータ２３とを備えている。また、波形生成回路２０ｃは、クロック信号ＣＬＫ１を分周する分周回路５０ｃと、分周回路５０ｃから出力された分周クロック信号ＭＣＬＫ１のパルス数をカウントし該カウント値を示すカウントデータＣＴ１［７：０］を出力するカウンタ回路５１ｃと、カウンタ回路５１ｃから出力されたカウントデータＣＴ１［７：０］を所定の方法でデータ変換して波形データＳＯ１［７：０］を生成し出力するデータ変換回路５２とを備えている。なお、分周回路５０ｃは分周回路部を、カウンタ回路５１ｃはカウンタ回路部をそれぞれなす。
【００７８】
制御回路２１ｃは、三角波発生回路１３から出力されたクロック信号ＣＬＫ１とＵＶＬＯ１０から出力されたリセット信号ＲＥＳＥＴ１に応じた制御信号ＳＭＯＤＥ１をカウンタ回路５１ｃ及びラッチ回路２２にそれぞれ出力する。また、制御回路２１ｃは、外部から信号Ｈ／Ｌ１が入力されており、分周回路５０ｃの分周比の制御を行うと共に、カウンタ回路５１ｃの動作開始、セット、リセット、カウントアップ及びカウントダウンの制御を行う。分周回路５０ｃは、制御回路２１ｃから入力される信号ＣＫＳＥＬ１に応じて、入力されたクロック信号ＣＬＫ１を１／６４又は１／１２８のいずれかの分周比で分周して分周クロック信号ＭＣＬＫ１として出力する。カウンタ回路５１ｃは、分周回路５０ｃから出力された分周クロック信号ＭＣＬＫ１のパルス数をカウントし該カウント値を示すカウントデータＣＴ１［７：０］を出力する。データ変換回路５２は、カウンタ回路５１ｃから出力されたカウントデータＣＴ１［７：０］をデータ変換して波形データＳＯ１［７：０］を生成し乗算回路９１に出力する。
【００７９】
このような構成において、図２４は、図２３の基準電圧発生回路１１ｃの動作例を示したタイミングチャートであり、図２４では信号ＶＳＥＬ１がハイレベルのときのソフトスタート動作例を示している。
図２４において、リセット信号ＲＥＳＥＴ１がハイレベルに立ち上がる立ち上がりエッジをトリガーにして、信号ＣＫＳＥＬ１、信号ＲＥＳ１及びアップダウン信号ＵＰ／ＤＮ１はそれぞれハイレベルになる。分周回路５０ｃは、信号ＣＫＳＥＬ１がハイレベルのときは１／１２８の分周比で分周を行い、信号ＣＫＳＥＬ１がローレベルのときは１／６４の分周比で分周を行う。また、カウンタ回路５１ｃは、信号ＲＥＳ１がハイレベルになるとリセットされ、アップダウン信号ＵＰ／ＤＮ１がハイレベルになるとカウントアップを行い、アップダウン信号ＵＰ／ＤＮ１がローレベルになるとカウントダウンを行う。
【００８０】
リセット信号ＲＥＳＥＴ１がローレベルになると、制御回路２１ｃは、制御信号ＳＭＯＤＥ１をハイレベルにしてソフトスタート動作を開始させ、カウンタ回路５１ｃに対して、分周回路５０ｃでクロック信号ＣＬＫ１を１／１２８に分周された分周クロック信号ＭＣＬＫ１に応じたカウントアップ動作を開始させる。カウンタ回路５１ｃから出力されるカウントデータＣＴ１［７：０］は、データ変換回路５２に入力され、データ変換回路５２は、図８の場合と同様にして波形データＳＯ１［７：０］を生成して乗算回路９１に出力する。
カウンタ回路５１ｃから出力されたカウントデータＣＴ１［７：０］が１００になると、制御回路２１ｃは制御信号ＳＭＯＤＥ１及び信号ＣＫＳＥＬ１をそれぞれローレベルにしてソフトスタート動作が終了する。信号ＣＫＳＥＬ１がローレベルになると、分周回路５０ｃは、クロック信号ＣＬＫ１を１／６４の分周比で分周して分周クロック信号ＭＣＬＫ１として出力する。その他の動作は図１８の場合と同様であるのでその説明を省略する。
【００８１】
図２５は、信号ＶＳＥＬ１がハイレベルのときに、ソフトスタート動作が終了した後に、出力電圧Ｖｏｕｔ１の設定値を変更した際の動作例を示している。
信号Ｈ／Ｌ１がハイレベルからローレベルになると、制御回路２１ｃは、信号ＳＥＴ１をハイレベルに、アップダウン信号ＵＰ／ＤＮ１をローレベルに、制御信号ＳＭＯＤＥ１をハイレベルにそれぞれする。カウンタ回路５１ｃは、信号ＳＥＴ１がハイレベルになると、カウントデータＣＴ１［７：０］を１００に設定し、制御信号ＳＭＯＤＥ１がハイレベルになると、分周回路５０ｃによってクロック信号ＣＬＫ１を１／６４に分周されて生成された分周クロック信号ＭＣＬＫ１に対するカウント動作を始め、アップダウン信号ＵＰ／ＤＮ１がローレベルになることによりカウントダウン動作を行う。
【００８２】
カウンタ回路５１ｃは、カウントデータＣＴ１［７：０］が０になるまでカウントダウンを行い、カウントデータＣＴ１［７：０］が０になると、制御回路２１ｃは、制御信号ＳＭＯＤＥ１をローレベルにして出力電圧変更動作が終了する。その他の動作は、ソフトスタート動作時と同様であり、図２５で示すように、ＤＡコンバータ２３に入力されるデジタルデータＬＯ１［７：０］は２００から１００まで滑らかに変化する。
【００８３】
次に、図２６は、信号ＶＳＥＬ１がハイレベルのときに、信号Ｈ／Ｌ１がローレベルからハイレベルになった際の動作例を示している。
信号Ｈ／Ｌ１がローレベルからハイレベルになると、制御回路２１ｃは、信号ＲＥＳ１、アップダウン信号ＵＰ／ＤＮ１及び制御信号ＳＭＯＤＥ１をそれぞれハイレベルにする。カウンタ回路５１ｃは、信号ＲＥＳ１がハイレベルになると、カウントデータＣＴ１［７：０］を０にリセットし、制御信号ＳＭＯＤＥ１がハイレベルになると、分周回路５０ｃでクロック信号ＣＬＫ１を１／６４に分周して生成された分周クロック信号ＭＣＬＫ１に対するカウント動作を始め、アップダウン信号ＵＰ／ＤＮ１がハイレベルであることからカウントアップ動作を行う。
【００８４】
カウンタ回路５１ｃは、カウントデータＣＴ１［７：０］が１００になるまでカウントアップし、カウントデータＣＴ１［７：０］が１００になると、制御回路２１ｃは、制御信号ＳＭＯＤＥ１をローレベルにして出力電圧変更動作が終了する。その他の動作は、ソフトスタート動作時と同様であり、図２６で示すように、ＤＡコンバータ２３に入力されるデジタルデータＬＯ１［７：０］は１００から２００まで滑らかに変化する。
なお、図２３で示した回路構成は一例であり、最大出力コードレジスタ９２の最大出力コード、最小出力コードレジスタ９３の最小出力コード及び分周回路５０ｃにおける分周比は任意に設定することができる。
【００８５】
このように、本第４の実施の形態におけるスイッチング電源回路は、前記第３の実施の形態と同様の効果を得ることができると共に、出力電圧Ｖｏｕｔ１が設定値まで立ち上がった後、出力電圧Ｖｏｕｔ１の設定値を変える場合に、出力電圧立ち上げ時と同じ波形生成回路を使用することができるため、出力電圧変更時に発生するオーバーシュート及びアンダーシュートを低減させることができ、回路の削減を図ることができる。更に、最大出力コード、最小出力コード及び分周回路による分周比を自由に変更することができ、他の回路への流用を容易に行うことができる。また、出力電圧を早く変動させつつ、出力電圧変動時に発生するノイズを最小限に抑えることができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施の形態におけるスイッチング電源回路の回路例を示した図である。
【図２】図１の基準電圧発生回路１１の回路構成例を示したブロック図である。
【図３】図２の波形生成回路２０の回路例を示した図である。
【図４】図３の波形生成回路２０の動作例を示したタイミングチャートである。
【図５】基準電圧ＶＥＲＦ１の波形例を示した図である。
【図６】コンデンサＣ１１に流れる電流の波形例を示した図である。
【図７】高調波ノイズの例を示したスペクトラム波形図である。
【図８】本発明の第２の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。
【図９】三角関数式による基準電圧ＶＲＥＦ１の波形生成例を示した図である。
【図１０】波形テーブルの例を示した図である。
【図１１】図８の基準電圧発生回路１１ａの動作例を示したタイミングチャートである。
【図１２】本発明の第３の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。
【図１３】図１２の基準電圧発生回路１１ｂの動作例を示した図である。
【図１４】図１２の基準電圧発生回路１１ｂの他の動作例を示した図である。
【図１５】本発明の第３の実施の形態におけるスイッチング電源回路の波形生成回路の他の回路構成例を示したブロック図である。
【図１６】図１５の基準電圧発生回路１１ｂの動作例を示したタイミングチャートである。
【図１７】図１５の基準電圧発生回路１１ｂの他の動作例を示したタイミングチャートである。
【図１８】本発明の第４の実施の形態におけるスイッチング電源回路の波形生成回路の回路構成例を示したブロック図である。
【図１９】図１８の波形生成回路２０ｃの回路例を示した図である。
【図２０】図１８の基準電圧発生回路１１ｃの動作を示した図である。
【図２１】図１８の基準電圧発生回路１１ｃの他の動作を示した図である。
【図２２】図１８の基準電圧発生回路１１ｃの他の動作を示した図である。
【図２３】本発明の第４の実施の形態におけるスイッチング電源回路の波形生成回路の他の回路構成例を示したブロック図である。
【図２４】図２３の基準電圧発生回路１１ｃの動作例を示したタイミングチャートである。
【図２５】図２３の基準電圧発生回路１１ｃの他の動作例を示したタイミングチャートである。
【図２６】図２３の基準電圧発生回路１１ｃの他の動作例を示したタイミングチャートである。
【図２７】スイッチング電源回路の従来例を示した図である。
【図２８】図２７の基準電圧ＶＲＥＦ２４と出力電圧Ｖｏｕｔ２４の例を示した図である。
【図２９】図２７の基準電圧ＶＲＥＦ２４と出力電圧Ｖｏｕｔ２４の他の例を示した図である。
【図３０】図２７のコンデンサＣ２４１に流れる突入電流の例を示した図である。
【図３１】従来の高調波ノイズの例を示したスペクトラム波形図である。
【符号の説明】
【００８７】
１ スイッチング電源回路
１０ ＵＶＬＯ
１１，１１ａ，１１ｂ，１１ｃ 基準電圧発生回路
１２ 誤差増幅回路
１３ 三角波発生回路
１４ 比較回路
１５ スイッチ回路
１６ 分圧抵抗回路
１７ 負荷
２０，２０ａ，２０ｃ 波形生成回路
２１，２１ｂ，２１ｃ 制御回路
２２ ラッチ回路
２３ ＤＡコンバータ
３１，５１，５１ｃ，１０３ カウンタ回路
３２，５０，５０ｃ，１０１ 分周回路
３３，１０４ デコーダ回路
３４，１０５ 組み合わせ回路
３５，１０６ ＡＮＤ回路
３６，１０７ コードカウンタ回路
５２ データ変換回路
９１ 乗算回路
９２ 最大出力コードレジスタ
９３ 最小出力コードレジスタ
９４ 減算回路
９５ 加算回路
１０２ セレクタ
Ｄ１１ 整流ダイオード
Ｌ１１ コイル
Ｃ１１ コンデンサ
【特許請求の範囲】
【請求項１】
スイッチ回路のスイッチングによって、入力端子に入力された入力電圧による充電が行われるコイルを備え、
出力端子から出力された出力電圧に比例した比例電圧と、設定された基準電圧との差電圧を増幅して得られた誤差電圧に応じて前記スイッチ回路のスイッチング制御を行うことにより、前記入力電圧を、設定した電圧に変換して前記出力端子から出力するスイッチング電源回路において、
起動時に電圧上昇速度を自動的に制御するソフトスタート機能を備え、設定された電圧値の前記基準電圧を生成して出力する基準電圧発生回路を備え、
該基準電圧発生回路は、起動時に、該起動してから第１所定時間内における前記基準電圧の電圧上昇速度と、前記基準電圧が設定値になる前の第２所定時間内における前記基準電圧の電圧上昇速度が、他の中間時間内における前記基準電圧の電圧上昇速度よりも小さくなるように前記基準電圧を生成して出力することを特徴とするスイッチング電源回路。
【請求項２】
前記基準電圧発生回路は、起動時に、電圧上昇波形がＳＩＮ波形をなすように前記基準電圧を上昇させることを特徴とする請求項１記載のスイッチング電源回路。
【請求項３】
前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
該波形生成回路部から出力された前記波形データをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力する制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項１又は２記載のスイッチング電源回路。
【請求項４】
前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号ＳＥＬＭＡＸ１に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
前記波形生成回路部から出力された前記波形データに、該最大出力コード格納部から出力された最大出力コードを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力し、前記最大出力コード格納部に対して、外部から入力された信号ＶＳＥＬ１に応じた最大出力コードを出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項１又は２記載のスイッチング電源回路。
【請求項５】
前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号ＳＥＬＭＡＸ１に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
複数の異なる最小出力コードが格納され、入力された信号ＳＥＬＭＩＮ１に応じて選択した該最小出力コードを出力する最小出力コード格納部と、
前記最大出力コード格納部から出力された最大出力コードから、前記最小出力コード格納部から出力された最小出力コードを減算して出力する減算回路部と、
前記波形生成回路部から出力された前記波形データに、該減算回路部から出力されたデータを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータに、前記最小出力コード格納部から出力された最小出力コードを加算して出力する加算回路部と、
該加算回路部から出力されたデータをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力し、前記最大出力コード格納部及び最小出力コード回路部に対して、外部から入力された信号ＶＳＥＬ１に応じた最大出力コード及び最小出力コードをそれぞれ出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項１又は２記載のスイッチング電源回路。
【請求項６】
前記波形生成回路部は、
前記クロック信号ＣＬＫ１を所定の複数の分周比で分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号ＣＬＫ１のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか１つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか１つを選択し、前記制御回路部からの所定の制御信号ＳＭＯＤＥ１が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項３又は４記載のスイッチング電源回路。
【請求項７】
前記波形生成回路部は、
前記クロック信号ＣＬＫ１を所定の分周比で分周して分周クロック信号として出力する分周回路部と、
前記制御回路部から前記所定の制御信号ＳＭＯＤＥ１が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項３又は４記載のスイッチング電源回路。
【請求項８】
前記波形生成回路部は、
前記制御回路部からの選択信号ＣＫＳＥＬ１に応じて、第１の組み合わせの所定の複数の分周比又は第２の組み合わせの所定の複数の分周比で前記クロック信号ＣＬＫ１をそれぞれ分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号ＣＬＫ１のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか１つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか１つを選択し、前記制御回路部から所定の制御信号ＳＭＯＤＥ１が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された前記分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項５記載のスイッチング電源回路。
【請求項９】
前記波形生成回路部は、
前記クロック信号ＣＬＫ１を、前記制御回路部から入力された信号ＣＫＳＥＬ１に応じた分周比で分周して出力する分周回路部と、
前記制御回路部から前記所定の制御信号ＳＭＯＤＥ１が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力された前記データを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項５記載のスイッチング電源回路。
【請求項１０】
前記データ変換回路部は、所定の変換テーブルを使用して前記データ変換を行うことを特徴とする請求項７又は９記載のスイッチング電源回路。
【請求項１】
スイッチ回路のスイッチングによって、入力端子に入力された入力電圧による充電が行われるコイルを備え、
出力端子から出力された出力電圧に比例した比例電圧と、設定された基準電圧との差電圧を増幅して得られた誤差電圧に応じて前記スイッチ回路のスイッチング制御を行うことにより、前記入力電圧を、設定した電圧に変換して前記出力端子から出力するスイッチング電源回路において、
起動時に電圧上昇速度を自動的に制御するソフトスタート機能を備え、設定された電圧値の前記基準電圧を生成して出力する基準電圧発生回路を備え、
該基準電圧発生回路は、起動時に、該起動してから第１所定時間内における前記基準電圧の電圧上昇速度と、前記基準電圧が設定値になる前の第２所定時間内における前記基準電圧の電圧上昇速度が、他の中間時間内における前記基準電圧の電圧上昇速度よりも小さくなるように前記基準電圧を生成して出力することを特徴とするスイッチング電源回路。
【請求項２】
前記基準電圧発生回路は、起動時に、電圧上昇波形がＳＩＮ波形をなすように前記基準電圧を上昇させることを特徴とする請求項１記載のスイッチング電源回路。
【請求項３】
前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
該波形生成回路部から出力された前記波形データをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力する制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項１又は２記載のスイッチング電源回路。
【請求項４】
前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号ＳＥＬＭＡＸ１に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
前記波形生成回路部から出力された前記波形データに、該最大出力コード格納部から出力された最大出力コードを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力し、前記最大出力コード格納部に対して、外部から入力された信号ＶＳＥＬ１に応じた最大出力コードを出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項１又は２記載のスイッチング電源回路。
【請求項５】
前記基準電圧発生回路は、
所定の制御信号ＳＭＯＤＥ１が入力されると、所定のクロック信号ＣＬＫ１から前記基準電圧のような波形をなすように時間と共に変化するデジタルデータからなる波形データを生成して出力する波形生成回路部と、
複数の異なる最大出力コードが格納され、入力された信号ＳＥＬＭＡＸ１に応じて選択した該最大出力コードを出力する最大出力コード格納部と、
複数の異なる最小出力コードが格納され、入力された信号ＳＥＬＭＩＮ１に応じて選択した該最小出力コードを出力する最小出力コード格納部と、
前記最大出力コード格納部から出力された最大出力コードから、前記最小出力コード格納部から出力された最小出力コードを減算して出力する減算回路部と、
前記波形生成回路部から出力された前記波形データに、該減算回路部から出力されたデータを乗算して出力する乗算回路部と、
該乗算回路部から出力されたデータに、前記最小出力コード格納部から出力された最小出力コードを加算して出力する加算回路部と、
該加算回路部から出力されたデータをＤＡ変換して前記基準電圧を生成し出力するＤＡ変換回路部と、
外部から所定の信号ＲＥＳＥＴ１が入力されると、前記所定の制御信号ＳＭＯＤＥ１を前記波形生成回路部に出力し、前記最大出力コード格納部及び最小出力コード回路部に対して、外部から入力された信号ＶＳＥＬ１に応じた最大出力コード及び最小出力コードをそれぞれ出力させる制御回路部と、
を備え、
前記制御回路部は、前記波形生成回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項１又は２記載のスイッチング電源回路。
【請求項６】
前記波形生成回路部は、
前記クロック信号ＣＬＫ１を所定の複数の分周比で分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号ＣＬＫ１のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか１つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか１つを選択し、前記制御回路部からの所定の制御信号ＳＭＯＤＥ１が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項３又は４記載のスイッチング電源回路。
【請求項７】
前記波形生成回路部は、
前記クロック信号ＣＬＫ１を所定の分周比で分周して分周クロック信号として出力する分周回路部と、
前記制御回路部から前記所定の制御信号ＳＭＯＤＥ１が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項３又は４記載のスイッチング電源回路。
【請求項８】
前記波形生成回路部は、
前記制御回路部からの選択信号ＣＫＳＥＬ１に応じて、第１の組み合わせの所定の複数の分周比又は第２の組み合わせの所定の複数の分周比で前記クロック信号ＣＬＫ１をそれぞれ分周して複数の分周クロック信号を生成し出力する分周回路部と、
一定の周期で前記クロック信号ＣＬＫ１のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力されたデータに応じて、前記各分周クロック信号のいずれか１つを選択するための選択信号を生成して出力する選択回路部と、
該選択回路部から出力された選択信号に応じて、前記分周回路部から出力された各分周クロック信号のいずれか１つを選択し、前記制御回路部から所定の制御信号ＳＭＯＤＥ１が入力されると、該選択した分周クロック信号を出力する組み合わせ回路部と、
該組み合わせ回路部から出力された前記分周クロック信号のクロックパルス数のカウントを行い、該カウント値を示すデータを前記波形データとして出力するコードカウンタ回路部と、
を備え、
前記制御回路部は、前記コードカウンタ回路部から出力された波形データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項５記載のスイッチング電源回路。
【請求項９】
前記波形生成回路部は、
前記クロック信号ＣＬＫ１を、前記制御回路部から入力された信号ＣＫＳＥＬ１に応じた分周比で分周して出力する分周回路部と、
前記制御回路部から前記所定の制御信号ＳＭＯＤＥ１が入力されると、該分周回路部から出力された分周クロック信号のクロックパルス数をカウントし、該カウント値を示すデータを出力するカウンタ回路部と、
該カウンタ回路部から出力された前記データを、所定の方法でデータ変換して前記波形データとして出力するデータ変換回路部と、
を備え、
前記制御回路部は、前記カウンタ回路部から出力された前記データが所定のデータになると、前記所定の制御信号ＳＭＯＤＥ１の出力を停止することを特徴とする請求項５記載のスイッチング電源回路。
【請求項１０】
前記データ変換回路部は、所定の変換テーブルを使用して前記データ変換を行うことを特徴とする請求項７又は９記載のスイッチング電源回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１０−２８９５１（Ｐ２０１０−２８９５１Ａ）
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００８−１８５９５４（Ｐ２００８−１８５９５４）
【出願日】平成２０年７月１７日（２００８．７．１７）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成２０年７月１７日（２００８．７．１７）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
[ Back to top ]