セキュリティチップ、セキュリティカード及び暗号化処理方法
【課題】発明の課題を簡潔に記載
【解決手段】スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなり乱数を発生する乱数発生部と、スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されているメモリ部と、前記乱数発生部に対し前記書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部と、を備える。
【解決手段】スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなり乱数を発生する乱数発生部と、スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されているメモリ部と、前記乱数発生部に対し前記書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁性体等の抵抗変化を有する記憶素子を利用した乱数発生器を備えるセキュリティチップ、セキュリティカード、及び暗号化処理方法に関する。
【背景技術】
【０００２】
暗号処理機能付きシステムＬＳＩ（Large Scale Integration）では、暗号処理用プロセッサ、メモリ及び乱数発生器が搭載されており、メモリと暗号化処理用プロセッサとの通信部分から情報を不正取得される恐れがあるため、これらについてワンチップ化を行っているものが多い。このようなセキュリティ用のシステムＬＳＩチップに搭載されている物理的乱数発生部には、熱雑音型やリングオシレータ型の乱数発生方法が用いられることが多い。これらは必要な回路面積も大きいため微細化が難しい。さらに、熱雑音やリングオシレータを用いるような従来型の乱数発生器は、非常に低速な上、例えば熱雑音型の乱数発生器では発生した信号をアンプで増幅させて用いるので雑音に弱いなど、メモリなどとの混載用途としては様々な設計上の制限が存在している。また、リングオシレタータ型は純粋な物理乱数発生器ではないのでセキュリティの面で純粋な物理乱数発生器に劣ってしまう（例えば、非特許文献１参照）。
【０００３】
乱数発生器単体では、最近スピン偏極電流を磁性体に注入することで生じるスピン注入磁化反転現象を用いた物理的乱数発生器が特許文献１において提案されている。この乱数発生器は、非特許文献２に示されるように、スピン注入磁化反転現象による電子スピンの反転確率が、注入電流に依存して変化することを利用しており、まず高い確率で記憶素子を高抵抗もしくは低抵抗に設定できるような電流を素子に流して抵抗を固定する（リセット）。その後、電子スピンの反転確率を１／２に調整した電流で書込み（ライト）を行い、最後にセンスアンプで読み出す（リード）ことによって真性乱数を発生させることができる。
【０００４】
このリセット→ライト→リードを繰り返すことによって、繰り返し真性乱数を発生させるのだが、電子スピンの挙動は非常に高速なため、非常に高速（例えば１ｎｓ〜１００ｎｓ）なリセット及びライトが行える。それゆえ、非特許文献３に記載されているように高抵抗と低抵抗の抵抗差が大きくなるＭｇＯを磁気抵抗効果素子のトンネルバリアに用いることにより、センスアンプでの読み出しも容易かつ高速にできるようになる。また、熱雑音増幅型の乱数発生器に必要とされるような大規模な増幅回路は必要なくなり、回路規模が比較的小さくなる。
【０００５】
しかし、非特許文献２に記載された下記式１に示されるように、スピン注入磁化反転現象を使用した磁気抵抗効果素子への書込み確率は、温度や外部磁場により記録磁性層の磁化を通して影響を受けてしまうために、リセット電圧、ライト電圧、リファレンス電圧などが変化してしまう。
【０００６】
【数１】
本式において、Ｉｃは反転確率が１／２となるスピン注入電流、Ｈは印加磁界、Ｍｓは記録磁性層の飽和磁化であり温度依存性を持つ。
【０００７】
スピン注入磁化反転現象を乱数発生器に利用する使用する場合、反転確率が厳密に１／２となる動作点で駆動するようにすれば真性乱数が得られること、また、反転確率が１／２からずれた場合でも、連続した２ビットからの演算で１ビットの真性乱数を得られることが、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３１０４０３号公報
【非特許文献】
【０００９】
【非特許文献１】Alex Soohoo、“Communication systems design”、２００３年４月１日、インターネット＜URL:http://www.commsdesign.com/csdmag/sections/cover_story/showArticle.jhtml?articleID=16500987＞
【非特許文献２】J.Z.Sun, Physical Review B, Vol.62, p.570, 2000年
【非特許文献３】湯浅新治、福島章雄、久保田均、鈴木義茂、安藤功兒、APPLIED PHYSICS LETTERS Vol.89, p.043505, 2006年
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、前者の方法を採用した場合においても、すべてのチップに搭載される乱数発生素子に対して反転確率が１／２となる動作点のスピン注入電流（スピン偏極電流）を設定するためには複雑な制御回路が必要になるという問題がある。
【００１１】
従来の暗号機能付きシステムＬＳＩでは熱雑音型やリングオシレータ型などの乱数発生器を搭載している。それゆえ、回路規模が大きくなったり、乱数発生器以外の他の部分に影響を与えてしまったり、完全な物理乱数を発生できなかったりするなど使用する上での設計上の制約やセキュリティの問題が多く使いにくいものだった。
【００１２】
本発明は、このような状況に鑑みてなされたものであり、簡素な構成で電子スピンの反転確率を１／２に制御しつつ、セキュリティチップ全体のチップ面積を小さくしながらセキュリティの向上を図れるようにするものである。
【課題を解決するための手段】
【００１３】
本発明の第１の側面のセキュリティチップは、スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなり乱数を発生する乱数発生部と、スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されるメモリ部と、前記乱数発生部に対し書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部と、を備えることを特徴とする。
【００１４】
また、本発明の第１の側面のセキュリティカードは、スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなる乱数発生部と、スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されるメモリ部と、前記乱数発生部に対し書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部と、前記乱数発生部、前記メモリ部及び前記暗号化・復号回路部とが設置される基板と、を備えることを特徴とする。
【００１５】
本発明に係る第１の側面の暗号化処理方法は、スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなり乱数を発生する乱数発生部と、スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されるメモリ部と、前記乱数発生部に対し書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部とを備えるセキュリティチップ搭載機器内の前記乱数発生部により真性乱数を発生させるステップと、前記真性乱数を前記セキュリティチップ内の前記メモリ部及びデータ転送先の機器内の前記メモリ部に保存するステップと、前記セキュリティチップ搭載機器は、前記メモリ部の真性乱数を用いて送りたいデータを暗号化し、データ転送先の機器に送信するステップと、前記データ転送先の機器は前記メモリ部に保存している前記真性乱数を用いてデータの復号を行うステップと、を含むことを特徴とする。
【００１６】
上記構成によれば、スピン注入磁化反転現象を用いたメモリ部に保存された乱数発生部の書込み確率が１／２となるライト電圧に関する情報に基づいて当該乱数発生部に対する書込みが行われるので、乱数発生素子ごとにばらつきがあったとしても容易に真性乱数が得られ、回路の簡素化及びセキュリティの向上が図れる。また、メモリ部と乱数発生部が同一積層構造のため必要なマスクの枚数を抑えられる。
【発明の効果】
【００１７】
本発明によれば、スピン注入磁化反転現象を用いたメモリ部に保存された乱数発生部の書込み確率が１／２となるライト電圧に関する情報に基づいて当該乱数発生部に対する書込みが行われるので、真性乱数が得られ、セキュリティが向上する。また、メモリ部と乱数発生部が同一積層構造のため製造工程の簡略化及び時間短縮並びにチップ面積の縮小が図れる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係るセキュリティチップの構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るセキュリティチップの具体的な構造を示すブロック図である。
【図３】本発明の第１の実施の形態に係るメモリセルアレイ及び乱数発生部を構成するＴＭＲ素子の断面模式図である。
【図４】本発明の第１の実施の形態に係る初期のチップ検査処理を示すフローチャートである。
【図５】本発明の第１の実施の形態に係る乱数発生処理を示すフローチャートである。
【図６】本発明の第１の実施の形態に係るセキュリティチップとホスト機器とのデータ通信（チップ内で暗号化、復号を実施）の説明に供する図である。
【図７】本発明の第１の実施の形態に係るセキュリティチップとホスト機器とのデータ通信（チップ内で暗号化、チップ外で復号を実施）の説明に供する図である。
【図８】本発明の第１の実施の形態に係るセキュリティチップ搭載機器とホスト機器との間でワンタイムパッドによる通信を行う場合の説明に供する図である。
【図９】本発明の第２の実施の形態に係るセキュリティカードを示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明を実施するための形態の例について、添付図面を参照しながら説明する。説明は下記項目の順に行う。
１．第１の実施の形態（スピン注入磁化反転現象を利用したメモリ部と乱数発生部を同一チップ内に構成した例）
１-１．応用例（データ通信：チップ内で暗号化及び復号を実施する例）
１-２．応用例（データ通信：チップ内で暗号化、チップ外で復号を実施する例）
１-３．応用例（データ通信：ワンタイムパッドによる例）
２．第２の実施の形態（セキュリティカードの例）
【００２０】
＜１．第１の実施の形態＞
［セキュリティチップの概要］
図１は、本発明の第１の実施の形態に係るセキュリティチップ（暗号処理機能付きシステムＬＳＩ）１０の構成を示すブロック図である。
セキュリティチップ１０は、図１に示されているように、メモリ部１、乱数発生部２、暗号化・復号部３を備え、これらが同一チップ内に構成されている。
【００２１】
メモリ部１及び乱数発生部２はともに巨大磁気抵抗効果素子（ＧＭＲ素子）もしくはトンネル磁気抵抗効果素子（ＴＭＲ素子）といった磁気抵抗効果素子を用いる。これらの素子は少なくとも記憶層及び磁化固定層の２層の磁性体層を有し、それらの磁性体層の間に絶縁層もしくは非磁性導体層が配置されている。この磁気抵抗効果素子に対し、おおむね垂直に電流を流すことによって、記憶層の磁化の向きを反転させ情報の書込みを行う。この際の磁化の反転確率は、流す電流の大きさに依存して変化するため、メモリ部１および乱数発生部２のリセットには、完全に書き込むことができるような大きさの電流を流し、乱数発生部２のライトには書込み確率が０．５になるような電流の大きさで書込みを行う。そして、１／２の確率で書き込まれた情報“０”又は“１”を読み出し、乱数の生成に利用する。なお、メモリ部１及び乱数発生部２に用いられている磁気抵抗効果素子の積層構造については後述する。
【００２２】
ここで、実際のセキュリティチップ１０の具体的な構造についてメモリ部１を中心に説明する。図２は、セキュリティチップ１０の具体的な構造を示すブロック図である。図２の例では、セキュリティチップ１０は、メモリセルアレイ１１、ＳＬ（ソースライン）側ライト回路１３、ＢＬ（ビットライン）側ライト回路１４、リファレンス電圧発生回路１５及びセンスアンプ１６から構成されている。また乱数発生部２がメモリセルアレイ１１に隣接もしくは内部にして配置されている。メモリ部１の近傍には暗号化・復号回路７が設けられている。なお、メモリセルアレイ１１と各部との通信を表す矢印は記載を省略するとともにメモリセルアレイ１１について詳細な動作説明は割愛する。
【００２３】
メモリセルアレイ１１は、磁気抵抗効果素子によって情報を保持する記憶素子がアレイ状に配置されてなるものである。ＳＬ側ライト回路１３は、図示しないソースラインに書込みのためのライト電圧を加えるものである。ＢＬ側ライト回路１４は、図示しないビットラインに書込みのためのライト電圧を加えるものである。リファレンス電圧発生回路１５は、所定の大きさのリファレンス電圧を発生させセンスアンプ１６に供給するものである。そして、センスアンプ１６は、ソースラインに接続され、メモリセルアレイ１１から読み出した電流を流すために必要なセンス電圧とリファレンス電圧発生回路１５からのリファレンス電圧を比べることで、メモリセルアレイ１１に書き込まれた情報を読み出すものである。なお、乱数発生部２は、磁気抵抗効果素子のセル数が少なくとも１以上であればよい。２以上あればフェイルセーフ構成となり、セキュリティチップの信頼性が向上する。
【００２４】
メモリ部１及び乱数発生部２に磁気抵抗効果素子を用いる上で、ＢＬ側ライト回路１４、ＳＬ側ライト回路１３、リファレンス電圧発生回路１５及びセンスアンプ１６は、乱数発生部２に必要な電圧を調整して書込み確率を０．５にするライト電圧発生回路（図示略）以外は共通のものを使用する。これにより、スピン注入磁化反転現象を用いた乱数発生部２とスピン注入磁化反転現象を用いない乱数発生器の混載のものと比較して、使用する回路を大幅に削減し、省スペース化を図れる。乱数発生に必要なパラメータであるライト電圧などは、メモリ部１に保存しておき、メモリ部１に保存したデータを参照した後に乱数を発生させる。
【００２５】
また、メモリセルアレイ１１と乱数発生部２の磁気抵抗効果素子は同じ磁気抵抗効果素子の構造である。そこで、メモリセルアレイ１１を除くロジック回路部分をシリコンウェハ上に作成した後、スパッタリング装置にて、メモリセルアレイ１１と乱数発生部２に使用する磁気抵抗効果素子の材料を成膜することにより、メモリセルアレイ１１と乱数発生部２を同時に形成する。それにより、製造工程の簡略化及び時間短縮が図れる。
【００２６】
また、乱数発生部２のライトとリセットの関係は対称な関係にある。すなわち、ライト動作がＳＬ側ライト回路１３を用いれば、リセット動作はＢＬ側ライト回路１４を用い、ライト動作がＢＬ側ライト回路１４を用いれば、リセット動作はＳＬ側ライト回路１３を用いることになる。また、情報の読出しには、巨大磁気抵抗効果もしくはトンネル磁気抵抗効果で２つの磁性層の磁化の向きにより抵抗が変化することを利用し、書込み電流よりも十分小さな電流を流すことによって、素子の抵抗を検出し、基準となる抵抗値を閾値（リファレンス電圧）として判別を行う。書込み及び読出し時に温度が変化する場合には、書込み電圧や読出しのリファレンス電圧が変化してしまうため、ＢＬ側ライト回路１４、ＳＬ側ライト回路１３及びリファレンス電圧発生回路１５は温度変化に追従できるような回路にしておく。
【００２７】
次に、本発明のメモリ部１及び乱数発生部２を構成する磁気抵抗効果素子の一例として、スピン注入磁化反転素子にＴＭＲ素子を適用した場合の、積層膜の断面模式図を図３に示す。ＴＭＲ素子全体の膜構成は、下地層／反強磁性体層／磁化固定層／トンネルバリア層／信号検出層（記録層）／キャップ層、の各層により構成されている。すなわち基板３０上に下地層２０，２１から順に反強磁性層２２、磁化固定層２３、トンネルバリア層２７、記録層２８、キャップ層２９を真空装置内で連続的に形成して作成した。
【００２８】
図３の例では、上下の磁性層が反強磁性的に結合した磁性層２４，２６と、その間に挟まれる導体層２５とで磁化固定層２３を構成しているが、単層の強磁性体も使用可能である。
【００２９】
磁化固定層２３を形成する磁性層２４，２６には、Ｆｅ，Ｎｉ，Ｃｏの１種もしくは２種以上からなる合金材料を用いることができる。またこれらの磁性層の合金に、ＮｂやＺｒなどの遷移金属元素、ＢやＣなどの軽元素、Ｇｄ，Ｔｂ，Ｙなどの希土類元素、ホイスラ合金としてＭｎ，Ａｌ，Ｃｒなどを含有させることもできる。さらにこれらの酸化物や窒化物も使用することができる。また磁化固定層２３に用いる導体層２５の材料としては、Ｒｕ，Ｃｕ，Ｒｈ，Ｃｒなどの磁性層間に反強磁性層間結合を生じる材料が使用できる。
【００３０】
記録層２８の強磁性体の材料としては、磁化固定層２３を形成する磁性層２４と同種のものが使用できる。例えば、Ｆｅ，Ｎｉ，Ｃｏの１種もしくは２種以上からなる合金材料、及び、これらの磁性合金に上記添加物を含む合金などが使用できる。
【００３１】
トンネルバリア層２７の材料としては、Ａｌ２Ｏ３，ＭｇＯ，ＨｆＯ，ＳｉＯ，ＳｉＯ２，ＳｉＮなどの材料や、これらの混合物を用いることができる。
【００３２】
反強磁性層２２の材料としては、ＰｔＭｎ，ＲｈＭｎ，ＲｕＭｎ，ＦｅＭｎ，ＩｒＭｎなどのＭｎ化合物などが使用できる。
【００３３】
下地層２０，２１とキャップ層２９の材料には特に制限がないが、一般的には、Ｔａ，Ｃｒ，Ｔｉ，Ｗ，Ａｌ，Ｃｕ，ＴｉＮ，ＣｕＮなどの金属や金属窒化物などが用いられる。
【００３４】
本実施の形態のメモリセルアレイ１１及び乱数発生部２は同じスピン注入磁化反転素子で構成されている。一例としてその膜構成はともに、下地層２０からキャップ層２９の順に例えばＴａ（３ｎｍ）／Ｃｕ（５０ｎｍ）／ＰｔＭｎ（２０ｎｍ）／ＣｏＦｅ（２ｎｍ）／Ｒｕ（０．８ｎｍ）／ＣｏＦｅＢ（４ｎｍ）／ＭｇＯ（０．９ｎｍ）／ＣｏＦｅＢ（２ｎｍ）／Ｔａ（５ｎｍ）とする。
【００３５】
メモリセルアレイ１１及び乱数発生部２の両者にはメモリ機能として使用するか乱数発生機能として使用するかの使い方の違いがあるだけである。すなわち、ライト動作の際、メモリ機能として使用する場合は電子スピンの反転確率を０又は１に調整した電圧で書き込みを行い、乱数発生機能として使用する場合は電子スピンの反転確率を１／２に調整した電圧で書き込みを行う。そして、メモリ機能の場合は書き込み時の０又は１の確率に応じた情報が読み出され、乱数発生機能の場合は書き込み時の１／２の確率でランダム（無作為・任意）に得られる情報を真性乱数（擬似乱数のたね）として利用する。
【００３６】
これらのスピン注入磁化反転素子の形状は、メモリセルアレイ１１が短軸８０ｎｍ、長軸２４０ｎｍの楕円形素子、乱数発生部２は短軸８０ｎｍ、長軸１６０ｎｍの楕円形素子にして、乱数発生部２はアスペクト比がメモリセルアレイ１１と比較して小さくなるように設定した。すなわち、図２の例ではセキュリティチップ１０上方から見たメモリセルアレイ１１及び乱数発生部２をともに矩形として記載しているが、実際には楕円形である。なお、乱数発生部２に乱数データを保存する場合には、メモリセルアレイ１１及び乱数発生部２ともに、例えば短軸８０ｎｍ、長軸２４０ｎｍのように同じ大きさ・アスペクト比の楕円形素子を用いることが好ましい。このようにした場合、アスペクト比が大きくなるため異方性が強くなり乱数発生部２の情報保持力が向上する。
【００３７】
このように、メモリセルアレイ１１と乱数発生部２は同じ積層構造で構成できるので、同一のマスクを用いて同時に形成することができる。したがって、製膜に必要なマスクを減らすことができ製造工程の簡略化及び時間短縮が図れる。
【００３８】
ここで、乱数発生前に実施される初期のチップ検査処理について、図４のフローチャートを参照して説明する。
まずセキュリティチップ１０の製造が完了（ステップＳ１）した後、１０３回から１０８回程度のリセットライトリード試験を行い、並列動作ビット分の書込み確率が１／２になるライト電圧を調べる（ステップＳ２）。そして、該当ライト電圧もしくはそのライト電圧の大きさを表す指標（パラメータ）を不揮発メモリ（例えば図６の不揮発メモリ２１０等）に保存する（ステップＳ３）。このライト電圧を使用して乱数発生部２を動作させる。
【００３９】
なお、書込み確率が１／２となるライト電圧は、乱数発生部を形成する素子の種類、積層構造、素子の状態等によって異なり、最適なライト電圧もしくは当該ライト電圧の指標を保存しておく。
【００４０】
以下、乱数発生部２による乱数発生処理を、図５のフローチャートを参照して説明する。
まず不揮発メモリに保存してあるライト電圧を読み出し、ＢＬ側ライト回路１４又はＳＬ側ライト回路１３もしくは所定のワーキングメモリにセットする（ステップＳ１１）。次に、ＢＬ側ライト回路１４又はＳＬ側ライト回路１３により、高い確率でＴＭＲ素子を高抵抗もしくは低抵抗に設定できるような電流をＴＭＲ素子に流して抵抗を固定する（書込み確率１で書き込み）（リセット）（ステップＳ１２）。その後、読み出したライト電圧で書き込み（ライト）を行い、最後にセンスアンプ１６で“０”又は“１”の情報として読み出す（リード）（ステップＳ１４）。このようにして得た情報を乱数として取得する（ステップＳ１５）。ステップＳ１５の処理後、繰り返し乱数を発生させるため、ステップＳ１２の処理に戻り、ステップＳ１２〜ステップＳ１５の処理を繰り返す。
【００４１】
上記第１の実施の形態によれば、スピン注入磁化反転現象を用いたメモリ部１と乱数発生部２を同一チップ内に形成することで、暗号化された情報を当該チップ内に蓄えておくことができる。
【００４２】
また、セキュリティチップ内のメモリ部と乱数発生部を同一種類の素子を用いて形成することによって、同一のマスクにて作成することができる。それゆえ、異種のメモリ部と乱数発生器の混載と比較すると、作成に必要なマスクを低減することができる。
【００４３】
また、スピン注入磁化反転現象を用いた乱数発生器は、特許文献１にあるように保持特性の悪い素子（Δの小さな素子）を用いることによって書込み確率が０．５になる電流を制御しやすくなる。そのため、意図的に乱数発生部の磁気抵抗効果素子のアスペクト比を小さめにするか素子サイズを小さくすることができ、暗号処理に使用する乱数の乱数性を調整することができる。例えば、乱数発生部の楕円形状のＴＭＲ素子のアスペクト比を小さくすると乱数性が向上する。また、乱数性を上げるためにメモリ部の素子サイズよりも小さな素子を乱数発生部に使用するようにしてもよい。
【００４４】
一方、保持特性がメモリセルアレイと同等の乱数発生部を形成すれば、乱数発生部で生成した乱数をそのまま乱数発生部内のメモリセルで保持することができるため、他のメモリに書込む作業が必要なくなる。
【００４５】
また、温度特性に追従するためのパラメータをメモリ部に保存することができるため、環境変化に対して柔軟な動作ができるようになる。
【００４６】
また、スピン注入磁化反転現象を利用した素子（スピンＭＲＡＭ）は、周りの熱雑音や電気信号の雑音に影響されにくく、そのようなスピンＭＲＡＭを用いることによりメモリセルアレイに隣接もしくは内部に配置される乱数発生部の設計が容易である。
【００４７】
ところで、図２に示した暗号化・復号回路７は大きく２種類のデータ通信の形態がある。
一方は、乱数発生部２で発生した乱数を擬似乱数のたねとして用い、暗号化を行う場合にはＤＥＳ，ＡＥＳやＲＳＡなどに基づいて暗号化及び復号処理する暗号処理用プロセッサを使用するというものである。ＤＥＳ（Data Encryption Standard）及びＡＥＳ（Advanced Encryption Standard）は秘密鍵暗号化アルゴリズムであり、ＲＳＡ（Rivest Shamir Adleman）は公開鍵暗号化アルゴリズムである。
もう一方は、スピン注入磁化反転現象を用いた乱数発生が非常に高速で、かつ発生した乱数が理想的な乱数であること利用し、一度しか使用せず理論的に解読不能なワンタイムパッド（ワンタイムパスワードとも呼ばれる）に適用するというものである。つまり、乱数発生部２で発生した乱数をワンタイムパッドとして暗号に用い、暗号化・復号回路７は排他的論理和（ＸＯＲ演算）をとるだけとする形態である。
【００４８】
［チップ内で暗号化、復号を行う場合］
以下、セキュリティチップ内で暗号化処理及び復号処理を行う場合を説明する。
【００４９】
図６は、セキュリティチップとホスト機器とのデータ通信（チップ内で暗号化、復号を実施）の説明に供する図である。
図６の例のセキュリティチップ２００は、図２のメモリ部１、乱数発生部２及び暗号化・復号回路７の機能を備えており、またセキュリティチップ２００内に不揮発メモリとＲＡＭを備えていることを想定している。ホスト機器１００はＰＣ（Personal Computer）などの情報処理装置である。暗号処理用プロセッサ２３０は復号処理機能も備えているものとする。図中、楕円で囲まれた部分はＲＡＭなどのワークメモリのイメージを示している。
【００５０】
（暗号化処理の例）
まずステップＳ２１において、セキュリティチップ２００はホスト機器１００のＩＤ１０２を受け取り、セキュリティチップ２００内の不揮発メモリ２１０に保存する。
【００５１】
次にステップＳ２２において、ホスト機器１００から暗号化するデータ１０１を受け取り、ＲＡＭ２４０に格納する。
【００５２】
次いでステップＳ２３において、乱数発生器２２０（図２の乱数発生部２に相当）を用いて乱数を発生させ、発生した真性乱数２０１をＲＡＭ２４０に格納すると同時に、不揮発メモリ２１０に保存する。
【００５３】
そしてステップＳ２４において、暗号処理用プロセッサ２３０によりＲＡＭ２４０に格納されているデータ１０１を真性乱数２０１を用いて暗号化し、暗号化済みデータ２１１を不揮発メモリ２１０に保存する。
【００５４】
（復号処理の例）
まずステップＳ３１において、セキュリティチップ２００では不揮発メモリ２１０に保存してあるＩＤ１０２とホスト機器１００のＩＤ１０２を比較し、復号してよい機器であるか否かを確認する。
【００５５】
次にステップＳ３２において、上記ステップＳ３１の判断処理にて復号してよい機器であると判断した場合、不揮発メモリ２１０に保存してある真性乱数２０１と暗号化済みデータ２１１を受け取り、ＲＡＭ２４０に格納する。
【００５６】
そしてステップＳ３３において、暗号処理用プロセッサ２３０によりＲＡＭ２４０に格納されている暗号化済みデータ２１１を真性乱数２０１を用いて復号し、復号したデータをホスト機器１００に戻す。
【００５７】
このように、このセキュリティチップに接続するホスト機器に存在するデータとホスト機器のＩＤをセキュリティチップ側に転送し、セキュリティチップ内の乱数発生部の発生した真性乱数列を使ってデータを暗号化する。この際、真性乱数列は、擬似乱数のたねとして用いられ、ＡＥＳなど任意の暗号化処理によってデータを暗号化する。真性乱数列を擬似乱数のたねとして用いた場合には、乱数発生器内部に真性乱数列を保存する。
【００５８】
また復号処理を行う場合、乱数発生器内部に真性乱数を保存しているときは、セキュリティチップ内部に保存されているホスト機器のＩＤとデータを複合化し保存するホスト機器のＩＤが等しいかをチェックし、等しければ乱数発生器内に保存されていた真性乱数と暗号化済みデータを使って復号化を行う。
【００５９】
［チップ内で暗号化、チップ外で復号を行う場合］
以下、セキュリティチップ内で暗号化処理を行い、セキュリティチップ外で復号処理を行う場合を説明する。
【００６０】
図７は、セキュリティチップとホスト機器とのデータ通信（チップ内で暗号化、チップ外で復号を実施）の説明に供する図である。
図７の例のセキュリティチップ６００は、図２のメモリ部１、乱数発生部２及び暗号化・復号回路７の機能を備えており、またセキュリティチップ６００内に加えホスト機器内に不揮発メモリとＲＡＭを備えていることを想定している。ホスト機器５００はＰＣなどの情報処理装置である。図６の例と同様に、セキュリティチップ６００は暗号処理用プロセッサ排他的論理和回路（ＸＯＲ）を備えているが図示を省略している。ホスト機器５００も排他的論理和回路（ＸＯＲ）を備えているものとする。図中、楕円で囲まれた部分はＲＡＭなどのワークメモリのイメージを示している。
【００６１】
（暗号化処理の例）
まずステップＳ４１において、セキュリティチップ６００はホスト機器５００からデータ５０１を受け取り、セキュリティチップ６００内の不揮発メモリ６１０に保存する。
【００６２】
次にステップＳ４２において、セキュリティチップ６００内の乱数発生器６２０（図２の乱数発生部２に相当）にてデータ５０１と同じ量（同じビット数）の乱数を発生させる。発生した真性乱数６０１はＲＡＭ６４０に格納すると同時に、ホスト機器５００に送信する。
【００６３】
そしてステップＳ４３において、セキュリティチップ６００では排他的論理和回路（ＸＯＲ）（図示略）によりＲＡＭ６４０に格納されている真性乱数６０１とデータ５０１の排他的論理和をとって暗号化する。暗号化済みデータ６１１は不揮発メモリ６１０に保存する。
【００６４】
（復号処理の例）
まずステップＳ５１において、セキュリティチップ６００は不揮発メモリ６１０に保存してある暗号化済みデータ６１１をホスト機器５００に送り、ホスト機器５００のＲＡＭ５４０に格納する。
【００６５】
次にステップＳ５２において、ホスト機器５００では不揮発メモリ５１０に保存しておいた真性乱数６０１をＲＡＭ５４０に格納する。
【００６６】
そしてステップＳ５３において、ホスト機器５００では排他的論理和回路（ＸＯＲ）（図示略）によりＲＡＭ５４０に格納されている暗号化済みデータ６１１と真性乱数６０１の排他的論理和をとって復号する。復号したデータは不揮発メモリ５１０に保存する。
【００６７】
図７の例において、暗号処理用プロセッサが排他的論理和演算を行うようにしてもよいと説明したが、少なくとも排他的論理和演算回路を備えれば他の暗号化処理のための回路は必要ない。したがって、暗号化・復号回路７の回路規模を非常に小さくできる。
【００６８】
［ワンタイムパッドによる通信を行う場合］
以下、図８を参照して、セキュリティチップ搭載機器とホスト機器との間でワンタイムパッドによる通信を行う場合を説明する。
【００６９】
図８の例において、セキュリティチップを搭載した機器７００内の乱数発生器６２０（図２の乱数発生部２に相当）により数Ｍｂｉｔ以上の乱数を発生させる。そして発生した真性乱数６０１をセキュリティチップ内の不揮発メモリ６１０とホスト機器５００内の不揮発メモリ６１０に保存する。不揮発メモリ５１０はメモリセルアレイ１１を利用してもよい。この際、ホスト機器５００とセキュリティチップ搭載機器７００の接続はネットワーク越しではなく物理的に行う。
【００７０】
次に、セキュリティチップ搭載機器７００は、不揮発メモリ６１０に保存してある真性乱数６０１を用いて送りたいデータを暗号化し、ホスト機器５００に送る。逆にホスト機器５００は不揮発メモリ５１０に保存している真性乱数６０１を使って、データの復号を行う。
【００７１】
また、ホスト機器５００からの通信も同様であり、セキュリティチップ搭載機器７００に保存してある真性乱数６０１を使って復号を行い、逆方向の通信を行う。すなわち、ホスト機器５００は、不揮発メモリ５１０に保存してある真性乱数６０１を用いて送りたいデータを暗号化し、セキュリティチップ搭載機器７００に送る。逆にセキュリティチップ搭載機器７００は不揮発メモリ６１０に保存している真性乱数６０１を使って、データの復号を行う。
【００７２】
＜２．第２の実施の形態＞
次に、本発明の第２の実施の形態としてセキュリティチップを、不揮発メモリと無線通信チップを内蔵した非接触ＩＣカードに搭載した例を説明する。
図９は、セキュリティチップ１０を搭載した非接触ＩＣカード４０の内部構成例を示すブロック図である。図９の例では、メモリ部１、乱数発生部２及び暗号化・復号回路７を含むセキュリティチップ１０と、アンテナ４１と、高周波回路４２と、制御回路４３と、電源回路４４を備える。なお、図９において、図２と対応する部分には同一符号を付し、詳細な説明は省略する。
【００７３】
非接触ＩＣカード４０の高周波回路４２は、例えば発振信号を出力する機能、発振信号の周波数を無線通信用に変調して高周波数の信号を生成する機能、高周波信号を増幅してアンテナ４１に出力する機能を備える。また、例えばアンテナ４１を介して受信した無線信号を増幅する機能、受信信号を周波数変換する機能、周波数変換した信号を増幅する機能、選択した周波数の信号を検波する機能等を備える。なお、この高周波回路４２は、一例であり、周知慣用技術を適用して構成することができる。
【００７４】
制御回路４３は、無線信号の送受信の制御やセキュリティチップ１０のメモリ部１、乱数発生部２及び暗号化・復号回路７の制御、さらに非接触ＩＣカード４０のアプリケーションなどの動作を制御するプロセッサである。
【００７５】
電源回路４４は、例えば無線通信をしていないときに非接触ＩＣカード４０内の各部へ必要な電源を適切に供給するものである。
【００７６】
このような構成により、非接触ＩＣカード４０のセキュリティチップ１０内のスピン注入磁化反転素子から形成された乱数発生部２で高速に発生した乱数を用いて、外部機器と暗号化したデータの通信を行える。第２の実施の形態は、その他、第１の実施の形態と同様の作用効果を奏する。
【００７７】
なお、この例では、セキュリティチップを非接触ＩＣカードに用いた場合を説明したが、ホスト機器とのインターフェースはこれに限るものではない。例えば、磁気カード等の接触型のＩＣカード、ＵＳＢ（Universal Serial Bus）メモリやフラッシュメモリ等の半導体メモリなどにも適用することができる。
【００７８】
なお、以上に述べた実施の形態は、本発明を実施するための好適な形態の具体例であるから、技術的に好ましい種々の限定が付されている。ただし、本発明は、以上の実施の形態の説明において特に本発明を限定する旨の記載がない限り、これらの実施の形態に限られるものではない。例えば、以上の説パラメータ用材料とその使用量、処理時間、処理順序および各パラメータの数値的条件等は好適例に過ぎず、また、説明に用いた各図における寸法、形状および配置関係等も実施の形態の一例を示す概略的なものである。したがって、本発明は、上述した実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００７９】
例えば、情報処理装置で行われる一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。また、これらの処理を実行する機能はハードウェアとソフトウェアの組み合わせによっても実現できることは言うまでもない。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで各種の機能を実行することが可能な、例えば汎用のコンピュータなどに、プログラム記録媒体からインストールされる。
【００８０】
また、本明細書において、セキュリティチップの動作を記述する処理ステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【符号の説明】
【００８１】
１…メモリ部、２…乱数発生部、３…暗号化・復号部、７…暗号化・復号回路、１０…セキュリティチップ、１１…メモリセルアレイ、１２…乱数発生部、１３…ＳＬ側ライト回路、１４…ＢＬ側ライト回路、１５…リファレンス電圧発生回路、１６…センスアンプ、２０，２１…下地層、２２…反強磁性層、２３…磁化固定層、２７…トンネルバリア層、２８…記録層、２９…キャップ層、３０…基板、４０…非接触ＩＣカード、４１…アンテナ、４２…高周波回路、４３…制御回路、４４…電源回路、１００…ホスト機器、１０２…ＩＤ、２００…セキュリティチップ、２０１…真性乱数、２１０…不揮発メモリ、２２０…乱数発生器、２３０…暗号処理用プロセッサ、２４０…ＲＡＭ、５００…ホスト機器、５１０…不揮発メモリ、５４０…ＲＡＭ、６００…セキュリティチップ、６０１…真性乱数、６１０…不揮発メモリ、６２０…乱数発生器、６４０…ＲＡＭ、７００…セキュリティチップ搭載機器
【技術分野】
【０００１】
本発明は、磁性体等の抵抗変化を有する記憶素子を利用した乱数発生器を備えるセキュリティチップ、セキュリティカード、及び暗号化処理方法に関する。
【背景技術】
【０００２】
暗号処理機能付きシステムＬＳＩ（Large Scale Integration）では、暗号処理用プロセッサ、メモリ及び乱数発生器が搭載されており、メモリと暗号化処理用プロセッサとの通信部分から情報を不正取得される恐れがあるため、これらについてワンチップ化を行っているものが多い。このようなセキュリティ用のシステムＬＳＩチップに搭載されている物理的乱数発生部には、熱雑音型やリングオシレータ型の乱数発生方法が用いられることが多い。これらは必要な回路面積も大きいため微細化が難しい。さらに、熱雑音やリングオシレータを用いるような従来型の乱数発生器は、非常に低速な上、例えば熱雑音型の乱数発生器では発生した信号をアンプで増幅させて用いるので雑音に弱いなど、メモリなどとの混載用途としては様々な設計上の制限が存在している。また、リングオシレタータ型は純粋な物理乱数発生器ではないのでセキュリティの面で純粋な物理乱数発生器に劣ってしまう（例えば、非特許文献１参照）。
【０００３】
乱数発生器単体では、最近スピン偏極電流を磁性体に注入することで生じるスピン注入磁化反転現象を用いた物理的乱数発生器が特許文献１において提案されている。この乱数発生器は、非特許文献２に示されるように、スピン注入磁化反転現象による電子スピンの反転確率が、注入電流に依存して変化することを利用しており、まず高い確率で記憶素子を高抵抗もしくは低抵抗に設定できるような電流を素子に流して抵抗を固定する（リセット）。その後、電子スピンの反転確率を１／２に調整した電流で書込み（ライト）を行い、最後にセンスアンプで読み出す（リード）ことによって真性乱数を発生させることができる。
【０００４】
このリセット→ライト→リードを繰り返すことによって、繰り返し真性乱数を発生させるのだが、電子スピンの挙動は非常に高速なため、非常に高速（例えば１ｎｓ〜１００ｎｓ）なリセット及びライトが行える。それゆえ、非特許文献３に記載されているように高抵抗と低抵抗の抵抗差が大きくなるＭｇＯを磁気抵抗効果素子のトンネルバリアに用いることにより、センスアンプでの読み出しも容易かつ高速にできるようになる。また、熱雑音増幅型の乱数発生器に必要とされるような大規模な増幅回路は必要なくなり、回路規模が比較的小さくなる。
【０００５】
しかし、非特許文献２に記載された下記式１に示されるように、スピン注入磁化反転現象を使用した磁気抵抗効果素子への書込み確率は、温度や外部磁場により記録磁性層の磁化を通して影響を受けてしまうために、リセット電圧、ライト電圧、リファレンス電圧などが変化してしまう。
【０００６】
【数１】
本式において、Ｉｃは反転確率が１／２となるスピン注入電流、Ｈは印加磁界、Ｍｓは記録磁性層の飽和磁化であり温度依存性を持つ。
【０００７】
スピン注入磁化反転現象を乱数発生器に利用する使用する場合、反転確率が厳密に１／２となる動作点で駆動するようにすれば真性乱数が得られること、また、反転確率が１／２からずれた場合でも、連続した２ビットからの演算で１ビットの真性乱数を得られることが、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−３１０４０３号公報
【非特許文献】
【０００９】
【非特許文献１】Alex Soohoo、“Communication systems design”、２００３年４月１日、インターネット＜URL:http://www.commsdesign.com/csdmag/sections/cover_story/showArticle.jhtml?articleID=16500987＞
【非特許文献２】J.Z.Sun, Physical Review B, Vol.62, p.570, 2000年
【非特許文献３】湯浅新治、福島章雄、久保田均、鈴木義茂、安藤功兒、APPLIED PHYSICS LETTERS Vol.89, p.043505, 2006年
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、前者の方法を採用した場合においても、すべてのチップに搭載される乱数発生素子に対して反転確率が１／２となる動作点のスピン注入電流（スピン偏極電流）を設定するためには複雑な制御回路が必要になるという問題がある。
【００１１】
従来の暗号機能付きシステムＬＳＩでは熱雑音型やリングオシレータ型などの乱数発生器を搭載している。それゆえ、回路規模が大きくなったり、乱数発生器以外の他の部分に影響を与えてしまったり、完全な物理乱数を発生できなかったりするなど使用する上での設計上の制約やセキュリティの問題が多く使いにくいものだった。
【００１２】
本発明は、このような状況に鑑みてなされたものであり、簡素な構成で電子スピンの反転確率を１／２に制御しつつ、セキュリティチップ全体のチップ面積を小さくしながらセキュリティの向上を図れるようにするものである。
【課題を解決するための手段】
【００１３】
本発明の第１の側面のセキュリティチップは、スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなり乱数を発生する乱数発生部と、スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されるメモリ部と、前記乱数発生部に対し書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部と、を備えることを特徴とする。
【００１４】
また、本発明の第１の側面のセキュリティカードは、スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなる乱数発生部と、スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されるメモリ部と、前記乱数発生部に対し書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部と、前記乱数発生部、前記メモリ部及び前記暗号化・復号回路部とが設置される基板と、を備えることを特徴とする。
【００１５】
本発明に係る第１の側面の暗号化処理方法は、スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなり乱数を発生する乱数発生部と、スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されるメモリ部と、前記乱数発生部に対し書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部とを備えるセキュリティチップ搭載機器内の前記乱数発生部により真性乱数を発生させるステップと、前記真性乱数を前記セキュリティチップ内の前記メモリ部及びデータ転送先の機器内の前記メモリ部に保存するステップと、前記セキュリティチップ搭載機器は、前記メモリ部の真性乱数を用いて送りたいデータを暗号化し、データ転送先の機器に送信するステップと、前記データ転送先の機器は前記メモリ部に保存している前記真性乱数を用いてデータの復号を行うステップと、を含むことを特徴とする。
【００１６】
上記構成によれば、スピン注入磁化反転現象を用いたメモリ部に保存された乱数発生部の書込み確率が１／２となるライト電圧に関する情報に基づいて当該乱数発生部に対する書込みが行われるので、乱数発生素子ごとにばらつきがあったとしても容易に真性乱数が得られ、回路の簡素化及びセキュリティの向上が図れる。また、メモリ部と乱数発生部が同一積層構造のため必要なマスクの枚数を抑えられる。
【発明の効果】
【００１７】
本発明によれば、スピン注入磁化反転現象を用いたメモリ部に保存された乱数発生部の書込み確率が１／２となるライト電圧に関する情報に基づいて当該乱数発生部に対する書込みが行われるので、真性乱数が得られ、セキュリティが向上する。また、メモリ部と乱数発生部が同一積層構造のため製造工程の簡略化及び時間短縮並びにチップ面積の縮小が図れる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係るセキュリティチップの構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るセキュリティチップの具体的な構造を示すブロック図である。
【図３】本発明の第１の実施の形態に係るメモリセルアレイ及び乱数発生部を構成するＴＭＲ素子の断面模式図である。
【図４】本発明の第１の実施の形態に係る初期のチップ検査処理を示すフローチャートである。
【図５】本発明の第１の実施の形態に係る乱数発生処理を示すフローチャートである。
【図６】本発明の第１の実施の形態に係るセキュリティチップとホスト機器とのデータ通信（チップ内で暗号化、復号を実施）の説明に供する図である。
【図７】本発明の第１の実施の形態に係るセキュリティチップとホスト機器とのデータ通信（チップ内で暗号化、チップ外で復号を実施）の説明に供する図である。
【図８】本発明の第１の実施の形態に係るセキュリティチップ搭載機器とホスト機器との間でワンタイムパッドによる通信を行う場合の説明に供する図である。
【図９】本発明の第２の実施の形態に係るセキュリティカードを示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明を実施するための形態の例について、添付図面を参照しながら説明する。説明は下記項目の順に行う。
１．第１の実施の形態（スピン注入磁化反転現象を利用したメモリ部と乱数発生部を同一チップ内に構成した例）
１-１．応用例（データ通信：チップ内で暗号化及び復号を実施する例）
１-２．応用例（データ通信：チップ内で暗号化、チップ外で復号を実施する例）
１-３．応用例（データ通信：ワンタイムパッドによる例）
２．第２の実施の形態（セキュリティカードの例）
【００２０】
＜１．第１の実施の形態＞
［セキュリティチップの概要］
図１は、本発明の第１の実施の形態に係るセキュリティチップ（暗号処理機能付きシステムＬＳＩ）１０の構成を示すブロック図である。
セキュリティチップ１０は、図１に示されているように、メモリ部１、乱数発生部２、暗号化・復号部３を備え、これらが同一チップ内に構成されている。
【００２１】
メモリ部１及び乱数発生部２はともに巨大磁気抵抗効果素子（ＧＭＲ素子）もしくはトンネル磁気抵抗効果素子（ＴＭＲ素子）といった磁気抵抗効果素子を用いる。これらの素子は少なくとも記憶層及び磁化固定層の２層の磁性体層を有し、それらの磁性体層の間に絶縁層もしくは非磁性導体層が配置されている。この磁気抵抗効果素子に対し、おおむね垂直に電流を流すことによって、記憶層の磁化の向きを反転させ情報の書込みを行う。この際の磁化の反転確率は、流す電流の大きさに依存して変化するため、メモリ部１および乱数発生部２のリセットには、完全に書き込むことができるような大きさの電流を流し、乱数発生部２のライトには書込み確率が０．５になるような電流の大きさで書込みを行う。そして、１／２の確率で書き込まれた情報“０”又は“１”を読み出し、乱数の生成に利用する。なお、メモリ部１及び乱数発生部２に用いられている磁気抵抗効果素子の積層構造については後述する。
【００２２】
ここで、実際のセキュリティチップ１０の具体的な構造についてメモリ部１を中心に説明する。図２は、セキュリティチップ１０の具体的な構造を示すブロック図である。図２の例では、セキュリティチップ１０は、メモリセルアレイ１１、ＳＬ（ソースライン）側ライト回路１３、ＢＬ（ビットライン）側ライト回路１４、リファレンス電圧発生回路１５及びセンスアンプ１６から構成されている。また乱数発生部２がメモリセルアレイ１１に隣接もしくは内部にして配置されている。メモリ部１の近傍には暗号化・復号回路７が設けられている。なお、メモリセルアレイ１１と各部との通信を表す矢印は記載を省略するとともにメモリセルアレイ１１について詳細な動作説明は割愛する。
【００２３】
メモリセルアレイ１１は、磁気抵抗効果素子によって情報を保持する記憶素子がアレイ状に配置されてなるものである。ＳＬ側ライト回路１３は、図示しないソースラインに書込みのためのライト電圧を加えるものである。ＢＬ側ライト回路１４は、図示しないビットラインに書込みのためのライト電圧を加えるものである。リファレンス電圧発生回路１５は、所定の大きさのリファレンス電圧を発生させセンスアンプ１６に供給するものである。そして、センスアンプ１６は、ソースラインに接続され、メモリセルアレイ１１から読み出した電流を流すために必要なセンス電圧とリファレンス電圧発生回路１５からのリファレンス電圧を比べることで、メモリセルアレイ１１に書き込まれた情報を読み出すものである。なお、乱数発生部２は、磁気抵抗効果素子のセル数が少なくとも１以上であればよい。２以上あればフェイルセーフ構成となり、セキュリティチップの信頼性が向上する。
【００２４】
メモリ部１及び乱数発生部２に磁気抵抗効果素子を用いる上で、ＢＬ側ライト回路１４、ＳＬ側ライト回路１３、リファレンス電圧発生回路１５及びセンスアンプ１６は、乱数発生部２に必要な電圧を調整して書込み確率を０．５にするライト電圧発生回路（図示略）以外は共通のものを使用する。これにより、スピン注入磁化反転現象を用いた乱数発生部２とスピン注入磁化反転現象を用いない乱数発生器の混載のものと比較して、使用する回路を大幅に削減し、省スペース化を図れる。乱数発生に必要なパラメータであるライト電圧などは、メモリ部１に保存しておき、メモリ部１に保存したデータを参照した後に乱数を発生させる。
【００２５】
また、メモリセルアレイ１１と乱数発生部２の磁気抵抗効果素子は同じ磁気抵抗効果素子の構造である。そこで、メモリセルアレイ１１を除くロジック回路部分をシリコンウェハ上に作成した後、スパッタリング装置にて、メモリセルアレイ１１と乱数発生部２に使用する磁気抵抗効果素子の材料を成膜することにより、メモリセルアレイ１１と乱数発生部２を同時に形成する。それにより、製造工程の簡略化及び時間短縮が図れる。
【００２６】
また、乱数発生部２のライトとリセットの関係は対称な関係にある。すなわち、ライト動作がＳＬ側ライト回路１３を用いれば、リセット動作はＢＬ側ライト回路１４を用い、ライト動作がＢＬ側ライト回路１４を用いれば、リセット動作はＳＬ側ライト回路１３を用いることになる。また、情報の読出しには、巨大磁気抵抗効果もしくはトンネル磁気抵抗効果で２つの磁性層の磁化の向きにより抵抗が変化することを利用し、書込み電流よりも十分小さな電流を流すことによって、素子の抵抗を検出し、基準となる抵抗値を閾値（リファレンス電圧）として判別を行う。書込み及び読出し時に温度が変化する場合には、書込み電圧や読出しのリファレンス電圧が変化してしまうため、ＢＬ側ライト回路１４、ＳＬ側ライト回路１３及びリファレンス電圧発生回路１５は温度変化に追従できるような回路にしておく。
【００２７】
次に、本発明のメモリ部１及び乱数発生部２を構成する磁気抵抗効果素子の一例として、スピン注入磁化反転素子にＴＭＲ素子を適用した場合の、積層膜の断面模式図を図３に示す。ＴＭＲ素子全体の膜構成は、下地層／反強磁性体層／磁化固定層／トンネルバリア層／信号検出層（記録層）／キャップ層、の各層により構成されている。すなわち基板３０上に下地層２０，２１から順に反強磁性層２２、磁化固定層２３、トンネルバリア層２７、記録層２８、キャップ層２９を真空装置内で連続的に形成して作成した。
【００２８】
図３の例では、上下の磁性層が反強磁性的に結合した磁性層２４，２６と、その間に挟まれる導体層２５とで磁化固定層２３を構成しているが、単層の強磁性体も使用可能である。
【００２９】
磁化固定層２３を形成する磁性層２４，２６には、Ｆｅ，Ｎｉ，Ｃｏの１種もしくは２種以上からなる合金材料を用いることができる。またこれらの磁性層の合金に、ＮｂやＺｒなどの遷移金属元素、ＢやＣなどの軽元素、Ｇｄ，Ｔｂ，Ｙなどの希土類元素、ホイスラ合金としてＭｎ，Ａｌ，Ｃｒなどを含有させることもできる。さらにこれらの酸化物や窒化物も使用することができる。また磁化固定層２３に用いる導体層２５の材料としては、Ｒｕ，Ｃｕ，Ｒｈ，Ｃｒなどの磁性層間に反強磁性層間結合を生じる材料が使用できる。
【００３０】
記録層２８の強磁性体の材料としては、磁化固定層２３を形成する磁性層２４と同種のものが使用できる。例えば、Ｆｅ，Ｎｉ，Ｃｏの１種もしくは２種以上からなる合金材料、及び、これらの磁性合金に上記添加物を含む合金などが使用できる。
【００３１】
トンネルバリア層２７の材料としては、Ａｌ２Ｏ３，ＭｇＯ，ＨｆＯ，ＳｉＯ，ＳｉＯ２，ＳｉＮなどの材料や、これらの混合物を用いることができる。
【００３２】
反強磁性層２２の材料としては、ＰｔＭｎ，ＲｈＭｎ，ＲｕＭｎ，ＦｅＭｎ，ＩｒＭｎなどのＭｎ化合物などが使用できる。
【００３３】
下地層２０，２１とキャップ層２９の材料には特に制限がないが、一般的には、Ｔａ，Ｃｒ，Ｔｉ，Ｗ，Ａｌ，Ｃｕ，ＴｉＮ，ＣｕＮなどの金属や金属窒化物などが用いられる。
【００３４】
本実施の形態のメモリセルアレイ１１及び乱数発生部２は同じスピン注入磁化反転素子で構成されている。一例としてその膜構成はともに、下地層２０からキャップ層２９の順に例えばＴａ（３ｎｍ）／Ｃｕ（５０ｎｍ）／ＰｔＭｎ（２０ｎｍ）／ＣｏＦｅ（２ｎｍ）／Ｒｕ（０．８ｎｍ）／ＣｏＦｅＢ（４ｎｍ）／ＭｇＯ（０．９ｎｍ）／ＣｏＦｅＢ（２ｎｍ）／Ｔａ（５ｎｍ）とする。
【００３５】
メモリセルアレイ１１及び乱数発生部２の両者にはメモリ機能として使用するか乱数発生機能として使用するかの使い方の違いがあるだけである。すなわち、ライト動作の際、メモリ機能として使用する場合は電子スピンの反転確率を０又は１に調整した電圧で書き込みを行い、乱数発生機能として使用する場合は電子スピンの反転確率を１／２に調整した電圧で書き込みを行う。そして、メモリ機能の場合は書き込み時の０又は１の確率に応じた情報が読み出され、乱数発生機能の場合は書き込み時の１／２の確率でランダム（無作為・任意）に得られる情報を真性乱数（擬似乱数のたね）として利用する。
【００３６】
これらのスピン注入磁化反転素子の形状は、メモリセルアレイ１１が短軸８０ｎｍ、長軸２４０ｎｍの楕円形素子、乱数発生部２は短軸８０ｎｍ、長軸１６０ｎｍの楕円形素子にして、乱数発生部２はアスペクト比がメモリセルアレイ１１と比較して小さくなるように設定した。すなわち、図２の例ではセキュリティチップ１０上方から見たメモリセルアレイ１１及び乱数発生部２をともに矩形として記載しているが、実際には楕円形である。なお、乱数発生部２に乱数データを保存する場合には、メモリセルアレイ１１及び乱数発生部２ともに、例えば短軸８０ｎｍ、長軸２４０ｎｍのように同じ大きさ・アスペクト比の楕円形素子を用いることが好ましい。このようにした場合、アスペクト比が大きくなるため異方性が強くなり乱数発生部２の情報保持力が向上する。
【００３７】
このように、メモリセルアレイ１１と乱数発生部２は同じ積層構造で構成できるので、同一のマスクを用いて同時に形成することができる。したがって、製膜に必要なマスクを減らすことができ製造工程の簡略化及び時間短縮が図れる。
【００３８】
ここで、乱数発生前に実施される初期のチップ検査処理について、図４のフローチャートを参照して説明する。
まずセキュリティチップ１０の製造が完了（ステップＳ１）した後、１０３回から１０８回程度のリセットライトリード試験を行い、並列動作ビット分の書込み確率が１／２になるライト電圧を調べる（ステップＳ２）。そして、該当ライト電圧もしくはそのライト電圧の大きさを表す指標（パラメータ）を不揮発メモリ（例えば図６の不揮発メモリ２１０等）に保存する（ステップＳ３）。このライト電圧を使用して乱数発生部２を動作させる。
【００３９】
なお、書込み確率が１／２となるライト電圧は、乱数発生部を形成する素子の種類、積層構造、素子の状態等によって異なり、最適なライト電圧もしくは当該ライト電圧の指標を保存しておく。
【００４０】
以下、乱数発生部２による乱数発生処理を、図５のフローチャートを参照して説明する。
まず不揮発メモリに保存してあるライト電圧を読み出し、ＢＬ側ライト回路１４又はＳＬ側ライト回路１３もしくは所定のワーキングメモリにセットする（ステップＳ１１）。次に、ＢＬ側ライト回路１４又はＳＬ側ライト回路１３により、高い確率でＴＭＲ素子を高抵抗もしくは低抵抗に設定できるような電流をＴＭＲ素子に流して抵抗を固定する（書込み確率１で書き込み）（リセット）（ステップＳ１２）。その後、読み出したライト電圧で書き込み（ライト）を行い、最後にセンスアンプ１６で“０”又は“１”の情報として読み出す（リード）（ステップＳ１４）。このようにして得た情報を乱数として取得する（ステップＳ１５）。ステップＳ１５の処理後、繰り返し乱数を発生させるため、ステップＳ１２の処理に戻り、ステップＳ１２〜ステップＳ１５の処理を繰り返す。
【００４１】
上記第１の実施の形態によれば、スピン注入磁化反転現象を用いたメモリ部１と乱数発生部２を同一チップ内に形成することで、暗号化された情報を当該チップ内に蓄えておくことができる。
【００４２】
また、セキュリティチップ内のメモリ部と乱数発生部を同一種類の素子を用いて形成することによって、同一のマスクにて作成することができる。それゆえ、異種のメモリ部と乱数発生器の混載と比較すると、作成に必要なマスクを低減することができる。
【００４３】
また、スピン注入磁化反転現象を用いた乱数発生器は、特許文献１にあるように保持特性の悪い素子（Δの小さな素子）を用いることによって書込み確率が０．５になる電流を制御しやすくなる。そのため、意図的に乱数発生部の磁気抵抗効果素子のアスペクト比を小さめにするか素子サイズを小さくすることができ、暗号処理に使用する乱数の乱数性を調整することができる。例えば、乱数発生部の楕円形状のＴＭＲ素子のアスペクト比を小さくすると乱数性が向上する。また、乱数性を上げるためにメモリ部の素子サイズよりも小さな素子を乱数発生部に使用するようにしてもよい。
【００４４】
一方、保持特性がメモリセルアレイと同等の乱数発生部を形成すれば、乱数発生部で生成した乱数をそのまま乱数発生部内のメモリセルで保持することができるため、他のメモリに書込む作業が必要なくなる。
【００４５】
また、温度特性に追従するためのパラメータをメモリ部に保存することができるため、環境変化に対して柔軟な動作ができるようになる。
【００４６】
また、スピン注入磁化反転現象を利用した素子（スピンＭＲＡＭ）は、周りの熱雑音や電気信号の雑音に影響されにくく、そのようなスピンＭＲＡＭを用いることによりメモリセルアレイに隣接もしくは内部に配置される乱数発生部の設計が容易である。
【００４７】
ところで、図２に示した暗号化・復号回路７は大きく２種類のデータ通信の形態がある。
一方は、乱数発生部２で発生した乱数を擬似乱数のたねとして用い、暗号化を行う場合にはＤＥＳ，ＡＥＳやＲＳＡなどに基づいて暗号化及び復号処理する暗号処理用プロセッサを使用するというものである。ＤＥＳ（Data Encryption Standard）及びＡＥＳ（Advanced Encryption Standard）は秘密鍵暗号化アルゴリズムであり、ＲＳＡ（Rivest Shamir Adleman）は公開鍵暗号化アルゴリズムである。
もう一方は、スピン注入磁化反転現象を用いた乱数発生が非常に高速で、かつ発生した乱数が理想的な乱数であること利用し、一度しか使用せず理論的に解読不能なワンタイムパッド（ワンタイムパスワードとも呼ばれる）に適用するというものである。つまり、乱数発生部２で発生した乱数をワンタイムパッドとして暗号に用い、暗号化・復号回路７は排他的論理和（ＸＯＲ演算）をとるだけとする形態である。
【００４８】
［チップ内で暗号化、復号を行う場合］
以下、セキュリティチップ内で暗号化処理及び復号処理を行う場合を説明する。
【００４９】
図６は、セキュリティチップとホスト機器とのデータ通信（チップ内で暗号化、復号を実施）の説明に供する図である。
図６の例のセキュリティチップ２００は、図２のメモリ部１、乱数発生部２及び暗号化・復号回路７の機能を備えており、またセキュリティチップ２００内に不揮発メモリとＲＡＭを備えていることを想定している。ホスト機器１００はＰＣ（Personal Computer）などの情報処理装置である。暗号処理用プロセッサ２３０は復号処理機能も備えているものとする。図中、楕円で囲まれた部分はＲＡＭなどのワークメモリのイメージを示している。
【００５０】
（暗号化処理の例）
まずステップＳ２１において、セキュリティチップ２００はホスト機器１００のＩＤ１０２を受け取り、セキュリティチップ２００内の不揮発メモリ２１０に保存する。
【００５１】
次にステップＳ２２において、ホスト機器１００から暗号化するデータ１０１を受け取り、ＲＡＭ２４０に格納する。
【００５２】
次いでステップＳ２３において、乱数発生器２２０（図２の乱数発生部２に相当）を用いて乱数を発生させ、発生した真性乱数２０１をＲＡＭ２４０に格納すると同時に、不揮発メモリ２１０に保存する。
【００５３】
そしてステップＳ２４において、暗号処理用プロセッサ２３０によりＲＡＭ２４０に格納されているデータ１０１を真性乱数２０１を用いて暗号化し、暗号化済みデータ２１１を不揮発メモリ２１０に保存する。
【００５４】
（復号処理の例）
まずステップＳ３１において、セキュリティチップ２００では不揮発メモリ２１０に保存してあるＩＤ１０２とホスト機器１００のＩＤ１０２を比較し、復号してよい機器であるか否かを確認する。
【００５５】
次にステップＳ３２において、上記ステップＳ３１の判断処理にて復号してよい機器であると判断した場合、不揮発メモリ２１０に保存してある真性乱数２０１と暗号化済みデータ２１１を受け取り、ＲＡＭ２４０に格納する。
【００５６】
そしてステップＳ３３において、暗号処理用プロセッサ２３０によりＲＡＭ２４０に格納されている暗号化済みデータ２１１を真性乱数２０１を用いて復号し、復号したデータをホスト機器１００に戻す。
【００５７】
このように、このセキュリティチップに接続するホスト機器に存在するデータとホスト機器のＩＤをセキュリティチップ側に転送し、セキュリティチップ内の乱数発生部の発生した真性乱数列を使ってデータを暗号化する。この際、真性乱数列は、擬似乱数のたねとして用いられ、ＡＥＳなど任意の暗号化処理によってデータを暗号化する。真性乱数列を擬似乱数のたねとして用いた場合には、乱数発生器内部に真性乱数列を保存する。
【００５８】
また復号処理を行う場合、乱数発生器内部に真性乱数を保存しているときは、セキュリティチップ内部に保存されているホスト機器のＩＤとデータを複合化し保存するホスト機器のＩＤが等しいかをチェックし、等しければ乱数発生器内に保存されていた真性乱数と暗号化済みデータを使って復号化を行う。
【００５９】
［チップ内で暗号化、チップ外で復号を行う場合］
以下、セキュリティチップ内で暗号化処理を行い、セキュリティチップ外で復号処理を行う場合を説明する。
【００６０】
図７は、セキュリティチップとホスト機器とのデータ通信（チップ内で暗号化、チップ外で復号を実施）の説明に供する図である。
図７の例のセキュリティチップ６００は、図２のメモリ部１、乱数発生部２及び暗号化・復号回路７の機能を備えており、またセキュリティチップ６００内に加えホスト機器内に不揮発メモリとＲＡＭを備えていることを想定している。ホスト機器５００はＰＣなどの情報処理装置である。図６の例と同様に、セキュリティチップ６００は暗号処理用プロセッサ排他的論理和回路（ＸＯＲ）を備えているが図示を省略している。ホスト機器５００も排他的論理和回路（ＸＯＲ）を備えているものとする。図中、楕円で囲まれた部分はＲＡＭなどのワークメモリのイメージを示している。
【００６１】
（暗号化処理の例）
まずステップＳ４１において、セキュリティチップ６００はホスト機器５００からデータ５０１を受け取り、セキュリティチップ６００内の不揮発メモリ６１０に保存する。
【００６２】
次にステップＳ４２において、セキュリティチップ６００内の乱数発生器６２０（図２の乱数発生部２に相当）にてデータ５０１と同じ量（同じビット数）の乱数を発生させる。発生した真性乱数６０１はＲＡＭ６４０に格納すると同時に、ホスト機器５００に送信する。
【００６３】
そしてステップＳ４３において、セキュリティチップ６００では排他的論理和回路（ＸＯＲ）（図示略）によりＲＡＭ６４０に格納されている真性乱数６０１とデータ５０１の排他的論理和をとって暗号化する。暗号化済みデータ６１１は不揮発メモリ６１０に保存する。
【００６４】
（復号処理の例）
まずステップＳ５１において、セキュリティチップ６００は不揮発メモリ６１０に保存してある暗号化済みデータ６１１をホスト機器５００に送り、ホスト機器５００のＲＡＭ５４０に格納する。
【００６５】
次にステップＳ５２において、ホスト機器５００では不揮発メモリ５１０に保存しておいた真性乱数６０１をＲＡＭ５４０に格納する。
【００６６】
そしてステップＳ５３において、ホスト機器５００では排他的論理和回路（ＸＯＲ）（図示略）によりＲＡＭ５４０に格納されている暗号化済みデータ６１１と真性乱数６０１の排他的論理和をとって復号する。復号したデータは不揮発メモリ５１０に保存する。
【００６７】
図７の例において、暗号処理用プロセッサが排他的論理和演算を行うようにしてもよいと説明したが、少なくとも排他的論理和演算回路を備えれば他の暗号化処理のための回路は必要ない。したがって、暗号化・復号回路７の回路規模を非常に小さくできる。
【００６８】
［ワンタイムパッドによる通信を行う場合］
以下、図８を参照して、セキュリティチップ搭載機器とホスト機器との間でワンタイムパッドによる通信を行う場合を説明する。
【００６９】
図８の例において、セキュリティチップを搭載した機器７００内の乱数発生器６２０（図２の乱数発生部２に相当）により数Ｍｂｉｔ以上の乱数を発生させる。そして発生した真性乱数６０１をセキュリティチップ内の不揮発メモリ６１０とホスト機器５００内の不揮発メモリ６１０に保存する。不揮発メモリ５１０はメモリセルアレイ１１を利用してもよい。この際、ホスト機器５００とセキュリティチップ搭載機器７００の接続はネットワーク越しではなく物理的に行う。
【００７０】
次に、セキュリティチップ搭載機器７００は、不揮発メモリ６１０に保存してある真性乱数６０１を用いて送りたいデータを暗号化し、ホスト機器５００に送る。逆にホスト機器５００は不揮発メモリ５１０に保存している真性乱数６０１を使って、データの復号を行う。
【００７１】
また、ホスト機器５００からの通信も同様であり、セキュリティチップ搭載機器７００に保存してある真性乱数６０１を使って復号を行い、逆方向の通信を行う。すなわち、ホスト機器５００は、不揮発メモリ５１０に保存してある真性乱数６０１を用いて送りたいデータを暗号化し、セキュリティチップ搭載機器７００に送る。逆にセキュリティチップ搭載機器７００は不揮発メモリ６１０に保存している真性乱数６０１を使って、データの復号を行う。
【００７２】
＜２．第２の実施の形態＞
次に、本発明の第２の実施の形態としてセキュリティチップを、不揮発メモリと無線通信チップを内蔵した非接触ＩＣカードに搭載した例を説明する。
図９は、セキュリティチップ１０を搭載した非接触ＩＣカード４０の内部構成例を示すブロック図である。図９の例では、メモリ部１、乱数発生部２及び暗号化・復号回路７を含むセキュリティチップ１０と、アンテナ４１と、高周波回路４２と、制御回路４３と、電源回路４４を備える。なお、図９において、図２と対応する部分には同一符号を付し、詳細な説明は省略する。
【００７３】
非接触ＩＣカード４０の高周波回路４２は、例えば発振信号を出力する機能、発振信号の周波数を無線通信用に変調して高周波数の信号を生成する機能、高周波信号を増幅してアンテナ４１に出力する機能を備える。また、例えばアンテナ４１を介して受信した無線信号を増幅する機能、受信信号を周波数変換する機能、周波数変換した信号を増幅する機能、選択した周波数の信号を検波する機能等を備える。なお、この高周波回路４２は、一例であり、周知慣用技術を適用して構成することができる。
【００７４】
制御回路４３は、無線信号の送受信の制御やセキュリティチップ１０のメモリ部１、乱数発生部２及び暗号化・復号回路７の制御、さらに非接触ＩＣカード４０のアプリケーションなどの動作を制御するプロセッサである。
【００７５】
電源回路４４は、例えば無線通信をしていないときに非接触ＩＣカード４０内の各部へ必要な電源を適切に供給するものである。
【００７６】
このような構成により、非接触ＩＣカード４０のセキュリティチップ１０内のスピン注入磁化反転素子から形成された乱数発生部２で高速に発生した乱数を用いて、外部機器と暗号化したデータの通信を行える。第２の実施の形態は、その他、第１の実施の形態と同様の作用効果を奏する。
【００７７】
なお、この例では、セキュリティチップを非接触ＩＣカードに用いた場合を説明したが、ホスト機器とのインターフェースはこれに限るものではない。例えば、磁気カード等の接触型のＩＣカード、ＵＳＢ（Universal Serial Bus）メモリやフラッシュメモリ等の半導体メモリなどにも適用することができる。
【００７８】
なお、以上に述べた実施の形態は、本発明を実施するための好適な形態の具体例であるから、技術的に好ましい種々の限定が付されている。ただし、本発明は、以上の実施の形態の説明において特に本発明を限定する旨の記載がない限り、これらの実施の形態に限られるものではない。例えば、以上の説パラメータ用材料とその使用量、処理時間、処理順序および各パラメータの数値的条件等は好適例に過ぎず、また、説明に用いた各図における寸法、形状および配置関係等も実施の形態の一例を示す概略的なものである。したがって、本発明は、上述した実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００７９】
例えば、情報処理装置で行われる一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。また、これらの処理を実行する機能はハードウェアとソフトウェアの組み合わせによっても実現できることは言うまでもない。一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで各種の機能を実行することが可能な、例えば汎用のコンピュータなどに、プログラム記録媒体からインストールされる。
【００８０】
また、本明細書において、セキュリティチップの動作を記述する処理ステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【符号の説明】
【００８１】
１…メモリ部、２…乱数発生部、３…暗号化・復号部、７…暗号化・復号回路、１０…セキュリティチップ、１１…メモリセルアレイ、１２…乱数発生部、１３…ＳＬ側ライト回路、１４…ＢＬ側ライト回路、１５…リファレンス電圧発生回路、１６…センスアンプ、２０，２１…下地層、２２…反強磁性層、２３…磁化固定層、２７…トンネルバリア層、２８…記録層、２９…キャップ層、３０…基板、４０…非接触ＩＣカード、４１…アンテナ、４２…高周波回路、４３…制御回路、４４…電源回路、１００…ホスト機器、１０２…ＩＤ、２００…セキュリティチップ、２０１…真性乱数、２１０…不揮発メモリ、２２０…乱数発生器、２３０…暗号処理用プロセッサ、２４０…ＲＡＭ、５００…ホスト機器、５１０…不揮発メモリ、５４０…ＲＡＭ、６００…セキュリティチップ、６０１…真性乱数、６１０…不揮発メモリ、６２０…乱数発生器、６４０…ＲＡＭ、７００…セキュリティチップ搭載機器
【特許請求の範囲】
【請求項１】
スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなり乱数を発生する乱数発生部と、
スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されているメモリ部と、
前記乱数発生部に対し前記書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部と、
を備えるセキュリティチップ。
【請求項２】
前記暗号化・復号回路部は、前記乱数発生部が生成した真性乱数を擬似乱数のたねとして任意のデータを暗号化し、暗号化データを前記メモリ部に保存する
請求項１に記載のセキュリティチップ。
【請求項３】
前記乱数発生部は、前記生成した真性乱数を擬似乱数のたねとして当該乱数発生部に保存する
請求項２に記載のセキュリティチップ。
【請求項４】
前記暗号化・復号回路部は、前記乱数発生部が生成した真性乱数から形成されてなるワンタイムパッドを用いて任意データを暗号化し、暗号化データを前記メモリ部に保存する
請求項１に記載のセキュリティチップ。
【請求項５】
前記暗号化・復号回路部は、暗号化する任意のデータと前記真性乱数の排他的論理和演算のみを行う排他的論理和演算回路部である
請求項４に記載のセキュリティチップ。
【請求項６】
前記真性乱数をデータ転送先の機器に送信して保存させる
請求項２又は４に記載のセキュリティチップ。
【請求項７】
前記乱数発生部の第１の素子は、前記メモリ部の楕円形状の第２の素子のアスペクト比よりもアスペクト比が小さい
請求項１乃至６のいずれかに記載のセキュリティチップ。
【請求項８】
前記乱数発生部の第１の素子は、前記メモリ部の楕円形状の第２の素子のサイズよりも小さい
請求項７に記載のセキュリティチップ。
【請求項９】
スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなる乱数発生部と、
スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されているメモリ部と、
前記乱数発生部に対し前記書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部と、
前記乱数発生部、前記メモリ部及び前記暗号化・復号回路部とが設置される基板と、を備える
セキュリティカード。
【請求項１０】
スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなり乱数を発生する乱数発生部と、スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されているメモリ部と、前記乱数発生部に対し前記書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部とを備えるセキュリティチップ搭載機器内の前記乱数発生部により真性乱数を発生させるステップと、
前記真性乱数を前記セキュリティチップ内の前記メモリ部及びデータ転送先の機器内の前記メモリ部に保存するステップと、
前記セキュリティチップ搭載機器は、前記メモリ部の真性乱数を用いて送りたいデータを暗号化し、データ転送先の機器に送信するステップと、
前記データ転送先の機器は前記メモリ部に保存している前記真性乱数を用いてデータの復号を行うステップと、を含む
暗号化処理方法。
【請求項１】
スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなり乱数を発生する乱数発生部と、
スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されているメモリ部と、
前記乱数発生部に対し前記書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部と、
を備えるセキュリティチップ。
【請求項２】
前記暗号化・復号回路部は、前記乱数発生部が生成した真性乱数を擬似乱数のたねとして任意のデータを暗号化し、暗号化データを前記メモリ部に保存する
請求項１に記載のセキュリティチップ。
【請求項３】
前記乱数発生部は、前記生成した真性乱数を擬似乱数のたねとして当該乱数発生部に保存する
請求項２に記載のセキュリティチップ。
【請求項４】
前記暗号化・復号回路部は、前記乱数発生部が生成した真性乱数から形成されてなるワンタイムパッドを用いて任意データを暗号化し、暗号化データを前記メモリ部に保存する
請求項１に記載のセキュリティチップ。
【請求項５】
前記暗号化・復号回路部は、暗号化する任意のデータと前記真性乱数の排他的論理和演算のみを行う排他的論理和演算回路部である
請求項４に記載のセキュリティチップ。
【請求項６】
前記真性乱数をデータ転送先の機器に送信して保存させる
請求項２又は４に記載のセキュリティチップ。
【請求項７】
前記乱数発生部の第１の素子は、前記メモリ部の楕円形状の第２の素子のアスペクト比よりもアスペクト比が小さい
請求項１乃至６のいずれかに記載のセキュリティチップ。
【請求項８】
前記乱数発生部の第１の素子は、前記メモリ部の楕円形状の第２の素子のサイズよりも小さい
請求項７に記載のセキュリティチップ。
【請求項９】
スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなる乱数発生部と、
スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されているメモリ部と、
前記乱数発生部に対し前記書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部と、
前記乱数発生部、前記メモリ部及び前記暗号化・復号回路部とが設置される基板と、を備える
セキュリティカード。
【請求項１０】
スピン注入磁化反転現象を用いた第１の素子が少なくとも１個以上形成されてなり乱数を発生する乱数発生部と、スピン注入磁化反転現象を用いた前記第１の素子と同一積層構造の第２の素子がアレイ状に形成されるとともに前記メモリ部と同一チップ上に配置され、前記乱数発生部で書込み確率が１／２となるライト電圧に関する情報が保存されているメモリ部と、前記乱数発生部に対し前記書込み確率が１／２となるライト電圧で書き込みを行う過程を経て前記乱数発生部で生成された乱数を利用して任意のデータを暗号化する暗号化・復号回路部とを備えるセキュリティチップ搭載機器内の前記乱数発生部により真性乱数を発生させるステップと、
前記真性乱数を前記セキュリティチップ内の前記メモリ部及びデータ転送先の機器内の前記メモリ部に保存するステップと、
前記セキュリティチップ搭載機器は、前記メモリ部の真性乱数を用いて送りたいデータを暗号化し、データ転送先の機器に送信するステップと、
前記データ転送先の機器は前記メモリ部に保存している前記真性乱数を用いてデータの復号を行うステップと、を含む
暗号化処理方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１３９０２（Ｐ２０１１−１３９０２Ａ）
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願番号】特願２００９−１５７００２（Ｐ２００９−１５７００２）
【出願日】平成２１年７月１日（２００９．７．１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２３年１月２０日（２０１１．１．２０）
【国際特許分類】
【出願日】平成２１年７月１日（２００９．７．１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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