チップインダクタ及びその製造方法
小型・薄型であるという特長を確保しつつ良好なＱ特性を実現したチップインダクタ及びその製造方法を提供する。 チップインダクタ１は、導体パターン３１，３２，３３，３４と絶縁層３５，３６，３７，３８とをセラミックス基板２上に交互に複数積層し、これら複数の導体パターン３１，３２，３３，３４同士をその積層方向に直列接続して一のコイル３０を形成することによりなる。具体的には、セラミックス基板２の直上に設けられた最下層の導体パターン３１のターン数を、他の複数の導体パターン３２，３３，３４のターン数よりも多く設定し、且つ他の複数の導体パターン３２，３３，３４のターン数を、互いにほぼ等しいターン数に設定する。好ましくは、導体パターン３１のターン数を他の導体パターン３２，３３，３４のターン数の略１．５倍に設定する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、コイルを形成する導体パターンと絶縁層とを交互に積層してなるチップインダクタ及びその製造方法に関するものである。
【背景技術】
【０００２】
チップインダクタは、外形が小型・薄型のチップ状に形成されており、電子機器の小型化・薄型化に対応した極めて高性能で汎用性の高い電子部品の一種類であり、例えばノイズフィルタとして種々の電子回路に組み込まれて使用されている。
この種のインダクタに係る第１の従来技術例として、例えば、特許文献１に開示された技術がある。このインダクタは、コイル導体と低誘電率絶縁膜とを絶縁性基板上に交互に積層していき、各低誘電率絶縁膜の上下のコイル導体同士をその低誘電率絶縁膜に設けられた窓部を介して接続（いわゆる層間接続）することで、チップインダクタ全体として直列した一繋がりのコイルを形成する積層インダクタである。そして、この積層インダクタは、上記一繋がりのコイル全体のインダクタンスを、より大きくするために、コイル導体と低誘電率絶縁膜との積層体をさらに多層化している。すなわち。コイル全体の合計ターン数を多くすることで、各コイル導体の線幅及び厚みを確保して低直流抵抗化を達成しつつ、所望の高インダクタンス値を得ている。この結果、良好なＱ特性を実現せんとするものである。
【０００３】
また、第２の従来技術として、例えば、特許文献２に開示された技術がある。この技術は、上記のような積層インダクタにおける積層体の上層側や下層側に、ターン数の多いコイル導体を配置し、これら上層及び下層に挟まれた中間層に、ターン数の少ないコイル導体を配置することで、コイル全体における直流抵抗値の分布を異ならせている。すなわち、積層体の中心部（中間層の部分）を低直流抵抗化すると共に、上層や下層のような外側寄りの部分を高直流抵抗化する。これにより、積層体の製造時の圧着歪みを小さくすると共に、積層インダクタの放熱特性の向上を図っている。
【０００４】
【特許文献１】特開平９−１７６３４号公報
【特許文献２】特開２００２−２４６２３１号公報
【発明の開示】
【０００５】
しかし、上記した第１の従来技術では、次のような問題が生じるおそれがある。
すなわち、コイル全体のインダクタンスを大きくするために、コイル導体と低誘電率絶縁膜との積層体をさらに多層化すると、線幅は細くしなくとも済むが、その多層化した分だけ積層体の全体的な外形寸法の厚さ（高さ）が大きくなり、小型・薄型であるというチップインダクタとしての特長を損なってしまうおそれがある。
【０００６】
また、第２の技術では、ターン数の多いコイル導体を積層体の上層側や下層側に配置するので、インダクタンスを高くしつつ良好な放熱特性を得ることができるが、ターン数の少ない層では、直流抵抗値を小さくするために、コイル導体の線幅を大きくしなければならなくなり、その分、コイルの内径も小さくなってインダクタンスが低くなり、Ｑ特性が低下するおそれがある。また、ターン数の多い層では、線幅の設定が制限される。このため、この層を焼成すると、この層の線幅が収縮して細くなり、この結果、直流抵抗値が増大するという問題もある。
【０００７】
この発明は、上述した課題を解決するためになされたもので、小型・薄型であるという特長を確保しつつ良好なＱ特性を実現したチップインダクタ及びその製造方法を提供することを目的とする。
【０００８】
上記課題を解決するために、請求項１の発明は、基板とこの基板上に導体パターンと絶縁層とが交互に複数積層されて成り且つ複数の導体パターン同士がその積層方向に直列接続してなる一のコイルを有した積層体とで構成されるチップ本体と、このチップ本体の両側端面にそれぞれ付設され且つ一方が一のコイルの一方端に接続され他方が一のコイルの他方端に接続された１対の外部接続電極とを具備するチップインダクタであって、一のコイルを形成する複数の導体パターンの外径寸法を略等しく設定し、且つ当該複数の導体パターンのうち下側半部に存する複数の導体パターンのいずれかを最多ターン数の導体パターンとし、チップ本体を構成する積層体の厚みと基板の厚みとを略等しく設定して、最下層の導体パターンをチップ本体の略中央部に位置させた構成とする。
かかる構成により、複数の導体パターンを直列接続してなる一のコイルにおいて、複数の導体パターンのうち下側半部に存する複数の導体パターンのいずれかが最多ターン数の導体パターンとなるので、その分、インダクタンスが高くなる。そして、当該導体パターン以外の他の複数の導体パターンはターン数が少ないので、コイル全体としての直流抵抗を低い値に保つことができる。
【０００９】
請求項２の発明は、請求項１に記載のチップインダクタにおいて、最下層の導体パターンを最多ターン数の導体パターンに設定すると共に、他の複数の導体パターンのターン数を互いに略等しいターン数に設定した構成とする。
かかる構成により、一のコイルにおいて、最下層の導体パターンのみが最多ターン数となるので、その分、インダクタンスが高くなる。さらに、最下層の導体パターン以外の大多数を占める他の複数の導体パターンはターン数が少なくて済むので、コイル全体としての直流抵抗をさらに低い値に保つことができる。また、最下層の導体パターンのみを最多ターン数にして、そのインダクタンス高くしているので、導体パターンの積層数を増加させなくとも済む。
【００１０】
請求項３の発明は、請求項２に記載のチップインダクタにおいて、最下層の導体パターンのターン数を、他の複数の導体パターンのターン数の略１．５倍に設定した構成とする。
かかる構成により、一のコイル全体としてのインダクタンス値をさらに向上させることができると共に、直流抵抗値の増大をさらに抑制することができる。
【００１１】
請求項４の発明は、請求項３に記載のチップインダクタにおいて、最下層の導体パターンのターン数を略１．５巻とし、他の導体パターンのターン数を略１巻とした構成とする。
【００１２】
請求項５の発明は、請求項１ないし請求項４のいずれかに記載のチップインダクタにおいて、各外部接続電極は、チップ本体の上面から側端面を通じて下面に至る断面略コ字状をなす構成とした。
【００１３】
請求項６の発明は、請求項５に記載のチップインダクタにおいて、各外部接続電極を、コイルが作る磁束が当該外部接続電極の部分であってチップ本体上面及び下面に位置する部分を通らないように、形成した構成とする。
かかる構成により、このチップインダクタにおける一のコイルによって生じる磁界が外部接続電極によって妨げられることを回避できる。
【００１４】
請求項７の発明は、請求項１ないし請求項６のいずれかに記載のチップインダクタにおいて、複数の導体パターンは、絶縁層に設けた開口部を通して積層方向に直列接続されて、一のコイルをなすものである構成とした。
【００１５】
請求項８の発明は、請求項１ないし請求項７のいずれかに記載のチップインダクタにおいて、基板は、セラミックス基板又はウエハであり、導体パターンは、感光性導体ペーストをパターニングして焼成してなるものであり、絶縁層は、絶縁材ペーストを焼成してなるものである構成とした。
【００１６】
請求項９の発明は、請求項１ないし請求項８のいずれかに記載のチップインダクタにおいて、複数の導体パターンは、互いに線幅が略等しく設定されている構成とした。
【００１７】
また、請求項１０の発明は、感光性導体ペーストをパターニングして焼成することにより導体パターンを形成する工程と、この工程に引き続いて、絶縁層を焼成する工程とを、セラミックス基板又はウエハ上に、交互に複数回繰り返して、複数の導体パターン同士をその積層方向に直列接続してなる一のコイルを有したチップインダクタを製造するチップインダクタ製造方法であって、複数の導体パターンのうち、セラミックス基板又はウエハの直上に設けられる最下層の導体パターンのターン数を、他の複数の導体パターンのターン数よりも多く設定し、かつ他の複数の導体パターンのターン数を、互いに略等しいターン数に設定する構成とした。
かかる構成により、最下層の導体パターンが、セラミックス基板又はウエハの直上に設けられているので、焼成時の収縮が、絶縁層上に設けられた他の複数の導体パターンよりも少なくなる。この結果、所望の線幅を確保しつつ、ターン数を他の複数の導体パターンのターン数よりも多くすることができる。
【００１８】
請求項１１の発明は、請求項１０記載のチップインダクタ製造方法において、最下層の導体パターンを、他の複数の導体パターンのターン数の略１．５倍のターン数に形成する構成とした。
かかる構成により、焼成時における最下層の導体パターンの収縮率が低いことによるターン数の増加可能化と焼成された線幅の縮小の抑制とが相まって、出来上った一のコイル全体としてのインダクタンス値の向上と直流抵抗値の増大の抑制とが、さらに向上する。
【００１９】
請求項１２の発明は、請求項１０又は請求項１１に記載のチップインダクタ製造方法において、絶縁層に開口部を設け、その開口部を通して複数の導体パターン同士をその積層方向に直列接続して、一のコイルを形成する構成とした。
【００２０】
以上説明したように、請求項１〜請求項９の発明に係るチップインダクタによれば、複数の導体パターンを直列接続してなる一のコイルのインダクタンスを高くすることができると共にその直流抵抗を低い値に保つことができるので、コイル全体のＱ特性を向上させることができる。
【００２１】
特に、請求項２の発明に係るチップインダクタによれば、一のコイルにおける最下層の導体パターンのみが最多ターン数となるので、その分、インダクタンスが高くなる。しかも、これ以外の大多数を占める他の複数の導体パターンを多ターン数としなくとも済むので、コイル全体としての直流抵抗を低い値に保つことができ、その結果、コイル全体のＱ特性を向上させることができる。しかも、そのように最下層の導体パターンのみを最多ターン数とすることでインダクタンスを向上させているので、導体パターンの積層数を増加させることなく、インダクタ全体の薄型化を図ることができる。
【００２２】
また、請求項３の発明に係るチップインダクタによれば、最下層の導体パターンのターン数を、他の複数の導体パターンのターン数の略１．５倍に設定した構成としたので、一のコイル全体としてのインダクタンス値の向上と直流抵抗値の増大の抑制とを図ることができ、コイル全体のＱ特性をさらに向上させることができる。
【００２３】
また、請求項６の発明に係るチップインダクタによれば、一のコイルによって生じる磁界が外部接続電極で妨げられることを回避することができので、コイル全体のインダクタンスをさらに向上させて、Ｑ特性のさらなる向上を達成することができる。
【００２４】
また、請求項１０ないし請求項１２の発明に係るチップインダクタ製造方法によれば、所望の線幅を確保しつつ、最下層の導体パターンのターン数を他の複数の導体パターンのターン数よりも多くすることができるので、積層数を増大させることなく最下層の導体パターンのみを多ターン数にしてインダクタンスを高くすることができ、且つそれ以外の他の複数の導体パターンのターン数を少なくして、線幅を確保することができる。また、最下層の導体パターンの焼成時における収縮が、絶縁層上に設けられた他の複数の導体パターンよりも少なく、ほぼ所望の線幅を維持するので、コイル全体の直流抵抗値を低くすることができ、この結果、インダクタ全体を薄型のままに保ちつつ、コイル全体のＱ特性を向上させることが可能となる。
【図面の簡単な説明】
【００２５】
［図１］この発明の一実施例に係るチップインダクタの分解斜視図である。
［図２］チップインダクタの外観を示す斜視図である。
［図３］ビアホールの部分を示す図２の矢視Ａ−Ａ断面図である。
［図４］コイルと外部接続電極との接続部分を示す図２の矢視Ｂ−Ｂ断面図である。
［図５］チップインダクタの製造プロセスの主要な流れを表した工程図である。
［図６］最下層の導体パターンの焼成時における状態を示す断面図である。
［図７］他の導体パターンの焼成時における線幅方向の収縮現象を模式的に表した断面図である。
［図８］最多ターン数の導体パターンを最下層にしてチップインダクタのほぼ中央部に位置させた場合の磁界の分布状態を模式的に表した断面図である。
［図９］最多ターン数の導体パターンをチップインダクタの上部に配置した場合の磁界の分布状態を模式的に表した断面図である。
【発明を実施するための最良の形態】
【００２６】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００２７】
図１は、この発明の一実施例に係るチップインダクタの分解斜視図であり、図２は、その外観を示す斜視図であり、図３は、ビアホールの部分を示す図２の矢視Ａ−Ａ断面図であり、図４は、その内部に形成されたコイルと外部接続電極との接続部分を示す図２の矢視Ｂ−Ｂ断面図である。
【００２８】
この実施例のチップインダクタ１は、セラミックス基板２と、その上に積層形成された積層体３と、そのセラミックス基板２及び積層体３からなるチップ本体の左右両端にそれぞれ付設された外部接続電極４−１，４−２とで構成されている。
【００２９】
セラミックス基板２は、アルミナ材料を焼成して形成した厚さ０．１５［ｍｍ］の基板を、縦×横が約０．６［ｍｍ］×０．３［ｍｍ］という微小寸法に切断したものである。
【００３０】
積層体３は、図１に示すように、外径寸法Ｒが等しい複数の導体パターン３１〜３４と複数の絶縁層３５〜３８とを、交互に積層したものである。
複数の導体パターン３１〜３４のうちの導体パターン３１は、最多ターン数の導体パターンであり、セラミックス基板２の表面直上に設けられて最下層に位置している。この導体パターン３１のターン数は略１．５巻であり、他の導体パターン３２，３３，３４のターン数よりも略１．５倍のターン数に設定されている。したがって、他の導体パターン３２，３３，３４のターン数は、いずれも略１巻に設定されている。
このように構成された導体パターン３１〜３４は、互いにほぼ等しい線幅に設定されており、また、導体パターン３１〜３４は、開口部としてのビアホール５１，５２，５３をそれぞれ通してその積層方向に順に直列的に接続され、一のコイル３０をなしている。
【００３１】
具体的には、図３にも示すように、ターン数が１．５巻の導体パターン３１がセラミックス基板２の直上に設けられており、絶縁層３５がこの導体パターン３１とセラミックス基板２表面を覆うように積層形成されている。そして、絶縁層３５の表面上に、ターン数が略１巻の導体パターン３２が設けられ、この導体パターン３２及び絶縁層３５表面を覆うように、絶縁層３６が積層形成されている。さらに、その絶縁層３６の表面上には、略１巻の導体パターン３３が設けられ、この導体パターン３３及び絶縁層３６表面を覆うように、絶縁層３７が積層形成されている。そして、この絶縁層３７の表面上に、略１巻の導体パターン３４が設けられ、外層として兼用される絶縁層３８が、この導体パターン３４及び絶縁層３７表面を覆うように積層形成されている。
このような積層体３の各部位を構成する導体パターン３１〜３４は、後述するように、銀及びガラス等を主材料とする感光性導電ペーストをパターニング・焼成してなり、絶縁層３５〜３８は、ガラス等を主材料とする絶縁ペーストを印刷・焼成してなる。
【００３２】
また、この積層体３の厚さは、セラミックス基板２の厚さと同じく、約０．１５［ｍｍ］となっている。すなわち、セラミックス基板２の厚さは、チップインダクタ全体の厚さのほぼ半分に設定されている。したがって、セラミックス基板２の表面直上に設けられた最下層の導体パターン３１は、セラミックス基板２と積層体３で構成されるチップ本体の厚さ方向において、ほぼ中央部に位置していることとなる。
【００３３】
外部接続電極４−１，４−２は、図２に示すように、略コ字状をなし、セラミックス基板２と積層体３とで構成されるチップ本体の両側端面に、この各側端面を含んで上面の一部分及び下面の一部分を覆うように各々付設されている。すなわち、外部接続電極４−１，４−２は、図３に示すように、チップ本体の上面である絶縁層３８の上面からチップ本体の側端面（図３の左，右側面）を通じてチップ本体の下面であるセラミックス基板２の下面に至る断面略コ字状をなす。これら外部接続電極４−１，４−２はコイル３０の両端子にそれぞれ接続されている。具体的には、図４に示すように、外部接続電極４−１は導体パターン３１に接続され、外部接続電極４−２は導体パターン３４に接続されている。これら外部接続電極４−１，４−２の表面には、それぞれＮｉ，Ｓｎ，Ｃｕ等のメッキが施されて、導電性及び外部との接続性等が良好なものとなっている。
【００３４】
次に、このチップインダクタの製造方法について説明する。
図５は、このチップインダクタの製造プロセスの主要な流れを表した工程図である。
【００３５】
まず、図５（ａ）に示すように、感光性導体ペースト３９をセラミックス基板２の表面上に塗布する。そして、それをフォトリソグラフィ法によりパターニングして、略１．５巻の部分的なシートコイル状の未焼成のパターンとした後、焼成して、図５（ｂ）に示すように、略１．５巻の最下層の導体パターン３１を形成する。
ところで、未焼成の導体パターンは、焼成時に収縮しようとするが、セラミックス基板２上に形成されているので、導体パターン３１の焼成時における線幅の収縮は、他の導体パターン３２，３３，３４の線幅の収縮と比べて非常に小さい。
【００３６】
上記工程に引き続いて、図５（ｃ）に示すように、絶縁層３５を、導体パターン３１とセラミックス基板２表面を覆うように製膜し、ビアホール５１を形成した後、焼成する。
【００３７】
そして、図５（ｄ）に示すように、上記と同様の感光性導体ペースト３９を絶縁層３５の表面上に塗布し（図示省略）、このペーストをフォトリソグラフィ法によってパターニングすることで、略１巻の部分的なシートコイル状の未焼成のパターンを形成する。このとき、感光性導体ペースト３９がビアホール５１に入り込む。かかる状態でパターンを焼成することで、パターン数が略１巻の導体パターン３２が形成され、この導体パターン３２がビアホール５１を通して導体パターン３１と電気的に接続した状態となる。
このときの焼成では、絶縁層３５がガラスを主材料とし、且つその上の未焼成の導体パターンが銀ペースト材料からなるので、ガラスが銀の焼結助材として作用し、導体パターン３２の線幅の収縮率を高める。したがって、焼成によって得られた導体パターン３２は、導体パターン３１の場合よりも大幅に収縮する。しかし、この導体パターン３２は、最下層の導体パターン３１よりも少ないターン数に設定されているので、上記のような収縮による線幅の減少分を予め考慮に入れて、その分、未焼成の導体パターン３２の線幅等の寸法を大きめにしておくことが可能である。このようにして、焼成時に線幅が減少するおそれが高い絶縁層３５上の導体パターン３２についても、所望の線幅に形成することができる。より好ましくは、導体パターン３２の線幅が導体パターン３１の線幅とほぼ等しくなるように設定する。
【００３８】
続いて、図５（ｅ）に示すように、絶縁層３６を、導体パターン３２と絶縁層３５表面を覆うように製膜し、ビアホール５２を形成した後、焼成する。
そして、図５（ｆ）に示すように、この絶縁層３６の上に、導体パターン３２と同ターン数の導体パターン３３、絶縁層３５と同様にビアホール５３を有する絶縁層３７、導体パターン３２と同ターン数の導体パターン３４、保護層として兼用される絶縁層３８を、この順に順次積層形成していく。そして、このようにして作製されたウエハを、スクライブ及びローラブレイクにより分割して、約０．６［ｍｍ］×０．３［ｍｍ］の個々のチップ本体を作製する。
【００３９】
このようにして作製されたチップ本体の積層体３の内部には、略１．５巻の最下層導体パターン３１と略１巻の他の導体パターン３２，３３，３４とがその積層方向にビアホール５１，５２，５３を通して直列接続され、一のコイル３０が形成されている。
そこで、外部接続端子４−１，４−２を、この一のコイル３０の両端に接続させた状態で、チップ本体の両側端１ａ，１ｂにそれぞれ焼き付け・メッキなどして付設することで、図１〜図３に示したチップインダクタ１を完成させる。
【００４０】
次に、この実施例のチップインダクタとその製造方法とにおける作用及び効果について説明する。
【００４１】
まず、焼成時における導体パターン３１〜３４の収縮作用とその効果について述べる。
図６は、最下層の導体パターンの焼成時における状態を示す断面図であり、図７は、他の導体パターンの焼成時における線幅方向の収縮現象を模式的に表した断面図である。
図６に示すように、最下層の導体パターン３１は、セラミックス基板２の直上に設けられる。したがって、導体パターン３１の焼結助材として作用するガラスがセラミックス基板２に存在しないので、未焼成の導体パターン３１′全体を焼成しても、導体パターン３１の線幅はほとんど減少しない。
このように、セラミックス基板２の直上に設けられる導体パターン３１は、焼成工程を経ても、導体パターン３２，３３，３４に比べてその収縮が非常に小さいので、焼成後もその断面積を所望の大きさに保つことができる。したがって、線幅収縮による直流抵抗値の増大を抑制しつつ、多ターン化によるインダクタンスの増加を図ることができ、その結果、コイル３０のＱ特性を向上させることができる。さらに、導体パターン３１において、ターン数を稼ぐことにより、他の導体パターン３２，３３，３４の積層数を増加させなくとも済み、この結果、チップインダクタ１全体の薄型化が可能となる。
【００４２】
他方、導体パターン３２，３３，３４については、図７（ａ）に示すように、焼成前に、導体パターン３２′（３３′，３４′）が絶縁層３５（３６，３７）上にあるので、絶縁層３５（３６，３７）の主成分であるガラスが、導体パターン３２′（３３′，３４′）の銀の焼結助材として作用する。この結果、焼成時に、図７（ｂ）に示すように、導体パターン３２（３３，３４）の線幅が導体パターン３１の場合よりも大幅に収縮する。しかし、導体パターン３２（３３，３４）のターン数は略１巻であり、最下層の導体パターン３１よりも少ないターン数に設定されているので、未焼成の導体パターン３２′（３３′，３４′）の線幅の寸法を、仕上がり線幅よりも予め大きめにしておくことができる。したがって、焼成時における線幅の減少分を予め見込んで、未焼成の導体パターン３２′（３３′，３４′）の線幅を大きめに設定しておくことで、導体パターン３１とほぼ等しい線幅の導体パターン３２（３３，３４）を形成することができる。
このように、導体パターン３２，３３，３４は、少ないターン数で所望の線幅に形成することができるので、コイル３０全体としての直流抵抗を低い値に保つことができ、この結果、コイル３０全体のＱ特性を向上させることができる。
【００４３】
次に、導体パターン３１〜３４のターン数の設定について述べる。
この実施例では、図１に示すように、最下層の導体パターン３１のターン数を略１．５ターンとし、他の複数の導体パターン３２，３３，３４のターン数を等しく略１ターンとすることで、一のコイル３０全体としてのインダクタンス値の向上と、直流抵抗値の増大の抑制とを図り、コイル全体のＱ特性のさらなる向上を達成している。
これは、最下層の導体パターンのターン数を過多に設定すると、そのコイルパターンとしての内径が余りにも小さくなってしまってＱ特性が低下し、逆に、他の導体パターン３２，３３，３４とほとんど変わらないような少ないターン数に設定すると、コイル３０全体としてのインダクタンスを増大させることが困難になるからである。かかる観点から、最下層の導体パターン３１のターン数を略１．５巻とすると共に他の導体パターン３２，３３，３４のターン数を略１巻とすることで、Ｑ特性の最適化を図った。
【００４４】
最後に、最多ターン数の導体パターン３１を最下層にして、チップインダクタ１の厚さ方向ほぼ中央部に位置させたことによる作用及び効果について述べる。
図８は、最多ターン数の導体パターンを最下層にしてチップインダクタのほぼ中央部に位置させた場合の磁界の分布状態を模式的に表した断面図であり、図９は、最多ターン数の導体パターンをチップインダクタの上部に配置した場合の磁界の分布状態を模式的に表した断面図である。なお、図８では、説明と理解を容易にするため、導体パターン３１の巻数を２ターンとし、他の導体パターンの巻数を１ターンとして表示した。
この実施例では、図８に示すように、最多ターン数で内径が最も狭い導体パターン３１を最下層に配して、チップインダクタ１の厚さ方向ほぼ中央部に位置させ、この上方に、ターン数の少く内径が広い導体パターン３２，３３，３４を配置した状態となっている。
かかる状態では、コイル３０によってその周囲に生成される磁界８は、チップインダクタ１の左右両端に設けられている外部接続電極４−１，４−２に妨げられることがないので、高磁束密度で分布すると想定される。これにより、このチップインダクタ１全体としてのＱ特性は高くなる。
【００４５】
他方、図９に示すように、最多ターン数の導体パターン３１を最上位に配置し、その下方に１巻の導体パターン３２，３３，３４を配置した場合には、コイル３０によって生成される磁界９は、その全体的な分布が導体パターン３１の位置している側に即ち上方にずれ込むので、その一部分の磁束がチップインダクタ１の外部接続電極４−１，４−２に妨げられてしまう。この結果、その分、磁束が通り難くなり、Ｑ特性が高くならない。
【００４６】
このように、最多ターン数の導体パターン３１を、チップインダクタ１全体の約１／２の厚さを有するセラミックス基板２の直上に設けて、チップインダクタ１全体の厚さ方向ほぼ中央部に位置させることにより、チップインダクタ１のＱ特性を向上させることができる。
【００４７】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
上記実施例では、個々のチップインダクタ１の外形寸法を約０．６［ｍｍ］×０．３［ｍｍ］としたが、この他にも例えば、１．０［ｍｍ］×０．５［ｍｍ］とすることや、セラミックス基板２を厚さが０．２［ｍｍ］や０．２５［ｍｍ］のものとすることなども可能である。
また、基板としてアルミナを焼成してなるセラミックス基板を用いた場合について説明したが、基板以外にも、例えばウエハを用いることなども可能である。
また、最下層の導体パターン３１を略１．５巻とし、他の導体パターン３２，３３，３４は略１巻としたが、巻数についてはこれのみに限定されるものではない。
また、上記実施例では、最下層の導体パターン３１を最多ターン数に設定したが、これに限るものではない。すなわち、複数の導体パターン３１〜３４の下側半部に存する導体パターン３１，３２のいずれかを最多ターン数に設定すれば良い。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【技術分野】
【０００１】
この発明は、コイルを形成する導体パターンと絶縁層とを交互に積層してなるチップインダクタ及びその製造方法に関するものである。
【背景技術】
【０００２】
チップインダクタは、外形が小型・薄型のチップ状に形成されており、電子機器の小型化・薄型化に対応した極めて高性能で汎用性の高い電子部品の一種類であり、例えばノイズフィルタとして種々の電子回路に組み込まれて使用されている。
この種のインダクタに係る第１の従来技術例として、例えば、特許文献１に開示された技術がある。このインダクタは、コイル導体と低誘電率絶縁膜とを絶縁性基板上に交互に積層していき、各低誘電率絶縁膜の上下のコイル導体同士をその低誘電率絶縁膜に設けられた窓部を介して接続（いわゆる層間接続）することで、チップインダクタ全体として直列した一繋がりのコイルを形成する積層インダクタである。そして、この積層インダクタは、上記一繋がりのコイル全体のインダクタンスを、より大きくするために、コイル導体と低誘電率絶縁膜との積層体をさらに多層化している。すなわち。コイル全体の合計ターン数を多くすることで、各コイル導体の線幅及び厚みを確保して低直流抵抗化を達成しつつ、所望の高インダクタンス値を得ている。この結果、良好なＱ特性を実現せんとするものである。
【０００３】
また、第２の従来技術として、例えば、特許文献２に開示された技術がある。この技術は、上記のような積層インダクタにおける積層体の上層側や下層側に、ターン数の多いコイル導体を配置し、これら上層及び下層に挟まれた中間層に、ターン数の少ないコイル導体を配置することで、コイル全体における直流抵抗値の分布を異ならせている。すなわち、積層体の中心部（中間層の部分）を低直流抵抗化すると共に、上層や下層のような外側寄りの部分を高直流抵抗化する。これにより、積層体の製造時の圧着歪みを小さくすると共に、積層インダクタの放熱特性の向上を図っている。
【０００４】
【特許文献１】特開平９−１７６３４号公報
【特許文献２】特開２００２−２４６２３１号公報
【発明の開示】
【０００５】
しかし、上記した第１の従来技術では、次のような問題が生じるおそれがある。
すなわち、コイル全体のインダクタンスを大きくするために、コイル導体と低誘電率絶縁膜との積層体をさらに多層化すると、線幅は細くしなくとも済むが、その多層化した分だけ積層体の全体的な外形寸法の厚さ（高さ）が大きくなり、小型・薄型であるというチップインダクタとしての特長を損なってしまうおそれがある。
【０００６】
また、第２の技術では、ターン数の多いコイル導体を積層体の上層側や下層側に配置するので、インダクタンスを高くしつつ良好な放熱特性を得ることができるが、ターン数の少ない層では、直流抵抗値を小さくするために、コイル導体の線幅を大きくしなければならなくなり、その分、コイルの内径も小さくなってインダクタンスが低くなり、Ｑ特性が低下するおそれがある。また、ターン数の多い層では、線幅の設定が制限される。このため、この層を焼成すると、この層の線幅が収縮して細くなり、この結果、直流抵抗値が増大するという問題もある。
【０００７】
この発明は、上述した課題を解決するためになされたもので、小型・薄型であるという特長を確保しつつ良好なＱ特性を実現したチップインダクタ及びその製造方法を提供することを目的とする。
【０００８】
上記課題を解決するために、請求項１の発明は、基板とこの基板上に導体パターンと絶縁層とが交互に複数積層されて成り且つ複数の導体パターン同士がその積層方向に直列接続してなる一のコイルを有した積層体とで構成されるチップ本体と、このチップ本体の両側端面にそれぞれ付設され且つ一方が一のコイルの一方端に接続され他方が一のコイルの他方端に接続された１対の外部接続電極とを具備するチップインダクタであって、一のコイルを形成する複数の導体パターンの外径寸法を略等しく設定し、且つ当該複数の導体パターンのうち下側半部に存する複数の導体パターンのいずれかを最多ターン数の導体パターンとし、チップ本体を構成する積層体の厚みと基板の厚みとを略等しく設定して、最下層の導体パターンをチップ本体の略中央部に位置させた構成とする。
かかる構成により、複数の導体パターンを直列接続してなる一のコイルにおいて、複数の導体パターンのうち下側半部に存する複数の導体パターンのいずれかが最多ターン数の導体パターンとなるので、その分、インダクタンスが高くなる。そして、当該導体パターン以外の他の複数の導体パターンはターン数が少ないので、コイル全体としての直流抵抗を低い値に保つことができる。
【０００９】
請求項２の発明は、請求項１に記載のチップインダクタにおいて、最下層の導体パターンを最多ターン数の導体パターンに設定すると共に、他の複数の導体パターンのターン数を互いに略等しいターン数に設定した構成とする。
かかる構成により、一のコイルにおいて、最下層の導体パターンのみが最多ターン数となるので、その分、インダクタンスが高くなる。さらに、最下層の導体パターン以外の大多数を占める他の複数の導体パターンはターン数が少なくて済むので、コイル全体としての直流抵抗をさらに低い値に保つことができる。また、最下層の導体パターンのみを最多ターン数にして、そのインダクタンス高くしているので、導体パターンの積層数を増加させなくとも済む。
【００１０】
請求項３の発明は、請求項２に記載のチップインダクタにおいて、最下層の導体パターンのターン数を、他の複数の導体パターンのターン数の略１．５倍に設定した構成とする。
かかる構成により、一のコイル全体としてのインダクタンス値をさらに向上させることができると共に、直流抵抗値の増大をさらに抑制することができる。
【００１１】
請求項４の発明は、請求項３に記載のチップインダクタにおいて、最下層の導体パターンのターン数を略１．５巻とし、他の導体パターンのターン数を略１巻とした構成とする。
【００１２】
請求項５の発明は、請求項１ないし請求項４のいずれかに記載のチップインダクタにおいて、各外部接続電極は、チップ本体の上面から側端面を通じて下面に至る断面略コ字状をなす構成とした。
【００１３】
請求項６の発明は、請求項５に記載のチップインダクタにおいて、各外部接続電極を、コイルが作る磁束が当該外部接続電極の部分であってチップ本体上面及び下面に位置する部分を通らないように、形成した構成とする。
かかる構成により、このチップインダクタにおける一のコイルによって生じる磁界が外部接続電極によって妨げられることを回避できる。
【００１４】
請求項７の発明は、請求項１ないし請求項６のいずれかに記載のチップインダクタにおいて、複数の導体パターンは、絶縁層に設けた開口部を通して積層方向に直列接続されて、一のコイルをなすものである構成とした。
【００１５】
請求項８の発明は、請求項１ないし請求項７のいずれかに記載のチップインダクタにおいて、基板は、セラミックス基板又はウエハであり、導体パターンは、感光性導体ペーストをパターニングして焼成してなるものであり、絶縁層は、絶縁材ペーストを焼成してなるものである構成とした。
【００１６】
請求項９の発明は、請求項１ないし請求項８のいずれかに記載のチップインダクタにおいて、複数の導体パターンは、互いに線幅が略等しく設定されている構成とした。
【００１７】
また、請求項１０の発明は、感光性導体ペーストをパターニングして焼成することにより導体パターンを形成する工程と、この工程に引き続いて、絶縁層を焼成する工程とを、セラミックス基板又はウエハ上に、交互に複数回繰り返して、複数の導体パターン同士をその積層方向に直列接続してなる一のコイルを有したチップインダクタを製造するチップインダクタ製造方法であって、複数の導体パターンのうち、セラミックス基板又はウエハの直上に設けられる最下層の導体パターンのターン数を、他の複数の導体パターンのターン数よりも多く設定し、かつ他の複数の導体パターンのターン数を、互いに略等しいターン数に設定する構成とした。
かかる構成により、最下層の導体パターンが、セラミックス基板又はウエハの直上に設けられているので、焼成時の収縮が、絶縁層上に設けられた他の複数の導体パターンよりも少なくなる。この結果、所望の線幅を確保しつつ、ターン数を他の複数の導体パターンのターン数よりも多くすることができる。
【００１８】
請求項１１の発明は、請求項１０記載のチップインダクタ製造方法において、最下層の導体パターンを、他の複数の導体パターンのターン数の略１．５倍のターン数に形成する構成とした。
かかる構成により、焼成時における最下層の導体パターンの収縮率が低いことによるターン数の増加可能化と焼成された線幅の縮小の抑制とが相まって、出来上った一のコイル全体としてのインダクタンス値の向上と直流抵抗値の増大の抑制とが、さらに向上する。
【００１９】
請求項１２の発明は、請求項１０又は請求項１１に記載のチップインダクタ製造方法において、絶縁層に開口部を設け、その開口部を通して複数の導体パターン同士をその積層方向に直列接続して、一のコイルを形成する構成とした。
【００２０】
以上説明したように、請求項１〜請求項９の発明に係るチップインダクタによれば、複数の導体パターンを直列接続してなる一のコイルのインダクタンスを高くすることができると共にその直流抵抗を低い値に保つことができるので、コイル全体のＱ特性を向上させることができる。
【００２１】
特に、請求項２の発明に係るチップインダクタによれば、一のコイルにおける最下層の導体パターンのみが最多ターン数となるので、その分、インダクタンスが高くなる。しかも、これ以外の大多数を占める他の複数の導体パターンを多ターン数としなくとも済むので、コイル全体としての直流抵抗を低い値に保つことができ、その結果、コイル全体のＱ特性を向上させることができる。しかも、そのように最下層の導体パターンのみを最多ターン数とすることでインダクタンスを向上させているので、導体パターンの積層数を増加させることなく、インダクタ全体の薄型化を図ることができる。
【００２２】
また、請求項３の発明に係るチップインダクタによれば、最下層の導体パターンのターン数を、他の複数の導体パターンのターン数の略１．５倍に設定した構成としたので、一のコイル全体としてのインダクタンス値の向上と直流抵抗値の増大の抑制とを図ることができ、コイル全体のＱ特性をさらに向上させることができる。
【００２３】
また、請求項６の発明に係るチップインダクタによれば、一のコイルによって生じる磁界が外部接続電極で妨げられることを回避することができので、コイル全体のインダクタンスをさらに向上させて、Ｑ特性のさらなる向上を達成することができる。
【００２４】
また、請求項１０ないし請求項１２の発明に係るチップインダクタ製造方法によれば、所望の線幅を確保しつつ、最下層の導体パターンのターン数を他の複数の導体パターンのターン数よりも多くすることができるので、積層数を増大させることなく最下層の導体パターンのみを多ターン数にしてインダクタンスを高くすることができ、且つそれ以外の他の複数の導体パターンのターン数を少なくして、線幅を確保することができる。また、最下層の導体パターンの焼成時における収縮が、絶縁層上に設けられた他の複数の導体パターンよりも少なく、ほぼ所望の線幅を維持するので、コイル全体の直流抵抗値を低くすることができ、この結果、インダクタ全体を薄型のままに保ちつつ、コイル全体のＱ特性を向上させることが可能となる。
【図面の簡単な説明】
【００２５】
［図１］この発明の一実施例に係るチップインダクタの分解斜視図である。
［図２］チップインダクタの外観を示す斜視図である。
［図３］ビアホールの部分を示す図２の矢視Ａ−Ａ断面図である。
［図４］コイルと外部接続電極との接続部分を示す図２の矢視Ｂ−Ｂ断面図である。
［図５］チップインダクタの製造プロセスの主要な流れを表した工程図である。
［図６］最下層の導体パターンの焼成時における状態を示す断面図である。
［図７］他の導体パターンの焼成時における線幅方向の収縮現象を模式的に表した断面図である。
［図８］最多ターン数の導体パターンを最下層にしてチップインダクタのほぼ中央部に位置させた場合の磁界の分布状態を模式的に表した断面図である。
［図９］最多ターン数の導体パターンをチップインダクタの上部に配置した場合の磁界の分布状態を模式的に表した断面図である。
【発明を実施するための最良の形態】
【００２６】
以下、この発明の最良の形態について図面を参照して説明する。
【実施例１】
【００２７】
図１は、この発明の一実施例に係るチップインダクタの分解斜視図であり、図２は、その外観を示す斜視図であり、図３は、ビアホールの部分を示す図２の矢視Ａ−Ａ断面図であり、図４は、その内部に形成されたコイルと外部接続電極との接続部分を示す図２の矢視Ｂ−Ｂ断面図である。
【００２８】
この実施例のチップインダクタ１は、セラミックス基板２と、その上に積層形成された積層体３と、そのセラミックス基板２及び積層体３からなるチップ本体の左右両端にそれぞれ付設された外部接続電極４−１，４−２とで構成されている。
【００２９】
セラミックス基板２は、アルミナ材料を焼成して形成した厚さ０．１５［ｍｍ］の基板を、縦×横が約０．６［ｍｍ］×０．３［ｍｍ］という微小寸法に切断したものである。
【００３０】
積層体３は、図１に示すように、外径寸法Ｒが等しい複数の導体パターン３１〜３４と複数の絶縁層３５〜３８とを、交互に積層したものである。
複数の導体パターン３１〜３４のうちの導体パターン３１は、最多ターン数の導体パターンであり、セラミックス基板２の表面直上に設けられて最下層に位置している。この導体パターン３１のターン数は略１．５巻であり、他の導体パターン３２，３３，３４のターン数よりも略１．５倍のターン数に設定されている。したがって、他の導体パターン３２，３３，３４のターン数は、いずれも略１巻に設定されている。
このように構成された導体パターン３１〜３４は、互いにほぼ等しい線幅に設定されており、また、導体パターン３１〜３４は、開口部としてのビアホール５１，５２，５３をそれぞれ通してその積層方向に順に直列的に接続され、一のコイル３０をなしている。
【００３１】
具体的には、図３にも示すように、ターン数が１．５巻の導体パターン３１がセラミックス基板２の直上に設けられており、絶縁層３５がこの導体パターン３１とセラミックス基板２表面を覆うように積層形成されている。そして、絶縁層３５の表面上に、ターン数が略１巻の導体パターン３２が設けられ、この導体パターン３２及び絶縁層３５表面を覆うように、絶縁層３６が積層形成されている。さらに、その絶縁層３６の表面上には、略１巻の導体パターン３３が設けられ、この導体パターン３３及び絶縁層３６表面を覆うように、絶縁層３７が積層形成されている。そして、この絶縁層３７の表面上に、略１巻の導体パターン３４が設けられ、外層として兼用される絶縁層３８が、この導体パターン３４及び絶縁層３７表面を覆うように積層形成されている。
このような積層体３の各部位を構成する導体パターン３１〜３４は、後述するように、銀及びガラス等を主材料とする感光性導電ペーストをパターニング・焼成してなり、絶縁層３５〜３８は、ガラス等を主材料とする絶縁ペーストを印刷・焼成してなる。
【００３２】
また、この積層体３の厚さは、セラミックス基板２の厚さと同じく、約０．１５［ｍｍ］となっている。すなわち、セラミックス基板２の厚さは、チップインダクタ全体の厚さのほぼ半分に設定されている。したがって、セラミックス基板２の表面直上に設けられた最下層の導体パターン３１は、セラミックス基板２と積層体３で構成されるチップ本体の厚さ方向において、ほぼ中央部に位置していることとなる。
【００３３】
外部接続電極４−１，４−２は、図２に示すように、略コ字状をなし、セラミックス基板２と積層体３とで構成されるチップ本体の両側端面に、この各側端面を含んで上面の一部分及び下面の一部分を覆うように各々付設されている。すなわち、外部接続電極４−１，４−２は、図３に示すように、チップ本体の上面である絶縁層３８の上面からチップ本体の側端面（図３の左，右側面）を通じてチップ本体の下面であるセラミックス基板２の下面に至る断面略コ字状をなす。これら外部接続電極４−１，４−２はコイル３０の両端子にそれぞれ接続されている。具体的には、図４に示すように、外部接続電極４−１は導体パターン３１に接続され、外部接続電極４−２は導体パターン３４に接続されている。これら外部接続電極４−１，４−２の表面には、それぞれＮｉ，Ｓｎ，Ｃｕ等のメッキが施されて、導電性及び外部との接続性等が良好なものとなっている。
【００３４】
次に、このチップインダクタの製造方法について説明する。
図５は、このチップインダクタの製造プロセスの主要な流れを表した工程図である。
【００３５】
まず、図５（ａ）に示すように、感光性導体ペースト３９をセラミックス基板２の表面上に塗布する。そして、それをフォトリソグラフィ法によりパターニングして、略１．５巻の部分的なシートコイル状の未焼成のパターンとした後、焼成して、図５（ｂ）に示すように、略１．５巻の最下層の導体パターン３１を形成する。
ところで、未焼成の導体パターンは、焼成時に収縮しようとするが、セラミックス基板２上に形成されているので、導体パターン３１の焼成時における線幅の収縮は、他の導体パターン３２，３３，３４の線幅の収縮と比べて非常に小さい。
【００３６】
上記工程に引き続いて、図５（ｃ）に示すように、絶縁層３５を、導体パターン３１とセラミックス基板２表面を覆うように製膜し、ビアホール５１を形成した後、焼成する。
【００３７】
そして、図５（ｄ）に示すように、上記と同様の感光性導体ペースト３９を絶縁層３５の表面上に塗布し（図示省略）、このペーストをフォトリソグラフィ法によってパターニングすることで、略１巻の部分的なシートコイル状の未焼成のパターンを形成する。このとき、感光性導体ペースト３９がビアホール５１に入り込む。かかる状態でパターンを焼成することで、パターン数が略１巻の導体パターン３２が形成され、この導体パターン３２がビアホール５１を通して導体パターン３１と電気的に接続した状態となる。
このときの焼成では、絶縁層３５がガラスを主材料とし、且つその上の未焼成の導体パターンが銀ペースト材料からなるので、ガラスが銀の焼結助材として作用し、導体パターン３２の線幅の収縮率を高める。したがって、焼成によって得られた導体パターン３２は、導体パターン３１の場合よりも大幅に収縮する。しかし、この導体パターン３２は、最下層の導体パターン３１よりも少ないターン数に設定されているので、上記のような収縮による線幅の減少分を予め考慮に入れて、その分、未焼成の導体パターン３２の線幅等の寸法を大きめにしておくことが可能である。このようにして、焼成時に線幅が減少するおそれが高い絶縁層３５上の導体パターン３２についても、所望の線幅に形成することができる。より好ましくは、導体パターン３２の線幅が導体パターン３１の線幅とほぼ等しくなるように設定する。
【００３８】
続いて、図５（ｅ）に示すように、絶縁層３６を、導体パターン３２と絶縁層３５表面を覆うように製膜し、ビアホール５２を形成した後、焼成する。
そして、図５（ｆ）に示すように、この絶縁層３６の上に、導体パターン３２と同ターン数の導体パターン３３、絶縁層３５と同様にビアホール５３を有する絶縁層３７、導体パターン３２と同ターン数の導体パターン３４、保護層として兼用される絶縁層３８を、この順に順次積層形成していく。そして、このようにして作製されたウエハを、スクライブ及びローラブレイクにより分割して、約０．６［ｍｍ］×０．３［ｍｍ］の個々のチップ本体を作製する。
【００３９】
このようにして作製されたチップ本体の積層体３の内部には、略１．５巻の最下層導体パターン３１と略１巻の他の導体パターン３２，３３，３４とがその積層方向にビアホール５１，５２，５３を通して直列接続され、一のコイル３０が形成されている。
そこで、外部接続端子４−１，４−２を、この一のコイル３０の両端に接続させた状態で、チップ本体の両側端１ａ，１ｂにそれぞれ焼き付け・メッキなどして付設することで、図１〜図３に示したチップインダクタ１を完成させる。
【００４０】
次に、この実施例のチップインダクタとその製造方法とにおける作用及び効果について説明する。
【００４１】
まず、焼成時における導体パターン３１〜３４の収縮作用とその効果について述べる。
図６は、最下層の導体パターンの焼成時における状態を示す断面図であり、図７は、他の導体パターンの焼成時における線幅方向の収縮現象を模式的に表した断面図である。
図６に示すように、最下層の導体パターン３１は、セラミックス基板２の直上に設けられる。したがって、導体パターン３１の焼結助材として作用するガラスがセラミックス基板２に存在しないので、未焼成の導体パターン３１′全体を焼成しても、導体パターン３１の線幅はほとんど減少しない。
このように、セラミックス基板２の直上に設けられる導体パターン３１は、焼成工程を経ても、導体パターン３２，３３，３４に比べてその収縮が非常に小さいので、焼成後もその断面積を所望の大きさに保つことができる。したがって、線幅収縮による直流抵抗値の増大を抑制しつつ、多ターン化によるインダクタンスの増加を図ることができ、その結果、コイル３０のＱ特性を向上させることができる。さらに、導体パターン３１において、ターン数を稼ぐことにより、他の導体パターン３２，３３，３４の積層数を増加させなくとも済み、この結果、チップインダクタ１全体の薄型化が可能となる。
【００４２】
他方、導体パターン３２，３３，３４については、図７（ａ）に示すように、焼成前に、導体パターン３２′（３３′，３４′）が絶縁層３５（３６，３７）上にあるので、絶縁層３５（３６，３７）の主成分であるガラスが、導体パターン３２′（３３′，３４′）の銀の焼結助材として作用する。この結果、焼成時に、図７（ｂ）に示すように、導体パターン３２（３３，３４）の線幅が導体パターン３１の場合よりも大幅に収縮する。しかし、導体パターン３２（３３，３４）のターン数は略１巻であり、最下層の導体パターン３１よりも少ないターン数に設定されているので、未焼成の導体パターン３２′（３３′，３４′）の線幅の寸法を、仕上がり線幅よりも予め大きめにしておくことができる。したがって、焼成時における線幅の減少分を予め見込んで、未焼成の導体パターン３２′（３３′，３４′）の線幅を大きめに設定しておくことで、導体パターン３１とほぼ等しい線幅の導体パターン３２（３３，３４）を形成することができる。
このように、導体パターン３２，３３，３４は、少ないターン数で所望の線幅に形成することができるので、コイル３０全体としての直流抵抗を低い値に保つことができ、この結果、コイル３０全体のＱ特性を向上させることができる。
【００４３】
次に、導体パターン３１〜３４のターン数の設定について述べる。
この実施例では、図１に示すように、最下層の導体パターン３１のターン数を略１．５ターンとし、他の複数の導体パターン３２，３３，３４のターン数を等しく略１ターンとすることで、一のコイル３０全体としてのインダクタンス値の向上と、直流抵抗値の増大の抑制とを図り、コイル全体のＱ特性のさらなる向上を達成している。
これは、最下層の導体パターンのターン数を過多に設定すると、そのコイルパターンとしての内径が余りにも小さくなってしまってＱ特性が低下し、逆に、他の導体パターン３２，３３，３４とほとんど変わらないような少ないターン数に設定すると、コイル３０全体としてのインダクタンスを増大させることが困難になるからである。かかる観点から、最下層の導体パターン３１のターン数を略１．５巻とすると共に他の導体パターン３２，３３，３４のターン数を略１巻とすることで、Ｑ特性の最適化を図った。
【００４４】
最後に、最多ターン数の導体パターン３１を最下層にして、チップインダクタ１の厚さ方向ほぼ中央部に位置させたことによる作用及び効果について述べる。
図８は、最多ターン数の導体パターンを最下層にしてチップインダクタのほぼ中央部に位置させた場合の磁界の分布状態を模式的に表した断面図であり、図９は、最多ターン数の導体パターンをチップインダクタの上部に配置した場合の磁界の分布状態を模式的に表した断面図である。なお、図８では、説明と理解を容易にするため、導体パターン３１の巻数を２ターンとし、他の導体パターンの巻数を１ターンとして表示した。
この実施例では、図８に示すように、最多ターン数で内径が最も狭い導体パターン３１を最下層に配して、チップインダクタ１の厚さ方向ほぼ中央部に位置させ、この上方に、ターン数の少く内径が広い導体パターン３２，３３，３４を配置した状態となっている。
かかる状態では、コイル３０によってその周囲に生成される磁界８は、チップインダクタ１の左右両端に設けられている外部接続電極４−１，４−２に妨げられることがないので、高磁束密度で分布すると想定される。これにより、このチップインダクタ１全体としてのＱ特性は高くなる。
【００４５】
他方、図９に示すように、最多ターン数の導体パターン３１を最上位に配置し、その下方に１巻の導体パターン３２，３３，３４を配置した場合には、コイル３０によって生成される磁界９は、その全体的な分布が導体パターン３１の位置している側に即ち上方にずれ込むので、その一部分の磁束がチップインダクタ１の外部接続電極４−１，４−２に妨げられてしまう。この結果、その分、磁束が通り難くなり、Ｑ特性が高くならない。
【００４６】
このように、最多ターン数の導体パターン３１を、チップインダクタ１全体の約１／２の厚さを有するセラミックス基板２の直上に設けて、チップインダクタ１全体の厚さ方向ほぼ中央部に位置させることにより、チップインダクタ１のＱ特性を向上させることができる。
【００４７】
なお、この発明は、上記実施例に限定されるものではなく、発明の要旨の範囲内において種々の変形や変更が可能である。
上記実施例では、個々のチップインダクタ１の外形寸法を約０．６［ｍｍ］×０．３［ｍｍ］としたが、この他にも例えば、１．０［ｍｍ］×０．５［ｍｍ］とすることや、セラミックス基板２を厚さが０．２［ｍｍ］や０．２５［ｍｍ］のものとすることなども可能である。
また、基板としてアルミナを焼成してなるセラミックス基板を用いた場合について説明したが、基板以外にも、例えばウエハを用いることなども可能である。
また、最下層の導体パターン３１を略１．５巻とし、他の導体パターン３２，３３，３４は略１巻としたが、巻数についてはこれのみに限定されるものではない。
また、上記実施例では、最下層の導体パターン３１を最多ターン数に設定したが、これに限るものではない。すなわち、複数の導体パターン３１〜３４の下側半部に存する導体パターン３１，３２のいずれかを最多ターン数に設定すれば良い。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【特許請求の範囲】
【請求項１】
基板とこの基板上に導体パターンと絶縁層とが交互に複数積層されて成り且つ複数の上記導体パターン同士がその積層方向に直列接続してなる一のコイルを有した積層体とで構成されるチップ本体と、このチップ本体の両側端面にそれぞれ付設され且つ一方が上記一のコイルの一方端に接続され他方が一のコイルの他方端に接続された１対の外部接続電極とを具備するチップインダクタであって、
上記一のコイルを形成する複数の導体パターンの外径寸法を略等しく設定し、且つ当該複数の導体パターンのうち下側半部に存する複数の導体パターンのいずれかを最多ターン数の導体パターンとし、
上記チップ本体を構成する積層体の厚みと基板の厚みとを略等しく設定して、最下層の導体パターンをチップ本体の略中央部に位置させた、
ことを特徴とするチップインダクタ。
【請求項２】
請求項１に記載のチップインダクタにおいて、
上記最下層の導体パターンを上記最多ターン数の導体パターンに設定すると共に、他の複数の導体パターンのターン数を互いに略等しいターン数に設定した、
ことを特徴とするチップインダクタ。
【請求項３】
請求項２に記載のチップインダクタにおいて、
上記最下層の導体パターンのターン数を、上記他の複数の導体パターンのターン数の略１．５倍に設定した
ことを特徴とするチップインダクタ。
【請求項４】
請求項３に記載のチップインダクタにおいて、
上記最下層の導体パターンのターン数を略１．５巻とし、上記他の導体パターンのターン数を略１巻とした
ことを特徴とするチップインダクタ。
【請求項５】
請求項１ないし請求項４のいずれかに記載のチップインダクタにおいて、
上記各外部接続電極は、上記チップ本体の上面から上記側端面を通じて下面に至る断面略コ字状をなす、
ことを特徴とするチップインダクタ。
【請求項６】
請求項５に記載のチップインダクタにおいて、
上記各外部接続電極を、上記コイルが作る磁束が当該外部接続電極の部分であって上記チップ本体上面及び下面に位置する部分を通らないように、形成した、
ことを特徴とするチップインダクタ。
【請求項７】
請求項１ないし請求項６のいずれかに記載のチップインダクタにおいて、
上記複数の導体パターンは、上記絶縁層に設けた開口部を通して積層方向に直列接続されて、上記一のコイルをなすものである
ことを特徴とするチップインダクタ。
【請求項８】
請求項１ないし請求項７のいずれかに記載のチップインダクタにおいて、
上記基板は、セラミックス基板又はウエハであり、
上記導体パターンは、感光性導体ペーストをパターニングして焼成してなるものであり、
上記絶縁層は、絶縁材ペーストを焼成してなるものである
ことを特徴とするチップインダクタ。
【請求項９】
請求項１ないし請求項８のいずれかに記載のチップインダクタにおいて、
上記複数の導体パターンは、互いに線幅が略等しく設定されている
ことを特徴とするチップインダクタ。
【請求項１０】
感光性導体ペーストをパターニングして焼成することにより導体パターンを形成する工程と、この工程に引き続いて、絶縁層を焼成する工程とを、セラミックス基板又はウエハ上に、交互に複数回繰り返して、複数の上記導体パターン同士をその積層方向に直列接続してなる一のコイルを有したチップインダクタを製造するチップインダクタ製造方法であって、
複数の上記導体パターンのうち、上記セラミックス基板又はウエハの直上に設けられる最下層の導体パターンのターン数を、他の複数の導体パターンのターン数よりも多く設定し、且つ上記他の複数の導体パターンのターン数を、互いに略等しいターン数に設定する
ことを特徴とするチップインダクタ製造方法。
【請求項１１】
請求項１０記載のチップインダクタ製造方法において、
上記最下層の導体パターンを、上記他の複数の導体パターンのターン数の略１．５倍のターン数に形成する
ことを特徴とするチップインダクタ製造方法。
【請求項１２】
請求項１０又は請求項１１に記載のチップインダクタ製造方法において、
上記絶縁層に開口部を設け、その開口部を通して複数の上記導体パターン同士をその積層方向に直列接続して、上記一のコイルを形成する
ことを特徴とするチップインダクタ製造方法。
【請求項１】
基板とこの基板上に導体パターンと絶縁層とが交互に複数積層されて成り且つ複数の上記導体パターン同士がその積層方向に直列接続してなる一のコイルを有した積層体とで構成されるチップ本体と、このチップ本体の両側端面にそれぞれ付設され且つ一方が上記一のコイルの一方端に接続され他方が一のコイルの他方端に接続された１対の外部接続電極とを具備するチップインダクタであって、
上記一のコイルを形成する複数の導体パターンの外径寸法を略等しく設定し、且つ当該複数の導体パターンのうち下側半部に存する複数の導体パターンのいずれかを最多ターン数の導体パターンとし、
上記チップ本体を構成する積層体の厚みと基板の厚みとを略等しく設定して、最下層の導体パターンをチップ本体の略中央部に位置させた、
ことを特徴とするチップインダクタ。
【請求項２】
請求項１に記載のチップインダクタにおいて、
上記最下層の導体パターンを上記最多ターン数の導体パターンに設定すると共に、他の複数の導体パターンのターン数を互いに略等しいターン数に設定した、
ことを特徴とするチップインダクタ。
【請求項３】
請求項２に記載のチップインダクタにおいて、
上記最下層の導体パターンのターン数を、上記他の複数の導体パターンのターン数の略１．５倍に設定した
ことを特徴とするチップインダクタ。
【請求項４】
請求項３に記載のチップインダクタにおいて、
上記最下層の導体パターンのターン数を略１．５巻とし、上記他の導体パターンのターン数を略１巻とした
ことを特徴とするチップインダクタ。
【請求項５】
請求項１ないし請求項４のいずれかに記載のチップインダクタにおいて、
上記各外部接続電極は、上記チップ本体の上面から上記側端面を通じて下面に至る断面略コ字状をなす、
ことを特徴とするチップインダクタ。
【請求項６】
請求項５に記載のチップインダクタにおいて、
上記各外部接続電極を、上記コイルが作る磁束が当該外部接続電極の部分であって上記チップ本体上面及び下面に位置する部分を通らないように、形成した、
ことを特徴とするチップインダクタ。
【請求項７】
請求項１ないし請求項６のいずれかに記載のチップインダクタにおいて、
上記複数の導体パターンは、上記絶縁層に設けた開口部を通して積層方向に直列接続されて、上記一のコイルをなすものである
ことを特徴とするチップインダクタ。
【請求項８】
請求項１ないし請求項７のいずれかに記載のチップインダクタにおいて、
上記基板は、セラミックス基板又はウエハであり、
上記導体パターンは、感光性導体ペーストをパターニングして焼成してなるものであり、
上記絶縁層は、絶縁材ペーストを焼成してなるものである
ことを特徴とするチップインダクタ。
【請求項９】
請求項１ないし請求項８のいずれかに記載のチップインダクタにおいて、
上記複数の導体パターンは、互いに線幅が略等しく設定されている
ことを特徴とするチップインダクタ。
【請求項１０】
感光性導体ペーストをパターニングして焼成することにより導体パターンを形成する工程と、この工程に引き続いて、絶縁層を焼成する工程とを、セラミックス基板又はウエハ上に、交互に複数回繰り返して、複数の上記導体パターン同士をその積層方向に直列接続してなる一のコイルを有したチップインダクタを製造するチップインダクタ製造方法であって、
複数の上記導体パターンのうち、上記セラミックス基板又はウエハの直上に設けられる最下層の導体パターンのターン数を、他の複数の導体パターンのターン数よりも多く設定し、且つ上記他の複数の導体パターンのターン数を、互いに略等しいターン数に設定する
ことを特徴とするチップインダクタ製造方法。
【請求項１１】
請求項１０記載のチップインダクタ製造方法において、
上記最下層の導体パターンを、上記他の複数の導体パターンのターン数の略１．５倍のターン数に形成する
ことを特徴とするチップインダクタ製造方法。
【請求項１２】
請求項１０又は請求項１１に記載のチップインダクタ製造方法において、
上記絶縁層に開口部を設け、その開口部を通して複数の上記導体パターン同士をその積層方向に直列接続して、上記一のコイルを形成する
ことを特徴とするチップインダクタ製造方法。
【国際公開番号】ＷＯ２００５／０７１６９９
【国際公開日】平成１７年８月４日（２００５．８．４）
【発行日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【出願番号】特願２００５−５１７１９３（Ｐ２００５−５１７１９３）
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１７０６８
【国際出願日】平成１６年１１月１７日（２００４．１１．１７）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【国際公開日】平成１７年８月４日（２００５．８．４）
【発行日】平成１９年７月２６日（２００７．７．２６）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／０１７０６８
【国際出願日】平成１６年１１月１７日（２００４．１１．１７）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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