フィルタ用積層コンデンサとその製造方法
【課題】セラミックシート１３ａ，１３ｂの複数枚を積層一体化したセラミック積層チップ体１２の内部に容量の異なる二つのコンデンサ素子１４，１５を並列に設けて成る積層コンデンサ１１において，これをフィルタ回路に適用した場合に，高い周波数の領域における減衰特性を向上する。
【解決手段】前記二つのコンデンサ素子のうち容量の小さいコンデンサ素子１５における内部電極１５ａ，１５ｂの積層枚数を，容量の大きいコンデンサ素子１４における内部電極１４ａ，１４ｂの積層枚数よりも多くする。
【解決手段】前記二つのコンデンサ素子のうち容量の小さいコンデンサ素子１５における内部電極１５ａ，１５ｂの積層枚数を，容量の大きいコンデンサ素子１４における内部電極１４ａ，１４ｂの積層枚数よりも多くする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，主として，電気回路におけるノイズの消去等に使用されるフィルタ用のコンデンサのうち，セラミック積層チップ体の内部に内部電極の複数枚を積層状に設けて成る積層コンデンサと，その製造方法とに関するものである。
【背景技術】
【０００２】
一般に，積層コンデンサを使用したフィルタ回路は，電気回路とグランドとの間に，容量の異なる二つの積層コンデンサを並列に接続することによって構成していることは良く知られている。
【０００３】
すなわち，負荷２等への電気回路１とグランド３との間に，図１に示すように，一つの積層コンデンサＣを介挿した場合，周波数に対する減衰量は，図２に示す減衰特性曲線のように，或る特定の周波数Ｈ１において最大値Ｘ１になるように周波数に比例して増加し，これより高い周波数領域においては，太い実線曲線Ａ１で示すように，逆に周波数に比例して減少することになる。
【０００４】
しかし，負荷２等への電気回路１とグランド３との間に，図３に示すように，容量が大きい第１積層コンデンサＣ１と，容量が小さい第２積層コンデンサＣ２との二つを並列に介挿した場合，図４に示す減衰特性曲線のように，前記第１積層コンデンサＣ１によって減衰量が最大値Ｘ１の周波数よりも高い周波数Ｈ２において，前記容量の小さい第２積層コンデンサＣ２によって減衰量を最大値Ｘ２にできることにより，高い周波数の領域（周波数のうち，前記容量の大きい第１コンデンサ素子によって減衰量が最大値Ｘ１よりも高い周波数の領域）における減衰特性が，太い実線曲線Ａ２で示すようになるから，この高い周波数の領域における減衰特性を積層コンデンサが前記図１に示すように一つの場合よりも，改善することができる。
【０００５】
一方，先行技術としての特許文献１には，セラミックシートの複数枚を積層一体化して成る一つのセラミック積層チップ体の内部に，複数個のコンデンサ素子を設けて成る多連の積層コンデンサが提案されている。
【０００６】
そこで，従来は，前記多連の積層コンデンサを，一つのセラミック積層チップ体の内部に容量が大きいコンデンサ素子と容量が小さいコンデンサ素子との二つを設けて成る二連の積層コンデンサに構成し，この二連の積層コンデンサを，前記図３に示すフィルタ回路に適用することにより，容量の異なる二つの積層コンデンサを別々に組み付ける場合よりも，組み付けに要する手数を低減できるとともに，取付けスペースの縮小及び小型・軽量化を図るようにしている。
【特許文献１】特開平１１−１６７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし，前記先行技術としての多連の積層コンデンサにおいては，一枚のセラミックシートに全てのコンデンサ素子における内部電極を形成し，このセラミックシートの複数枚を積層して一体化するという構成であることにより，この構成に基づいて，一つのセラミック積層チップ体に容量が大きい第１コンデンサ素子と容量が小さい第２コンデンサ素子との二つを設けて成る二連の積層コンデンサに構成した場合，両コンデンサ素子の各々における両端子電極間のＥＳＲ（等価直列抵抗）は，その内部電極の積層枚数の増加に比例して小さくなるにもかかわらず，両コンデンサ素子における内部電極の積層枚数が同じになるという構成になっている。
【０００８】
従って，前記一つのセラミック積層チップ体に設けられる二つのコンデンサ素子のうち容量の小さい第２コンデンサ素子においては，そのＥＳＲが，容量の大きい第１コンデンサ素子におけるＥＳＲよりも大きくなることにより，この容量の小さい第２コンデンサ素子による減衰量の最大値Ｘ２は，少なくとも，容量の大きい第１コンデンサ素子による減衰量の最大値Ｘ１より低くなるから，高い周波数の領域（周波数のうち，前記容量の大きい第１コンデンサ素子によって減衰率が最大値Ｘ１になる周波数よりも高い周波数の領域）における減衰量の低減，つまり，減衰特性の改善には，前記容量の小さい第２コンデンサ素子に存在する比較的大きいＥＳＲのために，一定の限界値が存在するという問題があった。
【０００９】
本発明は，一つのセラミック積層チップ体に容量の異なる二つのコンデンサ素子を設けて，これをフィルタ回路に適用する場合において，前記二つのコンデンサ素子のうち容量の小さいコンデンサ素子におけるＥＳＲを低くすることにより，高い周波数の領域における減衰特性をより改善することを技術的課題とするものである。
【課題を解決するための手段】
【００１０】
この技術的課題を達成するため本発明の積層コンデンサは，
「セラミックシートの複数枚を積層一体化したセラミック積層チップ体の内部に容量の異なる二つのコンデンサ素子を並列に設けて成る積層コンデンサにおいて，
前記二つのコンデンサ素子のうち容量の小さいコンデンサ素子における内部電極の積層枚数を，容量の大きいコンデンサ素子における内部電極の積層枚数よりも多くする。」
ことを特徴としている。
【００１１】
また，本発明の製造方法は，
「セラミックシートの複数枚を用意する工程と，
前記各セラミックシートのうち一部の複数枚のセラミックシートに，容量の大きいコンデンサを構成する内部電極と，容量の小さいコンデンサを構成する内部電極とを並べて形成する工程と，
前記各セラミックシートのうち残りの複数枚のセラミックシートに，前記容量の小さいコンデンサを構成する内部電極を形成する工程と，
次いで，前記各セラミックシートを積層したのち焼成することによってセラミック積層チップ体にする工程と，
次いで，前記セラミック積層チップ体における両側面に，前記容量の大きいコンデンサにおける両端子電極及び前記容量の小さいコンデンサにおける両端子電極を形成する工程と，
を備えている。」
ことを特徴としている。
【発明の効果】
【００１２】
積層コンデンサにおいて，その両端子電極間におけるＥＳＲ（等価直列抵抗）は，当該積層コンデンサにおける内部電極の積層枚数の増加に比例して小さくなる。
【００１３】
そこで，前記したように，一つのセラミック積層チップ体の内部に設けられる二つのコンデンサ素子のうち容量の小さいコンデンサ素子における内部電極の積層枚数を，容量の大きいコンデンサ素子における内部電極の積層枚数よりも多くすることにより，前記容量の小さいコンデンサ素子におけるＥＳＲを，当該容量の小さいコンデンサ素子における内部電極の積層枚数を容量の大きいコンデンサ素子における内部電極の積層枚数と同じにした場合よりも確実に低くすることができる。
【００１４】
これにより，前記容量の小さいコンデンサ素子による減衰量の最大値を，当該容量の小さいコンデンサ素子におけるＥＳＲを低くできる分だけ，容量の大きいコンデンサ素子による減衰量の最大値に近づくように高くできるか，又はこれを越えて高くすることができるから，周波数のうち，前記容量の大きいコンデンサ素子によって減衰量が最大値になる周波数よりも高い周波数の領域における減衰特性を大幅に改善することができる。
【００１５】
特に，請求項２に記載した構成にすることにより，前記した構造を有する積層コンデンサを，簡単な構成で容易に実現できる利点がある。
【００１６】
また，請求項３に記載した製造方法によると，前記した機能を有する積層コンデンサを低コストで製造することができる。
【発明を実施するための最良の形態】
【００１７】
以下，本発明の実施の形態を，図面について説明する。
【００１８】
図４〜図８は，本発明の実施の形態によるフィルタ用の積層コンデンサ１１を示す。
【００１９】
この積層コンデンサ１１は，セラミックシート１３ａ，１３ｂの複数枚を積層し一体化して成るセラミック積層チップ体１２を備えて，このセラミック積層チップ体１２の内部には，第１コンデンサ素子１５と，容量の大きい第１コンデンサ素子１４と，容量の小さい第２コンデンサ素子１５とが並列に並べて設けられている。
【００２０】
これらの両コンデンサ素子１４，１５のうち前記第１コンデンサ素子１４は，前記複数枚のセラミックシート１３ａの表面に形成した陽極側内部電極１４ａと陰極側内部電極１４ｂとの複数枚を交互に積層して成る構成であり，前記第２コンデンサ素子１５は，複数枚のセラミックシート１３ａ，１３ｂの表面に形成した陽極側内部電極１５ａと陰極側内部電極１５ｂとの複数枚を交互に積層して成る構成である。
【００２１】
一方，前記セラミック積層チップ体１２における左右両側面１２ａ，１２ｂのうち一方の側面１２ａには，前記第１コンデンサ素子１４における各陽極側内部電極１４ａに電気的に導通する端子電極１４ｃと，前記第２コンデンサ素子１５における各陽極側内部電極１５ａに電気的に導通する端子電極１５ｃとが設けられ，他方の側面１２ｂには，前記第１コンデンサ素子１４における各陰極側内部電極１４ｂに電気的に導通する端子電極１４ｄと，前記第２コンデンサ素子１５における各陰極側内部電極１５ｂに電気的に導通する端子電極１５ｄとが設けられている。
【００２２】
この積層コンデンサ１１は，前記図３に示すフィルタ回路に対して，その両コンデンサ素子１４，１５における陽極側の端子電極１４ｃ，１５ｃを電気回路１に，その両コンデンサ素子１４，１５における陰極側の端子電極１４ｄ，１５ｄをグランド２に各々接続するようにして組み込まれる。
【００２３】
そして，前記両コンデンサ素子１４，１５のうち容量の小さい第２コンデンサ素子１５において，その各内部電極１５ａ，１５ｂにおける積層枚数を，容量の大きい第１コンデンサ素子１４における各内部電極１４ａ，１４ｂの積層枚数よりも多くするという構成にしている。
【００２４】
なお，前記第２コンデンサ素子１５は，その各内部電極１５ａ，１５ｂの積層枚数を多くした場合においても，当該第２コンデンサ素子１５における容量が前記第１コンデンサ素子１４における容量よりも小さい構成であることはいうまでもない。
【００２５】
この構成において，前記第１コンデンサ素子１４の両端子電極１４ｃ，１４ｄ間におけるＥＳＲ（等価直列抵抗），及び前記第２コンデンサ素子１５の両端子電極１５ｃ，１５ｄ間におけるＥＳＲは，その各々における内部電極の積層枚数の増加に比例して小さくなる。
【００２６】
そこで，前記したように，両コンデンサ素子１４，１５のうち容量の小さい第２コンデンサ素子１５における内部電極の積層枚数を，容量の大きい第１コンデンサ素子１４における内部電極の積層枚数よりも多くすることにより，前記容量の小さい第２コンデンサ素子１５におけるＥＳＲを，当該第２コンデンサ素子１５における内部電極の積層枚数を第１コンデンサ素子１４における内部電極の積層枚数と同じにした場合よりも確実に低くすることができる。
【００２７】
従って，この積層コンデンサ１１を，前記図３示すフィルタ回路に対して適用した場合に，前記容量の小さい第２コンデンサ素子１５による減衰量の最大値Ｘ３は，当該容量の小さい第２コンデンサ素子１５におけるＥＳＲを低くできる分だけ，容量の大きい第１コンデンサ素子１４による減衰量の最大値Ｘ１に近づくように高くなるか，又はこれを越えて高くなることにより，周波数のうち，前記第１積層コンデンサ１４によって減衰量が最大値Ｘ１になる周波数Ｈ１よりも高い周波数の領域においては，周波数に対する減衰量は，図４に太い点線で示す減衰曲線Ａ３のようになるから，この高い周波数の領域における減衰特性を大幅に改善できる。
【００２８】
次に，前記した構成の積層コンデンサ１１は，以下に述べる方法にて製造することができる。
【００２９】
先ず，図９に示すように，前記セラミック積層チップ体１２を構成する各セラミックシート１３ａ，１３ｂを用意して，この各セラミックシート１３ａ，１３ｂのうち一部におけるセラミックシート１３ａの複数枚には，その表面に前記第１コンデンサ素子１４における各内部電極１４ａ，１４ｂ及び前記第２コンデンサ素子１５における各内部電極１４ａ，１４ｂの両方を並べて形成する一方，残りのセラミックシート１３ｂの複数枚には，前記第２コンデンサ素子１５における各内部電極１５ａ，１５ｂのみを形成して，前記第１コンデンサ素子１４における内部電極１４ａ，１４ｂは形成しないようにする。
【００３０】
次いで，前記各セラミックシート１３ａ，１３ｂを，図１０に示すように，互いに密接するように積層して，その積層方向にプレスしたのち高い温度で焼成することによって一体化して，セラミック積層チップ体１２にする。
【００３１】
次いで，前記セラミック積層チップ体１２における左右両側面１２ａ，１２ｂの各々に，前記第１コンデンサ素子１４における両端子電極１４ｃ，１４ｄ及び前記第２コンデンサ素子１５における両端子電極１５ｃ，１５ｄを，導電性ペーストの塗布と，その乾燥又は焼成にて形成する。
【００３２】
そして，前記各端子電極１４ｃ，１４ｄ，１５ｃ，１５ｄの表面に，錫等の半田接合性に優れた金属のメッキ層を，バレルメッキ処理等にて形成する。
【００３３】
これらの各工程を順次経ることにより，前記図５〜図８に示す構成の積層コンデンサ１１を製造することができる。
【図面の簡単な説明】
【００３４】
【図１】フィルタ回路を示す図である。
【図２】図１のフィルタ回路における減衰特性を示す図である。
【図３】別のフィルタ回路を示す図である。
【図４】図３のフィルタ回路における減衰特性を示す図である。
【図５】本発明の実施の形態による積層コンデンサを示す斜視図である。
【図６】図５のVI−VI視断面図である。
【図７】図５のVII −VII 視断面図である。
【図８】図５のVIII−VIII視断面図である。
【図９】本発明の実施の形態においてセラミックシートを示す斜視図である。
【図１０】本発明の実施の形態においてセラミック積層チップ体を示す斜視図である。
【符号の説明】
【００３５】
１１ 積層コンデンサ
１２ セラミック積層チップ体
１２ａ，１２ｂ セラミック積層チップ体の側面
１３ａ，１３ｂ セラミックシート
１４ 第１コンデンサ素子
１４ａ，１４ｂ 第１コンデンサ素子の内部電極
１４ｃ，１４ｄ 第１コンデンサ素子の端子電極
１５ 第２コンデンサ素子
１５ａ，１５ｂ 第２コンデンサ素子の内部電極
１５ｃ，１５ｄ 第２コンデンサ素子の端子電極
【技術分野】
【０００１】
本発明は，主として，電気回路におけるノイズの消去等に使用されるフィルタ用のコンデンサのうち，セラミック積層チップ体の内部に内部電極の複数枚を積層状に設けて成る積層コンデンサと，その製造方法とに関するものである。
【背景技術】
【０００２】
一般に，積層コンデンサを使用したフィルタ回路は，電気回路とグランドとの間に，容量の異なる二つの積層コンデンサを並列に接続することによって構成していることは良く知られている。
【０００３】
すなわち，負荷２等への電気回路１とグランド３との間に，図１に示すように，一つの積層コンデンサＣを介挿した場合，周波数に対する減衰量は，図２に示す減衰特性曲線のように，或る特定の周波数Ｈ１において最大値Ｘ１になるように周波数に比例して増加し，これより高い周波数領域においては，太い実線曲線Ａ１で示すように，逆に周波数に比例して減少することになる。
【０００４】
しかし，負荷２等への電気回路１とグランド３との間に，図３に示すように，容量が大きい第１積層コンデンサＣ１と，容量が小さい第２積層コンデンサＣ２との二つを並列に介挿した場合，図４に示す減衰特性曲線のように，前記第１積層コンデンサＣ１によって減衰量が最大値Ｘ１の周波数よりも高い周波数Ｈ２において，前記容量の小さい第２積層コンデンサＣ２によって減衰量を最大値Ｘ２にできることにより，高い周波数の領域（周波数のうち，前記容量の大きい第１コンデンサ素子によって減衰量が最大値Ｘ１よりも高い周波数の領域）における減衰特性が，太い実線曲線Ａ２で示すようになるから，この高い周波数の領域における減衰特性を積層コンデンサが前記図１に示すように一つの場合よりも，改善することができる。
【０００５】
一方，先行技術としての特許文献１には，セラミックシートの複数枚を積層一体化して成る一つのセラミック積層チップ体の内部に，複数個のコンデンサ素子を設けて成る多連の積層コンデンサが提案されている。
【０００６】
そこで，従来は，前記多連の積層コンデンサを，一つのセラミック積層チップ体の内部に容量が大きいコンデンサ素子と容量が小さいコンデンサ素子との二つを設けて成る二連の積層コンデンサに構成し，この二連の積層コンデンサを，前記図３に示すフィルタ回路に適用することにより，容量の異なる二つの積層コンデンサを別々に組み付ける場合よりも，組み付けに要する手数を低減できるとともに，取付けスペースの縮小及び小型・軽量化を図るようにしている。
【特許文献１】特開平１１−１６７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし，前記先行技術としての多連の積層コンデンサにおいては，一枚のセラミックシートに全てのコンデンサ素子における内部電極を形成し，このセラミックシートの複数枚を積層して一体化するという構成であることにより，この構成に基づいて，一つのセラミック積層チップ体に容量が大きい第１コンデンサ素子と容量が小さい第２コンデンサ素子との二つを設けて成る二連の積層コンデンサに構成した場合，両コンデンサ素子の各々における両端子電極間のＥＳＲ（等価直列抵抗）は，その内部電極の積層枚数の増加に比例して小さくなるにもかかわらず，両コンデンサ素子における内部電極の積層枚数が同じになるという構成になっている。
【０００８】
従って，前記一つのセラミック積層チップ体に設けられる二つのコンデンサ素子のうち容量の小さい第２コンデンサ素子においては，そのＥＳＲが，容量の大きい第１コンデンサ素子におけるＥＳＲよりも大きくなることにより，この容量の小さい第２コンデンサ素子による減衰量の最大値Ｘ２は，少なくとも，容量の大きい第１コンデンサ素子による減衰量の最大値Ｘ１より低くなるから，高い周波数の領域（周波数のうち，前記容量の大きい第１コンデンサ素子によって減衰率が最大値Ｘ１になる周波数よりも高い周波数の領域）における減衰量の低減，つまり，減衰特性の改善には，前記容量の小さい第２コンデンサ素子に存在する比較的大きいＥＳＲのために，一定の限界値が存在するという問題があった。
【０００９】
本発明は，一つのセラミック積層チップ体に容量の異なる二つのコンデンサ素子を設けて，これをフィルタ回路に適用する場合において，前記二つのコンデンサ素子のうち容量の小さいコンデンサ素子におけるＥＳＲを低くすることにより，高い周波数の領域における減衰特性をより改善することを技術的課題とするものである。
【課題を解決するための手段】
【００１０】
この技術的課題を達成するため本発明の積層コンデンサは，
「セラミックシートの複数枚を積層一体化したセラミック積層チップ体の内部に容量の異なる二つのコンデンサ素子を並列に設けて成る積層コンデンサにおいて，
前記二つのコンデンサ素子のうち容量の小さいコンデンサ素子における内部電極の積層枚数を，容量の大きいコンデンサ素子における内部電極の積層枚数よりも多くする。」
ことを特徴としている。
【００１１】
また，本発明の製造方法は，
「セラミックシートの複数枚を用意する工程と，
前記各セラミックシートのうち一部の複数枚のセラミックシートに，容量の大きいコンデンサを構成する内部電極と，容量の小さいコンデンサを構成する内部電極とを並べて形成する工程と，
前記各セラミックシートのうち残りの複数枚のセラミックシートに，前記容量の小さいコンデンサを構成する内部電極を形成する工程と，
次いで，前記各セラミックシートを積層したのち焼成することによってセラミック積層チップ体にする工程と，
次いで，前記セラミック積層チップ体における両側面に，前記容量の大きいコンデンサにおける両端子電極及び前記容量の小さいコンデンサにおける両端子電極を形成する工程と，
を備えている。」
ことを特徴としている。
【発明の効果】
【００１２】
積層コンデンサにおいて，その両端子電極間におけるＥＳＲ（等価直列抵抗）は，当該積層コンデンサにおける内部電極の積層枚数の増加に比例して小さくなる。
【００１３】
そこで，前記したように，一つのセラミック積層チップ体の内部に設けられる二つのコンデンサ素子のうち容量の小さいコンデンサ素子における内部電極の積層枚数を，容量の大きいコンデンサ素子における内部電極の積層枚数よりも多くすることにより，前記容量の小さいコンデンサ素子におけるＥＳＲを，当該容量の小さいコンデンサ素子における内部電極の積層枚数を容量の大きいコンデンサ素子における内部電極の積層枚数と同じにした場合よりも確実に低くすることができる。
【００１４】
これにより，前記容量の小さいコンデンサ素子による減衰量の最大値を，当該容量の小さいコンデンサ素子におけるＥＳＲを低くできる分だけ，容量の大きいコンデンサ素子による減衰量の最大値に近づくように高くできるか，又はこれを越えて高くすることができるから，周波数のうち，前記容量の大きいコンデンサ素子によって減衰量が最大値になる周波数よりも高い周波数の領域における減衰特性を大幅に改善することができる。
【００１５】
特に，請求項２に記載した構成にすることにより，前記した構造を有する積層コンデンサを，簡単な構成で容易に実現できる利点がある。
【００１６】
また，請求項３に記載した製造方法によると，前記した機能を有する積層コンデンサを低コストで製造することができる。
【発明を実施するための最良の形態】
【００１７】
以下，本発明の実施の形態を，図面について説明する。
【００１８】
図４〜図８は，本発明の実施の形態によるフィルタ用の積層コンデンサ１１を示す。
【００１９】
この積層コンデンサ１１は，セラミックシート１３ａ，１３ｂの複数枚を積層し一体化して成るセラミック積層チップ体１２を備えて，このセラミック積層チップ体１２の内部には，第１コンデンサ素子１５と，容量の大きい第１コンデンサ素子１４と，容量の小さい第２コンデンサ素子１５とが並列に並べて設けられている。
【００２０】
これらの両コンデンサ素子１４，１５のうち前記第１コンデンサ素子１４は，前記複数枚のセラミックシート１３ａの表面に形成した陽極側内部電極１４ａと陰極側内部電極１４ｂとの複数枚を交互に積層して成る構成であり，前記第２コンデンサ素子１５は，複数枚のセラミックシート１３ａ，１３ｂの表面に形成した陽極側内部電極１５ａと陰極側内部電極１５ｂとの複数枚を交互に積層して成る構成である。
【００２１】
一方，前記セラミック積層チップ体１２における左右両側面１２ａ，１２ｂのうち一方の側面１２ａには，前記第１コンデンサ素子１４における各陽極側内部電極１４ａに電気的に導通する端子電極１４ｃと，前記第２コンデンサ素子１５における各陽極側内部電極１５ａに電気的に導通する端子電極１５ｃとが設けられ，他方の側面１２ｂには，前記第１コンデンサ素子１４における各陰極側内部電極１４ｂに電気的に導通する端子電極１４ｄと，前記第２コンデンサ素子１５における各陰極側内部電極１５ｂに電気的に導通する端子電極１５ｄとが設けられている。
【００２２】
この積層コンデンサ１１は，前記図３に示すフィルタ回路に対して，その両コンデンサ素子１４，１５における陽極側の端子電極１４ｃ，１５ｃを電気回路１に，その両コンデンサ素子１４，１５における陰極側の端子電極１４ｄ，１５ｄをグランド２に各々接続するようにして組み込まれる。
【００２３】
そして，前記両コンデンサ素子１４，１５のうち容量の小さい第２コンデンサ素子１５において，その各内部電極１５ａ，１５ｂにおける積層枚数を，容量の大きい第１コンデンサ素子１４における各内部電極１４ａ，１４ｂの積層枚数よりも多くするという構成にしている。
【００２４】
なお，前記第２コンデンサ素子１５は，その各内部電極１５ａ，１５ｂの積層枚数を多くした場合においても，当該第２コンデンサ素子１５における容量が前記第１コンデンサ素子１４における容量よりも小さい構成であることはいうまでもない。
【００２５】
この構成において，前記第１コンデンサ素子１４の両端子電極１４ｃ，１４ｄ間におけるＥＳＲ（等価直列抵抗），及び前記第２コンデンサ素子１５の両端子電極１５ｃ，１５ｄ間におけるＥＳＲは，その各々における内部電極の積層枚数の増加に比例して小さくなる。
【００２６】
そこで，前記したように，両コンデンサ素子１４，１５のうち容量の小さい第２コンデンサ素子１５における内部電極の積層枚数を，容量の大きい第１コンデンサ素子１４における内部電極の積層枚数よりも多くすることにより，前記容量の小さい第２コンデンサ素子１５におけるＥＳＲを，当該第２コンデンサ素子１５における内部電極の積層枚数を第１コンデンサ素子１４における内部電極の積層枚数と同じにした場合よりも確実に低くすることができる。
【００２７】
従って，この積層コンデンサ１１を，前記図３示すフィルタ回路に対して適用した場合に，前記容量の小さい第２コンデンサ素子１５による減衰量の最大値Ｘ３は，当該容量の小さい第２コンデンサ素子１５におけるＥＳＲを低くできる分だけ，容量の大きい第１コンデンサ素子１４による減衰量の最大値Ｘ１に近づくように高くなるか，又はこれを越えて高くなることにより，周波数のうち，前記第１積層コンデンサ１４によって減衰量が最大値Ｘ１になる周波数Ｈ１よりも高い周波数の領域においては，周波数に対する減衰量は，図４に太い点線で示す減衰曲線Ａ３のようになるから，この高い周波数の領域における減衰特性を大幅に改善できる。
【００２８】
次に，前記した構成の積層コンデンサ１１は，以下に述べる方法にて製造することができる。
【００２９】
先ず，図９に示すように，前記セラミック積層チップ体１２を構成する各セラミックシート１３ａ，１３ｂを用意して，この各セラミックシート１３ａ，１３ｂのうち一部におけるセラミックシート１３ａの複数枚には，その表面に前記第１コンデンサ素子１４における各内部電極１４ａ，１４ｂ及び前記第２コンデンサ素子１５における各内部電極１４ａ，１４ｂの両方を並べて形成する一方，残りのセラミックシート１３ｂの複数枚には，前記第２コンデンサ素子１５における各内部電極１５ａ，１５ｂのみを形成して，前記第１コンデンサ素子１４における内部電極１４ａ，１４ｂは形成しないようにする。
【００３０】
次いで，前記各セラミックシート１３ａ，１３ｂを，図１０に示すように，互いに密接するように積層して，その積層方向にプレスしたのち高い温度で焼成することによって一体化して，セラミック積層チップ体１２にする。
【００３１】
次いで，前記セラミック積層チップ体１２における左右両側面１２ａ，１２ｂの各々に，前記第１コンデンサ素子１４における両端子電極１４ｃ，１４ｄ及び前記第２コンデンサ素子１５における両端子電極１５ｃ，１５ｄを，導電性ペーストの塗布と，その乾燥又は焼成にて形成する。
【００３２】
そして，前記各端子電極１４ｃ，１４ｄ，１５ｃ，１５ｄの表面に，錫等の半田接合性に優れた金属のメッキ層を，バレルメッキ処理等にて形成する。
【００３３】
これらの各工程を順次経ることにより，前記図５〜図８に示す構成の積層コンデンサ１１を製造することができる。
【図面の簡単な説明】
【００３４】
【図１】フィルタ回路を示す図である。
【図２】図１のフィルタ回路における減衰特性を示す図である。
【図３】別のフィルタ回路を示す図である。
【図４】図３のフィルタ回路における減衰特性を示す図である。
【図５】本発明の実施の形態による積層コンデンサを示す斜視図である。
【図６】図５のVI−VI視断面図である。
【図７】図５のVII −VII 視断面図である。
【図８】図５のVIII−VIII視断面図である。
【図９】本発明の実施の形態においてセラミックシートを示す斜視図である。
【図１０】本発明の実施の形態においてセラミック積層チップ体を示す斜視図である。
【符号の説明】
【００３５】
１１ 積層コンデンサ
１２ セラミック積層チップ体
１２ａ，１２ｂ セラミック積層チップ体の側面
１３ａ，１３ｂ セラミックシート
１４ 第１コンデンサ素子
１４ａ，１４ｂ 第１コンデンサ素子の内部電極
１４ｃ，１４ｄ 第１コンデンサ素子の端子電極
１５ 第２コンデンサ素子
１５ａ，１５ｂ 第２コンデンサ素子の内部電極
１５ｃ，１５ｄ 第２コンデンサ素子の端子電極
【特許請求の範囲】
【請求項１】
セラミックシートの複数枚を積層一体化したセラミック積層チップ体の内部に容量の異なる二つのコンデンサ素子を並列に設けて成る積層コンデンサにおいて，
前記二つのコンデンサ素子のうち容量の小さいコンデンサ素子における内部電極の積層枚数を，容量の大きいコンデンサ素子における内部電極の積層枚数よりも多くすることを特徴とするフィルタ用積層コンデンサ。
【請求項２】
前記請求項１の記載において，前記セラミック積層チップ体を構成する各セラミックシートのうち一部に，前記容量の大きいコンデンサ素子における内部電極と前記容量の小さいコンデンサ素子における内部電極とを並べて形成し，残りに，前記容量の小さいコンデンサ素子における内部電極を形成することを特徴とするフィルタ用積層コンデンサ。
【請求項３】
セラミックシートの複数枚を用意する工程と，
前記各セラミックシートのうち一部の複数枚のセラミックシートに，容量の大きいコンデンサを構成する内部電極と，容量の小さいコンデンサを構成する内部電極とを並べて形成する工程と，
前記各セラミックシートのうち残りの複数枚のセラミックシートに，前記容量の小さいコンデンサを構成する内部電極を形成する工程と，
次いで，前記各セラミックシートを積層したのち焼成することによってセラミック積層チップ体にする工程と，
次いで，前記セラミック積層チップ体における両側面に，前記容量の大きいコンデンサにおける両端子電極及び前記容量の小さいコンデンサにおける両端子電極を形成する工程と，
を備えていることを特徴とするフィルタ用積層コンデンサ製造方法。
【請求項１】
セラミックシートの複数枚を積層一体化したセラミック積層チップ体の内部に容量の異なる二つのコンデンサ素子を並列に設けて成る積層コンデンサにおいて，
前記二つのコンデンサ素子のうち容量の小さいコンデンサ素子における内部電極の積層枚数を，容量の大きいコンデンサ素子における内部電極の積層枚数よりも多くすることを特徴とするフィルタ用積層コンデンサ。
【請求項２】
前記請求項１の記載において，前記セラミック積層チップ体を構成する各セラミックシートのうち一部に，前記容量の大きいコンデンサ素子における内部電極と前記容量の小さいコンデンサ素子における内部電極とを並べて形成し，残りに，前記容量の小さいコンデンサ素子における内部電極を形成することを特徴とするフィルタ用積層コンデンサ。
【請求項３】
セラミックシートの複数枚を用意する工程と，
前記各セラミックシートのうち一部の複数枚のセラミックシートに，容量の大きいコンデンサを構成する内部電極と，容量の小さいコンデンサを構成する内部電極とを並べて形成する工程と，
前記各セラミックシートのうち残りの複数枚のセラミックシートに，前記容量の小さいコンデンサを構成する内部電極を形成する工程と，
次いで，前記各セラミックシートを積層したのち焼成することによってセラミック積層チップ体にする工程と，
次いで，前記セラミック積層チップ体における両側面に，前記容量の大きいコンデンサにおける両端子電極及び前記容量の小さいコンデンサにおける両端子電極を形成する工程と，
を備えていることを特徴とするフィルタ用積層コンデンサ製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−１６５８０１（Ｐ２００７−１６５８０１Ａ）
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願番号】特願２００５−３６３８４９（Ｐ２００５−３６３８４９）
【出願日】平成１７年１２月１６日（２００５．１２．１６）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願日】平成１７年１２月１６日（２００５．１２．１６）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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