マイクロコンピュータ
【課題】回路規模を大きくすることなく、複数の動作モードに対して各々異なる動作保障最低電圧を保障するマイクロコンピュータを提供する。
【解決手段】ファームウェアは、ＣＰＵが実行可能な複数の動作モードのうちの１つの動作モードをＣＰＵに実行させる。電圧検出回路は、１つの動作モードが実行されるときの電源電圧ＶＤＤが動作保障最低電圧以下である場合、１つの動作モードの実行を停止させるための割込信号５０をＣＰＵに出力する。電圧検出回路は、複数の動作モードのそれぞれに対する分圧比の中から、１つの動作モードに対応する対応分圧比を選択し、複数の分圧電圧の中から、電源電圧ＶＤＤの対応分圧比を表す分圧電圧を選択分圧電圧ＶＬＶＩとして選択する。この選択分圧電圧ＶＬＶＩが基準電圧ＶＲＥＦ（動作保障最低電圧の１／Ｌ）以下である場合、割込信号５０を出力する。
【解決手段】ファームウェアは、ＣＰＵが実行可能な複数の動作モードのうちの１つの動作モードをＣＰＵに実行させる。電圧検出回路は、１つの動作モードが実行されるときの電源電圧ＶＤＤが動作保障最低電圧以下である場合、１つの動作モードの実行を停止させるための割込信号５０をＣＰＵに出力する。電圧検出回路は、複数の動作モードのそれぞれに対する分圧比の中から、１つの動作モードに対応する対応分圧比を選択し、複数の分圧電圧の中から、電源電圧ＶＤＤの対応分圧比を表す分圧電圧を選択分圧電圧ＶＬＶＩとして選択する。この選択分圧電圧ＶＬＶＩが基準電圧ＶＲＥＦ（動作保障最低電圧の１／Ｌ）以下である場合、割込信号５０を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部で電圧を検出するマイクロコンピュータに関する。
【背景技術】
【０００２】
マイクロコンピュータでは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が、例えばフラッシュメモリに対してデータを書き込む動作（書き込み動作）を行う動作モードを実行するとき、電源電圧よりも高い電圧が書き込み電圧として供給されるため、大電流を必要とする。しかし、ＣＰＵが書き込み動作を行うときに使用される電圧（書き込み電圧又は電源電圧）が所定の電圧範囲ではない場合、書き込み動作が正常に行われない可能性があり、データの信頼性に大きく影響する。
【０００３】
特開平９−２１３０８８号公報には、ＣＰＵが書き込み動作を行うときに、書き込み電圧を検出する技術が記載されている。
【０００４】
図１は、第１従来例のマイクロコンピュータとして、特開平９−２１３０８８号公報に記載された技術の構成を示している。
【０００５】
第１従来例のマイクロコンピュータは、フラッシュメモリ２０２ｄと、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２０２ｂと、ＣＰＵ２０２ａと、第１の電圧検出回路２０７と、トランジスタ２０８と、第２の電圧検出回路２０９とを具備している。
【０００６】
フラッシュメモリ２０２ｄには、電源電圧ＶＣＣとして５Ｖが供給され、データが書き込まれるとき（又は消去されるとき）に書き込み電圧Ｖｐｐが供給される。
【０００７】
ＣＰＵ２０２ａは、クロック信号に応じて動作し、フラッシュメモリ２０２ｄ又はＲＡＭ２０２ｂに対するデータの読み出し動作、書き込み動作（消去を含む）を行う。
【０００８】
第１の電圧検出回路２０７は、フラッシュメモリ２０２ｄに供給される電源電圧ＶＣＣが４．７Ｖ以上である場合、動作制御信号を出力する。
【０００９】
トランジスタ２０８は、動作制御信号に応じてオンして、書き込み電圧Ｖｐｐとして１２Ｖをフラッシュメモリ２０２ｄに供給する。
【００１０】
第２の電圧検出回路２０９は、書き込み電圧Ｖｐｐが１２Ｖ±０．５Ｖの範囲から外れた場合、フラッシュメモリ２０２ｄに対する書き込み動作を停止させるための割込信号をＣＰＵ２０２ａに出力する。
【００１１】
このように、第１従来例のマイクロコンピュータでは、ＣＰＵ２０２ａが書き込み動作を行うときに使用される書き込み電圧が所定の電圧範囲ではない場合、第２の電圧検出回路２０９がＣＰＵ２０２ａに対して書き込み動作を停止させる。
【００１２】
特開２００９−３７４５６号公報には、ＣＰＵと他の機能（後述のリアルタイムクロック生成回路）との動作電圧の違いにより、ＣＰＵ、他の機能に使用される電源電圧を検出する技術が記載されている。
【００１３】
図２は、第２従来例のマイクロコンピュータとして、特開２００９−３７４５６号公報に記載された技術の構成を示している。
【００１４】
第２従来例のマイクロコンピュータは、フラッシュＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１３１と、ＲＡＭ１３２と、ＣＰＵ１３０と、周辺回路１５０と、リアルタイムクロック生成回路１４０と、第１の電圧検出回路１１０と、第２の電圧検出回路１２０とを具備している。
【００１５】
フラッシュＲＯＭ１３１、ＲＡＭ１３２、ＣＰＵ１３０、リアルタイムクロック生成回路１４０には、第１、２電源電圧として電源電圧ＶＤＤ、接地電圧が供給される。
【００１６】
ＣＰＵ１３０は、クロック信号に応じて動作し、フラッシュＲＯＭ１３１又はＲＡＭ１３２に対するデータの読み出し動作、書き込み動作（消去を含む）を行う。
【００１７】
周辺回路１５０は、ＣＰＵ１３０に対してデータの入出力を行う。
【００１８】
リアルタイムクロック生成回路１４０は、ＣＰＵ１３０が動作可能な電圧よりも低い電圧で動作可能であり、クロック信号をＣＰＵ１３０に出力する。
【００１９】
第１の電圧検出回路１１０は、電源電圧ＶＤＤが第１の動作保障最低電圧以下になった場合、ＣＰＵ１３０の動作を停止させるための割込信号である第１のリセット信号ＲＳＴ１をＣＰＵ１３０に出力する。
【００２０】
第２の電圧検出回路１２０は、電源電圧ＶＤＤが第１の動作保障最低電圧よりも低い第２の動作保障最低電圧以下になった場合、リアルタイムクロック生成回路１４０の動作を停止させるための割込信号である第２のリセット信号ＲＳＴ２をリアルタイムクロック生成回路１４０に出力する。
【００２１】
第１の電圧検出回路１１０は、第１の基準電圧源１１１と、抵抗素子Ｒ１１１、Ｒ１１２と、第１のコンパレータ１１２と、第１のインバータ１１３とを備えている。
【００２２】
第１の基準電圧源１１１は、電源電圧ＶＤＤと接地電圧間で第１の動作保障最低電圧の１／Ａ（Ａは１以上の正数）の電圧を生成し、第１の基準電圧として出力する。抵抗素子Ｒ１１１、Ｒ１１２は、直列接続され、電源電圧ＶＤＤを分圧し、第１の分圧電圧ＶＡとして生成する。第１のコンパレータ１１２は、第１の分圧電圧ＶＡと第１の基準電圧とを比較し、第１の分圧電圧ＶＡが第１の基準電圧以下である場合、出力信号の信号レベルをハイレベル“Ｈ”にする。第１のインバータ１１３は、第１のコンパレータ１１２の出力信号の信号レベルがハイレベル“Ｈ”である場合、第１の割込信号ＲＳＴ１の出力として、ＣＰＵ１３０に出力する出力信号の信号レベルをロウレベル“Ｌ”にする。
【００２３】
第２の電圧検出回路１２０は、第２の基準電圧源１２１と、抵抗素子Ｒ１２１、Ｒ１２２と、第２のコンパレータ１２２と、第２のインバータ１２３とを備えている。
【００２４】
第２の基準電圧源１２１は、電源電圧ＶＤＤと接地電圧間で第２の動作保障最低電圧の１／Ｂ（Ｂは１以上の正数）の電圧を生成し、第２の基準電圧として出力する。抵抗素子Ｒ１２１、Ｒ１２２は、直列接続され、電源電圧ＶＤＤを分圧し、第２の分圧電圧ＶＢとして生成する。第２のコンパレータ１２２は、第２の分圧電圧ＶＢと第２の基準電圧とを比較し、第２の分圧電圧ＶＢが第２の基準電圧以下である場合、出力信号の信号レベルをハイレベル“Ｈ”にする。第２のインバータ１２３は、第２のコンパレータ１２２の出力信号の信号レベルがハイレベル“Ｈ”である場合、第２の割込信号ＲＳＴ２の出力として、リアルタイムクロック生成回路１４０に出力する出力信号の信号レベルをロウレベル“Ｌ”にする。
【００２５】
このように、第２従来例のマイクロコンピュータでは、ＣＰＵ１３０、リアルタイムクロック生成回路１４０に使用される電源電圧ＶＤＤが所定の電圧範囲ではない場合、第１の電圧検出回路１１０、第２の電圧検出回路１２０は、それぞれ、ＣＰＵ１３０、リアルタイムクロック生成回路１４０の動作を停止させる。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開平９−２１３０８８号公報
【特許文献２】特開２００９−３７４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
ＣＰＵは、フラッシュメモリに対する書き込み動作を行う動作モードや、それ以外の動作を行う動作モードも実行する。このように、ＣＰＵが実行可能な複数の動作モードに対しても、その動作モードに適した対処（エラー要因が電圧低下であるのか否かの確認や、該当するメモリへの影響があるのか否かの確認、等）を行う必要がある。
【００２８】
しかしながら、第１従来例のマイクロコンピュータでは、第２の電圧検出回路２０９は、ＣＰＵ２０２ａが実行可能な１つの動作モードに対して書き込み電圧を検出している。このため、書き込み動作を行う動作モード以外の動作モードについては適用できない。
【００２９】
一方、第２従来例のマイクロコンピュータでは、第１の電圧検出回路１１０は、ＣＰＵ１３０が実行可能な１つの動作モードに対して電源電圧ＶＤＤを検出している。しかし、複数の動作モードの各々に対して動作保障最低電圧が異なる場合は実現できない。
【００３０】
これを実現させるためには、第２従来例のマイクロコンピュータでは、複数の動作モードのそれぞれに対応するように、第１の電圧検出回路１１０を複数個設けなければならない。この場合、回路規模が大きくなってしまう。
【００３１】
このように、回路規模を大きくすることなく、複数の動作モードに対して各々異なる動作保障最低電圧を保障することが望まれる。
【課題を解決するための手段】
【００３２】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３３】
本発明のマイクロコンピュータは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）（３１）と、ファームウェア（３４）と、電圧検出回路（３６）とを具備している。ファームウェア（３４）は、ＣＰＵ（３１）が実行可能な複数の動作モードのうちの１つの動作モードをＣＰＵ（３１）に実行させる。電圧検出回路（３６）は、１つの動作モードが実行されるときの電源電圧（ＶＤＤ）が動作保障最低電圧以下である場合、１つの動作モードの実行を停止させるための割込信号（５０）をＣＰＵ（３１）に出力する。電圧検出回路（３６）は、レジスタ（４６）と、モードセレクタ（４８）と、電圧選択回路（４９）と、コンパレータ（４５）とを備えている。レジスタ（４６）には、複数の動作モードのそれぞれに対する分圧比を表す情報が格納されている。モードセレクタ（４８）は、レジスタ（４６）に格納された複数の動作モードのそれぞれに対する分圧比の中から、１つの動作モードに対応する対応分圧比を選択する。電圧選択回路（４９）は、複数の分圧電圧の中から、電源電圧（ＶＤＤ）の対応分圧比を表す分圧電圧を選択分圧電圧（ＶＬＶＩ）として選択する。コンパレータ（４５）は、選択分圧電圧（ＶＬＶＩ）が、動作保障最低電圧の１／Ｌ（Ｌは１以上の正数）を表す基準電圧（ＶＲＥＦ）以下である場合、割込信号（５０）をＣＰＵ（３１）に出力する。
【発明の効果】
【００３４】
本発明のマイクロコンピュータでは、第１の効果として、ＣＰＵ（３１）が実行可能な複数の動作モードの各々に対して電源電圧（ＶＤＤ）の分圧比を切り替えることにより、複数の動作モードのうちの１つの動作モードに適した処理（選択分圧電圧（ＶＬＶＩ）と基準電圧（ＶＲＥＦ）との比較や、割込信号（５０）の出力）を実行することができる。これにより、回路規模を大きくすることなく、複数の動作モードに対して各々異なる動作保障最低電圧を保障することができる。
【００３５】
また、本発明のマイクロコンピュータでは、第２の効果として、ＣＰＵ（３１）が実行可能な複数の動作モードのうちの１つの動作モードで割込信号（５０）が出力された場合、その動作モードに適した対処（エラー要因が電圧低下であるのか否かの確認や、該当するメモリへの影響があるのか否かの確認、等）を行うことができる。
【００３６】
また、本発明のマイクロコンピュータでは、第３の効果として、内部の回路で電源電圧（ＶＤＤ）の低下を検出するため、システムへの負荷（外部からの回路追加による製造コスト、基板面積、製造工程）が軽減する。
【図面の簡単な説明】
【００３７】
【図１】図１は、第１従来例のマイクロコンピュータとして、特開平９−２１３０８８号公報に記載された技術の構成を示している。
【図２】図２は、第２従来例のマイクロコンピュータとして、特開２００９−３７４５６号公報に記載された技術の構成を示している。
【図３】図３は、本発明の第１実施形態によるマイクロコンピュータの構成を示している。
【図４】図４は、図３の電圧検出回路３６の構成を示している。
【発明を実施するための形態】
【００３８】
以下に添付図面を参照して、本発明の実施形態によるマイクロコンピュータについて詳細に説明する。
【００３９】
（第１実施形態）
図３は、本発明の第１実施形態によるマイクロコンピュータの構成を示している。
【００４０】
本発明の第１実施形態によるマイクロコンピュータは、フラッシュメモリ３２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３３と、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３１と、周辺回路３５と、ファームウェア３４と、電圧検出回路３６とを具備している。
【００４１】
フラッシュメモリ３２、ＲＡＭ３３、ＣＰＵ３１、電圧検出回路３６には、第１、２電源電圧として電源電圧ＶＤＤ、接地電圧が供給される。
【００４２】
ＣＰＵ３１は、クロック信号に応じて動作し、フラッシュメモリ３２又はＲＡＭ３３に対するデータの読み出し動作、書き込み動作（消去を含む）を行う。
【００４３】
周辺回路３５は、ＣＰＵ３１に対してデータを入出力する入出力動作を行う。
【００４４】
ファームウェア３４は、フラッシュ書き換えモード又は通常動作モードをＣＰＵ３１に実行させる。
【００４５】
フラッシュ書き換えモードは、フラッシュメモリ３２に対する書き込み動作を行うモードであり、大電流を必要とする。
【００４６】
通常動作モードは、フラッシュメモリ３２に対する書き込み動作以外の動作を行うモードであり、大電流よりも小さい低消費電流で充分である。通常動作モードは、フラッシュメモリ３２に対する読み出し動作と、ＲＡＭ３３に対する読み出し動作、書き込み動作と、周辺回路３５に対する入出力動作とを含んでいる。
【００４７】
電圧検出回路３６は、フラッシュ書き換えモード又は通常動作モードが実行されるときの電源電圧ＶＤＤが動作保障最低電圧以下である場合、フラッシュ書き換えモード又は通常動作モードの実行を停止させるための割込信号５０をＣＰＵ３１に出力する。
【００４８】
図４は、図３の電圧検出回路３６の構成を示している。
【００４９】
電圧検出回路３６は、電圧生成回路４０と、基準電圧源４２と、レジスタ４６と、モードセレクタ４８と、電圧選択回路４９と、コンパレータ４５と、トランジスタ４３とを具備している。
【００５０】
電圧生成回路４０は、直列接続された抵抗素子により電源電圧ＶＤＤを分圧して複数の分圧電圧を生成する。
【００５１】
基準電圧源４２は、動作保障最低電圧の１／Ｌ（Ｌは１以上の正数）を表す電圧を生成し、基準電圧ＶＲＥＦとして出力する。
【００５２】
レジスタ４６には、フラッシュ書き換えモード、通常動作モードのそれぞれに対する分圧比である１／Ｍ、１／Ｎ（Ｍ、Ｎは１以上であり、Ｍ＜Ｎを満たす正数）を表す情報が格納されている。
【００５３】
ファームウェア３４は、ＣＰＵ３１に実行させるモードとしてフラッシュ書き換えモード又は通常動作モードを表す動作モード信号４７を電圧検出回路３６に出力する。例えば、動作モード信号４７は、それぞれフラッシュ書き換えモード、通常動作モードを表している場合、その信号レベルは、それぞれハイレベル“Ｈ”、ロウレベル“Ｌ”であるものとする。
【００５４】
そこで、動作モード信号４７の信号レベルがハイレベル“Ｈ”である場合、モードセレクタ４８は、レジスタ４６に格納されたフラッシュ書き換えモードに対する分圧比として１／Ｍを選択する。
【００５５】
一方、動作モード信号４７の信号レベルがロウレベル“Ｌ”である場合、モードセレクタ４８は、レジスタ４６に格納された通常動作モードに対する分圧比として１／Ｎを選択する。
【００５６】
電圧選択回路４９は、複数の分圧電圧の中から、電源電圧ＶＤＤの１／Ｍ又は１／Ｎを表す分圧電圧を選択分圧電圧ＶＬＶＩとして選択する。
【００５７】
コンパレータ４５は、選択分圧電圧ＶＬＶＩと基準電圧ＶＲＥＦとを比較し、選択分圧電圧ＶＬＶＩが基準電圧ＶＲＥＦ以下である場合、割込信号５０の出力として、出力信号の信号レベルをハイレベル“Ｈ”にする。
【００５８】
このコンパレータ４５は、トランジスタ４３から電源電圧ＶＤＤが供給されているときに動作する。
【００５９】
トランジスタ４３は、Ｐ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、そのソースに電源電圧ＶＤＤが供給され、そのドレインにコンパレータ４５が接続されている。
【００６０】
ファームウェア３４は、その信号レベルがハイレベル“Ｈ”又はロウレベル“Ｌ”である信号をトランジスタ４３のゲートに供給する。その信号の信号レベルがロウレベル“Ｌ”である場合、その信号“Ｌ”は動作許可信号４１としてトランジスタ４３のゲートに供給される。トランジスタ４３は、動作許可信号４１“Ｌ”が供給されているときにオンし、電源電圧ＶＤＤをコンパレータ４５に供給する。この場合、コンパレータ４５は、トランジスタ４３からの電源電圧ＶＤＤに応じて、選択分圧電圧ＶＬＶＩと基準電圧ＶＲＥＦとの比較を行い、その結果として、出力信号の信号レベルをハイレベル“Ｈ”又はロウレベル“Ｌ”にする。
【００６１】
例えば、本発明の第１実施形態によるマイクロコンピュータの動作として、フラッシュ書き換えモード、通常動作モードが実行されるときの電源電圧ＶＤＤがそれぞれ２．０Ｖ、１．８Ｖ以下であるときに、電圧検出回路３６は割込信号５０をＣＰＵ３１に出力するものとする。この場合、Ｍは、Ｍ＝（１０／９）×Ｎにより表される。
【００６２】
以上の説明により、本発明の第１実施形態によるマイクロコンピュータによれば、回路規模を大きくすることなく、ＣＰＵ３１が実行可能な複数の動作モードに対して各々異なる動作保障最低電圧を保障することができる。
【００６３】
その理由として、本発明の第１実施形態によるマイクロコンピュータでは、ＣＰＵ３１が実行可能な複数の動作モード（フラッシュ書き換えモード、通常動作モード）の各々に対して異なる分圧比（１／Ｍ、１／Ｎ）をレジスタ４６に設定（格納）している。このため、ファームウェア３４が、複数の動作モードのうちの１つの動作モードをＣＰＵ３１に実行させる場合、モードセレクタ４８が、レジスタ４６に格納された複数の動作モードの各々に対する分圧比の中から、上記１つの動作モードに対応する対応分圧比を選択し、電圧選択回路４９が、複数の分圧電圧の中から、電源電圧ＶＤＤの対応分圧比を表す分圧電圧を選択分圧電圧ＶＬＶＩとして選択し、選択分圧電圧ＶＬＶＩが基準電圧ＶＲＥＦ（動作保障最低電圧の１／Ｌ）以下である場合、コンパレータ４５が、上記１つの動作モードの実行を停止させるための割込信号５０をＣＰＵ３１に出力する。
【００６４】
このように、本発明の第１実施形態によるマイクロコンピュータでは、第１の効果として、ＣＰＵ３１が実行可能な複数の動作モードの各々に対して電源電圧ＶＤＤの分圧比を切り替えることにより、複数の動作モードのうちの１つの動作モードに適した処理（選択分圧電圧ＶＬＶＩと基準電圧ＶＲＥＦとの比較や、割込信号５０の出力）を実行することができる。これにより、回路規模を大きくすることなく、複数の動作モードに対して各々異なる動作保障最低電圧を保障することができる。
【００６５】
また、本発明の第１実施形態によるマイクロコンピュータでは、第２の効果として、ＣＰＵ３１が実行可能な複数の動作モードのうちの１つの動作モードで割込信号５０が出力された場合、その動作モードに適した対処（エラー要因が電圧低下であるのか否かの確認や、該当するメモリへの影響があるのか否かの確認、等）を行うことができる。
【００６６】
また、本発明の第１実施形態によるマイクロコンピュータでは、第３の効果として、内部の回路で電源電圧ＶＤＤの低下を検出するため、システムへの負荷（外部からの回路追加による製造コスト、基板面積、製造工程）が軽減する。
【００６７】
また、本発明の第１実施形態によるマイクロコンピュータでは、第４の効果として、コンパレータ４５の動作をトランジスタ４３で制御することにより、複数の動作モードのうちの少なくとも１つの動作モードを選択的に実行することができる。例えば、複数の動作モードのうちのフラッシュ書き換えモード、通常動作モードを有効にする場合、フラッシュ書き換えモード、通常動作モードのときにトランジスタ４３をオンさせ、フラッシュ書き換えモードだけを有効にする場合、フラッシュ書き換えモードのときにトランジスタ４３をオンさせればよい。
【００６８】
（第２実施形態）
第２実施形態では、第１実施形態と重複する説明については省略する。
【００６９】
本発明の第２実施形態によるマイクロコンピュータでは、ＣＰＵ３１が実行可能な複数の動作モードが動作周波数によるものであっても、各々異なる動作保障最低電圧を保障することができる。
【００７０】
この場合、第１実施形態におけるフラッシュ書き換えモード、通常動作モードを、それぞれ、低速モード、高速モードに代えればよい。
【００７１】
低速モードは、クロック信号に応じて第１の動作周波数で動作するモードである。
【００７２】
高速モードは、クロック信号に応じて第１の動作周波数よりも高い第２の動作周波数で動作するモードである。
【００７３】
本発明の第２実施形態によるマイクロコンピュータでは、ＣＰＵ３１が実行可能な複数の動作モード（高速モード、低速モード）の各々に対して異なる分圧比（１／Ｍ、１／Ｎ）をレジスタ４６に設定（格納）している。このため、ファームウェア３４が、複数の動作モードのうちの１つの動作モードをＣＰＵ３１に実行させる場合、モードセレクタ４８が、レジスタ４６に格納された複数の動作モードの各々に対する分圧比の中から、上記１つの動作モードに対応する対応分圧比を選択し、電圧選択回路４９が、複数の分圧電圧の中から、電源電圧ＶＤＤの対応分圧比を表す分圧電圧を選択分圧電圧ＶＬＶＩとして選択し、選択分圧電圧ＶＬＶＩが基準電圧ＶＲＥＦ（動作保障最低電圧の１／Ｌ）以下である場合、コンパレータ４５が、上記１つの動作モードの実行を停止させるための割込信号５０をＣＰＵ３１に出力する。
【００７４】
例えば、本発明の第２実施形態によるマイクロコンピュータの動作として、高速モード（２０ＭＨｚ）、低速モード（５．０ＭＨｚ）が実行されるときの電源電圧ＶＤＤがそれぞれ２．７Ｖ、１．８Ｖ以下であるときに、電圧検出回路３６は割込信号５０をＣＰＵ３１に出力するものとする。この場合、Ｍは、Ｍ＝（３／２）×Ｎにより表される。
【００７５】
以上の説明により、本発明の第２実施形態によるマイクロコンピュータによれば、第１実施形態における第１〜４の効果を実現する。
【００７６】
（第３実施形態）
第３実施形態では、第１、２実施形態と重複する説明については省略する。
【００７７】
本発明の第３実施形態によるマイクロコンピュータとして、第２従来例のマイクロコンピュータの構成に対して、第１の電圧検出回路１１０に代えて、電圧検出回路３６を設けてもよい。
【００７８】
この場合、本発明の第３実施形態によるマイクロコンピュータでは、第１、２実施形態における第１〜４の効果と、第２従来例のマイクロコンピュータにおける効果とを実現する。
【００７９】
なお、本発明の第１〜３実施形態によるマイクロコンピュータでは、複数の動作モードに対して各々異なる動作保障最低電圧を保障する場合、電源電圧ＶＤＤの分圧比を切り替えるのではなく、動作保障最低電圧に対して分圧比を切り替えても実現可能である。この場合、複数の分圧電圧の中から、動作保障最低電圧の対応分圧比を表す分圧電圧を基準電圧ＶＲＥＦとして選択することになるが、基準電圧源４２にも電圧生成回路４０のような回路を設ける必要があるため、回路規模が大きくなる。従って、本発明の第１〜３実施形態によるマイクロコンピュータでは、ＣＰＵ３１が実行可能な複数の動作モードのそれぞれに対して電源電圧ＶＤＤの分圧比を切り替える方式のほうが好ましい。
【符号の説明】
【００８０】
３１ ＣＰＵ、
３２ フラッシュメモリ、
３３ ＲＡＭ、
３４ ファームウェア、
３５ 周辺回路、
３６ 電圧検出回路、
４０ 電圧生成回路、
４１ 動作許可信号、
４２ 基準電圧源、
４３ トランジスタ、
４５ コンパレータ、
４６ レジスタ、
４７ 動作モード信号、
４８ モードセレクタ、
４９ 電圧選択回路、
５０ 割込信号、
ＶＤＤ 電源電圧、
ＶＬＶＩ 選択分圧電圧、
ＶＲＥＦ 基準電圧
【技術分野】
【０００１】
本発明は、内部で電圧を検出するマイクロコンピュータに関する。
【背景技術】
【０００２】
マイクロコンピュータでは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が、例えばフラッシュメモリに対してデータを書き込む動作（書き込み動作）を行う動作モードを実行するとき、電源電圧よりも高い電圧が書き込み電圧として供給されるため、大電流を必要とする。しかし、ＣＰＵが書き込み動作を行うときに使用される電圧（書き込み電圧又は電源電圧）が所定の電圧範囲ではない場合、書き込み動作が正常に行われない可能性があり、データの信頼性に大きく影響する。
【０００３】
特開平９−２１３０８８号公報には、ＣＰＵが書き込み動作を行うときに、書き込み電圧を検出する技術が記載されている。
【０００４】
図１は、第１従来例のマイクロコンピュータとして、特開平９−２１３０８８号公報に記載された技術の構成を示している。
【０００５】
第１従来例のマイクロコンピュータは、フラッシュメモリ２０２ｄと、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２０２ｂと、ＣＰＵ２０２ａと、第１の電圧検出回路２０７と、トランジスタ２０８と、第２の電圧検出回路２０９とを具備している。
【０００６】
フラッシュメモリ２０２ｄには、電源電圧ＶＣＣとして５Ｖが供給され、データが書き込まれるとき（又は消去されるとき）に書き込み電圧Ｖｐｐが供給される。
【０００７】
ＣＰＵ２０２ａは、クロック信号に応じて動作し、フラッシュメモリ２０２ｄ又はＲＡＭ２０２ｂに対するデータの読み出し動作、書き込み動作（消去を含む）を行う。
【０００８】
第１の電圧検出回路２０７は、フラッシュメモリ２０２ｄに供給される電源電圧ＶＣＣが４．７Ｖ以上である場合、動作制御信号を出力する。
【０００９】
トランジスタ２０８は、動作制御信号に応じてオンして、書き込み電圧Ｖｐｐとして１２Ｖをフラッシュメモリ２０２ｄに供給する。
【００１０】
第２の電圧検出回路２０９は、書き込み電圧Ｖｐｐが１２Ｖ±０．５Ｖの範囲から外れた場合、フラッシュメモリ２０２ｄに対する書き込み動作を停止させるための割込信号をＣＰＵ２０２ａに出力する。
【００１１】
このように、第１従来例のマイクロコンピュータでは、ＣＰＵ２０２ａが書き込み動作を行うときに使用される書き込み電圧が所定の電圧範囲ではない場合、第２の電圧検出回路２０９がＣＰＵ２０２ａに対して書き込み動作を停止させる。
【００１２】
特開２００９−３７４５６号公報には、ＣＰＵと他の機能（後述のリアルタイムクロック生成回路）との動作電圧の違いにより、ＣＰＵ、他の機能に使用される電源電圧を検出する技術が記載されている。
【００１３】
図２は、第２従来例のマイクロコンピュータとして、特開２００９−３７４５６号公報に記載された技術の構成を示している。
【００１４】
第２従来例のマイクロコンピュータは、フラッシュＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１３１と、ＲＡＭ１３２と、ＣＰＵ１３０と、周辺回路１５０と、リアルタイムクロック生成回路１４０と、第１の電圧検出回路１１０と、第２の電圧検出回路１２０とを具備している。
【００１５】
フラッシュＲＯＭ１３１、ＲＡＭ１３２、ＣＰＵ１３０、リアルタイムクロック生成回路１４０には、第１、２電源電圧として電源電圧ＶＤＤ、接地電圧が供給される。
【００１６】
ＣＰＵ１３０は、クロック信号に応じて動作し、フラッシュＲＯＭ１３１又はＲＡＭ１３２に対するデータの読み出し動作、書き込み動作（消去を含む）を行う。
【００１７】
周辺回路１５０は、ＣＰＵ１３０に対してデータの入出力を行う。
【００１８】
リアルタイムクロック生成回路１４０は、ＣＰＵ１３０が動作可能な電圧よりも低い電圧で動作可能であり、クロック信号をＣＰＵ１３０に出力する。
【００１９】
第１の電圧検出回路１１０は、電源電圧ＶＤＤが第１の動作保障最低電圧以下になった場合、ＣＰＵ１３０の動作を停止させるための割込信号である第１のリセット信号ＲＳＴ１をＣＰＵ１３０に出力する。
【００２０】
第２の電圧検出回路１２０は、電源電圧ＶＤＤが第１の動作保障最低電圧よりも低い第２の動作保障最低電圧以下になった場合、リアルタイムクロック生成回路１４０の動作を停止させるための割込信号である第２のリセット信号ＲＳＴ２をリアルタイムクロック生成回路１４０に出力する。
【００２１】
第１の電圧検出回路１１０は、第１の基準電圧源１１１と、抵抗素子Ｒ１１１、Ｒ１１２と、第１のコンパレータ１１２と、第１のインバータ１１３とを備えている。
【００２２】
第１の基準電圧源１１１は、電源電圧ＶＤＤと接地電圧間で第１の動作保障最低電圧の１／Ａ（Ａは１以上の正数）の電圧を生成し、第１の基準電圧として出力する。抵抗素子Ｒ１１１、Ｒ１１２は、直列接続され、電源電圧ＶＤＤを分圧し、第１の分圧電圧ＶＡとして生成する。第１のコンパレータ１１２は、第１の分圧電圧ＶＡと第１の基準電圧とを比較し、第１の分圧電圧ＶＡが第１の基準電圧以下である場合、出力信号の信号レベルをハイレベル“Ｈ”にする。第１のインバータ１１３は、第１のコンパレータ１１２の出力信号の信号レベルがハイレベル“Ｈ”である場合、第１の割込信号ＲＳＴ１の出力として、ＣＰＵ１３０に出力する出力信号の信号レベルをロウレベル“Ｌ”にする。
【００２３】
第２の電圧検出回路１２０は、第２の基準電圧源１２１と、抵抗素子Ｒ１２１、Ｒ１２２と、第２のコンパレータ１２２と、第２のインバータ１２３とを備えている。
【００２４】
第２の基準電圧源１２１は、電源電圧ＶＤＤと接地電圧間で第２の動作保障最低電圧の１／Ｂ（Ｂは１以上の正数）の電圧を生成し、第２の基準電圧として出力する。抵抗素子Ｒ１２１、Ｒ１２２は、直列接続され、電源電圧ＶＤＤを分圧し、第２の分圧電圧ＶＢとして生成する。第２のコンパレータ１２２は、第２の分圧電圧ＶＢと第２の基準電圧とを比較し、第２の分圧電圧ＶＢが第２の基準電圧以下である場合、出力信号の信号レベルをハイレベル“Ｈ”にする。第２のインバータ１２３は、第２のコンパレータ１２２の出力信号の信号レベルがハイレベル“Ｈ”である場合、第２の割込信号ＲＳＴ２の出力として、リアルタイムクロック生成回路１４０に出力する出力信号の信号レベルをロウレベル“Ｌ”にする。
【００２５】
このように、第２従来例のマイクロコンピュータでは、ＣＰＵ１３０、リアルタイムクロック生成回路１４０に使用される電源電圧ＶＤＤが所定の電圧範囲ではない場合、第１の電圧検出回路１１０、第２の電圧検出回路１２０は、それぞれ、ＣＰＵ１３０、リアルタイムクロック生成回路１４０の動作を停止させる。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開平９−２１３０８８号公報
【特許文献２】特開２００９−３７４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
ＣＰＵは、フラッシュメモリに対する書き込み動作を行う動作モードや、それ以外の動作を行う動作モードも実行する。このように、ＣＰＵが実行可能な複数の動作モードに対しても、その動作モードに適した対処（エラー要因が電圧低下であるのか否かの確認や、該当するメモリへの影響があるのか否かの確認、等）を行う必要がある。
【００２８】
しかしながら、第１従来例のマイクロコンピュータでは、第２の電圧検出回路２０９は、ＣＰＵ２０２ａが実行可能な１つの動作モードに対して書き込み電圧を検出している。このため、書き込み動作を行う動作モード以外の動作モードについては適用できない。
【００２９】
一方、第２従来例のマイクロコンピュータでは、第１の電圧検出回路１１０は、ＣＰＵ１３０が実行可能な１つの動作モードに対して電源電圧ＶＤＤを検出している。しかし、複数の動作モードの各々に対して動作保障最低電圧が異なる場合は実現できない。
【００３０】
これを実現させるためには、第２従来例のマイクロコンピュータでは、複数の動作モードのそれぞれに対応するように、第１の電圧検出回路１１０を複数個設けなければならない。この場合、回路規模が大きくなってしまう。
【００３１】
このように、回路規模を大きくすることなく、複数の動作モードに対して各々異なる動作保障最低電圧を保障することが望まれる。
【課題を解決するための手段】
【００３２】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３３】
本発明のマイクロコンピュータは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）（３１）と、ファームウェア（３４）と、電圧検出回路（３６）とを具備している。ファームウェア（３４）は、ＣＰＵ（３１）が実行可能な複数の動作モードのうちの１つの動作モードをＣＰＵ（３１）に実行させる。電圧検出回路（３６）は、１つの動作モードが実行されるときの電源電圧（ＶＤＤ）が動作保障最低電圧以下である場合、１つの動作モードの実行を停止させるための割込信号（５０）をＣＰＵ（３１）に出力する。電圧検出回路（３６）は、レジスタ（４６）と、モードセレクタ（４８）と、電圧選択回路（４９）と、コンパレータ（４５）とを備えている。レジスタ（４６）には、複数の動作モードのそれぞれに対する分圧比を表す情報が格納されている。モードセレクタ（４８）は、レジスタ（４６）に格納された複数の動作モードのそれぞれに対する分圧比の中から、１つの動作モードに対応する対応分圧比を選択する。電圧選択回路（４９）は、複数の分圧電圧の中から、電源電圧（ＶＤＤ）の対応分圧比を表す分圧電圧を選択分圧電圧（ＶＬＶＩ）として選択する。コンパレータ（４５）は、選択分圧電圧（ＶＬＶＩ）が、動作保障最低電圧の１／Ｌ（Ｌは１以上の正数）を表す基準電圧（ＶＲＥＦ）以下である場合、割込信号（５０）をＣＰＵ（３１）に出力する。
【発明の効果】
【００３４】
本発明のマイクロコンピュータでは、第１の効果として、ＣＰＵ（３１）が実行可能な複数の動作モードの各々に対して電源電圧（ＶＤＤ）の分圧比を切り替えることにより、複数の動作モードのうちの１つの動作モードに適した処理（選択分圧電圧（ＶＬＶＩ）と基準電圧（ＶＲＥＦ）との比較や、割込信号（５０）の出力）を実行することができる。これにより、回路規模を大きくすることなく、複数の動作モードに対して各々異なる動作保障最低電圧を保障することができる。
【００３５】
また、本発明のマイクロコンピュータでは、第２の効果として、ＣＰＵ（３１）が実行可能な複数の動作モードのうちの１つの動作モードで割込信号（５０）が出力された場合、その動作モードに適した対処（エラー要因が電圧低下であるのか否かの確認や、該当するメモリへの影響があるのか否かの確認、等）を行うことができる。
【００３６】
また、本発明のマイクロコンピュータでは、第３の効果として、内部の回路で電源電圧（ＶＤＤ）の低下を検出するため、システムへの負荷（外部からの回路追加による製造コスト、基板面積、製造工程）が軽減する。
【図面の簡単な説明】
【００３７】
【図１】図１は、第１従来例のマイクロコンピュータとして、特開平９−２１３０８８号公報に記載された技術の構成を示している。
【図２】図２は、第２従来例のマイクロコンピュータとして、特開２００９−３７４５６号公報に記載された技術の構成を示している。
【図３】図３は、本発明の第１実施形態によるマイクロコンピュータの構成を示している。
【図４】図４は、図３の電圧検出回路３６の構成を示している。
【発明を実施するための形態】
【００３８】
以下に添付図面を参照して、本発明の実施形態によるマイクロコンピュータについて詳細に説明する。
【００３９】
（第１実施形態）
図３は、本発明の第１実施形態によるマイクロコンピュータの構成を示している。
【００４０】
本発明の第１実施形態によるマイクロコンピュータは、フラッシュメモリ３２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３３と、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３１と、周辺回路３５と、ファームウェア３４と、電圧検出回路３６とを具備している。
【００４１】
フラッシュメモリ３２、ＲＡＭ３３、ＣＰＵ３１、電圧検出回路３６には、第１、２電源電圧として電源電圧ＶＤＤ、接地電圧が供給される。
【００４２】
ＣＰＵ３１は、クロック信号に応じて動作し、フラッシュメモリ３２又はＲＡＭ３３に対するデータの読み出し動作、書き込み動作（消去を含む）を行う。
【００４３】
周辺回路３５は、ＣＰＵ３１に対してデータを入出力する入出力動作を行う。
【００４４】
ファームウェア３４は、フラッシュ書き換えモード又は通常動作モードをＣＰＵ３１に実行させる。
【００４５】
フラッシュ書き換えモードは、フラッシュメモリ３２に対する書き込み動作を行うモードであり、大電流を必要とする。
【００４６】
通常動作モードは、フラッシュメモリ３２に対する書き込み動作以外の動作を行うモードであり、大電流よりも小さい低消費電流で充分である。通常動作モードは、フラッシュメモリ３２に対する読み出し動作と、ＲＡＭ３３に対する読み出し動作、書き込み動作と、周辺回路３５に対する入出力動作とを含んでいる。
【００４７】
電圧検出回路３６は、フラッシュ書き換えモード又は通常動作モードが実行されるときの電源電圧ＶＤＤが動作保障最低電圧以下である場合、フラッシュ書き換えモード又は通常動作モードの実行を停止させるための割込信号５０をＣＰＵ３１に出力する。
【００４８】
図４は、図３の電圧検出回路３６の構成を示している。
【００４９】
電圧検出回路３６は、電圧生成回路４０と、基準電圧源４２と、レジスタ４６と、モードセレクタ４８と、電圧選択回路４９と、コンパレータ４５と、トランジスタ４３とを具備している。
【００５０】
電圧生成回路４０は、直列接続された抵抗素子により電源電圧ＶＤＤを分圧して複数の分圧電圧を生成する。
【００５１】
基準電圧源４２は、動作保障最低電圧の１／Ｌ（Ｌは１以上の正数）を表す電圧を生成し、基準電圧ＶＲＥＦとして出力する。
【００５２】
レジスタ４６には、フラッシュ書き換えモード、通常動作モードのそれぞれに対する分圧比である１／Ｍ、１／Ｎ（Ｍ、Ｎは１以上であり、Ｍ＜Ｎを満たす正数）を表す情報が格納されている。
【００５３】
ファームウェア３４は、ＣＰＵ３１に実行させるモードとしてフラッシュ書き換えモード又は通常動作モードを表す動作モード信号４７を電圧検出回路３６に出力する。例えば、動作モード信号４７は、それぞれフラッシュ書き換えモード、通常動作モードを表している場合、その信号レベルは、それぞれハイレベル“Ｈ”、ロウレベル“Ｌ”であるものとする。
【００５４】
そこで、動作モード信号４７の信号レベルがハイレベル“Ｈ”である場合、モードセレクタ４８は、レジスタ４６に格納されたフラッシュ書き換えモードに対する分圧比として１／Ｍを選択する。
【００５５】
一方、動作モード信号４７の信号レベルがロウレベル“Ｌ”である場合、モードセレクタ４８は、レジスタ４６に格納された通常動作モードに対する分圧比として１／Ｎを選択する。
【００５６】
電圧選択回路４９は、複数の分圧電圧の中から、電源電圧ＶＤＤの１／Ｍ又は１／Ｎを表す分圧電圧を選択分圧電圧ＶＬＶＩとして選択する。
【００５７】
コンパレータ４５は、選択分圧電圧ＶＬＶＩと基準電圧ＶＲＥＦとを比較し、選択分圧電圧ＶＬＶＩが基準電圧ＶＲＥＦ以下である場合、割込信号５０の出力として、出力信号の信号レベルをハイレベル“Ｈ”にする。
【００５８】
このコンパレータ４５は、トランジスタ４３から電源電圧ＶＤＤが供給されているときに動作する。
【００５９】
トランジスタ４３は、Ｐ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であり、そのソースに電源電圧ＶＤＤが供給され、そのドレインにコンパレータ４５が接続されている。
【００６０】
ファームウェア３４は、その信号レベルがハイレベル“Ｈ”又はロウレベル“Ｌ”である信号をトランジスタ４３のゲートに供給する。その信号の信号レベルがロウレベル“Ｌ”である場合、その信号“Ｌ”は動作許可信号４１としてトランジスタ４３のゲートに供給される。トランジスタ４３は、動作許可信号４１“Ｌ”が供給されているときにオンし、電源電圧ＶＤＤをコンパレータ４５に供給する。この場合、コンパレータ４５は、トランジスタ４３からの電源電圧ＶＤＤに応じて、選択分圧電圧ＶＬＶＩと基準電圧ＶＲＥＦとの比較を行い、その結果として、出力信号の信号レベルをハイレベル“Ｈ”又はロウレベル“Ｌ”にする。
【００６１】
例えば、本発明の第１実施形態によるマイクロコンピュータの動作として、フラッシュ書き換えモード、通常動作モードが実行されるときの電源電圧ＶＤＤがそれぞれ２．０Ｖ、１．８Ｖ以下であるときに、電圧検出回路３６は割込信号５０をＣＰＵ３１に出力するものとする。この場合、Ｍは、Ｍ＝（１０／９）×Ｎにより表される。
【００６２】
以上の説明により、本発明の第１実施形態によるマイクロコンピュータによれば、回路規模を大きくすることなく、ＣＰＵ３１が実行可能な複数の動作モードに対して各々異なる動作保障最低電圧を保障することができる。
【００６３】
その理由として、本発明の第１実施形態によるマイクロコンピュータでは、ＣＰＵ３１が実行可能な複数の動作モード（フラッシュ書き換えモード、通常動作モード）の各々に対して異なる分圧比（１／Ｍ、１／Ｎ）をレジスタ４６に設定（格納）している。このため、ファームウェア３４が、複数の動作モードのうちの１つの動作モードをＣＰＵ３１に実行させる場合、モードセレクタ４８が、レジスタ４６に格納された複数の動作モードの各々に対する分圧比の中から、上記１つの動作モードに対応する対応分圧比を選択し、電圧選択回路４９が、複数の分圧電圧の中から、電源電圧ＶＤＤの対応分圧比を表す分圧電圧を選択分圧電圧ＶＬＶＩとして選択し、選択分圧電圧ＶＬＶＩが基準電圧ＶＲＥＦ（動作保障最低電圧の１／Ｌ）以下である場合、コンパレータ４５が、上記１つの動作モードの実行を停止させるための割込信号５０をＣＰＵ３１に出力する。
【００６４】
このように、本発明の第１実施形態によるマイクロコンピュータでは、第１の効果として、ＣＰＵ３１が実行可能な複数の動作モードの各々に対して電源電圧ＶＤＤの分圧比を切り替えることにより、複数の動作モードのうちの１つの動作モードに適した処理（選択分圧電圧ＶＬＶＩと基準電圧ＶＲＥＦとの比較や、割込信号５０の出力）を実行することができる。これにより、回路規模を大きくすることなく、複数の動作モードに対して各々異なる動作保障最低電圧を保障することができる。
【００６５】
また、本発明の第１実施形態によるマイクロコンピュータでは、第２の効果として、ＣＰＵ３１が実行可能な複数の動作モードのうちの１つの動作モードで割込信号５０が出力された場合、その動作モードに適した対処（エラー要因が電圧低下であるのか否かの確認や、該当するメモリへの影響があるのか否かの確認、等）を行うことができる。
【００６６】
また、本発明の第１実施形態によるマイクロコンピュータでは、第３の効果として、内部の回路で電源電圧ＶＤＤの低下を検出するため、システムへの負荷（外部からの回路追加による製造コスト、基板面積、製造工程）が軽減する。
【００６７】
また、本発明の第１実施形態によるマイクロコンピュータでは、第４の効果として、コンパレータ４５の動作をトランジスタ４３で制御することにより、複数の動作モードのうちの少なくとも１つの動作モードを選択的に実行することができる。例えば、複数の動作モードのうちのフラッシュ書き換えモード、通常動作モードを有効にする場合、フラッシュ書き換えモード、通常動作モードのときにトランジスタ４３をオンさせ、フラッシュ書き換えモードだけを有効にする場合、フラッシュ書き換えモードのときにトランジスタ４３をオンさせればよい。
【００６８】
（第２実施形態）
第２実施形態では、第１実施形態と重複する説明については省略する。
【００６９】
本発明の第２実施形態によるマイクロコンピュータでは、ＣＰＵ３１が実行可能な複数の動作モードが動作周波数によるものであっても、各々異なる動作保障最低電圧を保障することができる。
【００７０】
この場合、第１実施形態におけるフラッシュ書き換えモード、通常動作モードを、それぞれ、低速モード、高速モードに代えればよい。
【００７１】
低速モードは、クロック信号に応じて第１の動作周波数で動作するモードである。
【００７２】
高速モードは、クロック信号に応じて第１の動作周波数よりも高い第２の動作周波数で動作するモードである。
【００７３】
本発明の第２実施形態によるマイクロコンピュータでは、ＣＰＵ３１が実行可能な複数の動作モード（高速モード、低速モード）の各々に対して異なる分圧比（１／Ｍ、１／Ｎ）をレジスタ４６に設定（格納）している。このため、ファームウェア３４が、複数の動作モードのうちの１つの動作モードをＣＰＵ３１に実行させる場合、モードセレクタ４８が、レジスタ４６に格納された複数の動作モードの各々に対する分圧比の中から、上記１つの動作モードに対応する対応分圧比を選択し、電圧選択回路４９が、複数の分圧電圧の中から、電源電圧ＶＤＤの対応分圧比を表す分圧電圧を選択分圧電圧ＶＬＶＩとして選択し、選択分圧電圧ＶＬＶＩが基準電圧ＶＲＥＦ（動作保障最低電圧の１／Ｌ）以下である場合、コンパレータ４５が、上記１つの動作モードの実行を停止させるための割込信号５０をＣＰＵ３１に出力する。
【００７４】
例えば、本発明の第２実施形態によるマイクロコンピュータの動作として、高速モード（２０ＭＨｚ）、低速モード（５．０ＭＨｚ）が実行されるときの電源電圧ＶＤＤがそれぞれ２．７Ｖ、１．８Ｖ以下であるときに、電圧検出回路３６は割込信号５０をＣＰＵ３１に出力するものとする。この場合、Ｍは、Ｍ＝（３／２）×Ｎにより表される。
【００７５】
以上の説明により、本発明の第２実施形態によるマイクロコンピュータによれば、第１実施形態における第１〜４の効果を実現する。
【００７６】
（第３実施形態）
第３実施形態では、第１、２実施形態と重複する説明については省略する。
【００７７】
本発明の第３実施形態によるマイクロコンピュータとして、第２従来例のマイクロコンピュータの構成に対して、第１の電圧検出回路１１０に代えて、電圧検出回路３６を設けてもよい。
【００７８】
この場合、本発明の第３実施形態によるマイクロコンピュータでは、第１、２実施形態における第１〜４の効果と、第２従来例のマイクロコンピュータにおける効果とを実現する。
【００７９】
なお、本発明の第１〜３実施形態によるマイクロコンピュータでは、複数の動作モードに対して各々異なる動作保障最低電圧を保障する場合、電源電圧ＶＤＤの分圧比を切り替えるのではなく、動作保障最低電圧に対して分圧比を切り替えても実現可能である。この場合、複数の分圧電圧の中から、動作保障最低電圧の対応分圧比を表す分圧電圧を基準電圧ＶＲＥＦとして選択することになるが、基準電圧源４２にも電圧生成回路４０のような回路を設ける必要があるため、回路規模が大きくなる。従って、本発明の第１〜３実施形態によるマイクロコンピュータでは、ＣＰＵ３１が実行可能な複数の動作モードのそれぞれに対して電源電圧ＶＤＤの分圧比を切り替える方式のほうが好ましい。
【符号の説明】
【００８０】
３１ ＣＰＵ、
３２ フラッシュメモリ、
３３ ＲＡＭ、
３４ ファームウェア、
３５ 周辺回路、
３６ 電圧検出回路、
４０ 電圧生成回路、
４１ 動作許可信号、
４２ 基準電圧源、
４３ トランジスタ、
４５ コンパレータ、
４６ レジスタ、
４７ 動作モード信号、
４８ モードセレクタ、
４９ 電圧選択回路、
５０ 割込信号、
ＶＤＤ 電源電圧、
ＶＬＶＩ 選択分圧電圧、
ＶＲＥＦ 基準電圧
【特許請求の範囲】
【請求項１】
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と、
前記ＣＰＵが実行可能な複数の動作モードのうちの１つの動作モードを前記ＣＰＵに実行させるファームウェアと、
前記１つの動作モードが実行されるときの電源電圧が動作保障最低電圧以下である場合、前記１つの動作モードの実行を停止させるための割込信号を前記ＣＰＵに出力する電圧検出回路と
を具備し、
前記電圧検出回路は、
前記複数の動作モードのそれぞれに対する分圧比を表す情報が格納されたレジスタと、
前記レジスタに格納された前記複数の動作モードのそれぞれに対する前記分圧比の中から、前記１つの動作モードに対応する対応分圧比を選択するモードセレクタと、
複数の分圧電圧の中から、前記電源電圧の前記対応分圧比を表す分圧電圧を選択分圧電圧として選択する電圧選択回路と、
前記選択分圧電圧が、前記動作保障最低電圧の１／Ｌ（Ｌは１以上の正数）を表す基準電圧以下である場合、前記割込信号を前記ＣＰＵに出力するコンパレータと
を備えたマイクロコンピュータ。
【請求項２】
フラッシュメモリ
を更に具備し、
前記ＣＰＵは、前記フラッシュメモリに対するデータの読み出し動作、書き込み動作を行い、
前記ファームウェアは、
前記複数の動作モードのうちの、前記フラッシュメモリに対する前記書き込み動作を行うフラッシュ書き換えモード、又は、前記フラッシュメモリに対する前記書き込み動作以外の動作を行う通常動作モードを前記１つの動作モードとして前記ＣＰＵに実行させ、
前記ＣＰＵに実行させるモードとして前記フラッシュ書き換えモード又は前記通常動作モードを表す動作モード信号を前記電圧検出回路に出力し、
前記電圧検出回路において、
前記レジスタには、前記フラッシュ書き換えモード、前記通常動作モードのそれぞれに対する前記分圧比である１／Ｍ、１／Ｎ（Ｍ、Ｎは１以上であり、Ｍ＜Ｎを満たす正数）を表す情報が格納され、
前記モードセレクタは、前記動作モード信号が前記フラッシュ書き換えモードを表している場合、前記レジスタに格納された前記フラッシュ書き換えモードに対する前記１／Ｍを前記対応分圧比として選択し、前記動作モード信号が前記通常動作モードを表している場合、前記レジスタに格納された前記通常動作モードに対する前記１／Ｎを前記対応分圧比として選択し、
前記電圧選択回路は、前記複数の分圧電圧の中から、前記電源電圧の前記１／Ｍ又は１／Ｎを表す分圧電圧を前記選択分圧電圧として選択し、前記コンパレータに出力する
請求項１に記載のマイクロコンピュータ。
【請求項３】
ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
を更に具備し、
前記ＣＰＵは、更に、前記フラッシュメモリ又は前記ＲＡＭに対する前記読み出し動作、前記書き込み動作を行い、
前記通常動作モードは、前記フラッシュメモリに対する前記読み出し動作と、前記ＲＡＭに対する前記読み出し動作、前記書き込み動作とを含む
請求項２に記載のマイクロコンピュータ。
【請求項４】
前記ＣＰＵに対してデータを入出力する入出力動作を行う周辺回路
を更に具備し、
前記通常動作モードは、前記フラッシュメモリに対する前記読み出し動作と、前記ＲＡＭに対する前記読み出し動作、前記書き込み動作と、前記周辺回路に対する前記入出力動作とを含む
請求項３に記載のマイクロコンピュータ。
【請求項５】
前記ファームウェアは、
クロック信号に応じて第１の動作周波数で動作する低速モード、又は、前記クロック信号に応じて前記第１の動作周波数よりも高い第２の動作周波数で動作する高速モードを前記ＣＰＵに実行させ、
前記ＣＰＵに実行させるモードとして前記高速モード又は前記低速モードを表す動作モード信号を前記電圧検出回路に出力し、
前記電圧検出回路において、
前記レジスタには、前記高速モード、前記低速モードのそれぞれに対する前記分圧比である１／Ｍ、１／Ｎ（Ｍ、Ｎは１以上であり、Ｍ＜Ｎを満たす正数）を表す情報が格納され、
前記モードセレクタは、前記動作モード信号が前記高速モードを表している場合、前記レジスタに格納された前記高速モードに対する前記１／Ｍを前記対応分圧比として選択し、前記動作モード信号が前記低速モードを表している場合、前記レジスタに格納された前記低速モードに対する前記１／Ｎを前記対応分圧比として選択し、
前記電圧選択回路は、前記複数の分圧電圧の中から、前記電源電圧の前記１／Ｍ又は１／Ｎを表す分圧電圧を前記選択分圧電圧として選択し、前記コンパレータに出力する
請求項１に記載のマイクロコンピュータ。
【請求項６】
前記電圧検出回路は、
直列接続された抵抗素子により前記電源電圧を分圧して前記複数の分圧電圧を生成する電圧生成回路
を更に備えた請求項１〜５のいずれかに記載のマイクロコンピュータ。
【請求項７】
前記電圧検出回路は、
前記動作保障最低電圧の１／Ｌを表す電圧を生成し、前記基準電圧として出力する基準電圧源
を更に備えた請求項１〜６のいずれかに記載のマイクロコンピュータ。
【請求項８】
前記電圧検出回路は、
そのゲートに動作許可信号が供給されているときにオンし、前記電源電圧を前記コンパレータに供給するトランジスタ
を更に備え、
前記コンパレータは、前記トランジスタから前記電源電圧が供給されているときに動作する
請求項１〜７のいずれかに記載のマイクロコンピュータ。
【請求項９】
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を具備するマイクロコンピュータの動作方法であって、
前記ＣＰＵが実行可能な複数の動作モードのうちの１つの動作モードを前記ＣＰＵに実行させるステップと、
前記１つの動作モードが実行されるときの電源電圧が動作保障最低電圧以下である場合、前記１つの動作モードの実行を停止させるための割込信号を前記ＣＰＵに出力するステップと
を具備し、
前記割込信号を出力するステップは、
前記複数の動作モードのそれぞれに対する分圧比の中から、前記１つの動作モードに対応する対応分圧比を選択するステップと、
複数の分圧電圧の中から、前記電源電圧の前記対応分圧比を表す分圧電圧を選択分圧電圧として選択するステップと、
前記選択分圧電圧が、前記動作保障最低電圧の１／Ｌ（Ｌは１以上の正数）を表す基準電圧以下である場合、前記割込信号を前記ＣＰＵに出力するステップと
を備えたマイクロコンピュータの動作方法。
【請求項１】
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と、
前記ＣＰＵが実行可能な複数の動作モードのうちの１つの動作モードを前記ＣＰＵに実行させるファームウェアと、
前記１つの動作モードが実行されるときの電源電圧が動作保障最低電圧以下である場合、前記１つの動作モードの実行を停止させるための割込信号を前記ＣＰＵに出力する電圧検出回路と
を具備し、
前記電圧検出回路は、
前記複数の動作モードのそれぞれに対する分圧比を表す情報が格納されたレジスタと、
前記レジスタに格納された前記複数の動作モードのそれぞれに対する前記分圧比の中から、前記１つの動作モードに対応する対応分圧比を選択するモードセレクタと、
複数の分圧電圧の中から、前記電源電圧の前記対応分圧比を表す分圧電圧を選択分圧電圧として選択する電圧選択回路と、
前記選択分圧電圧が、前記動作保障最低電圧の１／Ｌ（Ｌは１以上の正数）を表す基準電圧以下である場合、前記割込信号を前記ＣＰＵに出力するコンパレータと
を備えたマイクロコンピュータ。
【請求項２】
フラッシュメモリ
を更に具備し、
前記ＣＰＵは、前記フラッシュメモリに対するデータの読み出し動作、書き込み動作を行い、
前記ファームウェアは、
前記複数の動作モードのうちの、前記フラッシュメモリに対する前記書き込み動作を行うフラッシュ書き換えモード、又は、前記フラッシュメモリに対する前記書き込み動作以外の動作を行う通常動作モードを前記１つの動作モードとして前記ＣＰＵに実行させ、
前記ＣＰＵに実行させるモードとして前記フラッシュ書き換えモード又は前記通常動作モードを表す動作モード信号を前記電圧検出回路に出力し、
前記電圧検出回路において、
前記レジスタには、前記フラッシュ書き換えモード、前記通常動作モードのそれぞれに対する前記分圧比である１／Ｍ、１／Ｎ（Ｍ、Ｎは１以上であり、Ｍ＜Ｎを満たす正数）を表す情報が格納され、
前記モードセレクタは、前記動作モード信号が前記フラッシュ書き換えモードを表している場合、前記レジスタに格納された前記フラッシュ書き換えモードに対する前記１／Ｍを前記対応分圧比として選択し、前記動作モード信号が前記通常動作モードを表している場合、前記レジスタに格納された前記通常動作モードに対する前記１／Ｎを前記対応分圧比として選択し、
前記電圧選択回路は、前記複数の分圧電圧の中から、前記電源電圧の前記１／Ｍ又は１／Ｎを表す分圧電圧を前記選択分圧電圧として選択し、前記コンパレータに出力する
請求項１に記載のマイクロコンピュータ。
【請求項３】
ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
を更に具備し、
前記ＣＰＵは、更に、前記フラッシュメモリ又は前記ＲＡＭに対する前記読み出し動作、前記書き込み動作を行い、
前記通常動作モードは、前記フラッシュメモリに対する前記読み出し動作と、前記ＲＡＭに対する前記読み出し動作、前記書き込み動作とを含む
請求項２に記載のマイクロコンピュータ。
【請求項４】
前記ＣＰＵに対してデータを入出力する入出力動作を行う周辺回路
を更に具備し、
前記通常動作モードは、前記フラッシュメモリに対する前記読み出し動作と、前記ＲＡＭに対する前記読み出し動作、前記書き込み動作と、前記周辺回路に対する前記入出力動作とを含む
請求項３に記載のマイクロコンピュータ。
【請求項５】
前記ファームウェアは、
クロック信号に応じて第１の動作周波数で動作する低速モード、又は、前記クロック信号に応じて前記第１の動作周波数よりも高い第２の動作周波数で動作する高速モードを前記ＣＰＵに実行させ、
前記ＣＰＵに実行させるモードとして前記高速モード又は前記低速モードを表す動作モード信号を前記電圧検出回路に出力し、
前記電圧検出回路において、
前記レジスタには、前記高速モード、前記低速モードのそれぞれに対する前記分圧比である１／Ｍ、１／Ｎ（Ｍ、Ｎは１以上であり、Ｍ＜Ｎを満たす正数）を表す情報が格納され、
前記モードセレクタは、前記動作モード信号が前記高速モードを表している場合、前記レジスタに格納された前記高速モードに対する前記１／Ｍを前記対応分圧比として選択し、前記動作モード信号が前記低速モードを表している場合、前記レジスタに格納された前記低速モードに対する前記１／Ｎを前記対応分圧比として選択し、
前記電圧選択回路は、前記複数の分圧電圧の中から、前記電源電圧の前記１／Ｍ又は１／Ｎを表す分圧電圧を前記選択分圧電圧として選択し、前記コンパレータに出力する
請求項１に記載のマイクロコンピュータ。
【請求項６】
前記電圧検出回路は、
直列接続された抵抗素子により前記電源電圧を分圧して前記複数の分圧電圧を生成する電圧生成回路
を更に備えた請求項１〜５のいずれかに記載のマイクロコンピュータ。
【請求項７】
前記電圧検出回路は、
前記動作保障最低電圧の１／Ｌを表す電圧を生成し、前記基準電圧として出力する基準電圧源
を更に備えた請求項１〜６のいずれかに記載のマイクロコンピュータ。
【請求項８】
前記電圧検出回路は、
そのゲートに動作許可信号が供給されているときにオンし、前記電源電圧を前記コンパレータに供給するトランジスタ
を更に備え、
前記コンパレータは、前記トランジスタから前記電源電圧が供給されているときに動作する
請求項１〜７のいずれかに記載のマイクロコンピュータ。
【請求項９】
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を具備するマイクロコンピュータの動作方法であって、
前記ＣＰＵが実行可能な複数の動作モードのうちの１つの動作モードを前記ＣＰＵに実行させるステップと、
前記１つの動作モードが実行されるときの電源電圧が動作保障最低電圧以下である場合、前記１つの動作モードの実行を停止させるための割込信号を前記ＣＰＵに出力するステップと
を具備し、
前記割込信号を出力するステップは、
前記複数の動作モードのそれぞれに対する分圧比の中から、前記１つの動作モードに対応する対応分圧比を選択するステップと、
複数の分圧電圧の中から、前記電源電圧の前記対応分圧比を表す分圧電圧を選択分圧電圧として選択するステップと、
前記選択分圧電圧が、前記動作保障最低電圧の１／Ｌ（Ｌは１以上の正数）を表す基準電圧以下である場合、前記割込信号を前記ＣＰＵに出力するステップと
を備えたマイクロコンピュータの動作方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−２１０１５２（Ｐ２０１１−２１０１５２Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７９３５４（Ｐ２０１０−７９３５４）
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月３０日（２０１０．３．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]