ランプダウンプログラミングのための不揮発性メモリおよび方法
ランプダウンプログラミング電圧を使用して、最も高いステップから最も低いステップにかけてステップ毎に不揮発性メモリセルのグループを並列にプログラムする。各プログラミングステップの後のベリファイとともにプログラム禁止を行うための従来のセットアップが回避されると、全体のプログラミング時間が改善される。セルをその目標状態にプログラムすると見込まれるプログラミング電圧を示すプログラミング電圧推定値が各セルに提供される。現在のプログラミング電圧ステップあるいはそれ以上の推定値を有するセル以外のすべてのセルは、プログラム禁止されることになる。その後、下降する各プログラミング電圧ステップによって、追加のセルが非禁止されることになる。非禁止されると、セルはその目標状態にプログラムされても再び禁止される必要はない。その理由は、その後のプログラミングステップが低い電圧であり、セルをその目標状態を超えてプログラムするだけの効果がないためである。１つの実施例における非禁止動作とは、要するに関連するビット線を接地に引くだけである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリに関し、特に、各プログラミングステップ間のセットアップ時間を大幅に削減したメモリおよびプログラミング動作に関する。
【背景技術】
【０００２】
近年、様々な携帯型およびハンドヘルド型装置、とりわけ情報機器および家庭用電化製品において、特に、小形のフォームファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形態をとる電荷の不揮発性記憶が可能なソリッドステートメモリが好んで用いられる記憶装置となっている。同じくソリッドステートメモリであるＲＡＭ（ランダムアクセスメモリ）とは異なり、フラッシュメモリは不揮発性であり、電源を切った後でもその記憶データを保持している。コストが上昇するにもかかわらず、フラッシュメモリは、大容量記憶用途でますます使用されつつある。ハードドライブやフロッピーディスクなどの回転式磁気媒体に基づく従来の大容量記憶装置は、携帯型およびハンドヘルド型の環境には適していない。その理由は、ハードドライブは大型になりがちで機械的不良を起こしやすく、長い待ち時間および大電力要件を有するためである。このような望ましくない属性により、ディスクに基づく記憶装置は大部分の携帯型および移動式用途において実用的でなくなっている。一方、フラッシュメモリは内蔵型でも取り外し可能なカードの形態をとるものでも、小型、低消費電力、高速および高信頼性というその特徴によって携帯型およびハンドヘルド型の環境に理想的に適している。
【０００３】
ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去するとともにそのメモリセル内に新しいデータを書き込むかまたは「プログラムする」ことができる不揮発性メモリである。両方とも半導体基板内のソース領域とドレイン領域との間のチャネル領域上に位置する電界効果トランジスタ構造のフローティング（接続されていない）導電ゲートを使用している。次に、フローティングゲート上にはコントロールゲートが設けられる。トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷量によって制御される。すなわち、フローティングゲート上の所与の電荷レベルに対して対応する電圧（しきい値）が存在し、トランジスタが「オン」に転換されてそのソース領域とドレイン領域との間で導通が可能になる前にこの対応する電圧をコントロールゲートに印加する必要がある。
【０００４】
フローティングゲートは、様々な範囲の電荷を保持することができるので、しきい値電圧ウィンドウ内の任意のしきい値電圧レベルにプログラムすることができる。しきい値電圧ウィンドウの大きさは、デバイスの最小および最大しきい値レベルであり、フローティングゲート上にプログラムすることができる電荷の範囲に対応するレベルによって画定されている。しきい値ウィンドウは、一般に、メモリデバイスの特性、動作条件および動作履歴に依存している。原則として、ウィンドウ内のそれぞれ特異的で分解可能なしきい値電圧レベルの範囲を用いて、セルの明確なメモリ状態を指定することもできる。しきい値電圧ウィンドウが２つの個別領域に区分されている場合には、各メモリセルは、１ビットのデータを記憶することができることになる。同様に、しきい値電圧ウィンドウが３つ以上の個別領域に区分されている場合には、各メモリセルは、２ビット以上のデータを記憶することができることになる。
【０００５】
通常の２状態ＥＥＰＲＯＭセルでは、導通ウィンドウを２つの領域に区分するように、少なくとも１つの電流ブレークポイントレベルが設定される。セルが所定の固定電圧を印加することによって読み出される場合、セルのソース／ドレイン電流は、ブレークポイントレベル（または基準電流ＩＲＥＦ）と比較することによってメモリ状態が決定される。読み出された電流がブレークポイントレベルの電流よりも高い場合には、セルは一方の論理状態（例えば、「０」状態）にあると判断される。一方、電流がブレークポイントレベルの電流よりも低い場合には、セルは他方の論理状態（例えば、「１」状態）にあると判断される。したがって、このような２状態セルは、１ビットのデジタル情報を記憶している。外部からプログラム可能であってもよい基準電流源をメモリシステムの一部として設けることでブレークポイントレベル電流を発生させることが多い。
【０００６】
メモリ容量を増やすために、フラッシュＥＥＰＲＯＭデバイスは、半導体技術の状態が進歩するに従いますます高密度で製造されるようになっている。記憶容量を増やす別の方法は、各メモリセルに３状態以上を記憶させることである。
多状態またはマルチレベルＥＥＰＲＯＭメモリセルの場合、導通ウィンドウは２つ以上のブレークポイントによって３つ以上の領域に区分され、各セルが２ビット以上のデータを記憶することができるようになっている。したがって、所与のＥＥＰＲＯＭアレイが記憶することができる情報は、各セルが記憶することができる状態の数とともに増加する。多状態またはマルチレベルメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭは、米国特許第５，１７２，３３８号（特許文献１）に記載されている。
メモリセルとして働くトランジスタは、一般に、２つのメカニズムのうちの１つによって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加される高い電圧によって、基板のチャネル領域にわたって電子が加速される。同時に、コントロールゲートに印加される高い電圧によって、ホットエレクトロンは薄いゲート誘電体を介してフローティングゲート上に引き込まれる。「トンネル注入」では、基板に対して高い電圧がコントロールゲートに印加される。このようにして、基板から介在するフローティングゲートに電子が引き込まれる。
【０００７】
メモリデバイスは、多くのメカニズムによって消去され得る。ＥＰＲＯＭの場合、紫外線照射によりフローティングゲートから電荷を取り除くことによってメモリは一括消去可能である。ＥＥＰＲＯＭの場合、コントロールゲートに対して高い電圧を基板に印加することでフローティングゲート内の電子を誘導して薄い酸化物を介して基板のチャネル領域にトンネルさせるようにすること（すなわち、ファウラー−ノルドハイムトンネル現象）によって、メモリセルが電気的に消去可能である。一般に、ＥＥＰＲＯＭは、１バイト毎に消去可能である。フラッシュＥＥＰＲＯＭの場合、メモリは一度に全てのブロックあるいは一度に１つ以上のブロックを電気的に消去可能であり、ブロックは、５１２バイト以上のメモリから構成されてもよい。
メモリデバイスは、一般に、カード上に搭載されることもある１つ以上のメモリチップを含む。各メモリチップは、デコーダならびに消去、書き込みおよび読み出し回路などの周辺回路によってサポートされるメモリセルのアレイを含む。さらに高度なメモリデバイスは、インテリジェントでかつ高水準のメモリ動作およびインターフェイスを実行する外部メモリコントローラで動作する。
【０００８】
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、フラッシュＥＥＰＲＯＭである場合もあれば他の種類の不揮発性メモリセルを使用している場合もある。フラッシュメモリならびにこれらを製造するシステムおよび方法の例は、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）および第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）ならびに第６，２２２，７６２号（特許文献８）に与えられている。特に、ＮＡＮＤストリング構造を有するフラッシュメモリデバイスは、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。さらに、不揮発性メモリデバイスは、電荷を蓄積する誘電層を有するメモリセルからも製造される。前に説明した導電性フローティングゲート素子の代わりに、誘電層が使用される。このような誘電体記憶素子を使用するメモリデバイスは、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 （非特許文献１）に記載されている。ＯＮＯ誘電層は、ソース拡散とドレイン拡散との間のチャネルにわたって延在する。一方のデータビットに対する電荷はドレインに隣接する誘電層に局在し、他方のデータビットに対する電荷はソースに隣接する誘電層に局在する。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）には、２つの二酸化シリコン層の間に挟まれたトラッピング誘電体を有する不揮発性メモリセルが開示されている。誘電体内の空間的に分離される電荷記憶領域のバイナリ状態を別々に読み出すことによって、多状態データ記憶が実施される。
【０００９】
読み出しおよびプログラミング性能を改善するために、アレイ内の複数の電荷蓄積素子またはメモリトランジスタは、並列に読み出されたりプログラムされたりする。したがって、メモリ素子の「ページ」は、同時に読み出されたりプログラムされたりする。既存のメモリアーキテクチャでは、１つの行は、一般に、インターリーブされた幾つかのページを含むか、１つのページを構成する場合もある。１つのページのすべてのメモリ素子は、同時に読み出されたりプログラムされたりすることになる。
一連の交互に実施されるプログラム／ベリファイサイクルを使用している従来のプログラミング技術は、相対的に大きなＶPGM の変化に応答してセルのしきい値電圧が最初に急速に増大するというプログラミングプロセスにおける不確実性に対処することである。しかし、フローティングゲートにプログラムされる電荷がシールドとして働いて電子をフローティングゲート内にさらにトンネルさせる有効電界を減少させるにつれて、この増大は衰えていき最終的に止まる。このプロセスは極めて非線形に見えるので、試行錯誤しながら進められる。
【００１０】
従来のプログラム／ベリファイプログラミング技術は、少なくとも２つの点で多くの時間を必要とする。第１に、プログラミングステップの間にあるベリファイステップに時間がかかる。第２に、特定のメモリセルがプログラムベリファイされた後、共通のページにその後印加されるプログラミング電圧によってさらにプログラムされないようにセルはプログラム禁止される。このような特定のメモリセルをプログラム禁止するにはビット線およびワード線に対して特定の電圧設定を設定することが必要であり、この動作はビット線およびワード線に対する長い一連のプリチャージ動作を含む。
【００１１】
第１のベリファイの問題は、複数のビットを記憶可能なメモリセルを実施することによって深刻になることである。本質的に、ベリファイは、メモリセルの可能性のある複数の状態のそれぞれに対して実施される必要がある。１６の可能性のあるメモリ状態を有するメモリの場合、これは各ベリファイサイクルが最大１６検知動作まで担うこともあることを意味する。したがって、マルチレベルメモリセル（ＭＬＣ）の識別可能な状態レベルの数が増加するのに伴い、プログラム／ベリファイ方式のベリファイサイクルはますます時間がかかるようになる。従来のプログラミングにはすべてのパルス間でベリファイ動作が必要なため、ベリファイ動作の数は状態区分の数の２乗で増加する。したがって、セル当たり３ビット以上のデータを保持するメモリの場合、ベリファイ動作の数は膨大になる。
【００１２】
後で述べるように、全体のプログラミング性能を向上させるようにベリファイ動作の数を削減する技術が提案されている。しかし、第２の問題、すなわちプログラミングステップの間でプログラム禁止をセットアップするのに必要な時間のかかるプリチャージが残っている。
したがって、大容量で高性能な不揮発性メモリが一般的に必要である。特に、前述した欠点が最小限に抑えられた改善されたプログラミング性能を有する大容量不揮発性メモリを有する必要がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，５９５，９２４号
【特許文献１５】米国公開特許出願第２００６／０１４０００７号
【特許文献１６】米国特許出願第１２／１３８，３７１号
【特許文献１７】米国特許出願第１２／１３８，３７８号
【特許文献１８】米国特許出願第１１／７３３，６９４号
【特許文献１９】米国特許出願第１１／７３３，７０６号
【非特許文献】
【００１４】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545
【発明の概要】
【００１５】
ランプダウンプログラミング
本発明の一般的な態様によれば、メモリセルのグループは、所定の最も高いレベルから第２の所定の最も低いレベルにかけて下降する電圧ステップを有する一連のプログラミングステップによって並列にプログラムされる。セルをその目標状態にプログラムすると見込まれるプログラミング電圧を示すプログラミング電圧推定値が、各セルに提供される。最初に、現在のプログラミング電圧ステップあるいはそれ以上の推定値を有するセル以外のすべてのセルが、プログラム禁止されることになる。その後、下降する各プログラミング電圧ステップによって、現在のプログラミング電圧ステップあるいはそれ以上の推定値を有する追加のセルが非禁止されることになる。非禁止されると、セルは現在のプログラミングステップによってその目標状態にプログラムされることが見込まれる。セルがプログラムされると、そのセルは再び禁止される必要はない。１つの実施例における非禁止動作とは、要するに関連するビット線を接地に引くだけである。
【００１６】
各セルのプログラミング電圧推定値は、セルの以前のプログラミング実績から推定される。第１のプログラミングステップの前には時間のかかる禁止動作を実施する必要があるだけである。その後、次のプログラミングステップの前には非禁止動作のみが実施される。従来の場合とは異なり、セルがその目標状態にプログラムされた後にセルを禁止する必要はない。その理由は、その後のプログラミングステップが低い電圧であり、セルをその目標状態を超えてプログラムするだけの効果がないためである。各プログラミングステップの後のベリファイとともにプログラム禁止を行うための従来のセットアップが回避されると、全体のプログラミング時間が改善される。
【図面の簡単な説明】
【００１７】
【図１】本発明が実施され得る不揮発性メモリチップの機能ブロックを示す概略図である。
【図２】不揮発性メモリセルを示す概略図である。
【図３】フローティングゲートが一度に選択的に蓄積してもよい４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの間の関係を示す図である。
【図４】メモリセルのＮＯＲアレイの例を示す図である。
【図５Ａ】ＮＡＮＤストリングに編成されるメモリセルのストリングを示す概略図である。
【図５Ｂ】図５Ａに示されるようなＮＡＮＤストリング５０から構成されるメモリセルのＮＡＮＤアレイ２００の例を示す図である。
【図６】メモリセルのアレイにわたってｐ個のセンスモジュールのバンクを含む、図１に示される読み出し／書き込み回路２７０Ａおよび２７０Ｂを示す図である。
【図７】図６に示されるセンスモジュールの好ましい編成を示す概略図である。
【図８】図７に示される読み出し／書き込みスタックをさらに詳細に示す図である。
【図９】（０）〜（２）は４状態メモリセルの集団をプログラムする例を示す図である。
【図１０】（０）〜（２）は８状態メモリセルの集団をプログラムする例を示す図である。
【図１１】４状態メモリセルを目標メモリ状態にプログラムするための従来の方法を示す図である。
【図１２】従来の交互プログラム／ベリファイアルゴリズムを使用してページをプログラムするためのプログラミングパルスおよびベリファイサイクルの推定数を示す表である。
【図１３】並列にプログラムされる、例えば、ＮＡＮＤ構成に編成されるメモリセルのページを示す図である。
【図１４】従来のプログラミングステップの１つのサイクルを概略的に示すタイミング図である。
【図１５】プログラミングパルスを含む従来のサイクルのタイミングを示す概略図である。
【図１６】本発明の１つの実施形態によるランプダウンプログラミング波形を示す図である。
【図１７】メモリセルをプログラム禁止モードから非禁止モードに変更するステップを示すタイミング図である。
【図１８】本発明の１つの実施形態によるステップのシーケンスを示す概略図である。
【図１９】図１８のプログラミング方式を示す流れ図である。
【図２０】本発明の一般的な態様によるプログラミング方式を示す流れ図である。
【発明を実施するための形態】
【００１８】
メモリシステム
図１〜図１２は、本発明の様々な態様が実施されてもあるいは説明されてもよい例示的なメモリシステムを提供する。
図１３〜図２０は、本発明の様々な態様および実施形態の内容および詳細を示す。
【００１９】
図１は、本発明が実施され得る不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ１００は、メモリセルの二次元アレイ２００と、制御回路２１０と、デコーダ、読み出し／書き込み回路およびマルチプレクサなどの周辺回路とを含む。
メモリアレイ２００は、行デコーダ２３０（２３０Ａと２３０Ｂとに分割）を介してワード線によって、および列デコーダ２６０（２６０Ａと２６０Ｂとに分割）を介してビット線によってアドレス指定可能である（図４および図５も参照）。読み出し／書き込み回路２７０（２７０Ａと２７０Ｂとに分割）は、メモリセルのページを並列に読み出すかまたはプログラムできるようにする。データＩ／Ｏバス２３１は、読み出し／書き込み回路２７０に接続されている。
好適な実施形態では、ページは、同一ワード線を共有するメモリセルの隣接する行から構成される。別の実施形態では、メモリセルの行が複数のページに区分されるが、読み出し／書き込み回路２７０を個々のページに多重化するためにブロックマルチプレクサ２５０（２５０Ａと２５０Ｂとに分割）が設けられる。例えば、メモリセルの奇数列および偶数列によってそれぞれ形成される２つのページが読み出し／書き込み回路に多重化される。
【００２０】
図１は、様々な周辺回路によるメモリアレイ２００へのアクセスがアレイの両側で対称的に実施され、それぞれの側のアクセス線および回路の密度を半分に減らすようにしている好適な配置を示す。したがって、行デコーダは行デコーダ２３０Ａと２３０Ｂとに分割され、列デコーダは列デコーダ２６０Ａと２６０Ｂとに分割されている。メモリセルの行が複数のページに区分されている実施形態では、ページマルチプレクサ２５０は、ページマルチプレクサ２５０Ａと２５０Ｂとに分割されている。同様に、読み出し／書き込み回路２７０は、アレイ２００の下部からビット線に接続する読み出し／書き込み回路２７０Ａと、アレイ２００の上部からビット線に接続する読み出し／書き込み回路２７０Ｂとに分割されている。このようにして、読み出し／書き込みモジュールの密度、したがってセンスモジュール３８０の密度は、本質的に２分の１に削減される。
【００２１】
制御回路１１０は、読み出し／書き込み回路２７０と協働してメモリアレイ２００でメモリ動作を実施するオンチップコントローラである。制御回路１１０は、一般に、状態マシン１１２と、オンチップアドレスデコーダおよび出力制御モジュール（明確に図示せず）などの他の回路とを含む。状態マシン１１２は、メモリ動作のチップレベル制御を提供する。制御回路は、外部メモリコントローラを介してホストと通信している。
メモリアレイ２００は、一般に、行および列に配置されるメモリセルの２次元アレイとして編成され、ワード線およびビット線によってアドレス指定可能である。ＮＯＲ型またはＮＡＮＤ型アーキテクチャに従ってアレイを形成することができる。
【００２２】
図２は、不揮発性メモリセルを概略的に示す。メモリセル１０は、フローティングゲートまたは誘電層などの電荷蓄積ユニット２０を有する電界効果トランジスタによって実施することができる。メモリセル１０は、ソース１４、ドレイン１６およびコントロールゲート３０も含む。
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、異なる種類のメモリセルを使用してもよく、それぞれの種類は１つ以上の電荷蓄積素子を有している。
一般的な不揮発性メモリセルは、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭを含む。ＥＥＰＲＯＭセルおよびそれを製造する方法の例は、米国特許第５，５９５，９２４号（特許文献１４）に与えられている。フラッシュＥＥＰＲＯＭセル、メモリシステムにおけるその使用およびそれを製造する方法の例は、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）に与えられている。特に、ＮＡＮＤセル構造を有するメモリデバイスの例は、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。さらに、誘電体記憶素子を利用するメモリデバイスの例は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 、ならびに米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）に記載されている。
【００２３】
実際には、セルのメモリ状態は、通常、基準電圧がコントロールゲートに印加されている場合にセルのソース電極とドレイン電極との間の伝導電流を検知することによって読み出される。したがって、セルのフローティングゲートの所与の各電荷について、固定基準コントロールゲート電圧に対して対応する伝導電流を検出することもできる。同様に、フローティングゲート上にプログラム可能な電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを定義する。
あるいは、区分された電流ウィンドウの中で伝導電流を検出する代わりに、テスト中に所与のメモリ状態に対するしきい値電圧をコントロールゲートで設定し、伝導電流がしきい値電流より小さいか大きいかを検出することも可能である。１つの実施例では、しきい値電流に対する伝導電流の検出は、伝導電流がビット線の容量を介して放電する速度を評価することによって達成される。
【００２４】
図３は、フローティングゲートが一度に選択的に蓄積してもよい４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの間の関係を示す。４つの実線のＩD 対ＶCG曲線は、メモリセルのフローティングゲート上にプログラム可能な４つの可能な電荷レベルを表し、それぞれ４つの可能なメモリ状態に対応する。例として、セルの集団のしきい値電圧ウィンドウは、０．５Ｖ〜３．５Ｖの範囲であってもよい。７つの可能なメモリ状態「０」、「１」、「２」、「３」、「４」、「５」、「６」はそれぞれ１つの消去状態および６つのプログラム状態を表し、しきい値ウィンドウをそれぞれ０．５Ｖの間隔で５つの領域に区分することによって画定すればよい。例えば、２μＡの基準電流ＩＲＥＦを図に示すように使用する場合、Ｑ１でプログラムされたセルは、メモリ状態「１」と見なされてもよい。これはその曲線がＶＣＧ＝０．５Ｖおよび１．０Ｖによって画定されるしきい値ウィンドウの領域でＩREF と交わるためである。同様に、Ｑ４はメモリ状態「５」にある。
【００２５】
前の説明から分かるように、メモリセルが多くの状態を記憶するように作製されるほど、そのしきい値ウィンドウは細かく分割される。例えば、メモリデバイスは、−１．５Ｖ〜５Ｖの範囲のしきい値ウィンドウを有するメモリセルを有してもよい。これは６．５Ｖの最大幅を供給する。メモリセルが１６状態を記憶することになっている場合、各状態は、しきい値ウィンドウ内で２００ｍＶから３００ｍＶを占めてもよい。これには必要な分解能を達成可能にするために、プログラミングおよび読み出し動作でより高い精度が必要となる。
【００２６】
図４は、メモリセルのＮＯＲアレイの例を示す。メモリアレイ２００では、メモリセルの各行は、そのソース１４およびドレイン１６によってデイジーチェーン方式で接続されている。このような設計は、仮想接地設計と称されることがある。行におけるセル１０は、ワード線４２のようなワード線に接続されるコントロールゲート３０を有する。列におけるセルは、ビット線３４および３６のような選択されたビット線にそれぞれ接続されるソースおよびドレインを有する。
【００２７】
図５Ａは、ＮＡＮＤストリングに編成されるメモリセルのストリングを概略的に示す。ＮＡＮＤストリング５０は、そのソースおよびドレインによってデイジーチェーン接続される一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えば、ｎ＝４、８、１６あるいはそれ以上）から構成される。１対の選択トランジスタＳ１、Ｓ２は、それぞれＮＡＮＤストリングのソース端子５４およびドレイン端子５６を介してメモリトランジスタチェーンの外部への接続を制御する。メモリアレイでは、ソース選択トランジスタＳ１がオンに転換すると、ソース端子がソース線に接続される（図５Ｂ参照）。同様に、ドレイン選択トランジスタＳ２がオンに転換すると、ＮＡＮＤストリングのドレイン端子がメモリアレイのビット線に接続される。チェーン内の各メモリトランジスタ１０はメモリセルとして機能し、所定の電荷量を蓄積して意図されるメモリ状態を表すようにするための電荷蓄積素子２０を有する。各メモリトランジスタのコントロールゲート３０は、読み出しおよび書き込み動作の制御を可能にする。図５Ｂに示されるように、ＮＡＮＤストリングの行の対応するメモリトランジスタのコントロールゲート３０は、同一ワード線にすべて接続されている。同様に、選択トランジスタＳ１、Ｓ２のそれぞれのコントロールゲート３２は、それぞれそのソース端子５４およびドレイン端子５６を介するＮＡＮＤストリングへのアクセスを制御することができる。同様に、ＮＡＮＤストリングの行の対応する選択トランジスタのコントロールゲート３２は、同一選択線にすべて接続されている。
【００２８】
ＮＡＮＤストリング内のアドレス指定されたメモリトランジスタ１０が、プログラム中に読み出されたりベリファイされたりする場合には、そのコントロールゲート３０に適切な電圧が供給される。同時に、ＮＡＮＤストリング５０のアドレス指定されていない残りのメモリトランジスタは、そのコントロールゲートに充分な電圧を印加することによって完全にオンに転換される。このようにして、ＮＡＮＤストリングの個々のメモリトランジスタのソースからそのソース端子５４まで、同じく個々のメモリトランジスタのドレインについてはセルのドレイン端子５６まで伝導経路が効果的に形成される。このようなＮＡＮＤストリング構造を有するメモリデバイスは、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。
【００２９】
図５Ｂは、図５Ａに示されるようなＮＡＮＤストリング５０から構成されるメモリセルのＮＡＮＤアレイ２００の例を示す。ＮＡＮＤストリングの各列に沿って、ビット線３６などのビット線は、各ＮＡＮＤストリングのドレイン端子５６に接続される。ＮＡＮＤストリングの各バンクに沿って、ソース線３４などのソース線は、各ＮＡＮＤストリングのソース端子５４に接続される。さらに、ＮＡＮＤストリングのバンク内のメモリセルの行に沿ったコントロールゲートは、ワード線４２などのワード線に接続される。ＮＡＮＤストリングのバンク内の選択トランジスタの行に沿ったコントロールゲートは、選択線４４などの選択線に接続される。ＮＡＮＤストリングのバンク内のメモリセルの行全体は、ＮＡＮＤストリングのバンクのワード線および選択線にかかる適切な電圧によってアドレス指定することができる。ＮＡＮＤストリング内のメモリトランジスタが読み出される場合、ストリング内の残りのメモリトランジスタは、その関連するワード線を介して確実にオンに転換され、ストリングを通って流れる電流は、本質的に、読み出されるセルに蓄積される電荷のレベルに依存するようになっている。
【００３０】
検知回路および技術
図６は、メモリセルのアレイにわたってｐ個のセンスモジュールのバンクを含む、図１に示される読み出し／書き込み回路２７０Ａおよび２７０Ｂを示す。並列に動作するｐ個のセンスモジュール４８０のバンク全体によって、行に沿ったｐ個のセル１０のブロック（またはページ）を並列に読み出したりプログラムしたりすることが可能になる。本質的に、センスモジュール１はセル１の電流Ｉ1 を検知し、センスモジュール２はセル２の電流Ｉ2 を検知し・・・センスモジュールｐはセルｐの電流Ｉp を検知することになるなど、以下同様である。ソース線３４から集約ノードＣＬＳＲＣに、さらにそこから接地に流れるそのページのすべてのセル電流ｉTOT は、ｐ個のセルのすべての電流の総和となる。従来のメモリアーキテクチャでは、共通ワード線を有するメモリセルの行は２つ以上のページを形成し、ページ内のメモリセルは並列に読み出しおよびプログラムされる。２つのページを有する行の場合、一方のページは偶数ビット線によってアクセスされ、他方のページは奇数ビット線によってアクセスされる。検知回路のページは、偶数ビット線か奇数ビット線かに一度に接続される。その場合、読み出し／書き込み回路２７０Ａおよび２７０Ｂを個々のページにそれぞれ多重化するように、ページマルチプレクサ２５０Ａおよび２５０Ｂが設けられる。
【００３１】
現在製造されている５６ｎｍ技術に基づくチップではｐ＞６４，０００であり、４３ｎｍ３２Ｇｂｉｔ×４のチップではｐ＞１５０，０００である。好適な実施形態では、ブロックはセルの一連の行全体である。これはいわゆる「全ビット線」アーキテクチャであり、ページは隣接するビット線にそれぞれ接続される隣接するメモリセルの行から構成されている。別の実施形態では、ブロックは、行の中のセルのサブセットである。例えば、セルのサブセットは、行全体の２分の１または行全体の４分の１であってもよい。セルのサブセットは、一連の隣接するセルまたは１つおきのセルあるいは所定数おきのセルであってもよい。各センスモジュールは、ビット線を介してメモリセルに接続され、メモリセルの伝導電流を検知する検知増幅器を含む。一般に、読み出し／書き込み回路がメモリアレイの両側に分配されている場合、ｐ個のセンスモジュールのバンクは、２セットの読み出し／書き込み回路２７０Ａと２７０Ｂとの間に分配されることになる。
【００３２】
図７は、図６に示されるセンスモジュールの好ましい編成を概略的に示す。ｐ個のセンスモジュールを含む読み出し／書き込み回路２７０Ａおよび２７０Ｂは、読み出し／書き込みスタック４００のバンクに分けられる。
【００３３】
図８は、図７に示される読み出し／書き込みスタックをさらに詳細に示す。各読み出し／書き込みスタック４００は、ｋ本のビット線のグループ上で並列に動作する。１つのページがｐ＝ｒ＊ｋ本のビット線を有する場合、ｒ個の読み出し／書き込みスタック４００−１・・・４００−ｒが存在することになる。本質的に、このアーキテクチャは、スペースを節約するためにｋ個のセンスモジュールの各スタックが共通プロセッサ５００によって操作されるようになっている。共通プロセッサ５００は、センスモジュール４８０およびデータラッチ４３０に配置されるラッチに記憶される更新データをラッチの電流値および状態マシン１１２からの制御に基づいて計算する。共通プロセッサの詳細な説明は、その全体が本願明細書において参照により援用されている、２００６年６月２９日付の米国公開特許出願第２００６／０１４０００７号（特許文献１５）に開示されている。
【００３４】
並列に動作する区分された読み出し／書き込みスタック４００のバンク全体は、行に沿ったｐ個のセルのブロック（またはページ）を並列に読み出したりプログラムしたりできるようにする。したがって、セルの行全体についてｐ個の読み出し／書き込みモジュールが存在することになる。各スタックはｋ個のメモリセルを操作しているので、バンク内の読み出し／書き込みスタックの総数は、ｒ＝ｐ／ｋで与えられる。例えば、ｒがバンク内のスタック数である場合、ｐ＝ｒ＊ｋである。１つの例示的なメモリアレイは、ｐ＝１５０，０００、ｋ＝８を有してもよく、したがってｒ＝１８，７５０である。
【００３５】
４００−１などの各読み出し／書き込みスタックは、本質的に、ｋ個のメモリセルのセグメントを並列に操作するセンスモジュール４８０−１〜４８０−ｋのスタックを含む。ページコントローラ４１０は、配線４１１を介して読み出し／書き込み回路３７０に制御およびタイミング信号を提供する。ページコントローラは、配線３１１を介してメモリコントローラ３１０にそれ自体依存している。各読み出し／書き込みスタック４００間の通信は、相互接続スタックバス４３１によって達成され、ページコントローラ４１０によって制御される。制御線４１１は、ページコントローラ４１０から読み出し／書き込みスタック４００−１の部品に制御およびクロック信号を提供する。
【００３６】
好適な配置では、スタックバスは、共通プロセッサ５００とセンスモジュールのスタック４８０との間の通信のためのＳＡバス４２２と、プロセッサとデータラッチのスタック４３０との間の通信のためのＤバス４２３とに区分されている。
データラッチのスタック４３０は、そのスタックに関連する各メモリセルについて１つのデータラッチ４３０−１〜４３０−ｋから構成されている。Ｉ／Ｏモジュール４４０は、データラッチがＩ／Ｏバス２３１を介して外部とデータを交換することができるようにする。
さらに、共通プロセッサは、エラー状態などのメモリ動作の状態を示す状態信号を出力する出力５０７も含む。状態信号を使用して、ワイヤードＯＲ構成でフラグバス５０９に接続されるｎ形トランジスタ５５０のゲートを駆動する。フラグバスは、コントローラ３１０によってプリチャージされるのが好ましく、状態信号が読み出し／書き込みスタックのいずれかでアサートされるとプルダウンされることになる。
【００３７】
多状態メモリ区分化の例
メモリセルがそれぞれ複数ビットのデータを記憶する不揮発性メモリを、図３に関連してこれまで説明した。特定の例は、電界効果トランジスタのアレイから形成されるメモリであって、各電界効果トランジスタはそのチャネル領域とそのコントロールゲートとの間に電荷蓄積層を有する。電荷蓄積層またはユニットは、各電界効果トランジスタのしきい値電圧の範囲のもとになる電荷の範囲を蓄積することができる。可能なしきい値電圧の範囲は、しきい値ウィンドウの範囲にわたる。しきい値ウィンドウが複数の小領域またはゾーンのしきい値電圧に区分される場合、それぞれの分解可能なゾーンを使用してメモリセルの異なるメモリ状態を表す。１つ以上のバイナリビットによって複数のメモリ状態を符号化することができる。例えば、４つのゾーンに区分されるメモリセルは、２ビットのデータとして符号化することができる４つの状態をサポートすることができる。同様に、８つのゾーンに区分されるメモリセルは、３ビットのデータとして符号化することができる８つのメモリ状態をサポートすることができるなど、以下同様である。
【００３８】
図９（０）〜（２）は、４状態メモリセルの集団をプログラムする例を示す。図９（０）は、それぞれメモリ状態「０」、「１」、「２」および「３」を表すしきい値電圧の４つの特異的な分布にプログラム可能なメモリセルの集団を示す。図９（１）は、消去されたメモリの「消去」しきい値電圧の最初の分布を示す。図９（２）は、メモリセルの多くがプログラムされた後のメモリの例を示す。本質的に、セルは、最初に「消去」しきい値電圧を有し、プログラミングによってさらに高い値となってＤＶ1 、ＤＶ2 およびＤＶ3 によって画定される３つのゾーンのうちの１つに変化することになる。このようにして、各メモリセルは、３つのプログラム状態「１」、「２」および「３」のうちの１つにプログラムするか、あるいは「消去」状態でプログラムされないままにすることができる。メモリがさらにプログラムされるにつれて、図９（１）に示される「消去」状態の最初の分布は狭くなっていき、消去状態は「０」状態によって表される。
【００３９】
下位ビットおよび上位ビットを有する２ビット符号を使用して、４つの各メモリ状態を表すことができる。例えば、「０」、「１」、「２」および「３」状態は、それぞれ「１１」、「０１」、「００」および「１０」によって表される。２ビットデータは、「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。このモードでは、３つのサブパスでそれぞれ読み出し境界しきい値ＤＶ1 、ＤＶ2 およびＤＶ3 に対して検知することによって２ビットがまとめて検知される。
【００４０】
図１０（０）〜（２）は、８状態メモリセルの集団をプログラムする例を示す。図１０（１）は、それぞれメモリ状態「０」〜「７」を表すしきい値電圧の８つの特異的な分布にプログラム可能なメモリセルの集団を示す。図１０（１）は、消去されたメモリの「消去」しきい値電圧の最初の分布を示す。図１０（２）は、メモリセルの多くがプログラムされた後のメモリの例を示す。本質的に、セルは、最初に「消去」しきい値電圧を有し、プログラミングによってさらに高い値となってＤＶ1 〜ＤＶ7 によって画定される７つのゾーンのうちの１つに変化することになる。このようにして、各メモリセルは、７つのプログラム状態「１」〜「７」のうちの１つにプログラムするか、あるいは「消去」状態でプログラムされないままにすることができる。メモリがさらにプログラムされるにつれて、図１０（１）に示される「消去」状態の最初の分布は狭くなっていき、消去状態は「０」状態によって表される。
【００４１】
下位ビット、中位ビット、および上位ビットを有する３ビット符号を使用して、８つの各メモリ状態を表すことができる。例えば、「０」、「１」、「２」、「３」、「４」、「５」、「６」および「７」状態は、それぞれ「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」、および「１１０」によって表される。３ビットデータは、「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。このモードでは、７つのサブパスでそれぞれ読み出し境界しきい値ＤＶ1 〜ＤＶ7 に対して検知することによって３ビットがまとめて検知される。
【００４２】
ページまたはワード線プログラミングおよびベリファイ
ページをプログラムする１つの方法は、フルシーケンスプログラミングである。ページのすべてのセルは、最初消去状態にある。したがって、ページのすべてのセルは消去状態からその目標状態へと並列にプログラムされる。目標状態として「１」状態を有するこれらのメモリセルは、一度「１」状態にプログラムされるとそれ以上プログラムされるのを禁止されることになるが、目標状態「２」あるいはそれ以上を有する他のメモリセルは、さらにプログラムされることになる。最終的に、目標状態として「２」を有するメモリセルについてもそれ以上プログラムされるのをロックされることになる。同様に、進行するプログラミングパルスによって、目標状態「３」〜「７」を有するセルが実現されてロックされる。
【００４３】
図１１は、４状態メモリセルを目標メモリ状態にプログラムするための従来の方法を示す。プログラミング回路は、一般に、一連のプログラミングパルスを選択されたワード線に印加する。このようにして、コントロールゲートがワード線に接続されるメモリセルのページをまとめてプログラムすることができる。使用されるプログラミングパルストレインは、メモリセルの電荷蓄積ユニット内にプログラムされる蓄積する電子に対抗するために、増加する周期または振幅を有してもよい。プログラム中、プログラミング電圧ＶPGM がページのワード線に印加される。プログラミング電圧ＶPGM は、初期電圧レベルＶPGM0から開始される階段波形の形態をとる一連のプログラミング電圧パルスである。プログラム中のページの各セルは、この一連のプログラミング電圧パルスを受け、各パルスではセルの電荷蓄積素子に増加する電荷を加えようとする。プログラミングパルスの間で、セルは読み直されてそのしきい値電圧を決定する。この読み直しプロセスは、１つ以上の検知動作を含んでもよい。そのしきい値電圧がベリファイされて目標状態に対応するしきい値電圧ゾーン内にあった場合には、そのセルに対してプログラミングが停止する。ページのメモリセルがその目標状態にプログラムされるとそのセルはプログラムが禁止されるが、他のセルはページのセルがすべてプログラムベリファイされるまでプログラムされ続ける。
【００４４】
一連の交互に実施されるプログラム／ベリファイサイクルを使用している従来のプログラミング技術は、相対的に大きなＶPGM の変化に応答してセルのしきい値電圧が最初に急速に増加するというプログラミングプロセスにおける不確実性に対処することである。しかし、フローティングゲートにプログラムされる電荷がシールドとして働いて電子をフローティングゲート内にさらにトンネルさせる有効電界を減少させるにつれて、この増加は衰えて行き最終的に止まる。
プログラム／ベリファイプログラミング技術の欠点は、ベリファイサイクルは時間がかかる上に性能に影響を与えることである。この問題は、複数のビットを記憶可能なメモリセルの実施例によって深刻化する。本質的に、ベリファイは、メモリセルの可能な複数の状態のそれぞれに対して実施される必要がある。１６の可能なメモリ状態を有するメモリの場合、これは各ベリファイステップが少なくとも１６検知動作まで担うことになることを意味する。他の一部の方式では、これが数倍にもなり得る。したがって、メモリがますます多くの状態数に区分化されると、プログラム／ベリファイ方式のベリファイサイクルはますます時間がかかるようになる。
【００４５】
図１２は、従来の交互のプログラム／ベリファイアルゴリズムを使用してページをプログラムするためのプログラミングパルスおよびベリファイサイクルの推定数を示す表である。例えば、Ｎビットメモリでは、区分化は、ＮS ＝２N 状態になる。プログラムパルスの数は、少なくとも状態の数ＮS と同じである。一部のアルゴリズムでは、ｋ個のプログラミングパスが必要なこともあり、ここでｋは１〜４であってもよい。多状態メモリの場合、各ベリファイ動作は各メモリ状態に１つの２N −１を乗じる。したがって、ベリファイの推定数は、状態の数の２乗である２2Nに比例する。表から分かるように、３ビットセルの場合、公称ベリファイサイクル数はすでに非常に多く、これは他の方式で必要な追加の検知を含んでいない。４ビットセルの場合、ベリファイサイクル数は許容できないほどとなる。
【００４６】
全体的なプログラミング性能を向上させるようにベリファイステップの数を削減するための技術が開示されている。基本的に、各メモリセルは、推定プログラミング電圧を使用してセルの目標しきい値にプログラムされる。このように、プログラミングステップの後にベリファイを必要としない。
【００４７】
ランプダウンプログラミング技術
前述した技術はプログラミングステップの間のベリファイステップの数を削減するのに役立つが、プログラミングステップ間でプログラミングを禁止する問題が残っている。
本発明の一般的な態様によれば、プログラミングステップ間のプログラム禁止ステップは、ランプダウンプログラミング技術によって大幅に簡略化され、これによって全体的なプログラミング性能が向上する。
【００４８】
図１３は、並列にプログラムされる、例えば、ＮＡＮＤ構成に編成されるメモリセルのページを示す。図１３は、本質的に、図５Ｂのメモリアレイ２００からのＮＡＮＤチェーン５０のバンクを示し、各ＮＡＮＤチェーンの詳細は、図５Ａのように明確に示される。ページ６０のような「ページ」は、ワード線４２に共通に接続されるセルのコントロールゲートによって可能となる並列にプログラム可能なメモリセルのグループであり、各セルは、ビット線３６を介してアクセス可能な検知回路（例えば、図８に示される検知モジュール４８０）によってアクセス可能である。例として、セルのページ６０をプログラムする場合、共通ワード線ＷＬ３にプログラミング電圧が印加される。プログラミングの前に、セルの目標状態に既にプログラムされたセルは、プログラム禁止される。この動作は、ソースからフローティングゲートに電子がトンネルしないようにするために、セルのコントロールゲートとチャネル領域との間の電圧差を効果的に下げることによって達成される（図２参照）。
【００４９】
図１４は、従来のプログラミングステップの１つのサイクルを概略的に示すタイミング図である。このサイクルは、プログラム禁止またはプログラム許可の条件をセットアップするために、ビット線プリチャージおよびワード線プリチャージを含むプログラム禁止段階を含む。ビット線電圧およびワード線電圧がセットアップされると、選択ワード線にプログラミング電圧を印加することを含むプログラム段階の立ち上げが可能となる。その後、放電段階でビット線およびワード線がリセットされて次のサイクルの準備を行う。
【００５０】
図１４は、４つのサブ段階のプログラム禁止段階を示す。（１）ソース選択トランジスタＳ１（図１３）が０ＶのＳＧＳ（図１４（Ａ））によってオフに転換され、ドレイン選択トランジスタＳ２（図１３）が少なくともＶｄｄ＋ＶT まで高くなるＳＧＤ（図１４（Ｂ））によってオンに転換されることによって、ビット線がＮＡＮＤチェーンにアクセスできるようになる。（２）プログラム禁止されたＮＡＮＤチェーンのビット線電圧は、Ｖｄｄによって与えられる所定の電圧まで上昇する（図１４（Ｆ））。この所定の電圧は、（３）でＳＧＤがＶｄｄまで下がる場合にドレイン選択トランジスタＳ２をオフに転換してＮＡＮＤチェーンのドレインをそのビット線から切断することによってＮＡＮＤチェーンのチャネルをフローティング状態にするのに充分である。同時に、プログラミングＮＡＮＤチェーンのビット線電圧は０Ｖで固定される（図１４（Ｇ））。（３）ＮＡＮＤチェーンの行のドレイン選択トランジスタにおけるコントロールゲートのＳＧＤに接続するドレインワード線は、Ｖｄｄまで電圧が落ちる。これによってビット線電圧がＶｄｄと同程度になるのでドレイン選択トランジスタがオフに転換され、プログラム禁止されたＮＡＮＤチェーンがフローティング状態となる（図１４（Ｂ）および図１４（Ｆ））。一方、プログラムされるメモリトランジスタを有するＮＡＮＤチェーンは、ドレイン選択トランジスタのドレインがビット線電圧によって０Ｖとなるため、そのドレイン選択トランジスタがオフに転換されないことになる。
【００５１】
したがって、サブ段階（３）の後、Ｖｄｄのビット線によって、このようなＮＡＮＤチェーンは、そのドレイン選択トランジスタがオフに転換され、そのチャネルがフローティング状態となる。同様に、０Ｖのビット線によって、他のＮＡＮＤチェーンは、そのドレイン選択トランジスタがオンに転換され、そのチャネルが０Ｖになる。サブ段階（４）では、ＮＡＮＤチェーンの非選択ワード線は、ＶPASSまで上昇する（図１４（Ｃ））。プログラム禁止されたＮＡＮＤチェーンのチャネルはフローティング状態のため、そのチャネル電圧はハイに結合されてＶPASSに向けてブーストされる。これによってメモリセルのソースと電荷蓄積素子との間の電位差が減少してプログラミングを禁止することになる。一方、０Ｖのビット線を有するＮＡＮＤチェーンは、そのチャネルがプログラミングにつながる条件である０Ｖとなる。
【００５２】
各セルがプログラム許可モードかプログラム禁止モードのいずれかにセットアップされた後、次にプログラムサブ段階（５）でプログラミング電圧を共通選択ワード線に印加することができる（図１４（Ｄ））。プログラム禁止状態のセル（すなわち、ブーストされたチャネルおよびＶｄｄのビット線電圧を有する）は、プログラムされないことになる。
サブ段階（６）では、プログラミング電圧ステップの後、ビット線およびワード線はその電圧が放電されてそのサイクルの次のステップの準備が整う。
従来、次のステップは、メモリセルを検知して各セルがその目標状態にプログラムされたかどうかを判断するベリファイステップである。これには、検知するのに適した別の設定にビット線およびワード線電圧をリセットすることが必要になる。ベリファイステップの後には、プログラム禁止およびプログラム許可されるメモリセルの各一式が明らかになり、プログラム禁止、プログラミングパルスおよびベリファイのサイクルがグループのセルがすべてプログラムベリファイされるまで繰り返される。
【００５３】
図１５は、プログラミングパルスを含む従来のサイクルのタイミングを概略的に示す。図１４に関連する説明から明らかなように、各プログラミングステップ５０２の前にはプログラムを禁止するためのセットアップステップ５００があり、その後にビット線／ワード線放電ステップ５０４、次に再充電ベリファイステップ５０６が続く。低いプログラミング電圧から高いプログラミング電圧に上昇する一般的なプログラミングパスでは、数十プログラミングステップが存在することになり、図１５に示されるサイクルがステップ毎に繰り返される。
２００８年６月１２日に出願された同時係属中の米国特許出願第１２／１３８，３７１号（特許文献１６）に開示されているように、ベリファイステップ５０６を省くことができる場合でも、依然としてプログラム禁止段階５００はサイクルの大部分の時間を費やす。
【００５４】
図１６は、本発明の１つの実施形態によるランプダウンプログラミング波形を示す。このプログラミング方式は、各連続するステップで電圧レベルを下げながらステップ毎にプログラミング電圧波形をメモリセルにかけることによってメモリセルのグループを並列にプログラムする。グループの各メモリセルにはプログラミング電圧推定値が提供され、裾引きやエラーおよび後でベリファイする必要なしに各セルを推定電圧レベルでプログラムすることができるようにする。
【００５５】
最初に、ステップ５００と同様なステップ５１０で、グループのメモリセルがすべてプログラム禁止モードに設定される。各プログラミングステップ５１４の最初で、現在のプログラミング電圧ステップあるいはそれ以上の推定値を有するメモリセルが禁止モードから非禁止モード（すなわち、プログラム許可モード）に変更される非禁止ステップ５１２が実施される。メモリセルのグループをセルのそれぞれの目標状態に適切かつ効果的にプログラムするように設計された所定の最も高いレベルＶPGM （Ｈ）から所定の最も低いレベルＶPGM （Ｌ）にかけて、プログラミングパスでステップ毎にプログラミングが実施される。プログラミング電圧およびＶPASSをワード線に印加することおよびビット線をプリチャージすることは、コントローラ１１０の制御のもとで読み出し／書き込み回路２７０Ａおよび２７０Ｂ（図１および図８参照）によって実施される。
【００５６】
プログラミング電圧推定値は、セルの以前のプログラミングから導かれるセルの「プログラムインデックス」から得られる。このような技術は、その全体が本願明細書において参照により援用されている、本願と同じ発明者によって２００８年６月１２日に出願された同時係属中の「METHOD FOR INDEX PROGRAMMING AND REDUCED VERIFY IN NONVOLATILE MEMORY 」という米国特許出願第１２／１３８，３７１号（特許文献１６）、および本願と同じ発明者によって２００８年６月１２日に出願された同時係属中の「NONVOLATILE MEMORY WITH INDEX PROGRAMMING AND REDUCED VERIFY」という米国特許出願第１２／１３８，３７８号（特許文献１７）に開示されている。
【００５７】
あるいは、各メモリセルのプログラミング電圧推定値は、「予測プログラミング」技術によって得ることもできる。１つ以上のチェックポイントによって較正される予測プログラミングは、その全体が本願明細書において参照により援用されている、本願と同じ発明者によって２００７年４月１０日に出願された同時係属中の「PREDICTIVE PROGRAMMING IN NON-VOLATILE MEMORY 」という米国特許出願第１１／７３３，６９４号（特許文献１８）、および本願と同じ発明者によって２００７年４月１０日に出願された同時係属中の「NON-VOLATILE MEMORY WITH PREDICTIVE PROGRAMMING 」という米国特許出願第１１／７３３，７０６号（特許文献１９）にも開示されている。
【００５８】
図１７は、メモリセルをプログラム禁止モードから非禁止モードに変更するステップを示すタイミング図である。本質的に、現在の電圧ステップレベルあるいはそれ以上のプログラミング電圧推定値を有するメモリセルは、非禁止されることになる。例えば、プログラミングステップｎで、メモリセルｉは、プログラム禁止モードから非禁止モードに変更されることになる。この動作は、単に関連するビット線ＢＬｉをＶｄｄから接地０Ｖに引くことを含むだけである（図１７（Ｂ））。同様に、プログラミングステップｎ＋１では、別のメモリセルｊがプログラム禁止モードから非禁止モードに変更されることになり、関連するビット線ＢＬｊがＶｄｄから接地に引かれる。図１３および図１４に関連する説明から明らかなように、ＮＡＮＤチェーン５０のビット線３６がドレイン選択トランジスタＳ２のゲート電圧よりＶT だけ低い場合に、ドレイン選択トランジスタＳ２はオンに転換される。これによってＮＡＮＤチェーンのチャネルのブーストされた電圧がビット線３６を介して接地に放電されてＮＡＮＤチェーンのプログラムを可能にすることになる。
【００５９】
当然のことながら、この方式は、従来の場合のようにメモリセルがその目標状態にプログラムされても、メモリセルを禁止することを必要としない。その理由は、ランプダウンプログラミング方式を使用することによって、最も高い目標しきい値を有するセルが最初にプログラムされて、続いて次第に低くなる目標しきい値を有するセルがプログラムされるためである。したがって、（図１１に示されるプログラミングのような）従来のランプアッププログラミングとは異なり、その後のプログラミング電圧が低くなって以前に高いプログラミング電圧を受けたセルをさらにプログラムするだけの効果がなくなるため、セルをさらにプログラムしないようにプログラムされたセルをプログラム禁止する必要がない。このように、プログラミング電圧がステップ毎に下降して特定セルのプログラミング電圧推定値に達すると、このような特性セルはプログラム許可されることになる。下降するに従いグループのますます多くのメモリセルが禁止モードから非禁止モードに変更され、決して反対の方向には変化しない。ステップ５１２でビット線プルダウンが必要なだけなので、これによって各プログラミングステップ５１４の間の動作が大幅に簡略化され短縮される。
【００６０】
図１８は、本発明の１つの実施形態によるステップのシーケンスを概略的に示す。プログラミングパスは、グループのすべてのセルがプログラム禁止モードに入るプログラム禁止セットアップステップ５１０から開始される。ステップ５１０は、図１６のサイクル０に対応し、このサイクルは最も時間がかかるサイクルであるがプログラミングパスに一度実施すればよいだけである。各プログラミングステップ５１４の前に、非禁止ステップ５１２で、現在のプログラミング電圧レベルあるいはそれ以上のプログラミング電圧推定値を有するメモリセルが禁止モードから非禁止モードに変更される。ステップ５１２および５１３は、最後のプログラミングステップが処理されるまでプログラミングステップ毎にすべてのサイクル（例えば、図１６のサイクル１、２・・・）で繰り返される。
【００６１】
図１９は、図１８のプログラミング方式を示す流れ図である。
ステップ６００：並列にプログラムされるメモリセルのグループを提供する。各メモリセルは、それぞれの目標状態にプログラム可能である。
ステップ６０２：メモリセルのグループに並列にアクセスするワード線、およびグループの対応する各メモリセルにアクセスするビット線を提供する。
ステップ６１０：グループの各メモリセルに対して、メモリセルをそれぞれの目標状態にプログラムすると見込まれるプログラミング電圧推定値を提供する。
ステップ６１２：所定の第１の電圧から所定の第２の電圧にかけて所定のステップサイズの一連の下降する電圧ステップとしてプログラミング電圧を提供する。
ステップ６２０：所定の第１の電圧と等しい現在の電圧ステップを設定する。
ステップ６２２：グループのすべてのセルをプログラム禁止する。
ステップ６３０：現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有するグループのメモリセルを非禁止する。
ステップ６３２：ワード線に現在の電圧ステップを印加することによってメモリセルのグループをプログラムする。
ステップ６３４：現在の電圧ステップと所定の第２の電圧とは等しいか？等しい場合にはステップ６５０に進み、等しくない場合にはステップ６４０に進む。
ステップ６４０：下降した次のステップと等しい現在の電圧ステップを設定する。ステップ６３０に進む。
ステップ６５０：グループに対するプログラミングパスを終了する。
【００６２】
別の実施形態では、ステップ６３０の第１の反復をステップ６２２と結合して、２つのステップがステップ６３０の第１の反復で非禁止されるセルを除くグループのすべてのセルをプログラム禁止する単一のステップとして実施されるようにする。
【００６３】
図２０は、本発明の一般的な態様によるプログラミング方式を示す流れ図である。
ステップ７００：並列にプログラムされるメモリセルのグループを提供する。各メモリセルは、それぞれの目標状態にプログラム可能である。
ステップ７０２：メモリセルのグループに並列にアクセスするワード線、およびグループの対応する各メモリセルにアクセスするビット線を提供する。
ステップ７１０：グループの各メモリセルに対して、メモリセルをそれぞれの目標状態にプログラムすると見込まれるプログラミング電圧推定値を提供する。
ステップ７１２：所定の第１の電圧から所定の第２の電圧にかけて所定のステップサイズの一連の下降する電圧ステップとしてプログラミング電圧を提供する。
ステップ７２０：所定の第１の電圧と等しい現在の電圧ステップを設定する。
ステップ７３０：現在の電圧ステップより低いプログラミング電圧推定値を有するグループのメモリセルを禁止し、現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有するグループの残りのメモリセルを禁止しない。
ステップ７３２：ワード線に現在の電圧ステップを印加することによってメモリセルのグループをプログラムする。
ステップ７３４：現在の電圧ステップと所定の第２の電圧とは等しいか？等しい場合にはステップ７５０に進み、等しくない場合にはステップ７４０に進む。
ステップ７４０：下降した次のステップと等しい現在の電圧ステップを設定する。ステップ７３０に進む。
ステップ７５０：グループに対するプログラミングパスを終了する。
【００６４】
本願明細書で言及されるすべての特許、特許出願、論文、書籍、仕様書、他の刊行物、文書および事柄は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている刊行物、文書または本願明細書の事柄および文章のいずれかの間で用語の定義または使用が矛盾または衝突する場合には、本願明細書中の用語の定義または使用が優先するものとする。
本発明の様々な態様を特定の実施形態を参照しながら説明してきたが、当然のことながら、本発明は、添付の特許請求の範囲の全範囲内においてその権利が保護される権利を有する。
【技術分野】
【０００１】
本発明は、一般に、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリに関し、特に、各プログラミングステップ間のセットアップ時間を大幅に削減したメモリおよびプログラミング動作に関する。
【背景技術】
【０００２】
近年、様々な携帯型およびハンドヘルド型装置、とりわけ情報機器および家庭用電化製品において、特に、小形のフォームファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形態をとる電荷の不揮発性記憶が可能なソリッドステートメモリが好んで用いられる記憶装置となっている。同じくソリッドステートメモリであるＲＡＭ（ランダムアクセスメモリ）とは異なり、フラッシュメモリは不揮発性であり、電源を切った後でもその記憶データを保持している。コストが上昇するにもかかわらず、フラッシュメモリは、大容量記憶用途でますます使用されつつある。ハードドライブやフロッピーディスクなどの回転式磁気媒体に基づく従来の大容量記憶装置は、携帯型およびハンドヘルド型の環境には適していない。その理由は、ハードドライブは大型になりがちで機械的不良を起こしやすく、長い待ち時間および大電力要件を有するためである。このような望ましくない属性により、ディスクに基づく記憶装置は大部分の携帯型および移動式用途において実用的でなくなっている。一方、フラッシュメモリは内蔵型でも取り外し可能なカードの形態をとるものでも、小型、低消費電力、高速および高信頼性というその特徴によって携帯型およびハンドヘルド型の環境に理想的に適している。
【０００３】
ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去するとともにそのメモリセル内に新しいデータを書き込むかまたは「プログラムする」ことができる不揮発性メモリである。両方とも半導体基板内のソース領域とドレイン領域との間のチャネル領域上に位置する電界効果トランジスタ構造のフローティング（接続されていない）導電ゲートを使用している。次に、フローティングゲート上にはコントロールゲートが設けられる。トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷量によって制御される。すなわち、フローティングゲート上の所与の電荷レベルに対して対応する電圧（しきい値）が存在し、トランジスタが「オン」に転換されてそのソース領域とドレイン領域との間で導通が可能になる前にこの対応する電圧をコントロールゲートに印加する必要がある。
【０００４】
フローティングゲートは、様々な範囲の電荷を保持することができるので、しきい値電圧ウィンドウ内の任意のしきい値電圧レベルにプログラムすることができる。しきい値電圧ウィンドウの大きさは、デバイスの最小および最大しきい値レベルであり、フローティングゲート上にプログラムすることができる電荷の範囲に対応するレベルによって画定されている。しきい値ウィンドウは、一般に、メモリデバイスの特性、動作条件および動作履歴に依存している。原則として、ウィンドウ内のそれぞれ特異的で分解可能なしきい値電圧レベルの範囲を用いて、セルの明確なメモリ状態を指定することもできる。しきい値電圧ウィンドウが２つの個別領域に区分されている場合には、各メモリセルは、１ビットのデータを記憶することができることになる。同様に、しきい値電圧ウィンドウが３つ以上の個別領域に区分されている場合には、各メモリセルは、２ビット以上のデータを記憶することができることになる。
【０００５】
通常の２状態ＥＥＰＲＯＭセルでは、導通ウィンドウを２つの領域に区分するように、少なくとも１つの電流ブレークポイントレベルが設定される。セルが所定の固定電圧を印加することによって読み出される場合、セルのソース／ドレイン電流は、ブレークポイントレベル（または基準電流ＩＲＥＦ）と比較することによってメモリ状態が決定される。読み出された電流がブレークポイントレベルの電流よりも高い場合には、セルは一方の論理状態（例えば、「０」状態）にあると判断される。一方、電流がブレークポイントレベルの電流よりも低い場合には、セルは他方の論理状態（例えば、「１」状態）にあると判断される。したがって、このような２状態セルは、１ビットのデジタル情報を記憶している。外部からプログラム可能であってもよい基準電流源をメモリシステムの一部として設けることでブレークポイントレベル電流を発生させることが多い。
【０００６】
メモリ容量を増やすために、フラッシュＥＥＰＲＯＭデバイスは、半導体技術の状態が進歩するに従いますます高密度で製造されるようになっている。記憶容量を増やす別の方法は、各メモリセルに３状態以上を記憶させることである。
多状態またはマルチレベルＥＥＰＲＯＭメモリセルの場合、導通ウィンドウは２つ以上のブレークポイントによって３つ以上の領域に区分され、各セルが２ビット以上のデータを記憶することができるようになっている。したがって、所与のＥＥＰＲＯＭアレイが記憶することができる情報は、各セルが記憶することができる状態の数とともに増加する。多状態またはマルチレベルメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭは、米国特許第５，１７２，３３８号（特許文献１）に記載されている。
メモリセルとして働くトランジスタは、一般に、２つのメカニズムのうちの１つによって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加される高い電圧によって、基板のチャネル領域にわたって電子が加速される。同時に、コントロールゲートに印加される高い電圧によって、ホットエレクトロンは薄いゲート誘電体を介してフローティングゲート上に引き込まれる。「トンネル注入」では、基板に対して高い電圧がコントロールゲートに印加される。このようにして、基板から介在するフローティングゲートに電子が引き込まれる。
【０００７】
メモリデバイスは、多くのメカニズムによって消去され得る。ＥＰＲＯＭの場合、紫外線照射によりフローティングゲートから電荷を取り除くことによってメモリは一括消去可能である。ＥＥＰＲＯＭの場合、コントロールゲートに対して高い電圧を基板に印加することでフローティングゲート内の電子を誘導して薄い酸化物を介して基板のチャネル領域にトンネルさせるようにすること（すなわち、ファウラー−ノルドハイムトンネル現象）によって、メモリセルが電気的に消去可能である。一般に、ＥＥＰＲＯＭは、１バイト毎に消去可能である。フラッシュＥＥＰＲＯＭの場合、メモリは一度に全てのブロックあるいは一度に１つ以上のブロックを電気的に消去可能であり、ブロックは、５１２バイト以上のメモリから構成されてもよい。
メモリデバイスは、一般に、カード上に搭載されることもある１つ以上のメモリチップを含む。各メモリチップは、デコーダならびに消去、書き込みおよび読み出し回路などの周辺回路によってサポートされるメモリセルのアレイを含む。さらに高度なメモリデバイスは、インテリジェントでかつ高水準のメモリ動作およびインターフェイスを実行する外部メモリコントローラで動作する。
【０００８】
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、フラッシュＥＥＰＲＯＭである場合もあれば他の種類の不揮発性メモリセルを使用している場合もある。フラッシュメモリならびにこれらを製造するシステムおよび方法の例は、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）および第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）ならびに第６，２２２，７６２号（特許文献８）に与えられている。特に、ＮＡＮＤストリング構造を有するフラッシュメモリデバイスは、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。さらに、不揮発性メモリデバイスは、電荷を蓄積する誘電層を有するメモリセルからも製造される。前に説明した導電性フローティングゲート素子の代わりに、誘電層が使用される。このような誘電体記憶素子を使用するメモリデバイスは、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 （非特許文献１）に記載されている。ＯＮＯ誘電層は、ソース拡散とドレイン拡散との間のチャネルにわたって延在する。一方のデータビットに対する電荷はドレインに隣接する誘電層に局在し、他方のデータビットに対する電荷はソースに隣接する誘電層に局在する。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）には、２つの二酸化シリコン層の間に挟まれたトラッピング誘電体を有する不揮発性メモリセルが開示されている。誘電体内の空間的に分離される電荷記憶領域のバイナリ状態を別々に読み出すことによって、多状態データ記憶が実施される。
【０００９】
読み出しおよびプログラミング性能を改善するために、アレイ内の複数の電荷蓄積素子またはメモリトランジスタは、並列に読み出されたりプログラムされたりする。したがって、メモリ素子の「ページ」は、同時に読み出されたりプログラムされたりする。既存のメモリアーキテクチャでは、１つの行は、一般に、インターリーブされた幾つかのページを含むか、１つのページを構成する場合もある。１つのページのすべてのメモリ素子は、同時に読み出されたりプログラムされたりすることになる。
一連の交互に実施されるプログラム／ベリファイサイクルを使用している従来のプログラミング技術は、相対的に大きなＶPGM の変化に応答してセルのしきい値電圧が最初に急速に増大するというプログラミングプロセスにおける不確実性に対処することである。しかし、フローティングゲートにプログラムされる電荷がシールドとして働いて電子をフローティングゲート内にさらにトンネルさせる有効電界を減少させるにつれて、この増大は衰えていき最終的に止まる。このプロセスは極めて非線形に見えるので、試行錯誤しながら進められる。
【００１０】
従来のプログラム／ベリファイプログラミング技術は、少なくとも２つの点で多くの時間を必要とする。第１に、プログラミングステップの間にあるベリファイステップに時間がかかる。第２に、特定のメモリセルがプログラムベリファイされた後、共通のページにその後印加されるプログラミング電圧によってさらにプログラムされないようにセルはプログラム禁止される。このような特定のメモリセルをプログラム禁止するにはビット線およびワード線に対して特定の電圧設定を設定することが必要であり、この動作はビット線およびワード線に対する長い一連のプリチャージ動作を含む。
【００１１】
第１のベリファイの問題は、複数のビットを記憶可能なメモリセルを実施することによって深刻になることである。本質的に、ベリファイは、メモリセルの可能性のある複数の状態のそれぞれに対して実施される必要がある。１６の可能性のあるメモリ状態を有するメモリの場合、これは各ベリファイサイクルが最大１６検知動作まで担うこともあることを意味する。したがって、マルチレベルメモリセル（ＭＬＣ）の識別可能な状態レベルの数が増加するのに伴い、プログラム／ベリファイ方式のベリファイサイクルはますます時間がかかるようになる。従来のプログラミングにはすべてのパルス間でベリファイ動作が必要なため、ベリファイ動作の数は状態区分の数の２乗で増加する。したがって、セル当たり３ビット以上のデータを保持するメモリの場合、ベリファイ動作の数は膨大になる。
【００１２】
後で述べるように、全体のプログラミング性能を向上させるようにベリファイ動作の数を削減する技術が提案されている。しかし、第２の問題、すなわちプログラミングステップの間でプログラム禁止をセットアップするのに必要な時間のかかるプリチャージが残っている。
したがって、大容量で高性能な不揮発性メモリが一般的に必要である。特に、前述した欠点が最小限に抑えられた改善されたプログラミング性能を有する大容量不揮発性メモリを有する必要がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第５，１７２，３３８号
【特許文献２】米国特許第５，０７０，０３２号
【特許文献３】米国特許第５，０９５，３４４号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第５，３１３，４２１号
【特許文献８】米国特許第６，２２２，７６２号
【特許文献９】米国特許第５，５７０，３１５号
【特許文献１０】米国特許第５，９０３，４９５号
【特許文献１１】米国特許第６，０４６，９３５号
【特許文献１２】米国特許第５，７６８，１９２号
【特許文献１３】米国特許第６，０１１，７２５号
【特許文献１４】米国特許第５，５９５，９２４号
【特許文献１５】米国公開特許出願第２００６／０１４０００７号
【特許文献１６】米国特許出願第１２／１３８，３７１号
【特許文献１７】米国特許出願第１２／１３８，３７８号
【特許文献１８】米国特許出願第１１／７３３，６９４号
【特許文献１９】米国特許出願第１１／７３３，７０６号
【非特許文献】
【００１４】
【非特許文献１】Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545
【発明の概要】
【００１５】
ランプダウンプログラミング
本発明の一般的な態様によれば、メモリセルのグループは、所定の最も高いレベルから第２の所定の最も低いレベルにかけて下降する電圧ステップを有する一連のプログラミングステップによって並列にプログラムされる。セルをその目標状態にプログラムすると見込まれるプログラミング電圧を示すプログラミング電圧推定値が、各セルに提供される。最初に、現在のプログラミング電圧ステップあるいはそれ以上の推定値を有するセル以外のすべてのセルが、プログラム禁止されることになる。その後、下降する各プログラミング電圧ステップによって、現在のプログラミング電圧ステップあるいはそれ以上の推定値を有する追加のセルが非禁止されることになる。非禁止されると、セルは現在のプログラミングステップによってその目標状態にプログラムされることが見込まれる。セルがプログラムされると、そのセルは再び禁止される必要はない。１つの実施例における非禁止動作とは、要するに関連するビット線を接地に引くだけである。
【００１６】
各セルのプログラミング電圧推定値は、セルの以前のプログラミング実績から推定される。第１のプログラミングステップの前には時間のかかる禁止動作を実施する必要があるだけである。その後、次のプログラミングステップの前には非禁止動作のみが実施される。従来の場合とは異なり、セルがその目標状態にプログラムされた後にセルを禁止する必要はない。その理由は、その後のプログラミングステップが低い電圧であり、セルをその目標状態を超えてプログラムするだけの効果がないためである。各プログラミングステップの後のベリファイとともにプログラム禁止を行うための従来のセットアップが回避されると、全体のプログラミング時間が改善される。
【図面の簡単な説明】
【００１７】
【図１】本発明が実施され得る不揮発性メモリチップの機能ブロックを示す概略図である。
【図２】不揮発性メモリセルを示す概略図である。
【図３】フローティングゲートが一度に選択的に蓄積してもよい４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの間の関係を示す図である。
【図４】メモリセルのＮＯＲアレイの例を示す図である。
【図５Ａ】ＮＡＮＤストリングに編成されるメモリセルのストリングを示す概略図である。
【図５Ｂ】図５Ａに示されるようなＮＡＮＤストリング５０から構成されるメモリセルのＮＡＮＤアレイ２００の例を示す図である。
【図６】メモリセルのアレイにわたってｐ個のセンスモジュールのバンクを含む、図１に示される読み出し／書き込み回路２７０Ａおよび２７０Ｂを示す図である。
【図７】図６に示されるセンスモジュールの好ましい編成を示す概略図である。
【図８】図７に示される読み出し／書き込みスタックをさらに詳細に示す図である。
【図９】（０）〜（２）は４状態メモリセルの集団をプログラムする例を示す図である。
【図１０】（０）〜（２）は８状態メモリセルの集団をプログラムする例を示す図である。
【図１１】４状態メモリセルを目標メモリ状態にプログラムするための従来の方法を示す図である。
【図１２】従来の交互プログラム／ベリファイアルゴリズムを使用してページをプログラムするためのプログラミングパルスおよびベリファイサイクルの推定数を示す表である。
【図１３】並列にプログラムされる、例えば、ＮＡＮＤ構成に編成されるメモリセルのページを示す図である。
【図１４】従来のプログラミングステップの１つのサイクルを概略的に示すタイミング図である。
【図１５】プログラミングパルスを含む従来のサイクルのタイミングを示す概略図である。
【図１６】本発明の１つの実施形態によるランプダウンプログラミング波形を示す図である。
【図１７】メモリセルをプログラム禁止モードから非禁止モードに変更するステップを示すタイミング図である。
【図１８】本発明の１つの実施形態によるステップのシーケンスを示す概略図である。
【図１９】図１８のプログラミング方式を示す流れ図である。
【図２０】本発明の一般的な態様によるプログラミング方式を示す流れ図である。
【発明を実施するための形態】
【００１８】
メモリシステム
図１〜図１２は、本発明の様々な態様が実施されてもあるいは説明されてもよい例示的なメモリシステムを提供する。
図１３〜図２０は、本発明の様々な態様および実施形態の内容および詳細を示す。
【００１９】
図１は、本発明が実施され得る不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ１００は、メモリセルの二次元アレイ２００と、制御回路２１０と、デコーダ、読み出し／書き込み回路およびマルチプレクサなどの周辺回路とを含む。
メモリアレイ２００は、行デコーダ２３０（２３０Ａと２３０Ｂとに分割）を介してワード線によって、および列デコーダ２６０（２６０Ａと２６０Ｂとに分割）を介してビット線によってアドレス指定可能である（図４および図５も参照）。読み出し／書き込み回路２７０（２７０Ａと２７０Ｂとに分割）は、メモリセルのページを並列に読み出すかまたはプログラムできるようにする。データＩ／Ｏバス２３１は、読み出し／書き込み回路２７０に接続されている。
好適な実施形態では、ページは、同一ワード線を共有するメモリセルの隣接する行から構成される。別の実施形態では、メモリセルの行が複数のページに区分されるが、読み出し／書き込み回路２７０を個々のページに多重化するためにブロックマルチプレクサ２５０（２５０Ａと２５０Ｂとに分割）が設けられる。例えば、メモリセルの奇数列および偶数列によってそれぞれ形成される２つのページが読み出し／書き込み回路に多重化される。
【００２０】
図１は、様々な周辺回路によるメモリアレイ２００へのアクセスがアレイの両側で対称的に実施され、それぞれの側のアクセス線および回路の密度を半分に減らすようにしている好適な配置を示す。したがって、行デコーダは行デコーダ２３０Ａと２３０Ｂとに分割され、列デコーダは列デコーダ２６０Ａと２６０Ｂとに分割されている。メモリセルの行が複数のページに区分されている実施形態では、ページマルチプレクサ２５０は、ページマルチプレクサ２５０Ａと２５０Ｂとに分割されている。同様に、読み出し／書き込み回路２７０は、アレイ２００の下部からビット線に接続する読み出し／書き込み回路２７０Ａと、アレイ２００の上部からビット線に接続する読み出し／書き込み回路２７０Ｂとに分割されている。このようにして、読み出し／書き込みモジュールの密度、したがってセンスモジュール３８０の密度は、本質的に２分の１に削減される。
【００２１】
制御回路１１０は、読み出し／書き込み回路２７０と協働してメモリアレイ２００でメモリ動作を実施するオンチップコントローラである。制御回路１１０は、一般に、状態マシン１１２と、オンチップアドレスデコーダおよび出力制御モジュール（明確に図示せず）などの他の回路とを含む。状態マシン１１２は、メモリ動作のチップレベル制御を提供する。制御回路は、外部メモリコントローラを介してホストと通信している。
メモリアレイ２００は、一般に、行および列に配置されるメモリセルの２次元アレイとして編成され、ワード線およびビット線によってアドレス指定可能である。ＮＯＲ型またはＮＡＮＤ型アーキテクチャに従ってアレイを形成することができる。
【００２２】
図２は、不揮発性メモリセルを概略的に示す。メモリセル１０は、フローティングゲートまたは誘電層などの電荷蓄積ユニット２０を有する電界効果トランジスタによって実施することができる。メモリセル１０は、ソース１４、ドレイン１６およびコントロールゲート３０も含む。
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、異なる種類のメモリセルを使用してもよく、それぞれの種類は１つ以上の電荷蓄積素子を有している。
一般的な不揮発性メモリセルは、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭを含む。ＥＥＰＲＯＭセルおよびそれを製造する方法の例は、米国特許第５，５９５，９２４号（特許文献１４）に与えられている。フラッシュＥＥＰＲＯＭセル、メモリシステムにおけるその使用およびそれを製造する方法の例は、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）および第６，２２２，７６２号（特許文献８）に与えられている。特に、ＮＡＮＤセル構造を有するメモリデバイスの例は、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。さらに、誘電体記憶素子を利用するメモリデバイスの例は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 、ならびに米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）に記載されている。
【００２３】
実際には、セルのメモリ状態は、通常、基準電圧がコントロールゲートに印加されている場合にセルのソース電極とドレイン電極との間の伝導電流を検知することによって読み出される。したがって、セルのフローティングゲートの所与の各電荷について、固定基準コントロールゲート電圧に対して対応する伝導電流を検出することもできる。同様に、フローティングゲート上にプログラム可能な電荷の範囲は、対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを定義する。
あるいは、区分された電流ウィンドウの中で伝導電流を検出する代わりに、テスト中に所与のメモリ状態に対するしきい値電圧をコントロールゲートで設定し、伝導電流がしきい値電流より小さいか大きいかを検出することも可能である。１つの実施例では、しきい値電流に対する伝導電流の検出は、伝導電流がビット線の容量を介して放電する速度を評価することによって達成される。
【００２４】
図３は、フローティングゲートが一度に選択的に蓄積してもよい４つの異なる電荷Ｑ１〜Ｑ４についてのソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの間の関係を示す。４つの実線のＩD 対ＶCG曲線は、メモリセルのフローティングゲート上にプログラム可能な４つの可能な電荷レベルを表し、それぞれ４つの可能なメモリ状態に対応する。例として、セルの集団のしきい値電圧ウィンドウは、０．５Ｖ〜３．５Ｖの範囲であってもよい。７つの可能なメモリ状態「０」、「１」、「２」、「３」、「４」、「５」、「６」はそれぞれ１つの消去状態および６つのプログラム状態を表し、しきい値ウィンドウをそれぞれ０．５Ｖの間隔で５つの領域に区分することによって画定すればよい。例えば、２μＡの基準電流ＩＲＥＦを図に示すように使用する場合、Ｑ１でプログラムされたセルは、メモリ状態「１」と見なされてもよい。これはその曲線がＶＣＧ＝０．５Ｖおよび１．０Ｖによって画定されるしきい値ウィンドウの領域でＩREF と交わるためである。同様に、Ｑ４はメモリ状態「５」にある。
【００２５】
前の説明から分かるように、メモリセルが多くの状態を記憶するように作製されるほど、そのしきい値ウィンドウは細かく分割される。例えば、メモリデバイスは、−１．５Ｖ〜５Ｖの範囲のしきい値ウィンドウを有するメモリセルを有してもよい。これは６．５Ｖの最大幅を供給する。メモリセルが１６状態を記憶することになっている場合、各状態は、しきい値ウィンドウ内で２００ｍＶから３００ｍＶを占めてもよい。これには必要な分解能を達成可能にするために、プログラミングおよび読み出し動作でより高い精度が必要となる。
【００２６】
図４は、メモリセルのＮＯＲアレイの例を示す。メモリアレイ２００では、メモリセルの各行は、そのソース１４およびドレイン１６によってデイジーチェーン方式で接続されている。このような設計は、仮想接地設計と称されることがある。行におけるセル１０は、ワード線４２のようなワード線に接続されるコントロールゲート３０を有する。列におけるセルは、ビット線３４および３６のような選択されたビット線にそれぞれ接続されるソースおよびドレインを有する。
【００２７】
図５Ａは、ＮＡＮＤストリングに編成されるメモリセルのストリングを概略的に示す。ＮＡＮＤストリング５０は、そのソースおよびドレインによってデイジーチェーン接続される一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えば、ｎ＝４、８、１６あるいはそれ以上）から構成される。１対の選択トランジスタＳ１、Ｓ２は、それぞれＮＡＮＤストリングのソース端子５４およびドレイン端子５６を介してメモリトランジスタチェーンの外部への接続を制御する。メモリアレイでは、ソース選択トランジスタＳ１がオンに転換すると、ソース端子がソース線に接続される（図５Ｂ参照）。同様に、ドレイン選択トランジスタＳ２がオンに転換すると、ＮＡＮＤストリングのドレイン端子がメモリアレイのビット線に接続される。チェーン内の各メモリトランジスタ１０はメモリセルとして機能し、所定の電荷量を蓄積して意図されるメモリ状態を表すようにするための電荷蓄積素子２０を有する。各メモリトランジスタのコントロールゲート３０は、読み出しおよび書き込み動作の制御を可能にする。図５Ｂに示されるように、ＮＡＮＤストリングの行の対応するメモリトランジスタのコントロールゲート３０は、同一ワード線にすべて接続されている。同様に、選択トランジスタＳ１、Ｓ２のそれぞれのコントロールゲート３２は、それぞれそのソース端子５４およびドレイン端子５６を介するＮＡＮＤストリングへのアクセスを制御することができる。同様に、ＮＡＮＤストリングの行の対応する選択トランジスタのコントロールゲート３２は、同一選択線にすべて接続されている。
【００２８】
ＮＡＮＤストリング内のアドレス指定されたメモリトランジスタ１０が、プログラム中に読み出されたりベリファイされたりする場合には、そのコントロールゲート３０に適切な電圧が供給される。同時に、ＮＡＮＤストリング５０のアドレス指定されていない残りのメモリトランジスタは、そのコントロールゲートに充分な電圧を印加することによって完全にオンに転換される。このようにして、ＮＡＮＤストリングの個々のメモリトランジスタのソースからそのソース端子５４まで、同じく個々のメモリトランジスタのドレインについてはセルのドレイン端子５６まで伝導経路が効果的に形成される。このようなＮＡＮＤストリング構造を有するメモリデバイスは、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。
【００２９】
図５Ｂは、図５Ａに示されるようなＮＡＮＤストリング５０から構成されるメモリセルのＮＡＮＤアレイ２００の例を示す。ＮＡＮＤストリングの各列に沿って、ビット線３６などのビット線は、各ＮＡＮＤストリングのドレイン端子５６に接続される。ＮＡＮＤストリングの各バンクに沿って、ソース線３４などのソース線は、各ＮＡＮＤストリングのソース端子５４に接続される。さらに、ＮＡＮＤストリングのバンク内のメモリセルの行に沿ったコントロールゲートは、ワード線４２などのワード線に接続される。ＮＡＮＤストリングのバンク内の選択トランジスタの行に沿ったコントロールゲートは、選択線４４などの選択線に接続される。ＮＡＮＤストリングのバンク内のメモリセルの行全体は、ＮＡＮＤストリングのバンクのワード線および選択線にかかる適切な電圧によってアドレス指定することができる。ＮＡＮＤストリング内のメモリトランジスタが読み出される場合、ストリング内の残りのメモリトランジスタは、その関連するワード線を介して確実にオンに転換され、ストリングを通って流れる電流は、本質的に、読み出されるセルに蓄積される電荷のレベルに依存するようになっている。
【００３０】
検知回路および技術
図６は、メモリセルのアレイにわたってｐ個のセンスモジュールのバンクを含む、図１に示される読み出し／書き込み回路２７０Ａおよび２７０Ｂを示す。並列に動作するｐ個のセンスモジュール４８０のバンク全体によって、行に沿ったｐ個のセル１０のブロック（またはページ）を並列に読み出したりプログラムしたりすることが可能になる。本質的に、センスモジュール１はセル１の電流Ｉ1 を検知し、センスモジュール２はセル２の電流Ｉ2 を検知し・・・センスモジュールｐはセルｐの電流Ｉp を検知することになるなど、以下同様である。ソース線３４から集約ノードＣＬＳＲＣに、さらにそこから接地に流れるそのページのすべてのセル電流ｉTOT は、ｐ個のセルのすべての電流の総和となる。従来のメモリアーキテクチャでは、共通ワード線を有するメモリセルの行は２つ以上のページを形成し、ページ内のメモリセルは並列に読み出しおよびプログラムされる。２つのページを有する行の場合、一方のページは偶数ビット線によってアクセスされ、他方のページは奇数ビット線によってアクセスされる。検知回路のページは、偶数ビット線か奇数ビット線かに一度に接続される。その場合、読み出し／書き込み回路２７０Ａおよび２７０Ｂを個々のページにそれぞれ多重化するように、ページマルチプレクサ２５０Ａおよび２５０Ｂが設けられる。
【００３１】
現在製造されている５６ｎｍ技術に基づくチップではｐ＞６４，０００であり、４３ｎｍ３２Ｇｂｉｔ×４のチップではｐ＞１５０，０００である。好適な実施形態では、ブロックはセルの一連の行全体である。これはいわゆる「全ビット線」アーキテクチャであり、ページは隣接するビット線にそれぞれ接続される隣接するメモリセルの行から構成されている。別の実施形態では、ブロックは、行の中のセルのサブセットである。例えば、セルのサブセットは、行全体の２分の１または行全体の４分の１であってもよい。セルのサブセットは、一連の隣接するセルまたは１つおきのセルあるいは所定数おきのセルであってもよい。各センスモジュールは、ビット線を介してメモリセルに接続され、メモリセルの伝導電流を検知する検知増幅器を含む。一般に、読み出し／書き込み回路がメモリアレイの両側に分配されている場合、ｐ個のセンスモジュールのバンクは、２セットの読み出し／書き込み回路２７０Ａと２７０Ｂとの間に分配されることになる。
【００３２】
図７は、図６に示されるセンスモジュールの好ましい編成を概略的に示す。ｐ個のセンスモジュールを含む読み出し／書き込み回路２７０Ａおよび２７０Ｂは、読み出し／書き込みスタック４００のバンクに分けられる。
【００３３】
図８は、図７に示される読み出し／書き込みスタックをさらに詳細に示す。各読み出し／書き込みスタック４００は、ｋ本のビット線のグループ上で並列に動作する。１つのページがｐ＝ｒ＊ｋ本のビット線を有する場合、ｒ個の読み出し／書き込みスタック４００−１・・・４００−ｒが存在することになる。本質的に、このアーキテクチャは、スペースを節約するためにｋ個のセンスモジュールの各スタックが共通プロセッサ５００によって操作されるようになっている。共通プロセッサ５００は、センスモジュール４８０およびデータラッチ４３０に配置されるラッチに記憶される更新データをラッチの電流値および状態マシン１１２からの制御に基づいて計算する。共通プロセッサの詳細な説明は、その全体が本願明細書において参照により援用されている、２００６年６月２９日付の米国公開特許出願第２００６／０１４０００７号（特許文献１５）に開示されている。
【００３４】
並列に動作する区分された読み出し／書き込みスタック４００のバンク全体は、行に沿ったｐ個のセルのブロック（またはページ）を並列に読み出したりプログラムしたりできるようにする。したがって、セルの行全体についてｐ個の読み出し／書き込みモジュールが存在することになる。各スタックはｋ個のメモリセルを操作しているので、バンク内の読み出し／書き込みスタックの総数は、ｒ＝ｐ／ｋで与えられる。例えば、ｒがバンク内のスタック数である場合、ｐ＝ｒ＊ｋである。１つの例示的なメモリアレイは、ｐ＝１５０，０００、ｋ＝８を有してもよく、したがってｒ＝１８，７５０である。
【００３５】
４００−１などの各読み出し／書き込みスタックは、本質的に、ｋ個のメモリセルのセグメントを並列に操作するセンスモジュール４８０−１〜４８０−ｋのスタックを含む。ページコントローラ４１０は、配線４１１を介して読み出し／書き込み回路３７０に制御およびタイミング信号を提供する。ページコントローラは、配線３１１を介してメモリコントローラ３１０にそれ自体依存している。各読み出し／書き込みスタック４００間の通信は、相互接続スタックバス４３１によって達成され、ページコントローラ４１０によって制御される。制御線４１１は、ページコントローラ４１０から読み出し／書き込みスタック４００−１の部品に制御およびクロック信号を提供する。
【００３６】
好適な配置では、スタックバスは、共通プロセッサ５００とセンスモジュールのスタック４８０との間の通信のためのＳＡバス４２２と、プロセッサとデータラッチのスタック４３０との間の通信のためのＤバス４２３とに区分されている。
データラッチのスタック４３０は、そのスタックに関連する各メモリセルについて１つのデータラッチ４３０−１〜４３０−ｋから構成されている。Ｉ／Ｏモジュール４４０は、データラッチがＩ／Ｏバス２３１を介して外部とデータを交換することができるようにする。
さらに、共通プロセッサは、エラー状態などのメモリ動作の状態を示す状態信号を出力する出力５０７も含む。状態信号を使用して、ワイヤードＯＲ構成でフラグバス５０９に接続されるｎ形トランジスタ５５０のゲートを駆動する。フラグバスは、コントローラ３１０によってプリチャージされるのが好ましく、状態信号が読み出し／書き込みスタックのいずれかでアサートされるとプルダウンされることになる。
【００３７】
多状態メモリ区分化の例
メモリセルがそれぞれ複数ビットのデータを記憶する不揮発性メモリを、図３に関連してこれまで説明した。特定の例は、電界効果トランジスタのアレイから形成されるメモリであって、各電界効果トランジスタはそのチャネル領域とそのコントロールゲートとの間に電荷蓄積層を有する。電荷蓄積層またはユニットは、各電界効果トランジスタのしきい値電圧の範囲のもとになる電荷の範囲を蓄積することができる。可能なしきい値電圧の範囲は、しきい値ウィンドウの範囲にわたる。しきい値ウィンドウが複数の小領域またはゾーンのしきい値電圧に区分される場合、それぞれの分解可能なゾーンを使用してメモリセルの異なるメモリ状態を表す。１つ以上のバイナリビットによって複数のメモリ状態を符号化することができる。例えば、４つのゾーンに区分されるメモリセルは、２ビットのデータとして符号化することができる４つの状態をサポートすることができる。同様に、８つのゾーンに区分されるメモリセルは、３ビットのデータとして符号化することができる８つのメモリ状態をサポートすることができるなど、以下同様である。
【００３８】
図９（０）〜（２）は、４状態メモリセルの集団をプログラムする例を示す。図９（０）は、それぞれメモリ状態「０」、「１」、「２」および「３」を表すしきい値電圧の４つの特異的な分布にプログラム可能なメモリセルの集団を示す。図９（１）は、消去されたメモリの「消去」しきい値電圧の最初の分布を示す。図９（２）は、メモリセルの多くがプログラムされた後のメモリの例を示す。本質的に、セルは、最初に「消去」しきい値電圧を有し、プログラミングによってさらに高い値となってＤＶ1 、ＤＶ2 およびＤＶ3 によって画定される３つのゾーンのうちの１つに変化することになる。このようにして、各メモリセルは、３つのプログラム状態「１」、「２」および「３」のうちの１つにプログラムするか、あるいは「消去」状態でプログラムされないままにすることができる。メモリがさらにプログラムされるにつれて、図９（１）に示される「消去」状態の最初の分布は狭くなっていき、消去状態は「０」状態によって表される。
【００３９】
下位ビットおよび上位ビットを有する２ビット符号を使用して、４つの各メモリ状態を表すことができる。例えば、「０」、「１」、「２」および「３」状態は、それぞれ「１１」、「０１」、「００」および「１０」によって表される。２ビットデータは、「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。このモードでは、３つのサブパスでそれぞれ読み出し境界しきい値ＤＶ1 、ＤＶ2 およびＤＶ3 に対して検知することによって２ビットがまとめて検知される。
【００４０】
図１０（０）〜（２）は、８状態メモリセルの集団をプログラムする例を示す。図１０（１）は、それぞれメモリ状態「０」〜「７」を表すしきい値電圧の８つの特異的な分布にプログラム可能なメモリセルの集団を示す。図１０（１）は、消去されたメモリの「消去」しきい値電圧の最初の分布を示す。図１０（２）は、メモリセルの多くがプログラムされた後のメモリの例を示す。本質的に、セルは、最初に「消去」しきい値電圧を有し、プログラミングによってさらに高い値となってＤＶ1 〜ＤＶ7 によって画定される７つのゾーンのうちの１つに変化することになる。このようにして、各メモリセルは、７つのプログラム状態「１」〜「７」のうちの１つにプログラムするか、あるいは「消去」状態でプログラムされないままにすることができる。メモリがさらにプログラムされるにつれて、図１０（１）に示される「消去」状態の最初の分布は狭くなっていき、消去状態は「０」状態によって表される。
【００４１】
下位ビット、中位ビット、および上位ビットを有する３ビット符号を使用して、８つの各メモリ状態を表すことができる。例えば、「０」、「１」、「２」、「３」、「４」、「５」、「６」および「７」状態は、それぞれ「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」、および「１１０」によって表される。３ビットデータは、「フルシーケンス」モードで検知することによってメモリから読み出されてもよい。このモードでは、７つのサブパスでそれぞれ読み出し境界しきい値ＤＶ1 〜ＤＶ7 に対して検知することによって３ビットがまとめて検知される。
【００４２】
ページまたはワード線プログラミングおよびベリファイ
ページをプログラムする１つの方法は、フルシーケンスプログラミングである。ページのすべてのセルは、最初消去状態にある。したがって、ページのすべてのセルは消去状態からその目標状態へと並列にプログラムされる。目標状態として「１」状態を有するこれらのメモリセルは、一度「１」状態にプログラムされるとそれ以上プログラムされるのを禁止されることになるが、目標状態「２」あるいはそれ以上を有する他のメモリセルは、さらにプログラムされることになる。最終的に、目標状態として「２」を有するメモリセルについてもそれ以上プログラムされるのをロックされることになる。同様に、進行するプログラミングパルスによって、目標状態「３」〜「７」を有するセルが実現されてロックされる。
【００４３】
図１１は、４状態メモリセルを目標メモリ状態にプログラムするための従来の方法を示す。プログラミング回路は、一般に、一連のプログラミングパルスを選択されたワード線に印加する。このようにして、コントロールゲートがワード線に接続されるメモリセルのページをまとめてプログラムすることができる。使用されるプログラミングパルストレインは、メモリセルの電荷蓄積ユニット内にプログラムされる蓄積する電子に対抗するために、増加する周期または振幅を有してもよい。プログラム中、プログラミング電圧ＶPGM がページのワード線に印加される。プログラミング電圧ＶPGM は、初期電圧レベルＶPGM0から開始される階段波形の形態をとる一連のプログラミング電圧パルスである。プログラム中のページの各セルは、この一連のプログラミング電圧パルスを受け、各パルスではセルの電荷蓄積素子に増加する電荷を加えようとする。プログラミングパルスの間で、セルは読み直されてそのしきい値電圧を決定する。この読み直しプロセスは、１つ以上の検知動作を含んでもよい。そのしきい値電圧がベリファイされて目標状態に対応するしきい値電圧ゾーン内にあった場合には、そのセルに対してプログラミングが停止する。ページのメモリセルがその目標状態にプログラムされるとそのセルはプログラムが禁止されるが、他のセルはページのセルがすべてプログラムベリファイされるまでプログラムされ続ける。
【００４４】
一連の交互に実施されるプログラム／ベリファイサイクルを使用している従来のプログラミング技術は、相対的に大きなＶPGM の変化に応答してセルのしきい値電圧が最初に急速に増加するというプログラミングプロセスにおける不確実性に対処することである。しかし、フローティングゲートにプログラムされる電荷がシールドとして働いて電子をフローティングゲート内にさらにトンネルさせる有効電界を減少させるにつれて、この増加は衰えて行き最終的に止まる。
プログラム／ベリファイプログラミング技術の欠点は、ベリファイサイクルは時間がかかる上に性能に影響を与えることである。この問題は、複数のビットを記憶可能なメモリセルの実施例によって深刻化する。本質的に、ベリファイは、メモリセルの可能な複数の状態のそれぞれに対して実施される必要がある。１６の可能なメモリ状態を有するメモリの場合、これは各ベリファイステップが少なくとも１６検知動作まで担うことになることを意味する。他の一部の方式では、これが数倍にもなり得る。したがって、メモリがますます多くの状態数に区分化されると、プログラム／ベリファイ方式のベリファイサイクルはますます時間がかかるようになる。
【００４５】
図１２は、従来の交互のプログラム／ベリファイアルゴリズムを使用してページをプログラムするためのプログラミングパルスおよびベリファイサイクルの推定数を示す表である。例えば、Ｎビットメモリでは、区分化は、ＮS ＝２N 状態になる。プログラムパルスの数は、少なくとも状態の数ＮS と同じである。一部のアルゴリズムでは、ｋ個のプログラミングパスが必要なこともあり、ここでｋは１〜４であってもよい。多状態メモリの場合、各ベリファイ動作は各メモリ状態に１つの２N −１を乗じる。したがって、ベリファイの推定数は、状態の数の２乗である２2Nに比例する。表から分かるように、３ビットセルの場合、公称ベリファイサイクル数はすでに非常に多く、これは他の方式で必要な追加の検知を含んでいない。４ビットセルの場合、ベリファイサイクル数は許容できないほどとなる。
【００４６】
全体的なプログラミング性能を向上させるようにベリファイステップの数を削減するための技術が開示されている。基本的に、各メモリセルは、推定プログラミング電圧を使用してセルの目標しきい値にプログラムされる。このように、プログラミングステップの後にベリファイを必要としない。
【００４７】
ランプダウンプログラミング技術
前述した技術はプログラミングステップの間のベリファイステップの数を削減するのに役立つが、プログラミングステップ間でプログラミングを禁止する問題が残っている。
本発明の一般的な態様によれば、プログラミングステップ間のプログラム禁止ステップは、ランプダウンプログラミング技術によって大幅に簡略化され、これによって全体的なプログラミング性能が向上する。
【００４８】
図１３は、並列にプログラムされる、例えば、ＮＡＮＤ構成に編成されるメモリセルのページを示す。図１３は、本質的に、図５Ｂのメモリアレイ２００からのＮＡＮＤチェーン５０のバンクを示し、各ＮＡＮＤチェーンの詳細は、図５Ａのように明確に示される。ページ６０のような「ページ」は、ワード線４２に共通に接続されるセルのコントロールゲートによって可能となる並列にプログラム可能なメモリセルのグループであり、各セルは、ビット線３６を介してアクセス可能な検知回路（例えば、図８に示される検知モジュール４８０）によってアクセス可能である。例として、セルのページ６０をプログラムする場合、共通ワード線ＷＬ３にプログラミング電圧が印加される。プログラミングの前に、セルの目標状態に既にプログラムされたセルは、プログラム禁止される。この動作は、ソースからフローティングゲートに電子がトンネルしないようにするために、セルのコントロールゲートとチャネル領域との間の電圧差を効果的に下げることによって達成される（図２参照）。
【００４９】
図１４は、従来のプログラミングステップの１つのサイクルを概略的に示すタイミング図である。このサイクルは、プログラム禁止またはプログラム許可の条件をセットアップするために、ビット線プリチャージおよびワード線プリチャージを含むプログラム禁止段階を含む。ビット線電圧およびワード線電圧がセットアップされると、選択ワード線にプログラミング電圧を印加することを含むプログラム段階の立ち上げが可能となる。その後、放電段階でビット線およびワード線がリセットされて次のサイクルの準備を行う。
【００５０】
図１４は、４つのサブ段階のプログラム禁止段階を示す。（１）ソース選択トランジスタＳ１（図１３）が０ＶのＳＧＳ（図１４（Ａ））によってオフに転換され、ドレイン選択トランジスタＳ２（図１３）が少なくともＶｄｄ＋ＶT まで高くなるＳＧＤ（図１４（Ｂ））によってオンに転換されることによって、ビット線がＮＡＮＤチェーンにアクセスできるようになる。（２）プログラム禁止されたＮＡＮＤチェーンのビット線電圧は、Ｖｄｄによって与えられる所定の電圧まで上昇する（図１４（Ｆ））。この所定の電圧は、（３）でＳＧＤがＶｄｄまで下がる場合にドレイン選択トランジスタＳ２をオフに転換してＮＡＮＤチェーンのドレインをそのビット線から切断することによってＮＡＮＤチェーンのチャネルをフローティング状態にするのに充分である。同時に、プログラミングＮＡＮＤチェーンのビット線電圧は０Ｖで固定される（図１４（Ｇ））。（３）ＮＡＮＤチェーンの行のドレイン選択トランジスタにおけるコントロールゲートのＳＧＤに接続するドレインワード線は、Ｖｄｄまで電圧が落ちる。これによってビット線電圧がＶｄｄと同程度になるのでドレイン選択トランジスタがオフに転換され、プログラム禁止されたＮＡＮＤチェーンがフローティング状態となる（図１４（Ｂ）および図１４（Ｆ））。一方、プログラムされるメモリトランジスタを有するＮＡＮＤチェーンは、ドレイン選択トランジスタのドレインがビット線電圧によって０Ｖとなるため、そのドレイン選択トランジスタがオフに転換されないことになる。
【００５１】
したがって、サブ段階（３）の後、Ｖｄｄのビット線によって、このようなＮＡＮＤチェーンは、そのドレイン選択トランジスタがオフに転換され、そのチャネルがフローティング状態となる。同様に、０Ｖのビット線によって、他のＮＡＮＤチェーンは、そのドレイン選択トランジスタがオンに転換され、そのチャネルが０Ｖになる。サブ段階（４）では、ＮＡＮＤチェーンの非選択ワード線は、ＶPASSまで上昇する（図１４（Ｃ））。プログラム禁止されたＮＡＮＤチェーンのチャネルはフローティング状態のため、そのチャネル電圧はハイに結合されてＶPASSに向けてブーストされる。これによってメモリセルのソースと電荷蓄積素子との間の電位差が減少してプログラミングを禁止することになる。一方、０Ｖのビット線を有するＮＡＮＤチェーンは、そのチャネルがプログラミングにつながる条件である０Ｖとなる。
【００５２】
各セルがプログラム許可モードかプログラム禁止モードのいずれかにセットアップされた後、次にプログラムサブ段階（５）でプログラミング電圧を共通選択ワード線に印加することができる（図１４（Ｄ））。プログラム禁止状態のセル（すなわち、ブーストされたチャネルおよびＶｄｄのビット線電圧を有する）は、プログラムされないことになる。
サブ段階（６）では、プログラミング電圧ステップの後、ビット線およびワード線はその電圧が放電されてそのサイクルの次のステップの準備が整う。
従来、次のステップは、メモリセルを検知して各セルがその目標状態にプログラムされたかどうかを判断するベリファイステップである。これには、検知するのに適した別の設定にビット線およびワード線電圧をリセットすることが必要になる。ベリファイステップの後には、プログラム禁止およびプログラム許可されるメモリセルの各一式が明らかになり、プログラム禁止、プログラミングパルスおよびベリファイのサイクルがグループのセルがすべてプログラムベリファイされるまで繰り返される。
【００５３】
図１５は、プログラミングパルスを含む従来のサイクルのタイミングを概略的に示す。図１４に関連する説明から明らかなように、各プログラミングステップ５０２の前にはプログラムを禁止するためのセットアップステップ５００があり、その後にビット線／ワード線放電ステップ５０４、次に再充電ベリファイステップ５０６が続く。低いプログラミング電圧から高いプログラミング電圧に上昇する一般的なプログラミングパスでは、数十プログラミングステップが存在することになり、図１５に示されるサイクルがステップ毎に繰り返される。
２００８年６月１２日に出願された同時係属中の米国特許出願第１２／１３８，３７１号（特許文献１６）に開示されているように、ベリファイステップ５０６を省くことができる場合でも、依然としてプログラム禁止段階５００はサイクルの大部分の時間を費やす。
【００５４】
図１６は、本発明の１つの実施形態によるランプダウンプログラミング波形を示す。このプログラミング方式は、各連続するステップで電圧レベルを下げながらステップ毎にプログラミング電圧波形をメモリセルにかけることによってメモリセルのグループを並列にプログラムする。グループの各メモリセルにはプログラミング電圧推定値が提供され、裾引きやエラーおよび後でベリファイする必要なしに各セルを推定電圧レベルでプログラムすることができるようにする。
【００５５】
最初に、ステップ５００と同様なステップ５１０で、グループのメモリセルがすべてプログラム禁止モードに設定される。各プログラミングステップ５１４の最初で、現在のプログラミング電圧ステップあるいはそれ以上の推定値を有するメモリセルが禁止モードから非禁止モード（すなわち、プログラム許可モード）に変更される非禁止ステップ５１２が実施される。メモリセルのグループをセルのそれぞれの目標状態に適切かつ効果的にプログラムするように設計された所定の最も高いレベルＶPGM （Ｈ）から所定の最も低いレベルＶPGM （Ｌ）にかけて、プログラミングパスでステップ毎にプログラミングが実施される。プログラミング電圧およびＶPASSをワード線に印加することおよびビット線をプリチャージすることは、コントローラ１１０の制御のもとで読み出し／書き込み回路２７０Ａおよび２７０Ｂ（図１および図８参照）によって実施される。
【００５６】
プログラミング電圧推定値は、セルの以前のプログラミングから導かれるセルの「プログラムインデックス」から得られる。このような技術は、その全体が本願明細書において参照により援用されている、本願と同じ発明者によって２００８年６月１２日に出願された同時係属中の「METHOD FOR INDEX PROGRAMMING AND REDUCED VERIFY IN NONVOLATILE MEMORY 」という米国特許出願第１２／１３８，３７１号（特許文献１６）、および本願と同じ発明者によって２００８年６月１２日に出願された同時係属中の「NONVOLATILE MEMORY WITH INDEX PROGRAMMING AND REDUCED VERIFY」という米国特許出願第１２／１３８，３７８号（特許文献１７）に開示されている。
【００５７】
あるいは、各メモリセルのプログラミング電圧推定値は、「予測プログラミング」技術によって得ることもできる。１つ以上のチェックポイントによって較正される予測プログラミングは、その全体が本願明細書において参照により援用されている、本願と同じ発明者によって２００７年４月１０日に出願された同時係属中の「PREDICTIVE PROGRAMMING IN NON-VOLATILE MEMORY 」という米国特許出願第１１／７３３，６９４号（特許文献１８）、および本願と同じ発明者によって２００７年４月１０日に出願された同時係属中の「NON-VOLATILE MEMORY WITH PREDICTIVE PROGRAMMING 」という米国特許出願第１１／７３３，７０６号（特許文献１９）にも開示されている。
【００５８】
図１７は、メモリセルをプログラム禁止モードから非禁止モードに変更するステップを示すタイミング図である。本質的に、現在の電圧ステップレベルあるいはそれ以上のプログラミング電圧推定値を有するメモリセルは、非禁止されることになる。例えば、プログラミングステップｎで、メモリセルｉは、プログラム禁止モードから非禁止モードに変更されることになる。この動作は、単に関連するビット線ＢＬｉをＶｄｄから接地０Ｖに引くことを含むだけである（図１７（Ｂ））。同様に、プログラミングステップｎ＋１では、別のメモリセルｊがプログラム禁止モードから非禁止モードに変更されることになり、関連するビット線ＢＬｊがＶｄｄから接地に引かれる。図１３および図１４に関連する説明から明らかなように、ＮＡＮＤチェーン５０のビット線３６がドレイン選択トランジスタＳ２のゲート電圧よりＶT だけ低い場合に、ドレイン選択トランジスタＳ２はオンに転換される。これによってＮＡＮＤチェーンのチャネルのブーストされた電圧がビット線３６を介して接地に放電されてＮＡＮＤチェーンのプログラムを可能にすることになる。
【００５９】
当然のことながら、この方式は、従来の場合のようにメモリセルがその目標状態にプログラムされても、メモリセルを禁止することを必要としない。その理由は、ランプダウンプログラミング方式を使用することによって、最も高い目標しきい値を有するセルが最初にプログラムされて、続いて次第に低くなる目標しきい値を有するセルがプログラムされるためである。したがって、（図１１に示されるプログラミングのような）従来のランプアッププログラミングとは異なり、その後のプログラミング電圧が低くなって以前に高いプログラミング電圧を受けたセルをさらにプログラムするだけの効果がなくなるため、セルをさらにプログラムしないようにプログラムされたセルをプログラム禁止する必要がない。このように、プログラミング電圧がステップ毎に下降して特定セルのプログラミング電圧推定値に達すると、このような特性セルはプログラム許可されることになる。下降するに従いグループのますます多くのメモリセルが禁止モードから非禁止モードに変更され、決して反対の方向には変化しない。ステップ５１２でビット線プルダウンが必要なだけなので、これによって各プログラミングステップ５１４の間の動作が大幅に簡略化され短縮される。
【００６０】
図１８は、本発明の１つの実施形態によるステップのシーケンスを概略的に示す。プログラミングパスは、グループのすべてのセルがプログラム禁止モードに入るプログラム禁止セットアップステップ５１０から開始される。ステップ５１０は、図１６のサイクル０に対応し、このサイクルは最も時間がかかるサイクルであるがプログラミングパスに一度実施すればよいだけである。各プログラミングステップ５１４の前に、非禁止ステップ５１２で、現在のプログラミング電圧レベルあるいはそれ以上のプログラミング電圧推定値を有するメモリセルが禁止モードから非禁止モードに変更される。ステップ５１２および５１３は、最後のプログラミングステップが処理されるまでプログラミングステップ毎にすべてのサイクル（例えば、図１６のサイクル１、２・・・）で繰り返される。
【００６１】
図１９は、図１８のプログラミング方式を示す流れ図である。
ステップ６００：並列にプログラムされるメモリセルのグループを提供する。各メモリセルは、それぞれの目標状態にプログラム可能である。
ステップ６０２：メモリセルのグループに並列にアクセスするワード線、およびグループの対応する各メモリセルにアクセスするビット線を提供する。
ステップ６１０：グループの各メモリセルに対して、メモリセルをそれぞれの目標状態にプログラムすると見込まれるプログラミング電圧推定値を提供する。
ステップ６１２：所定の第１の電圧から所定の第２の電圧にかけて所定のステップサイズの一連の下降する電圧ステップとしてプログラミング電圧を提供する。
ステップ６２０：所定の第１の電圧と等しい現在の電圧ステップを設定する。
ステップ６２２：グループのすべてのセルをプログラム禁止する。
ステップ６３０：現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有するグループのメモリセルを非禁止する。
ステップ６３２：ワード線に現在の電圧ステップを印加することによってメモリセルのグループをプログラムする。
ステップ６３４：現在の電圧ステップと所定の第２の電圧とは等しいか？等しい場合にはステップ６５０に進み、等しくない場合にはステップ６４０に進む。
ステップ６４０：下降した次のステップと等しい現在の電圧ステップを設定する。ステップ６３０に進む。
ステップ６５０：グループに対するプログラミングパスを終了する。
【００６２】
別の実施形態では、ステップ６３０の第１の反復をステップ６２２と結合して、２つのステップがステップ６３０の第１の反復で非禁止されるセルを除くグループのすべてのセルをプログラム禁止する単一のステップとして実施されるようにする。
【００６３】
図２０は、本発明の一般的な態様によるプログラミング方式を示す流れ図である。
ステップ７００：並列にプログラムされるメモリセルのグループを提供する。各メモリセルは、それぞれの目標状態にプログラム可能である。
ステップ７０２：メモリセルのグループに並列にアクセスするワード線、およびグループの対応する各メモリセルにアクセスするビット線を提供する。
ステップ７１０：グループの各メモリセルに対して、メモリセルをそれぞれの目標状態にプログラムすると見込まれるプログラミング電圧推定値を提供する。
ステップ７１２：所定の第１の電圧から所定の第２の電圧にかけて所定のステップサイズの一連の下降する電圧ステップとしてプログラミング電圧を提供する。
ステップ７２０：所定の第１の電圧と等しい現在の電圧ステップを設定する。
ステップ７３０：現在の電圧ステップより低いプログラミング電圧推定値を有するグループのメモリセルを禁止し、現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有するグループの残りのメモリセルを禁止しない。
ステップ７３２：ワード線に現在の電圧ステップを印加することによってメモリセルのグループをプログラムする。
ステップ７３４：現在の電圧ステップと所定の第２の電圧とは等しいか？等しい場合にはステップ７５０に進み、等しくない場合にはステップ７４０に進む。
ステップ７４０：下降した次のステップと等しい現在の電圧ステップを設定する。ステップ７３０に進む。
ステップ７５０：グループに対するプログラミングパスを終了する。
【００６４】
本願明細書で言及されるすべての特許、特許出願、論文、書籍、仕様書、他の刊行物、文書および事柄は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。援用されている刊行物、文書または本願明細書の事柄および文章のいずれかの間で用語の定義または使用が矛盾または衝突する場合には、本願明細書中の用語の定義または使用が優先するものとする。
本発明の様々な態様を特定の実施形態を参照しながら説明してきたが、当然のことながら、本発明は、添付の特許請求の範囲の全範囲内においてその権利が保護される権利を有する。
【特許請求の範囲】
【請求項１】
メモリセルのグループを並列にプログラムする方法であって、
前記メモリセルのグループに並列にアクセスするワード線と、前記グループのそれぞれのメモリセルにアクセスするビット線とを提供するステップと、
それぞれの目標状態にプログラムされる前記グループの各メモリセルに対して、前記メモリセルをそれぞれの目標状態にプログラムすると見込まれるプログラミング電圧推定値を提供するステップと、
一連の下降する電圧ステップとしてプログラミング電圧を提供するステップと、
所定の最も高いステップから所定の最も低いステップにかけてステップ毎に前記プログラミング電圧の現在の電圧ステップを前記ワード線に印加することによって前記メモリセルのグループをプログラムするステップと、同時に、現在のプログラミングステップで、前記現在の電圧ステップより低いプログラミング電圧推定値を有するメモリセルを禁止するステップと、前記現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有する残りのメモリセルを禁止しないステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記ステップ毎にプログラムするステップが、前記メモリセルのグループに対して各ステップの間のベリファイステップなしで実施される方法。
【請求項３】
請求項１記載の方法において、
前記各ステップでメモリセルを禁止するステップが、前記メモリセルのビット線に第１の電圧を印加することを含み、
前記残りのメモリセルを禁止しないステップが、前記残りのメモリセルのビット線に第２の電圧を印加することを含む方法。
【請求項４】
請求項３記載の方法において、
前記残りのメモリセルを禁止しないステップが、前記第１の電圧から前記第２の電圧に前記残りのメモリセルのビット線にかかる電圧を変更することを含む方法。
【請求項５】
請求項３記載の方法において、
前記第１の電圧が、前記メモリセルをプログラム禁止できるようにする方法。
【請求項６】
請求項３記載の方法において、
前記第１の電圧が、実質的にシステム供給電圧Ｖｄｄである方法。
【請求項７】
請求項３記載の方法において、
前記第２の電圧が、前記メモリセルをプログラム許可できるようにする方法。
【請求項８】
請求項３記載の方法において、
前記第２の電圧が、実質的に０Ｖである方法。
【請求項９】
請求項１記載の方法において、
前記プログラミング電圧推定値が、前記メモリセルのグループにおける以前のプログラミング実績から導かれる方法。
【請求項１０】
請求項１記載の方法において、
前記現在のプログラミングステップの前に、前記現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有する前記グループのメモリセルを非禁止するステップと、
前記ワード線に前記現在の電圧ステップを印加することによって、前記メモリセルのグループをプログラムするステップと、
所定の最も低いステップが完了するまで前記非禁止するステップと前記プログラムするステップとを繰り返すステップと、
をさらに含む方法。
【請求項１１】
不揮発性メモリであって、
メモリセルのアレイと、
各メモリセルがそれぞれの目標状態にプログラム可能なメモリセルのグループを並列に読み出しおよびプログラムする読み出し／書き込み回路と、
前記メモリセルのグループにアクセスするワード線および前記グループのそれぞれのメモリセルに前記読み出し／書き込み回路を接続するビット線と、
各メモリセルをそれぞれの目標状態にプログラムすると見込まれる各メモリセルのプログラミング電圧推定値と、
一連の下降する電圧ステップとしてのプログラミング電圧と、を備え、
プログラミングを前記メモリセルのグループに実施する前記読み出し／書き込み回路が、
所定の最も高いステップから所定の最も低いステップにかけてステップ毎に前記プログラミング電圧の現在の電圧ステップを前記ワード線に印加するのと同時に、前記現在のプログラミングステップで、前記現在の電圧ステップより低いプログラミング電圧推定値を有するメモリセルを禁止することと、前記現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有する残りのメモリセルを禁止しないこととを含む不揮発性メモリ。
【請求項１２】
請求項１１記載の不揮発性メモリにおいて、
前記読み出し／書き込み回路が、各ステップの間のベリファイなしでステップ毎にプログラムすることを実施する不揮発性メモリ。
【請求項１３】
請求項１１記載の不揮発性メモリにおいて、
前記読み出し／書き込み回路が、各ステップで前記メモリセルのビット線に第１の電圧を印加して前記メモリセルを禁止し、
前記読み出し／書き込み回路が、前記残りのメモリセルのビット線に第２の電圧を印加して前記残りのメモリセルを禁止しない不揮発性メモリ。
【請求項１４】
請求項１３記載の不揮発性メモリにおいて、
前記読み出し／書き込み回路が、前記第１の電圧から前記第２の電圧に前記残りのメモリセルのビット線にかかる電圧を変更して前記残りのメモリセルを禁止しない不揮発性メモリ。
【請求項１５】
請求項１３記載の不揮発性メモリにおいて、
前記第１の電圧が、前記メモリセルをプログラム禁止できるようにする不揮発性メモリ。
【請求項１６】
請求項１３記載の不揮発性メモリにおいて、
前記第１の電圧が、実質的にシステム供給電圧Ｖｄｄである不揮発性メモリ。
【請求項１７】
請求項１３記載の不揮発性メモリにおいて、
前記第２の電圧が、前記メモリセルをプログラム許可できるようにする不揮発性メモリ。
【請求項１８】
請求項１３記載の不揮発性メモリにおいて、
前記第２の電圧が、実質的に０Ｖである不揮発性メモリ。
【請求項１９】
請求項１１記載の不揮発性メモリにおいて、
前記プログラミング電圧推定値が、前記メモリセルのグループにおける以前のプログラミング実績から導かれる不揮発性メモリ。
【請求項２０】
請求項１１記載の不揮発性メモリにおいて、
前記読み出し／書き込み回路が、
前記現在のプログラミングステップの前に、前記現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有する前記グループのメモリセルを非禁止し、
前記ワード線に前記現在の電圧ステップを印加することによって、前記メモリセルのグループをプログラムし、かつ
所定の最も低いステップが完了するまで非禁止することとプログラムすることとを繰り返す不揮発性メモリ。
【請求項１】
メモリセルのグループを並列にプログラムする方法であって、
前記メモリセルのグループに並列にアクセスするワード線と、前記グループのそれぞれのメモリセルにアクセスするビット線とを提供するステップと、
それぞれの目標状態にプログラムされる前記グループの各メモリセルに対して、前記メモリセルをそれぞれの目標状態にプログラムすると見込まれるプログラミング電圧推定値を提供するステップと、
一連の下降する電圧ステップとしてプログラミング電圧を提供するステップと、
所定の最も高いステップから所定の最も低いステップにかけてステップ毎に前記プログラミング電圧の現在の電圧ステップを前記ワード線に印加することによって前記メモリセルのグループをプログラムするステップと、同時に、現在のプログラミングステップで、前記現在の電圧ステップより低いプログラミング電圧推定値を有するメモリセルを禁止するステップと、前記現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有する残りのメモリセルを禁止しないステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記ステップ毎にプログラムするステップが、前記メモリセルのグループに対して各ステップの間のベリファイステップなしで実施される方法。
【請求項３】
請求項１記載の方法において、
前記各ステップでメモリセルを禁止するステップが、前記メモリセルのビット線に第１の電圧を印加することを含み、
前記残りのメモリセルを禁止しないステップが、前記残りのメモリセルのビット線に第２の電圧を印加することを含む方法。
【請求項４】
請求項３記載の方法において、
前記残りのメモリセルを禁止しないステップが、前記第１の電圧から前記第２の電圧に前記残りのメモリセルのビット線にかかる電圧を変更することを含む方法。
【請求項５】
請求項３記載の方法において、
前記第１の電圧が、前記メモリセルをプログラム禁止できるようにする方法。
【請求項６】
請求項３記載の方法において、
前記第１の電圧が、実質的にシステム供給電圧Ｖｄｄである方法。
【請求項７】
請求項３記載の方法において、
前記第２の電圧が、前記メモリセルをプログラム許可できるようにする方法。
【請求項８】
請求項３記載の方法において、
前記第２の電圧が、実質的に０Ｖである方法。
【請求項９】
請求項１記載の方法において、
前記プログラミング電圧推定値が、前記メモリセルのグループにおける以前のプログラミング実績から導かれる方法。
【請求項１０】
請求項１記載の方法において、
前記現在のプログラミングステップの前に、前記現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有する前記グループのメモリセルを非禁止するステップと、
前記ワード線に前記現在の電圧ステップを印加することによって、前記メモリセルのグループをプログラムするステップと、
所定の最も低いステップが完了するまで前記非禁止するステップと前記プログラムするステップとを繰り返すステップと、
をさらに含む方法。
【請求項１１】
不揮発性メモリであって、
メモリセルのアレイと、
各メモリセルがそれぞれの目標状態にプログラム可能なメモリセルのグループを並列に読み出しおよびプログラムする読み出し／書き込み回路と、
前記メモリセルのグループにアクセスするワード線および前記グループのそれぞれのメモリセルに前記読み出し／書き込み回路を接続するビット線と、
各メモリセルをそれぞれの目標状態にプログラムすると見込まれる各メモリセルのプログラミング電圧推定値と、
一連の下降する電圧ステップとしてのプログラミング電圧と、を備え、
プログラミングを前記メモリセルのグループに実施する前記読み出し／書き込み回路が、
所定の最も高いステップから所定の最も低いステップにかけてステップ毎に前記プログラミング電圧の現在の電圧ステップを前記ワード線に印加するのと同時に、前記現在のプログラミングステップで、前記現在の電圧ステップより低いプログラミング電圧推定値を有するメモリセルを禁止することと、前記現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有する残りのメモリセルを禁止しないこととを含む不揮発性メモリ。
【請求項１２】
請求項１１記載の不揮発性メモリにおいて、
前記読み出し／書き込み回路が、各ステップの間のベリファイなしでステップ毎にプログラムすることを実施する不揮発性メモリ。
【請求項１３】
請求項１１記載の不揮発性メモリにおいて、
前記読み出し／書き込み回路が、各ステップで前記メモリセルのビット線に第１の電圧を印加して前記メモリセルを禁止し、
前記読み出し／書き込み回路が、前記残りのメモリセルのビット線に第２の電圧を印加して前記残りのメモリセルを禁止しない不揮発性メモリ。
【請求項１４】
請求項１３記載の不揮発性メモリにおいて、
前記読み出し／書き込み回路が、前記第１の電圧から前記第２の電圧に前記残りのメモリセルのビット線にかかる電圧を変更して前記残りのメモリセルを禁止しない不揮発性メモリ。
【請求項１５】
請求項１３記載の不揮発性メモリにおいて、
前記第１の電圧が、前記メモリセルをプログラム禁止できるようにする不揮発性メモリ。
【請求項１６】
請求項１３記載の不揮発性メモリにおいて、
前記第１の電圧が、実質的にシステム供給電圧Ｖｄｄである不揮発性メモリ。
【請求項１７】
請求項１３記載の不揮発性メモリにおいて、
前記第２の電圧が、前記メモリセルをプログラム許可できるようにする不揮発性メモリ。
【請求項１８】
請求項１３記載の不揮発性メモリにおいて、
前記第２の電圧が、実質的に０Ｖである不揮発性メモリ。
【請求項１９】
請求項１１記載の不揮発性メモリにおいて、
前記プログラミング電圧推定値が、前記メモリセルのグループにおける以前のプログラミング実績から導かれる不揮発性メモリ。
【請求項２０】
請求項１１記載の不揮発性メモリにおいて、
前記読み出し／書き込み回路が、
前記現在のプログラミングステップの前に、前記現在の電圧ステップあるいはそれ以上のプログラミング電圧推定値を有する前記グループのメモリセルを非禁止し、
前記ワード線に前記現在の電圧ステップを印加することによって、前記メモリセルのグループをプログラムし、かつ
所定の最も低いステップが完了するまで非禁止することとプログラムすることとを繰り返す不揮発性メモリ。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公表番号】特表２０１２−５０１０３９（Ｐ２０１２−５０１０３９Ａ）
【公表日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１１−５２５０８７（Ｐ２０１１−５２５０８７）
【出願日】平成２１年８月１８日（２００９．８．１８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５４２１５
【国際公開番号】ＷＯ２０１０／０２５０５８
【国際公開日】平成２２年３月４日（２０１０．３．４）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
【公表日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２１年８月１８日（２００９．８．１８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５４２１５
【国際公開番号】ＷＯ２０１０／０２５０５８
【国際公開日】平成２２年３月４日（２０１０．３．４）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．フロッピー
【出願人】（５０６１９７９０１）サンディスク コーポレイション (175)
【Ｆターム（参考）】
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