ローパスフィルタとその調整方法
【課題】低損失で急峻な減衰特性を有し、通過特性を調整することが容易な小型のローパスフィルタを提供する。
【解決手段】第１のフィルタ１は、２端子対ＳＡＷ共振子１１からなる。第２のフィルタ２は、１端子対ＳＡＷ共振子２１とチップインダクタ２２とからなる。第３のフィルタ３は、１端子対ＳＡＷ共振子３１とチップインダクタ３２とからなる。チップインダクタ２２，３２のうち少なくとも一方のインダクタ値を減少させることが可能な減少調整部と、チップインダクタ２２，３２のうち少なくとも一方のインダクタ値を増大させることが可能な増大調整部とを備える。
【解決手段】第１のフィルタ１は、２端子対ＳＡＷ共振子１１からなる。第２のフィルタ２は、１端子対ＳＡＷ共振子２１とチップインダクタ２２とからなる。第３のフィルタ３は、１端子対ＳＡＷ共振子３１とチップインダクタ３２とからなる。チップインダクタ２２，３２のうち少なくとも一方のインダクタ値を減少させることが可能な減少調整部と、チップインダクタ２２，３２のうち少なくとも一方のインダクタ値を増大させることが可能な増大調整部とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ローパスフィルタとその通過特性を調整する調整方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話機の高機能化が進み、音声通信及びデータ通信の機能に加えて、ＦＭ放送やＴＶ放送を受信するチューナの搭載が進みつつある。ＴＶ放送受信用チューナ付き携帯電話機では、携帯電話機の送信信号がＴＶ放送の受信信号に影響を与えないようにすることが重要である。その理由は、音声通信及びデータ通信用のアンテナから送信された電力の大きな送信信号がＴＶ放送の受信回路に回りこみ、混信を生じる可能性があるからである。このような混信を防ぐため、ＶＨＦ／ＵＨＦ帯の信号を通過させ、音声通信及びデータ通信用の送信帯域の信号を抑圧するローパスフィルタが、チューナ側の回路に搭載される。
【０００３】
このようなローパスフィルタ特性を実現するものとして、積層ＬＣローパスフィルタが挙げられる（例えば、特許文献１参照）。積層ＬＣフィルタは、薄いセラミック層上に導体パターンを形成し、これらを複数積層することにより、インダクタやコンデンサを形成し、所定の接続を行ったフィルタである。図３２に積層ＬＣローパスフィルタの一般的な等価回路図を示し、図３３に積層ＬＣローパスフィルタの通過特性の１例を示す。図３２において、ＩＮは信号入力端子、ＯＵＴは信号出力端子、Ｌ１０，Ｌ１１はインダクタ、Ｃ１０〜Ｃ１４はコンデンサである。図３３では、インダクタＬ１０，Ｌ１１のＱを３０とした。インダクタ（コイル）は、その主特性であるインダクタンス成分を得ようとすると同時に抵抗成分ができる。通常、この抵抗成分は少ないほうが優れたインダクタと評価される。インダクタ成分と、この抵抗成分との比をＱ特性として表現している。この値が高い方が高効率のインダクタといえる。周波数をｆ、インダクタ値をＬ、実効抵抗値をＲとすると、Ｑ＝２πｆＬ／Ｒである。図３３に示すように、積層ＬＣローパスフィルタでは、ＶＨＦ／ＵＨＦの周波数帯（９０ＭＨｚから７７０ＭＨｚ）が通過帯域となり、８００ＭＨｚ帯ＣＤＭＡの送信周波数帯（８９８ＭＨｚから９２５ＭＨｚ）が減衰域となっている。
【０００４】
【特許文献１】特開平０７−３３６１７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の積層ＬＣローパスフィルタでは、減衰極が１．３ＧＨｚとなっているため、減衰域（８９８ＭＨｚから９２５ＭＨｚ）の減衰量が９ｄＢ程度と不十分であるという問題点があった。また、従来の積層ＬＣローパスフィルタでは、段数を増やすことで、減衰極をより通過帯域近傍に近づけ、より大きな減衰量を得ることが可能であるが、段数を増やすと、インダクタに含まれる直列抵抗の影響により、通過帯域の損失も増大し、必要な通過帯域挿入損失を得ることが難しくなるという問題点があった。また、従来の積層ＬＣローパスフィルタでは、素子数が増加すると、フィルタの外形が大きくなるという問題点があった。携帯電話機に搭載するフィルタは小型であることが望ましく、大きなフィルタは携帯電話機には不向きである。
【０００６】
さらに、従来の積層ＬＣローパスフィルタでは、インダクタの値のばらつきによりフィルタ特性が劣化するという問題点があった。積層ＬＣローパスフィルタのインダクタは、セラミック焼成時の収縮率のばらつきやシート厚みのばらつきを反映して公差が無視できないほど大きくなっており、このばらつきによりローパスフィルタの特性が大きく変動し、製品の歩留まりが低下する可能性があった。
【０００７】
本発明は、上記課題を解決するためになされたもので、低損失で急峻な減衰特性を有し、かつ通過特性を調整することが容易な小型のローパスフィルタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のローパスフィルタは、第１のフィルタと、この第１のフィルタに並列に接続された第２のフィルタと、前記第１、第２のフィルタと信号入力端子との間に挿入された第３のフィルタとを有し、前記第１のフィルタは、第１の端子が前記第３のフィルタに接続され、第２の端子が信号出力端子に接続され、第３の端子と第４の端子が接地された２端子対ＳＡＷ共振子からなり、前記第２のフィルタは、第１の端子が前記２端子対ＳＡＷ共振子の第１の端子に接続され、第２の端子が前記２端子対ＳＡＷ共振子の第２の端子に接続された第１の１端子対ＳＡＷ共振子と、この第１の１端子対ＳＡＷ共振子に並列に接続された第１のチップインダクタとからなり、前記第３のフィルタは、第１の端子が前記信号入力端子に接続され、第２の端子が前記第１、第２のフィルタの第１の端子に接続された第２の１端子対ＳＡＷ共振子と、この第２の１端子対ＳＡＷ共振子に並列に接続された第２のチップインダクタとからなり、前記２端子対ＳＡＷ共振子と前記第１、第２の１端子対ＳＡＷ共振子とが、圧電基板上に形成され、前記第１、第２のチップインダクタが、前記圧電基板を内蔵するセラミックパッケージ内に搭載され、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させることが可能な減少調整部と、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることが可能な増大調整部とを備えるものである。
【０００９】
また、本発明のローパスフィルタの１構成例において、前記減少調整部は、前記第１のチップインダクタの値を減少させることが可能な第１の減少調整部と、前記第２のチップインダクタの値を減少させることが可能な第２の減少調整部とからなり、前記増大調整部は、前記第１のチップインダクタの値を増大させることが可能な第１の増大調整部と、前記第２のチップインダクタの値を増大させることが可能な第２の増大調整部とからなるものである。
【００１０】
また、本発明のローパスフィルタの１構成例は、前記セラミックパッケージの第１のチップインダクタ入力用パッドと前記第１の１端子対ＳＡＷ共振子の第１の端子に繋がる第１の配線とが第１のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第１のチップインダクタ出力用パッドと前記第１の１端子対ＳＡＷ共振子の第２の端子に繋がる第２の配線とが第１のチップインダクタ出力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ入力用パッドと前記第２の１端子対ＳＡＷ共振子の第１の端子に繋がる第３の配線とが第２のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ出力用パッドと前記第２の１端子対ＳＡＷ共振子の第２の端子に繋がる前記第１の配線とが第２のチップインダクタ出力用ワイヤを介して接続され、前記第１の減少調整部は、前記圧電基板上に第１のスリットを挟んで前記第１の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第１の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ入力用ワイヤとからなり、前記第２の減少調整部は、前記圧電基板上に第２のスリットを挟んで前記第３の配線と隣り合うように形成された第２の減少調整用パッドと、前記第３の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ入力用ワイヤとからなり、前記第１の増大調整部は、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなり、前記第２の増大調整部は、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなるものである。
【００１１】
また、本発明のローパスフィルタの１構成例において、前記第１の減少調整部は、前記圧電基板上に第１のスリットを挟んで前記第２の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第２の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ出力用ワイヤとからなり、前記第２の減少調整部は、前記圧電基板上に第２のスリットを挟んで前記第１の配線と隣り合うように形成された第２の減少調整用パッドと、前記第１の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ出力用ワイヤとからなり、前記第１の増大調整部は、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなり、前記第２の増大調整部は、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなるものである。
【００１２】
また、本発明は、第１のフィルタと、この第１のフィルタに並列に接続された第２のフィルタと、前記第１、第２のフィルタと信号入力端子との間に挿入された第３のフィルタとを有するローパスフィルタの通過特性を調整する調整方法であって、前記第１のフィルタは、第１の端子が前記第３のフィルタに接続され、第２の端子が信号出力端子に接続され、第３の端子と第４の端子が接地された２端子対ＳＡＷ共振子からなり、前記第２のフィルタは、第１の端子が前記２端子対ＳＡＷ共振子の第１の端子に接続され、第２の端子が前記２端子対ＳＡＷ共振子の第２の端子に接続された第１の１端子対ＳＡＷ共振子と、この第１の１端子対ＳＡＷ共振子に並列に接続された第１のチップインダクタとからなり、前記第３のフィルタは、第１の端子が前記信号入力端子に接続され、第２の端子が前記第１、第２のフィルタの第１の端子に接続された第２の１端子対ＳＡＷ共振子と、この第２の１端子対ＳＡＷ共振子に並列に接続された第２のチップインダクタとからなり、前記２端子対ＳＡＷ共振子と前記第１、第２の１端子対ＳＡＷ共振子とが、圧電基板上に形成され、前記第１、第２のチップインダクタが、前記圧電基板を内蔵するセラミックパッケージ内に搭載され、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させるようにしたものである。
【００１３】
また、本発明のローパスフィルタの調整方法の１構成例は、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のチップインダクタ入力用ワイヤと前記第１のチップインダクタ出力用ワイヤと前記第２のチップインダクタ入力用ワイヤと前記第２のチップインダクタ出力用ワイヤのうち少なくとも１つのワイヤの本数を増やして、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第１、第２のチップインダクタのうち少なくとも一方に並列に容量素子を接続して、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させるようにしたものである。
【００１４】
また、本発明のローパスフィルタの調整方法において、前記ローパスフィルタは、前記前記圧電基板上に第１のスリットを挟んで前記第１の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第１の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ入力用ワイヤとからなる第１の減少調整部と、前記圧電基板上に第２のスリットを挟んで前記第３の配線と隣り合うように形成された第２の減少調整用パッドと、この第２の減少調整用パッド及び前記第３の配線の各々に対して１本ずつ接続された複数の前記第２のチップインダクタ入力用ワイヤとからなる第２の減少調整部と、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなる第１の増大調整部と、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなる第２の増大調整部とを有し、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のスリットと前記第２のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の減少調整用パッドとの間、及び前記第３の配線と前記第２の減少調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第３のスリットと前記第４のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の増大調整用パッドとの間、及び前記第１の配線と前記第２の増大調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させるようにしたものである。
【００１５】
また、本発明のローパスフィルタの調整方法において、前記ローパスフィルタは、前記圧電基板上に第１のスリットを挟んで前記第２の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第２の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ出力用ワイヤとからなる第１の減少調整部と、前記圧電基板上に第２のスリットを挟んで前記第１の配線と隣り合うように形成された第２の減少調整用パッドと、前記第１の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ出力用ワイヤとからなる第２の減少調整部と、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなる第１の増大調整部と、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなる第２の増大調整部とを有し、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のスリットと前記第２のスリットのうち少なくとも一方にボールボンドを形成して、前記第２の配線と前記第１の減少調整用パッドとの間、及び前記第１の配線と前記第２の減少調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第３のスリットと前記第４のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の増大調整用パッドとの間、及び前記第１の配線と前記第２の増大調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させるようにしたものである。
【発明の効果】
【００１６】
本発明によれば、第１のフィルタと、第１のフィルタに並列に接続された第２のフィルタと、第１、第２のフィルタと信号入力端子との間に挿入された第３のフィルタとを設け、第１のフィルタを２端子対ＳＡＷ共振子から構成し、第２のフィルタを第１の１端子対ＳＡＷ共振子と第１のチップインダクタとから構成し、第３のフィルタを第２の１端子対ＳＡＷ共振子と第２のチップインダクタとから構成することにより、減衰極を遮断周波数近傍にすることが可能となり、減衰域の減衰量を改善することができる。また、本発明では、ＳＡＷ共振子を用いるため、フィルタを小型化できる。また、本発明では、積層ＬＣフィルタのように所望の減衰量を得るために段数を増やす必要がないので、通過帯域の挿入損失が増大することがなく、外形が大型化することもない。その結果、本発明では、低損失で急峻な減衰特性を有する小型のローパスフィルタを実現することができる。また、本発明では、減少調整部と増大調整部を設けることにより、ローパスフィルタの通過特性を容易に調整することができるので、ローパスフィルタの歩留りを向上させることができる。
【００１７】
また、本発明では、第１の減少調整用パッドと複数の第１のチップインダクタ入力用ワイヤ又は複数の第１のチップインダクタ出力用ワイヤとから第１の減少調整部を構成し、第２の減少調整用パッドと複数の第２のチップインダクタ入力用ワイヤ又は複数の第２のチップインダクタ出力用ワイヤとから第２の減少調整部を構成し、第１の増大調整用パッドと第１の容量素子とから第１の増大調整部を構成し、第２の増大調整用パッドと第２の容量素子とから第２の増大調整部を構成しておくことにより、第１のスリットと第２のスリットのうち少なくとも一方にボールボンドを形成すれば、第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させることができ、第３のスリットと第４のスリットのうち少なくとも一方にボールボンドを形成すれば、第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態となるローパスフィルタの等価回路図である。図１のローパスフィルタは、第１のフィルタ１と、第２のフィルタ２と、第３のフィルタ３と、第４のフィルタ４とから構成されている。図１において、ＩＮは信号入力端子、ＯＵＴは信号出力端子である。
【００１９】
図２に、第１のフィルタ１の平面図を示す。第１のフィルタ１は、２端子対ＳＡＷ（Surface Acoustic Wave ）共振子１１からなる。２端子対ＳＡＷ共振子１１は、圧電基板上に送信用ＩＤＴ（interdigital transducer ：すだれ状電極）１６０と受信用ＩＤＴ１６１とを形成し、さらにその両側にそれぞれ反射器１６２，１６３を配置したものである。周知のように、ＩＤＴは、金属からなる櫛状の対向する２つの電極部を有し、各電極部は、対向する電極部に向かって交互に突出した複数の電極指を有している。
【００２０】
図１、図２において、１２は２端子対ＳＡＷ共振子１１の第１の端子（フィルタ１の入力端子）、１４は２端子対ＳＡＷ共振子１１の第２の端子（フィルタ１の出力端子）、１３は２端子対ＳＡＷ共振子１１の第３の端子、１５は２端子対ＳＡＷ共振子１１の第４の端子である。第３の端子１３と第４の端子１５は接地されている。
【００２１】
第１のフィルタ１は、２つの反射器１６２，１６３間に生じる定在波の周波数とＩＤＴ１６０，１６１の共振周波数とが一致するときに、入力端子１２と出力端子１４間に信号が伝送される狭帯域通過フィルタとして動作する。第１のフィルタ１の通過特性の１例を図３に示す。
【００２２】
図４に、第３のフィルタ３の平面図を示す。第３のフィルタ３は、１端子対ＳＡＷ共振子３１と、１端子対ＳＡＷ共振子３１に並列に接続されたチップインダクタ３２とからなる。１端子対ＳＡＷ共振子３１は、圧電基板上に１つのＩＤＴ３１０を形成し、さらにその両側にそれぞれ反射器３１１，３１２を配置したものである。チップインダクタ３２としては、大きく分けると、導体層を印刷したフェライト等からなるグリーンシートを複数積層することで巻線を形成した積層チップインダクタと、導線を螺旋状に巻いた巻線チップインダクタの２種類がある。図１、図４において、３３は１端子対ＳＡＷ共振子３１の第１の端子（ＩＤＴ３１０の入力端子）、３４は１端子対ＳＡＷ共振子３１の第２の端子（ＩＤＴ３１０の出力端子）、３５はチップインダクタ３２の入力端子、３６はチップインダクタ３２の出力端子である。
【００２３】
第３のフィルタ３の通過特性の１例を図５に示す。第３のフィルタ３は、２つの減衰極を有する帯域通過フィルタの特性を示す。ただし、図５では、約０．９ＧＨｚの低周波側の減衰極のみ記載し、１ＧＨｚ超の位置にある高周波側の減衰極については省略している。第１のフィルタ１と第３のフィルタ３とを直列に接続し、第１のフィルタ１の通過域（０．９〜１ＧＨｚ）を第３のフィルタ３の２つの減衰極の間に設定すると、図６に示すように第１のフィルタ１の通過域の両側の約０．９ＧＨｚと１ＧＨｚの位置に第３のフィルタ３の減衰極が生じ、通過域近傍の減衰量が改善されていることが分かる。
【００２４】
フィルタ１，３を直列に接続したフィルタ（以下、直列フィルタ１，３と呼ぶ）と似た構成が、特開昭５６−４７１１６号公報に開示されている。特開昭５６−４７１１６号公報に開示されたフィルタでは、弾性表面波素子としてトランスバーサルフィルタが使用され、圧電共振子としてセラミック共振子が使用されている。これに対して、本実施の形態の直列フィルタ１，３では、トランスバーサルフィルタの代わりに２端子対ＳＡＷ共振子１１を使用し、また圧電共振子の代わりに１端子対ＳＡＷ共振子３１を使用しており、これらを同一の圧電基板上に形成している点が特開昭５６−４７１１６号公報のフィルタと異なる。
【００２５】
次に、本実施の形態では、直列フィルタ１，３において、第１のフィルタ１に並列に第２のフィルタ２を接続することにより、非常に急峻な減衰特性を有するローパスフィルタを実現している。第２のフィルタ２は、第３のフィルタ３と同様に、１端子対ＳＡＷ共振子２１と、１端子対ＳＡＷ共振子２１に並列に接続されたチップインダクタ２２とからなる。図１において、２３は１端子対ＳＡＷ共振子２１の第１の端子（ＩＤＴの入力端子）、２４は１端子対ＳＡＷ共振子２１の第２の端子（ＩＤＴの出力端子）、２５はチップインダクタ２２の入力端子、２６はチップインダクタ２２の出力端子である。
【００２６】
図１のローパスフィルタの通過特性の具体例については後述することとし、このローパスフィルタの動作について説明する。まず、第１のフィルタ１について考察する。第１のフィルタ１においては音響的結合が含まれているため、ＬＣフィルタの解析に用いられている影像パラメータ法による解析を直接行うことは困難である。まず影像パラメータ法による解析に帰着するため、以下の変換を行う。一般に、対称２端子対回路は、偶モード励振したときのインピーダンスをＺｅｖｅｎ、奇モード励振したときのインピーダンスをＺｏｄｄとすると、図７に示すような対称格子型回路に変形できる。
【００２７】
偶モード励振とは、２端子対回路の両端に大きさと位相が同じ電圧を印加することであり、奇モード励振とは、２端子対回路の両端に大きさが同じで位相が反転した電圧を印加することである。偶モードインピーダンスＺｅｖｅｎ、奇モードインピーダンスＺｏｄｄは、それぞれの励振モードにおける電圧と流入する電流の比である。また、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄの値は、回路シミュレータにより容易に計算することができる。図７に示した対称格子型回路は、図８のようなＴ型回路に容易に変形することができる。図８のＴ型回路について、影像インピーダンスをＺ０、伝搬定数をθとすると、次式が成立する。
【００２８】
【数１】
【００２９】
影像パラメータ理論によれば、θが虚数のときに通過域、実数のときに減衰域になるから、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄが異符号のときに通過域、同符号のときに減衰域となる。偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄの符号を調べるには、インピーダンスのリアクタンス部の符号を調べればよい。第１のフィルタ１について、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄのリアクタンス特性を図９、図１０に示す。図１０は、図９における０．９〜１ＧＨｚの帯域を拡大した図である。
【００３０】
図９、図１０によれば、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄとが異符号の周波数帯域がフィルタ特性の通過域となり、同符号の周波数帯域が減衰域となっている。上記の説明は、動作原理を説明するために回路が対称回路であるとの仮定をおいている。実際の回路では、ＩＤＴ１６０及び１６１の対数等を異ならせる場合があり、対称性が損なわれる場合があるが、その場合でも原理的には上記説明の延長上にあり、フィルタ特性を直接計算し所望の特性となるよう設計すればよい。
【００３１】
第１のフィルタ１に第２のフィルタ２のチップインダクタ２２のみを接続した場合のリアクタンス特性を図１１、図１２に示す。図１２は、図１１における０．９〜１ＧＨｚの帯域を拡大した図である。第１のフィルタ１に並列にチップインダクタ２２を接続したことにより、奇モードインピーダンスＺｏｄｄの符号がほぼ反転し、偶モードインピーダンスＺｅｖｅｎと異符合になっていることが分かる。このときの通過特性は、図１３のようになり、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄが同符号となっている一部の帯域（０．９４ＧＨｚ付近）を除いて通過域が形成されている。
【００３２】
さらに並列に１端子対ＳＡＷ共振子２１を接続した場合、すなわち第１のフィルタ１に第２のフィルタ２を並列に接続した場合のリアクタンス特性を図１４、図１５に示す。図１５は、図１４における０．７〜１ＧＨｚの帯域を拡大した図である。第１のフィルタ１に第２のフィルタ２を並列に接続すると、１端子対ＳＡＷ共振子２１とチップインダクタ２２で決まるピークが現れ、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄが同符号の周波数帯域、すなわち減衰域が拡大されることが分かる。
【００３３】
第１のフィルタ１に第２のフィルタ２を並列に接続した場合の通過特性を図１６に示す。本実施の形態では、第１のフィルタ１に並列にチップインダクタ２２を接続することにより、狭帯域通過フィルタからローパスフィルタに変換することができ、さらに第１のフィルタ１に１端子対ＳＡＷ共振子２１を並列に接続することより、急峻な肩特性と広い減衰域を有するローパスフィルタを実現することができる。
【００３４】
そして、フィルタ１，２を並列に接続した構成に図５の特性を有する第３のフィルタ３を直列に接続すると、ローパスフィルタの減衰域の減衰量を増大させることができる。なお、本実施の形態のローパスフィルタの減衰域の高域側の端部周波数は、第１のフィルタ１によりほぼ決定され、減衰域の低域側の端部周波数は、チップインダクタ２２と１端子対ＳＡＷ共振子２１により決定される。また、第３のフィルタ３の減衰極周波数を適切に設定することにより、減衰域の周波数特性を設定することができる。
【００３５】
さらに、信号入力端子ＩＮと接地との間に第４のフィルタ４を挿入することにより、ローパスフィルタの減衰域の減衰量を更に増大させることができる。第４のフィルタ４は、１端子対ＳＡＷ共振子４１からなる。１端子対ＳＡＷ共振子４１は、１端子対ＳＡＷ共振子３１と同様に、圧電基板上に１つのＩＤＴを形成し、さらにその両側にそれぞれ反射器を配置したものである。図１において、４２は１端子対ＳＡＷ共振子４１の第１の端子、４３は１端子対ＳＡＷ共振子４１の第２の端子である。
【００３６】
次に、本実施の形態のローパスフィルタの設計法について説明する。まず、以下の（ａ）〜（ｄ）のような前提条件を定める。
（ａ）ラダー型のフィルタは、入出力端子間に挿入される素子である直列腕と、入出力端子と接地との間に挿入される素子である並列腕のインピーダンス関係によりフィルタ特性が決まる。
（ｂ）本実施の形態では、ローパスフィルタを直列腕及び並列腕に分解することができないため、ラダー型フィルタとは言えない。よって、ラダー型フィルタの動作説明で使用される影像インピーダンスによる方法を直接適用することはできない。
（ｃ）このため、本実施の形態では、偶モードインピーダンスと奇モードインピーダンスの概念を導入する。
（ｄ）偶モードインピーダンスと奇モードインピーダンスの虚部の符号によりフィルタ特性が定まる。すなわち、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜とが異符号のとき通過域となり、Ｉｍ｜Ｚｅｖｅｎ｜とＩｍ｜Ｚｏｄｄ｜とが同符号のとき減衰域となり、Ｉｍ｜Ｚｅｖｅｎ｜とＩｍ｜Ｚｏｄｄ｜とが同じ値のときに減衰極が生じる。
【００３７】
以下、 第１のフィルタ１に第２のフィルタ２を並列に接続したフィルタについて考える。第１のフィルタ１に第２のフィルタ２を並列に接続したフィルタの偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜を図１７に示す。また、図１７の場合におけるフィルタの通過特性を図１８に示す。偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜は、主に第１のフィルタ１の素子の値により定まり、奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜は、主に第２のフィルタ２の素子の値により定まる。
【００３８】
図１７では、奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が零となる周波数Ｐ１より低い帯域、及び偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜が零となる周波数Ｐ２より高い帯域で、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が異符号となっているため、これらの帯域が通過域となる。
【００３９】
一方、周波数Ｐ１とＰ２の間では、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同符号となっているため、周波数Ｐ１とＰ２の間の帯域が減衰域となる。特に、図１７に示す破線の帯域Ｂでは、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同一の値となる周波数が複数生じ、減衰極が形成される。
【００４０】
所望の通過域と減衰域を得るためには、周波数Ｐ１が目的の遮断周波数（通過域の高域側の端部周波数）となるよう調整し、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同じ値となる帯域Ｂが所望の減衰域と一致するよう調整すればよい。そのためには、まず第１のフィルタ１のＩＤＴ１６０，１６１の共振波長λ１を調整して、周波数Ｐ２が減衰域の高域側の端部周波数付近となるよう設定する。次に、第２のフィルタ２のＩＤＴの共振波長λ２を調整して、図１７の帯域Ｂが目的の減衰域の周波数範囲と一致するよう調整する。このとき、λ２＜λ１の関係を満たすようにする。
【００４１】
第１のフィルタ１に第２のフィルタ２を並列に接続したフィルタにおいてλ２＞λ１とした場合のリアクタンス特性を図１９に示し、このときの通過特性を図２０に示す。図１９に示すように、λ２＞λ１とした場合、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜とが連続的に同一の値となる帯域Ｂがなくなり、周波数Ｐ１とＰ２の間でＩｍ｜Ｚｅｖｅｎ｜とＩｍ｜Ｚｏｄｄ｜が一致するのは２点のみとなる。このため、減衰極が分離し、図１８の場合に比べて減衰域の減衰量が劣化する（図２０）。
【００４２】
第２のフィルタ２のＩＤＴの共振波長λ２を変化させると、通過域の高域側の端部周波数を決めるＰ１が変化するため、チップインダクタ２２の長さを調整して、Ｐ１が前述のように目的の遮断周波数になるよう設定する。この操作により、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同一の値となる帯域Ｂが変化するため、波長λ２を調整する。このようなチップインダクタ２２の長さの調整と第２のフィルタ２のＩＤＴの共振波長λ２の調整とを、所望の特性を満たすまで繰り返す。
【００４３】
第１のフィルタ１及び第２のフィルタ２のＩＤＴの電極指の交差幅と電極指の対数は、通過域のインピーダンスと帯域Ｂの傾きに影響を与える。第１のフィルタ１のＩＤＴ１６０，１６１の電極指の交差幅及び電極指の対数で決まるＩｍ｜Ｚｅｖｅｎ｜の傾きと第２のフィルタ２のＩＤＴの電極指の交差幅及び電極指の対数で決まるＩｍ｜Ｚｏｄｄ｜の傾きとが一致するように調整すると共に、通過域が所望の特性インピーダンス（通常５０Ω）となるよう適切に設定する。以上の調整は、手動で行うことも可能であるが、適切な誤差関数を定めて、コンピュータにより最適な組み合わせを探索するようにすると良い。
【００４４】
なお、以上の設計方法の説明では、第１のフィルタ１のＩＤＴ１６０の共振波長とＩＤＴ１６１の共振波長を同一の値としたが、異なる値に設定しても良い。この場合のリアクタンス特性を図２１に示す。ＩＤＴ１６０とＩＤＴ１６１の共振波長を異なる値にすると、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同一の値となる帯域Ｂが拡大し、より広帯域な減衰域を実現することができる。
【００４５】
また、第１のフィルタ１のＩＤＴ１６０とＩＤＴ１６１間の距離を調整すると、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同一の値となる帯域を更に拡大することができ、減衰域を更に拡大することができる。この場合のリアクタンス特性を図２２に示す。この調整は、ＩＤＴ１６０とＩＤＴ１６１間の距離を通常０．５λとするところを０．７λから０．９λ付近にすると良い。
【００４６】
第３のフィルタ３は、図５のような通過特性を有している。そこで、第１のフィルタ１に第２のフィルタ２を並列に接続したフィルタと、第３のフィルタ３とにおいて、通過域と減衰域が互いに一致するようにして、これらを従属接続すれば、より減衰量が増大し好ましい。
【００４７】
次に、本実施の形態のローパスフィルタの実装構造について説明する。図１のローパスフィルタを従来の方法で実装すると、図２３のようになる。図２３の例では、プリント基板５００上にセラミックパッケージ５０１と２つのチップインダクタ２２，３２とを半田付けしている。セラミックパッケージ５０１は、図１のローパスフィルタの各構成要素のうちチップインダクタ２２，３２を除く構成要素を搭載したものである。図２３において、５０２はセラミックパッケージ５０１の底面に形成されたパッド（不図示）と半田で接続されるフットパターン、５０３，５０４はセラミックパッケージ５０１とチップインダクタ２２とを接続する配線、５０５，５０６はセラミックパッケージ５０１とチップインダクタ３２とを接続する配線である。
【００４８】
図２３のような実装構造では、セラミックパッケージ５０１とチップインダクタ２２，３２の実装に一定の距離が必要であり、実装面積が増大しがちである。また、プリント基板５００上にセラミックパッケージ５０１とチップインダクタ２２，３２とを実装しなければ、最終的なフィルタ特性を評価することができないため、品質管理上問題が生じる可能性がある。また、チップインダクタ２２とセラミックパッケージ５０１内の１端子対ＳＡＷ共振子２１との接続、およびチップインダクタ３２とセラミックパッケージ５０１内の１端子対ＳＡＷ共振子３１との接続には、セラミックパッケージ５０１内の配線及びプリント基板５００上の配線５０３〜５０６が必要であり、配線長が非常に長くなるため、ローパスフィルタの挿入損失の更なる低減を図ることは困難である。
【００４９】
これらの問題を解決するため、チップインダクタ２２，３２をセラミックパッケージ内に搭載したレイアウトを図２４に示す。図２４において、１００はアルミナ等からなるセラミックパッケージ、１０１はＬｉＴａＯ3 等からなる圧電基板、１０２は信号入力用パッド（図１の信号入力端子ＩＮ）、１０３はワイヤを介して１端子対ＳＡＷ共振子４１の第２の端子４３と接続される第１の接地用パッド、１０４はワイヤを介して１端子対ＳＡＷ共振子４１の第２の端子４３と接続される第２の接地用パッド、１０５はワイヤを介して第２のチップインダクタ３２の入力端子３５と接続される第２のチップインダクタ入力用パッド、１０６はワイヤを介して第２のチップインダクタ３２の出力端子３６と接続される第２のチップインダクタ出力用パッド、１０７はワイヤを介して第１のチップインダクタ２２の入力端子２５と接続される第１のチップインダクタ入力用パッド、１０８はワイヤを介して第１のチップインダクタ２２の出力端子２６と接続される第１のチップインダクタ出力用パッド、１０９はワイヤを介して２端子対ＳＡＷ共振子１１の第３の端子１３と接続される第３の接地用パッド、１１０はワイヤを介して２端子対ＳＡＷ共振子１１の第４の端子１５と接続される第４の接地用パッド、１１１は信号出力用パッド（図１の信号出力端子ＯＵＴ）である。
【００５０】
１１２〜１１７は圧電基板１０１上に形成された配線であり、１１２は１端子対ＳＡＷ共振子４１の第１の端子４２と１端子対ＳＡＷ共振子３１の第１の端子３３とを接続する配線、１１３は１端子対ＳＡＷ共振子４１の第２の端子４３と接続された配線、１１４は１端子対ＳＡＷ共振子３１の第２の端子３４と２端子対ＳＡＷ共振子１１の第１の端子１２及び１端子対ＳＡＷ共振子２１の第１の端子２３とを接続する配線、１１５は１端子対ＳＡＷ共振子２１の第２の端子２４と２端子対ＳＡＷ共振子１１の第２の端子１４とを接続する配線、１１６は２端子対ＳＡＷ共振子１１の第３の端子１３と接続された配線、１１７は２端子対ＳＡＷ共振子１１の第４の端子１５と接続された配線である。また、１１８〜１２１はセラミックパッケージ１００上に形成された配線であり、１１８は第２のチップインダクタ３２の入力端子３５と接続された配線、１１９は第２のチップインダクタ３２の出力端子３６と接続された配線、１２０は第１のチップインダクタ２２の入力端子２５と接続された配線、１２１は第１のチップインダクタ２２の出力端子２６と接続された配線である。
【００５１】
圧電基板１０１上に形成されるフィルタ１〜４の各共振子の電極、配線、パッドの材料としては例えばＡｌＣｕ（０．５％）がある。また、ＡｌＣｕに限らず種々の金属や合金を用いてもよい。
【００５２】
１２２は信号入力用パッド１０２と配線１１２とを接続する信号入力端子用ワイヤ、１２３は第１の接地用パッド１０３と配線１１３とを接続する第１の接地用ワイヤ、１２４は第２の接地用パッド１０４と配線１１３とを接続する第２の接地用ワイヤ、１２５は第２のチップインダクタ入力用パッド１０５と配線１１２とを接続する第２のチップインダクタ入力用ワイヤ、１２６は第２のチップインダクタ出力用パッド１０６と配線１１４とを接続する第２のチップインダクタ出力用ワイヤ、１２７は第１のチップインダクタ入力用パッド１０７と配線１１４とを接続する第１のチップインダクタ入力用ワイヤ、１２８は第１のチップインダクタ出力用パッド１０８と配線１１５とを接続する第１のチップインダクタ出力用ワイヤ、１２９は第３の接地用パッド１０９と配線１１６とを接続する第３の接地用ワイヤ、１３０は第４の接地用パッド１１０と配線１１７とを接続する第４の接地用ワイヤ、１３１は信号出力用パッド１１１と配線１１５とを接続する信号出力端子用ワイヤである。
【００５３】
図２５は、セラミックパッケージ１００のパッドと圧電基板１０１の配線との接続方法、およびチップインダクタ３２のセラミックパッケージ１００への搭載方法を説明するための斜視図である。なお、図２５では、セラミックパッケージ１００の一部を透視して記載している。チップインダクタ３２は、導電性ペースト１３２を用いて配線１１８および１１９と接続される。チップインダクタ２２についても同様にしてセラミックパッケージ１００上に搭載される。
【００５４】
配線１１９と第２のチップインダクタ出力用パッド１０６とは、ビアホール１３３を介して接続される。配線１１８と第２のチップインダクタ入力用パッド１０５との接続、配線１２０と第１のチップインダクタ入力用パッド１０７との接続、配線１２１と第１のチップインダクタ出力用パッド１０８との接続についても同様にビアホールを介して行われる。そして、第２のチップインダクタ出力用パッド１０６と圧電基板１０１上の配線１１４とは、第２のチップインダクタ出力用ワイヤ１２６を介して接続される。
【００５５】
図２４のレイアウトによれば、図２３に示したレイアウトに比べて、配線長を短くすることができ、挿入損失の低減を図ることができる。しかし、図２３、図２４のいずれのレイアウトにおいても、従来の積層ＬＣローパスフィルタと同様に、インダクタの値のばらつきによりフィルタ特性が劣化するという問題点がある。図２６に、図２４のレイアウトによる図１のローパスフィルタにおいてチップインダクタ２２の値が変動した場合の通過特性の１例を示す。
【００５６】
図１の回路構成によれば、従来の積層ＬＣフィルタに比べて、非常に急峻な減衰特性を得ることができる。しかし、チップインダクタの公称公差は±０．２ｎＨ程度と無視できないほど大きく、チップインダクタ２２の値が大きくなった場合、通過域の高域側の端部周波数が図２６に示すように低周波側にシフトするため、通過域が狭くなる。一方、チップインダクタ２２の値が小さくなった場合は、通過域の高域側の端部周波数が高周波側にシフトするために通過域は拡大するものの、減衰域が狭くなる。このようなフィルタ特性の劣化により、歩留まりが低下する可能性がある。
【００５７】
そこで、本実施の形態では、以下の構造によりローパスフィルタの通過特性を調整することを可能にする。図２７は本実施の形態のローパスフィルタのレイアウトを示す平面図であり、図２４と同一の構成には同一の符号を付してある。本実施の形態では、圧電基板１０１上に、チップインダクタ２２，３２の値を実効的に減少させることが可能な減少調整部１３５，１３７と、チップインダクタ２２，３２の値を実効的に増大させることが可能な増大調整部１３６，１３８とを設けている。
【００５８】
図２８（Ａ）、図２８（Ｂ）は減少調整部１３５，１３７を拡大した平面図である。第１の減少調整部１３５は、圧電基板１０１上に第１のスリット１４０を挟んで配線１１４と隣り合うように形成された第１の減少調整用パッド１４１と、第１のチップインダクタ入力用パッド１０７と配線１１４とを接続する第１のチップインダクタ入力用ワイヤ１２７ａと、第１のチップインダクタ入力用パッド１０７と第１の減少調整用パッド１４１とを接続する第１のチップインダクタ入力用ワイヤ１２７ｂとから構成される。
【００５９】
同様に、第２の減少調整部１３７は、圧電基板１０１上に第２のスリット１４２を挟んで配線１１２と隣り合うように形成された第２の減少調整用パッド１４３と、第２のチップインダクタ入力用パッド１０５と配線１１２とを接続する第２のチップインダクタ入力用ワイヤ１２５ａと、第２のチップインダクタ入力用パッド１０５と第２の減少調整用パッド１４３とを接続する第２のチップインダクタ入力用ワイヤ１２５ｂとから構成される。
【００６０】
図２９（Ａ）、図２９（Ｂ）は増大調整部１３６，１３８を拡大した平面図である。第１の増大調整部１３６は、圧電基板１０１上に第３のスリット１４４を挟んで配線１１４と隣り合うように形成された第１の増大調整用パッド１４５と、この第１の増大調整用パッド１４５と配線１１５との間に設けられた第１の容量素子１４６とから構成される。第１の容量素子１４６は、第１の増大調整用パッド１４５と繋がる電極部１４７と、空隙１４８を挟んで電極部１４７と対向する、配線１１５と繋がる電極部１４８とからなる。
【００６１】
第２の増大調整部１３８は、圧電基板１０１上に第４のスリット１５０を挟んで配線１１４と隣り合うように形成された第２の増大調整用パッド１５１と、この第２の増大調整用パッド１５１と配線１１２との間に設けられた第２の容量素子１５２とから構成される。第２の容量素子１５２は、第２の増大調整用パッド１５１と繋がる電極部１５３と、空隙１５４を挟んで電極部１５３と対向する、配線１１２と繋がる電極部１５５とからなる。なお、容量素子１４６，１５２として、交差指状電極等を用いる場合には、通過域内で不要なリップルが生じないようＩＤＴ周期及び伝搬方向を適切に選ぶ必要がある。
【００６２】
次に、本実施の形態のローパスフィルタの調整方法について説明する。まず、図２７〜図２９に示した状態までローパスフィルタの製造が終了した時点で、ローパスフィルタの通過特性を測定し、通過域の高域側の端部周波数（カットオフ周波数）によりローパスフィルタを規格内の良品、端部周波数が規格値より低い不良品、端部周波数が規格値より高い不良品にランク分けする。
【００６３】
ローパスフィルタをランク分けした後に、通過域の高域側の端部周波数が規格値より低い不良品については、図３０に示すように、第１の減少調整部１３５のスリット１４０の箇所にＡｕ等からなるボールボンド１５６を形成し、配線１１４と第１の減少調整用パッド１４１とを電気的に接続する。第１のチップインダクタ入力用パッド１０７と配線１１４とを接続する第１のチップインダクタ入力用ワイヤは調整前は１２７ａの１本のみであるが、ボールボンド１５６を形成した後は１２７ａと１２７ｂの２本に増加する。これにより、第１のチップインダクタ２２の実効的なインダクタ値が小さくなるため、ローパスフィルタの高域側の端部周波数が高周波側にシフトする。こうして、通過域の高域側の端部周波数が規格値より低い不良品が規格内の良品になるように、ローパスフィルタの通過特性を調整することができる。
【００６４】
なお、図３０の例では、第１の減少調整部１３５を用いて調整を行っているが、第２の減少調整部１３７のスリット１４２の箇所にボールボンドを形成してもよい。これにより、配線１１２と第２の減少調整用パッド１４３とが電気的に接続され、第２のチップインダクタ３２の実効的なインダクタ値が小さくなるため、ローパスフィルタの高域側の端部周波数が高周波側にシフトする。また、減少調整部１３５と１３７の両方を同時に用いて調整を行うようにしてもよい。
【００６５】
一方、通過域の高域側の端部周波数が規格値より高い不良品については、図３１に示すように、第１の増大調整部１３６のスリット１４４の箇所にＡｕ等からなるボールボンド１５７を形成し、配線１１４と第１の増大調整用パッド１４５とを電気的に接続する。これにより、第１の容量素子１４６が第１のチップインダクタ２２に並列に接続され、第１のチップインダクタ２２の実効的なインダクタ値が大きくなるため、ローパスフィルタの高域側の端部周波数が低周波側にシフトする。こうして、通過域の高域側の端部周波数が規格値より高い不良品が規格内の良品になるように、ローパスフィルタの通過特性を調整することができる。
【００６６】
なお、図３１の例では、第１の増大調整部１３６を用いて調整を行っているが、第２の増大調整部１３８のスリット１５０の箇所にボールボンドを形成してもよい。これにより、配線１１４と第２の増大調整用パッド１５１とが電気的に接続されて、第２の容量素子１５２が第２のチップインダクタ３２に並列に接続され、第２のチップインダクタ３２の実効的なインダクタ値が大きくなるため、ローパスフィルタの高域側の端部周波数が低周波側にシフトする。また、増大調整部１３６と１３８の両方を同時に用いて調整を行うようにしてもよい。
【００６７】
以上のような調整を行った後に、セラミックパッケージ１００の封止等の工程を経てローパスフィルタが完成する。
以上のように、本実施の形態の回路構成によれば、従来の積層ＬＣフィルタに比べて、非常に急峻な減衰特性を得ることができる。本実施の形態では、ＳＡＷ共振子を用いるため、フィルタを小型化できる。さらに、本実施の形態では、積層ＬＣフィルタのように所望の減衰量を得るために段数を増やす必要がないので、通過帯域の挿入損失が増大することがなく、外形が大型化することもない。そして、本実施の形態の実装構造によれば、ローパスフィルタの通過特性を容易に調整することができるので、ローパスフィルタの歩留りを向上させることができる。
【００６８】
なお、本実施の形態において、ローパスフィルタの通過特性を更に細かく調整することも可能である。この場合は、第１の減少調整用パッド１４１をｎ−１個設けると共に（ｎは３以上の自然数）、第１のチップインダクタ入力用ワイヤをｎ本にして、配線１１４及び第１の減少調整用パッド１４１の各々に対して第１のチップインダクタ入力用ワイヤを１本ずつ接続する。同様に、第２の減少調整用パッド１４３をｎ−１個設けると共に、第２のチップインダクタ入力用ワイヤをｎ本にして、配線１１２及び第２の減少調整用パッド１４３の各々に対して第２のチップインダクタ入力用ワイヤを１本ずつ接続する。また、第１の増大調整用パッド１４５と第１の容量素子１４６とをｍ（ｍは２以上の自然数）個ずつ設け、第２の増大調整用パッド１５１と第２の容量素子１５２とをｍ個ずつ設ける。
【００６９】
通過域の高域側の端部周波数が低周波側にシフトしている不良品については、配線１１４と繋がる第１のチップインダクタ入力用ワイヤの本数、及び配線１１２と繋がる第２のチップインダクタ入力用ワイヤの本数を端部周波数のシフト量に応じて決定すればよい。すなわち、通過域の高域側の端部周波数のシフト量に応じて、配線１１４とｎ−１個の第１の減少調整用パッド１４１との間のｎ−１個のスリット１４０の中から少なくとも１つを選択して、選択したスリット１４０にボールボンドを形成し、同様に配線１１２とｎ−１個の第２の減少調整用パッド１４３との間のｎ−１個のスリット１４２の中から少なくとも１つを選択して、選択したスリット１４２にボールボンドを形成すればよい。これにより、チップインダクタ２２，３２のインダクタ値の減少量を細かく調整することができる。
【００７０】
一方、通過域の高域側の端部周波数が高周波側にシフトしている不良品については、第１のチップインダクタ２２に並列に接続される第１の容量素子１４６の個数、及び第２のチップインダクタ３２に並列に接続される第２の容量素子１５２の個数を端部周波数のシフト量に応じて決定すればよい。すなわち、通過域の高域側の端部周波数のシフト量に応じて、配線１１４とｍ個の第１の増大調整用パッド１４５との間のｍ個のスリット１４４の中から少なくとも１つを選択して、選択したスリット１４４にボールボンドを形成し、配線１１４とｍ個の第２の増大調整用パッド１５１との間のｍ個のスリット１５０の中から少なくとも１つを選択して、選択したスリット１５０にボールボンドを形成すればよい。これにより、チップインダクタ２２，３２のインダクタ値の増大量を細かく調整することができる。
【００７１】
また、本実施の形態では、通過域の高域側の端部周波数が規格値より低い場合、配線１１４と繋がる第１のチップインダクタ入力用ワイヤの本数及び配線１１２と繋がる第２のチップインダクタ入力用ワイヤの本数のうち少なくとも一方を調整するようにしているが、配線１１５と繋がる第１のチップインダクタ出力用ワイヤの本数及び配線１１４と繋がる第２のチップインダクタ出力用ワイヤの本数のうち少なくとも一方を調整するようにしてもよい。
【００７２】
この場合は、第１の減少調整用パッド１４１を配線１１５の隣に設け、配線１１５及び第１の減少調整用パッド１４１の各々に対して第１のチップインダクタ出力用ワイヤを１本ずつ接続する。また、第２の減少調整用パッド１４３を配線１１４の隣に設け、配線１１４及び第２の減少調整用パッド１４３の各々に対して第２のチップインダクタ出力用ワイヤを１本ずつ接続する。こうして、第１のチップインダクタ出力用ワイヤと第２のチップインダクタ出力用ワイヤの本数により、チップインダクタ２２，３２のインダクタ値の減少量を調整することができる。
【産業上の利用可能性】
【００７３】
本発明は、例えばＴＶ放送受信用チューナ付き携帯電話機のチューナ回路に適用することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態となるローパスフィルタの等価回路図である。
【図２】本発明の実施の形態における第１のフィルタの平面図である。
【図３】本発明の実施の形態における第１のフィルタの通過特性の１例を示す図である。
【図４】本発明の実施の形態における第３のフィルタの平面図である。
【図５】本発明の実施の形態における第３のフィルタの通過特性の１例を示す図である。
【図６】第１のフィルタと第３のフィルタとを直列に接続したフィルタの通過特性の１例を示す図である。
【図７】対称２端子対回路を変形した対称格子型回路の等価回路図である。
【図８】図７の対称格子型回路を変形したＴ型回路の等価回路図である。
【図９】本発明の実施の形態における第１のフィルタについて偶モードインピーダンスと奇モードインピーダンスのリアクタンス特性の１例を示す図である。
【図１０】図９を拡大した図である。
【図１１】本発明の実施の形態において第１のフィルタに第２のフィルタの位相線路を接続した場合のリアクタンス特性の１例を示す図である。
【図１２】図１１を拡大した図である。
【図１３】本発明の実施の形態において第１のフィルタに第２のフィルタの位相線路のみを接続した場合の通過特性の１例を示す図である。
【図１４】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合のリアクタンス特性の１例を示す図である。
【図１５】図１４を拡大した図である。
【図１６】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合の通過特性の１例を示す図である。
【図１７】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合のリアクタンス特性の他の例を示す図である。
【図１８】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合の通過特性の他の例を示す図である。
【図１９】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合のリアクタンス特性の他の例を示す図である。
【図２０】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合の通過特性の他の例を示す図である。
【図２１】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合のリアクタンス特性の他の例を示す図である。
【図２２】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合のリアクタンス特性の他の例を示す図である。
【図２３】図１のローパスフィルタを従来の方法で実装したときのレイアウトを示す平面図である。
【図２４】チップインダクタをセラミックパッケージ内に搭載した場合のローパスフィルタのレイアウトを示す平面図である。
【図２５】セラミックパッケージのパッドと圧電基板の配線との接続方法およびチップインダクタのセラミックパッケージへの搭載方法を説明するための斜視図である。
【図２６】図２４のローパスフィルタにおいてチップインダクタの値が変動した場合の通過特性の１例を示す図である。
【図２７】本発明の実施の形態のローパスフィルタのレイアウトを示す平面図である。
【図２８】図２７のローパスフィルタにおける減少調整部を拡大した平面図である。
【図２９】図２７のローパスフィルタにおける増大調整部を拡大した平面図である。
【図３０】通過域の高域側の端部周波数が規格値より低い場合のローパスフィルタの調整方法を説明する平面図である。
【図３１】通過域の高域側の端部周波数が規格値より高い場合のローパスフィルタの調整方法を説明する平面図である。
【図３２】従来の積層ＬＣローパスフィルタの等価回路図である。
【図３３】図３２の積層ＬＣローパスフィルタの通過特性の１例を示す図である。
【符号の説明】
【００７５】
１…第１のフィルタ、２…第２のフィルタ、３…第３のフィルタ、４…第４のフィルタ、１１…２端子対ＳＡＷ共振子、２１、３１、４１…１端子対ＳＡＷ共振子、２２、３２…チップインダクタ、１００…セラミックパッケージ、１０１…圧電基板、１０５…第２のチップインダクタ入力用パッド、１０６…第２のチップインダクタ出力用パッド、１０７…第１のチップインダクタ入力用パッド、１０８…第１のチップインダクタ出力用パッド、１２５ａ，１２５ｂ…第２のチップインダクタ入力用ワイヤ、１２６…第２のチップインダクタ出力用ワイヤ、１２７ａ，１２７ｂ…第１のチップインダクタ入力用ワイヤ、１２８…第１のチップインダクタ出力用ワイヤ、１３５，１３７…減少調整部、１３６，１３８…増大調整部、１４０，１４２，１４４，１５０…スリット、１４１，１４３…減少調整用パッド、１４５，１５１…増大調整用パッド、１４６，１５２…容量素子。
【技術分野】
【０００１】
本発明は、ローパスフィルタとその通過特性を調整する調整方法に関するものである。
【背景技術】
【０００２】
近年、携帯電話機の高機能化が進み、音声通信及びデータ通信の機能に加えて、ＦＭ放送やＴＶ放送を受信するチューナの搭載が進みつつある。ＴＶ放送受信用チューナ付き携帯電話機では、携帯電話機の送信信号がＴＶ放送の受信信号に影響を与えないようにすることが重要である。その理由は、音声通信及びデータ通信用のアンテナから送信された電力の大きな送信信号がＴＶ放送の受信回路に回りこみ、混信を生じる可能性があるからである。このような混信を防ぐため、ＶＨＦ／ＵＨＦ帯の信号を通過させ、音声通信及びデータ通信用の送信帯域の信号を抑圧するローパスフィルタが、チューナ側の回路に搭載される。
【０００３】
このようなローパスフィルタ特性を実現するものとして、積層ＬＣローパスフィルタが挙げられる（例えば、特許文献１参照）。積層ＬＣフィルタは、薄いセラミック層上に導体パターンを形成し、これらを複数積層することにより、インダクタやコンデンサを形成し、所定の接続を行ったフィルタである。図３２に積層ＬＣローパスフィルタの一般的な等価回路図を示し、図３３に積層ＬＣローパスフィルタの通過特性の１例を示す。図３２において、ＩＮは信号入力端子、ＯＵＴは信号出力端子、Ｌ１０，Ｌ１１はインダクタ、Ｃ１０〜Ｃ１４はコンデンサである。図３３では、インダクタＬ１０，Ｌ１１のＱを３０とした。インダクタ（コイル）は、その主特性であるインダクタンス成分を得ようとすると同時に抵抗成分ができる。通常、この抵抗成分は少ないほうが優れたインダクタと評価される。インダクタ成分と、この抵抗成分との比をＱ特性として表現している。この値が高い方が高効率のインダクタといえる。周波数をｆ、インダクタ値をＬ、実効抵抗値をＲとすると、Ｑ＝２πｆＬ／Ｒである。図３３に示すように、積層ＬＣローパスフィルタでは、ＶＨＦ／ＵＨＦの周波数帯（９０ＭＨｚから７７０ＭＨｚ）が通過帯域となり、８００ＭＨｚ帯ＣＤＭＡの送信周波数帯（８９８ＭＨｚから９２５ＭＨｚ）が減衰域となっている。
【０００４】
【特許文献１】特開平０７−３３６１７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の積層ＬＣローパスフィルタでは、減衰極が１．３ＧＨｚとなっているため、減衰域（８９８ＭＨｚから９２５ＭＨｚ）の減衰量が９ｄＢ程度と不十分であるという問題点があった。また、従来の積層ＬＣローパスフィルタでは、段数を増やすことで、減衰極をより通過帯域近傍に近づけ、より大きな減衰量を得ることが可能であるが、段数を増やすと、インダクタに含まれる直列抵抗の影響により、通過帯域の損失も増大し、必要な通過帯域挿入損失を得ることが難しくなるという問題点があった。また、従来の積層ＬＣローパスフィルタでは、素子数が増加すると、フィルタの外形が大きくなるという問題点があった。携帯電話機に搭載するフィルタは小型であることが望ましく、大きなフィルタは携帯電話機には不向きである。
【０００６】
さらに、従来の積層ＬＣローパスフィルタでは、インダクタの値のばらつきによりフィルタ特性が劣化するという問題点があった。積層ＬＣローパスフィルタのインダクタは、セラミック焼成時の収縮率のばらつきやシート厚みのばらつきを反映して公差が無視できないほど大きくなっており、このばらつきによりローパスフィルタの特性が大きく変動し、製品の歩留まりが低下する可能性があった。
【０００７】
本発明は、上記課題を解決するためになされたもので、低損失で急峻な減衰特性を有し、かつ通過特性を調整することが容易な小型のローパスフィルタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明のローパスフィルタは、第１のフィルタと、この第１のフィルタに並列に接続された第２のフィルタと、前記第１、第２のフィルタと信号入力端子との間に挿入された第３のフィルタとを有し、前記第１のフィルタは、第１の端子が前記第３のフィルタに接続され、第２の端子が信号出力端子に接続され、第３の端子と第４の端子が接地された２端子対ＳＡＷ共振子からなり、前記第２のフィルタは、第１の端子が前記２端子対ＳＡＷ共振子の第１の端子に接続され、第２の端子が前記２端子対ＳＡＷ共振子の第２の端子に接続された第１の１端子対ＳＡＷ共振子と、この第１の１端子対ＳＡＷ共振子に並列に接続された第１のチップインダクタとからなり、前記第３のフィルタは、第１の端子が前記信号入力端子に接続され、第２の端子が前記第１、第２のフィルタの第１の端子に接続された第２の１端子対ＳＡＷ共振子と、この第２の１端子対ＳＡＷ共振子に並列に接続された第２のチップインダクタとからなり、前記２端子対ＳＡＷ共振子と前記第１、第２の１端子対ＳＡＷ共振子とが、圧電基板上に形成され、前記第１、第２のチップインダクタが、前記圧電基板を内蔵するセラミックパッケージ内に搭載され、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させることが可能な減少調整部と、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることが可能な増大調整部とを備えるものである。
【０００９】
また、本発明のローパスフィルタの１構成例において、前記減少調整部は、前記第１のチップインダクタの値を減少させることが可能な第１の減少調整部と、前記第２のチップインダクタの値を減少させることが可能な第２の減少調整部とからなり、前記増大調整部は、前記第１のチップインダクタの値を増大させることが可能な第１の増大調整部と、前記第２のチップインダクタの値を増大させることが可能な第２の増大調整部とからなるものである。
【００１０】
また、本発明のローパスフィルタの１構成例は、前記セラミックパッケージの第１のチップインダクタ入力用パッドと前記第１の１端子対ＳＡＷ共振子の第１の端子に繋がる第１の配線とが第１のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第１のチップインダクタ出力用パッドと前記第１の１端子対ＳＡＷ共振子の第２の端子に繋がる第２の配線とが第１のチップインダクタ出力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ入力用パッドと前記第２の１端子対ＳＡＷ共振子の第１の端子に繋がる第３の配線とが第２のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ出力用パッドと前記第２の１端子対ＳＡＷ共振子の第２の端子に繋がる前記第１の配線とが第２のチップインダクタ出力用ワイヤを介して接続され、前記第１の減少調整部は、前記圧電基板上に第１のスリットを挟んで前記第１の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第１の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ入力用ワイヤとからなり、前記第２の減少調整部は、前記圧電基板上に第２のスリットを挟んで前記第３の配線と隣り合うように形成された第２の減少調整用パッドと、前記第３の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ入力用ワイヤとからなり、前記第１の増大調整部は、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなり、前記第２の増大調整部は、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなるものである。
【００１１】
また、本発明のローパスフィルタの１構成例において、前記第１の減少調整部は、前記圧電基板上に第１のスリットを挟んで前記第２の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第２の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ出力用ワイヤとからなり、前記第２の減少調整部は、前記圧電基板上に第２のスリットを挟んで前記第１の配線と隣り合うように形成された第２の減少調整用パッドと、前記第１の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ出力用ワイヤとからなり、前記第１の増大調整部は、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなり、前記第２の増大調整部は、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなるものである。
【００１２】
また、本発明は、第１のフィルタと、この第１のフィルタに並列に接続された第２のフィルタと、前記第１、第２のフィルタと信号入力端子との間に挿入された第３のフィルタとを有するローパスフィルタの通過特性を調整する調整方法であって、前記第１のフィルタは、第１の端子が前記第３のフィルタに接続され、第２の端子が信号出力端子に接続され、第３の端子と第４の端子が接地された２端子対ＳＡＷ共振子からなり、前記第２のフィルタは、第１の端子が前記２端子対ＳＡＷ共振子の第１の端子に接続され、第２の端子が前記２端子対ＳＡＷ共振子の第２の端子に接続された第１の１端子対ＳＡＷ共振子と、この第１の１端子対ＳＡＷ共振子に並列に接続された第１のチップインダクタとからなり、前記第３のフィルタは、第１の端子が前記信号入力端子に接続され、第２の端子が前記第１、第２のフィルタの第１の端子に接続された第２の１端子対ＳＡＷ共振子と、この第２の１端子対ＳＡＷ共振子に並列に接続された第２のチップインダクタとからなり、前記２端子対ＳＡＷ共振子と前記第１、第２の１端子対ＳＡＷ共振子とが、圧電基板上に形成され、前記第１、第２のチップインダクタが、前記圧電基板を内蔵するセラミックパッケージ内に搭載され、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させるようにしたものである。
【００１３】
また、本発明のローパスフィルタの調整方法の１構成例は、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のチップインダクタ入力用ワイヤと前記第１のチップインダクタ出力用ワイヤと前記第２のチップインダクタ入力用ワイヤと前記第２のチップインダクタ出力用ワイヤのうち少なくとも１つのワイヤの本数を増やして、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第１、第２のチップインダクタのうち少なくとも一方に並列に容量素子を接続して、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させるようにしたものである。
【００１４】
また、本発明のローパスフィルタの調整方法において、前記ローパスフィルタは、前記前記圧電基板上に第１のスリットを挟んで前記第１の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第１の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ入力用ワイヤとからなる第１の減少調整部と、前記圧電基板上に第２のスリットを挟んで前記第３の配線と隣り合うように形成された第２の減少調整用パッドと、この第２の減少調整用パッド及び前記第３の配線の各々に対して１本ずつ接続された複数の前記第２のチップインダクタ入力用ワイヤとからなる第２の減少調整部と、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなる第１の増大調整部と、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなる第２の増大調整部とを有し、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のスリットと前記第２のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の減少調整用パッドとの間、及び前記第３の配線と前記第２の減少調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第３のスリットと前記第４のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の増大調整用パッドとの間、及び前記第１の配線と前記第２の増大調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させるようにしたものである。
【００１５】
また、本発明のローパスフィルタの調整方法において、前記ローパスフィルタは、前記圧電基板上に第１のスリットを挟んで前記第２の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第２の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ出力用ワイヤとからなる第１の減少調整部と、前記圧電基板上に第２のスリットを挟んで前記第１の配線と隣り合うように形成された第２の減少調整用パッドと、前記第１の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ出力用ワイヤとからなる第２の減少調整部と、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなる第１の増大調整部と、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなる第２の増大調整部とを有し、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のスリットと前記第２のスリットのうち少なくとも一方にボールボンドを形成して、前記第２の配線と前記第１の減少調整用パッドとの間、及び前記第１の配線と前記第２の減少調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第３のスリットと前記第４のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の増大調整用パッドとの間、及び前記第１の配線と前記第２の増大調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させるようにしたものである。
【発明の効果】
【００１６】
本発明によれば、第１のフィルタと、第１のフィルタに並列に接続された第２のフィルタと、第１、第２のフィルタと信号入力端子との間に挿入された第３のフィルタとを設け、第１のフィルタを２端子対ＳＡＷ共振子から構成し、第２のフィルタを第１の１端子対ＳＡＷ共振子と第１のチップインダクタとから構成し、第３のフィルタを第２の１端子対ＳＡＷ共振子と第２のチップインダクタとから構成することにより、減衰極を遮断周波数近傍にすることが可能となり、減衰域の減衰量を改善することができる。また、本発明では、ＳＡＷ共振子を用いるため、フィルタを小型化できる。また、本発明では、積層ＬＣフィルタのように所望の減衰量を得るために段数を増やす必要がないので、通過帯域の挿入損失が増大することがなく、外形が大型化することもない。その結果、本発明では、低損失で急峻な減衰特性を有する小型のローパスフィルタを実現することができる。また、本発明では、減少調整部と増大調整部を設けることにより、ローパスフィルタの通過特性を容易に調整することができるので、ローパスフィルタの歩留りを向上させることができる。
【００１７】
また、本発明では、第１の減少調整用パッドと複数の第１のチップインダクタ入力用ワイヤ又は複数の第１のチップインダクタ出力用ワイヤとから第１の減少調整部を構成し、第２の減少調整用パッドと複数の第２のチップインダクタ入力用ワイヤ又は複数の第２のチップインダクタ出力用ワイヤとから第２の減少調整部を構成し、第１の増大調整用パッドと第１の容量素子とから第１の増大調整部を構成し、第２の増大調整用パッドと第２の容量素子とから第２の増大調整部を構成しておくことにより、第１のスリットと第２のスリットのうち少なくとも一方にボールボンドを形成すれば、第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させることができ、第３のスリットと第４のスリットのうち少なくとも一方にボールボンドを形成すれば、第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態となるローパスフィルタの等価回路図である。図１のローパスフィルタは、第１のフィルタ１と、第２のフィルタ２と、第３のフィルタ３と、第４のフィルタ４とから構成されている。図１において、ＩＮは信号入力端子、ＯＵＴは信号出力端子である。
【００１９】
図２に、第１のフィルタ１の平面図を示す。第１のフィルタ１は、２端子対ＳＡＷ（Surface Acoustic Wave ）共振子１１からなる。２端子対ＳＡＷ共振子１１は、圧電基板上に送信用ＩＤＴ（interdigital transducer ：すだれ状電極）１６０と受信用ＩＤＴ１６１とを形成し、さらにその両側にそれぞれ反射器１６２，１６３を配置したものである。周知のように、ＩＤＴは、金属からなる櫛状の対向する２つの電極部を有し、各電極部は、対向する電極部に向かって交互に突出した複数の電極指を有している。
【００２０】
図１、図２において、１２は２端子対ＳＡＷ共振子１１の第１の端子（フィルタ１の入力端子）、１４は２端子対ＳＡＷ共振子１１の第２の端子（フィルタ１の出力端子）、１３は２端子対ＳＡＷ共振子１１の第３の端子、１５は２端子対ＳＡＷ共振子１１の第４の端子である。第３の端子１３と第４の端子１５は接地されている。
【００２１】
第１のフィルタ１は、２つの反射器１６２，１６３間に生じる定在波の周波数とＩＤＴ１６０，１６１の共振周波数とが一致するときに、入力端子１２と出力端子１４間に信号が伝送される狭帯域通過フィルタとして動作する。第１のフィルタ１の通過特性の１例を図３に示す。
【００２２】
図４に、第３のフィルタ３の平面図を示す。第３のフィルタ３は、１端子対ＳＡＷ共振子３１と、１端子対ＳＡＷ共振子３１に並列に接続されたチップインダクタ３２とからなる。１端子対ＳＡＷ共振子３１は、圧電基板上に１つのＩＤＴ３１０を形成し、さらにその両側にそれぞれ反射器３１１，３１２を配置したものである。チップインダクタ３２としては、大きく分けると、導体層を印刷したフェライト等からなるグリーンシートを複数積層することで巻線を形成した積層チップインダクタと、導線を螺旋状に巻いた巻線チップインダクタの２種類がある。図１、図４において、３３は１端子対ＳＡＷ共振子３１の第１の端子（ＩＤＴ３１０の入力端子）、３４は１端子対ＳＡＷ共振子３１の第２の端子（ＩＤＴ３１０の出力端子）、３５はチップインダクタ３２の入力端子、３６はチップインダクタ３２の出力端子である。
【００２３】
第３のフィルタ３の通過特性の１例を図５に示す。第３のフィルタ３は、２つの減衰極を有する帯域通過フィルタの特性を示す。ただし、図５では、約０．９ＧＨｚの低周波側の減衰極のみ記載し、１ＧＨｚ超の位置にある高周波側の減衰極については省略している。第１のフィルタ１と第３のフィルタ３とを直列に接続し、第１のフィルタ１の通過域（０．９〜１ＧＨｚ）を第３のフィルタ３の２つの減衰極の間に設定すると、図６に示すように第１のフィルタ１の通過域の両側の約０．９ＧＨｚと１ＧＨｚの位置に第３のフィルタ３の減衰極が生じ、通過域近傍の減衰量が改善されていることが分かる。
【００２４】
フィルタ１，３を直列に接続したフィルタ（以下、直列フィルタ１，３と呼ぶ）と似た構成が、特開昭５６−４７１１６号公報に開示されている。特開昭５６−４７１１６号公報に開示されたフィルタでは、弾性表面波素子としてトランスバーサルフィルタが使用され、圧電共振子としてセラミック共振子が使用されている。これに対して、本実施の形態の直列フィルタ１，３では、トランスバーサルフィルタの代わりに２端子対ＳＡＷ共振子１１を使用し、また圧電共振子の代わりに１端子対ＳＡＷ共振子３１を使用しており、これらを同一の圧電基板上に形成している点が特開昭５６−４７１１６号公報のフィルタと異なる。
【００２５】
次に、本実施の形態では、直列フィルタ１，３において、第１のフィルタ１に並列に第２のフィルタ２を接続することにより、非常に急峻な減衰特性を有するローパスフィルタを実現している。第２のフィルタ２は、第３のフィルタ３と同様に、１端子対ＳＡＷ共振子２１と、１端子対ＳＡＷ共振子２１に並列に接続されたチップインダクタ２２とからなる。図１において、２３は１端子対ＳＡＷ共振子２１の第１の端子（ＩＤＴの入力端子）、２４は１端子対ＳＡＷ共振子２１の第２の端子（ＩＤＴの出力端子）、２５はチップインダクタ２２の入力端子、２６はチップインダクタ２２の出力端子である。
【００２６】
図１のローパスフィルタの通過特性の具体例については後述することとし、このローパスフィルタの動作について説明する。まず、第１のフィルタ１について考察する。第１のフィルタ１においては音響的結合が含まれているため、ＬＣフィルタの解析に用いられている影像パラメータ法による解析を直接行うことは困難である。まず影像パラメータ法による解析に帰着するため、以下の変換を行う。一般に、対称２端子対回路は、偶モード励振したときのインピーダンスをＺｅｖｅｎ、奇モード励振したときのインピーダンスをＺｏｄｄとすると、図７に示すような対称格子型回路に変形できる。
【００２７】
偶モード励振とは、２端子対回路の両端に大きさと位相が同じ電圧を印加することであり、奇モード励振とは、２端子対回路の両端に大きさが同じで位相が反転した電圧を印加することである。偶モードインピーダンスＺｅｖｅｎ、奇モードインピーダンスＺｏｄｄは、それぞれの励振モードにおける電圧と流入する電流の比である。また、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄの値は、回路シミュレータにより容易に計算することができる。図７に示した対称格子型回路は、図８のようなＴ型回路に容易に変形することができる。図８のＴ型回路について、影像インピーダンスをＺ０、伝搬定数をθとすると、次式が成立する。
【００２８】
【数１】
【００２９】
影像パラメータ理論によれば、θが虚数のときに通過域、実数のときに減衰域になるから、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄが異符号のときに通過域、同符号のときに減衰域となる。偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄの符号を調べるには、インピーダンスのリアクタンス部の符号を調べればよい。第１のフィルタ１について、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄのリアクタンス特性を図９、図１０に示す。図１０は、図９における０．９〜１ＧＨｚの帯域を拡大した図である。
【００３０】
図９、図１０によれば、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄとが異符号の周波数帯域がフィルタ特性の通過域となり、同符号の周波数帯域が減衰域となっている。上記の説明は、動作原理を説明するために回路が対称回路であるとの仮定をおいている。実際の回路では、ＩＤＴ１６０及び１６１の対数等を異ならせる場合があり、対称性が損なわれる場合があるが、その場合でも原理的には上記説明の延長上にあり、フィルタ特性を直接計算し所望の特性となるよう設計すればよい。
【００３１】
第１のフィルタ１に第２のフィルタ２のチップインダクタ２２のみを接続した場合のリアクタンス特性を図１１、図１２に示す。図１２は、図１１における０．９〜１ＧＨｚの帯域を拡大した図である。第１のフィルタ１に並列にチップインダクタ２２を接続したことにより、奇モードインピーダンスＺｏｄｄの符号がほぼ反転し、偶モードインピーダンスＺｅｖｅｎと異符合になっていることが分かる。このときの通過特性は、図１３のようになり、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄが同符号となっている一部の帯域（０．９４ＧＨｚ付近）を除いて通過域が形成されている。
【００３２】
さらに並列に１端子対ＳＡＷ共振子２１を接続した場合、すなわち第１のフィルタ１に第２のフィルタ２を並列に接続した場合のリアクタンス特性を図１４、図１５に示す。図１５は、図１４における０．７〜１ＧＨｚの帯域を拡大した図である。第１のフィルタ１に第２のフィルタ２を並列に接続すると、１端子対ＳＡＷ共振子２１とチップインダクタ２２で決まるピークが現れ、偶モードインピーダンスＺｅｖｅｎと奇モードインピーダンスＺｏｄｄが同符号の周波数帯域、すなわち減衰域が拡大されることが分かる。
【００３３】
第１のフィルタ１に第２のフィルタ２を並列に接続した場合の通過特性を図１６に示す。本実施の形態では、第１のフィルタ１に並列にチップインダクタ２２を接続することにより、狭帯域通過フィルタからローパスフィルタに変換することができ、さらに第１のフィルタ１に１端子対ＳＡＷ共振子２１を並列に接続することより、急峻な肩特性と広い減衰域を有するローパスフィルタを実現することができる。
【００３４】
そして、フィルタ１，２を並列に接続した構成に図５の特性を有する第３のフィルタ３を直列に接続すると、ローパスフィルタの減衰域の減衰量を増大させることができる。なお、本実施の形態のローパスフィルタの減衰域の高域側の端部周波数は、第１のフィルタ１によりほぼ決定され、減衰域の低域側の端部周波数は、チップインダクタ２２と１端子対ＳＡＷ共振子２１により決定される。また、第３のフィルタ３の減衰極周波数を適切に設定することにより、減衰域の周波数特性を設定することができる。
【００３５】
さらに、信号入力端子ＩＮと接地との間に第４のフィルタ４を挿入することにより、ローパスフィルタの減衰域の減衰量を更に増大させることができる。第４のフィルタ４は、１端子対ＳＡＷ共振子４１からなる。１端子対ＳＡＷ共振子４１は、１端子対ＳＡＷ共振子３１と同様に、圧電基板上に１つのＩＤＴを形成し、さらにその両側にそれぞれ反射器を配置したものである。図１において、４２は１端子対ＳＡＷ共振子４１の第１の端子、４３は１端子対ＳＡＷ共振子４１の第２の端子である。
【００３６】
次に、本実施の形態のローパスフィルタの設計法について説明する。まず、以下の（ａ）〜（ｄ）のような前提条件を定める。
（ａ）ラダー型のフィルタは、入出力端子間に挿入される素子である直列腕と、入出力端子と接地との間に挿入される素子である並列腕のインピーダンス関係によりフィルタ特性が決まる。
（ｂ）本実施の形態では、ローパスフィルタを直列腕及び並列腕に分解することができないため、ラダー型フィルタとは言えない。よって、ラダー型フィルタの動作説明で使用される影像インピーダンスによる方法を直接適用することはできない。
（ｃ）このため、本実施の形態では、偶モードインピーダンスと奇モードインピーダンスの概念を導入する。
（ｄ）偶モードインピーダンスと奇モードインピーダンスの虚部の符号によりフィルタ特性が定まる。すなわち、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜とが異符号のとき通過域となり、Ｉｍ｜Ｚｅｖｅｎ｜とＩｍ｜Ｚｏｄｄ｜とが同符号のとき減衰域となり、Ｉｍ｜Ｚｅｖｅｎ｜とＩｍ｜Ｚｏｄｄ｜とが同じ値のときに減衰極が生じる。
【００３７】
以下、 第１のフィルタ１に第２のフィルタ２を並列に接続したフィルタについて考える。第１のフィルタ１に第２のフィルタ２を並列に接続したフィルタの偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜を図１７に示す。また、図１７の場合におけるフィルタの通過特性を図１８に示す。偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜は、主に第１のフィルタ１の素子の値により定まり、奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜は、主に第２のフィルタ２の素子の値により定まる。
【００３８】
図１７では、奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が零となる周波数Ｐ１より低い帯域、及び偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜が零となる周波数Ｐ２より高い帯域で、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が異符号となっているため、これらの帯域が通過域となる。
【００３９】
一方、周波数Ｐ１とＰ２の間では、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同符号となっているため、周波数Ｐ１とＰ２の間の帯域が減衰域となる。特に、図１７に示す破線の帯域Ｂでは、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同一の値となる周波数が複数生じ、減衰極が形成される。
【００４０】
所望の通過域と減衰域を得るためには、周波数Ｐ１が目的の遮断周波数（通過域の高域側の端部周波数）となるよう調整し、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同じ値となる帯域Ｂが所望の減衰域と一致するよう調整すればよい。そのためには、まず第１のフィルタ１のＩＤＴ１６０，１６１の共振波長λ１を調整して、周波数Ｐ２が減衰域の高域側の端部周波数付近となるよう設定する。次に、第２のフィルタ２のＩＤＴの共振波長λ２を調整して、図１７の帯域Ｂが目的の減衰域の周波数範囲と一致するよう調整する。このとき、λ２＜λ１の関係を満たすようにする。
【００４１】
第１のフィルタ１に第２のフィルタ２を並列に接続したフィルタにおいてλ２＞λ１とした場合のリアクタンス特性を図１９に示し、このときの通過特性を図２０に示す。図１９に示すように、λ２＞λ１とした場合、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜とが連続的に同一の値となる帯域Ｂがなくなり、周波数Ｐ１とＰ２の間でＩｍ｜Ｚｅｖｅｎ｜とＩｍ｜Ｚｏｄｄ｜が一致するのは２点のみとなる。このため、減衰極が分離し、図１８の場合に比べて減衰域の減衰量が劣化する（図２０）。
【００４２】
第２のフィルタ２のＩＤＴの共振波長λ２を変化させると、通過域の高域側の端部周波数を決めるＰ１が変化するため、チップインダクタ２２の長さを調整して、Ｐ１が前述のように目的の遮断周波数になるよう設定する。この操作により、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同一の値となる帯域Ｂが変化するため、波長λ２を調整する。このようなチップインダクタ２２の長さの調整と第２のフィルタ２のＩＤＴの共振波長λ２の調整とを、所望の特性を満たすまで繰り返す。
【００４３】
第１のフィルタ１及び第２のフィルタ２のＩＤＴの電極指の交差幅と電極指の対数は、通過域のインピーダンスと帯域Ｂの傾きに影響を与える。第１のフィルタ１のＩＤＴ１６０，１６１の電極指の交差幅及び電極指の対数で決まるＩｍ｜Ｚｅｖｅｎ｜の傾きと第２のフィルタ２のＩＤＴの電極指の交差幅及び電極指の対数で決まるＩｍ｜Ｚｏｄｄ｜の傾きとが一致するように調整すると共に、通過域が所望の特性インピーダンス（通常５０Ω）となるよう適切に設定する。以上の調整は、手動で行うことも可能であるが、適切な誤差関数を定めて、コンピュータにより最適な組み合わせを探索するようにすると良い。
【００４４】
なお、以上の設計方法の説明では、第１のフィルタ１のＩＤＴ１６０の共振波長とＩＤＴ１６１の共振波長を同一の値としたが、異なる値に設定しても良い。この場合のリアクタンス特性を図２１に示す。ＩＤＴ１６０とＩＤＴ１６１の共振波長を異なる値にすると、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同一の値となる帯域Ｂが拡大し、より広帯域な減衰域を実現することができる。
【００４５】
また、第１のフィルタ１のＩＤＴ１６０とＩＤＴ１６１間の距離を調整すると、偶モードインピーダンスの虚部Ｉｍ｜Ｚｅｖｅｎ｜と奇モードインピーダンスの虚部Ｉｍ｜Ｚｏｄｄ｜が同一の値となる帯域を更に拡大することができ、減衰域を更に拡大することができる。この場合のリアクタンス特性を図２２に示す。この調整は、ＩＤＴ１６０とＩＤＴ１６１間の距離を通常０．５λとするところを０．７λから０．９λ付近にすると良い。
【００４６】
第３のフィルタ３は、図５のような通過特性を有している。そこで、第１のフィルタ１に第２のフィルタ２を並列に接続したフィルタと、第３のフィルタ３とにおいて、通過域と減衰域が互いに一致するようにして、これらを従属接続すれば、より減衰量が増大し好ましい。
【００４７】
次に、本実施の形態のローパスフィルタの実装構造について説明する。図１のローパスフィルタを従来の方法で実装すると、図２３のようになる。図２３の例では、プリント基板５００上にセラミックパッケージ５０１と２つのチップインダクタ２２，３２とを半田付けしている。セラミックパッケージ５０１は、図１のローパスフィルタの各構成要素のうちチップインダクタ２２，３２を除く構成要素を搭載したものである。図２３において、５０２はセラミックパッケージ５０１の底面に形成されたパッド（不図示）と半田で接続されるフットパターン、５０３，５０４はセラミックパッケージ５０１とチップインダクタ２２とを接続する配線、５０５，５０６はセラミックパッケージ５０１とチップインダクタ３２とを接続する配線である。
【００４８】
図２３のような実装構造では、セラミックパッケージ５０１とチップインダクタ２２，３２の実装に一定の距離が必要であり、実装面積が増大しがちである。また、プリント基板５００上にセラミックパッケージ５０１とチップインダクタ２２，３２とを実装しなければ、最終的なフィルタ特性を評価することができないため、品質管理上問題が生じる可能性がある。また、チップインダクタ２２とセラミックパッケージ５０１内の１端子対ＳＡＷ共振子２１との接続、およびチップインダクタ３２とセラミックパッケージ５０１内の１端子対ＳＡＷ共振子３１との接続には、セラミックパッケージ５０１内の配線及びプリント基板５００上の配線５０３〜５０６が必要であり、配線長が非常に長くなるため、ローパスフィルタの挿入損失の更なる低減を図ることは困難である。
【００４９】
これらの問題を解決するため、チップインダクタ２２，３２をセラミックパッケージ内に搭載したレイアウトを図２４に示す。図２４において、１００はアルミナ等からなるセラミックパッケージ、１０１はＬｉＴａＯ3 等からなる圧電基板、１０２は信号入力用パッド（図１の信号入力端子ＩＮ）、１０３はワイヤを介して１端子対ＳＡＷ共振子４１の第２の端子４３と接続される第１の接地用パッド、１０４はワイヤを介して１端子対ＳＡＷ共振子４１の第２の端子４３と接続される第２の接地用パッド、１０５はワイヤを介して第２のチップインダクタ３２の入力端子３５と接続される第２のチップインダクタ入力用パッド、１０６はワイヤを介して第２のチップインダクタ３２の出力端子３６と接続される第２のチップインダクタ出力用パッド、１０７はワイヤを介して第１のチップインダクタ２２の入力端子２５と接続される第１のチップインダクタ入力用パッド、１０８はワイヤを介して第１のチップインダクタ２２の出力端子２６と接続される第１のチップインダクタ出力用パッド、１０９はワイヤを介して２端子対ＳＡＷ共振子１１の第３の端子１３と接続される第３の接地用パッド、１１０はワイヤを介して２端子対ＳＡＷ共振子１１の第４の端子１５と接続される第４の接地用パッド、１１１は信号出力用パッド（図１の信号出力端子ＯＵＴ）である。
【００５０】
１１２〜１１７は圧電基板１０１上に形成された配線であり、１１２は１端子対ＳＡＷ共振子４１の第１の端子４２と１端子対ＳＡＷ共振子３１の第１の端子３３とを接続する配線、１１３は１端子対ＳＡＷ共振子４１の第２の端子４３と接続された配線、１１４は１端子対ＳＡＷ共振子３１の第２の端子３４と２端子対ＳＡＷ共振子１１の第１の端子１２及び１端子対ＳＡＷ共振子２１の第１の端子２３とを接続する配線、１１５は１端子対ＳＡＷ共振子２１の第２の端子２４と２端子対ＳＡＷ共振子１１の第２の端子１４とを接続する配線、１１６は２端子対ＳＡＷ共振子１１の第３の端子１３と接続された配線、１１７は２端子対ＳＡＷ共振子１１の第４の端子１５と接続された配線である。また、１１８〜１２１はセラミックパッケージ１００上に形成された配線であり、１１８は第２のチップインダクタ３２の入力端子３５と接続された配線、１１９は第２のチップインダクタ３２の出力端子３６と接続された配線、１２０は第１のチップインダクタ２２の入力端子２５と接続された配線、１２１は第１のチップインダクタ２２の出力端子２６と接続された配線である。
【００５１】
圧電基板１０１上に形成されるフィルタ１〜４の各共振子の電極、配線、パッドの材料としては例えばＡｌＣｕ（０．５％）がある。また、ＡｌＣｕに限らず種々の金属や合金を用いてもよい。
【００５２】
１２２は信号入力用パッド１０２と配線１１２とを接続する信号入力端子用ワイヤ、１２３は第１の接地用パッド１０３と配線１１３とを接続する第１の接地用ワイヤ、１２４は第２の接地用パッド１０４と配線１１３とを接続する第２の接地用ワイヤ、１２５は第２のチップインダクタ入力用パッド１０５と配線１１２とを接続する第２のチップインダクタ入力用ワイヤ、１２６は第２のチップインダクタ出力用パッド１０６と配線１１４とを接続する第２のチップインダクタ出力用ワイヤ、１２７は第１のチップインダクタ入力用パッド１０７と配線１１４とを接続する第１のチップインダクタ入力用ワイヤ、１２８は第１のチップインダクタ出力用パッド１０８と配線１１５とを接続する第１のチップインダクタ出力用ワイヤ、１２９は第３の接地用パッド１０９と配線１１６とを接続する第３の接地用ワイヤ、１３０は第４の接地用パッド１１０と配線１１７とを接続する第４の接地用ワイヤ、１３１は信号出力用パッド１１１と配線１１５とを接続する信号出力端子用ワイヤである。
【００５３】
図２５は、セラミックパッケージ１００のパッドと圧電基板１０１の配線との接続方法、およびチップインダクタ３２のセラミックパッケージ１００への搭載方法を説明するための斜視図である。なお、図２５では、セラミックパッケージ１００の一部を透視して記載している。チップインダクタ３２は、導電性ペースト１３２を用いて配線１１８および１１９と接続される。チップインダクタ２２についても同様にしてセラミックパッケージ１００上に搭載される。
【００５４】
配線１１９と第２のチップインダクタ出力用パッド１０６とは、ビアホール１３３を介して接続される。配線１１８と第２のチップインダクタ入力用パッド１０５との接続、配線１２０と第１のチップインダクタ入力用パッド１０７との接続、配線１２１と第１のチップインダクタ出力用パッド１０８との接続についても同様にビアホールを介して行われる。そして、第２のチップインダクタ出力用パッド１０６と圧電基板１０１上の配線１１４とは、第２のチップインダクタ出力用ワイヤ１２６を介して接続される。
【００５５】
図２４のレイアウトによれば、図２３に示したレイアウトに比べて、配線長を短くすることができ、挿入損失の低減を図ることができる。しかし、図２３、図２４のいずれのレイアウトにおいても、従来の積層ＬＣローパスフィルタと同様に、インダクタの値のばらつきによりフィルタ特性が劣化するという問題点がある。図２６に、図２４のレイアウトによる図１のローパスフィルタにおいてチップインダクタ２２の値が変動した場合の通過特性の１例を示す。
【００５６】
図１の回路構成によれば、従来の積層ＬＣフィルタに比べて、非常に急峻な減衰特性を得ることができる。しかし、チップインダクタの公称公差は±０．２ｎＨ程度と無視できないほど大きく、チップインダクタ２２の値が大きくなった場合、通過域の高域側の端部周波数が図２６に示すように低周波側にシフトするため、通過域が狭くなる。一方、チップインダクタ２２の値が小さくなった場合は、通過域の高域側の端部周波数が高周波側にシフトするために通過域は拡大するものの、減衰域が狭くなる。このようなフィルタ特性の劣化により、歩留まりが低下する可能性がある。
【００５７】
そこで、本実施の形態では、以下の構造によりローパスフィルタの通過特性を調整することを可能にする。図２７は本実施の形態のローパスフィルタのレイアウトを示す平面図であり、図２４と同一の構成には同一の符号を付してある。本実施の形態では、圧電基板１０１上に、チップインダクタ２２，３２の値を実効的に減少させることが可能な減少調整部１３５，１３７と、チップインダクタ２２，３２の値を実効的に増大させることが可能な増大調整部１３６，１３８とを設けている。
【００５８】
図２８（Ａ）、図２８（Ｂ）は減少調整部１３５，１３７を拡大した平面図である。第１の減少調整部１３５は、圧電基板１０１上に第１のスリット１４０を挟んで配線１１４と隣り合うように形成された第１の減少調整用パッド１４１と、第１のチップインダクタ入力用パッド１０７と配線１１４とを接続する第１のチップインダクタ入力用ワイヤ１２７ａと、第１のチップインダクタ入力用パッド１０７と第１の減少調整用パッド１４１とを接続する第１のチップインダクタ入力用ワイヤ１２７ｂとから構成される。
【００５９】
同様に、第２の減少調整部１３７は、圧電基板１０１上に第２のスリット１４２を挟んで配線１１２と隣り合うように形成された第２の減少調整用パッド１４３と、第２のチップインダクタ入力用パッド１０５と配線１１２とを接続する第２のチップインダクタ入力用ワイヤ１２５ａと、第２のチップインダクタ入力用パッド１０５と第２の減少調整用パッド１４３とを接続する第２のチップインダクタ入力用ワイヤ１２５ｂとから構成される。
【００６０】
図２９（Ａ）、図２９（Ｂ）は増大調整部１３６，１３８を拡大した平面図である。第１の増大調整部１３６は、圧電基板１０１上に第３のスリット１４４を挟んで配線１１４と隣り合うように形成された第１の増大調整用パッド１４５と、この第１の増大調整用パッド１４５と配線１１５との間に設けられた第１の容量素子１４６とから構成される。第１の容量素子１４６は、第１の増大調整用パッド１４５と繋がる電極部１４７と、空隙１４８を挟んで電極部１４７と対向する、配線１１５と繋がる電極部１４８とからなる。
【００６１】
第２の増大調整部１３８は、圧電基板１０１上に第４のスリット１５０を挟んで配線１１４と隣り合うように形成された第２の増大調整用パッド１５１と、この第２の増大調整用パッド１５１と配線１１２との間に設けられた第２の容量素子１５２とから構成される。第２の容量素子１５２は、第２の増大調整用パッド１５１と繋がる電極部１５３と、空隙１５４を挟んで電極部１５３と対向する、配線１１２と繋がる電極部１５５とからなる。なお、容量素子１４６，１５２として、交差指状電極等を用いる場合には、通過域内で不要なリップルが生じないようＩＤＴ周期及び伝搬方向を適切に選ぶ必要がある。
【００６２】
次に、本実施の形態のローパスフィルタの調整方法について説明する。まず、図２７〜図２９に示した状態までローパスフィルタの製造が終了した時点で、ローパスフィルタの通過特性を測定し、通過域の高域側の端部周波数（カットオフ周波数）によりローパスフィルタを規格内の良品、端部周波数が規格値より低い不良品、端部周波数が規格値より高い不良品にランク分けする。
【００６３】
ローパスフィルタをランク分けした後に、通過域の高域側の端部周波数が規格値より低い不良品については、図３０に示すように、第１の減少調整部１３５のスリット１４０の箇所にＡｕ等からなるボールボンド１５６を形成し、配線１１４と第１の減少調整用パッド１４１とを電気的に接続する。第１のチップインダクタ入力用パッド１０７と配線１１４とを接続する第１のチップインダクタ入力用ワイヤは調整前は１２７ａの１本のみであるが、ボールボンド１５６を形成した後は１２７ａと１２７ｂの２本に増加する。これにより、第１のチップインダクタ２２の実効的なインダクタ値が小さくなるため、ローパスフィルタの高域側の端部周波数が高周波側にシフトする。こうして、通過域の高域側の端部周波数が規格値より低い不良品が規格内の良品になるように、ローパスフィルタの通過特性を調整することができる。
【００６４】
なお、図３０の例では、第１の減少調整部１３５を用いて調整を行っているが、第２の減少調整部１３７のスリット１４２の箇所にボールボンドを形成してもよい。これにより、配線１１２と第２の減少調整用パッド１４３とが電気的に接続され、第２のチップインダクタ３２の実効的なインダクタ値が小さくなるため、ローパスフィルタの高域側の端部周波数が高周波側にシフトする。また、減少調整部１３５と１３７の両方を同時に用いて調整を行うようにしてもよい。
【００６５】
一方、通過域の高域側の端部周波数が規格値より高い不良品については、図３１に示すように、第１の増大調整部１３６のスリット１４４の箇所にＡｕ等からなるボールボンド１５７を形成し、配線１１４と第１の増大調整用パッド１４５とを電気的に接続する。これにより、第１の容量素子１４６が第１のチップインダクタ２２に並列に接続され、第１のチップインダクタ２２の実効的なインダクタ値が大きくなるため、ローパスフィルタの高域側の端部周波数が低周波側にシフトする。こうして、通過域の高域側の端部周波数が規格値より高い不良品が規格内の良品になるように、ローパスフィルタの通過特性を調整することができる。
【００６６】
なお、図３１の例では、第１の増大調整部１３６を用いて調整を行っているが、第２の増大調整部１３８のスリット１５０の箇所にボールボンドを形成してもよい。これにより、配線１１４と第２の増大調整用パッド１５１とが電気的に接続されて、第２の容量素子１５２が第２のチップインダクタ３２に並列に接続され、第２のチップインダクタ３２の実効的なインダクタ値が大きくなるため、ローパスフィルタの高域側の端部周波数が低周波側にシフトする。また、増大調整部１３６と１３８の両方を同時に用いて調整を行うようにしてもよい。
【００６７】
以上のような調整を行った後に、セラミックパッケージ１００の封止等の工程を経てローパスフィルタが完成する。
以上のように、本実施の形態の回路構成によれば、従来の積層ＬＣフィルタに比べて、非常に急峻な減衰特性を得ることができる。本実施の形態では、ＳＡＷ共振子を用いるため、フィルタを小型化できる。さらに、本実施の形態では、積層ＬＣフィルタのように所望の減衰量を得るために段数を増やす必要がないので、通過帯域の挿入損失が増大することがなく、外形が大型化することもない。そして、本実施の形態の実装構造によれば、ローパスフィルタの通過特性を容易に調整することができるので、ローパスフィルタの歩留りを向上させることができる。
【００６８】
なお、本実施の形態において、ローパスフィルタの通過特性を更に細かく調整することも可能である。この場合は、第１の減少調整用パッド１４１をｎ−１個設けると共に（ｎは３以上の自然数）、第１のチップインダクタ入力用ワイヤをｎ本にして、配線１１４及び第１の減少調整用パッド１４１の各々に対して第１のチップインダクタ入力用ワイヤを１本ずつ接続する。同様に、第２の減少調整用パッド１４３をｎ−１個設けると共に、第２のチップインダクタ入力用ワイヤをｎ本にして、配線１１２及び第２の減少調整用パッド１４３の各々に対して第２のチップインダクタ入力用ワイヤを１本ずつ接続する。また、第１の増大調整用パッド１４５と第１の容量素子１４６とをｍ（ｍは２以上の自然数）個ずつ設け、第２の増大調整用パッド１５１と第２の容量素子１５２とをｍ個ずつ設ける。
【００６９】
通過域の高域側の端部周波数が低周波側にシフトしている不良品については、配線１１４と繋がる第１のチップインダクタ入力用ワイヤの本数、及び配線１１２と繋がる第２のチップインダクタ入力用ワイヤの本数を端部周波数のシフト量に応じて決定すればよい。すなわち、通過域の高域側の端部周波数のシフト量に応じて、配線１１４とｎ−１個の第１の減少調整用パッド１４１との間のｎ−１個のスリット１４０の中から少なくとも１つを選択して、選択したスリット１４０にボールボンドを形成し、同様に配線１１２とｎ−１個の第２の減少調整用パッド１４３との間のｎ−１個のスリット１４２の中から少なくとも１つを選択して、選択したスリット１４２にボールボンドを形成すればよい。これにより、チップインダクタ２２，３２のインダクタ値の減少量を細かく調整することができる。
【００７０】
一方、通過域の高域側の端部周波数が高周波側にシフトしている不良品については、第１のチップインダクタ２２に並列に接続される第１の容量素子１４６の個数、及び第２のチップインダクタ３２に並列に接続される第２の容量素子１５２の個数を端部周波数のシフト量に応じて決定すればよい。すなわち、通過域の高域側の端部周波数のシフト量に応じて、配線１１４とｍ個の第１の増大調整用パッド１４５との間のｍ個のスリット１４４の中から少なくとも１つを選択して、選択したスリット１４４にボールボンドを形成し、配線１１４とｍ個の第２の増大調整用パッド１５１との間のｍ個のスリット１５０の中から少なくとも１つを選択して、選択したスリット１５０にボールボンドを形成すればよい。これにより、チップインダクタ２２，３２のインダクタ値の増大量を細かく調整することができる。
【００７１】
また、本実施の形態では、通過域の高域側の端部周波数が規格値より低い場合、配線１１４と繋がる第１のチップインダクタ入力用ワイヤの本数及び配線１１２と繋がる第２のチップインダクタ入力用ワイヤの本数のうち少なくとも一方を調整するようにしているが、配線１１５と繋がる第１のチップインダクタ出力用ワイヤの本数及び配線１１４と繋がる第２のチップインダクタ出力用ワイヤの本数のうち少なくとも一方を調整するようにしてもよい。
【００７２】
この場合は、第１の減少調整用パッド１４１を配線１１５の隣に設け、配線１１５及び第１の減少調整用パッド１４１の各々に対して第１のチップインダクタ出力用ワイヤを１本ずつ接続する。また、第２の減少調整用パッド１４３を配線１１４の隣に設け、配線１１４及び第２の減少調整用パッド１４３の各々に対して第２のチップインダクタ出力用ワイヤを１本ずつ接続する。こうして、第１のチップインダクタ出力用ワイヤと第２のチップインダクタ出力用ワイヤの本数により、チップインダクタ２２，３２のインダクタ値の減少量を調整することができる。
【産業上の利用可能性】
【００７３】
本発明は、例えばＴＶ放送受信用チューナ付き携帯電話機のチューナ回路に適用することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態となるローパスフィルタの等価回路図である。
【図２】本発明の実施の形態における第１のフィルタの平面図である。
【図３】本発明の実施の形態における第１のフィルタの通過特性の１例を示す図である。
【図４】本発明の実施の形態における第３のフィルタの平面図である。
【図５】本発明の実施の形態における第３のフィルタの通過特性の１例を示す図である。
【図６】第１のフィルタと第３のフィルタとを直列に接続したフィルタの通過特性の１例を示す図である。
【図７】対称２端子対回路を変形した対称格子型回路の等価回路図である。
【図８】図７の対称格子型回路を変形したＴ型回路の等価回路図である。
【図９】本発明の実施の形態における第１のフィルタについて偶モードインピーダンスと奇モードインピーダンスのリアクタンス特性の１例を示す図である。
【図１０】図９を拡大した図である。
【図１１】本発明の実施の形態において第１のフィルタに第２のフィルタの位相線路を接続した場合のリアクタンス特性の１例を示す図である。
【図１２】図１１を拡大した図である。
【図１３】本発明の実施の形態において第１のフィルタに第２のフィルタの位相線路のみを接続した場合の通過特性の１例を示す図である。
【図１４】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合のリアクタンス特性の１例を示す図である。
【図１５】図１４を拡大した図である。
【図１６】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合の通過特性の１例を示す図である。
【図１７】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合のリアクタンス特性の他の例を示す図である。
【図１８】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合の通過特性の他の例を示す図である。
【図１９】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合のリアクタンス特性の他の例を示す図である。
【図２０】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合の通過特性の他の例を示す図である。
【図２１】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合のリアクタンス特性の他の例を示す図である。
【図２２】本発明の実施の形態において第１のフィルタに第２のフィルタを並列に接続した場合のリアクタンス特性の他の例を示す図である。
【図２３】図１のローパスフィルタを従来の方法で実装したときのレイアウトを示す平面図である。
【図２４】チップインダクタをセラミックパッケージ内に搭載した場合のローパスフィルタのレイアウトを示す平面図である。
【図２５】セラミックパッケージのパッドと圧電基板の配線との接続方法およびチップインダクタのセラミックパッケージへの搭載方法を説明するための斜視図である。
【図２６】図２４のローパスフィルタにおいてチップインダクタの値が変動した場合の通過特性の１例を示す図である。
【図２７】本発明の実施の形態のローパスフィルタのレイアウトを示す平面図である。
【図２８】図２７のローパスフィルタにおける減少調整部を拡大した平面図である。
【図２９】図２７のローパスフィルタにおける増大調整部を拡大した平面図である。
【図３０】通過域の高域側の端部周波数が規格値より低い場合のローパスフィルタの調整方法を説明する平面図である。
【図３１】通過域の高域側の端部周波数が規格値より高い場合のローパスフィルタの調整方法を説明する平面図である。
【図３２】従来の積層ＬＣローパスフィルタの等価回路図である。
【図３３】図３２の積層ＬＣローパスフィルタの通過特性の１例を示す図である。
【符号の説明】
【００７５】
１…第１のフィルタ、２…第２のフィルタ、３…第３のフィルタ、４…第４のフィルタ、１１…２端子対ＳＡＷ共振子、２１、３１、４１…１端子対ＳＡＷ共振子、２２、３２…チップインダクタ、１００…セラミックパッケージ、１０１…圧電基板、１０５…第２のチップインダクタ入力用パッド、１０６…第２のチップインダクタ出力用パッド、１０７…第１のチップインダクタ入力用パッド、１０８…第１のチップインダクタ出力用パッド、１２５ａ，１２５ｂ…第２のチップインダクタ入力用ワイヤ、１２６…第２のチップインダクタ出力用ワイヤ、１２７ａ，１２７ｂ…第１のチップインダクタ入力用ワイヤ、１２８…第１のチップインダクタ出力用ワイヤ、１３５，１３７…減少調整部、１３６，１３８…増大調整部、１４０，１４２，１４４，１５０…スリット、１４１，１４３…減少調整用パッド、１４５，１５１…増大調整用パッド、１４６，１５２…容量素子。
【特許請求の範囲】
【請求項１】
第１のフィルタと、この第１のフィルタに並列に接続された第２のフィルタと、前記第１、第２のフィルタと信号入力端子との間に挿入された第３のフィルタとを有し、
前記第１のフィルタは、第１の端子が前記第３のフィルタに接続され、第２の端子が信号出力端子に接続され、第３の端子と第４の端子が接地された２端子対ＳＡＷ共振子からなり、
前記第２のフィルタは、第１の端子が前記２端子対ＳＡＷ共振子の第１の端子に接続され、第２の端子が前記２端子対ＳＡＷ共振子の第２の端子に接続された第１の１端子対ＳＡＷ共振子と、この第１の１端子対ＳＡＷ共振子に並列に接続された第１のチップインダクタとからなり、
前記第３のフィルタは、第１の端子が前記信号入力端子に接続され、第２の端子が前記第１、第２のフィルタの第１の端子に接続された第２の１端子対ＳＡＷ共振子と、この第２の１端子対ＳＡＷ共振子に並列に接続された第２のチップインダクタとからなり、
前記２端子対ＳＡＷ共振子と前記第１、第２の１端子対ＳＡＷ共振子とが、圧電基板上に形成され、前記第１、第２のチップインダクタが、前記圧電基板を内蔵するセラミックパッケージ内に搭載され、
前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させることが可能な減少調整部と、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることが可能な増大調整部とを備えることを特徴とするローパスフィルタ。
【請求項２】
請求項１記載のローパスフィルタにおいて、
前記減少調整部は、前記第１のチップインダクタの値を減少させることが可能な第１の減少調整部と、前記第２のチップインダクタの値を減少させることが可能な第２の減少調整部とからなり、
前記増大調整部は、前記第１のチップインダクタの値を増大させることが可能な第１の増大調整部と、前記第２のチップインダクタの値を増大させることが可能な第２の増大調整部とからなることを特徴とするローパスフィルタ。
【請求項３】
請求項２記載のローパスフィルタにおいて、
前記セラミックパッケージの第１のチップインダクタ入力用パッドと前記第１の１端子対ＳＡＷ共振子の第１の端子に繋がる第１の配線とが第１のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第１のチップインダクタ出力用パッドと前記第１の１端子対ＳＡＷ共振子の第２の端子に繋がる第２の配線とが第１のチップインダクタ出力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ入力用パッドと前記第２の１端子対ＳＡＷ共振子の第１の端子に繋がる第３の配線とが第２のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ出力用パッドと前記第２の１端子対ＳＡＷ共振子の第２の端子に繋がる前記第１の配線とが第２のチップインダクタ出力用ワイヤを介して接続され、
前記第１の減少調整部は、前記圧電基板上に第１のスリットを挟んで前記第１の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第１の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ入力用ワイヤとからなり、
前記第２の減少調整部は、前記圧電基板上に第２のスリットを挟んで前記第３の配線と隣り合うように形成された第２の減少調整用パッドと、前記第３の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ入力用ワイヤとからなり、
前記第１の増大調整部は、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなり、
前記第２の増大調整部は、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなることを特徴とするローパスフィルタ。
【請求項４】
請求項２記載のローパスフィルタにおいて、
前記セラミックパッケージの第１のチップインダクタ入力用パッドと前記第１の１端子対ＳＡＷ共振子の第１の端子に繋がる第１の配線とが第１のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第１のチップインダクタ出力用パッドと前記第１の１端子対ＳＡＷ共振子の第２の端子に繋がる第２の配線とが第１のチップインダクタ出力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ入力用パッドと前記第２の１端子対ＳＡＷ共振子の第１の端子に繋がる第３の配線とが第２のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ出力用パッドと前記第２の１端子対ＳＡＷ共振子の第２の端子に繋がる前記第１の配線とが第２のチップインダクタ出力用ワイヤを介して接続され、
前記第１の減少調整部は、前記圧電基板上に第１のスリットを挟んで前記第２の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第２の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ出力用ワイヤとからなり、
前記第２の減少調整部は、前記圧電基板上に第２のスリットを挟んで前記第１の配線と隣り合うように形成された第２の減少調整用パッドと、前記第１の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ出力用ワイヤとからなり、
前記第１の増大調整部は、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなり、
前記第２の増大調整部は、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなることを特徴とするローパスフィルタ。
【請求項５】
第１のフィルタと、この第１のフィルタに並列に接続された第２のフィルタと、前記第１、第２のフィルタと信号入力端子との間に挿入された第３のフィルタとを有するローパスフィルタの通過特性を調整する調整方法であって、
前記第１のフィルタは、第１の端子が前記第３のフィルタに接続され、第２の端子が信号出力端子に接続され、第３の端子と第４の端子が接地された２端子対ＳＡＷ共振子からなり、前記第２のフィルタは、第１の端子が前記２端子対ＳＡＷ共振子の第１の端子に接続され、第２の端子が前記２端子対ＳＡＷ共振子の第２の端子に接続された第１の１端子対ＳＡＷ共振子と、この第１の１端子対ＳＡＷ共振子に並列に接続された第１のチップインダクタとからなり、前記第３のフィルタは、第１の端子が前記信号入力端子に接続され、第２の端子が前記第１、第２のフィルタの第１の端子に接続された第２の１端子対ＳＡＷ共振子と、この第２の１端子対ＳＡＷ共振子に並列に接続された第２のチップインダクタとからなり、
前記２端子対ＳＡＷ共振子と前記第１、第２の１端子対ＳＡＷ共振子とが、圧電基板上に形成され、前記第１、第２のチップインダクタが、前記圧電基板を内蔵するセラミックパッケージ内に搭載され、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることを特徴とするローパスフィルタの調整方法。
【請求項６】
請求項５記載のローパスフィルタの調整方法において、
前記セラミックパッケージの第１のチップインダクタ入力用パッドと前記第１の１端子対ＳＡＷ共振子の第１の端子に繋がる第１の配線とが第１のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第１のチップインダクタ出力用パッドと前記第１の１端子対ＳＡＷ共振子の第２の端子に繋がる第２の配線とが第１のチップインダクタ出力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ入力用パッドと前記第２の１端子対ＳＡＷ共振子の第１の端子に繋がる第３の配線とが第２のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ出力用パッドと前記第２の１端子対ＳＡＷ共振子の第２の端子に繋がる前記第１の配線とが第２のチップインダクタ出力用ワイヤを介して接続され、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のチップインダクタ入力用ワイヤと前記第１のチップインダクタ出力用ワイヤと前記第２のチップインダクタ入力用ワイヤと前記第２のチップインダクタ出力用ワイヤのうち少なくとも１つのワイヤの本数を増やして、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第１、第２のチップインダクタのうち少なくとも一方に並列に容量素子を接続して、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることを特徴とすることを特徴とするローパスフィルタの調整方法。
【請求項７】
請求項６記載のローパスフィルタの調整方法において、
前記ローパスフィルタは、
前記前記圧電基板上に第１のスリットを挟んで前記第１の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第１の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ入力用ワイヤとからなる第１の減少調整部と、
前記圧電基板上に第２のスリットを挟んで前記第３の配線と隣り合うように形成された第２の減少調整用パッドと、この第２の減少調整用パッド及び前記第３の配線の各々に対して１本ずつ接続された複数の前記第２のチップインダクタ入力用ワイヤとからなる第２の減少調整部と、
前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなる第１の増大調整部と、
前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなる第２の増大調整部とを有し、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のスリットと前記第２のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の減少調整用パッドとの間、及び前記第３の配線と前記第２の減少調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第３のスリットと前記第４のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の増大調整用パッドとの間、及び前記第１の配線と前記第２の増大調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることを特徴とすることを特徴とするローパスフィルタの調整方法。
【請求項８】
請求項６記載のローパスフィルタの調整方法において、
前記ローパスフィルタは、
前記圧電基板上に第１のスリットを挟んで前記第２の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第２の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ出力用ワイヤとからなる第１の減少調整部と、
前記圧電基板上に第２のスリットを挟んで前記第１の配線と隣り合うように形成された第２の減少調整用パッドと、前記第１の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ出力用ワイヤとからなる第２の減少調整部と、
前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなる第１の増大調整部と、
前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなる第２の増大調整部とを有し、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のスリットと前記第２のスリットのうち少なくとも一方にボールボンドを形成して、前記第２の配線と前記第１の減少調整用パッドとの間、及び前記第１の配線と前記第２の減少調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第３のスリットと前記第４のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の増大調整用パッドとの間、及び前記第１の配線と前記第２の増大調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることを特徴とすることを特徴とするローパスフィルタの調整方法。
【請求項１】
第１のフィルタと、この第１のフィルタに並列に接続された第２のフィルタと、前記第１、第２のフィルタと信号入力端子との間に挿入された第３のフィルタとを有し、
前記第１のフィルタは、第１の端子が前記第３のフィルタに接続され、第２の端子が信号出力端子に接続され、第３の端子と第４の端子が接地された２端子対ＳＡＷ共振子からなり、
前記第２のフィルタは、第１の端子が前記２端子対ＳＡＷ共振子の第１の端子に接続され、第２の端子が前記２端子対ＳＡＷ共振子の第２の端子に接続された第１の１端子対ＳＡＷ共振子と、この第１の１端子対ＳＡＷ共振子に並列に接続された第１のチップインダクタとからなり、
前記第３のフィルタは、第１の端子が前記信号入力端子に接続され、第２の端子が前記第１、第２のフィルタの第１の端子に接続された第２の１端子対ＳＡＷ共振子と、この第２の１端子対ＳＡＷ共振子に並列に接続された第２のチップインダクタとからなり、
前記２端子対ＳＡＷ共振子と前記第１、第２の１端子対ＳＡＷ共振子とが、圧電基板上に形成され、前記第１、第２のチップインダクタが、前記圧電基板を内蔵するセラミックパッケージ内に搭載され、
前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させることが可能な減少調整部と、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることが可能な増大調整部とを備えることを特徴とするローパスフィルタ。
【請求項２】
請求項１記載のローパスフィルタにおいて、
前記減少調整部は、前記第１のチップインダクタの値を減少させることが可能な第１の減少調整部と、前記第２のチップインダクタの値を減少させることが可能な第２の減少調整部とからなり、
前記増大調整部は、前記第１のチップインダクタの値を増大させることが可能な第１の増大調整部と、前記第２のチップインダクタの値を増大させることが可能な第２の増大調整部とからなることを特徴とするローパスフィルタ。
【請求項３】
請求項２記載のローパスフィルタにおいて、
前記セラミックパッケージの第１のチップインダクタ入力用パッドと前記第１の１端子対ＳＡＷ共振子の第１の端子に繋がる第１の配線とが第１のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第１のチップインダクタ出力用パッドと前記第１の１端子対ＳＡＷ共振子の第２の端子に繋がる第２の配線とが第１のチップインダクタ出力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ入力用パッドと前記第２の１端子対ＳＡＷ共振子の第１の端子に繋がる第３の配線とが第２のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ出力用パッドと前記第２の１端子対ＳＡＷ共振子の第２の端子に繋がる前記第１の配線とが第２のチップインダクタ出力用ワイヤを介して接続され、
前記第１の減少調整部は、前記圧電基板上に第１のスリットを挟んで前記第１の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第１の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ入力用ワイヤとからなり、
前記第２の減少調整部は、前記圧電基板上に第２のスリットを挟んで前記第３の配線と隣り合うように形成された第２の減少調整用パッドと、前記第３の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ入力用ワイヤとからなり、
前記第１の増大調整部は、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなり、
前記第２の増大調整部は、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなることを特徴とするローパスフィルタ。
【請求項４】
請求項２記載のローパスフィルタにおいて、
前記セラミックパッケージの第１のチップインダクタ入力用パッドと前記第１の１端子対ＳＡＷ共振子の第１の端子に繋がる第１の配線とが第１のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第１のチップインダクタ出力用パッドと前記第１の１端子対ＳＡＷ共振子の第２の端子に繋がる第２の配線とが第１のチップインダクタ出力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ入力用パッドと前記第２の１端子対ＳＡＷ共振子の第１の端子に繋がる第３の配線とが第２のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ出力用パッドと前記第２の１端子対ＳＡＷ共振子の第２の端子に繋がる前記第１の配線とが第２のチップインダクタ出力用ワイヤを介して接続され、
前記第１の減少調整部は、前記圧電基板上に第１のスリットを挟んで前記第２の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第２の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ出力用ワイヤとからなり、
前記第２の減少調整部は、前記圧電基板上に第２のスリットを挟んで前記第１の配線と隣り合うように形成された第２の減少調整用パッドと、前記第１の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ出力用ワイヤとからなり、
前記第１の増大調整部は、前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなり、
前記第２の増大調整部は、前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなることを特徴とするローパスフィルタ。
【請求項５】
第１のフィルタと、この第１のフィルタに並列に接続された第２のフィルタと、前記第１、第２のフィルタと信号入力端子との間に挿入された第３のフィルタとを有するローパスフィルタの通過特性を調整する調整方法であって、
前記第１のフィルタは、第１の端子が前記第３のフィルタに接続され、第２の端子が信号出力端子に接続され、第３の端子と第４の端子が接地された２端子対ＳＡＷ共振子からなり、前記第２のフィルタは、第１の端子が前記２端子対ＳＡＷ共振子の第１の端子に接続され、第２の端子が前記２端子対ＳＡＷ共振子の第２の端子に接続された第１の１端子対ＳＡＷ共振子と、この第１の１端子対ＳＡＷ共振子に並列に接続された第１のチップインダクタとからなり、前記第３のフィルタは、第１の端子が前記信号入力端子に接続され、第２の端子が前記第１、第２のフィルタの第１の端子に接続された第２の１端子対ＳＡＷ共振子と、この第２の１端子対ＳＡＷ共振子に並列に接続された第２のチップインダクタとからなり、
前記２端子対ＳＡＷ共振子と前記第１、第２の１端子対ＳＡＷ共振子とが、圧電基板上に形成され、前記第１、第２のチップインダクタが、前記圧電基板を内蔵するセラミックパッケージ内に搭載され、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることを特徴とするローパスフィルタの調整方法。
【請求項６】
請求項５記載のローパスフィルタの調整方法において、
前記セラミックパッケージの第１のチップインダクタ入力用パッドと前記第１の１端子対ＳＡＷ共振子の第１の端子に繋がる第１の配線とが第１のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第１のチップインダクタ出力用パッドと前記第１の１端子対ＳＡＷ共振子の第２の端子に繋がる第２の配線とが第１のチップインダクタ出力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ入力用パッドと前記第２の１端子対ＳＡＷ共振子の第１の端子に繋がる第３の配線とが第２のチップインダクタ入力用ワイヤを介して接続され、前記セラミックパッケージの第２のチップインダクタ出力用パッドと前記第２の１端子対ＳＡＷ共振子の第２の端子に繋がる前記第１の配線とが第２のチップインダクタ出力用ワイヤを介して接続され、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のチップインダクタ入力用ワイヤと前記第１のチップインダクタ出力用ワイヤと前記第２のチップインダクタ入力用ワイヤと前記第２のチップインダクタ出力用ワイヤのうち少なくとも１つのワイヤの本数を増やして、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第１、第２のチップインダクタのうち少なくとも一方に並列に容量素子を接続して、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることを特徴とすることを特徴とするローパスフィルタの調整方法。
【請求項７】
請求項６記載のローパスフィルタの調整方法において、
前記ローパスフィルタは、
前記前記圧電基板上に第１のスリットを挟んで前記第１の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第１の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ入力用ワイヤとからなる第１の減少調整部と、
前記圧電基板上に第２のスリットを挟んで前記第３の配線と隣り合うように形成された第２の減少調整用パッドと、この第２の減少調整用パッド及び前記第３の配線の各々に対して１本ずつ接続された複数の前記第２のチップインダクタ入力用ワイヤとからなる第２の減少調整部と、
前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなる第１の増大調整部と、
前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなる第２の増大調整部とを有し、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のスリットと前記第２のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の減少調整用パッドとの間、及び前記第３の配線と前記第２の減少調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第３のスリットと前記第４のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の増大調整用パッドとの間、及び前記第１の配線と前記第２の増大調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることを特徴とすることを特徴とするローパスフィルタの調整方法。
【請求項８】
請求項６記載のローパスフィルタの調整方法において、
前記ローパスフィルタは、
前記圧電基板上に第１のスリットを挟んで前記第２の配線と隣り合うように形成された少なくとも１つの第１の減少調整用パッドと、前記第２の配線及び前記第１の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第１のチップインダクタ出力用ワイヤとからなる第１の減少調整部と、
前記圧電基板上に第２のスリットを挟んで前記第１の配線と隣り合うように形成された第２の減少調整用パッドと、前記第１の配線及び前記第２の減少調整用パッドの各々に対して１本ずつ接続された複数の前記第２のチップインダクタ出力用ワイヤとからなる第２の減少調整部と、
前記圧電基板上に第３のスリットを挟んで前記第１の配線と隣り合うように形成された第１の増大調整用パッドと、この第１の増大調整用パッドと前記第２の配線との間に設けられた第１の容量素子とからなる第１の増大調整部と、
前記圧電基板上に第４のスリットを挟んで前記第１の配線と隣り合うように形成された第２の増大調整用パッドと、この第２の増大調整用パッドと前記第３の配線との間に設けられた第２の容量素子とからなる第２の増大調整部とを有し、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より低い場合は、前記第１のスリットと前記第２のスリットのうち少なくとも一方にボールボンドを形成して、前記第２の配線と前記第１の減少調整用パッドとの間、及び前記第１の配線と前記第２の減少調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を減少させ、
前記ローパスフィルタの通過域の高域側の端部周波数が規格値より高い場合は、前記第３のスリットと前記第４のスリットのうち少なくとも一方にボールボンドを形成して、前記第１の配線と前記第１の増大調整用パッドとの間、及び前記第１の配線と前記第２の増大調整用パッドとの間のうち少なくとも一方を接続し、前記第１、第２のチップインダクタのうち少なくとも一方のインダクタ値を増大させることを特徴とすることを特徴とするローパスフィルタの調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２００７−１２４５３９（Ｐ２００７−１２４５３９Ａ）
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００５−３１７０４１（Ｐ２００５−３１７０４１）
【出願日】平成１７年１０月３１日（２００５．１０．３１）
【出願人】（０００１０４７２２）京セラキンセキ株式会社 (870)
【Ｆターム（参考）】
【公開日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１７年１０月３１日（２００５．１０．３１）
【出願人】（０００１０４７２２）京セラキンセキ株式会社 (870)
【Ｆターム（参考）】
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