不揮発性半導体記憶装置
【課題】不揮発性半導体記憶装置の消去/書込耐性を改善し、gm劣化によるメモリセルが存在する場合にも、消去/書き込み耐性の低下を抑制することのできる不揮発性半導体装置を提供する。
【解決手段】消去対象の選択メモリセルの消去および書き戻し後の閾値電圧の上限値を満たしているかを判定する過書き戻しベリファイ時に、同一列かつ異なるメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定を行うベリファイ制御回路を備える。
【解決手段】消去対象の選択メモリセルの消去および書き戻し後の閾値電圧の上限値を満たしているかを判定する過書き戻しベリファイ時に、同一列かつ異なるメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定を行うベリファイ制御回路を備える。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は不揮発性半導体記憶装置に関し、特に、電界効果型トランジスタのしきい値電圧に応じて情報を記憶する不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
情報を不揮発的に記憶する不揮発性半導体記憶装置の1つに、フラッシュメモリがある。このフラッシュメモリは、メモリセルが、1個のフローティングゲート型トランジスタで構成される。フローティングゲートの蓄積電荷量に応じて、メモリセルトランジスタのしきい値電圧が変化する。このしきい値電圧の高低を、情報に対応付ける。
【0003】
フラッシュメモリは、近年、マイクロコンピュータなどのプロセッサと同一半導体チップ上に集積化される内蔵メモリとして広く用いられる。内蔵フラッシュメモリに、プログラム情報などの用途に応じた情報を記憶する。仕様変更またはプログラムのデバッグ処理に対しては、単にフラッシュメモリの記憶するプログラム情報の書換を行うだけで対応することができる。したがって、マスクROM(リード・オンリー・メモリ)などのように情報を固定的に記憶するメモリを、プログラム情報記憶のために利用する構成に比べて、製品開発時間が短縮され、また、ROMのように、プログラム情報に応じてマスクを製造する必要がなく、コストを低減することができる。
【0004】
このようなフラッシュメモリにおいては、情報の書込時においては、消去および書込が、行なわれる。この消去および書込時においては、メモリセルトランジスタのフローティングゲートに対し、絶縁膜を介して電荷の注入/放出が行なわれる。この電荷の移動を生じさせるために、メモリセルトランジスタのコントローラゲートと基板および/またはソース/ドレイン領域との間に高電圧が印加される。このため、消去/書込を行う書換回数が増大すると、ホットキャリアが、フローティングゲート下部の絶縁膜にトラップされ、トランスコンダクタンスgmおよびしきい値電圧特性が劣化するという「gm劣化」の現象が生じる。
【0005】
特に、マイクロコンピュータと同一半導体チップ上に集積化されるフラッシュメモリにおいては、マイクロコンピュータなどのプロセッサと同一製造工程でメモリセルを製造する場合が多い。したがって、フラッシュメモリの特性を最適化するために、フラッシュメモリ自体に対する製造工程を最適化することは行なわれないため、このフローティングゲート下部の絶縁膜の特性は、プロセッサのトランジスタ(ロジックトランジスタ)と同程度である。このため、フラッシュメモリの消去/書込を行う書換回数が増大すると、gm劣化により、通常データ読出時にメモリセルを流れる電流が減少し、正確にかつ高速でデータ/情報の読出を行うことができなくなるという問題が生じる。
【0006】
このようなフラッシュメモリにおけるgm劣化の問題を解消するために、2つのメモリセルにより1ビットの情報を記憶する構成が、特許文献1(特開2005−116145号公報)に示されている。この特許文献1に示される構成においては、2つのメモリセルに同一データを記憶させる。通常の記憶情報をメモリ外部に読出す通常読出モード時、2つのメモリセルを同時に選択し、これらの2つの選択メモリセルを並列に、センスアンプに結合する。センスアンプにおいては、これらの2つのメモリセルを流れる電流の総和に基づいて、記憶データの論理値の判定を行う。
【0007】
上述のような1ビット情報を2つのメモリセルで記憶する「2セル/1ビット」モードでデータを読出すことにより、gm劣化が生じ、メモリセルトランジスタのオン電流が低下する場合においても、センスアンプの検知電流量を増大させ、確実にかつ高速でメモリセルの記憶データを検知することを図る。
【特許文献1】特開2005−116145号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
フラッシュメモリにおいては、消去および書込時に、ベリファイ動作が行なわれる。このベリファイ動作においては、消去/書込対象のメモリセルが、所定の消去/書込状態にあるかを判定する。
【0009】
上述の特許文献1においては、以下の理由から、ベリファイ時には、1つのメモリセルを選択し、1個のメモリセル単位でベリファイを行っている。すなわち、2つのメモリセルを並行して選択してベリファイを行った場合、例えば、消去ベリファイ電圧よりも高いしきい値電圧のメモリセルとこの消去ベリファイ電圧よりもしきい値電圧が低いメモリセルが並行して選択されても、これらのメモリセルの合成電流が、消去ベリファイ電流条件を満たし、これらは消去状態にあると判定される。この消去ベリファイ時においては、メモリセルのしきい値電圧が、消去状態のしきい値電圧分布の上側しきい値電圧以下であるかを検証する。
【0010】
この場合、通常データ読出時に、2つのメモリセルがともにしきい値電圧がベリファイ電圧よりも小さい正常セルの場合に比べて、センスアンプに対する読出電流が小さくなり、センスアンプの動作マージンが減少する。また、通常データ読出時に、正常メモリセルの場合に比べて、メモリセル電流が小さくなるため、高速でデータの読出を行うことができなくなる。
【0011】
上述のような問題を解消するために、上述の特許文献1においては、消去時のベリファイ時には、1つのメモリセルずつ消去ベリファイを行って、メモリセルのしきい値電圧が、消去ベリファイ電圧以下であることを確認している。
【0012】
しかしながら、このような1つのメモリセル単位で消去ベリファイを行う場合、以下の問題が生じる。すなわち、消去/書込の書換回数が増大すると、gm劣化が生じる。消去ベリファイ時においては、最終的に消去後のメモリセルのしきい値電圧が、しきい値電圧分布の上限値よりも低い状態にあるかを判定する過書戻しベリファイがある。この過書戻しベリファイにおいて、メモリセルトランジスタのしきい値電圧が、消去状態の上限値を超えていると判定されると、再度消去が行なわれる。gm劣化が生じたメモリセルは、オン電流が小さい状態である。したがって、過書戻しベリファイ時においては、gm劣化が生じたメモリセルは、そのしきい値電圧が、しきい値電圧分布の上限値以上の状態にあり、過書戻し状態にあると判定される。
【0013】
通常、過書戻しベリファイ前にメモリセルが、過消去状態にあるかの判定を行う過消去ベリファイが実行される。過消去状態にあると判定されたメモリセルに対しては、しきい値電圧を高くするために書込が行われる。このメモリセルがgm劣化を生じているメモリセルであれば、この書込によりそのしきい値電圧が大きく変化し、過書戻し状態となる。消去動作が行なわれても、しきい値電圧の変化は小さい、これは、絶縁膜中にキャリアが蓄積されており、しきい値電圧の移動幅が小さくなるためである。また、書戻しパルス印加時においては、選択メモリセルのみならず半選択状態のメモリセルにおいても、ドレインとフローティングゲートとの間に高電圧が印加され、この半選択状態のgm劣化の生じたメモリセルに対しても書込が行なわれ、そのしきい値電圧が上限値を越える状態が生じる。したがって、この様なgm劣化のメモリセルが、消去時に過書戻し状態と判定されると、そのしきい値電圧を低下させて消去状態に設定するのが困難となり、不良セルと判定され、消去/書込耐性が低下するという問題が生じる。
【0014】
特に、マイクロコンピュータなどのプロセッサと同一半導体チップ上に混載されるフラッシュメモリに対しては、この書換保証回数を増加させる要求が増大している。したがって、gm劣化のメモリセルに対して、通常データ読出時、2セル/1ビットモードでデータの読出を行ってgm劣化による誤読出を防止しても、この書換時におけるgm劣化による消去不良のため、書換回数の要求を満たすことはできないという問題が生じる。この場合、フラッシュメモリのみならず、このフラッシュメモリを内蔵するマイクロコンピュータなどのプロセッサの使用期間(寿命)も制限されるという問題が生じる。
【0015】
このgm劣化による消去不良の問題は、選択トランジスタとメモリセルトランジスタとが直列に接続される不揮発性半導体記憶装置においても、同様に生じる。
【0016】
それゆえ、この発明の目的は、消去/書込耐性を増大させることのできる不揮発性半導体記憶装置を提供することである。
【0017】
この発明の他の目的は、gm劣化によるメモリセルが存在する場合においても、消去/書込耐性の低下を抑制することのできる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【0018】
この発明に係る不揮発性半導体記憶装置は、要約すれば、少なくとも、消去動作モードのしきい値電圧分布の上限値を満たしているかの判定を行う過書戻しベリファイ時に、異なる行かつ同一列のメモリセルを並行して選択し、これらの並行して選択されたメモリセルの記憶データに従ってしきい値電圧の判定を行うものである。
【発明の効果】
【0019】
この発明においては、消去動作モード時のメモリセルのしきい値電圧の上限値要求が満たされているかを判定するベリファイ時に、同一列の複数のメモリセルを並行して選択し、これらのメモリセルを流れる電流の合成電流によりベリファイを実行する。これらの複数のメモリセルの少なくとも1つにgm劣化が生じていても、複数のメモリセルを流れる電流は大きく、消去時のしきい値電圧上限値要求を満たすと判定される。これにより、gm劣化による消去不良発生を回避することができ、消去/書込耐性を向上させることができる。また、過書戻しベリファイ時に並行して選択されるメモリセルの数を通常読出モード時に並行して選択されるメモリセルの数と同一とすることにより、正確なデータの外部読出を行うことができる。
【発明を実施するための最良の形態】
【0020】
[実施の形態1]
図1は、この発明において用いられるメモリセルMCの断面構造を概略的に示す図である。図1において、メモリセルMCは、半導体基板領域1表面に形成される不純物領域2aおよび2bと、電荷蓄積用のフローティングゲート3と、フローティングゲート3上部に図示しない層間絶縁膜を介して形成されるコントロールゲート4とを含む。
【0021】
不純物領域2aおよび2bは、それぞれ、ソース線SLおよびビット線BLに接続される。フローティングゲート3は、これらの不純物領域2aおよび2bの間の半導体基板領域1上に図示しない絶縁膜を介して形成され、他の信号線および配線とは絶縁膜により分離される。コントロールゲート4は、ワード線WLに接続される。
【0022】
メモリセルMCは、フローティングゲートおよびコントロールゲートが積層されるスタックトゲートトランジスタである。このメモリセルMCを構成するトランジスタ(以下、メモリトランジスタと称す)が、Nチャネルトランジスタの場合、フローティングゲート3に蓄積される電荷(電子)の量に応じて、そのしきい値電圧が変化し、メモリトランジスタのしきい値電圧を、記憶データに対応付ける。メモリセルは4値以上の情報を記憶してもよいが、以下では説明を簡単にするために、メモリセルは、2値情報を記憶するとして説明する。
【0023】
図2は、メモリセルの消去時の印加電圧を示す図である。この消去時においては、コントロールゲート4へは、ワード線を介して負の消去電圧Venが与えられる。半導体基板領域1および不純物領域2a、2bには、正の消去電圧Vepが与えられる。これらの消去電圧VenおよびVepの差は、動作電源電圧よりもはるかに高い電圧である(たとえば20V近い電圧レベル)。この状態においては、フローティングゲート3と基板領域1の間に高電界が印加され、フローティングゲート3に蓄積される電荷(電子e)が、半導体基板領域1へ放出される。フローティングゲート3に蓄積される電荷(以下、単に電子と称す)の量が少なくなり、このメモリトランジスタのしきい値電圧が、低くなる。
【0024】
図3は、メモリセルMCの書込時の印加電圧を示す図である。この書込時においては、コントロールゲート4へ、ワード線を介して正のワード線書込高電圧Vwpが印加される。不純物領域2aは、ソース線に接続され、このソース線を介して接地電圧GNDが供給される。不純物領域2bにはビット線を介して正のビット線電圧Vwp2が印加される。半導体基板領域1には、負の書込電圧Vwn2が印加される。この電圧状態でメモリセルMCに電流を流すことにより発生させた電子eが、フローティングゲート3に注入される。また、コントロールゲート4へワード線を介して正のワード線書込高電圧Vwpが印加され、半導体基板領域1および不純物領域2a、2bに負の書込高電圧Vwnが印加されても良い。この電圧状態においては、フローティングゲート3と半導体基板領域1との間に高電界が印加され、半導体基板領域1からフローティングゲート3へ電子eが注入される。この書込時において、書込高電圧VwpおよびVnwの差は、消去時と同様、電源電圧よりもはるかに大きな電圧レベルである。フローティングゲート3に電子eが蓄積された場合、メモリトランジスタのしきい値電圧が高くなる。2値データを記憶する場合、この消去状態および書込状態を、それぞれたとえばデータ“1”および“0”に対応付ける。フローティングゲート3は、絶縁膜により、他の配線および不純物領域から分離されており、蓄積電子は、リークを除いて、長期にわたって保存される。これにより、メモリセルMCにおいて、情報を不揮発的に記憶することができる。
【0025】
図4は、メモリセルの消去状態および書込状態におけるしきい値電圧の分布を示す図である。図4において、横軸メモリトランジスタのしきい値電圧を示し、縦軸に、メモリセルの数(ビット数)を示す。消去は、メモリブロックなどの複数のメモリセルに対して一括し実行される。書込は、書込データに応じて、消去状態と異なるデータ“0”を記憶するメモリセルに対して実行される。従って、ある時点においては、消去状態および書込状態のメモリセルは、しきい値電圧がある幅をもって分布する。
【0026】
上述のように、メモリセルMCの絶縁膜等の特性に応じて、しきい値電圧はある幅を持って分布する。しかしながら、消去状態および書込状態のしきい値電圧の分布幅を十分小さくするように、消去および書込時において、ベリファイ動作が実行される。
【0027】
メモリセルの記憶情報を読出す場合には、ワード線に対し読出電圧Vwrが与えられる。このワード線読出電圧Vwrは、消去状態および書込状態のしきい値電圧分布の間の電圧レベルである。ビット線BLに、ビット線読出電圧が印加され、ソース線SLが接地電圧に維持される。したがって、メモリセルMCが消去状態の場合には、ワード線読出電圧Vwrは、メモリトランジスタのしきい値電圧よりも高い電圧レベルであり、メモリセルMCを介してビット線BLからソース線SLに電流が流れる。一方、メモリセルMCが、書込状態の場合には、ワード線読出電圧Vwrは、メモリトランジスタのしきい値電圧よりも低い電圧レベルである。したがって、この場合には、メモリセルMCを介してビット線BLからソース線SLへは、ほとんど電流は流れない。このビット線電流をセンスアンプで検知することにより、メモリセルの記憶情報を読出す。
【0028】
消去/書込時においては、しきい値電圧が、図4に示すように、ワード線読出電圧Vwrに対して十分余裕を持って分布するように、その分布幅が設定される。この分布幅設定のために、消去時および書込時においてベリファイが行なわれ、メモリトランジスタのしきい値電圧が所定の範囲内にあるかの判定が行なわれる。
【0029】
図5は、消去状態におけるメモリセルの電流/電圧特性を示す図である。図5において、横軸にワード線電圧を示し、縦軸に、セル電流(メモリトランジスタを流れる電流)を示す。ワード線電圧は、メモリトランジスタのゲート−ソース間電圧に対応する。曲線Iは、gm劣化が生じていない正常セルの電流−電圧特性を示し、曲線IIおよびIIIは、それぞれgm劣化が生じているセルAおよびBの電流−電圧特性を示す。
【0030】
消去モードにおいては、メモリトランジスタのしきい値電圧が消去状態の条件を示しているかのベリファイが行なわれる。この場合、ワード線には、消去上限ベリファイ電圧Verが与えられる。この消去上限ベリファイ電圧Verは、消去状態のメモリセルのしきい値電圧分布の上限値に対応する。このとき、メモリセルを流れる電流がベリファイ電流Ier以上であれば、対応のメモリセルは所定の消去上限値条件を満たしていると判定される。トランスコンダクタンスgmの劣化の程度がそれほど大きくないセルAにおいては、曲線IIにおいて示すように、この消去上限ベリファイ電圧Ver印加時において、ベリファイ電流Ierを駆動する。したがって、このgm劣化セルAは、消去状態にあると判定される。一方、曲線IIIに示すように、相互コンダクタンスgmの劣化がひどくなったセルBにおいては、消去上限ベリファイ電圧Verが供給されても、そのメモリセルBを流れる電流は、ベリファイ電流Ierよりもはるかに少ない。したがって、この曲線IIIで示すgm劣化セルBは、消去不良であると判定される。
【0031】
また、メモリセルが過消去状態であり、そのしきい値電圧が、消去状態のしきい値電圧分布の下限値よりも小さい場合には、そのしきい値電圧を高くするために書戻しが行われる。この書戻しパルスを印加した場合、曲線IIで示すgm劣化セルAのしきい値電圧が、その書戻しパルスの電圧ストレスにより、膜が劣化するかまたはホットキャリアの絶縁膜への注入により、そのしきい値電圧が上昇し、曲線IIIに示すメモリセルの状態に近くなる。
【0032】
相互コンダクタンスgmの劣化は、主として、フローティングゲート下部の絶縁膜の劣化およびこの絶縁膜中へのホットキャリア(ホットエレクトロン)のトラップにより生じる。したがって、消去上限ベリファイ電圧Verよりもしきい値電圧が高いgm劣化セルBに対して、消去不良であるとして、再度消去パルスEPを印加して、しきい値電圧を低下させても、そのしきい値電圧の低下量は小さい。したがって、このgm不良セルが再び他のメモリセルに対する書戻しにより、そのしきい値電圧が消去上限値よりも高くなる。
【0033】
通常、消去動作時においては、消去および書戻しの繰り返し回数(または時間)は、予め定められているため、この曲線IIIで示すようなgm不良セルBが存在する場合には、所定の時間的制限条件内で消去が完了しない。このような場合には、曲線IIIに示すようなgm劣化セルBは、消去不良のセルと判定され、所定の消去エラー処理が行なわれる。この結果、このような消去上限ベリファイを超えるgm劣化セルの存在が、消去/書込耐性を低下させる1つの原因となる。
【0034】
前述の特許文献1においては、曲線IIで示すようなgm劣化セルAに対しては、通常読出モード時においては、2つのメモリセルを並行して読出し、読出不良を回避することを図る。しかしながら、前述の特許文献1においては、ベリファイ動作時には、1つのメモリセルごとに、ベリファイ動作を実行しており、曲線IIIで示すようなgm劣化セルBは、不良と判定される。従って、特許文献1の方法では、このgm劣化セルの消去不良を救済することはできない。本発明においては、このようなgm劣化セルによる消去不良を救済して消去/書込耐性を改善する。
【0035】
図6は、この発明の実施の形態1に従う不揮発性半導体記憶装置の消去動作を示すフロー図であり、図7(A)−図7(E)は、図6に示す消去動作モードの各処理ステップにおけるしきい値電圧分布を模式的に示す図である。以下、図6および図7を参照して、この発明の実施の形態1に従う不揮発性半導体記憶装置の消去動作について説明する。なお、図7(A)−図7(E)においては、横軸にメモリトランジスタのしきい値電圧Vthを示し、縦軸にメモリセルの数を示す。また、メモリトランジスタは、N型トランジスタであるとする。
【0036】
消去モード時においては、図6に示すように、先ず、消去ベリファイが実行される(ステップS1)。この消去ベリファイ(EV)においては、1つのメモリセル単位で、そのしきい値電圧が、図7(A)に示すように、消去ベリファイ電圧Vev以下にあるかの判定が行なわれる。
【0037】
通常、消去は、複数のメモリセルを有するメモリブロック(セクタ)単位で実行される。したがって、消去対象の複数のメモリセルにおいては、しきい値電圧Vthが、消去ベリファイ電圧よりも高いメモリセルが存在する。したがって、最初の消去ベリファイは消去ベリファイ不良(NG)と判定される。この場合、消去パルスが、消去対象のメモリセル(セクタ)に対して印加される(ステップS2)。この消去パルスの印加(EP)により、図7(B)に示すように、そのしきい値電圧分布は、低い方向に移動する。この消去ベリファイステップS1の前に、メモリセルのしきい値電圧を全て高い状態に設定する消去前書込が実行されてもよい。この消去前書込を実行すると、メモリトランジスタのしきい値電圧が高い状態に設定されており、消去パルス印加後のメモリトランジスタのしきい値電圧の分布幅を小さくすることができる。
【0038】
この消去パルスの印加後、再びステップS1において消去ベリファイが行われ、メモリセルのしきい値電圧が、消去ベリファイ電圧Vevよりも低いかの判定が行われる。このステップS1およびS2は、全ての消去対象のメモリセルが、消去状態、すなわち、しきい値電圧Vthが消去ベリファイ電圧Vevよりも低くなるまで、繰り返し実行される。
【0039】
なお、ステップS2の消去パルス印加後に、メモリセルに対して小さな書戻しパルスを印加して、各メモリトランジスタのしきい値電圧が少し高くされ、過消去セルの存在確率が小さくされてもよい。
【0040】
消去ベリファイにより、消去対象のメモリセル(メモリトランジスタ)のしきい値電圧Vthが全て消去ベリファイ電圧Vevよりも低くなると、次いで、過消去ベリファイ(OEV)が実行される(ステップS3)。この過消去ベリファイ(OEV)ステップS3においては、図7(C)に示すように、1つのメモリセル単位で、メモリセルのしきい値電圧が、過消去ベリファイ電圧Voev以上あるかの判定が行なわれる。選択行かつ非選択列の過消去状態のメモリセルは、読出時に大きなリーク電流を流すため、正確なデータ/情報の読出を妨げる。このため、過消去のメモリセルの存在を回避するため、過消去ベリファイが実行される。
【0041】
過消去ベリファイ電圧Voeよりも低いしきい値電圧を有するメモリセルが存在する場合、そのメモリセルに対し書戻しパルスを印加する書戻し(WB)が行われる(ステップS4)。この場合には、消去パルス印加時と異なり、1つのメモリセル単位での書戻しが実行される。この書戻し(WB)により、図7(D)に示すように、メモリセルのしきい値電圧Vthが高いほうに移動する。
【0042】
この書戻しパルス印加後に再度過消去ベリファイ(ステップS3)が実行される。この過消去ベリファイにおいて、メモリセルのしきい値電圧Vthが過消去ベリファイ電圧Voevよりも高いと判定されると、次いで、過書戻しベリファイが実行される(ステップS5)。この過書戻しベリファイ(OWBV)においては、図7(E)に示すように、書戻しパルスを印加して、メモリセルのしきい値電圧が上昇しても、そのしきい値電圧が過書戻しベリファイ電圧Vowbvよりも低い電圧レベルにあるかの判定が行なわれる。消去ベリファイ電圧Vevと過書戻しベリファイ電圧Vowbvとは、互いに異なるレベルの電圧であり、通常、この過書戻しベリファイ電圧Vowbvは、消去ベリファイ電圧Vevよりも高い電圧レベルである。
【0043】
書戻し時においては、図7(E)に示すように、しきい値電圧Vthが過消去ベリファイ電圧よりも低いメモリセルMCAに対して書戻しパルスが印加され、メモリセルMCAは、メモリセルMCAAで示すように、しきい値電圧Vthが高い状態に移行する。この書戻しは、1つのメモリセル単位で実行されるものの、半選択状態のメモリセルに対してもコントロールゲートおよびドレイン(ビット線)の一方に書戻し高電圧が印加され、この半選択状態のメモリセルのコントロールゲートおよびドレイン間に高電圧が印加される。この高電圧のストレスにより、半選択状態のメモリセルMCDがgm劣化セルの場合、そのしきい値電圧が、メモリセルMCDDで示す書戻しベリファイ電圧Vowbvよりも高い状態に移行する場合が発生する。
【0044】
また、メモリセルMCAが、gm劣化セルの場合においても書戻しパルスの印加により、そのしきい値電圧が大きく変化し、メモリセルMCDDで示す状態に移行する。1つのメモリセルにより過書戻しベリファイを行う場合、メモリセルMCDDは、書戻し不良と判定され、再びステップS1からの消去動作が繰返される。この場合、ステップS1からS5が繰り返し実行され、所定回数または所定時間内で消去が完了せず、消去エラーが発生する。
【0045】
そこで、この過書戻しベリファイステップS5において、2つのメモリセルを並行して選択して、それらの合成電流により、しきい値電圧Vthが、過書戻しベリファイ電圧Vowbv以下であるかの判定を行う。過書戻し状態のメモリセルMCDDが、gm劣化セルであり、そのオン電流Ionが小さい場合においても、2つのメモリセルを並行して選択すると、その合成電流は、少なくともオン電流Ionの2倍の大きさとなる。従って、メモリセルMCDDのしきい値電圧Vthが、過書戻しベリファイ電圧Vowbv以下であると判定される可能性が高くなり、消去エラーの発生を回避することができる。
【0046】
図8は、図6に示す過書戻しベリファイステップS5におけるメモリセルの選択態様の一例を示す図である。図8において、ワード線WL0およびWL1とサブビット線SBLの交差部に対応して、メモリセルMC0およびMC1が配置される。このサブビット線SBLは、列選択ゲートCSGを介して内部読出データ線RDに結合される。この内部読出データ線RDを流れる電流Isに従ってセンスアンプSAが、メモリセルの記憶データを読出す。図8においては、センスアンプSAは、基準電圧Vrefと内部読出データ線RDの電圧とを比較する構成を一例として示す。センスアンプSAは、内部読出データ線WDを流れる電流Isと基準電流Irefとを比較して、内部読出データを生成する構成とされてもよい。
【0047】
過書戻しベリファイ時においては、ワード線WL0およびWL1をともに選択状態に駆動する。すなわち、ワード線WL0およびWL1上に、過書戻しベリファイ電圧Vowbvを印加する。メモリセルMC0およびMC1に、それぞれ、セル電流Ic0およびIc1が流れる。センスアンプSAにおいては、これらのセル電流Ic0およびIc1の加算電流(合成電流)Isが、そのセンスノードを流れる。この合成セル電流Isに従って内部読出データ線RDの電圧レベルが、所定のプリチャージ電圧レベルから低下する。この内部読出データ線RD上の電圧と基準電圧Vrefまたは合成セル電流Isと基準電流Irefとの大小に従って、センスアンプSAが、メモリセルMC0およびMC1の記憶情報を読出す。
【0048】
図9は、メモリセルのワード線電圧とセル電流との関係を示す図である。曲線IVが正常メモリセルを流れる電流のワード線電圧依存性を示し、曲線Vが、gm劣化セルを流れる電流のワード線電圧依存性を示し、曲線VIが、書戻しパルス印加前のgm劣化メモリセルの電流/電圧特性を示す。ここで、正常セルは、消去時の各ベリファイステップ(S1、S3、S5)において正常と判定されたメモリセルである。
【0049】
過書戻しベリファイ時においては、ワード線電圧Vwlとして、過書戻しベリファイ電圧Vowbvが印加される。メモリセルMC0およびMC1がともにgm劣化セルの場合には、それぞれ、セル電流Ic0およびIc1として、電流Iverを流す。メモリセルMC0およびMC1が正常な場合には、過書戻しベリファイ時において、それぞれ、電流Ivnrを流す。過書戻しベリファイ時において、1つのメモリセルを介して流れるセル電流Icが、電流Ivnrであり、ベリファイ電流Irefよりも大きければ、そのメモリセルは過書戻し正常セルと判定され、消去が完了する。ただし、この過書戻しベリファイ時においては、2つのメモリセルが並行して選択され、その合成電流により判定が行われるため、この過書戻しベリファイ電流Irefは、1つのメモリセルを介して流れるセル電流により過書戻し判定を行う場合よりも、低くされる。
【0050】
過書戻しベリファイ時においては、メモリセルMC0およびMC1が並行して選択されるため、セル電流Ic0およびIc1の合成セル電流Isが、1つの正常セルを介して流れるベリファイ電流Irefと同一電流以上であれば、メモリセルMC0およびMC1は、過書戻しベリファイ電圧Vowbv以下のしきい値電圧を有すると判定される。
【0051】
すなわち、このメモリセルMC0およびMC1を流れる電流の合成電流Isが、以下の関係を満たせば、メモリセルMC0およびMC1は、過書戻しベリファイ時において正常セルと判定される:
Is=Ic0+Ic1≧2・Iver≧Iref ・・・(1)。
【0052】
消去ベリファイ時においては、メモリトランジスタのしきい値電圧の上限値が、消去ベリファイ電圧以下に調整され、その後に過消去ベリファイが実行される。この場合、gm劣化のメモリセルにおいては、そのしきい値電圧が、過書戻しベリファイ電圧Vowbvに近いメモリセルが存在する(図9の曲線VI参照)。過消去状態のメモリトランジスタに対し書戻しパルス(WB)を印加した場合、このgm劣化セルにおいては、電圧ストレスにより、絶縁膜の劣化に加えて電子のトラップにより、そのしきい値電圧が変化し、図9の曲線Vで示すように過書戻しベリファイ電圧よりも高くなる。
【0053】
従来、このようなしきい値電圧がベリファイ電圧Vowbvを超えたメモリセルに対しては、再び消去パルス印加以降のステップを繰返すことになる。このため、メモリセルが、消去状態および過書戻し状態を繰返す場合が発生し、このメモリセルは、消去エラービットとして処理される。
【0054】
しかしながら、本実施の形態1においては、メモリセルを2つ並行して選択し、それらの合成電流を読出電流として、ベリファイ基準電圧Vref(または基準電流Iref)と比較する。従って、上述の関係式(1)を満たすメモリセルに対しては、過書戻しベリファイ時のメモリセル合成電流Isが、基準電流Irefよりも大きくなり、過書戻しエラービットを救済でき、消去エラーを回避することができる。
【0055】
通常の読出モード時においては、ワード線電圧Vwlとして、ワード線読出電圧Vrが印加される。この通常読出モード時においては、2つのメモリセルが並行して選択され、選択メモリセルを介して流れる電流の合成電流により、内部データの読出が行われる。gm劣化メモリセルの通常読出時のセル電流が、電流Ivnrと正常セルの読出電流Irnrよりも小さい場合においても、2・Ivnrのセル電流が流れ、十分に読出基準電流との間の差を大きくすることができ、高速で読出を行うことができる。
【0056】
図10は、メモリセルの過書戻しベリファイ時のセンスノード(センスアンプSAの入力ノード)の電圧変化を示す図である。図10において、横軸に時間を示し、縦軸に、図8に示す内部読出データ線RD、すなわちセンスノードの電圧レベルを示す。曲線KAは、1セル読出時のgm劣化セルによる電圧変化を示し、曲線KBは、基準電流(過書戻しベリファイ電流)Irefによるセンスノード電圧変化を示す。曲線KCは、2セル読出時のgm劣化セルによる内部読出データ線の電圧変化を示し、曲線KDは、正常セルを1セル単位で読出したときの内部読出線の電圧変化を示す。
【0057】
時刻Ta以前においては、サブビット線および内部読出データ線は、所定の電圧レベルにプリチャージされる。時刻Taにおいてセンス動作が開始され、選択メモリセルに電流が流れ、選択メモリセルを介して流れる電流量に応じて、センスノードの電圧が変化する。1つのgm劣化セルを選択して、gm劣化セルに対して1セル読出を行った場合、そのgm劣化セルを流れる電流は、過書戻しベリファイ電流Irefよりも小さく、曲線KAに示すように、内部読出データ線の電圧変化は、曲線KBで示す過書戻しベリファイ電流Irefによる電圧変化よりも小さい。この場合、過書戻しベリファイで、過書戻し不良または消去エラーと判定される。
【0058】
曲線KCに示すように、2つのgm劣化セルを並行して読出した場合、その合成電流は、過書戻しベリファイ電流Irefよりも大きくなる。この場合、これらの2つのgm劣化セルは、過書戻しベリファイ電圧以下のしきい値電圧を有すると判定されて、これらのgm劣化セルは、過書戻し正常であると判定される。
【0059】
メモリセルが正常セルの場合、そのセル電流は、1つのメモリセルが選択される場合においても、十分大きく、そのしきい値電圧は、過書戻しベリファイ電圧以下であると判定される。
【0060】
消去ベリファイ(EV)および過消去ベリファイ(OEV)は、1メモリセル単位で行っている。したがって、消去ベリファイおよび過消去ベリファイにより、メモリセルのしきい値電圧の範囲を調整することができる。また、過書戻しベリファイにおいて、2セル読出でベリファイを行っているものの、正常セルと判定されるgm劣化セルは、少なくとも過書戻しベリファイ電流の1/2以上の電流を流すことが要求されるため、消去状態のしきい値電圧分布の上限と通常読出モード時のワード線読出電圧との差は、十分に確保することができる。この過書戻しベリファイ電流または過書戻しベリファイ電圧を調整することにより、消去時のしきい値電圧分布が、高いほうに拡がるのは、十分に抑制することができる。
【0061】
図11は、この発明に従う不揮発性半導体記憶装置(フラッシュメモリ)を搭載する半導体集積回路装置の全体の構成を概略的に示す図である。図11においては、半導体集積回路装置は、フラッシュメモリを内蔵するマイクロコンピュータ(フラッシュマイコン)である。図11において、フラッシュメモリ内蔵マイクロコンピュータ10は、種々の演算および制御を行うCPUコア12と、CPUコア12に内部データバス22を介して結合されるフラッシュメモリ14およびRAM(ランダム・アクセス・メモリ)16を含む。
【0062】
CPUコア12は、たとえばマイクロコンピュータで構成される。フラッシュメモリ14は、プログラム情報を格納するコード領域24と、データを格納するデータ領域26を含む。コード領域24においては、用途に応じたプログラム情報および立上げ時のブートプログラムなどの情報および固定情報が格納される。データ領域26においては、CPUコア12の演算処理による処理結果または外部からのデータが格納される。コード領域24の記憶情報の書換回数は、データ領域26に格納される情報の書換回数よりも少なく、また、仕様により要求される書換回数も、異なる。コード領域24においては、消去/書込によるgm劣化が生じる可能性は、データ領域26に比べて小さい。したがって、コード領域24においては、1つのメモリセルにより1ビットのデータを記憶し、また、消去/書込も、すべて1セルモードで実行する。1セルモードにおいては、メモリセルの選択が1メモリセル単位で実行され、通常のデータ読出および消去時のベリファイが、1個のメモリセル単位で行なわれる。一方、データ領域26に対しては、通常のデータ読出時および消去モードにおける過書戻しベリファイ時には、2セルモードでメモリセルの選択が行なわれ、2つのメモリセルを並行して選択してデータの読出が行われる。消去モード時において、消去ベリファイおよび過消去ベリファイは、1セルモードで行われる。
【0063】
この記憶情報の性質、すなわち書換許容回数に応じて、セル選択モードを切換えることにより、メモリセル数を増大させることなく、信頼性の高いかつ消去/書込耐性の改善されたフラッシュメモリを実現することができる。
【0064】
なお、フラッシュメモリ14において、コード領域24およびデータ領域26は、それぞれ個々にアクセスを制御する回路が設けられていてもよく、また同じメモリマット上に配置され、共通のアクセス制御回路によりアクセスが制御されてもよい。
【0065】
RAM16は、CPUコア12に対する作業領域または外部からのデータを格納するバッファ領域として利用される。
【0066】
フラッシュメモリ内蔵マイクロコンピュータ10は、さらに、CPU周辺18と、外部との信号/データの授受を行うインターフェイス(I/F)20とを含む。CPU周辺18は、タイマおよび発振器等を含む。発振器は、内部でクロック信号を発生し、各処理サイクルまたは動作タイミングを規定する。タイマは、発振器からのクロック信号に基づいてカウント動作を行ない、各種イベントの発生の有無のモニタ、各種動作タイミングのモニタおよび発生、ならびに複数種類のパルスの発生などを実行する。CPU周辺18には、また、フラッシュメモリ内蔵マイクロコンピュータ10の用途に応じて、外部のたとえばセンサからのアナログ信号をデジタル信号に変換するA/D変換器が含まれていてもよい。
【0067】
インターフェイス(I/F)20は、CPUコア12または外部からの制御に従って内部データバス22とポートの接続および通信を制御する(ポートは、このフラッシュメモリ内蔵マイクロコンピュータの用途に応じて、複数設けられる)。
【0068】
図12は、この発明に従う不揮発性半導体記憶装置14の全体の構成を概略的に示す図である。図12に示すフラッシュメモリ14において、図11に示すコード領域24およびデータ領域26それぞれに対し、この図12に示す構成が設けられてもよい。また、これに代えて、コード領域24およびデータ領域26が、ともに、図12に示す構成に共通に含まれてもよい。
【0069】
図12において、フラッシュメモリ14は、メモリセルMCが行列状に配列されるメモリセルアレイ30を含む。メモリセルMCの各行に対応してワード線WLが配置され、メモリセルMCの各列に対応してビット線BLが配置される。各メモリセルに対してソース線SLが配置される。図12においては、ソース線SLが、ワード線WLと平行に配設されるように示す。しかしながら、ソース線SLは、ビット線BLと平行に配設されてもよい。フラッシュメモリにおいては、メモリセルの消去は、ブロック(セクタ)単位で実行される。消去対象ブロックのメモリセルに対するソース線SLが、消去時に、共通にその電圧レベルが設定されればよい。
【0070】
フラッシュメモリ14は、さらに、ワード線を選択状態に駆動する行選択駆動回路32、動作モードに応じてソース線を所定の電圧レベルに設定するソース線選択駆動回路36、およびビット線BLを選択する列選択回路34を含む。
【0071】
行選択駆動回路32およびソース線選択駆動回路36は、消去および書込モード時に、それぞれ所定のレベルの電圧をワード線WLおよびソース線SLに伝達する。また、行選択駆動回路32は、通常のデータ読出時およびベリファイ動作時、各選択ワード線に所定のレベルの電圧を伝達する。通常データ読出モードおよびベリファイ時には、ソース線選択駆動回路36は、ソース線SLを接地電圧レベルに維持する。列選択回路34は、各動作モードに応じた電圧を、選択列のビット線BLに伝達する。
【0072】
フラッシュメモリ14は、さらに、データの入出力を行う入出力回路38と、内部動作を制御する制御回路40とを含む。入出力回路38は、前述のセンスアンプを含む。また、入出力回路38は、データ書込時、書込データビットに対応するレジスタを含み、書込データビットを伝達するビット線に対する電圧レベルを、レジスタに格納される書込データビットの論理値に応じて設定する。
【0073】
制御回路40は、たとえばシーケンスコントローラで構成され、外部のCPUコアから与えられるコマンドCMDに従って、各種内部電圧(消去、書込および読出(ベリファイを含む)に対する電圧)を発生するとともに、メモリセル行および列の選択動作を制御する。制御回路40のシーケンスコントロール機能により、前述の消去モード時の動作フローが実現される。
【0074】
図11に示すコード領域24およびデータ領域26は、このフラッシュメモリ14内に共通に設けられる場合には、メモリセルアレイ30内に、コード領域24およびデータ領域26が、それぞれメモリブロックとして配置される。コード領域24およびデータ領域26が、別々に設けられる場合には、メモリセルアレイ30が、それぞれ別々にコード領域24およびデータ領域26に対して設けられる。これらのデータ領域26およびコード領域24が、それぞれ、メモリバンクで構成されてもよい。このメモリバンク構成の場合には、メモリセルアレイ30が、複数のメモリバンクに分割される。
【0075】
図13は、図12に示すメモリセルアレイ30の構成の一例を示す図である。図13において、メモリセルアレイ30は、行列状に配列されるメモリセルMCを含む。このメモリセルMCは、ワード線延在方向に沿って複数の列グループC♯0−C♯mに分割される。列グループC♯0−C♯mそれぞれにおいて、(n+1)本のサブビット線が配置される。すなわち、列グループC♯0においては、メモリセル列それぞれに対応してサブビット線SBL00、SBL01、…SBL0nが設けられ、列グループC♯1において、サブビット線SBL10、SBL11、…SBL1nが設けられる。列グループC♯mにおいて、同様、メモリセル列それぞれに対応して、サブビット線SBLm0−SBLmnが設けられる。
【0076】
列グループC♯0−C♯mそれぞれに対応してメインビット線MBL0−MBLmが設けられる。ビット線BLを、サブビット線SBLおよびメインビット線MBLの階層構造に形成することにより、ビット線の寄生容量を低減する。メモリセルアレイ30(図12参照)は、複数のメモリブロックに分割されており、これらの複数のメモリブロックに共通に、メインビット線MBL0−MBLmが設けられる。
【0077】
列グループC♯0−C♯mそれぞれにおいて、サブビット線に対応して、ブロック列選択ゲートCGが設けられる。図13においては、サブビット線SBL00およびSBL01、SBL10およびSBL11に対して設けられるブロック列選択ゲートCG00、CG01、CG10およびCG11を代表的に示す。これらのブロック列選択ゲートCGij(i=0−m、j=0−n)それぞれに対して、ブロック列選択信号SG(i)(SG(0)−SG(n))が与えられる。ブロック列選択信号SG(0)−SG(n)の1つが選択状態へ駆動され、列グループC♯0−C♯m各々において1つのサブビット線が選択され、対応のメインビット線MBLに結合される。
【0078】
メインビット線MBL0−MBLm各々に対して、YゲートCY0−CYmが設けられる。これらのYゲートCY0−CYmは、Yゲート選択信号YG(0)−YG(m)に従って選択的に導通し、導通時、対応のメインビット線MBLを読出データ線RDDを介してセンスアンプSA0に結合する。
【0079】
図8に示す列選択ゲートCSGが、図13に示すブロック列選択ゲートCGおよびYゲートCYに対応する。図8に示す内部読出データ線RDが、図13に示すメインビット線MBLおよびYゲートCYが共通に接続されるデータ線RDDに対応する。
【0080】
通常、内部データは複数ビットであり、センスアンプが複数個設けられるが、図13においては、1ビットのデータ(情報)の読出を行う部分の構成を代表的に示す。消去は、図13に示すワード線WL(0)−WL(p)を含むブロックに含まれるメモリセルに対し共通に実行される。データの外部読出時および消去モードにおける過書戻しベリファイ時には、2つのワード線を並行して選択し、センスアンプSA(SA0)により、メインビット線およびサブビット線を介して選択メモリセルを流れる電流を検知する。
【0081】
図14は、図12に示す行選択駆動回路32および制御回路40の消去動作に関連する部分の構成の一例を示す図である。図14において、制御回路40は、レジスタ42および44に格納される過書戻しベリファイフラグOWBVFおよび通常読出指示フラグREADFに従って、アドレス縮退制御信号ADGENを生成するOR回路46を含む。制御回路40は、外部からのデータ読出(情報外部読出)が指定されたときには、通常読出指示フラグREADFをアサートする。また、この制御回路40は、消去モードが指定されて、過書戻しベリファイOWBVを実行する場合、レジスタ42に格納されるフラグOWBVFをアサートする。したがって、アドレス縮退制御信号ADGENは、通常読出モード時および消去モードにおける過書戻しベリファイ動作時にアサートされる(Hレベルとなる)。
【0082】
行選択駆動回路32については、2つのワード線WL(O)およびWL(E)に対して設けられる部分の構成を、図14においては、代表的に示す。ワード線WL(O)に対してワード線デコーダ60oおよびワード線ドライバ62oが設けられ、ワード線WL(E)に対して、ワード線デコーダ60eおよびワード線ドライバ62eが設けられる。これらのワード線ドライバ62oおよび62eに共通にアドレス縮退回路50が設けられる。
【0083】
ワード線デコーダ60oおよび60eに共通に、ワード線アドレスビットA1−Anが与えられる。ワード線デコーダ60oおよび60eは、それぞれ与えられたワード線アドレスビットA1−Anの組合せが、対応のワード線を指定しているときに、その出力信号を選択状態に設定する。
【0084】
アドレス縮退回路50は、ワード線アドレスビットA0を受けるインバータ52と、アドレス縮退制御信号ADGENとワード線アドレスビットA0とを受けるORゲート54と、インバータ52の出力信号とアドレス縮退制御信号ADGENを受けるORゲート56を含む。
【0085】
アドレスビットA0は、ワード線アドレスビットの最下位ビットであり、偶数ワード線WL(E)および奇数ワード線WL(O)の一方を指定する。ワード線アドレスビットA0−Anにより、2本のワード線の組が指定される。従って、ワード線アドレスビットA0−Anにより、1本のワード線が指定される。
【0086】
ワード線ドライバ62oは、ORゲート54の出力信号AWoとワード線デコーダ60oの出力信号とを受けるANDゲートで構成され、ワード線ドライバ62eは、ORゲート56の出力信号AWeとワード線デコーダ60eの出力信号とを受けるANDゲートで構成される。
【0087】
通常読出モード時または過書戻しベリファイ動作時においては、アドレス縮退制御信号ADGENがアサートされ、Hレベルである。したがって、アドレス縮退回路50からの出力信号AWoおよびAWeは、アドレスビットA0の論理値に拘らず、ともにHレベルの選択状態となる。ワード線デコーダ60oおよび60eがアドレスビットA1−Anをデコードした場合、これらのワード線WL(O)およびWL(E)がともに選択される。ワード線WL(O)およびWL(E)へ伝達される電圧レベルは、これらのワード線ドライバ62oおよび62eに与えられるハイ側またはロー側の電源電圧レベルを動作モードに応じて設定することにより、決定される。
【0088】
一方、アドレス縮退制御信号ADGENがネゲート状態にあり、消去モードにおいて、消去ベリファイまたは過消去ベリファイが行われる時においては、アドレス縮退回路50からの出力信号AWoおよびAWeは、アドレスビットA0の値に従って一方がHレベル、他方がLレベルとなる。ワード線デコーダ60oおよび60eは、ワード線アドレスビットA1−Anの組合せに従ってワード線WL(O)およびWL(E)の組を指定する。したがって、ワード線ドライバ62oおよび62eは、アドレス縮退回路50の出力信号AWoおよびAWeに従って、ワード線WL(O)およびWL(E)の一方を選択状態へ駆動する。これにより、1つのメモリセル単位で消去ベリファイおよび過消去ベリファイを実行することができる。
【0089】
このアドレス縮退回路50へ与えられるアドレスビットを、たとえば最上位ビットAnなどの適当なアドレスビットを選択することにより、隣接ワード線WL(O)およびWL(E)の組に代えて、消去対象のメモリブロック内において物理的に離れた位置のワード線を選択状態へ駆動することができる。
【0090】
なお、消去モード時において、過書戻しベリファイが2つのメモリセル単位で実行される。この場合、過消去ベリファイが1ビットセル単位で実行されるため、書戻しパルスの印加も、各メモリセルごとに実行される。したがって、並行して選択される2つのメモリセルにおいて、一方がgm劣化セルでありかつ過書戻し状態、他方のメモリセルが、正常な消去状態のメモリセルでありまた非gm劣化セルである場合が生じる。しかしながら、この場合においても、単に2つのメモリセルを並行して選択することにより、過書戻し状態のgm劣化セルを、正常セルと判定することができるため、特に問題は生じない。
【0091】
なお、消去パルス印加時においては、ワード線単位で消去パルスの印加が行なわれてもよく、また、消去対象のブロックにおいて複数のワード線を同時に選択して消去パルスを印加してもよい(基板領域は、消去対象によるメモリブロックに共通)。この場合には、一例として、全てのワード線デコーダ60oおよび60eに対して消去フラグを与えて、それらの出力信号を選択状態に設定する構成が利用されればよい。この消去パルス印加のための構成は、このフラッシュメモリの構成に応じて適宜決定されればよい。
【0092】
図15は、図12に示すメモリセルアレイ30および行選択駆動回路32の具体的配置の一例を示す図である。図15においては、コード領域およびデータ領域が、メモリセルアレイ30内に共通に配置される場合を示す。
【0093】
図15において、メモリセルアレイ30および行選択駆動回路32が、複数のコードメモリブロックCMB0−CMBkとデータメモリブロックDMB0−DMBlとに分割される。メモリブロックCMB0−CMBkおよびDMB0−DMBlは、各々、メモリセルブロック、ワード線デコーダおよびワード線ドライバを含む。
【0094】
コードメモリブロックCMB0−CMBkは、プログラムなどの書換回数の少ない情報を記憶する。データメモリブロックDMB0−DMBlは、演算処理データまたダウンロードされるアプリケーションデータなどの書換回数の多いデータを記憶する。
【0095】
コードメモリブロックCMB−CMBkにおいては、消去時のベリファイおよび通常データ読出を含めて情報の外部または内部読出時には、1メモリセル単位でメモリセルの選択が行なわれる。一方、データメモリブロックDMB0−DMBlは、書換回数が多く、gm劣化が生じる可能性が高いため、通常読出時および消去モードの過書戻しベリファイ時においては、2つのメモリセル単位でデータの読出(外部読出および内部読出)が行なわれる。
【0096】
コードメモリブロックCMB0−CMBkに対しては、ワード線アドレスビットA0−Anが共通に与えられる。コードメモリブロックCMB0−CMBkにおいて、ワード線デコーダおよびワード線ドライバにより、1つのワード線が選択状態へ駆動される。一方、データメモリブロックDMB0−DMBlには、縮退回路50の出力信号AWoおよびAWeとワード線アドレスビットA1−Anが与えられる。縮退回路50は、図14に示す縮退回路50と同一構成を有し、制御回路40からのアドレス縮退制御信号ADGENに従ってアドレスビットA0を選択的に縮退する。
【0097】
メモリブロックの選択は、ブロックアドレスに従って行われる。これらのメモリブロックCMB0−CMBkおよびDMB0−DMBlは、バンクとして構成されてもよく、図14においてはメモリブロックを選択するブロック選択アドレスは示していない。
【0098】
このコードメモリブロックCMB0−CMBkおよびデータメモリブロックDMB0−DMBlに共通に、メインビット線群MBLGが設けられ、このメインビット線群MBLGが、Yゲート回路66に結合される。メインビット線群MBLGは、所定数のメインビット線MBLを含む。メモリブロックがバンクに構成される場合には、各バンクごとにメインビット線群が配置される。
【0099】
Yゲート回路66は、図13に示すYゲートCY0−CYnを含み、メインビット線群MBLGのうちのYゲート選択信号が指定するメインビット線を選択する。選択されたメインビット線が、内部読出データバスRDBを介してセンスアンプ回路68に結合される。
【0100】
センスアンプ回路68は、図13に示すセンスアンプSA(SA0)を含み、内部読出データバスRDB上に読出されたデータを増幅し、センスデータSDを生成する。このセンスデータSDに従って外部への読出データまたはベリファイ時の読出データが生成される。ベリファイ時の読出データが、制御回路40へ与えられてベリファイ動作が実行される。
【0101】
この図15に示すように、コードメモリブロックおよびデータメモリブロックに与えられるアドレス信号を振り分けることにより、同一構成のワード線デコーダおよびワード線ドライバを利用して、1セルモードおよび2セルモードの切換を実現することができる。
【0102】
以上のように、この発明の実施の形態1に従えば、消去モードの過書戻しベリファイ時においては、通常読出モード時と同様に、2つのメモリセルを並行して選択し、これらのメモリセルの電流の合成電流に従ってベリファイを行っている。したがって、過書戻しベリファイ時、不良セルが発生する可能性を低減することができ、消去不良のgm劣化セルを救済することができ、消去/書込耐性を改善することができる。
【0103】
[実施の形態2]
図16は、この発明の実施の形態2に従うフラッシュメモリの消去動作を示すフロー図である。この図16に示す消去動作フローは、以下の点で、図6に示す実施の形態1に従う消去動作フローと異なる。すなわち、過消去ベリファイを行うステップS13において、2つのメモリセルを並行して選択し、その選択メモリセルの合成電流により、過消去ベリファイを行う。他の動作処理は、図6に示す消去動作のフローと同じであり、対応するステップには同じ参照番号を付し、その詳細説明は省略する。
【0104】
図17は、過消去ベリファイ時のメモリセルの電流/電圧特性を概略的に示す図である。図17において、横軸に、ワード線電圧Vwlを示し、縦軸に、メモリセルを流れる電流(セル電流)を示す。曲線KS1は、1セルモードでの過消去ベリファイ時の正常と判定される非gm劣化セルの電流/電圧特性を示し、曲線KS2およびKS3は、1セルモードでの過消去ベリファイ時に正常と判定されるgm劣化セルの電流/電圧特性を示す。
【0105】
過消去ベリファイ時においては、ワード線電圧Vwlとして、過消去ベリファイ電圧Voevが与えられる。このとき、選択メモリセルを流れる電流が、過消去ベリファイ電流Ioev以下であるかの識別が行なわれる。セル電流が、過消去ベリファイ電流Ioev以下であれば、過消去ベリファイ時に正常と判定される。
【0106】
したがって、曲線KS1において示す正常メモリセルの場合および曲線KS2およびKS3で示すgm劣化セルの場合には、過消去ベリファイ電圧Voev印加時においては、それらのセル電流は、過消去ベリファイ電流Ioev以下であり、全て過消去ベリファイ時に正常と判定される。
【0107】
したがって、1つのメモリセルごとに、過消去ベリファイを行った場合、曲線KS3で示すgm劣化セルは、過消去状態にはないと判定される。しかしながら、この発明の実施の形態2におけるように、過消去ベリファイを、2つのメモリセルを並行して選択してその合成電流で行った場合、曲線KS3で示すgm劣化セルのセル電流の少なくとも2倍の電流が流れる(最悪ケースは、2つのメモリセルがともに、gm劣化セルであり、同程度にgm劣化が生じている場合である)。この場合、曲線KS3で示すgm劣化セルは過消去状態にあると判定され、図16に示すステップS4において書戻し(WB)が実行される。
【0108】
また、2セルモードで、2つのメモリセルを選択して過消去ベリファイを行う場合、曲線KS1およびKS2で示すメモリセルの場合でも、メモリセルは並行して選択されるため、過消去ベリファイ電圧印加時において過消去ベリファイ電流Ioevよりも大きな電流が流れ、過消去状態にあると判定される。書戻しパルスを印加することにより、メモリセルのしきい値電圧が高いほうに移行する。したがって、消去後のしきい値電圧分布においてしきい値分布の下側のしきい値電圧の分布幅を小さくすることができる。
【0109】
また、図17に示すようにgm劣化セルにおいては、オフ状態のリーク電流が正常セルに比べて増加する。したがって、2セルモードで過消去ベリファイを行うことにより、gm劣化セルのしきい値電圧の下限値を実効的に高くすることができ、オフ状態時のリーク電流を低減することができ、消費電流を低減することができまた誤読出を防止することができる。
【0110】
なお、この過消去ベリファイ時に過消去と判定されるメモリセルのセル電流Ic0およびIc1は、以下の条件式(2)を満たす:
Ic0+Ic1≧2・Igm≧Ioev ・・・ (2)
電流Igmは、過消去と判定される1つのgm劣化セルのセル電流の下限値を示す。
【0111】
図18は、この発明の実施の形態2における消去パルス印加後のしきい値電圧分布を示す図である。横軸に、メモリセルのしきい値電圧Vthを示し、縦軸に、メモリセルの数を示す。
【0112】
図18において、過消去ベリファイ電圧Voevよりも、このメモリセルのしきい値電圧Vthが高ければ、過消去ベリファイにおいて、正常と判定される。メモリセルMC1は、しきい値電圧Vthが、過消去ベリファイ電圧Voevよりも低いため、過消去状態にあると判定され書戻しが行われる。
【0113】
過消去ベリファイ時に2セルモードでベリファイを行うため、2つのメモリセルを並行して選択した場合、メモリセルMC1に限らず、しきい値電圧分布曲線KS4の下限値近傍の領域に存在するメモリセルMC2も、過消去状態にあると判定され、書戻しが実行される。この書戻しにより、メモリセルMC2のしきい値電圧が高くされ、メモリセルMC2のしきい値電圧は、メモリセルMC3で示すしきい値電圧にまで移動する。この場合、gm劣化セルにおいて、過書戻しが生じるかまたは電圧ストレスによるしきい値電圧の移動により、メモリセルMC3の状態からメモリセルMC4の状態にまで変化する状態が発生する場合がある。
【0114】
この場合、メモリセルMC4のしきい値電圧が、消去ベリファイ電圧を超えて過書戻しベリファイ電圧よりも高い電圧レベルまで上昇することが考えられる。しかしながら、この場合でも、実施の形態1において説明したように、過書戻しベリファイが、2つのメモリセルを並行して選択して行なわれるため、図18に示すメモリセルMC4は、正常な書戻し状態にあると判定される。したがって、しきい値電圧分布は、図18において破線曲線KS5で示すように、その下側のしきい値電圧分布幅が狭くなる。上側で少ししきい値電圧分布幅が高くなるものの、この上側の分布幅は、過書戻しベリファイにより制限される。したがって、消去状態のメモリセルのしきい値電圧を高い方へシフトさせることができ、通常読出時のリーク電流を低減することができる。また、過消去ベリファイ動作を2つのメモリセルを並行して選択して行っており、過消去ベリファイに要する時間を短縮することができる。
【0115】
また、実施の形態1と同様、過書戻しベリファイは、2つのメモリセルを並行して選択して行っており、実施の形態1と同様の効果をも得ることができる。書戻しパルスの印加は、1つのメモリセル毎におこなわれてもよく、また、2セルモードで2つのメモリセルに対して並行して行なわれてもよい。
【0116】
図19は、この発明の実施の形態2に従うフラッシュメモリの要部の構成を概略的に示す図である。図19に示すフラッシュメモリの構成は、以下の点で、図14に示す実施の形態1に従うフラッシュメモリの構成と異なる。すなわち、制御回路40において、過消去ベリファイモードを示すフラグOEVFを格納するレジスタ70がさらに設けられる。レジスタ42、44および70に格納されるフラグOWBVF、READFおよびOEVFに従って、ORゲート72が、アドレス縮退制御信号ADGENを生成する。図19に示す行選択駆動回路32の構成は、図14に示す行選択駆動回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0117】
図19に示す制御回路40の構成においては、通常読出モード時、過消去ベリファイモード時、および過書戻しベリファイモード時に、ORゲート72からのアドレス縮退制御信号ADGENがアサートされて、ワード線アドレスビットA0の縮退が実行される。他の動作モード時においては、アドレス縮退制御信号ADGENは、ネゲート状態であり、ワード線アドレスビットA0が有効とされ、1つのワード線が、ワード線アドレスビットA0−Anに従って選択される。
【0118】
したがってこの図19に示した制御回路40の構成を利用することにより、過書戻しモード、過消去ベリファイモードおよび通常読出モード時において、2本のワード線を並行して選択し、応じて2つのメモリセルを並行して選択することができる。
【0119】
なお、メモリセルアレイの構成としては、図13および図15に示す構成が利用されればよい。フラッシュメモリの全体の構成は、実施の形態1において示した図11および図12に示す構成と同じである。
【0120】
以上のように、この発明の実施の形態2の従えば、消去モード時の過消去ベリファイ時においても2セルモードでベリファイを行っている。したがって、実施の形態1の効果に加えて、消去状態のメモリセルのしきい値電圧分布を狭くすることができ、また、過消去ベリファイに要する時間を短縮することができ、また、非選択メモリセルのリーク電流を低減することができる。
【0121】
[実施の形態3]
図20は、この発明の実施の形態3に従うフラッシュメモリの消去モード時の動作を示すフロー図である。この図20に示す消去動作フローは、図16に示す消去動作フローと以下の点で異なる。すなわち、消去ベリファイ時(ステップS21)においても、2つのメモリセルを並行して選択して消去ベリファイが行なわれる。他の処理ステップは、図16に示す実施の形態2における消去モード時の動作と同じであり、対応するステップには同一参照番号を付し、その詳細説明は省略する。
【0122】
図21は、この発明の実施の形態3における消去ベリファイ時のしきい値電圧分布を示す図である。図21において、横軸に、メモリトランジスタのしきい値電圧Vthを示し、縦軸にメモリセル数を示す。消去ベリファイ時においては、しきい値電圧分布の上限を規定する消去ベリファイ電圧Vevが、ワード線に与えられる。したがって、図21に示すメモリセルMC5のように、この消去ベリファイ電圧Vevよりが規定するしきい値電圧よりもしきい値電圧が高いセルに対して、1メモリセル単位でベリファイ動作を行った場合には、このメモリセルMC5は消去不良と判定される。
【0123】
しかしながら、2つのメモリセルを並行して選択する2セルモードで消去ベリファイを行う場合、メモリセルMC5は、消去ベリファイ時に正常(OK)と判定される。この場合、消去ベリファイ時のしきい値電圧分布が、上側に広くなる。しかしながら、ステップS5における過書戻しベリファイも2つのメモリセル単位で実行しており、消去状態のしきい値電圧分布の上限は制限されるため、特に問題は生じない。
【0124】
この消去ベリファイも、2つのメモリセルを並行して選択して行うことにより、消去ベリファイに要する時間を短縮することができる。
【0125】
図22は、2つのメモリセル選択時の合成電流と基準電流との関係を示す図である。図22において横軸に電圧Vを示し、縦軸に電流Iを示す。消去ベリファイ(ステップS21)および過書戻しベリファイ(ステップS5)および通常読出時においてワード線にワード線ベリファイ電圧またはワード線読出電圧Vwlが与えられる。これらのデータ/情報の読出時において、2つのgm劣化セルが選択される状態MSAにおいて電流Iaが流れ、2つの正常セルが選択される状態MSBにおいて、電流Ibが流れる。1個のgm劣化セルが選択される状態MSCにおいては、電流Icが流れる。
【0126】
消去状態のメモリセルの場合、電流IaおよびIbは、基準電流IREFよりも大きな電流である。この場合、基準電流IREFと電流Iaの差分値ΔIaと基準電流IREFと電流Ibの電流の差分値ΔIbとは、大きさが異なる。しかしながら、センスアンプにおける判定タイミングにおいて、この電流差分値ΔIaが十分にセンス可能な値であれば、センスアンプの判定タイミングを遅らせることなく、正常に判定を行って、データの読出(ベリファイ読出または外部への読出)を行うことができる。
【0127】
したがって、2個のメモリセルを並行して選択してベリファイを行い、2つのメモリセルのしきい値電圧が異なる場合であっても、正常に高速で、セル電流の判定を行うことができる。これは、実施の形態1および2においても同様である。
【0128】
図23は、この発明の実施の形態3に従うフラッシュメモリの要部の構成を概略的に示す図である。この図23に示す構成は、以下の点で、図19に示すフラッシュメモリの構成と異なる。すなわち、制御回路40において、さらに消去ベリファイを示す消去ベリファイフラグEVFを格納するレジスタ74が設けられる。レジスタ42、44、70および74に格納されるフラグに従ってORゲート76が、アドレス縮退制御信号ADGENを生成する。行選択駆動回路32の構成は、図19に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0129】
したがって、制御回路40において、消去ベリファイ時、過書込ベリファイ時、過書戻しベリファイ時および通常読出時に、アドレス縮退制御信号ADGENがアサートされ、ワード線アドレスビットA0が縮退され、2つのワード線を並行して選択する。消去モード時(ベリファイ時)において、2つのメモリセルを並行して選択してベリファイを行うことができる。
【0130】
なお、実施の形態3においても、フラッシュメモリの全体の構成およびメモリセルアレイの構成は、実施の形態1において示したフラッシュメモリの構成と同じである。
【0131】
以上のように、この発明の実施の形態3に従えば、消去モード時の各ベリファイ時においても2つのメモリセルを並行して選択し、これらのメモリセルの合成電流に従ってベリファイを行っている。したがって、実施の形態1および2の効果に加えて、さらに、実施の形態3においては、消去ベリファイに要する時間を短縮することができる。
【産業上の利用可能性】
【0132】
この発明は、一般に、フラッシュメモリに適用することにより、消去/書込耐性を改善することができる。特にマイクロコンピュータに内蔵されるフラッシュメモリに適用することにより、フラッシュメモリを内蔵するマイクロコンピュータチップの寿命を長くすることができる。
【0133】
なお、上述の説明においては、メモリセルは、1つのメモリトランジスタで構成されている。しかしながら、メモリセルが、メモリセルを選択するアクセストランジスタとフローティングゲート型トランジスタとが直列に接続される構成のEEPROM(電気的に書換可能なROM)に対しても適用することができる。
【0134】
また、上述の実施の形態1から3においては、2セルモードで各ベリファイが実行されている。しかしながら、gm劣化救済の程度に応じて、2よりも多くのメモリセルを選択してベリファイが実行されてもよい。同時に選択されるメモリセルの数に応じて縮退状態とするワード線アドレスビットの数を調整する。通常読出モード時においても、ベリファイ時に並行して選択されるメモリセルの数と同一のメモリセルを並行して選択することにより、正確なデータの読出を行うことができる。
【図面の簡単な説明】
【0135】
【図1】フラッシュメモリセルの断面構造を概略的に示す図である。
【図2】消去動作時のメモリセルへの印加電圧を示す図である。
【図3】書込動作時のメモリセルへの印加電圧を示す図である。
【図4】メモリセルのしきい値電圧分布を示す図である。
【図5】消去動作時におけるメモリセルの電流/電圧特性を示す図である。
【図6】この発明の実施の形態1に従う不揮発性半導体記憶装置の消去モード時の動作を示すフロー図である。
【図7】(A)−(E)は、図6に示す消去モード動作時におけるメモリセルのしきい値電圧分布を示す図である。
【図8】この発明の実施の形態1におけるメモリセルの選択態様を示す図である。
【図9】この発明の実施の形態1における過書戻しベリファイ時のメモリセルの電流/電圧特性を示す図である。
【図10】この発明の実施の形態1におけるメモリセルのしきい値電圧判定動作を示すタイミング図である。
【図11】この発明の実施の形態1に従うフラッシュメモリを含む半導体集積回路装置の全体の構成を概略的に示す図である。
【図12】図11に示すフラッシュメモリの全体の構成を概略的に示す図である。
【図13】図12に示すフラッシュメモリのメモリセルアレイ部の構成を概略的に示す図である。
【図14】図12に示す行選択駆動回路および制御回路の構成の一例を示す図である。
【図15】図11に示すメモリセルアレイの他の構成を概略的に示す図である。
【図16】この発明の実施の形態2に従うフラッシュメモリの消去動作を示すフロー図である。
【図17】図16に示す過消去ベリファイ時のメモリセルの電流/電圧特性を示す図である。
【図18】図16に示す消去動作時のしきい値電圧分布を示す図である。
【図19】この発明の実施の形態2に従うフラッシュメモリの要部の構成を概略的に示す図である。
【図20】この発明の実施の形態3に従うフラッシュメモリの消去動作を示すフロー図である。
【図21】図20に示す消去ベリファイ時のしきい値電圧分布を示す図である。
【図22】メモリセルデータ読出時のメモリセル電流と基準電流の関係を示す図である。
【図23】この発明の実施の形態3に従うフラッシュメモリの要部の構成を概略的に示す図である。
【符号の説明】
【0136】
1 半導体基板領域、2a,2b 不純物領域、3 フローティングゲート、4 コントロールゲート、MC0,MC1 メモリセル、SA センスアンプ、10 フラッシュメモリ内蔵マイクロコンピュータ(半導体集積回路装置)、12 CPUコア、14 フラッシュメモリ、24 コード領域、26 データ領域、30 メモリセルアレイ、32 行選択駆動回路、34 列選択回路、36 ソース線選択駆動回路、40 制御回路、BL ビット線、SBL00−SBL0n、…SBLm0−SBLmn サブビット線、MBL0−MBLm メインビット線、CG00,CG01,CG10,CG11 ブロック列選択ゲート、CY0−CYm Yゲート、50 アドレス縮退回路、60o,60e ワード線デコーダ、62o,62e ワード線ドライバ、66 Yゲート回路、68 センスアンプ回路、42,44,70,74 レジスタ、46,72,76 ORゲート。
【技術分野】
【0001】
この発明は不揮発性半導体記憶装置に関し、特に、電界効果型トランジスタのしきい値電圧に応じて情報を記憶する不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
情報を不揮発的に記憶する不揮発性半導体記憶装置の1つに、フラッシュメモリがある。このフラッシュメモリは、メモリセルが、1個のフローティングゲート型トランジスタで構成される。フローティングゲートの蓄積電荷量に応じて、メモリセルトランジスタのしきい値電圧が変化する。このしきい値電圧の高低を、情報に対応付ける。
【0003】
フラッシュメモリは、近年、マイクロコンピュータなどのプロセッサと同一半導体チップ上に集積化される内蔵メモリとして広く用いられる。内蔵フラッシュメモリに、プログラム情報などの用途に応じた情報を記憶する。仕様変更またはプログラムのデバッグ処理に対しては、単にフラッシュメモリの記憶するプログラム情報の書換を行うだけで対応することができる。したがって、マスクROM(リード・オンリー・メモリ)などのように情報を固定的に記憶するメモリを、プログラム情報記憶のために利用する構成に比べて、製品開発時間が短縮され、また、ROMのように、プログラム情報に応じてマスクを製造する必要がなく、コストを低減することができる。
【0004】
このようなフラッシュメモリにおいては、情報の書込時においては、消去および書込が、行なわれる。この消去および書込時においては、メモリセルトランジスタのフローティングゲートに対し、絶縁膜を介して電荷の注入/放出が行なわれる。この電荷の移動を生じさせるために、メモリセルトランジスタのコントローラゲートと基板および/またはソース/ドレイン領域との間に高電圧が印加される。このため、消去/書込を行う書換回数が増大すると、ホットキャリアが、フローティングゲート下部の絶縁膜にトラップされ、トランスコンダクタンスgmおよびしきい値電圧特性が劣化するという「gm劣化」の現象が生じる。
【0005】
特に、マイクロコンピュータと同一半導体チップ上に集積化されるフラッシュメモリにおいては、マイクロコンピュータなどのプロセッサと同一製造工程でメモリセルを製造する場合が多い。したがって、フラッシュメモリの特性を最適化するために、フラッシュメモリ自体に対する製造工程を最適化することは行なわれないため、このフローティングゲート下部の絶縁膜の特性は、プロセッサのトランジスタ(ロジックトランジスタ)と同程度である。このため、フラッシュメモリの消去/書込を行う書換回数が増大すると、gm劣化により、通常データ読出時にメモリセルを流れる電流が減少し、正確にかつ高速でデータ/情報の読出を行うことができなくなるという問題が生じる。
【0006】
このようなフラッシュメモリにおけるgm劣化の問題を解消するために、2つのメモリセルにより1ビットの情報を記憶する構成が、特許文献1(特開2005−116145号公報)に示されている。この特許文献1に示される構成においては、2つのメモリセルに同一データを記憶させる。通常の記憶情報をメモリ外部に読出す通常読出モード時、2つのメモリセルを同時に選択し、これらの2つの選択メモリセルを並列に、センスアンプに結合する。センスアンプにおいては、これらの2つのメモリセルを流れる電流の総和に基づいて、記憶データの論理値の判定を行う。
【0007】
上述のような1ビット情報を2つのメモリセルで記憶する「2セル/1ビット」モードでデータを読出すことにより、gm劣化が生じ、メモリセルトランジスタのオン電流が低下する場合においても、センスアンプの検知電流量を増大させ、確実にかつ高速でメモリセルの記憶データを検知することを図る。
【特許文献1】特開2005−116145号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
フラッシュメモリにおいては、消去および書込時に、ベリファイ動作が行なわれる。このベリファイ動作においては、消去/書込対象のメモリセルが、所定の消去/書込状態にあるかを判定する。
【0009】
上述の特許文献1においては、以下の理由から、ベリファイ時には、1つのメモリセルを選択し、1個のメモリセル単位でベリファイを行っている。すなわち、2つのメモリセルを並行して選択してベリファイを行った場合、例えば、消去ベリファイ電圧よりも高いしきい値電圧のメモリセルとこの消去ベリファイ電圧よりもしきい値電圧が低いメモリセルが並行して選択されても、これらのメモリセルの合成電流が、消去ベリファイ電流条件を満たし、これらは消去状態にあると判定される。この消去ベリファイ時においては、メモリセルのしきい値電圧が、消去状態のしきい値電圧分布の上側しきい値電圧以下であるかを検証する。
【0010】
この場合、通常データ読出時に、2つのメモリセルがともにしきい値電圧がベリファイ電圧よりも小さい正常セルの場合に比べて、センスアンプに対する読出電流が小さくなり、センスアンプの動作マージンが減少する。また、通常データ読出時に、正常メモリセルの場合に比べて、メモリセル電流が小さくなるため、高速でデータの読出を行うことができなくなる。
【0011】
上述のような問題を解消するために、上述の特許文献1においては、消去時のベリファイ時には、1つのメモリセルずつ消去ベリファイを行って、メモリセルのしきい値電圧が、消去ベリファイ電圧以下であることを確認している。
【0012】
しかしながら、このような1つのメモリセル単位で消去ベリファイを行う場合、以下の問題が生じる。すなわち、消去/書込の書換回数が増大すると、gm劣化が生じる。消去ベリファイ時においては、最終的に消去後のメモリセルのしきい値電圧が、しきい値電圧分布の上限値よりも低い状態にあるかを判定する過書戻しベリファイがある。この過書戻しベリファイにおいて、メモリセルトランジスタのしきい値電圧が、消去状態の上限値を超えていると判定されると、再度消去が行なわれる。gm劣化が生じたメモリセルは、オン電流が小さい状態である。したがって、過書戻しベリファイ時においては、gm劣化が生じたメモリセルは、そのしきい値電圧が、しきい値電圧分布の上限値以上の状態にあり、過書戻し状態にあると判定される。
【0013】
通常、過書戻しベリファイ前にメモリセルが、過消去状態にあるかの判定を行う過消去ベリファイが実行される。過消去状態にあると判定されたメモリセルに対しては、しきい値電圧を高くするために書込が行われる。このメモリセルがgm劣化を生じているメモリセルであれば、この書込によりそのしきい値電圧が大きく変化し、過書戻し状態となる。消去動作が行なわれても、しきい値電圧の変化は小さい、これは、絶縁膜中にキャリアが蓄積されており、しきい値電圧の移動幅が小さくなるためである。また、書戻しパルス印加時においては、選択メモリセルのみならず半選択状態のメモリセルにおいても、ドレインとフローティングゲートとの間に高電圧が印加され、この半選択状態のgm劣化の生じたメモリセルに対しても書込が行なわれ、そのしきい値電圧が上限値を越える状態が生じる。したがって、この様なgm劣化のメモリセルが、消去時に過書戻し状態と判定されると、そのしきい値電圧を低下させて消去状態に設定するのが困難となり、不良セルと判定され、消去/書込耐性が低下するという問題が生じる。
【0014】
特に、マイクロコンピュータなどのプロセッサと同一半導体チップ上に混載されるフラッシュメモリに対しては、この書換保証回数を増加させる要求が増大している。したがって、gm劣化のメモリセルに対して、通常データ読出時、2セル/1ビットモードでデータの読出を行ってgm劣化による誤読出を防止しても、この書換時におけるgm劣化による消去不良のため、書換回数の要求を満たすことはできないという問題が生じる。この場合、フラッシュメモリのみならず、このフラッシュメモリを内蔵するマイクロコンピュータなどのプロセッサの使用期間(寿命)も制限されるという問題が生じる。
【0015】
このgm劣化による消去不良の問題は、選択トランジスタとメモリセルトランジスタとが直列に接続される不揮発性半導体記憶装置においても、同様に生じる。
【0016】
それゆえ、この発明の目的は、消去/書込耐性を増大させることのできる不揮発性半導体記憶装置を提供することである。
【0017】
この発明の他の目的は、gm劣化によるメモリセルが存在する場合においても、消去/書込耐性の低下を抑制することのできる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【0018】
この発明に係る不揮発性半導体記憶装置は、要約すれば、少なくとも、消去動作モードのしきい値電圧分布の上限値を満たしているかの判定を行う過書戻しベリファイ時に、異なる行かつ同一列のメモリセルを並行して選択し、これらの並行して選択されたメモリセルの記憶データに従ってしきい値電圧の判定を行うものである。
【発明の効果】
【0019】
この発明においては、消去動作モード時のメモリセルのしきい値電圧の上限値要求が満たされているかを判定するベリファイ時に、同一列の複数のメモリセルを並行して選択し、これらのメモリセルを流れる電流の合成電流によりベリファイを実行する。これらの複数のメモリセルの少なくとも1つにgm劣化が生じていても、複数のメモリセルを流れる電流は大きく、消去時のしきい値電圧上限値要求を満たすと判定される。これにより、gm劣化による消去不良発生を回避することができ、消去/書込耐性を向上させることができる。また、過書戻しベリファイ時に並行して選択されるメモリセルの数を通常読出モード時に並行して選択されるメモリセルの数と同一とすることにより、正確なデータの外部読出を行うことができる。
【発明を実施するための最良の形態】
【0020】
[実施の形態1]
図1は、この発明において用いられるメモリセルMCの断面構造を概略的に示す図である。図1において、メモリセルMCは、半導体基板領域1表面に形成される不純物領域2aおよび2bと、電荷蓄積用のフローティングゲート3と、フローティングゲート3上部に図示しない層間絶縁膜を介して形成されるコントロールゲート4とを含む。
【0021】
不純物領域2aおよび2bは、それぞれ、ソース線SLおよびビット線BLに接続される。フローティングゲート3は、これらの不純物領域2aおよび2bの間の半導体基板領域1上に図示しない絶縁膜を介して形成され、他の信号線および配線とは絶縁膜により分離される。コントロールゲート4は、ワード線WLに接続される。
【0022】
メモリセルMCは、フローティングゲートおよびコントロールゲートが積層されるスタックトゲートトランジスタである。このメモリセルMCを構成するトランジスタ(以下、メモリトランジスタと称す)が、Nチャネルトランジスタの場合、フローティングゲート3に蓄積される電荷(電子)の量に応じて、そのしきい値電圧が変化し、メモリトランジスタのしきい値電圧を、記憶データに対応付ける。メモリセルは4値以上の情報を記憶してもよいが、以下では説明を簡単にするために、メモリセルは、2値情報を記憶するとして説明する。
【0023】
図2は、メモリセルの消去時の印加電圧を示す図である。この消去時においては、コントロールゲート4へは、ワード線を介して負の消去電圧Venが与えられる。半導体基板領域1および不純物領域2a、2bには、正の消去電圧Vepが与えられる。これらの消去電圧VenおよびVepの差は、動作電源電圧よりもはるかに高い電圧である(たとえば20V近い電圧レベル)。この状態においては、フローティングゲート3と基板領域1の間に高電界が印加され、フローティングゲート3に蓄積される電荷(電子e)が、半導体基板領域1へ放出される。フローティングゲート3に蓄積される電荷(以下、単に電子と称す)の量が少なくなり、このメモリトランジスタのしきい値電圧が、低くなる。
【0024】
図3は、メモリセルMCの書込時の印加電圧を示す図である。この書込時においては、コントロールゲート4へ、ワード線を介して正のワード線書込高電圧Vwpが印加される。不純物領域2aは、ソース線に接続され、このソース線を介して接地電圧GNDが供給される。不純物領域2bにはビット線を介して正のビット線電圧Vwp2が印加される。半導体基板領域1には、負の書込電圧Vwn2が印加される。この電圧状態でメモリセルMCに電流を流すことにより発生させた電子eが、フローティングゲート3に注入される。また、コントロールゲート4へワード線を介して正のワード線書込高電圧Vwpが印加され、半導体基板領域1および不純物領域2a、2bに負の書込高電圧Vwnが印加されても良い。この電圧状態においては、フローティングゲート3と半導体基板領域1との間に高電界が印加され、半導体基板領域1からフローティングゲート3へ電子eが注入される。この書込時において、書込高電圧VwpおよびVnwの差は、消去時と同様、電源電圧よりもはるかに大きな電圧レベルである。フローティングゲート3に電子eが蓄積された場合、メモリトランジスタのしきい値電圧が高くなる。2値データを記憶する場合、この消去状態および書込状態を、それぞれたとえばデータ“1”および“0”に対応付ける。フローティングゲート3は、絶縁膜により、他の配線および不純物領域から分離されており、蓄積電子は、リークを除いて、長期にわたって保存される。これにより、メモリセルMCにおいて、情報を不揮発的に記憶することができる。
【0025】
図4は、メモリセルの消去状態および書込状態におけるしきい値電圧の分布を示す図である。図4において、横軸メモリトランジスタのしきい値電圧を示し、縦軸に、メモリセルの数(ビット数)を示す。消去は、メモリブロックなどの複数のメモリセルに対して一括し実行される。書込は、書込データに応じて、消去状態と異なるデータ“0”を記憶するメモリセルに対して実行される。従って、ある時点においては、消去状態および書込状態のメモリセルは、しきい値電圧がある幅をもって分布する。
【0026】
上述のように、メモリセルMCの絶縁膜等の特性に応じて、しきい値電圧はある幅を持って分布する。しかしながら、消去状態および書込状態のしきい値電圧の分布幅を十分小さくするように、消去および書込時において、ベリファイ動作が実行される。
【0027】
メモリセルの記憶情報を読出す場合には、ワード線に対し読出電圧Vwrが与えられる。このワード線読出電圧Vwrは、消去状態および書込状態のしきい値電圧分布の間の電圧レベルである。ビット線BLに、ビット線読出電圧が印加され、ソース線SLが接地電圧に維持される。したがって、メモリセルMCが消去状態の場合には、ワード線読出電圧Vwrは、メモリトランジスタのしきい値電圧よりも高い電圧レベルであり、メモリセルMCを介してビット線BLからソース線SLに電流が流れる。一方、メモリセルMCが、書込状態の場合には、ワード線読出電圧Vwrは、メモリトランジスタのしきい値電圧よりも低い電圧レベルである。したがって、この場合には、メモリセルMCを介してビット線BLからソース線SLへは、ほとんど電流は流れない。このビット線電流をセンスアンプで検知することにより、メモリセルの記憶情報を読出す。
【0028】
消去/書込時においては、しきい値電圧が、図4に示すように、ワード線読出電圧Vwrに対して十分余裕を持って分布するように、その分布幅が設定される。この分布幅設定のために、消去時および書込時においてベリファイが行なわれ、メモリトランジスタのしきい値電圧が所定の範囲内にあるかの判定が行なわれる。
【0029】
図5は、消去状態におけるメモリセルの電流/電圧特性を示す図である。図5において、横軸にワード線電圧を示し、縦軸に、セル電流(メモリトランジスタを流れる電流)を示す。ワード線電圧は、メモリトランジスタのゲート−ソース間電圧に対応する。曲線Iは、gm劣化が生じていない正常セルの電流−電圧特性を示し、曲線IIおよびIIIは、それぞれgm劣化が生じているセルAおよびBの電流−電圧特性を示す。
【0030】
消去モードにおいては、メモリトランジスタのしきい値電圧が消去状態の条件を示しているかのベリファイが行なわれる。この場合、ワード線には、消去上限ベリファイ電圧Verが与えられる。この消去上限ベリファイ電圧Verは、消去状態のメモリセルのしきい値電圧分布の上限値に対応する。このとき、メモリセルを流れる電流がベリファイ電流Ier以上であれば、対応のメモリセルは所定の消去上限値条件を満たしていると判定される。トランスコンダクタンスgmの劣化の程度がそれほど大きくないセルAにおいては、曲線IIにおいて示すように、この消去上限ベリファイ電圧Ver印加時において、ベリファイ電流Ierを駆動する。したがって、このgm劣化セルAは、消去状態にあると判定される。一方、曲線IIIに示すように、相互コンダクタンスgmの劣化がひどくなったセルBにおいては、消去上限ベリファイ電圧Verが供給されても、そのメモリセルBを流れる電流は、ベリファイ電流Ierよりもはるかに少ない。したがって、この曲線IIIで示すgm劣化セルBは、消去不良であると判定される。
【0031】
また、メモリセルが過消去状態であり、そのしきい値電圧が、消去状態のしきい値電圧分布の下限値よりも小さい場合には、そのしきい値電圧を高くするために書戻しが行われる。この書戻しパルスを印加した場合、曲線IIで示すgm劣化セルAのしきい値電圧が、その書戻しパルスの電圧ストレスにより、膜が劣化するかまたはホットキャリアの絶縁膜への注入により、そのしきい値電圧が上昇し、曲線IIIに示すメモリセルの状態に近くなる。
【0032】
相互コンダクタンスgmの劣化は、主として、フローティングゲート下部の絶縁膜の劣化およびこの絶縁膜中へのホットキャリア(ホットエレクトロン)のトラップにより生じる。したがって、消去上限ベリファイ電圧Verよりもしきい値電圧が高いgm劣化セルBに対して、消去不良であるとして、再度消去パルスEPを印加して、しきい値電圧を低下させても、そのしきい値電圧の低下量は小さい。したがって、このgm不良セルが再び他のメモリセルに対する書戻しにより、そのしきい値電圧が消去上限値よりも高くなる。
【0033】
通常、消去動作時においては、消去および書戻しの繰り返し回数(または時間)は、予め定められているため、この曲線IIIで示すようなgm不良セルBが存在する場合には、所定の時間的制限条件内で消去が完了しない。このような場合には、曲線IIIに示すようなgm劣化セルBは、消去不良のセルと判定され、所定の消去エラー処理が行なわれる。この結果、このような消去上限ベリファイを超えるgm劣化セルの存在が、消去/書込耐性を低下させる1つの原因となる。
【0034】
前述の特許文献1においては、曲線IIで示すようなgm劣化セルAに対しては、通常読出モード時においては、2つのメモリセルを並行して読出し、読出不良を回避することを図る。しかしながら、前述の特許文献1においては、ベリファイ動作時には、1つのメモリセルごとに、ベリファイ動作を実行しており、曲線IIIで示すようなgm劣化セルBは、不良と判定される。従って、特許文献1の方法では、このgm劣化セルの消去不良を救済することはできない。本発明においては、このようなgm劣化セルによる消去不良を救済して消去/書込耐性を改善する。
【0035】
図6は、この発明の実施の形態1に従う不揮発性半導体記憶装置の消去動作を示すフロー図であり、図7(A)−図7(E)は、図6に示す消去動作モードの各処理ステップにおけるしきい値電圧分布を模式的に示す図である。以下、図6および図7を参照して、この発明の実施の形態1に従う不揮発性半導体記憶装置の消去動作について説明する。なお、図7(A)−図7(E)においては、横軸にメモリトランジスタのしきい値電圧Vthを示し、縦軸にメモリセルの数を示す。また、メモリトランジスタは、N型トランジスタであるとする。
【0036】
消去モード時においては、図6に示すように、先ず、消去ベリファイが実行される(ステップS1)。この消去ベリファイ(EV)においては、1つのメモリセル単位で、そのしきい値電圧が、図7(A)に示すように、消去ベリファイ電圧Vev以下にあるかの判定が行なわれる。
【0037】
通常、消去は、複数のメモリセルを有するメモリブロック(セクタ)単位で実行される。したがって、消去対象の複数のメモリセルにおいては、しきい値電圧Vthが、消去ベリファイ電圧よりも高いメモリセルが存在する。したがって、最初の消去ベリファイは消去ベリファイ不良(NG)と判定される。この場合、消去パルスが、消去対象のメモリセル(セクタ)に対して印加される(ステップS2)。この消去パルスの印加(EP)により、図7(B)に示すように、そのしきい値電圧分布は、低い方向に移動する。この消去ベリファイステップS1の前に、メモリセルのしきい値電圧を全て高い状態に設定する消去前書込が実行されてもよい。この消去前書込を実行すると、メモリトランジスタのしきい値電圧が高い状態に設定されており、消去パルス印加後のメモリトランジスタのしきい値電圧の分布幅を小さくすることができる。
【0038】
この消去パルスの印加後、再びステップS1において消去ベリファイが行われ、メモリセルのしきい値電圧が、消去ベリファイ電圧Vevよりも低いかの判定が行われる。このステップS1およびS2は、全ての消去対象のメモリセルが、消去状態、すなわち、しきい値電圧Vthが消去ベリファイ電圧Vevよりも低くなるまで、繰り返し実行される。
【0039】
なお、ステップS2の消去パルス印加後に、メモリセルに対して小さな書戻しパルスを印加して、各メモリトランジスタのしきい値電圧が少し高くされ、過消去セルの存在確率が小さくされてもよい。
【0040】
消去ベリファイにより、消去対象のメモリセル(メモリトランジスタ)のしきい値電圧Vthが全て消去ベリファイ電圧Vevよりも低くなると、次いで、過消去ベリファイ(OEV)が実行される(ステップS3)。この過消去ベリファイ(OEV)ステップS3においては、図7(C)に示すように、1つのメモリセル単位で、メモリセルのしきい値電圧が、過消去ベリファイ電圧Voev以上あるかの判定が行なわれる。選択行かつ非選択列の過消去状態のメモリセルは、読出時に大きなリーク電流を流すため、正確なデータ/情報の読出を妨げる。このため、過消去のメモリセルの存在を回避するため、過消去ベリファイが実行される。
【0041】
過消去ベリファイ電圧Voeよりも低いしきい値電圧を有するメモリセルが存在する場合、そのメモリセルに対し書戻しパルスを印加する書戻し(WB)が行われる(ステップS4)。この場合には、消去パルス印加時と異なり、1つのメモリセル単位での書戻しが実行される。この書戻し(WB)により、図7(D)に示すように、メモリセルのしきい値電圧Vthが高いほうに移動する。
【0042】
この書戻しパルス印加後に再度過消去ベリファイ(ステップS3)が実行される。この過消去ベリファイにおいて、メモリセルのしきい値電圧Vthが過消去ベリファイ電圧Voevよりも高いと判定されると、次いで、過書戻しベリファイが実行される(ステップS5)。この過書戻しベリファイ(OWBV)においては、図7(E)に示すように、書戻しパルスを印加して、メモリセルのしきい値電圧が上昇しても、そのしきい値電圧が過書戻しベリファイ電圧Vowbvよりも低い電圧レベルにあるかの判定が行なわれる。消去ベリファイ電圧Vevと過書戻しベリファイ電圧Vowbvとは、互いに異なるレベルの電圧であり、通常、この過書戻しベリファイ電圧Vowbvは、消去ベリファイ電圧Vevよりも高い電圧レベルである。
【0043】
書戻し時においては、図7(E)に示すように、しきい値電圧Vthが過消去ベリファイ電圧よりも低いメモリセルMCAに対して書戻しパルスが印加され、メモリセルMCAは、メモリセルMCAAで示すように、しきい値電圧Vthが高い状態に移行する。この書戻しは、1つのメモリセル単位で実行されるものの、半選択状態のメモリセルに対してもコントロールゲートおよびドレイン(ビット線)の一方に書戻し高電圧が印加され、この半選択状態のメモリセルのコントロールゲートおよびドレイン間に高電圧が印加される。この高電圧のストレスにより、半選択状態のメモリセルMCDがgm劣化セルの場合、そのしきい値電圧が、メモリセルMCDDで示す書戻しベリファイ電圧Vowbvよりも高い状態に移行する場合が発生する。
【0044】
また、メモリセルMCAが、gm劣化セルの場合においても書戻しパルスの印加により、そのしきい値電圧が大きく変化し、メモリセルMCDDで示す状態に移行する。1つのメモリセルにより過書戻しベリファイを行う場合、メモリセルMCDDは、書戻し不良と判定され、再びステップS1からの消去動作が繰返される。この場合、ステップS1からS5が繰り返し実行され、所定回数または所定時間内で消去が完了せず、消去エラーが発生する。
【0045】
そこで、この過書戻しベリファイステップS5において、2つのメモリセルを並行して選択して、それらの合成電流により、しきい値電圧Vthが、過書戻しベリファイ電圧Vowbv以下であるかの判定を行う。過書戻し状態のメモリセルMCDDが、gm劣化セルであり、そのオン電流Ionが小さい場合においても、2つのメモリセルを並行して選択すると、その合成電流は、少なくともオン電流Ionの2倍の大きさとなる。従って、メモリセルMCDDのしきい値電圧Vthが、過書戻しベリファイ電圧Vowbv以下であると判定される可能性が高くなり、消去エラーの発生を回避することができる。
【0046】
図8は、図6に示す過書戻しベリファイステップS5におけるメモリセルの選択態様の一例を示す図である。図8において、ワード線WL0およびWL1とサブビット線SBLの交差部に対応して、メモリセルMC0およびMC1が配置される。このサブビット線SBLは、列選択ゲートCSGを介して内部読出データ線RDに結合される。この内部読出データ線RDを流れる電流Isに従ってセンスアンプSAが、メモリセルの記憶データを読出す。図8においては、センスアンプSAは、基準電圧Vrefと内部読出データ線RDの電圧とを比較する構成を一例として示す。センスアンプSAは、内部読出データ線WDを流れる電流Isと基準電流Irefとを比較して、内部読出データを生成する構成とされてもよい。
【0047】
過書戻しベリファイ時においては、ワード線WL0およびWL1をともに選択状態に駆動する。すなわち、ワード線WL0およびWL1上に、過書戻しベリファイ電圧Vowbvを印加する。メモリセルMC0およびMC1に、それぞれ、セル電流Ic0およびIc1が流れる。センスアンプSAにおいては、これらのセル電流Ic0およびIc1の加算電流(合成電流)Isが、そのセンスノードを流れる。この合成セル電流Isに従って内部読出データ線RDの電圧レベルが、所定のプリチャージ電圧レベルから低下する。この内部読出データ線RD上の電圧と基準電圧Vrefまたは合成セル電流Isと基準電流Irefとの大小に従って、センスアンプSAが、メモリセルMC0およびMC1の記憶情報を読出す。
【0048】
図9は、メモリセルのワード線電圧とセル電流との関係を示す図である。曲線IVが正常メモリセルを流れる電流のワード線電圧依存性を示し、曲線Vが、gm劣化セルを流れる電流のワード線電圧依存性を示し、曲線VIが、書戻しパルス印加前のgm劣化メモリセルの電流/電圧特性を示す。ここで、正常セルは、消去時の各ベリファイステップ(S1、S3、S5)において正常と判定されたメモリセルである。
【0049】
過書戻しベリファイ時においては、ワード線電圧Vwlとして、過書戻しベリファイ電圧Vowbvが印加される。メモリセルMC0およびMC1がともにgm劣化セルの場合には、それぞれ、セル電流Ic0およびIc1として、電流Iverを流す。メモリセルMC0およびMC1が正常な場合には、過書戻しベリファイ時において、それぞれ、電流Ivnrを流す。過書戻しベリファイ時において、1つのメモリセルを介して流れるセル電流Icが、電流Ivnrであり、ベリファイ電流Irefよりも大きければ、そのメモリセルは過書戻し正常セルと判定され、消去が完了する。ただし、この過書戻しベリファイ時においては、2つのメモリセルが並行して選択され、その合成電流により判定が行われるため、この過書戻しベリファイ電流Irefは、1つのメモリセルを介して流れるセル電流により過書戻し判定を行う場合よりも、低くされる。
【0050】
過書戻しベリファイ時においては、メモリセルMC0およびMC1が並行して選択されるため、セル電流Ic0およびIc1の合成セル電流Isが、1つの正常セルを介して流れるベリファイ電流Irefと同一電流以上であれば、メモリセルMC0およびMC1は、過書戻しベリファイ電圧Vowbv以下のしきい値電圧を有すると判定される。
【0051】
すなわち、このメモリセルMC0およびMC1を流れる電流の合成電流Isが、以下の関係を満たせば、メモリセルMC0およびMC1は、過書戻しベリファイ時において正常セルと判定される:
Is=Ic0+Ic1≧2・Iver≧Iref ・・・(1)。
【0052】
消去ベリファイ時においては、メモリトランジスタのしきい値電圧の上限値が、消去ベリファイ電圧以下に調整され、その後に過消去ベリファイが実行される。この場合、gm劣化のメモリセルにおいては、そのしきい値電圧が、過書戻しベリファイ電圧Vowbvに近いメモリセルが存在する(図9の曲線VI参照)。過消去状態のメモリトランジスタに対し書戻しパルス(WB)を印加した場合、このgm劣化セルにおいては、電圧ストレスにより、絶縁膜の劣化に加えて電子のトラップにより、そのしきい値電圧が変化し、図9の曲線Vで示すように過書戻しベリファイ電圧よりも高くなる。
【0053】
従来、このようなしきい値電圧がベリファイ電圧Vowbvを超えたメモリセルに対しては、再び消去パルス印加以降のステップを繰返すことになる。このため、メモリセルが、消去状態および過書戻し状態を繰返す場合が発生し、このメモリセルは、消去エラービットとして処理される。
【0054】
しかしながら、本実施の形態1においては、メモリセルを2つ並行して選択し、それらの合成電流を読出電流として、ベリファイ基準電圧Vref(または基準電流Iref)と比較する。従って、上述の関係式(1)を満たすメモリセルに対しては、過書戻しベリファイ時のメモリセル合成電流Isが、基準電流Irefよりも大きくなり、過書戻しエラービットを救済でき、消去エラーを回避することができる。
【0055】
通常の読出モード時においては、ワード線電圧Vwlとして、ワード線読出電圧Vrが印加される。この通常読出モード時においては、2つのメモリセルが並行して選択され、選択メモリセルを介して流れる電流の合成電流により、内部データの読出が行われる。gm劣化メモリセルの通常読出時のセル電流が、電流Ivnrと正常セルの読出電流Irnrよりも小さい場合においても、2・Ivnrのセル電流が流れ、十分に読出基準電流との間の差を大きくすることができ、高速で読出を行うことができる。
【0056】
図10は、メモリセルの過書戻しベリファイ時のセンスノード(センスアンプSAの入力ノード)の電圧変化を示す図である。図10において、横軸に時間を示し、縦軸に、図8に示す内部読出データ線RD、すなわちセンスノードの電圧レベルを示す。曲線KAは、1セル読出時のgm劣化セルによる電圧変化を示し、曲線KBは、基準電流(過書戻しベリファイ電流)Irefによるセンスノード電圧変化を示す。曲線KCは、2セル読出時のgm劣化セルによる内部読出データ線の電圧変化を示し、曲線KDは、正常セルを1セル単位で読出したときの内部読出線の電圧変化を示す。
【0057】
時刻Ta以前においては、サブビット線および内部読出データ線は、所定の電圧レベルにプリチャージされる。時刻Taにおいてセンス動作が開始され、選択メモリセルに電流が流れ、選択メモリセルを介して流れる電流量に応じて、センスノードの電圧が変化する。1つのgm劣化セルを選択して、gm劣化セルに対して1セル読出を行った場合、そのgm劣化セルを流れる電流は、過書戻しベリファイ電流Irefよりも小さく、曲線KAに示すように、内部読出データ線の電圧変化は、曲線KBで示す過書戻しベリファイ電流Irefによる電圧変化よりも小さい。この場合、過書戻しベリファイで、過書戻し不良または消去エラーと判定される。
【0058】
曲線KCに示すように、2つのgm劣化セルを並行して読出した場合、その合成電流は、過書戻しベリファイ電流Irefよりも大きくなる。この場合、これらの2つのgm劣化セルは、過書戻しベリファイ電圧以下のしきい値電圧を有すると判定されて、これらのgm劣化セルは、過書戻し正常であると判定される。
【0059】
メモリセルが正常セルの場合、そのセル電流は、1つのメモリセルが選択される場合においても、十分大きく、そのしきい値電圧は、過書戻しベリファイ電圧以下であると判定される。
【0060】
消去ベリファイ(EV)および過消去ベリファイ(OEV)は、1メモリセル単位で行っている。したがって、消去ベリファイおよび過消去ベリファイにより、メモリセルのしきい値電圧の範囲を調整することができる。また、過書戻しベリファイにおいて、2セル読出でベリファイを行っているものの、正常セルと判定されるgm劣化セルは、少なくとも過書戻しベリファイ電流の1/2以上の電流を流すことが要求されるため、消去状態のしきい値電圧分布の上限と通常読出モード時のワード線読出電圧との差は、十分に確保することができる。この過書戻しベリファイ電流または過書戻しベリファイ電圧を調整することにより、消去時のしきい値電圧分布が、高いほうに拡がるのは、十分に抑制することができる。
【0061】
図11は、この発明に従う不揮発性半導体記憶装置(フラッシュメモリ)を搭載する半導体集積回路装置の全体の構成を概略的に示す図である。図11においては、半導体集積回路装置は、フラッシュメモリを内蔵するマイクロコンピュータ(フラッシュマイコン)である。図11において、フラッシュメモリ内蔵マイクロコンピュータ10は、種々の演算および制御を行うCPUコア12と、CPUコア12に内部データバス22を介して結合されるフラッシュメモリ14およびRAM(ランダム・アクセス・メモリ)16を含む。
【0062】
CPUコア12は、たとえばマイクロコンピュータで構成される。フラッシュメモリ14は、プログラム情報を格納するコード領域24と、データを格納するデータ領域26を含む。コード領域24においては、用途に応じたプログラム情報および立上げ時のブートプログラムなどの情報および固定情報が格納される。データ領域26においては、CPUコア12の演算処理による処理結果または外部からのデータが格納される。コード領域24の記憶情報の書換回数は、データ領域26に格納される情報の書換回数よりも少なく、また、仕様により要求される書換回数も、異なる。コード領域24においては、消去/書込によるgm劣化が生じる可能性は、データ領域26に比べて小さい。したがって、コード領域24においては、1つのメモリセルにより1ビットのデータを記憶し、また、消去/書込も、すべて1セルモードで実行する。1セルモードにおいては、メモリセルの選択が1メモリセル単位で実行され、通常のデータ読出および消去時のベリファイが、1個のメモリセル単位で行なわれる。一方、データ領域26に対しては、通常のデータ読出時および消去モードにおける過書戻しベリファイ時には、2セルモードでメモリセルの選択が行なわれ、2つのメモリセルを並行して選択してデータの読出が行われる。消去モード時において、消去ベリファイおよび過消去ベリファイは、1セルモードで行われる。
【0063】
この記憶情報の性質、すなわち書換許容回数に応じて、セル選択モードを切換えることにより、メモリセル数を増大させることなく、信頼性の高いかつ消去/書込耐性の改善されたフラッシュメモリを実現することができる。
【0064】
なお、フラッシュメモリ14において、コード領域24およびデータ領域26は、それぞれ個々にアクセスを制御する回路が設けられていてもよく、また同じメモリマット上に配置され、共通のアクセス制御回路によりアクセスが制御されてもよい。
【0065】
RAM16は、CPUコア12に対する作業領域または外部からのデータを格納するバッファ領域として利用される。
【0066】
フラッシュメモリ内蔵マイクロコンピュータ10は、さらに、CPU周辺18と、外部との信号/データの授受を行うインターフェイス(I/F)20とを含む。CPU周辺18は、タイマおよび発振器等を含む。発振器は、内部でクロック信号を発生し、各処理サイクルまたは動作タイミングを規定する。タイマは、発振器からのクロック信号に基づいてカウント動作を行ない、各種イベントの発生の有無のモニタ、各種動作タイミングのモニタおよび発生、ならびに複数種類のパルスの発生などを実行する。CPU周辺18には、また、フラッシュメモリ内蔵マイクロコンピュータ10の用途に応じて、外部のたとえばセンサからのアナログ信号をデジタル信号に変換するA/D変換器が含まれていてもよい。
【0067】
インターフェイス(I/F)20は、CPUコア12または外部からの制御に従って内部データバス22とポートの接続および通信を制御する(ポートは、このフラッシュメモリ内蔵マイクロコンピュータの用途に応じて、複数設けられる)。
【0068】
図12は、この発明に従う不揮発性半導体記憶装置14の全体の構成を概略的に示す図である。図12に示すフラッシュメモリ14において、図11に示すコード領域24およびデータ領域26それぞれに対し、この図12に示す構成が設けられてもよい。また、これに代えて、コード領域24およびデータ領域26が、ともに、図12に示す構成に共通に含まれてもよい。
【0069】
図12において、フラッシュメモリ14は、メモリセルMCが行列状に配列されるメモリセルアレイ30を含む。メモリセルMCの各行に対応してワード線WLが配置され、メモリセルMCの各列に対応してビット線BLが配置される。各メモリセルに対してソース線SLが配置される。図12においては、ソース線SLが、ワード線WLと平行に配設されるように示す。しかしながら、ソース線SLは、ビット線BLと平行に配設されてもよい。フラッシュメモリにおいては、メモリセルの消去は、ブロック(セクタ)単位で実行される。消去対象ブロックのメモリセルに対するソース線SLが、消去時に、共通にその電圧レベルが設定されればよい。
【0070】
フラッシュメモリ14は、さらに、ワード線を選択状態に駆動する行選択駆動回路32、動作モードに応じてソース線を所定の電圧レベルに設定するソース線選択駆動回路36、およびビット線BLを選択する列選択回路34を含む。
【0071】
行選択駆動回路32およびソース線選択駆動回路36は、消去および書込モード時に、それぞれ所定のレベルの電圧をワード線WLおよびソース線SLに伝達する。また、行選択駆動回路32は、通常のデータ読出時およびベリファイ動作時、各選択ワード線に所定のレベルの電圧を伝達する。通常データ読出モードおよびベリファイ時には、ソース線選択駆動回路36は、ソース線SLを接地電圧レベルに維持する。列選択回路34は、各動作モードに応じた電圧を、選択列のビット線BLに伝達する。
【0072】
フラッシュメモリ14は、さらに、データの入出力を行う入出力回路38と、内部動作を制御する制御回路40とを含む。入出力回路38は、前述のセンスアンプを含む。また、入出力回路38は、データ書込時、書込データビットに対応するレジスタを含み、書込データビットを伝達するビット線に対する電圧レベルを、レジスタに格納される書込データビットの論理値に応じて設定する。
【0073】
制御回路40は、たとえばシーケンスコントローラで構成され、外部のCPUコアから与えられるコマンドCMDに従って、各種内部電圧(消去、書込および読出(ベリファイを含む)に対する電圧)を発生するとともに、メモリセル行および列の選択動作を制御する。制御回路40のシーケンスコントロール機能により、前述の消去モード時の動作フローが実現される。
【0074】
図11に示すコード領域24およびデータ領域26は、このフラッシュメモリ14内に共通に設けられる場合には、メモリセルアレイ30内に、コード領域24およびデータ領域26が、それぞれメモリブロックとして配置される。コード領域24およびデータ領域26が、別々に設けられる場合には、メモリセルアレイ30が、それぞれ別々にコード領域24およびデータ領域26に対して設けられる。これらのデータ領域26およびコード領域24が、それぞれ、メモリバンクで構成されてもよい。このメモリバンク構成の場合には、メモリセルアレイ30が、複数のメモリバンクに分割される。
【0075】
図13は、図12に示すメモリセルアレイ30の構成の一例を示す図である。図13において、メモリセルアレイ30は、行列状に配列されるメモリセルMCを含む。このメモリセルMCは、ワード線延在方向に沿って複数の列グループC♯0−C♯mに分割される。列グループC♯0−C♯mそれぞれにおいて、(n+1)本のサブビット線が配置される。すなわち、列グループC♯0においては、メモリセル列それぞれに対応してサブビット線SBL00、SBL01、…SBL0nが設けられ、列グループC♯1において、サブビット線SBL10、SBL11、…SBL1nが設けられる。列グループC♯mにおいて、同様、メモリセル列それぞれに対応して、サブビット線SBLm0−SBLmnが設けられる。
【0076】
列グループC♯0−C♯mそれぞれに対応してメインビット線MBL0−MBLmが設けられる。ビット線BLを、サブビット線SBLおよびメインビット線MBLの階層構造に形成することにより、ビット線の寄生容量を低減する。メモリセルアレイ30(図12参照)は、複数のメモリブロックに分割されており、これらの複数のメモリブロックに共通に、メインビット線MBL0−MBLmが設けられる。
【0077】
列グループC♯0−C♯mそれぞれにおいて、サブビット線に対応して、ブロック列選択ゲートCGが設けられる。図13においては、サブビット線SBL00およびSBL01、SBL10およびSBL11に対して設けられるブロック列選択ゲートCG00、CG01、CG10およびCG11を代表的に示す。これらのブロック列選択ゲートCGij(i=0−m、j=0−n)それぞれに対して、ブロック列選択信号SG(i)(SG(0)−SG(n))が与えられる。ブロック列選択信号SG(0)−SG(n)の1つが選択状態へ駆動され、列グループC♯0−C♯m各々において1つのサブビット線が選択され、対応のメインビット線MBLに結合される。
【0078】
メインビット線MBL0−MBLm各々に対して、YゲートCY0−CYmが設けられる。これらのYゲートCY0−CYmは、Yゲート選択信号YG(0)−YG(m)に従って選択的に導通し、導通時、対応のメインビット線MBLを読出データ線RDDを介してセンスアンプSA0に結合する。
【0079】
図8に示す列選択ゲートCSGが、図13に示すブロック列選択ゲートCGおよびYゲートCYに対応する。図8に示す内部読出データ線RDが、図13に示すメインビット線MBLおよびYゲートCYが共通に接続されるデータ線RDDに対応する。
【0080】
通常、内部データは複数ビットであり、センスアンプが複数個設けられるが、図13においては、1ビットのデータ(情報)の読出を行う部分の構成を代表的に示す。消去は、図13に示すワード線WL(0)−WL(p)を含むブロックに含まれるメモリセルに対し共通に実行される。データの外部読出時および消去モードにおける過書戻しベリファイ時には、2つのワード線を並行して選択し、センスアンプSA(SA0)により、メインビット線およびサブビット線を介して選択メモリセルを流れる電流を検知する。
【0081】
図14は、図12に示す行選択駆動回路32および制御回路40の消去動作に関連する部分の構成の一例を示す図である。図14において、制御回路40は、レジスタ42および44に格納される過書戻しベリファイフラグOWBVFおよび通常読出指示フラグREADFに従って、アドレス縮退制御信号ADGENを生成するOR回路46を含む。制御回路40は、外部からのデータ読出(情報外部読出)が指定されたときには、通常読出指示フラグREADFをアサートする。また、この制御回路40は、消去モードが指定されて、過書戻しベリファイOWBVを実行する場合、レジスタ42に格納されるフラグOWBVFをアサートする。したがって、アドレス縮退制御信号ADGENは、通常読出モード時および消去モードにおける過書戻しベリファイ動作時にアサートされる(Hレベルとなる)。
【0082】
行選択駆動回路32については、2つのワード線WL(O)およびWL(E)に対して設けられる部分の構成を、図14においては、代表的に示す。ワード線WL(O)に対してワード線デコーダ60oおよびワード線ドライバ62oが設けられ、ワード線WL(E)に対して、ワード線デコーダ60eおよびワード線ドライバ62eが設けられる。これらのワード線ドライバ62oおよび62eに共通にアドレス縮退回路50が設けられる。
【0083】
ワード線デコーダ60oおよび60eに共通に、ワード線アドレスビットA1−Anが与えられる。ワード線デコーダ60oおよび60eは、それぞれ与えられたワード線アドレスビットA1−Anの組合せが、対応のワード線を指定しているときに、その出力信号を選択状態に設定する。
【0084】
アドレス縮退回路50は、ワード線アドレスビットA0を受けるインバータ52と、アドレス縮退制御信号ADGENとワード線アドレスビットA0とを受けるORゲート54と、インバータ52の出力信号とアドレス縮退制御信号ADGENを受けるORゲート56を含む。
【0085】
アドレスビットA0は、ワード線アドレスビットの最下位ビットであり、偶数ワード線WL(E)および奇数ワード線WL(O)の一方を指定する。ワード線アドレスビットA0−Anにより、2本のワード線の組が指定される。従って、ワード線アドレスビットA0−Anにより、1本のワード線が指定される。
【0086】
ワード線ドライバ62oは、ORゲート54の出力信号AWoとワード線デコーダ60oの出力信号とを受けるANDゲートで構成され、ワード線ドライバ62eは、ORゲート56の出力信号AWeとワード線デコーダ60eの出力信号とを受けるANDゲートで構成される。
【0087】
通常読出モード時または過書戻しベリファイ動作時においては、アドレス縮退制御信号ADGENがアサートされ、Hレベルである。したがって、アドレス縮退回路50からの出力信号AWoおよびAWeは、アドレスビットA0の論理値に拘らず、ともにHレベルの選択状態となる。ワード線デコーダ60oおよび60eがアドレスビットA1−Anをデコードした場合、これらのワード線WL(O)およびWL(E)がともに選択される。ワード線WL(O)およびWL(E)へ伝達される電圧レベルは、これらのワード線ドライバ62oおよび62eに与えられるハイ側またはロー側の電源電圧レベルを動作モードに応じて設定することにより、決定される。
【0088】
一方、アドレス縮退制御信号ADGENがネゲート状態にあり、消去モードにおいて、消去ベリファイまたは過消去ベリファイが行われる時においては、アドレス縮退回路50からの出力信号AWoおよびAWeは、アドレスビットA0の値に従って一方がHレベル、他方がLレベルとなる。ワード線デコーダ60oおよび60eは、ワード線アドレスビットA1−Anの組合せに従ってワード線WL(O)およびWL(E)の組を指定する。したがって、ワード線ドライバ62oおよび62eは、アドレス縮退回路50の出力信号AWoおよびAWeに従って、ワード線WL(O)およびWL(E)の一方を選択状態へ駆動する。これにより、1つのメモリセル単位で消去ベリファイおよび過消去ベリファイを実行することができる。
【0089】
このアドレス縮退回路50へ与えられるアドレスビットを、たとえば最上位ビットAnなどの適当なアドレスビットを選択することにより、隣接ワード線WL(O)およびWL(E)の組に代えて、消去対象のメモリブロック内において物理的に離れた位置のワード線を選択状態へ駆動することができる。
【0090】
なお、消去モード時において、過書戻しベリファイが2つのメモリセル単位で実行される。この場合、過消去ベリファイが1ビットセル単位で実行されるため、書戻しパルスの印加も、各メモリセルごとに実行される。したがって、並行して選択される2つのメモリセルにおいて、一方がgm劣化セルでありかつ過書戻し状態、他方のメモリセルが、正常な消去状態のメモリセルでありまた非gm劣化セルである場合が生じる。しかしながら、この場合においても、単に2つのメモリセルを並行して選択することにより、過書戻し状態のgm劣化セルを、正常セルと判定することができるため、特に問題は生じない。
【0091】
なお、消去パルス印加時においては、ワード線単位で消去パルスの印加が行なわれてもよく、また、消去対象のブロックにおいて複数のワード線を同時に選択して消去パルスを印加してもよい(基板領域は、消去対象によるメモリブロックに共通)。この場合には、一例として、全てのワード線デコーダ60oおよび60eに対して消去フラグを与えて、それらの出力信号を選択状態に設定する構成が利用されればよい。この消去パルス印加のための構成は、このフラッシュメモリの構成に応じて適宜決定されればよい。
【0092】
図15は、図12に示すメモリセルアレイ30および行選択駆動回路32の具体的配置の一例を示す図である。図15においては、コード領域およびデータ領域が、メモリセルアレイ30内に共通に配置される場合を示す。
【0093】
図15において、メモリセルアレイ30および行選択駆動回路32が、複数のコードメモリブロックCMB0−CMBkとデータメモリブロックDMB0−DMBlとに分割される。メモリブロックCMB0−CMBkおよびDMB0−DMBlは、各々、メモリセルブロック、ワード線デコーダおよびワード線ドライバを含む。
【0094】
コードメモリブロックCMB0−CMBkは、プログラムなどの書換回数の少ない情報を記憶する。データメモリブロックDMB0−DMBlは、演算処理データまたダウンロードされるアプリケーションデータなどの書換回数の多いデータを記憶する。
【0095】
コードメモリブロックCMB−CMBkにおいては、消去時のベリファイおよび通常データ読出を含めて情報の外部または内部読出時には、1メモリセル単位でメモリセルの選択が行なわれる。一方、データメモリブロックDMB0−DMBlは、書換回数が多く、gm劣化が生じる可能性が高いため、通常読出時および消去モードの過書戻しベリファイ時においては、2つのメモリセル単位でデータの読出(外部読出および内部読出)が行なわれる。
【0096】
コードメモリブロックCMB0−CMBkに対しては、ワード線アドレスビットA0−Anが共通に与えられる。コードメモリブロックCMB0−CMBkにおいて、ワード線デコーダおよびワード線ドライバにより、1つのワード線が選択状態へ駆動される。一方、データメモリブロックDMB0−DMBlには、縮退回路50の出力信号AWoおよびAWeとワード線アドレスビットA1−Anが与えられる。縮退回路50は、図14に示す縮退回路50と同一構成を有し、制御回路40からのアドレス縮退制御信号ADGENに従ってアドレスビットA0を選択的に縮退する。
【0097】
メモリブロックの選択は、ブロックアドレスに従って行われる。これらのメモリブロックCMB0−CMBkおよびDMB0−DMBlは、バンクとして構成されてもよく、図14においてはメモリブロックを選択するブロック選択アドレスは示していない。
【0098】
このコードメモリブロックCMB0−CMBkおよびデータメモリブロックDMB0−DMBlに共通に、メインビット線群MBLGが設けられ、このメインビット線群MBLGが、Yゲート回路66に結合される。メインビット線群MBLGは、所定数のメインビット線MBLを含む。メモリブロックがバンクに構成される場合には、各バンクごとにメインビット線群が配置される。
【0099】
Yゲート回路66は、図13に示すYゲートCY0−CYnを含み、メインビット線群MBLGのうちのYゲート選択信号が指定するメインビット線を選択する。選択されたメインビット線が、内部読出データバスRDBを介してセンスアンプ回路68に結合される。
【0100】
センスアンプ回路68は、図13に示すセンスアンプSA(SA0)を含み、内部読出データバスRDB上に読出されたデータを増幅し、センスデータSDを生成する。このセンスデータSDに従って外部への読出データまたはベリファイ時の読出データが生成される。ベリファイ時の読出データが、制御回路40へ与えられてベリファイ動作が実行される。
【0101】
この図15に示すように、コードメモリブロックおよびデータメモリブロックに与えられるアドレス信号を振り分けることにより、同一構成のワード線デコーダおよびワード線ドライバを利用して、1セルモードおよび2セルモードの切換を実現することができる。
【0102】
以上のように、この発明の実施の形態1に従えば、消去モードの過書戻しベリファイ時においては、通常読出モード時と同様に、2つのメモリセルを並行して選択し、これらのメモリセルの電流の合成電流に従ってベリファイを行っている。したがって、過書戻しベリファイ時、不良セルが発生する可能性を低減することができ、消去不良のgm劣化セルを救済することができ、消去/書込耐性を改善することができる。
【0103】
[実施の形態2]
図16は、この発明の実施の形態2に従うフラッシュメモリの消去動作を示すフロー図である。この図16に示す消去動作フローは、以下の点で、図6に示す実施の形態1に従う消去動作フローと異なる。すなわち、過消去ベリファイを行うステップS13において、2つのメモリセルを並行して選択し、その選択メモリセルの合成電流により、過消去ベリファイを行う。他の動作処理は、図6に示す消去動作のフローと同じであり、対応するステップには同じ参照番号を付し、その詳細説明は省略する。
【0104】
図17は、過消去ベリファイ時のメモリセルの電流/電圧特性を概略的に示す図である。図17において、横軸に、ワード線電圧Vwlを示し、縦軸に、メモリセルを流れる電流(セル電流)を示す。曲線KS1は、1セルモードでの過消去ベリファイ時の正常と判定される非gm劣化セルの電流/電圧特性を示し、曲線KS2およびKS3は、1セルモードでの過消去ベリファイ時に正常と判定されるgm劣化セルの電流/電圧特性を示す。
【0105】
過消去ベリファイ時においては、ワード線電圧Vwlとして、過消去ベリファイ電圧Voevが与えられる。このとき、選択メモリセルを流れる電流が、過消去ベリファイ電流Ioev以下であるかの識別が行なわれる。セル電流が、過消去ベリファイ電流Ioev以下であれば、過消去ベリファイ時に正常と判定される。
【0106】
したがって、曲線KS1において示す正常メモリセルの場合および曲線KS2およびKS3で示すgm劣化セルの場合には、過消去ベリファイ電圧Voev印加時においては、それらのセル電流は、過消去ベリファイ電流Ioev以下であり、全て過消去ベリファイ時に正常と判定される。
【0107】
したがって、1つのメモリセルごとに、過消去ベリファイを行った場合、曲線KS3で示すgm劣化セルは、過消去状態にはないと判定される。しかしながら、この発明の実施の形態2におけるように、過消去ベリファイを、2つのメモリセルを並行して選択してその合成電流で行った場合、曲線KS3で示すgm劣化セルのセル電流の少なくとも2倍の電流が流れる(最悪ケースは、2つのメモリセルがともに、gm劣化セルであり、同程度にgm劣化が生じている場合である)。この場合、曲線KS3で示すgm劣化セルは過消去状態にあると判定され、図16に示すステップS4において書戻し(WB)が実行される。
【0108】
また、2セルモードで、2つのメモリセルを選択して過消去ベリファイを行う場合、曲線KS1およびKS2で示すメモリセルの場合でも、メモリセルは並行して選択されるため、過消去ベリファイ電圧印加時において過消去ベリファイ電流Ioevよりも大きな電流が流れ、過消去状態にあると判定される。書戻しパルスを印加することにより、メモリセルのしきい値電圧が高いほうに移行する。したがって、消去後のしきい値電圧分布においてしきい値分布の下側のしきい値電圧の分布幅を小さくすることができる。
【0109】
また、図17に示すようにgm劣化セルにおいては、オフ状態のリーク電流が正常セルに比べて増加する。したがって、2セルモードで過消去ベリファイを行うことにより、gm劣化セルのしきい値電圧の下限値を実効的に高くすることができ、オフ状態時のリーク電流を低減することができ、消費電流を低減することができまた誤読出を防止することができる。
【0110】
なお、この過消去ベリファイ時に過消去と判定されるメモリセルのセル電流Ic0およびIc1は、以下の条件式(2)を満たす:
Ic0+Ic1≧2・Igm≧Ioev ・・・ (2)
電流Igmは、過消去と判定される1つのgm劣化セルのセル電流の下限値を示す。
【0111】
図18は、この発明の実施の形態2における消去パルス印加後のしきい値電圧分布を示す図である。横軸に、メモリセルのしきい値電圧Vthを示し、縦軸に、メモリセルの数を示す。
【0112】
図18において、過消去ベリファイ電圧Voevよりも、このメモリセルのしきい値電圧Vthが高ければ、過消去ベリファイにおいて、正常と判定される。メモリセルMC1は、しきい値電圧Vthが、過消去ベリファイ電圧Voevよりも低いため、過消去状態にあると判定され書戻しが行われる。
【0113】
過消去ベリファイ時に2セルモードでベリファイを行うため、2つのメモリセルを並行して選択した場合、メモリセルMC1に限らず、しきい値電圧分布曲線KS4の下限値近傍の領域に存在するメモリセルMC2も、過消去状態にあると判定され、書戻しが実行される。この書戻しにより、メモリセルMC2のしきい値電圧が高くされ、メモリセルMC2のしきい値電圧は、メモリセルMC3で示すしきい値電圧にまで移動する。この場合、gm劣化セルにおいて、過書戻しが生じるかまたは電圧ストレスによるしきい値電圧の移動により、メモリセルMC3の状態からメモリセルMC4の状態にまで変化する状態が発生する場合がある。
【0114】
この場合、メモリセルMC4のしきい値電圧が、消去ベリファイ電圧を超えて過書戻しベリファイ電圧よりも高い電圧レベルまで上昇することが考えられる。しかしながら、この場合でも、実施の形態1において説明したように、過書戻しベリファイが、2つのメモリセルを並行して選択して行なわれるため、図18に示すメモリセルMC4は、正常な書戻し状態にあると判定される。したがって、しきい値電圧分布は、図18において破線曲線KS5で示すように、その下側のしきい値電圧分布幅が狭くなる。上側で少ししきい値電圧分布幅が高くなるものの、この上側の分布幅は、過書戻しベリファイにより制限される。したがって、消去状態のメモリセルのしきい値電圧を高い方へシフトさせることができ、通常読出時のリーク電流を低減することができる。また、過消去ベリファイ動作を2つのメモリセルを並行して選択して行っており、過消去ベリファイに要する時間を短縮することができる。
【0115】
また、実施の形態1と同様、過書戻しベリファイは、2つのメモリセルを並行して選択して行っており、実施の形態1と同様の効果をも得ることができる。書戻しパルスの印加は、1つのメモリセル毎におこなわれてもよく、また、2セルモードで2つのメモリセルに対して並行して行なわれてもよい。
【0116】
図19は、この発明の実施の形態2に従うフラッシュメモリの要部の構成を概略的に示す図である。図19に示すフラッシュメモリの構成は、以下の点で、図14に示す実施の形態1に従うフラッシュメモリの構成と異なる。すなわち、制御回路40において、過消去ベリファイモードを示すフラグOEVFを格納するレジスタ70がさらに設けられる。レジスタ42、44および70に格納されるフラグOWBVF、READFおよびOEVFに従って、ORゲート72が、アドレス縮退制御信号ADGENを生成する。図19に示す行選択駆動回路32の構成は、図14に示す行選択駆動回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0117】
図19に示す制御回路40の構成においては、通常読出モード時、過消去ベリファイモード時、および過書戻しベリファイモード時に、ORゲート72からのアドレス縮退制御信号ADGENがアサートされて、ワード線アドレスビットA0の縮退が実行される。他の動作モード時においては、アドレス縮退制御信号ADGENは、ネゲート状態であり、ワード線アドレスビットA0が有効とされ、1つのワード線が、ワード線アドレスビットA0−Anに従って選択される。
【0118】
したがってこの図19に示した制御回路40の構成を利用することにより、過書戻しモード、過消去ベリファイモードおよび通常読出モード時において、2本のワード線を並行して選択し、応じて2つのメモリセルを並行して選択することができる。
【0119】
なお、メモリセルアレイの構成としては、図13および図15に示す構成が利用されればよい。フラッシュメモリの全体の構成は、実施の形態1において示した図11および図12に示す構成と同じである。
【0120】
以上のように、この発明の実施の形態2の従えば、消去モード時の過消去ベリファイ時においても2セルモードでベリファイを行っている。したがって、実施の形態1の効果に加えて、消去状態のメモリセルのしきい値電圧分布を狭くすることができ、また、過消去ベリファイに要する時間を短縮することができ、また、非選択メモリセルのリーク電流を低減することができる。
【0121】
[実施の形態3]
図20は、この発明の実施の形態3に従うフラッシュメモリの消去モード時の動作を示すフロー図である。この図20に示す消去動作フローは、図16に示す消去動作フローと以下の点で異なる。すなわち、消去ベリファイ時(ステップS21)においても、2つのメモリセルを並行して選択して消去ベリファイが行なわれる。他の処理ステップは、図16に示す実施の形態2における消去モード時の動作と同じであり、対応するステップには同一参照番号を付し、その詳細説明は省略する。
【0122】
図21は、この発明の実施の形態3における消去ベリファイ時のしきい値電圧分布を示す図である。図21において、横軸に、メモリトランジスタのしきい値電圧Vthを示し、縦軸にメモリセル数を示す。消去ベリファイ時においては、しきい値電圧分布の上限を規定する消去ベリファイ電圧Vevが、ワード線に与えられる。したがって、図21に示すメモリセルMC5のように、この消去ベリファイ電圧Vevよりが規定するしきい値電圧よりもしきい値電圧が高いセルに対して、1メモリセル単位でベリファイ動作を行った場合には、このメモリセルMC5は消去不良と判定される。
【0123】
しかしながら、2つのメモリセルを並行して選択する2セルモードで消去ベリファイを行う場合、メモリセルMC5は、消去ベリファイ時に正常(OK)と判定される。この場合、消去ベリファイ時のしきい値電圧分布が、上側に広くなる。しかしながら、ステップS5における過書戻しベリファイも2つのメモリセル単位で実行しており、消去状態のしきい値電圧分布の上限は制限されるため、特に問題は生じない。
【0124】
この消去ベリファイも、2つのメモリセルを並行して選択して行うことにより、消去ベリファイに要する時間を短縮することができる。
【0125】
図22は、2つのメモリセル選択時の合成電流と基準電流との関係を示す図である。図22において横軸に電圧Vを示し、縦軸に電流Iを示す。消去ベリファイ(ステップS21)および過書戻しベリファイ(ステップS5)および通常読出時においてワード線にワード線ベリファイ電圧またはワード線読出電圧Vwlが与えられる。これらのデータ/情報の読出時において、2つのgm劣化セルが選択される状態MSAにおいて電流Iaが流れ、2つの正常セルが選択される状態MSBにおいて、電流Ibが流れる。1個のgm劣化セルが選択される状態MSCにおいては、電流Icが流れる。
【0126】
消去状態のメモリセルの場合、電流IaおよびIbは、基準電流IREFよりも大きな電流である。この場合、基準電流IREFと電流Iaの差分値ΔIaと基準電流IREFと電流Ibの電流の差分値ΔIbとは、大きさが異なる。しかしながら、センスアンプにおける判定タイミングにおいて、この電流差分値ΔIaが十分にセンス可能な値であれば、センスアンプの判定タイミングを遅らせることなく、正常に判定を行って、データの読出(ベリファイ読出または外部への読出)を行うことができる。
【0127】
したがって、2個のメモリセルを並行して選択してベリファイを行い、2つのメモリセルのしきい値電圧が異なる場合であっても、正常に高速で、セル電流の判定を行うことができる。これは、実施の形態1および2においても同様である。
【0128】
図23は、この発明の実施の形態3に従うフラッシュメモリの要部の構成を概略的に示す図である。この図23に示す構成は、以下の点で、図19に示すフラッシュメモリの構成と異なる。すなわち、制御回路40において、さらに消去ベリファイを示す消去ベリファイフラグEVFを格納するレジスタ74が設けられる。レジスタ42、44、70および74に格納されるフラグに従ってORゲート76が、アドレス縮退制御信号ADGENを生成する。行選択駆動回路32の構成は、図19に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0129】
したがって、制御回路40において、消去ベリファイ時、過書込ベリファイ時、過書戻しベリファイ時および通常読出時に、アドレス縮退制御信号ADGENがアサートされ、ワード線アドレスビットA0が縮退され、2つのワード線を並行して選択する。消去モード時(ベリファイ時)において、2つのメモリセルを並行して選択してベリファイを行うことができる。
【0130】
なお、実施の形態3においても、フラッシュメモリの全体の構成およびメモリセルアレイの構成は、実施の形態1において示したフラッシュメモリの構成と同じである。
【0131】
以上のように、この発明の実施の形態3に従えば、消去モード時の各ベリファイ時においても2つのメモリセルを並行して選択し、これらのメモリセルの合成電流に従ってベリファイを行っている。したがって、実施の形態1および2の効果に加えて、さらに、実施の形態3においては、消去ベリファイに要する時間を短縮することができる。
【産業上の利用可能性】
【0132】
この発明は、一般に、フラッシュメモリに適用することにより、消去/書込耐性を改善することができる。特にマイクロコンピュータに内蔵されるフラッシュメモリに適用することにより、フラッシュメモリを内蔵するマイクロコンピュータチップの寿命を長くすることができる。
【0133】
なお、上述の説明においては、メモリセルは、1つのメモリトランジスタで構成されている。しかしながら、メモリセルが、メモリセルを選択するアクセストランジスタとフローティングゲート型トランジスタとが直列に接続される構成のEEPROM(電気的に書換可能なROM)に対しても適用することができる。
【0134】
また、上述の実施の形態1から3においては、2セルモードで各ベリファイが実行されている。しかしながら、gm劣化救済の程度に応じて、2よりも多くのメモリセルを選択してベリファイが実行されてもよい。同時に選択されるメモリセルの数に応じて縮退状態とするワード線アドレスビットの数を調整する。通常読出モード時においても、ベリファイ時に並行して選択されるメモリセルの数と同一のメモリセルを並行して選択することにより、正確なデータの読出を行うことができる。
【図面の簡単な説明】
【0135】
【図1】フラッシュメモリセルの断面構造を概略的に示す図である。
【図2】消去動作時のメモリセルへの印加電圧を示す図である。
【図3】書込動作時のメモリセルへの印加電圧を示す図である。
【図4】メモリセルのしきい値電圧分布を示す図である。
【図5】消去動作時におけるメモリセルの電流/電圧特性を示す図である。
【図6】この発明の実施の形態1に従う不揮発性半導体記憶装置の消去モード時の動作を示すフロー図である。
【図7】(A)−(E)は、図6に示す消去モード動作時におけるメモリセルのしきい値電圧分布を示す図である。
【図8】この発明の実施の形態1におけるメモリセルの選択態様を示す図である。
【図9】この発明の実施の形態1における過書戻しベリファイ時のメモリセルの電流/電圧特性を示す図である。
【図10】この発明の実施の形態1におけるメモリセルのしきい値電圧判定動作を示すタイミング図である。
【図11】この発明の実施の形態1に従うフラッシュメモリを含む半導体集積回路装置の全体の構成を概略的に示す図である。
【図12】図11に示すフラッシュメモリの全体の構成を概略的に示す図である。
【図13】図12に示すフラッシュメモリのメモリセルアレイ部の構成を概略的に示す図である。
【図14】図12に示す行選択駆動回路および制御回路の構成の一例を示す図である。
【図15】図11に示すメモリセルアレイの他の構成を概略的に示す図である。
【図16】この発明の実施の形態2に従うフラッシュメモリの消去動作を示すフロー図である。
【図17】図16に示す過消去ベリファイ時のメモリセルの電流/電圧特性を示す図である。
【図18】図16に示す消去動作時のしきい値電圧分布を示す図である。
【図19】この発明の実施の形態2に従うフラッシュメモリの要部の構成を概略的に示す図である。
【図20】この発明の実施の形態3に従うフラッシュメモリの消去動作を示すフロー図である。
【図21】図20に示す消去ベリファイ時のしきい値電圧分布を示す図である。
【図22】メモリセルデータ読出時のメモリセル電流と基準電流の関係を示す図である。
【図23】この発明の実施の形態3に従うフラッシュメモリの要部の構成を概略的に示す図である。
【符号の説明】
【0136】
1 半導体基板領域、2a,2b 不純物領域、3 フローティングゲート、4 コントロールゲート、MC0,MC1 メモリセル、SA センスアンプ、10 フラッシュメモリ内蔵マイクロコンピュータ(半導体集積回路装置)、12 CPUコア、14 フラッシュメモリ、24 コード領域、26 データ領域、30 メモリセルアレイ、32 行選択駆動回路、34 列選択回路、36 ソース線選択駆動回路、40 制御回路、BL ビット線、SBL00−SBL0n、…SBLm0−SBLmn サブビット線、MBL0−MBLm メインビット線、CG00,CG01,CG10,CG11 ブロック列選択ゲート、CY0−CYm Yゲート、50 アドレス縮退回路、60o,60e ワード線デコーダ、62o,62e ワード線ドライバ、66 Yゲート回路、68 センスアンプ回路、42,44,70,74 レジスタ、46,72,76 ORゲート。
【特許請求の範囲】
【請求項1】
行列状に配列され、各々がトランジスタのしきい値電圧に従って情報を記憶する複数の不揮発性メモリセル、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、および
メモリセルのしきい値電圧の絶対値を小さくする消去動作モード時、消去対象のメモリセルの消去および消去がされたかを判定するベリファイを少なくとも行なう制御回路を備え、
前記制御回路は、少なくとも前記消去対象の選択メモリセルの消去および書戻し後のしきい値電圧の分布の上限値を前記消去対象のメモリセルが満たしているかを判定する過書戻しベリファイ時、同一列かつ異なる行のメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定を行なう、不揮発性半導体記憶装置。
【請求項2】
前記制御回路は、さらに、前記消去対象のメモリセルが消去後のしきい値電圧分布の下限値を満たしているかを判定する過消去ベリファイ時に、前記異なる行かつ同一列のメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定動作を行なう、請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記制御回路は、さらに、前記過消去前の前記消去対象のメモリセルが消去後のしきい値電圧分布の上限値を満たしているかを判定する消去ベリファイ時に、前記異なる行かつ同一列のメモリセルを並行して選択し、該選択メモリセルの記憶データに従って判定を行なう、請求項2記載の不揮発性半導体記憶装置。
【請求項1】
行列状に配列され、各々がトランジスタのしきい値電圧に従って情報を記憶する複数の不揮発性メモリセル、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、
各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線、および
メモリセルのしきい値電圧の絶対値を小さくする消去動作モード時、消去対象のメモリセルの消去および消去がされたかを判定するベリファイを少なくとも行なう制御回路を備え、
前記制御回路は、少なくとも前記消去対象の選択メモリセルの消去および書戻し後のしきい値電圧の分布の上限値を前記消去対象のメモリセルが満たしているかを判定する過書戻しベリファイ時、同一列かつ異なる行のメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定を行なう、不揮発性半導体記憶装置。
【請求項2】
前記制御回路は、さらに、前記消去対象のメモリセルが消去後のしきい値電圧分布の下限値を満たしているかを判定する過消去ベリファイ時に、前記異なる行かつ同一列のメモリセルを並行して選択し、これらの選択メモリセルの記憶データに従って判定動作を行なう、請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記制御回路は、さらに、前記過消去前の前記消去対象のメモリセルが消去後のしきい値電圧分布の上限値を満たしているかを判定する消去ベリファイ時に、前記異なる行かつ同一列のメモリセルを並行して選択し、該選択メモリセルの記憶データに従って判定を行なう、請求項2記載の不揮発性半導体記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
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【図20】
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【図23】
【公開番号】特開2009−87386(P2009−87386A)
【公開日】平成21年4月23日(2009.4.23)
【国際特許分類】
【出願番号】特願2007−251583(P2007−251583)
【出願日】平成19年9月27日(2007.9.27)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成21年4月23日(2009.4.23)
【国際特許分類】
【出願日】平成19年9月27日(2007.9.27)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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