不揮発性記憶装置
【課題】高密度・高信頼の不揮発性記憶装置を実現する
【解決手段】基板の主面に沿って延在するワード線２上に交互に積層された層間絶縁膜１１〜１５およびゲートポリシリコン層２１ｐ〜２４ｐを含む積層体と、積層体上に形成され、ワード線２と直交して延在するビット線３と、ワード線２およびビット線３の交点に設けられたポリシリコンダイオードＰＤとを有する不揮発性半導体装置を形成する。積層体を貫通してポリシリコンダイオードＰＤの上面を露出する接続孔の内壁には、前記内壁側から順にゲート絶縁膜９、チャネルシリコン膜８ａ、８ｂおよび抵抗変化材料層７を設ける。ワード線２とビット線３とはポリシリコンダイオードＰＤ、チャネルシリコン膜８ａおよび８ｂを介して電気的に接続し、前記内壁に垂直な方向におけるチャネルシリコン膜８ａ、８ｂの合計の膜厚は、チャネルシリコン膜８ａ、８ｂを空乏化することができる膜厚とする。
【解決手段】基板の主面に沿って延在するワード線２上に交互に積層された層間絶縁膜１１〜１５およびゲートポリシリコン層２１ｐ〜２４ｐを含む積層体と、積層体上に形成され、ワード線２と直交して延在するビット線３と、ワード線２およびビット線３の交点に設けられたポリシリコンダイオードＰＤとを有する不揮発性半導体装置を形成する。積層体を貫通してポリシリコンダイオードＰＤの上面を露出する接続孔の内壁には、前記内壁側から順にゲート絶縁膜９、チャネルシリコン膜８ａ、８ｂおよび抵抗変化材料層７を設ける。ワード線２とビット線３とはポリシリコンダイオードＰＤ、チャネルシリコン膜８ａおよび８ｂを介して電気的に接続し、前記内壁に垂直な方向におけるチャネルシリコン膜８ａ、８ｂの合計の膜厚は、チャネルシリコン膜８ａ、８ｂを空乏化することができる膜厚とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、特に、電流を流すことにより電気的特性が変化する物質を利用して記憶情報の書換えを行うメモリに適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性記憶装置は携帯性、耐衝撃性などに優れることから、近年、携帯型パーソナルコンピュータまたはデジタルスチルカメラなどの小型携帯情報機器の記憶装置として急速に需要が拡大している。これらの小型機器の市場の拡大には記憶装置の高密度化および低コスト化が重要な要素となるため、これらを実現するための様々なメモリセル方式が提案されている。
【０００３】
現在、フラッシュメモリは微細化の限界に近付いているため、これに代わる不揮発性記憶装置として、上記メモリセル方式の一つである抵抗変化型メモリが研究されている。
【０００４】
特許文献１（特開２００４−２７２９７５号公報）には、基板の主面に沿う方向に複数のメモリセルを直列接続した抵抗変化型の記憶装置が開示されている。特許文献１の図１に示すように、複数のメモリセルのそれぞれは、選択素子であるトランジスタと記憶素子である相変化材料層とが並列に接続された構造を有している。また、特許文献１の図５（ｂ）に示すように、トランジスタは基板上に形成され、相変化材料層はその上方に形成されている。また、トランジスタと相変化材料層との間には電気的接続のため、コンタクトプラグが形成されている。各コンタクトプラグは隣接するトランジスタ間で共有されているため、セルあたりのコンタクトプラグの数が低減され、その結果、メモリセル面積も縮小されている。
【０００５】
特許文献２（特開２００８−１６０００４号公報）には、基板の主面に対して垂直な方向に複数のメモリセルを直列接続した抵抗変化型の記憶装置が開示されている。メモリセルは、特許文献１と同様に選択素子であるトランジスタと記憶素子である相変化材料層とが並列に接続された構造を有しており、ゲートと絶縁膜とが交互に積層された構造体を貫く孔内に、ゲート絶縁膜、チャネルシリコン膜、反応防止膜および相変化膜が埋め込まれている。特許文献２では、図１３に示す工程においてメモリセルトランジスタ（選択トランジスタ）のチャネル層となるシリコン膜２３を形成した後、図１４に示す工程において再びシリコン膜２３を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２７２９７５号公報
【特許文献２】特開２００８−１６０００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電気的に記憶情報を書き換えることが可能な相変化メモリの構造として、特許文献１および２に記載されているようなメモリセル構造が考えられる。
【０００８】
しかし、特許文献１に係る発明は、トランジスタと相変化材料層との間のコンタクトプラグを形成するための領域が必要であり、セル面積が大きくなる問題がある。また、別の課題として、特許文献１に記載の記憶装置では、半導体基板の主面に形成したトランジスタを選択素子として用いているため、周辺回路をメモリセルとは別領域に設ける必要があり、チップ面積が大きくなる問題がある。
【０００９】
特許文献２に係る発明は、基板の主面に沿う第１方向において選択素子を最小ピッチで配置可能だが、第１方向に直交する第２方向において選択素子は最小ピッチよりも大きくなり、セル面積が大きくなる問題がある。また、別の課題として、チャネルシリコン膜の膜厚に関する記載がなく、２層のチャネルシリコン膜の膜厚に起因して生じる課題については考慮されていない。
【００１０】
本発明の目的は、高密度・高信頼の不揮発性記憶装置を実現することにある。
【００１１】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本願の一発明による不揮発性記憶装置は、半導体基板の主面の第１方向に延在する第１配線と、
前記第１配線上に交互に積層されたＮ＋１層（Ｎ≧１）の第１絶縁膜およびＮ層の第１半導体層からなる積層体と、
前記積層体上に形成され、前記第１方向と直交する第２方向に延在する第２配線と、
前記第１配線と前記第２配線の交点に設けられたポリシリコンダイオードと、
前記積層体を貫通して前記ポリシリコンダイオードの上面を露出する接続孔と、
前記接続孔の内壁に、前記接続孔の内壁側から順に形成された第２絶縁膜、第１チャネル層、第２チャネル層および抵抗変化材料層と、
を有し、
前記第１配線および前記第２配線は、前記ポリシリコンダイオード、前記第２チャネル層および前記第１チャネル層を介して電気的に接続されており、
前記接続孔の内壁に垂直な方向において、前記第１チャネル層および前記第２チャネル層の合計の膜厚は、前記第１チャネル層および前記第２チャネル層を空乏化することができる膜厚を有するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
本発明によれば、不揮発性記憶装置の密度および信頼性を向上することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である相変化メモリを含む半導体チップの平面図である。
【図２】本発明の一実施の形態である相変化メモリの俯瞰図である。
【図３】本発明の一実施の形態である相変化メモリのメモリセルアレイを示す俯瞰図である。
【図４】本発明の一実施の形態である相変化メモリの断面図である。
【図５】本発明の一実施の形態である相変化メモリの断面図である。
【図６】本発明の一実施の形態である相変化メモリの動作を説明する等価回路図である。
【図７】トランジスタ特性のチャネル膜厚依存性を説明するグラフである。
【図８】トランジスタ特性のチャネル膜厚依存性を説明するグラフである。
【図９】本発明の一実施の形態である相変化メモリの動作を説明する等価回路図である。
【図１０】比較例である相変化メモリの断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするために部分的にハッチングを省略する場合がある。
【００１９】
また、以下の実施の形態で用いる図面においては、平面図、俯瞰図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２０】
本実施の形態の不揮発性記憶装置の全体像である半導体チップの平面図を図１に示す。図１に示すように本実施の形態の不揮発性記憶装置は、Ｉ／Ｏインタフェース５１、メモリセルアレイ５２、電源５３〜５６、電圧セレクタ５７、配線セレクタ５８、制御部５９、読取り部６０を有するものである。
【００２１】
Ｉ／Ｏインタフェース５１は外部とのデータのやり取りを行うための入出力バッファなどを備える装置であり、メモリセルアレイ５２は後述する相変化メモリを有する記憶素子である。電圧セレクタ５７は、異なる複数の電圧をメモリセルアレイ５２に供給するために設けられた複数の電源５３〜５６のうちのいずれかの電圧を選ぶ役割を有し、配線セレクタ５８は電圧セレクタ５７からの出力の接続先をメモリセルアレイ５２内のビット線またはワード線などの配線のうちから選ぶ役割を有しており、配線セレクタ５８にはセンスアンプなどを有する読取り部６０が接続されている。制御部５９は装置全体の制御を行う役割を有している。
【００２２】
図１に示すように、Ｉ／Ｏインタフェース５１は制御部５９に接続され、制御部５９はＩ／Ｏインタフェース５１、電圧セレクタ５７、配線セレクタ５８、読取り部６０、メモリセルアレイ５２および電源５３〜５６のそれぞれに接続されている。電源５３〜５６のそれぞれは制御部５９と電圧セレクタ５７とに接続され、電圧セレクタ５７は制御部５９、電源５３〜５６および配線セレクタ５８に接続されている。配線セレクタ５８は電圧セレクタ５７、制御部５９、読取り部６０およびメモリセルアレイ５２に接続され、読取り部６０は配線セレクタ５８および制御部５９に接続され、メモリセルアレイ５２は配線セレクタ５８および制御部５９に接続されている。
【００２３】
図１に示す不揮発性記憶装置の外部の装置（図示しない）からＩ／Ｏインタフェース５１へデータの入力がある場合、制御部５９は、電圧セレクタ５７によりデータの書き込み用の電圧を選び、電源５３〜５６のいずれかを用いて電圧パルスを生成し、配線セレクタ５８を用いてメモリセルアレイ５２の所定の配線に電圧パルスを供給する動作を行う。これにより、メモリセルアレイ５２内の相変化メモリセルに前記データを書き込む。
【００２４】
外部装置から、データの読み出しの信号がＩ／Ｏインタフェース５１へ入力されると、制御部５９は、電圧セレクタ５７によりデータの読み出し用の電圧を選び、電源５３〜５６のいずれかを用いて電圧を生成し、配線セレクタ５８を用いてメモリセルアレイ５２の所定の配線に電圧を供給する動作を行う。電圧を供給した結果、読み出された電流は読取り部６０で読み取られ、この電流がメモリセルアレイ５２に記憶された情報として制御部５９およびＩ／Ｏインタフェース５１を介して外部装置へ供給される。
【００２５】
図２は本実施の形態の相変化メモリの俯瞰図であり、メモリセルアレイＭＡ、配線、コンタクトプラグの一部が示されている。図２に示す相変化メモリは図１に示すメモリセルアレイ５２内に設けられた記憶装置の一部を示すものである。図２に示す破線で囲まれた範囲の直下の領域には、相変化メモリの複数のメモリセル（図示しない）を含むメモリセルアレイＭＡが形成されている。メモリセルアレイＭＡの直下には、半導体基板（図示しない）と、金属配線からなり半導体基板の主面に沿う第１方向に延在する複数のワード線２とが形成され、第１方向に直交し、半導体基板の主面に沿う方向である第２方向に並んで配置された複数のワード線２のそれぞれの下部には、各ワード線２と配線セレクタ５８（図１参照）とを接続するコンタクトプラグＷＬＣが形成されている。
【００２６】
ワード線２とメモリセルアレイＭＡとの間には、ワード線２の上面側から順に、ｐ型不純物（例えばＢ（ホウ素））がドープ（導入）されたポリシリコン層４ｐと不純物が殆ど含まれないポリシリコン層５ｐとｎ型不純物（例えばＰ（リン））がドープされたポリシリコン層６ｐとが積層された柱状の積層体からなるポリシリコンダイオードＰＤが、所定の間隔を空けて第１方向に並んで複数配置されている。メモリセルアレイＭＡは、半導体基板側から順に積層された層間絶縁膜１１、ゲートポリシリコン層２１ｐ、層間絶縁膜１２、ゲートポリシリコン層２２ｐ、層間絶縁膜１３、ゲートポリシリコン層２３ｐ、層間絶縁膜１４、ゲートポリシリコン層２４ｐおよび層間絶縁膜１５を有しており、メモリセルアレイＭＡ上にはゲート配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４が形成されている。ゲートポリシリコン層２１ｐとゲート配線ＧＬ１とはコンタクトプラグＧＣ１により接続され、ゲートポリシリコン層２２ｐとゲート配線ＧＬ２とはコンタクトプラグＧＣ２により接続され、ゲートポリシリコン層２３ｐとゲート配線ＧＬ３とはコンタクトプラグＧＣ３により接続され、ゲートポリシリコン層２４ｐとゲート配線ＧＬ４とはコンタクトプラグＧＣ４により接続されている。
【００２７】
ゲート配線ＧＬ１〜ＧＬ４には、ゲート配線ＧＬ１〜ＧＬ４と図１に示す配線セレクタ５８とを接続するコンタクトプラグＧＬＣ１、ＧＬＣ２、ＧＬＣ３およびＧＬＣ４が接続されている。メモリセルアレイＭＡの上部には、第２方向に延在する金属配線からなるビット線３が第１方向に並んで複数配置されており、各ビット線３の下部には、各ビット線３と図１に示す配線セレクタ５８とを接続する複数のコンタクトプラグＢＬＣが形成されている。
【００２８】
図３は、図２に示す構造のうちのメモリセルアレイＭＡの部分を抜き出して示した、相変化メモリの俯瞰図である。図３に示すように、半導体基板（図示しない）の主面側から順に積層された層間絶縁膜１１、ゲートポリシリコン層２１ｐ、層間絶縁膜１２、ゲートポリシリコン層２２ｐ、層間絶縁膜１３、ゲートポリシリコン層２３ｐ、層間絶縁膜１４、ゲートポリシリコン層２４ｐおよび層間絶縁膜１５からなる積層膜には、層間絶縁膜１５の上面から層間絶縁膜１１の下面まで貫通する孔（接続孔）が複数形成されている。つまり、メモリアレイＭＡ内には、Ｎ＋１層（Ｎ≧１）の層間絶縁膜およびＮ層の半導体層からなる積層体が設けられている。
【００２９】
接続孔は平面視において複数のワード線２および複数のビット線３が重なる位置に形成されており、第１方向および第２方向に並んでマトリクス状に配置されている。つまり、接続孔はワード線２とビット線３とが平面視において交差する領域（交点）において、ワード線２とビット線３との間に形成されている。
【００３０】
各接続孔の直下であってワード線２の直上にはポリシリコンダイオードＰＤが形成されており、接続孔の底部ではポリシリコンダイオードＰＤの上面が露出している。各接続孔内には各接続孔の内壁側から順にゲート絶縁膜９、チャネルシリコン膜８ａ、チャネルシリコン膜８ｂ、相変化材料層７が形成されている。なお、チャネルシリコン膜８ａ、８ｂは不純物が導入されていないノンドープのポリシリコン膜により形成されている。接続孔の底部においてポリシリコンダイオードＰＤの上面にはゲート絶縁膜９およびチャネルシリコン膜８ｂが接している。チャネルシリコン膜８ａ、８ｂとビット線３との間にはポリシリコン層３８ｐが形成されており、チャネルシリコン膜８ａ、８ｂとビット線３とを電気的に接続している。ポリシリコン層３８ｐは不純物が高濃度で導入されている導電層である。また、相変化材料層７の上面はビット線３と直接接している。また、図示はされていないが、隣り合うポリシリコンダイオードＰＤ同士の間には層間絶縁膜３２（図４、図５参照）が埋め込まれている。
【００３１】
相変化メモリは、電流により抵抗値を変化させることが可能な材料（例えばカルコゲナイド（chalcogenide））を用いた記憶素子であり、本実施の形態では、ワード線およびビット線の二つの金属電極の間に記憶素子である相変化材料（カルコゲナイド）と選択素子（ポリシリコンダイオードＰＤ）を配置した相変化メモリを用いている。相変化材料層７は選択配線であるワード線２およびビット線３の交点に形成された接続孔内に配置され、接続孔の下部にはポリシリコンダイオードＰＤが設けられている。ワード線２およびビット線３は、ポリシリコンダイオードＰＤと、接続孔内のチャネルシリコン膜８ａ、８ｂとを介して電気的に接続されている。
【００３２】
Ｇｅ２Ｓｂ２Ｔｅ５などのカルコゲナイドの抵抗値は、印加電流により生じるジュール熱により、カルコゲナイドをアモルファス（非結晶）状態と結晶状態とに状態変化させることで変化させることができる。カルコゲナイドはアモルファス状態では抵抗値が高く、結晶状態では抵抗値が低い。これらの抵抗値が、相変化メモリの記憶情報に対応している。
【００３３】
相変化メモリの書換え動作では、記憶情報に応じて、印加電流が制御される。リセット（消去）動作、すなわち情報「０」の書込み動作では、相変化材料に大電流を短時間流して相変化材料を溶解させた後、電流を急減させる。このような制御により、相変化材料が急冷されることによって、相変化材料は高抵抗のアモルファス状態へ変化する。一方、セット（書込）動作、すなわち情報「１」の書込動作では、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことにより、相変化材料は低抵抗の結晶状態へ変化する。相変化メモリの読出動作では、素子の両端に一定の電位差を与えて、素子に流れる電流を測定することにより、素子の抵抗状態を判別する。
【００３４】
ここで、図３の第１方向および第２方向のそれぞれにおいて接続孔は２Ｆ周期（Ｆは最小加工寸法）で配列されているため、相変化メモリの平面視におけるメモリセルサイズは４Ｆ２である。ここでは、第１方向における接続孔の幅はＦであり、同方向において隣り合う接続孔同士の間の距離、すなわち層間１１〜１５およびゲートポリシリコン層２１ｐ〜２４ｐのそれぞれの第１方向の幅はＦである。同様に、第２方向における接続孔の幅はＦであり、同方向において隣り合う接続孔同士の間の距離、すなわち層間１１〜１５およびゲートポリシリコン層２１ｐ〜２４ｐのそれぞれの第２方向の幅はＦである。また、ポリシリコンダイオードＰＤの第１方向および第２方向における幅はいずれもＦであり、第１方向および第２方向に隣り合うポリシリコンダイオードＰＤ同士の間の距離もＦである。また、第２方向におけるワード線２の幅はＦであり、第１方向におけるビット線３の幅はＦである。なお、最小加工寸法は半導体装置の設計で用いられる最小の寸法であり、例えばゲート配線の幅または間隔などのことをいう。
【００３５】
また、半導体基板の主面に沿う方向であって、前記接続孔の内壁に対して垂直な方向におけるチャネルシリコン膜８ａの膜厚は１０ｎｍ以下であり、より好ましくは５ｎｍ以下であるものとする。また、前記膜厚は３ｎｍ以上であるものとする。さらに、同方向におけるチャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計の膜厚は３０ｎｍ以下であるものとするが、２０ｎｍ以下であればより好ましい。このように２層構造を有するチャネル層の膜厚を設定する理由については後に説明する。なお、本願でいうチャネル層（チャネルシリコン膜）の膜厚とは、半導体基板の主面に沿う方向であって、前記接続孔の内壁に対して垂直な方向における膜厚をいうものとする。
【００３６】
図４および図５は、図３に示すメモリセルアレイＭＡの要部断面図を示している。図４に示す断面は図３のメモリセルアレイＭＡの下部に形成されたワード線２の延在方向（第１方向）に沿う面であって、半導体基板（図示しない）の主面に対して垂直な面における断面であり、図４に示す断面図にはワード線２が含まれている。図５に示す断面は図３のメモリセルアレイＭＡの上部に形成されたビット線３の延在方向（第２方向）に沿う面であって、半導体基板（図示しない）の主面に対して垂直な面における断面であり、図５に示す断面図にはビット線３が含まれている。
【００３７】
なお、図３〜図５には示していないが、チャネルシリコン膜８ｂと相変化材料層７との間には薄い絶縁膜を形成し、チャネルシリコン膜８ｂと相変化材料層７とが反応することを防止することが考えられる。また、チャネルシリコン膜８ａおよびチャネルシリコン膜８ｂ間には薄い自然酸化膜が形成されていることが考えられる。ただし、上述したチャネルシリコン膜８ｂおよび相変化材料層７間の絶縁膜はチャネルシリコン膜８ｂおよび相変化材料層７間の電気的導通を大きく妨げるものではなく、チャネルシリコン膜８ａおよびチャネルシリコン膜８ｂ間の酸化膜はチャネルシリコン膜８ａおよびチャネルシリコン膜８ｂ間の電気的導通を大きく妨げるものではないため、これらの絶縁膜により相変化メモリの動作が妨げられることはない。
【００３８】
図６は図４および図５に示す相変化メモリに対応する等価回路図である。図６に示すように、ワード線ＷＬ１とビット線ＢＬ１との間には、ワード線ＷＬ１側からポリシリコンダイオードＰＤ、メモリセルＭＣ１、ＭＣ２、ＭＣ３およびＭＣ４が順に直列に接続されている。ここでは、このように複数のメモリセルが一方向に複数連なって接続されている構造をチェイン構造と呼ぶものとする。図４および図５に示すように、選択トランジスタのゲート電極であるゲートポリシリコン層２１ｐ〜２４ｐのそれぞれの層の同じ高さのチャネルシリコン膜８ａ、８ｂ、相変化材料層７およびゲートポリシリコン層２１ｐ〜２４ｐは相変化メモリのメモリセルＭＣ１〜ＭＣ４を構成している。
【００３９】
すなわち、例えばメモリセルＭＣ１はゲートポリシリコン層２１ｐと、ゲートポリシリコン層２１ｐを貫通する接続孔内の両壁のゲートポリシリコン層２１ｐ間に形成されたチャネルシリコン膜８ａ、８ｂおよび相変化材料層７により構成されている。同様に、メモリセルＭＣ２はゲートポリシリコン層２２ｐ、チャネルシリコン膜８ａ、８ｂおよび相変化材料層７を有し、メモリセルＭＣ３はゲートポリシリコン層２３ｐ、チャネルシリコン膜８ａ、８ｂおよび相変化材料層７を有し、メモリセルＭＣ４はゲートポリシリコン層２４ｐ、チャネルシリコン膜８ａ、８ｂおよび相変化材料層７を有している。図４および図５の破線で囲まれた領域はそれぞれメモリセルＭＣ１〜ＭＣ４を示し、メモリセルＭＣ１〜ＭＣ４は各接続孔内においてポリシリコンダイオードＰＤ上に縦に並んで形成されている。
【００４０】
第１方向に沿う断面である図４に示すように、第１方向におけるポリシリコンダイオードＰＤの幅はＦであり、ポリシリコンダイオードＰＤに隣接して形成された層間絶縁膜３２の同方向における幅もＦである。同様に、第２方向に沿う断面である図５に示すように、第２方向におけるポリシリコンダイオードＰＤの幅はＦであり、ポリシリコンダイオードＰＤに隣接して形成された層間絶縁膜３２の同方向における幅もＦである。
【００４１】
メモリセルＭＣ１〜ＭＣ４の選択トランジスタはチャネルシリコン膜８ｂとチャネルシリコン膜８ａ、ゲート絶縁膜９、およびゲートポリシリコン層２１ｐ〜２４ｐとで構成されている。例えば、メモリセルＭＣ１の選択トランジスタＳＴＲ１（図６参照）はチャネルシリコン膜８ｂ、チャネルシリコン膜８ａ、ゲート絶縁膜９およびゲートポリシリコン層２１ｐにより構成されている。また、それぞれのメモリセルはそれぞれの選択トランジスタと相変化材料層７とで構成されている。すなわち、図６に示すように、破線で示すメモリセルＭＣ１はゲート配線ＧＬ１に接続されたゲート電極を有する選択トランジスタＳＴＲ１に並列に接続された抵抗変化素子である相変化材料層ＰＣＤ１により構成されている。同様に、メモリセルＭＣ２〜ＭＣ４のそれぞれにはゲート電極ＧＬ２〜ＧＬ４が接続されており、メモリセルＭＣ２〜ＭＣ４のそれぞれは選択トランジスタとそれに並列接続された相変化材料層とを有する。動作時には、ゲート電極ＧＬ２〜ＧＬ４に所定の電圧が供給されることで選択動作が行われる。なお、本実施の形態では半導体基板の主面に対して垂直な方向にメモリセルを４層積層する場合について説明したが、その層数は４層に限定されない。
【００４２】
図４および図５に示すように、接続孔の底部ではチャネルシリコン膜８ａとポリシリコンダイオードＰＤとの間にゲート絶縁膜９が介在しているため、チャネルシリコン膜８ａはポリシリコンダイオードＰＤの上面に直接接していない。ただし、チャネルシリコン膜８ａに隣接するチャネルシリコン膜８ｂはポリシリコンダイオードＰＤの上面に直接接しているため、チャネルシリコン膜８ａはチャネルシリコン膜８ｂを介してポリシリコンダイオードＰＤと電気的に接続されている。また、相変化材料層７とポリシリコンダイオードＰＤとの間にはチャネルシリコン膜８ｂが介在しており、相変化材料層７はチャネルシリコン膜８ｂを介してポリシリコンダイオードＰＤに電気的に接続されている。
【００４３】
ゲート絶縁膜９は接続孔の内壁から接続孔の底面にかけて連続的に形成されているため、図４および図５に示す断面においてはＬ字型の形状を有しており、チャネルシリコン膜８ｂは図４および図５に示す断面においてＵ字型の形状を有している。また、接続孔の底部において、ゲート絶縁膜９の側壁はチャネルシリコン膜８ｂの側壁に接している。
【００４４】
図４に示す断面図では層間絶縁膜１５上にはポリシリコン層３８ｐおよびビット線３は形成されていないが、図５に示す断面図では層間絶縁膜１５上にはポリシリコン層３８ｐおよびビット線３が形成されている。これは、ビット線３が第２方向に延在する金属配線であり、ポリシリコン層３８ｐはビット線３の直下に形成された膜だからである。相変化材料層７の直上にはポリシリコン層３８ｐを貫通する孔が形成されており、前記孔内には例えばＷ（タングステン）などからなるビット線３の一部が埋め込まれている。したがって、相変化材料層７はビット線３と直接接することでビット線３と電気的に接続されており、チャネルシリコン膜８ａはチャネルシリコン膜８ａ上のポリシリコン層３８ｐを介してビット線３に電気的に接続されている。チャネルシリコン膜８ｂは前記孔の下部においてビット線３の側壁に直接接触することでビット線３と電気的に接続されている。
【００４５】
次に、相変化メモリの動作について説明する。一つのチェイン構造のうちの一つのメモリセルを選択する動作は以下のように行う。
【００４６】
例えば、図６に示すメモリセルＭＣ１を選択する場合、ゲート配線ＧＬ１には０Ｖを印加し、選択トランジスタＳＴＲ１をオフ状態にする。非選択のメモリセルが接続されているゲートポリシリコン層２２ｐ〜２４ｐには５Ｖを印加し、選択トランジスタをオン状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５、４、２Ｖを印加する。非選択のメモリセルでは選択トランジスタがオン状態となるためチャネル層の抵抗が低くなる。この場合、非選択のメモリセルの相変化材料層ＰＣＤ１（図４に示す相変化材料層７）の相状態に関わらず、電流はチャネルシリコン膜を流れる。
【００４７】
選択されたメモリセルでは選択トランジスタがオフ状態であるためチャネル層の抵抗が高くなる。この場合、選択されたメモリセルの相変化材料層ＰＣＤ１の相状態に関わらず、電流は相変化材料層ＰＣＤ１を流れる。リセット動作、セット動作時には、選択されたメモリセルの相変化材料層ＰＣＤ１に電流を流すことで相変化材料層ＰＣＤ１の抵抗値を変化させる。ここでは、相変化材料層ＰＣＤ１を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作をセット動作とし、低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作をリセット動作とする。アモルファス状態の相変化材料は、結晶化温度以上に加熱・保持することで結晶状態にすることができ、また、結晶状態の相変化材料は、融点以上の温度まで加熱後、急冷することでアモルファス状態にすることができる。読出し動作時には、メモリセルを選択し、相変化材料層ＰＣＤ１を流れる電流値を判定することで読出し動作を行う。
【００４８】
以上のように、メモリセルを選択するためには、相変化材料層の相状態に関わらず、選択トランジスタによって電流パスを制御する必要がある。しかし、チャネルシリコン膜の膜厚が厚すぎるとオフリーク電流が増大し、電流パスの制御が困難となる。図７は選択トランジスタの電流電圧特性を示すグラフであり、横軸は選択トランジスタのゲートに印加する電圧を示し、縦軸は選択トランジスタのチャネルシリコン膜に流れる電流を示している。また、チャネルシリコン膜の膜厚が２０ｎｍのときの電流−電圧特性を実線で示し、当該膜厚が３０ｎｍのときの電流−電圧特性を二点鎖線で示し、当該膜厚が１００ｎｍのときの電流−電圧特性を破線で示し、選択トランジスタをオフ状態にするゲート電圧をＶｏｆｆで示し、オン状態にする電圧をＶｏｎで示している。図７に示すように、チャネルシリコン膜の膜厚が大きいほど、ゲート電圧Ｖｏｆｆにおける電流、つまりオフリーク電流は増加する。例えば、チャネルシリコン膜の膜厚が１００ｎｍのとき、選択トランジスタのオン・オフ状態に関係なく、電流パスは常に選択トランジスタとなる。言い換えれば、チャネルシリコン膜の膜厚が１００ｎｍのとき、電流は常に相変化材料層ではなく選択トランジスタを流れる。
【００４９】
このため、少なくともチャネルシリコン膜の膜厚は、空乏化可能な膜厚である３０ｎｍ以下とし、選択動作が可能なオフリーク電流値を保つ必要がある。また、チャネルシリコン膜の膜厚を２０ｎｍ以下とすることが好ましい。図７に示すように、チャネル層の膜厚が２０ｎｍのときにはオフリーク電流がさらに低減できるため、不揮発性記憶装置の信頼性を向上することができる。
【００５０】
ここで、空乏化とは、ソースおよびドレインに挟まれた領域が空乏化し、空乏層がチャネル層の上面から下面まで達している状態をいう。本実施の形態におけるチャネル層の前記上面とは、図４に示すチャネルシリコン膜８ａとゲート絶縁膜９との界面であり、チャネル層の前記下面とは、図４に示すチャネルシリコン膜８ｂと相変化材料層７との界面である。チャネルシリコン膜８ａ、８ｂの合計の膜厚が３０ｎｍ以下であればチャネル層を空乏化することができる。なお、ここでいうソースは図４に示すポリシリコン層３８ｐであり、ドレインは図４に示すポリシリコン層６ｐである。
【００５１】
つまり、オフリーク電流を低減する観点から、チャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計膜厚は３０ｎｍ以下とする必要があり、当該膜厚は２０ｎｍ以下であることがより好ましい。
【００５２】
また、接続孔の幅は最小加工寸法で形成されており、接続孔内の対向する内壁のそれぞれに形成される２層構造のチャネル層が共に３０ｎｍより大きい膜厚を有していると、接続孔内の相変化材料層７などの他の層の膜厚を十分に確保できず、接続孔内の構造体を相変化メモリとして動作させることが困難となる。したがって、接続孔内をチャネル層が占める割合が増加することを防ぐ観点からも、チャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計の膜厚は３０ｎｍ以下であることが望ましい。
【００５３】
一方で、チャネルシリコン膜８ａ（図４参照）およびチャネルシリコン膜８ｂ（図４参照）の合計膜厚を一定としたとき、チャネルシリコン膜８ａの膜厚の増大に伴って、選択トランジスタのオン電流は減少する問題がある。図８は図７と同様に選択トランジスタの電流−電圧特性を示すグラフであり、横軸は選択トランジスタのゲートに印加する電圧を示し、縦軸は選択トランジスタのチャネルシリコン膜に流れる電流を示している。ここではチャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計膜厚を一定とし、チャネルシリコン膜８ａの膜厚が小さい場合の電流−電圧特性を実線で示し、チャネルシリコン膜８ａの膜厚が前記実線の場合よりも大きい場合の電流−電圧特性を一点鎖線で示し、チャネルシリコン膜８ａの膜厚が前記一点鎖線の場合よりもさらに大きい場合の電流−電圧特性を破線で示している。選択トランジスタをオフ状態にするゲート電圧をＶｏｆｆで、オン状態にする電圧をＶｏｎで示している。
【００５４】
図８に示すようにチャネルシリコン膜８ａの膜厚が大きくなると選択トランジスタのオン電流が減少する。これは、ポリシリコンダイオードＰＤの上面に接して形成されるゲート絶縁膜９の幅、すなわち突き出し量が増大することに起因する。図１０は比較例として示す相変化メモリの断面図であり、図１０では図４に対応する位置での相変化メモリの断面を示している。図１０に示す構造は図４に示す構造とほぼ同様の構造を有しているが、チャネルシリコン膜８ａの膜厚が大きく、ゲート絶縁膜９の前記突き出し量が大きくなっている点で本実施の形態の相変化メモリと異なる。
【００５５】
ゲート絶縁膜９の突き出し量は接続孔の内壁から接続孔の底面の中心に向かう方向におけるゲート絶縁膜９の長さであり、この長さはチャネルシリコン膜８ａの膜厚によって決まる。これは、相変化メモリの製造工程において接続孔の内壁および底部に絶縁膜およびシリコン膜を順次形成した後、ドライエッチング法により接続孔の内壁に自己整合的に前記絶縁膜および前記シリコン膜を残すことで、前記絶縁膜からなるゲート絶縁膜９と前記シリコン膜からなるチャネルシリコン膜８ａを形成するためである。つまり、接続孔の内壁に形成されたチャネルシリコン膜８ａの直下にゲート絶縁膜９が残るため、半導体基板の主面に沿う方向であって、前記接続孔の内壁に対して垂直な方向におけるチャネルシリコン膜８ａの膜厚が厚いほどゲート絶縁膜９の突き出し量は大きくなる。図１０に示す相変化メモリでは、図４に示す本実施の形態の相変化メモリに比べてチャネルシリコン膜８ａの膜厚が大きいため、その下部のゲート絶縁膜９の突き出し量も大きくなっている。なお、上記ドライエッチング法を用いた除去工程では、接続孔の内壁に形成されたゲート絶縁膜９の側壁をチャネルシリコン膜８ａが覆っているため、ドライエッチングによるゲート絶縁膜９へのダメージを防ぐことができ不揮発性記憶装置の信頼性を向上させている。
【００５６】
選択トランジスタをオンとしチャネル層に電流パスを形成する場合、各選択トランジスタにおいて電流は主にチャネルシリコン膜のゲート電極に近い領域、すなわちゲート絶縁膜とチャネル層との界面の近傍を流れる。言い換えれば、選択トランジスタのチャネル層内を流れる電流は接続孔の内壁に沿って流れ、接続孔の内壁の近傍を流れる。そして、チャネルシリコン膜８ａとポリシリコンダイオードＰＤとの間を電流が流れる際はチャネルシリコン膜８ｂを介して電流が流れる。このとき、前述したように主にチャネルシリコン膜８ａ内であって接続孔の内壁に近い領域を流れる電流は、チャネルシリコン膜８ａ内の底部であってチャネルシリコン膜８ａとゲート絶縁膜９の上面との界面の近傍を導電経路として流れ、チャネルシリコン膜８ｂを介してポリシリコンダイオードＰＤに流れる。
【００５７】
したがって、図１０に示すようにゲート絶縁膜９の突き出し量が長いと、チャネルシリコン膜８ａ内において電流が接続孔の内壁側からチャネルシリコン膜８ｂ側へ流れる経路が長くなることで、選択トランジスタのオン抵抗が増加する。上述したように突き出し量の長さはチャネルシリコン膜８ａの膜厚が大きくなると長くなるため、図８に示すようにチャネルシリコン膜８ａの膜厚が大きいほど選択トランジスタのオン電流が低下する問題が生じる。
【００５８】
これに対し、本実施の形態の不揮発性記憶装置では、図４に示すようにチャネルシリコン膜８ａの膜厚は１０ｎｍ以下としている。これにより、ゲート絶縁膜９の突き出し量を小さくすることで相変化メモリを流れる電流の電流経路を短縮し、選択トランジスタのオン抵抗を低減することができる。
【００５９】
また、チャネルシリコン膜８ｂの底面とポリシリコンダイオードＰＤの上面との界面の面積が大きいほどチャネルシリコン膜８ｂとポリシリコンダイオードＰＤとの間において電流が流れやすくなるため、チャネルシリコン膜８ｂとポリシリコンダイオードＰＤとの接触面積を大きく確保する観点からも、チャネルシリコン膜８ａの膜厚を薄くしてゲート絶縁膜９の突き出し量を小さくする必要がある。ゲート絶縁膜９の突き出し量の長さは小さいほどオン電流が増加するため、チャネルシリコン膜８ａの膜厚は５ｎｍ以下であることがより好ましい。
【００６０】
上記のように、チャネルシリコン膜８ａ、８ｂの合計の膜厚を３０ｎｍ以下とし、チャネルシリコン膜８ａを１０ｎｍ以下にした場合、チャネルシリコン膜８ｂの膜厚はチャネルシリコン膜８ａの膜厚よりも大きくなる。このように、本実施の形態の不揮発性記憶装置では、接続孔内の選択トランジスタを構成する２層のチャネル層のうち、前記選択トランジスタのゲート電極に近い側のチャネル層の膜厚をもう一方のチャネル層よりも薄くすることで、選択トランジスタの動作時におけるオン抵抗を低減することを可能としている。
【００６１】
ただし、ゲート電極側に配置されるチャネルシリコン膜８ａの膜厚が薄すぎると、チャネルシリコン膜８ａとチャネルシリコン膜８ｂとの界面にわずかに形成された自然酸化膜（図示しない）に反転層がかかる虞があるため、チャネルシリコン膜８ａの膜厚は３ｎｍ以上であることが好ましい。上述したようにオン状態の選択トランジスタのチャネル層を流れる電流は、ゲート電極側の側壁近傍のチャネルシリコン膜内に形成された反転層を流れる。形成される反転層の厚さは２〜３ｎｍと考えられるが、チャネルシリコン膜８ａの膜厚が３ｎｍ未満の場合、チャネルシリコン膜８ａとチャネルシリコン膜８ｂとの界面にわずかに形成されている自然酸化膜が反転層の厚さより内側に位置することで、キャリアが十分に誘起されずオン電流が減少する可能性がある。本実施の形態ではチャネルシリコン膜８ａの膜厚を３ｎｍ以上とすることでオン電流低下を防ぎ、不揮発性記憶装置の信頼性を向上させることを可能としている。
【００６２】
次に、マトリクス状に配置された複数の接続孔内の相変化メモリの動作について、図９を用いて説明する。図９は本実施の形態の相変化メモリの動作を説明する等価回路図である。本実施の形態のメモリセルアレイＭＡ（図３参照）は、複数のビット線、複数のワード線、複数のポリシリコンダイオードおよび複数のチェイン構造により構成されている。つまり、第１方向に延在するワード線が第２方向に複数並んで配置され、第２方向に延在するビット線が第１方向に複数並んで配置され、平面視においてビット線とワード線とが重なる位置のそれぞれにチェイン構造が設けられており、各チェイン構造を介してチェイン構造の下部のワード線とチェイン構造の上部のビット線とが電気的に接続されている。各チェイン構造は、図６に示す回路図と同様にワード線との間に直列に接続されたポリシリコンダイオードＰＤを有している。
【００６３】
情報（データ）のリセット動作、セット動作、読出し動作は、例えば図９に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４の電位を制御することで行う。図６で説明した動作方法と同様に、ワード線ＷＬ１のリセット動作時、セット動作時、読出し動作時の電位はそれぞれ５／４／２Ｖとする。図９の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。すなわち、図９に示す符号の近傍に示す、「／」で区切られた三つの数字はそれぞれ左から順にデータのリセット動作時、セット動作時、読出し動作時において、その符号を付した配線に印加する電位を表わしている。つまり、図９に示す動作では、リセット動作時、セット動作時、読出し動作時においてゲート配線ＧＬ１、ビット線ＢＬ１、ワード線ＷＬ１およびＷＬ２に０／０／０Ｖをそれぞれ印加する。また、リセット動作時、セット動作時、読出し動作時においてゲート配線ＧＬ２〜ＧＬ４には５／５／５Ｖを印加し、ビット線ＢＬ２〜ＢＬ４およびワード線ＷＬ１には５／４／２Ｖを印加する。図９では、このときに流れる電流の経路を矢印で示している。
【００６４】
ビット線ＢＬ２、ＢＬ３、またはＢＬ４と接続され、ワード線ＷＬ１と接続されたチェイン構造では、ビット線とワード線の電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。またビット線ＢＬ１と接続され、ワード線ＷＬ２またはＷＬ３と接続されたチェイン構造では、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。またビット線ＢＬ２、ＢＬ３、またはＢＬ４と接続され、ワード線ＷＬ２またはＷＬ３と接続されたチェイン構造では、リセット動作時にはワード線とビット線にそれぞれ０Ｖと５Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加されるが、ポリシリコンダイオードは逆バイアスとなるため電流が流れない。ビット線ＢＬ１に接続され、ワード線ＷＬ１に接続されたチェイン構造のみ、ポリシリコンダイオードが順バイアスとなるため電流が流れるようにすることができる。選択されたチェインの内の特定のメモリセルの選択される原理は図６を用いて説明した動作と同様である。このようにして、マトリクス状に配置されたチェイン構造のうちの特定のチェイン構造を選択し、さらにそのチェイン構造内の特定のメモリセルを選択してリセット動作、セット動作または読み出し動作を行うことができる。
【００６５】
また、本実施の形態の不揮発性記憶装置では、図３〜図５に示すように接続孔を第１方向および第２方向のそれぞれの方向において２Ｆ（Ｆは最小加工寸法）の間隔で配置し、各接続孔内に相変化メモリのメモリセルを複数形成している。したがって、平面視におけるメモリセルサイズは４Ｆ２である。すなわち、メモリセルアレイには４Ｆ２の面積毎に一つの接続孔が設けられており、ごく狭い面積に積層可能なメモリを形成することで不揮発性記憶装置の高集積化を可能としている。このように４Ｆ２の面積毎に一つの接続孔を設けることができるのは、接続孔内の相変化メモリの選択素子として接続孔の下部にポリシリコンダイオードＰＤを用いているためである。
【００６６】
例えば特許文献２（特開２００８−１６０００４号公報）に記載されているように、各接続孔内のメモリセルの選択素子として縦型のトランジスタを接続孔の下部に設けた場合、特許文献２の図１０（ａ）〜（ｃ）に示されているように、基板の主面に沿う第１方向において選択素子を２Ｆの周期で配置することは可能だが、第１方向に直交する第２方向における選択素子の周期は２Ｆよりも大きくなる。特許文献２の図２（ａ）、（ｂ）に示されているように、内部に相変化メモリが形成される接続孔は各選択素子の直上に形成されるため、記憶装置全体の面積が大きくなる問題がある。つまり、特許文献２の図２（ｂ）に示された接続孔同士の間隔に比べ、特許文献２の図２（ａ）に示された接続孔同士の間隔は、選択素子である縦型トランジスタのゲート配線であるシリコン膜７の幅と、隣り合うシリコン膜７を隔てるために形成された絶縁膜１１との幅の分だけ大きくなっている。ここで、特許文献２の図２（ａ）の断面に沿う第２方向における絶縁膜１１の幅はＦ（最小加工寸法）であるものとする。
【００６７】
また、特許文献１（特開２００４−２７２９７５号公報）に係る発明は、トランジスタと相変化材料との間のコンタクトプラグを形成するための領域が必要であり、セル面積が大きくなる問題がある。具体的には、特許文献１の図５（ｂ）に示されているように、各トランジスタのゲートとコンタクトプラグがチャネルを介さずに導通することを防ぐために、ゲートとコンタクトプラグの間にはスペースを確保する必要がある。特許文献１の段落［００４８］には１個のメモリセルサイズを４Ｆ２にできる旨の記載があるが、実際には上記スペースによる面積を確保する必要があるため、１個のメモリセルサイズを４Ｆ２にすることが困難である。また、別の課題として、特許文献１に記載の記憶装置では、半導体基板の主面に形成したトランジスタを選択素子として用いているため、周辺回路をメモリセルとは別領域に設けなくてはならない。すなわち、メモリセルと周辺回路とを平面視において重なる領域に形成することができない。その結果、周辺回路による装置上の面積の占有率が増大し、チップ面積が大きくなる問題がある。
【００６８】
特許文献１および特許文献２とは異なり、本実施の形態では柱状のポリシリコンダイオードＰＤを選択素子として用いているため、メモリセルサイズを４Ｆ２とし、不揮発性記憶装置を微細化することを可能としている。
【００６９】
また、特許文献２では本実施の形態の相変化メモリと同様に、接続孔の内壁に２層の積層構造を有するチャネル層を形成することが記載されている。しかし、特許文献２では２層のチャネルシリコン膜をいずれもシリコン膜２３として記載しており、チャネルシリコン膜の膜厚に関する記載はなく、チャネルシリコン膜を複数層にすることによる課題についても記載がない。２層のチャネルシリコン膜を、特に膜厚を制限せず形成した場合、前述したように選択トランジスタのオフリーク電流が大きくなり、メモリ動作上問題が生じる。
【００７０】
また、２層のチャネルシリコン膜のうち、接続孔の内壁側に形成されたチャネルシリコン膜の膜厚を大きくすると、前述したようにゲート絶縁膜の突き出し量が大きくなることに起因してオン電流が低下する課題があるが、特許文献２に記載の技術ではこの課題については考慮されていないものと考えられる。
【００７１】
つまり、特許文献２に記載の技術は、接続孔内の２層のチャネルシリコン膜の膜厚を比較し、規定することによる効果を奏するものではない。チャネルシリコン膜が２層形成されているというだけではメモリの動作は保証されないため、特許文献２に記載された装置では、実際の装置として機能しない可能性がある。
【００７２】
これに対し、本実施の形態の不揮発性記憶装置では、図４に示すチャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計の膜厚を３０ｎｍ以下とし、チャネル層を空乏化することを可能とすることで、オフリーク電流の発生を防いでいる。さらに、チャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計の膜厚を２０ｎｍ以下とすることで、よりオフリーク電流を低減することができる。また、チャネルシリコン膜８ａの膜厚を１０ｎｍ以下とし、チャネルシリコン膜８ｂの膜厚をチャネルシリコン膜８ａの膜厚よりも大きくすることで、選択トランジスタのオン電流が低下することを防ぐことを可能としている。また、チャネルシリコン膜８ａの膜厚を３ｎｍ以上とすることにより、選択トランジスのオン電流が低下することを防ぐことを可能としている。
【００７３】
以上に述べたように、本実施の形態によれば、周辺回路を含む基板上に、ゲートとなる半導体層および絶縁層を交互に積層した積層体と、積層体を貫く接続孔の内壁に形成されたゲート絶縁膜層、２層のチャネル層、抵抗変化材料層とを有し、チャネル層はノンドープシリコンからなり、積層体の基板側に選択素子ダイオードを有する構造を具備することにより、セル面積を縮小した不揮発性記憶装置を実現することができる。また、前記２層のチャネル層の膜厚を規定することにより、選択トランジスタのオフリーク電流およびオン抵抗を低減し、信頼性が高い不揮発性記憶装置を実現することができる。
【００７４】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
例えば、前記実施の形態１では、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提に説明したが、記憶素子の材料は限定されず、相変化メモリに限らず、抵抗変化型メモリ（ＲｅＲＡＭ）または他の抵抗性メモリなど、電流を素子に流すことにより電気的特性が変化する様々な半導体メモリに適用することも可能である。
【００７６】
また、前記実施の形態１では、ゲート動作を行なうゲートポリシリコン層およびソース・ドレイン経路になるチャネルシリコン膜等にポリシリコンを用いることを前提に説明したが、ゲートポリシリコン層およびチャネルシリコン膜の材料は限定されず、ゲート動作を行なうことのできる半導体材料などの導体を適用することによって本発明を実現することができる。
【００７７】
さらに、前記実施の形態１では説明をわかりやすくするため、ワード線およびビット線という表現を用いたが、両者は一つの縦型チェインメモリを選択するために用いられる選択線であるため、ワード線およびビット線の位置関係等は上下反対となってもよい。
【産業上の利用可能性】
【００７８】
本発明の不揮発性記憶装置は、選択トランジスタのチャネルに隣接して形成された抵抗変化素子を有する不揮発性記憶装置に幅広く利用されるものである。
【符号の説明】
【００７９】
２ ワード線
３ ビット線
４ｐ〜６ｐ ポリシリコン層
７ 相変化材料層
８ａ チャネルシリコン膜
８ｂ チャネルシリコン膜
９ ゲート絶縁膜
１１〜１５、３２ 層間絶縁膜
２１ｐ〜２４ｐ ゲートポリシリコン層
３８ｐ ポリシリコン層
５１ Ｉ／Ｏインタフェース
５２ メモリセルアレイ
５３〜５６ 電源
５７ 電圧セレクタ
５８ 配線セレクタ
５９ 制御部
６０ 読取り部
ＢＬ１〜ＢＬ４ ビット線
ＢＬＣ コンタクトプラグ
Ｆ 最小加工寸法
ＧＣ１〜ＧＣ４ コンタクトプラグ
ＧＬ１〜ＧＬ４ ゲート配線
ＧＬＣ１ コンタクトプラグ
ＭＡ メモリセルアレイ
ＭＣ１〜ＭＣ４ メモリセル
ＰＣＤ１ 相変化材料層
ＰＤ ポリシリコンダイオード
ＳＴＲ１ 選択トランジスタ
ＷＬ１〜ＷＬ３ ワード線
ＷＬＣ コンタクトプラグ
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、特に、電流を流すことにより電気的特性が変化する物質を利用して記憶情報の書換えを行うメモリに適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性記憶装置は携帯性、耐衝撃性などに優れることから、近年、携帯型パーソナルコンピュータまたはデジタルスチルカメラなどの小型携帯情報機器の記憶装置として急速に需要が拡大している。これらの小型機器の市場の拡大には記憶装置の高密度化および低コスト化が重要な要素となるため、これらを実現するための様々なメモリセル方式が提案されている。
【０００３】
現在、フラッシュメモリは微細化の限界に近付いているため、これに代わる不揮発性記憶装置として、上記メモリセル方式の一つである抵抗変化型メモリが研究されている。
【０００４】
特許文献１（特開２００４−２７２９７５号公報）には、基板の主面に沿う方向に複数のメモリセルを直列接続した抵抗変化型の記憶装置が開示されている。特許文献１の図１に示すように、複数のメモリセルのそれぞれは、選択素子であるトランジスタと記憶素子である相変化材料層とが並列に接続された構造を有している。また、特許文献１の図５（ｂ）に示すように、トランジスタは基板上に形成され、相変化材料層はその上方に形成されている。また、トランジスタと相変化材料層との間には電気的接続のため、コンタクトプラグが形成されている。各コンタクトプラグは隣接するトランジスタ間で共有されているため、セルあたりのコンタクトプラグの数が低減され、その結果、メモリセル面積も縮小されている。
【０００５】
特許文献２（特開２００８−１６０００４号公報）には、基板の主面に対して垂直な方向に複数のメモリセルを直列接続した抵抗変化型の記憶装置が開示されている。メモリセルは、特許文献１と同様に選択素子であるトランジスタと記憶素子である相変化材料層とが並列に接続された構造を有しており、ゲートと絶縁膜とが交互に積層された構造体を貫く孔内に、ゲート絶縁膜、チャネルシリコン膜、反応防止膜および相変化膜が埋め込まれている。特許文献２では、図１３に示す工程においてメモリセルトランジスタ（選択トランジスタ）のチャネル層となるシリコン膜２３を形成した後、図１４に示す工程において再びシリコン膜２３を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２７２９７５号公報
【特許文献２】特開２００８−１６０００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電気的に記憶情報を書き換えることが可能な相変化メモリの構造として、特許文献１および２に記載されているようなメモリセル構造が考えられる。
【０００８】
しかし、特許文献１に係る発明は、トランジスタと相変化材料層との間のコンタクトプラグを形成するための領域が必要であり、セル面積が大きくなる問題がある。また、別の課題として、特許文献１に記載の記憶装置では、半導体基板の主面に形成したトランジスタを選択素子として用いているため、周辺回路をメモリセルとは別領域に設ける必要があり、チップ面積が大きくなる問題がある。
【０００９】
特許文献２に係る発明は、基板の主面に沿う第１方向において選択素子を最小ピッチで配置可能だが、第１方向に直交する第２方向において選択素子は最小ピッチよりも大きくなり、セル面積が大きくなる問題がある。また、別の課題として、チャネルシリコン膜の膜厚に関する記載がなく、２層のチャネルシリコン膜の膜厚に起因して生じる課題については考慮されていない。
【００１０】
本発明の目的は、高密度・高信頼の不揮発性記憶装置を実現することにある。
【００１１】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本願の一発明による不揮発性記憶装置は、半導体基板の主面の第１方向に延在する第１配線と、
前記第１配線上に交互に積層されたＮ＋１層（Ｎ≧１）の第１絶縁膜およびＮ層の第１半導体層からなる積層体と、
前記積層体上に形成され、前記第１方向と直交する第２方向に延在する第２配線と、
前記第１配線と前記第２配線の交点に設けられたポリシリコンダイオードと、
前記積層体を貫通して前記ポリシリコンダイオードの上面を露出する接続孔と、
前記接続孔の内壁に、前記接続孔の内壁側から順に形成された第２絶縁膜、第１チャネル層、第２チャネル層および抵抗変化材料層と、
を有し、
前記第１配線および前記第２配線は、前記ポリシリコンダイオード、前記第２チャネル層および前記第１チャネル層を介して電気的に接続されており、
前記接続孔の内壁に垂直な方向において、前記第１チャネル層および前記第２チャネル層の合計の膜厚は、前記第１チャネル層および前記第２チャネル層を空乏化することができる膜厚を有するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
本発明によれば、不揮発性記憶装置の密度および信頼性を向上することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である相変化メモリを含む半導体チップの平面図である。
【図２】本発明の一実施の形態である相変化メモリの俯瞰図である。
【図３】本発明の一実施の形態である相変化メモリのメモリセルアレイを示す俯瞰図である。
【図４】本発明の一実施の形態である相変化メモリの断面図である。
【図５】本発明の一実施の形態である相変化メモリの断面図である。
【図６】本発明の一実施の形態である相変化メモリの動作を説明する等価回路図である。
【図７】トランジスタ特性のチャネル膜厚依存性を説明するグラフである。
【図８】トランジスタ特性のチャネル膜厚依存性を説明するグラフである。
【図９】本発明の一実施の形態である相変化メモリの動作を説明する等価回路図である。
【図１０】比較例である相変化メモリの断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするために部分的にハッチングを省略する場合がある。
【００１９】
また、以下の実施の形態で用いる図面においては、平面図、俯瞰図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２０】
本実施の形態の不揮発性記憶装置の全体像である半導体チップの平面図を図１に示す。図１に示すように本実施の形態の不揮発性記憶装置は、Ｉ／Ｏインタフェース５１、メモリセルアレイ５２、電源５３〜５６、電圧セレクタ５７、配線セレクタ５８、制御部５９、読取り部６０を有するものである。
【００２１】
Ｉ／Ｏインタフェース５１は外部とのデータのやり取りを行うための入出力バッファなどを備える装置であり、メモリセルアレイ５２は後述する相変化メモリを有する記憶素子である。電圧セレクタ５７は、異なる複数の電圧をメモリセルアレイ５２に供給するために設けられた複数の電源５３〜５６のうちのいずれかの電圧を選ぶ役割を有し、配線セレクタ５８は電圧セレクタ５７からの出力の接続先をメモリセルアレイ５２内のビット線またはワード線などの配線のうちから選ぶ役割を有しており、配線セレクタ５８にはセンスアンプなどを有する読取り部６０が接続されている。制御部５９は装置全体の制御を行う役割を有している。
【００２２】
図１に示すように、Ｉ／Ｏインタフェース５１は制御部５９に接続され、制御部５９はＩ／Ｏインタフェース５１、電圧セレクタ５７、配線セレクタ５８、読取り部６０、メモリセルアレイ５２および電源５３〜５６のそれぞれに接続されている。電源５３〜５６のそれぞれは制御部５９と電圧セレクタ５７とに接続され、電圧セレクタ５７は制御部５９、電源５３〜５６および配線セレクタ５８に接続されている。配線セレクタ５８は電圧セレクタ５７、制御部５９、読取り部６０およびメモリセルアレイ５２に接続され、読取り部６０は配線セレクタ５８および制御部５９に接続され、メモリセルアレイ５２は配線セレクタ５８および制御部５９に接続されている。
【００２３】
図１に示す不揮発性記憶装置の外部の装置（図示しない）からＩ／Ｏインタフェース５１へデータの入力がある場合、制御部５９は、電圧セレクタ５７によりデータの書き込み用の電圧を選び、電源５３〜５６のいずれかを用いて電圧パルスを生成し、配線セレクタ５８を用いてメモリセルアレイ５２の所定の配線に電圧パルスを供給する動作を行う。これにより、メモリセルアレイ５２内の相変化メモリセルに前記データを書き込む。
【００２４】
外部装置から、データの読み出しの信号がＩ／Ｏインタフェース５１へ入力されると、制御部５９は、電圧セレクタ５７によりデータの読み出し用の電圧を選び、電源５３〜５６のいずれかを用いて電圧を生成し、配線セレクタ５８を用いてメモリセルアレイ５２の所定の配線に電圧を供給する動作を行う。電圧を供給した結果、読み出された電流は読取り部６０で読み取られ、この電流がメモリセルアレイ５２に記憶された情報として制御部５９およびＩ／Ｏインタフェース５１を介して外部装置へ供給される。
【００２５】
図２は本実施の形態の相変化メモリの俯瞰図であり、メモリセルアレイＭＡ、配線、コンタクトプラグの一部が示されている。図２に示す相変化メモリは図１に示すメモリセルアレイ５２内に設けられた記憶装置の一部を示すものである。図２に示す破線で囲まれた範囲の直下の領域には、相変化メモリの複数のメモリセル（図示しない）を含むメモリセルアレイＭＡが形成されている。メモリセルアレイＭＡの直下には、半導体基板（図示しない）と、金属配線からなり半導体基板の主面に沿う第１方向に延在する複数のワード線２とが形成され、第１方向に直交し、半導体基板の主面に沿う方向である第２方向に並んで配置された複数のワード線２のそれぞれの下部には、各ワード線２と配線セレクタ５８（図１参照）とを接続するコンタクトプラグＷＬＣが形成されている。
【００２６】
ワード線２とメモリセルアレイＭＡとの間には、ワード線２の上面側から順に、ｐ型不純物（例えばＢ（ホウ素））がドープ（導入）されたポリシリコン層４ｐと不純物が殆ど含まれないポリシリコン層５ｐとｎ型不純物（例えばＰ（リン））がドープされたポリシリコン層６ｐとが積層された柱状の積層体からなるポリシリコンダイオードＰＤが、所定の間隔を空けて第１方向に並んで複数配置されている。メモリセルアレイＭＡは、半導体基板側から順に積層された層間絶縁膜１１、ゲートポリシリコン層２１ｐ、層間絶縁膜１２、ゲートポリシリコン層２２ｐ、層間絶縁膜１３、ゲートポリシリコン層２３ｐ、層間絶縁膜１４、ゲートポリシリコン層２４ｐおよび層間絶縁膜１５を有しており、メモリセルアレイＭＡ上にはゲート配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４が形成されている。ゲートポリシリコン層２１ｐとゲート配線ＧＬ１とはコンタクトプラグＧＣ１により接続され、ゲートポリシリコン層２２ｐとゲート配線ＧＬ２とはコンタクトプラグＧＣ２により接続され、ゲートポリシリコン層２３ｐとゲート配線ＧＬ３とはコンタクトプラグＧＣ３により接続され、ゲートポリシリコン層２４ｐとゲート配線ＧＬ４とはコンタクトプラグＧＣ４により接続されている。
【００２７】
ゲート配線ＧＬ１〜ＧＬ４には、ゲート配線ＧＬ１〜ＧＬ４と図１に示す配線セレクタ５８とを接続するコンタクトプラグＧＬＣ１、ＧＬＣ２、ＧＬＣ３およびＧＬＣ４が接続されている。メモリセルアレイＭＡの上部には、第２方向に延在する金属配線からなるビット線３が第１方向に並んで複数配置されており、各ビット線３の下部には、各ビット線３と図１に示す配線セレクタ５８とを接続する複数のコンタクトプラグＢＬＣが形成されている。
【００２８】
図３は、図２に示す構造のうちのメモリセルアレイＭＡの部分を抜き出して示した、相変化メモリの俯瞰図である。図３に示すように、半導体基板（図示しない）の主面側から順に積層された層間絶縁膜１１、ゲートポリシリコン層２１ｐ、層間絶縁膜１２、ゲートポリシリコン層２２ｐ、層間絶縁膜１３、ゲートポリシリコン層２３ｐ、層間絶縁膜１４、ゲートポリシリコン層２４ｐおよび層間絶縁膜１５からなる積層膜には、層間絶縁膜１５の上面から層間絶縁膜１１の下面まで貫通する孔（接続孔）が複数形成されている。つまり、メモリアレイＭＡ内には、Ｎ＋１層（Ｎ≧１）の層間絶縁膜およびＮ層の半導体層からなる積層体が設けられている。
【００２９】
接続孔は平面視において複数のワード線２および複数のビット線３が重なる位置に形成されており、第１方向および第２方向に並んでマトリクス状に配置されている。つまり、接続孔はワード線２とビット線３とが平面視において交差する領域（交点）において、ワード線２とビット線３との間に形成されている。
【００３０】
各接続孔の直下であってワード線２の直上にはポリシリコンダイオードＰＤが形成されており、接続孔の底部ではポリシリコンダイオードＰＤの上面が露出している。各接続孔内には各接続孔の内壁側から順にゲート絶縁膜９、チャネルシリコン膜８ａ、チャネルシリコン膜８ｂ、相変化材料層７が形成されている。なお、チャネルシリコン膜８ａ、８ｂは不純物が導入されていないノンドープのポリシリコン膜により形成されている。接続孔の底部においてポリシリコンダイオードＰＤの上面にはゲート絶縁膜９およびチャネルシリコン膜８ｂが接している。チャネルシリコン膜８ａ、８ｂとビット線３との間にはポリシリコン層３８ｐが形成されており、チャネルシリコン膜８ａ、８ｂとビット線３とを電気的に接続している。ポリシリコン層３８ｐは不純物が高濃度で導入されている導電層である。また、相変化材料層７の上面はビット線３と直接接している。また、図示はされていないが、隣り合うポリシリコンダイオードＰＤ同士の間には層間絶縁膜３２（図４、図５参照）が埋め込まれている。
【００３１】
相変化メモリは、電流により抵抗値を変化させることが可能な材料（例えばカルコゲナイド（chalcogenide））を用いた記憶素子であり、本実施の形態では、ワード線およびビット線の二つの金属電極の間に記憶素子である相変化材料（カルコゲナイド）と選択素子（ポリシリコンダイオードＰＤ）を配置した相変化メモリを用いている。相変化材料層７は選択配線であるワード線２およびビット線３の交点に形成された接続孔内に配置され、接続孔の下部にはポリシリコンダイオードＰＤが設けられている。ワード線２およびビット線３は、ポリシリコンダイオードＰＤと、接続孔内のチャネルシリコン膜８ａ、８ｂとを介して電気的に接続されている。
【００３２】
Ｇｅ２Ｓｂ２Ｔｅ５などのカルコゲナイドの抵抗値は、印加電流により生じるジュール熱により、カルコゲナイドをアモルファス（非結晶）状態と結晶状態とに状態変化させることで変化させることができる。カルコゲナイドはアモルファス状態では抵抗値が高く、結晶状態では抵抗値が低い。これらの抵抗値が、相変化メモリの記憶情報に対応している。
【００３３】
相変化メモリの書換え動作では、記憶情報に応じて、印加電流が制御される。リセット（消去）動作、すなわち情報「０」の書込み動作では、相変化材料に大電流を短時間流して相変化材料を溶解させた後、電流を急減させる。このような制御により、相変化材料が急冷されることによって、相変化材料は高抵抗のアモルファス状態へ変化する。一方、セット（書込）動作、すなわち情報「１」の書込動作では、相変化材料の結晶化温度に保持するのに十分な電流を長時間流すことにより、相変化材料は低抵抗の結晶状態へ変化する。相変化メモリの読出動作では、素子の両端に一定の電位差を与えて、素子に流れる電流を測定することにより、素子の抵抗状態を判別する。
【００３４】
ここで、図３の第１方向および第２方向のそれぞれにおいて接続孔は２Ｆ周期（Ｆは最小加工寸法）で配列されているため、相変化メモリの平面視におけるメモリセルサイズは４Ｆ２である。ここでは、第１方向における接続孔の幅はＦであり、同方向において隣り合う接続孔同士の間の距離、すなわち層間１１〜１５およびゲートポリシリコン層２１ｐ〜２４ｐのそれぞれの第１方向の幅はＦである。同様に、第２方向における接続孔の幅はＦであり、同方向において隣り合う接続孔同士の間の距離、すなわち層間１１〜１５およびゲートポリシリコン層２１ｐ〜２４ｐのそれぞれの第２方向の幅はＦである。また、ポリシリコンダイオードＰＤの第１方向および第２方向における幅はいずれもＦであり、第１方向および第２方向に隣り合うポリシリコンダイオードＰＤ同士の間の距離もＦである。また、第２方向におけるワード線２の幅はＦであり、第１方向におけるビット線３の幅はＦである。なお、最小加工寸法は半導体装置の設計で用いられる最小の寸法であり、例えばゲート配線の幅または間隔などのことをいう。
【００３５】
また、半導体基板の主面に沿う方向であって、前記接続孔の内壁に対して垂直な方向におけるチャネルシリコン膜８ａの膜厚は１０ｎｍ以下であり、より好ましくは５ｎｍ以下であるものとする。また、前記膜厚は３ｎｍ以上であるものとする。さらに、同方向におけるチャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計の膜厚は３０ｎｍ以下であるものとするが、２０ｎｍ以下であればより好ましい。このように２層構造を有するチャネル層の膜厚を設定する理由については後に説明する。なお、本願でいうチャネル層（チャネルシリコン膜）の膜厚とは、半導体基板の主面に沿う方向であって、前記接続孔の内壁に対して垂直な方向における膜厚をいうものとする。
【００３６】
図４および図５は、図３に示すメモリセルアレイＭＡの要部断面図を示している。図４に示す断面は図３のメモリセルアレイＭＡの下部に形成されたワード線２の延在方向（第１方向）に沿う面であって、半導体基板（図示しない）の主面に対して垂直な面における断面であり、図４に示す断面図にはワード線２が含まれている。図５に示す断面は図３のメモリセルアレイＭＡの上部に形成されたビット線３の延在方向（第２方向）に沿う面であって、半導体基板（図示しない）の主面に対して垂直な面における断面であり、図５に示す断面図にはビット線３が含まれている。
【００３７】
なお、図３〜図５には示していないが、チャネルシリコン膜８ｂと相変化材料層７との間には薄い絶縁膜を形成し、チャネルシリコン膜８ｂと相変化材料層７とが反応することを防止することが考えられる。また、チャネルシリコン膜８ａおよびチャネルシリコン膜８ｂ間には薄い自然酸化膜が形成されていることが考えられる。ただし、上述したチャネルシリコン膜８ｂおよび相変化材料層７間の絶縁膜はチャネルシリコン膜８ｂおよび相変化材料層７間の電気的導通を大きく妨げるものではなく、チャネルシリコン膜８ａおよびチャネルシリコン膜８ｂ間の酸化膜はチャネルシリコン膜８ａおよびチャネルシリコン膜８ｂ間の電気的導通を大きく妨げるものではないため、これらの絶縁膜により相変化メモリの動作が妨げられることはない。
【００３８】
図６は図４および図５に示す相変化メモリに対応する等価回路図である。図６に示すように、ワード線ＷＬ１とビット線ＢＬ１との間には、ワード線ＷＬ１側からポリシリコンダイオードＰＤ、メモリセルＭＣ１、ＭＣ２、ＭＣ３およびＭＣ４が順に直列に接続されている。ここでは、このように複数のメモリセルが一方向に複数連なって接続されている構造をチェイン構造と呼ぶものとする。図４および図５に示すように、選択トランジスタのゲート電極であるゲートポリシリコン層２１ｐ〜２４ｐのそれぞれの層の同じ高さのチャネルシリコン膜８ａ、８ｂ、相変化材料層７およびゲートポリシリコン層２１ｐ〜２４ｐは相変化メモリのメモリセルＭＣ１〜ＭＣ４を構成している。
【００３９】
すなわち、例えばメモリセルＭＣ１はゲートポリシリコン層２１ｐと、ゲートポリシリコン層２１ｐを貫通する接続孔内の両壁のゲートポリシリコン層２１ｐ間に形成されたチャネルシリコン膜８ａ、８ｂおよび相変化材料層７により構成されている。同様に、メモリセルＭＣ２はゲートポリシリコン層２２ｐ、チャネルシリコン膜８ａ、８ｂおよび相変化材料層７を有し、メモリセルＭＣ３はゲートポリシリコン層２３ｐ、チャネルシリコン膜８ａ、８ｂおよび相変化材料層７を有し、メモリセルＭＣ４はゲートポリシリコン層２４ｐ、チャネルシリコン膜８ａ、８ｂおよび相変化材料層７を有している。図４および図５の破線で囲まれた領域はそれぞれメモリセルＭＣ１〜ＭＣ４を示し、メモリセルＭＣ１〜ＭＣ４は各接続孔内においてポリシリコンダイオードＰＤ上に縦に並んで形成されている。
【００４０】
第１方向に沿う断面である図４に示すように、第１方向におけるポリシリコンダイオードＰＤの幅はＦであり、ポリシリコンダイオードＰＤに隣接して形成された層間絶縁膜３２の同方向における幅もＦである。同様に、第２方向に沿う断面である図５に示すように、第２方向におけるポリシリコンダイオードＰＤの幅はＦであり、ポリシリコンダイオードＰＤに隣接して形成された層間絶縁膜３２の同方向における幅もＦである。
【００４１】
メモリセルＭＣ１〜ＭＣ４の選択トランジスタはチャネルシリコン膜８ｂとチャネルシリコン膜８ａ、ゲート絶縁膜９、およびゲートポリシリコン層２１ｐ〜２４ｐとで構成されている。例えば、メモリセルＭＣ１の選択トランジスタＳＴＲ１（図６参照）はチャネルシリコン膜８ｂ、チャネルシリコン膜８ａ、ゲート絶縁膜９およびゲートポリシリコン層２１ｐにより構成されている。また、それぞれのメモリセルはそれぞれの選択トランジスタと相変化材料層７とで構成されている。すなわち、図６に示すように、破線で示すメモリセルＭＣ１はゲート配線ＧＬ１に接続されたゲート電極を有する選択トランジスタＳＴＲ１に並列に接続された抵抗変化素子である相変化材料層ＰＣＤ１により構成されている。同様に、メモリセルＭＣ２〜ＭＣ４のそれぞれにはゲート電極ＧＬ２〜ＧＬ４が接続されており、メモリセルＭＣ２〜ＭＣ４のそれぞれは選択トランジスタとそれに並列接続された相変化材料層とを有する。動作時には、ゲート電極ＧＬ２〜ＧＬ４に所定の電圧が供給されることで選択動作が行われる。なお、本実施の形態では半導体基板の主面に対して垂直な方向にメモリセルを４層積層する場合について説明したが、その層数は４層に限定されない。
【００４２】
図４および図５に示すように、接続孔の底部ではチャネルシリコン膜８ａとポリシリコンダイオードＰＤとの間にゲート絶縁膜９が介在しているため、チャネルシリコン膜８ａはポリシリコンダイオードＰＤの上面に直接接していない。ただし、チャネルシリコン膜８ａに隣接するチャネルシリコン膜８ｂはポリシリコンダイオードＰＤの上面に直接接しているため、チャネルシリコン膜８ａはチャネルシリコン膜８ｂを介してポリシリコンダイオードＰＤと電気的に接続されている。また、相変化材料層７とポリシリコンダイオードＰＤとの間にはチャネルシリコン膜８ｂが介在しており、相変化材料層７はチャネルシリコン膜８ｂを介してポリシリコンダイオードＰＤに電気的に接続されている。
【００４３】
ゲート絶縁膜９は接続孔の内壁から接続孔の底面にかけて連続的に形成されているため、図４および図５に示す断面においてはＬ字型の形状を有しており、チャネルシリコン膜８ｂは図４および図５に示す断面においてＵ字型の形状を有している。また、接続孔の底部において、ゲート絶縁膜９の側壁はチャネルシリコン膜８ｂの側壁に接している。
【００４４】
図４に示す断面図では層間絶縁膜１５上にはポリシリコン層３８ｐおよびビット線３は形成されていないが、図５に示す断面図では層間絶縁膜１５上にはポリシリコン層３８ｐおよびビット線３が形成されている。これは、ビット線３が第２方向に延在する金属配線であり、ポリシリコン層３８ｐはビット線３の直下に形成された膜だからである。相変化材料層７の直上にはポリシリコン層３８ｐを貫通する孔が形成されており、前記孔内には例えばＷ（タングステン）などからなるビット線３の一部が埋め込まれている。したがって、相変化材料層７はビット線３と直接接することでビット線３と電気的に接続されており、チャネルシリコン膜８ａはチャネルシリコン膜８ａ上のポリシリコン層３８ｐを介してビット線３に電気的に接続されている。チャネルシリコン膜８ｂは前記孔の下部においてビット線３の側壁に直接接触することでビット線３と電気的に接続されている。
【００４５】
次に、相変化メモリの動作について説明する。一つのチェイン構造のうちの一つのメモリセルを選択する動作は以下のように行う。
【００４６】
例えば、図６に示すメモリセルＭＣ１を選択する場合、ゲート配線ＧＬ１には０Ｖを印加し、選択トランジスタＳＴＲ１をオフ状態にする。非選択のメモリセルが接続されているゲートポリシリコン層２２ｐ〜２４ｐには５Ｖを印加し、選択トランジスタをオン状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ５、４、２Ｖを印加する。非選択のメモリセルでは選択トランジスタがオン状態となるためチャネル層の抵抗が低くなる。この場合、非選択のメモリセルの相変化材料層ＰＣＤ１（図４に示す相変化材料層７）の相状態に関わらず、電流はチャネルシリコン膜を流れる。
【００４７】
選択されたメモリセルでは選択トランジスタがオフ状態であるためチャネル層の抵抗が高くなる。この場合、選択されたメモリセルの相変化材料層ＰＣＤ１の相状態に関わらず、電流は相変化材料層ＰＣＤ１を流れる。リセット動作、セット動作時には、選択されたメモリセルの相変化材料層ＰＣＤ１に電流を流すことで相変化材料層ＰＣＤ１の抵抗値を変化させる。ここでは、相変化材料層ＰＣＤ１を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作をセット動作とし、低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作をリセット動作とする。アモルファス状態の相変化材料は、結晶化温度以上に加熱・保持することで結晶状態にすることができ、また、結晶状態の相変化材料は、融点以上の温度まで加熱後、急冷することでアモルファス状態にすることができる。読出し動作時には、メモリセルを選択し、相変化材料層ＰＣＤ１を流れる電流値を判定することで読出し動作を行う。
【００４８】
以上のように、メモリセルを選択するためには、相変化材料層の相状態に関わらず、選択トランジスタによって電流パスを制御する必要がある。しかし、チャネルシリコン膜の膜厚が厚すぎるとオフリーク電流が増大し、電流パスの制御が困難となる。図７は選択トランジスタの電流電圧特性を示すグラフであり、横軸は選択トランジスタのゲートに印加する電圧を示し、縦軸は選択トランジスタのチャネルシリコン膜に流れる電流を示している。また、チャネルシリコン膜の膜厚が２０ｎｍのときの電流−電圧特性を実線で示し、当該膜厚が３０ｎｍのときの電流−電圧特性を二点鎖線で示し、当該膜厚が１００ｎｍのときの電流−電圧特性を破線で示し、選択トランジスタをオフ状態にするゲート電圧をＶｏｆｆで示し、オン状態にする電圧をＶｏｎで示している。図７に示すように、チャネルシリコン膜の膜厚が大きいほど、ゲート電圧Ｖｏｆｆにおける電流、つまりオフリーク電流は増加する。例えば、チャネルシリコン膜の膜厚が１００ｎｍのとき、選択トランジスタのオン・オフ状態に関係なく、電流パスは常に選択トランジスタとなる。言い換えれば、チャネルシリコン膜の膜厚が１００ｎｍのとき、電流は常に相変化材料層ではなく選択トランジスタを流れる。
【００４９】
このため、少なくともチャネルシリコン膜の膜厚は、空乏化可能な膜厚である３０ｎｍ以下とし、選択動作が可能なオフリーク電流値を保つ必要がある。また、チャネルシリコン膜の膜厚を２０ｎｍ以下とすることが好ましい。図７に示すように、チャネル層の膜厚が２０ｎｍのときにはオフリーク電流がさらに低減できるため、不揮発性記憶装置の信頼性を向上することができる。
【００５０】
ここで、空乏化とは、ソースおよびドレインに挟まれた領域が空乏化し、空乏層がチャネル層の上面から下面まで達している状態をいう。本実施の形態におけるチャネル層の前記上面とは、図４に示すチャネルシリコン膜８ａとゲート絶縁膜９との界面であり、チャネル層の前記下面とは、図４に示すチャネルシリコン膜８ｂと相変化材料層７との界面である。チャネルシリコン膜８ａ、８ｂの合計の膜厚が３０ｎｍ以下であればチャネル層を空乏化することができる。なお、ここでいうソースは図４に示すポリシリコン層３８ｐであり、ドレインは図４に示すポリシリコン層６ｐである。
【００５１】
つまり、オフリーク電流を低減する観点から、チャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計膜厚は３０ｎｍ以下とする必要があり、当該膜厚は２０ｎｍ以下であることがより好ましい。
【００５２】
また、接続孔の幅は最小加工寸法で形成されており、接続孔内の対向する内壁のそれぞれに形成される２層構造のチャネル層が共に３０ｎｍより大きい膜厚を有していると、接続孔内の相変化材料層７などの他の層の膜厚を十分に確保できず、接続孔内の構造体を相変化メモリとして動作させることが困難となる。したがって、接続孔内をチャネル層が占める割合が増加することを防ぐ観点からも、チャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計の膜厚は３０ｎｍ以下であることが望ましい。
【００５３】
一方で、チャネルシリコン膜８ａ（図４参照）およびチャネルシリコン膜８ｂ（図４参照）の合計膜厚を一定としたとき、チャネルシリコン膜８ａの膜厚の増大に伴って、選択トランジスタのオン電流は減少する問題がある。図８は図７と同様に選択トランジスタの電流−電圧特性を示すグラフであり、横軸は選択トランジスタのゲートに印加する電圧を示し、縦軸は選択トランジスタのチャネルシリコン膜に流れる電流を示している。ここではチャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計膜厚を一定とし、チャネルシリコン膜８ａの膜厚が小さい場合の電流−電圧特性を実線で示し、チャネルシリコン膜８ａの膜厚が前記実線の場合よりも大きい場合の電流−電圧特性を一点鎖線で示し、チャネルシリコン膜８ａの膜厚が前記一点鎖線の場合よりもさらに大きい場合の電流−電圧特性を破線で示している。選択トランジスタをオフ状態にするゲート電圧をＶｏｆｆで、オン状態にする電圧をＶｏｎで示している。
【００５４】
図８に示すようにチャネルシリコン膜８ａの膜厚が大きくなると選択トランジスタのオン電流が減少する。これは、ポリシリコンダイオードＰＤの上面に接して形成されるゲート絶縁膜９の幅、すなわち突き出し量が増大することに起因する。図１０は比較例として示す相変化メモリの断面図であり、図１０では図４に対応する位置での相変化メモリの断面を示している。図１０に示す構造は図４に示す構造とほぼ同様の構造を有しているが、チャネルシリコン膜８ａの膜厚が大きく、ゲート絶縁膜９の前記突き出し量が大きくなっている点で本実施の形態の相変化メモリと異なる。
【００５５】
ゲート絶縁膜９の突き出し量は接続孔の内壁から接続孔の底面の中心に向かう方向におけるゲート絶縁膜９の長さであり、この長さはチャネルシリコン膜８ａの膜厚によって決まる。これは、相変化メモリの製造工程において接続孔の内壁および底部に絶縁膜およびシリコン膜を順次形成した後、ドライエッチング法により接続孔の内壁に自己整合的に前記絶縁膜および前記シリコン膜を残すことで、前記絶縁膜からなるゲート絶縁膜９と前記シリコン膜からなるチャネルシリコン膜８ａを形成するためである。つまり、接続孔の内壁に形成されたチャネルシリコン膜８ａの直下にゲート絶縁膜９が残るため、半導体基板の主面に沿う方向であって、前記接続孔の内壁に対して垂直な方向におけるチャネルシリコン膜８ａの膜厚が厚いほどゲート絶縁膜９の突き出し量は大きくなる。図１０に示す相変化メモリでは、図４に示す本実施の形態の相変化メモリに比べてチャネルシリコン膜８ａの膜厚が大きいため、その下部のゲート絶縁膜９の突き出し量も大きくなっている。なお、上記ドライエッチング法を用いた除去工程では、接続孔の内壁に形成されたゲート絶縁膜９の側壁をチャネルシリコン膜８ａが覆っているため、ドライエッチングによるゲート絶縁膜９へのダメージを防ぐことができ不揮発性記憶装置の信頼性を向上させている。
【００５６】
選択トランジスタをオンとしチャネル層に電流パスを形成する場合、各選択トランジスタにおいて電流は主にチャネルシリコン膜のゲート電極に近い領域、すなわちゲート絶縁膜とチャネル層との界面の近傍を流れる。言い換えれば、選択トランジスタのチャネル層内を流れる電流は接続孔の内壁に沿って流れ、接続孔の内壁の近傍を流れる。そして、チャネルシリコン膜８ａとポリシリコンダイオードＰＤとの間を電流が流れる際はチャネルシリコン膜８ｂを介して電流が流れる。このとき、前述したように主にチャネルシリコン膜８ａ内であって接続孔の内壁に近い領域を流れる電流は、チャネルシリコン膜８ａ内の底部であってチャネルシリコン膜８ａとゲート絶縁膜９の上面との界面の近傍を導電経路として流れ、チャネルシリコン膜８ｂを介してポリシリコンダイオードＰＤに流れる。
【００５７】
したがって、図１０に示すようにゲート絶縁膜９の突き出し量が長いと、チャネルシリコン膜８ａ内において電流が接続孔の内壁側からチャネルシリコン膜８ｂ側へ流れる経路が長くなることで、選択トランジスタのオン抵抗が増加する。上述したように突き出し量の長さはチャネルシリコン膜８ａの膜厚が大きくなると長くなるため、図８に示すようにチャネルシリコン膜８ａの膜厚が大きいほど選択トランジスタのオン電流が低下する問題が生じる。
【００５８】
これに対し、本実施の形態の不揮発性記憶装置では、図４に示すようにチャネルシリコン膜８ａの膜厚は１０ｎｍ以下としている。これにより、ゲート絶縁膜９の突き出し量を小さくすることで相変化メモリを流れる電流の電流経路を短縮し、選択トランジスタのオン抵抗を低減することができる。
【００５９】
また、チャネルシリコン膜８ｂの底面とポリシリコンダイオードＰＤの上面との界面の面積が大きいほどチャネルシリコン膜８ｂとポリシリコンダイオードＰＤとの間において電流が流れやすくなるため、チャネルシリコン膜８ｂとポリシリコンダイオードＰＤとの接触面積を大きく確保する観点からも、チャネルシリコン膜８ａの膜厚を薄くしてゲート絶縁膜９の突き出し量を小さくする必要がある。ゲート絶縁膜９の突き出し量の長さは小さいほどオン電流が増加するため、チャネルシリコン膜８ａの膜厚は５ｎｍ以下であることがより好ましい。
【００６０】
上記のように、チャネルシリコン膜８ａ、８ｂの合計の膜厚を３０ｎｍ以下とし、チャネルシリコン膜８ａを１０ｎｍ以下にした場合、チャネルシリコン膜８ｂの膜厚はチャネルシリコン膜８ａの膜厚よりも大きくなる。このように、本実施の形態の不揮発性記憶装置では、接続孔内の選択トランジスタを構成する２層のチャネル層のうち、前記選択トランジスタのゲート電極に近い側のチャネル層の膜厚をもう一方のチャネル層よりも薄くすることで、選択トランジスタの動作時におけるオン抵抗を低減することを可能としている。
【００６１】
ただし、ゲート電極側に配置されるチャネルシリコン膜８ａの膜厚が薄すぎると、チャネルシリコン膜８ａとチャネルシリコン膜８ｂとの界面にわずかに形成された自然酸化膜（図示しない）に反転層がかかる虞があるため、チャネルシリコン膜８ａの膜厚は３ｎｍ以上であることが好ましい。上述したようにオン状態の選択トランジスタのチャネル層を流れる電流は、ゲート電極側の側壁近傍のチャネルシリコン膜内に形成された反転層を流れる。形成される反転層の厚さは２〜３ｎｍと考えられるが、チャネルシリコン膜８ａの膜厚が３ｎｍ未満の場合、チャネルシリコン膜８ａとチャネルシリコン膜８ｂとの界面にわずかに形成されている自然酸化膜が反転層の厚さより内側に位置することで、キャリアが十分に誘起されずオン電流が減少する可能性がある。本実施の形態ではチャネルシリコン膜８ａの膜厚を３ｎｍ以上とすることでオン電流低下を防ぎ、不揮発性記憶装置の信頼性を向上させることを可能としている。
【００６２】
次に、マトリクス状に配置された複数の接続孔内の相変化メモリの動作について、図９を用いて説明する。図９は本実施の形態の相変化メモリの動作を説明する等価回路図である。本実施の形態のメモリセルアレイＭＡ（図３参照）は、複数のビット線、複数のワード線、複数のポリシリコンダイオードおよび複数のチェイン構造により構成されている。つまり、第１方向に延在するワード線が第２方向に複数並んで配置され、第２方向に延在するビット線が第１方向に複数並んで配置され、平面視においてビット線とワード線とが重なる位置のそれぞれにチェイン構造が設けられており、各チェイン構造を介してチェイン構造の下部のワード線とチェイン構造の上部のビット線とが電気的に接続されている。各チェイン構造は、図６に示す回路図と同様にワード線との間に直列に接続されたポリシリコンダイオードＰＤを有している。
【００６３】
情報（データ）のリセット動作、セット動作、読出し動作は、例えば図９に示すように、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４の電位を制御することで行う。図６で説明した動作方法と同様に、ワード線ＷＬ１のリセット動作時、セット動作時、読出し動作時の電位はそれぞれ５／４／２Ｖとする。図９の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。すなわち、図９に示す符号の近傍に示す、「／」で区切られた三つの数字はそれぞれ左から順にデータのリセット動作時、セット動作時、読出し動作時において、その符号を付した配線に印加する電位を表わしている。つまり、図９に示す動作では、リセット動作時、セット動作時、読出し動作時においてゲート配線ＧＬ１、ビット線ＢＬ１、ワード線ＷＬ１およびＷＬ２に０／０／０Ｖをそれぞれ印加する。また、リセット動作時、セット動作時、読出し動作時においてゲート配線ＧＬ２〜ＧＬ４には５／５／５Ｖを印加し、ビット線ＢＬ２〜ＢＬ４およびワード線ＷＬ１には５／４／２Ｖを印加する。図９では、このときに流れる電流の経路を矢印で示している。
【００６４】
ビット線ＢＬ２、ＢＬ３、またはＢＬ４と接続され、ワード線ＷＬ１と接続されたチェイン構造では、ビット線とワード線の電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。またビット線ＢＬ１と接続され、ワード線ＷＬ２またはＷＬ３と接続されたチェイン構造では、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。またビット線ＢＬ２、ＢＬ３、またはＢＬ４と接続され、ワード線ＷＬ２またはＷＬ３と接続されたチェイン構造では、リセット動作時にはワード線とビット線にそれぞれ０Ｖと５Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加されるが、ポリシリコンダイオードは逆バイアスとなるため電流が流れない。ビット線ＢＬ１に接続され、ワード線ＷＬ１に接続されたチェイン構造のみ、ポリシリコンダイオードが順バイアスとなるため電流が流れるようにすることができる。選択されたチェインの内の特定のメモリセルの選択される原理は図６を用いて説明した動作と同様である。このようにして、マトリクス状に配置されたチェイン構造のうちの特定のチェイン構造を選択し、さらにそのチェイン構造内の特定のメモリセルを選択してリセット動作、セット動作または読み出し動作を行うことができる。
【００６５】
また、本実施の形態の不揮発性記憶装置では、図３〜図５に示すように接続孔を第１方向および第２方向のそれぞれの方向において２Ｆ（Ｆは最小加工寸法）の間隔で配置し、各接続孔内に相変化メモリのメモリセルを複数形成している。したがって、平面視におけるメモリセルサイズは４Ｆ２である。すなわち、メモリセルアレイには４Ｆ２の面積毎に一つの接続孔が設けられており、ごく狭い面積に積層可能なメモリを形成することで不揮発性記憶装置の高集積化を可能としている。このように４Ｆ２の面積毎に一つの接続孔を設けることができるのは、接続孔内の相変化メモリの選択素子として接続孔の下部にポリシリコンダイオードＰＤを用いているためである。
【００６６】
例えば特許文献２（特開２００８−１６０００４号公報）に記載されているように、各接続孔内のメモリセルの選択素子として縦型のトランジスタを接続孔の下部に設けた場合、特許文献２の図１０（ａ）〜（ｃ）に示されているように、基板の主面に沿う第１方向において選択素子を２Ｆの周期で配置することは可能だが、第１方向に直交する第２方向における選択素子の周期は２Ｆよりも大きくなる。特許文献２の図２（ａ）、（ｂ）に示されているように、内部に相変化メモリが形成される接続孔は各選択素子の直上に形成されるため、記憶装置全体の面積が大きくなる問題がある。つまり、特許文献２の図２（ｂ）に示された接続孔同士の間隔に比べ、特許文献２の図２（ａ）に示された接続孔同士の間隔は、選択素子である縦型トランジスタのゲート配線であるシリコン膜７の幅と、隣り合うシリコン膜７を隔てるために形成された絶縁膜１１との幅の分だけ大きくなっている。ここで、特許文献２の図２（ａ）の断面に沿う第２方向における絶縁膜１１の幅はＦ（最小加工寸法）であるものとする。
【００６７】
また、特許文献１（特開２００４−２７２９７５号公報）に係る発明は、トランジスタと相変化材料との間のコンタクトプラグを形成するための領域が必要であり、セル面積が大きくなる問題がある。具体的には、特許文献１の図５（ｂ）に示されているように、各トランジスタのゲートとコンタクトプラグがチャネルを介さずに導通することを防ぐために、ゲートとコンタクトプラグの間にはスペースを確保する必要がある。特許文献１の段落［００４８］には１個のメモリセルサイズを４Ｆ２にできる旨の記載があるが、実際には上記スペースによる面積を確保する必要があるため、１個のメモリセルサイズを４Ｆ２にすることが困難である。また、別の課題として、特許文献１に記載の記憶装置では、半導体基板の主面に形成したトランジスタを選択素子として用いているため、周辺回路をメモリセルとは別領域に設けなくてはならない。すなわち、メモリセルと周辺回路とを平面視において重なる領域に形成することができない。その結果、周辺回路による装置上の面積の占有率が増大し、チップ面積が大きくなる問題がある。
【００６８】
特許文献１および特許文献２とは異なり、本実施の形態では柱状のポリシリコンダイオードＰＤを選択素子として用いているため、メモリセルサイズを４Ｆ２とし、不揮発性記憶装置を微細化することを可能としている。
【００６９】
また、特許文献２では本実施の形態の相変化メモリと同様に、接続孔の内壁に２層の積層構造を有するチャネル層を形成することが記載されている。しかし、特許文献２では２層のチャネルシリコン膜をいずれもシリコン膜２３として記載しており、チャネルシリコン膜の膜厚に関する記載はなく、チャネルシリコン膜を複数層にすることによる課題についても記載がない。２層のチャネルシリコン膜を、特に膜厚を制限せず形成した場合、前述したように選択トランジスタのオフリーク電流が大きくなり、メモリ動作上問題が生じる。
【００７０】
また、２層のチャネルシリコン膜のうち、接続孔の内壁側に形成されたチャネルシリコン膜の膜厚を大きくすると、前述したようにゲート絶縁膜の突き出し量が大きくなることに起因してオン電流が低下する課題があるが、特許文献２に記載の技術ではこの課題については考慮されていないものと考えられる。
【００７１】
つまり、特許文献２に記載の技術は、接続孔内の２層のチャネルシリコン膜の膜厚を比較し、規定することによる効果を奏するものではない。チャネルシリコン膜が２層形成されているというだけではメモリの動作は保証されないため、特許文献２に記載された装置では、実際の装置として機能しない可能性がある。
【００７２】
これに対し、本実施の形態の不揮発性記憶装置では、図４に示すチャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計の膜厚を３０ｎｍ以下とし、チャネル層を空乏化することを可能とすることで、オフリーク電流の発生を防いでいる。さらに、チャネルシリコン膜８ａおよびチャネルシリコン膜８ｂの合計の膜厚を２０ｎｍ以下とすることで、よりオフリーク電流を低減することができる。また、チャネルシリコン膜８ａの膜厚を１０ｎｍ以下とし、チャネルシリコン膜８ｂの膜厚をチャネルシリコン膜８ａの膜厚よりも大きくすることで、選択トランジスタのオン電流が低下することを防ぐことを可能としている。また、チャネルシリコン膜８ａの膜厚を３ｎｍ以上とすることにより、選択トランジスのオン電流が低下することを防ぐことを可能としている。
【００７３】
以上に述べたように、本実施の形態によれば、周辺回路を含む基板上に、ゲートとなる半導体層および絶縁層を交互に積層した積層体と、積層体を貫く接続孔の内壁に形成されたゲート絶縁膜層、２層のチャネル層、抵抗変化材料層とを有し、チャネル層はノンドープシリコンからなり、積層体の基板側に選択素子ダイオードを有する構造を具備することにより、セル面積を縮小した不揮発性記憶装置を実現することができる。また、前記２層のチャネル層の膜厚を規定することにより、選択トランジスタのオフリーク電流およびオン抵抗を低減し、信頼性が高い不揮発性記憶装置を実現することができる。
【００７４】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
例えば、前記実施の形態１では、記憶素子にカルコゲナイド材料を用いた相変化メモリを前提に説明したが、記憶素子の材料は限定されず、相変化メモリに限らず、抵抗変化型メモリ（ＲｅＲＡＭ）または他の抵抗性メモリなど、電流を素子に流すことにより電気的特性が変化する様々な半導体メモリに適用することも可能である。
【００７６】
また、前記実施の形態１では、ゲート動作を行なうゲートポリシリコン層およびソース・ドレイン経路になるチャネルシリコン膜等にポリシリコンを用いることを前提に説明したが、ゲートポリシリコン層およびチャネルシリコン膜の材料は限定されず、ゲート動作を行なうことのできる半導体材料などの導体を適用することによって本発明を実現することができる。
【００７７】
さらに、前記実施の形態１では説明をわかりやすくするため、ワード線およびビット線という表現を用いたが、両者は一つの縦型チェインメモリを選択するために用いられる選択線であるため、ワード線およびビット線の位置関係等は上下反対となってもよい。
【産業上の利用可能性】
【００７８】
本発明の不揮発性記憶装置は、選択トランジスタのチャネルに隣接して形成された抵抗変化素子を有する不揮発性記憶装置に幅広く利用されるものである。
【符号の説明】
【００７９】
２ ワード線
３ ビット線
４ｐ〜６ｐ ポリシリコン層
７ 相変化材料層
８ａ チャネルシリコン膜
８ｂ チャネルシリコン膜
９ ゲート絶縁膜
１１〜１５、３２ 層間絶縁膜
２１ｐ〜２４ｐ ゲートポリシリコン層
３８ｐ ポリシリコン層
５１ Ｉ／Ｏインタフェース
５２ メモリセルアレイ
５３〜５６ 電源
５７ 電圧セレクタ
５８ 配線セレクタ
５９ 制御部
６０ 読取り部
ＢＬ１〜ＢＬ４ ビット線
ＢＬＣ コンタクトプラグ
Ｆ 最小加工寸法
ＧＣ１〜ＧＣ４ コンタクトプラグ
ＧＬ１〜ＧＬ４ ゲート配線
ＧＬＣ１ コンタクトプラグ
ＭＡ メモリセルアレイ
ＭＣ１〜ＭＣ４ メモリセル
ＰＣＤ１ 相変化材料層
ＰＤ ポリシリコンダイオード
ＳＴＲ１ 選択トランジスタ
ＷＬ１〜ＷＬ３ ワード線
ＷＬＣ コンタクトプラグ
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１方向に延在する第１配線と、
前記第１配線上に交互に積層されたＮ＋１層（Ｎ≧１）の第１絶縁膜およびＮ層の第１半導体層からなる積層体と、
前記積層体上に形成され、前記第１方向と直交する第２方向に延在する第２配線と、
前記第１配線と前記第２配線の交点に設けられたポリシリコンダイオードと、
前記積層体を貫通して前記ポリシリコンダイオードの上面を露出する接続孔と、
前記接続孔の内壁に、前記接続孔の内壁側から順に形成された第２絶縁膜、第１チャネル層、第２チャネル層および抵抗変化材料層と、
を有し、
前記第１配線および前記第２配線は、前記ポリシリコンダイオード、前記第２チャネル層および前記第１チャネル層を介して電気的に接続されており、
前記接続孔の内壁に垂直な方向において、前記第１チャネル層および前記第２チャネル層の合計の膜厚は、前記第１チャネル層および前記第２チャネル層を空乏化することができる膜厚であることを特徴とする不揮発性記憶装置。
【請求項２】
前記接続孔の内壁に垂直な方向において、前記第２チャネル層の膜厚は前記第１チャネル層の膜厚よりも大きいことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記接続孔の内壁に垂直な方向において、前記第１チャネル層および前記第２チャネル層の合計の膜厚は３０ｎｍ以下であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記接続孔の内壁に垂直な方向において、前記第１チャネル層および前記第２チャネル層の合計の膜厚は２０ｎｍ以下であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記接続孔の内壁に垂直な方向において、前記第１チャネル層の膜厚は１０ｎｍ以下であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項６】
前記接続孔の内壁に垂直な方向において、前記第１チャネル層の膜厚は５ｎｍ以下であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記接続孔の内壁に垂直な方向において、前記第１チャネル層の膜厚は３ｎｍ以上であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項８】
前記第１チャネル層と前記ポリシリコンダイオードの上面との間には前記第２絶縁膜が介在しており、前記第２チャネル層の下面は前記ポリシリコンダイオードの上面と接していることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項９】
前記抵抗変化材料層は相変化材料を含むことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項１】
半導体基板の主面の第１方向に延在する第１配線と、
前記第１配線上に交互に積層されたＮ＋１層（Ｎ≧１）の第１絶縁膜およびＮ層の第１半導体層からなる積層体と、
前記積層体上に形成され、前記第１方向と直交する第２方向に延在する第２配線と、
前記第１配線と前記第２配線の交点に設けられたポリシリコンダイオードと、
前記積層体を貫通して前記ポリシリコンダイオードの上面を露出する接続孔と、
前記接続孔の内壁に、前記接続孔の内壁側から順に形成された第２絶縁膜、第１チャネル層、第２チャネル層および抵抗変化材料層と、
を有し、
前記第１配線および前記第２配線は、前記ポリシリコンダイオード、前記第２チャネル層および前記第１チャネル層を介して電気的に接続されており、
前記接続孔の内壁に垂直な方向において、前記第１チャネル層および前記第２チャネル層の合計の膜厚は、前記第１チャネル層および前記第２チャネル層を空乏化することができる膜厚であることを特徴とする不揮発性記憶装置。
【請求項２】
前記接続孔の内壁に垂直な方向において、前記第２チャネル層の膜厚は前記第１チャネル層の膜厚よりも大きいことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記接続孔の内壁に垂直な方向において、前記第１チャネル層および前記第２チャネル層の合計の膜厚は３０ｎｍ以下であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記接続孔の内壁に垂直な方向において、前記第１チャネル層および前記第２チャネル層の合計の膜厚は２０ｎｍ以下であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記接続孔の内壁に垂直な方向において、前記第１チャネル層の膜厚は１０ｎｍ以下であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項６】
前記接続孔の内壁に垂直な方向において、前記第１チャネル層の膜厚は５ｎｍ以下であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記接続孔の内壁に垂直な方向において、前記第１チャネル層の膜厚は３ｎｍ以上であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項８】
前記第１チャネル層と前記ポリシリコンダイオードの上面との間には前記第２絶縁膜が介在しており、前記第２チャネル層の下面は前記ポリシリコンダイオードの上面と接していることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項９】
前記抵抗変化材料層は相変化材料を含むことを特徴とする請求項１記載の不揮発性記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２４４１０９（Ｐ２０１２−２４４１０９Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１５８８７（Ｐ２０１１−１１５８８７）
【出願日】平成２３年５月２４日（２０１１．５．２４）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月２４日（２０１１．５．２４）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
[ Back to top ]