不揮発性ＤＲＡＭの駆動回路及びその駆動方法
【課題】本発明は、電子及びホールをトラップ可能な不導体を用いた不揮発性ＤＲＡＭの制御を容易に行う駆動回路及び駆動方法を提供すること。
【解決手段】 不揮発性ＤＲＡＭにおいて、
基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを備えた単位セルがアレイされるコアと、
外部電源を入力されて、複数の内部電圧を発生する内部電圧発生手段と、
前記不揮発性ＤＲＡＭを動作モード別に制御するために、モード制御信号を発生するモード制御手段と、
前記モードに応じて、前記不揮発性ＤＲＡＭのコアに印加する複数の電圧を前記内部電圧発生手段から供給されて切換えて出力する電圧レベル選択手段と、
該電圧レベル選択手段から出力される電圧を前記不揮発性ＤＲＡＭのコアに供給するローデコーディング手段とを備え、
前記動作モードに応じてセルプレートに異なる電圧を印加することを特徴とする不揮発性ＤＲＡＭの駆動回路。
【解決手段】 不揮発性ＤＲＡＭにおいて、
基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを備えた単位セルがアレイされるコアと、
外部電源を入力されて、複数の内部電圧を発生する内部電圧発生手段と、
前記不揮発性ＤＲＡＭを動作モード別に制御するために、モード制御信号を発生するモード制御手段と、
前記モードに応じて、前記不揮発性ＤＲＡＭのコアに印加する複数の電圧を前記内部電圧発生手段から供給されて切換えて出力する電圧レベル選択手段と、
該電圧レベル選択手段から出力される電圧を前記不揮発性ＤＲＡＭのコアに供給するローデコーディング手段とを備え、
前記動作モードに応じてセルプレートに異なる電圧を印加することを特徴とする不揮発性ＤＲＡＭの駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子及びホールのトラップが可能な窒化膜等の不導体を用いた不揮発性ＤＲＡＭの駆動回路及びその駆動方法に関する。
【背景技術】
【０００２】
現在、広く用いられている半導体メモリは、ＤＲＡＭ及びＳＲＡＭのようなＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と、マスクＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭのようなＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に大別される。ＤＲＡＭ及びＳＲＡＭの両方は書き込み及び読み出しを高速で行なうことができるが、メモリに電力を供給する電源を遮断すれば、メモリに格納されている記憶内容（データ）が消滅してしまう。一方、マスクＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭは、メモリに電力を供給する電源が遮断された後にも記憶内容を保持することはできるが、記憶内容を変更できず、また変更できても相当な長時間を要するという問題がある。
【０００３】
このため、メモリに対して高速なデータの書き込みや読み出しが可能であり、且つ電源の遮断した後にも記憶内容を保持可能な不揮発性ＤＲＡＭ（ＮＶＤＲＡＭ：Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が提案されている。図１は、従来の不揮発性ＤＲＡＭの構造を示す断面図である。
【０００４】
一例として、下記の特許文献１には、フローティングゲートと伝達ゲートとの間にＤＥＩＳ（Ｄｕａｌ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｏｒ Ｓｔｒｕｃｔｕｒｅ）を備えた不揮発性ＤＲＡＭが開示されている。しかしながら、特許文献１に開示されているＤＥＩＳ（ｄｏｕｂｌｅ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｏｒ ｓｔｒｕｃｔｕｒｅ）スタック構造は、セルのビットライン側の上に位置しているので、データをキャパシタから、全てのセルに並行なフローティングゲートに、伝達することができない。このような問題を克服するために、下記の特許文献２に開示されている「ＮＯＮ−ＶＯＬＡＴＩＬＥ ＤＲＡＭ ＣＥＬＬ」では、第１の層１８及び第２の層２０よりなるフローティングゲートを用いて、電界がＰ＋領域に近い第１の層１８の薄い絶縁膜に集中するようにしている。しかしながら、図１に示すように、特許文献２では、セルキャパシタのプレートライン電圧Ｖｐは接地電圧に固定されたまま、ワードラインＷＬの電圧及びビットラインＢＬの電圧だけで電界を形成する。このために、フローティングゲートが２層に形成されており、セルの面積が増大すると共に、製造工程の複雑さが増す。また、プレートライン電圧Ｖｐを調節できる不揮発性ＤＲＡＭに比べて、相対的に高いワードライン電圧及びビットライン電圧を印加するので、ＮＶＤＲＡＭの消費電力が増大するという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第４，４７１，４７１号明細書
【特許文献２】米国特許第５，３３１，１８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記に関連して、本出願人は大韓民国特許出願第２００３−５８３００号（２００３年８月２２日出願）において、プレートに異なる電圧を印加することによって、低い内部電圧で駆動可能な不揮発性ＤＲＡＭの駆動回路及びその駆動方法を開示している。しかしながら、同発明はフローティングゲート型のＮＶＤＲＡＭに適したものであり、ソース側から導体のフローティングゲートに電子が無制限に流れ込むことができ、通常モードの実行中にＳＲＣ過程（Ｓｔｒｅｓｓ−Ｒｅｆｒｅｓｈ−Ｃｈｅｃｋ Ｐｒｏｃｅｓｓ）を複数回繰り返さなければならないので、制御動作が複雑になる不都合がある。また、フローティングゲートに電子が流れ込み続けてしきい電圧Ｖｔｈが上昇し続けることによって、制御動作の複雑さが増すという不都合もある。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、電子及びホールをトラップ可能な不導体を用いた不揮発性ＤＲＡＭの制御を容易に行うことができる不揮発性ＤＲＡＭの駆動回路及び駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明によれば、不揮発性ＤＲＡＭにおいて、基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを備えた単位セルがアレイされるコアと、外部電源を入力されて、複数の内部電圧を発生する内部電圧発生手段と、前記不揮発性ＤＲＡＭを動作モード別に制御するために、モード制御信号を発生するモード制御手段と、前記モードに応じて、前記不揮発性ＤＲＡＭのコアに印加する複数の電圧を前記内部電圧発生手段から供給されて切換えて出力する電圧レベル選択手段と、該電圧レベル選択手段から出力される電圧を前記不揮発性ＤＲＡＭのコアに供給するローデコーディング手段とを備え、前記動作モードに応じてセルプレートに異なる電圧を印加することを特徴とする不揮発性ＤＲＡＭの駆動回路を提供することができる。
【０００９】
また、本発明によれば、基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを駆動する方法において、前記不揮発性ＤＲＡＭの動作モード別に制御するために、モード制御信号を生成するステップと、前記モード制御信号に応じて、セルプレートに異なる電圧を印加するステップとを含むことを特徴とする不揮発性ＤＲＡＭの駆動方法を提供することができる。
【発明の効果】
【００１０】
本発明によれば、セルプレートに異なる電圧を印加することによって、従来技術に比べて低い内部電圧だけでも、不揮発性ＤＲＡＭを駆動することができる。
【００１１】
また、本発明によれば、不揮発性ＤＲＡＭの構造が通常のＤＲＡＭの構造と大きく違わないので、その製造に関して、製造装備の追加や新規の製造ラインの構築を行う必要がない。従って、製造コストを節減することができる。特に、フローティングゲート型のＮＶＤＲＡＭに比べて、制御が容易であり、且つパワーオフ時に要求されるプログラムモードの実行にかかる時間を大幅に縮めることができる。
【００１２】
また、本発明に係るＮＶＤＲＡＭをＤＲＡＭモードとして動作させる場合、通常のＲＡＭに比べてリフレッシュ（Ｒｅｆｒｅａｓｈ）特性が大幅に改善するという効果を奏する。これによって、通常のＤＲＡＭに比べて電力消費を大幅に削減することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】従来技術のＮＶＲＡＭの構造を示す断面図である。
【図２Ａ】本発明の実施の形態に係る不揮発性ＲＡＭの駆動回路の駆動対象であるＮＶＤＲＡＭを構成する単位セルの概略を示す断面図である。
【図２Ｂ】図２Ａに示した単位セルを示す回路図である。
【図３】本発明の実施の形態に係るＮＶＤＲＡＭの駆動回路の概略的な構成を示すブロック図である。
【図４】図３に示したＮＶＤＲＡＭコアに電圧を供給するための要部の構成を示すブロック図である。
【図５】本発明の実施の形態に係るＮＶＤＲＡＭのセルアレイにおけるワードラインへの電圧の印加を示す説明図である。
【図６Ａ】本発明の実施の形態に係るＮＶＤＲＡＭのイレイズ及びプログラムモードの動作を示す説明図である。
【図６Ｂ】本発明の実施の形態に係るＮＶＤＲＡＭの各モードの動作を示す説明図である。
【図７】本発明の実施の形態に係るＮＶＤＲＡＭ内のセルトランスジスタのしきい電圧の時間変化を示す図である。
【図８】本発明に係る不揮発性ＤＲＡＭの各駆動モードにおいて各部に印加される電圧を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の望ましい実施の形態に関して、添付の図面に基づいて詳細に説明する。
【００１５】
図２Ａは、本発明の実施の形態に係る不揮発性ＤＲＡＭの駆動回路の駆動対象である不揮発性ＤＲＡＭ（ＮＶＤＲＡＭ）を構成する単位セルの概略を示す断面図である。図２Ｂは、図２Ａに示した単位セルを示す回路図である。
【００１６】
図２Ａに示したＮＶＤＲＡＭの単位セルは、トランジスタ及びキャパシタ２０９を備えている。ここで、トランジスタは、通常のＤＲＡＭのトランジスタの構成に加えて、制御ゲート２０１の下方にトラッピング層（ｔｒａｐｐｉｎｇ ｌａｙｅｒ：Ｎｉｔｒｉｄｅ）２０３を備えている。トラッピング層２０３は、不導体であり（例えば窒化膜）、電子及びホールを取り込んで内部に保持することができる。
【００１７】
トラッピング層２０３は、１層である。キャパシタ２０９のプレートラインには、プレート電圧Ｖｃｐが印加されており、プレート電圧Ｖｃｐは固定の電圧では無くて可変であり、例えば接地電圧であってもよい。その結果、プレートラインによって単位セルの大きさを小さくでき、単位セルを形成する方法及び製造工程がより簡単になる。さらに、キャパシタ２０９は、制御可能なプレート電圧Ｖｃｐが供給されているので、単位セルに接続されたビットライン、ワードラインに低い電圧を印加することでＮＶＤＲＡＭを駆動することができる。即ち、本ＮＶＤＲＡＭは低消費電力である。
【００１８】
図２Ａにおいて、制御ゲート２０１はポリシリコンで形成されており、酸化膜（Ｏｘｉｄｅ）２０２は制御ゲート２０１とトラッピング層２０３との間に形成されている。また、別の酸化膜（Ｏｘｉｄｅ）２０４はトラッピング層２０３と基板との間に形成されている。
【００１９】
図２Ｂには、ワードライン電圧Ｖｗｌ、ビットライン電圧Ｖｂｌ、ＴＰ−ウエルの電圧ＶＢＢ、格納ノード（ｓｔｒａｇｅ ｎｏｄｅ）電圧Ｖｎ、及びプレート電圧Ｖｃｐを示している。
【００２０】
図３は、本発明の実施の形態に係る不揮発性ＤＲＡＭ駆動回路、即ちＮＶＤＲＡＭの駆動回路の概略的な構成を示すブロック図である。図３に示したように、ＮＶＤＲＡＭコア３５０は、バンク別（ＢＡＮＫ０〜３）、ブロック別（ＢＬＯＣＫ０〜７）に区切られ、更に各ブロック内にＮＶＤＲＡＭセルがアレイ状に配列されている。
【００２１】
本発明に係るＮＶＤＲＡＭは一般に、ＤＲＡＭの駆動に必要な構成部に加えて、外部電源を供給されて複数の内部電圧を発生させる内部電圧発生部３１０と、ＮＶＤＲＡＭの各モードを制御するモード制御部３２０と、各モードに応じてＮＶＤＲＡＭコア３５０において必要な複数の電圧を内部電圧発生部３１０から供給され、それらを切換える電圧レベル選択部３３０と、電圧レベル選択部３３０から出力される選択電圧をＮＶＤＲＡＭコア３５０に供給するローデコーディング部３４０と、臨時メモリブロック３８０を備えて構成される。カラムデコーディング部３６０及びセンスアンプ３７０の内部構成は通常のＤＲＡＭで用いられる構成と同様なので、その説明を省略する。また、臨時メモリブロック３８０に関しては後述する。
【００２２】
内部電圧発生部３１０は、ビットラインに印加する複数の電圧を発生するビットラインプリチャージ電圧発生部（ＶＢＬＰ Ｇｅｎ）３１１と、セルプレートに印加する複数の電圧を発生するセルプレート電圧発生部（ＶＣＰ Ｇｅｎ）３１３と、ワードラインに印加する正電圧を発生する正電圧発生部（ＶＰＰ Ｇｅｎ）３１５と、ワードラインに印加する負電圧を発生する負電圧発生部（ｎｅｇＷＬ Ｇｅｎ）３１７とから構成されている。図３では、一例として、ビットラインプリチャージ電圧発生部（ＶＢＬＰ Ｇｅｎ）３１１が３Ｖ、１．２５Ｖ、０Ｖ及び−３Ｖを供給し、セルプレート電圧発生部（ＶＣＰ Ｇｅｎ）３１３が０Ｖ及び２．５Ｖを供給し、正電圧発生部（ＶＰＰ Ｇｅｎ）３１５が２Ｖ、４Ｖ及び５Ｖを供給し、負電圧発生部（ｎｅｇＷＬ Ｇｅｎ）３１７が−３Ｖ及び０Ｖを供給する場合を示している。
【００２３】
電圧レベル選択部３３０は、第１〜第８電圧レベルセレクターＳＥＬＥＣＴＯＲ０〜７から構成されており、各々の第１〜第８ブロックＢＬＯＣＫ０〜７に供給する複数の電圧を内部電圧発生部３１０から供給されて、それらを切換える。ローデコーディング部３４０は、第１〜第８電圧レベルセレクターＳＥＬＥＣＴＯＲ０〜７の各々に対応する第１〜第８のローデコーダから構成されている。
【００２４】
図４は、図３に示したＮＶＤＲＡＭコア３５０に電圧を供給するための要部の構成を示すブロック図である。
【００２５】
図４において、電圧レベル選択部３３０及びローデコーディング部３４０内の第１電圧レベルセレクター４１０及び第１ローデコーダ４２０は各々、ＮＶＤＲＡＭコア３５０内の第１ブロック（ＢＬＯＣＫ０）４３０に対応する。図４に示したように、第１電圧レベルセレクター４１０は、ビットラインに印加する複数の電圧をビットラインプリチャージ電圧発生部３１１から供給されて、それらを切換えるビットラインプリチャージ電圧（ＶＢＬＰ）切換え部４１１と、セルプレートラインで要求される複数の電圧をセルプレート電圧発生部３１３から供給されて切換えるセルプレートライン電圧（ＶＣＰ）切換え部４１３と、ワードラインに印加する複数の正電圧を正電圧発生部３１５から供給されて、それらを切換える正電圧（ＶＰＰ）切換え部４１５と、ワードラインに印加する負電圧を負電圧発生部３１７から供給されて、それらを切換える負電圧（ｎｅｇＷＬ）切換え部４１７とから構成されている。
【００２６】
図５は、本発明の実施の形態に係るＮＶＤＲＡＭのセルアレイにおけるワードラインＷＬへの電圧の印加を示す説明図である。
ローデコーダ４２０は、アドレスが入力されて、正電圧切換え部４１５及び負電圧切換え部４１７から入力される電圧を切り換える。正電圧切換え部４１５から供給される電圧をドレイン電圧ＶＤＤとして用い、負電圧切換え部４１７から供給される電圧をソース電圧ＶＳＳとして用いる。
【００２７】
図６Ａ及び図６Ｂは本実施の形態に係るＮＶＤＲＡＭセルの動作を示す説明図である。以下、図６Ａ及び図６Ｂに従ってＮＶＲＡＭのセルの駆動方法について説明する。
【００２８】
本発明の実施の形態に係るＮＶＤＲＡＭを、電源の遮断の際には不揮発性メモリとして機能させ、また電源の投入の後には、揮発性ＤＲＡＭとして機能させるには、次の４つのモードが必要である。即ち、本発明の実施の形態に係るＮＶＤＲＡＭは、以下に説明する「ＤＲＡＭモード」、「プログラムモード」、「リコールモード」、及び「イレイズモード」で駆動される。
【００２９】
ＤＲＡＭモードは、ＮＶＤＲＡＭがＤＲＡＭのように動作する過程である。プログラムモードは、ＮＶＤＲＡＭに電力を供給する電源を遮断する際にセルキャパシタ２０９に格納されているデータ情報（電荷）をトラッピング層（窒化膜）２０３に伝達する過程である。リコールモードは、ＮＶＤＲＡＭに電力を供給する電源を投入する際にトラッピング層（窒化膜）２０３にあるデータ情報をセルキャパシタ２０９に伝達する過程である。イレイズモードは、全てのセルアレイのトラッピング層（窒化膜）２０３に同量の電子を満たす（これは格納されている情報の消去に該当する）過程である。以下に、各モードについて詳細に説明する。
【００３０】
＜ＤＲＡＭモード＞
本発明の実施の形態に係るＮＶＤＲＡＭは、ＤＲＡＭモードにおいては、通常のＤＲＡＭと同様の動作を行う。しかしながら、従来のＤＲＡＭではセルトランジスタのゲート酸化膜を用いているが、本ＮＶＤＲＡＭでは電子をトラップできる不導体を用いているため、素子のリフレッシュ特性が改善する。
【００３１】
詳細に説明すると、格納情報が消去されたセルトランジスタでは電子がトラッピング層２０３内にトラップされた状態なので、セルトランジスタの基板ドーピングの濃度をゲート酸化膜を用いる通常のＤＲＡＭと同じようにすれば、本発明に係るセルトランジスタのしきい電圧は通常のＤＲＡＭのしきい電圧よりも高くなる。このため、セルトランジスタの製造時に基板ドーピングの濃度を下げることによって、本発明に係るセルトランジスタのしきい電圧をほぼ通常のＤＲＡＭのしきい電圧程度に保持することができる。これによって、本ＮＶＤＲＡＭにおいては、ＤＲＡＭの主要パラメーターの中の一つであるリフレッシュ特性が通常のＤＲＡＭに比べて大幅に改善される。これは、セルトランジスタの基板ドーピングの濃度が低ければ、セルキャパシタに接続されたセルトランジスタの接合面と基板との間に低電界が形成され、該低電界によって接合面での漏れ（Ｊｕｎｃｔｉｏｎ Ｌｅａｋａｇｅ）が減少するためである。
【００３２】
＜プログラムモード＞
電源障害の検出や電源遮断の際に、セルキャパシタ２０９に格納されたデータ情報（電荷）を窒化膜２０３へ伝達するプログラムモードが実行される。
【００３３】
（１） プログラムモードの実行のために、まずＤＲＡＭモードでアレイ状に配列された全てのセルをリフレッシュする。すると、セルキャパシタ２０９に格納されたデータの論理状態が明確になる。
【００３４】
（２） セルキャパシタ２０９に格納された論理的ハイレベルのデータは、局部的なホットホールインジェクションや電子のＦ−Ｎトンネル効果を引き起こして、セルキャパシタ２０９側のトラッピング層（窒化膜）２０３が部分的にオンするようになる。ここで、ホールのインジェクション及び電子のＦ−Ｎトンネル効果のいずれがより多く発生するかは、オキサイド層（酸化膜）２０４の厚さに依存する。一方、セルに加えられる電圧（最大２．５ボルト）だけではホットホールを誘引することは難しい。
【００３５】
従って、ワードラインとセルプレートとの間に約５．５Ｖの電位差が生じるように、ワードライン電圧Ｖｗｌ及びセルプレート電圧Ｖｃｐを印加する。例えば、ワードラインに−３Ｖの電圧を与え、セルプレートに２．５Ｖを印加する。すると、ハイレベルのデータを格納するセルキャパシタ２０９に対して、格納ノード電圧Ｖｎがブーストアップされる。したがって、図６Ａにおいて、「キャパシタ５Ｖ」、「ワードライン−３Ｖ」として示したように、格納ノードとゲート電圧の電圧差が８Ｖとなって、ホットホール（ｈｏｔ Ｈｏｌｅ）がトラッピング層２０３に流入する。
【００３６】
しかしながら、ローレベルのデータを格納するセルキャパシタ２０９に対して、２．５Ｖの格納ノード電圧Ｖｎと−３Ｖのゲート電圧Ｖｗｌとの電圧差は、ホットホールインジェクションを引き起こすには余りにも小さい。プレートブースティング（Ｂｏｏｓｔｉｎｇ）技術を使用すればプログラミングの妨害が内在的に遮断され、省電力で高信頼性の動作を達成することができる。
【００３７】
（３） 一方、セルキャパシタ２０９のキャパシタンスが少なく、セルキャパシタ２０９からトラッピング層（窒化膜）２０３へのホールのインジェクションが十分でなく、または電子のＦ−Ｎトンネルが不充分である場合、（１）のリフレッシュ及び（２）のストレイジ手続きを繰り返す必要がある。
【００３８】
＜リコールモード＞
（１） 格納ノードの電荷を空にすることができる電圧をワードライン及びビットラインに印加する。例えば、全てのワードラインに２Ｖ、全てのビットラインに０Ｖを各々印加する。
【００３９】
（２） その後、ワードライン電圧Ｖｗｌを２Ｖに保持したまま、ビットラインに３Ｖを印加する。トラッピング層（窒化膜）２０３に格納されたデータがハイレベルであれば、セルトランジスタのソース２０７側（格納ノード側）しきい電圧Ｖｔｈは低くなるが、セルトランジスタのドレイン２０８側（ビットライン側）のしきい電圧Ｖｔｈはプログラミングにより影響されない。相対的に高いドレイン電圧のため、ドレイン２０８側の表面電圧は低くなり、それによって約２Ｖの電圧伝達が可能となる。一方、トラッピング層（窒化膜）２０３に格納されたデータがローレベルであれば、製造工程で精密制御されてトラッピング層（窒化膜）２０３を用いる不揮発性ＤＲＡＭのＤＲＡＭモードでのしきい電圧が１．２Ｖであれば、わずか０．８Ｖの電圧伝達が可能である。
【００４０】
（３） 電圧伝達が、セルに格納されたデータがハイレベルの場合には２Ｖ、ローレベルの場合には０．８Ｖであるので、ビットラインプリチャージ電圧が１.２５Ｖであれば、データがセルキャパシタ２０９に復元される、即ちリコールが正常に達成される。この際に、セルからの電流の漏洩を防止するために、選択されたワードラインには４Ｖを、非選択のワードラインは−３Ｖを各々印加する。
【００４１】
（４） セルキャパシタ２０９に格納されたデータの状態を明確にするために、リフレッシュする必要がある。
【００４２】
＜イレイズモード＞
リコールモードの動作を行った後、ＤＲＡＭモードに切換えるためには、同じブロック内のセルトランジスタのしきい電圧を一致させる必要がある。
【００４３】
（１） このために、まず、あるブロックのデータをリフレッシュし、アレイ状に配列された各単位セルのセルキャパシタ２０９に格納された全てのデータを臨時メモリブロック３８０にバックアップする。データのバックアップ方式は、ある実施の形態では、臨時メモリブロック３８０の大きさによって異なる。他の実施の形態では、臨時メモリブロック３８０の全てを用いるかあるいは一部を用いるかによって決まる。例えば、臨時メモリブロック３８０の大きさ（データ容量、即ちセルの数）が、バンクＢＡＮＫ０〜３を構成する各々のブロックＢＬＯＣＫ０〜７と同じで、臨時メモリブロック３８０の全体をバックアップに用いると、バンク内のブロックＢＬＯＣＫ０〜７毎にバックアップすることができる。または、臨時メモリブロック３８０の大きさが、４バンクで構成されるＮＶＤＲＡＭメモリブロック３５０の中のいずれか一つのバンクに相当し、臨時メモリブロック３８０の全体をデータのバックアップに用いると、各バンクＢＡＮＫ０〜３毎にバックアップすることができる。または、臨時メモリブロック３８０の大きさが４バンクで構成されるＮＶＤＲＡＭメモリブロック３５０と同じで、臨時メモリブロック３８０の全体をデータのバックアップに用いると、ＮＶＤＲＡＭメモリブロック３５０のデータを一度にバックアップすることができる。臨時メモリブロック３８０のセル構造は、本発明に係るＮＶＤＲＡＭアレイセルの構造と同様にすることが、製造上の便利さや経済性など様々な面から望ましいが、これに限定されるものではなく、データを所定の時間の間格納可能な構造ならばよい。臨時メモリブロック３８０に印加されるワードライン電圧Ｖｗｌ、ビットラインプリチャージ電圧Ｖｂｌｐ及びプレートライン電圧Ｖｃｐは、データのバックアップ方式によって適宜調整する必要があるが、当業者ならば容易に理解できることであり、その説明は省略する。
【００４４】
（２） 図６Ａに示したように、セルトランジスタのワードライン電圧Ｖｗｌとして約５Ｖ、ビットラインプリチャージ電圧Ｖｂｌｐ及びボディー電圧Ｖｂｂとして約−３Ｖを印加する。すると、セルトランジスタの全体においてチャネルが逆転状態に置かれるようになる。この状態で、全体チャネルにＦ−Ｎトンネル効果生じて、電子がトラッピング層（窒化膜）２０３にトラップされることによって、全体としてしきい電圧Ｖｔｈを上昇させるようになる。この過程で、以前にプログラムされたしきい電圧は消去される。トラッピング層（窒化膜）２０３のトラップ数は制約的であるから、所定量以上Ｆ−Ｎトンネル効果が発生すれば、飽和状態に達する。即ち、トラッピング層（窒化膜）２０３に格納されたデータがローレベルの場合、トンネルされる電子が殆どないはずであるが、トラッピング層（窒化膜）２０３に格納されたデータがハイレベルの場合、格納ノード側が部分的に低いしきい電圧を有するはずで、この部分に集中的に電子のトンネル効果が発生して飽和されるはずである。結局、アレイ状に配列された全てのセルは、ＤＲＡＭとして動作するのに必要なしきい電圧、即ち、１±０．２Ｖを有し得る。
【００４５】
（３） 最後に、バックアップしたデータをセルに書込む。
【００４６】
図７は、ＮＶＤＲＡＭがプログラムモード、イレイズモードで駆動される場合における、セルトランジスタのしきい電圧の変化を示す図である。
【００４７】
本発明に係る不揮発性ＤＲＡＭの各駆動モードにおいて各部に印加される電圧を図８にまとめて示す。
【００４８】
上記した実施の形態では、ＮＶＤＲＡＭは、電子及びホールのトラップが可能な不導体として窒化膜を備えている。従って、ＮＶＤＲＡＭのセルトランジスタは、ＳＯＮＯＳ型フラッシュメモリ構造にキャパシタを加えて構成することができる。また、本発明の駆動対象であるＮＶＤＲＡＭのセルトランジスタは、ＭＯＮＯＳ型フラッシュメモリ構造にキャパシタを加えて構成されてもよい。さらに、本発明の駆動対象であるＮＶＤＲＡＭのセルトランジスタは、ＳＯＮ１Ｎ２Ｓ型フラッシュメモリ構造にキャパシタを加えて構成されてもよい。ＳＯＮＯＳ型及びＭＯＮＯＳ型のトラップ可能な窒化膜は、化学気相蒸着（ＣＶＤ方式）によって形成することができるが、例えば、アルミニウムオキサイドＡＬ2Ｏ3、タンタルオキサイドＴａ2Ｏ5及びハフニウムオキサイドＨｆＯ2の中のいずれか一つの雰囲気中にて蒸着によって形成しても良く、ＳＯＮ１Ｎ２Ｓ型のＮ２窒化膜は加温して成長させることによって形成しても良い。
【００４９】
また、ＮＶＤＲＡＭに供給される電源の遮断を早期に検出する電源モニター手段と、電源の遮断の際にも、ＮＶＤＲＡＭを所定時間動作させる蓄電池とを更に備えることができる。
【００５０】
以上で開示された実施の形態はすべての点で例示であって限定を意図したものではない。本発明の技術的範囲は、上記した実施の形態の説明ではなくて特許請求の範囲の記載によって示され、発明の趣旨を変更しない範囲内で種々の変更が成され得る。
【符号の説明】
【００５１】
３１０ 内部電圧発生部
３２０ モード制御部
３３０ 電圧レベル選択部
３４０ ローデコーディング部
３５０ ＮＶＤＲＡＭコア
３６０ カラムデコーディング部
３７０ センスアンプ
３８０ 臨時メモリブロック
３１１ ビットラインプリチャージ電圧発生部
３１３ セルプレート電圧発生部
３１５ 正電圧発生部
３１７ 負電圧発生部
【技術分野】
【０００１】
本発明は、電子及びホールのトラップが可能な窒化膜等の不導体を用いた不揮発性ＤＲＡＭの駆動回路及びその駆動方法に関する。
【背景技術】
【０００２】
現在、広く用いられている半導体メモリは、ＤＲＡＭ及びＳＲＡＭのようなＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と、マスクＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭのようなＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に大別される。ＤＲＡＭ及びＳＲＡＭの両方は書き込み及び読み出しを高速で行なうことができるが、メモリに電力を供給する電源を遮断すれば、メモリに格納されている記憶内容（データ）が消滅してしまう。一方、マスクＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭは、メモリに電力を供給する電源が遮断された後にも記憶内容を保持することはできるが、記憶内容を変更できず、また変更できても相当な長時間を要するという問題がある。
【０００３】
このため、メモリに対して高速なデータの書き込みや読み出しが可能であり、且つ電源の遮断した後にも記憶内容を保持可能な不揮発性ＤＲＡＭ（ＮＶＤＲＡＭ：Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が提案されている。図１は、従来の不揮発性ＤＲＡＭの構造を示す断面図である。
【０００４】
一例として、下記の特許文献１には、フローティングゲートと伝達ゲートとの間にＤＥＩＳ（Ｄｕａｌ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｏｒ Ｓｔｒｕｃｔｕｒｅ）を備えた不揮発性ＤＲＡＭが開示されている。しかしながら、特許文献１に開示されているＤＥＩＳ（ｄｏｕｂｌｅ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｏｒ ｓｔｒｕｃｔｕｒｅ）スタック構造は、セルのビットライン側の上に位置しているので、データをキャパシタから、全てのセルに並行なフローティングゲートに、伝達することができない。このような問題を克服するために、下記の特許文献２に開示されている「ＮＯＮ−ＶＯＬＡＴＩＬＥ ＤＲＡＭ ＣＥＬＬ」では、第１の層１８及び第２の層２０よりなるフローティングゲートを用いて、電界がＰ＋領域に近い第１の層１８の薄い絶縁膜に集中するようにしている。しかしながら、図１に示すように、特許文献２では、セルキャパシタのプレートライン電圧Ｖｐは接地電圧に固定されたまま、ワードラインＷＬの電圧及びビットラインＢＬの電圧だけで電界を形成する。このために、フローティングゲートが２層に形成されており、セルの面積が増大すると共に、製造工程の複雑さが増す。また、プレートライン電圧Ｖｐを調節できる不揮発性ＤＲＡＭに比べて、相対的に高いワードライン電圧及びビットライン電圧を印加するので、ＮＶＤＲＡＭの消費電力が増大するという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第４，４７１，４７１号明細書
【特許文献２】米国特許第５，３３１，１８８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記に関連して、本出願人は大韓民国特許出願第２００３−５８３００号（２００３年８月２２日出願）において、プレートに異なる電圧を印加することによって、低い内部電圧で駆動可能な不揮発性ＤＲＡＭの駆動回路及びその駆動方法を開示している。しかしながら、同発明はフローティングゲート型のＮＶＤＲＡＭに適したものであり、ソース側から導体のフローティングゲートに電子が無制限に流れ込むことができ、通常モードの実行中にＳＲＣ過程（Ｓｔｒｅｓｓ−Ｒｅｆｒｅｓｈ−Ｃｈｅｃｋ Ｐｒｏｃｅｓｓ）を複数回繰り返さなければならないので、制御動作が複雑になる不都合がある。また、フローティングゲートに電子が流れ込み続けてしきい電圧Ｖｔｈが上昇し続けることによって、制御動作の複雑さが増すという不都合もある。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、電子及びホールをトラップ可能な不導体を用いた不揮発性ＤＲＡＭの制御を容易に行うことができる不揮発性ＤＲＡＭの駆動回路及び駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明によれば、不揮発性ＤＲＡＭにおいて、基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを備えた単位セルがアレイされるコアと、外部電源を入力されて、複数の内部電圧を発生する内部電圧発生手段と、前記不揮発性ＤＲＡＭを動作モード別に制御するために、モード制御信号を発生するモード制御手段と、前記モードに応じて、前記不揮発性ＤＲＡＭのコアに印加する複数の電圧を前記内部電圧発生手段から供給されて切換えて出力する電圧レベル選択手段と、該電圧レベル選択手段から出力される電圧を前記不揮発性ＤＲＡＭのコアに供給するローデコーディング手段とを備え、前記動作モードに応じてセルプレートに異なる電圧を印加することを特徴とする不揮発性ＤＲＡＭの駆動回路を提供することができる。
【０００９】
また、本発明によれば、基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを駆動する方法において、前記不揮発性ＤＲＡＭの動作モード別に制御するために、モード制御信号を生成するステップと、前記モード制御信号に応じて、セルプレートに異なる電圧を印加するステップとを含むことを特徴とする不揮発性ＤＲＡＭの駆動方法を提供することができる。
【発明の効果】
【００１０】
本発明によれば、セルプレートに異なる電圧を印加することによって、従来技術に比べて低い内部電圧だけでも、不揮発性ＤＲＡＭを駆動することができる。
【００１１】
また、本発明によれば、不揮発性ＤＲＡＭの構造が通常のＤＲＡＭの構造と大きく違わないので、その製造に関して、製造装備の追加や新規の製造ラインの構築を行う必要がない。従って、製造コストを節減することができる。特に、フローティングゲート型のＮＶＤＲＡＭに比べて、制御が容易であり、且つパワーオフ時に要求されるプログラムモードの実行にかかる時間を大幅に縮めることができる。
【００１２】
また、本発明に係るＮＶＤＲＡＭをＤＲＡＭモードとして動作させる場合、通常のＲＡＭに比べてリフレッシュ（Ｒｅｆｒｅａｓｈ）特性が大幅に改善するという効果を奏する。これによって、通常のＤＲＡＭに比べて電力消費を大幅に削減することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】従来技術のＮＶＲＡＭの構造を示す断面図である。
【図２Ａ】本発明の実施の形態に係る不揮発性ＲＡＭの駆動回路の駆動対象であるＮＶＤＲＡＭを構成する単位セルの概略を示す断面図である。
【図２Ｂ】図２Ａに示した単位セルを示す回路図である。
【図３】本発明の実施の形態に係るＮＶＤＲＡＭの駆動回路の概略的な構成を示すブロック図である。
【図４】図３に示したＮＶＤＲＡＭコアに電圧を供給するための要部の構成を示すブロック図である。
【図５】本発明の実施の形態に係るＮＶＤＲＡＭのセルアレイにおけるワードラインへの電圧の印加を示す説明図である。
【図６Ａ】本発明の実施の形態に係るＮＶＤＲＡＭのイレイズ及びプログラムモードの動作を示す説明図である。
【図６Ｂ】本発明の実施の形態に係るＮＶＤＲＡＭの各モードの動作を示す説明図である。
【図７】本発明の実施の形態に係るＮＶＤＲＡＭ内のセルトランスジスタのしきい電圧の時間変化を示す図である。
【図８】本発明に係る不揮発性ＤＲＡＭの各駆動モードにおいて各部に印加される電圧を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、本発明の望ましい実施の形態に関して、添付の図面に基づいて詳細に説明する。
【００１５】
図２Ａは、本発明の実施の形態に係る不揮発性ＤＲＡＭの駆動回路の駆動対象である不揮発性ＤＲＡＭ（ＮＶＤＲＡＭ）を構成する単位セルの概略を示す断面図である。図２Ｂは、図２Ａに示した単位セルを示す回路図である。
【００１６】
図２Ａに示したＮＶＤＲＡＭの単位セルは、トランジスタ及びキャパシタ２０９を備えている。ここで、トランジスタは、通常のＤＲＡＭのトランジスタの構成に加えて、制御ゲート２０１の下方にトラッピング層（ｔｒａｐｐｉｎｇ ｌａｙｅｒ：Ｎｉｔｒｉｄｅ）２０３を備えている。トラッピング層２０３は、不導体であり（例えば窒化膜）、電子及びホールを取り込んで内部に保持することができる。
【００１７】
トラッピング層２０３は、１層である。キャパシタ２０９のプレートラインには、プレート電圧Ｖｃｐが印加されており、プレート電圧Ｖｃｐは固定の電圧では無くて可変であり、例えば接地電圧であってもよい。その結果、プレートラインによって単位セルの大きさを小さくでき、単位セルを形成する方法及び製造工程がより簡単になる。さらに、キャパシタ２０９は、制御可能なプレート電圧Ｖｃｐが供給されているので、単位セルに接続されたビットライン、ワードラインに低い電圧を印加することでＮＶＤＲＡＭを駆動することができる。即ち、本ＮＶＤＲＡＭは低消費電力である。
【００１８】
図２Ａにおいて、制御ゲート２０１はポリシリコンで形成されており、酸化膜（Ｏｘｉｄｅ）２０２は制御ゲート２０１とトラッピング層２０３との間に形成されている。また、別の酸化膜（Ｏｘｉｄｅ）２０４はトラッピング層２０３と基板との間に形成されている。
【００１９】
図２Ｂには、ワードライン電圧Ｖｗｌ、ビットライン電圧Ｖｂｌ、ＴＰ−ウエルの電圧ＶＢＢ、格納ノード（ｓｔｒａｇｅ ｎｏｄｅ）電圧Ｖｎ、及びプレート電圧Ｖｃｐを示している。
【００２０】
図３は、本発明の実施の形態に係る不揮発性ＤＲＡＭ駆動回路、即ちＮＶＤＲＡＭの駆動回路の概略的な構成を示すブロック図である。図３に示したように、ＮＶＤＲＡＭコア３５０は、バンク別（ＢＡＮＫ０〜３）、ブロック別（ＢＬＯＣＫ０〜７）に区切られ、更に各ブロック内にＮＶＤＲＡＭセルがアレイ状に配列されている。
【００２１】
本発明に係るＮＶＤＲＡＭは一般に、ＤＲＡＭの駆動に必要な構成部に加えて、外部電源を供給されて複数の内部電圧を発生させる内部電圧発生部３１０と、ＮＶＤＲＡＭの各モードを制御するモード制御部３２０と、各モードに応じてＮＶＤＲＡＭコア３５０において必要な複数の電圧を内部電圧発生部３１０から供給され、それらを切換える電圧レベル選択部３３０と、電圧レベル選択部３３０から出力される選択電圧をＮＶＤＲＡＭコア３５０に供給するローデコーディング部３４０と、臨時メモリブロック３８０を備えて構成される。カラムデコーディング部３６０及びセンスアンプ３７０の内部構成は通常のＤＲＡＭで用いられる構成と同様なので、その説明を省略する。また、臨時メモリブロック３８０に関しては後述する。
【００２２】
内部電圧発生部３１０は、ビットラインに印加する複数の電圧を発生するビットラインプリチャージ電圧発生部（ＶＢＬＰ Ｇｅｎ）３１１と、セルプレートに印加する複数の電圧を発生するセルプレート電圧発生部（ＶＣＰ Ｇｅｎ）３１３と、ワードラインに印加する正電圧を発生する正電圧発生部（ＶＰＰ Ｇｅｎ）３１５と、ワードラインに印加する負電圧を発生する負電圧発生部（ｎｅｇＷＬ Ｇｅｎ）３１７とから構成されている。図３では、一例として、ビットラインプリチャージ電圧発生部（ＶＢＬＰ Ｇｅｎ）３１１が３Ｖ、１．２５Ｖ、０Ｖ及び−３Ｖを供給し、セルプレート電圧発生部（ＶＣＰ Ｇｅｎ）３１３が０Ｖ及び２．５Ｖを供給し、正電圧発生部（ＶＰＰ Ｇｅｎ）３１５が２Ｖ、４Ｖ及び５Ｖを供給し、負電圧発生部（ｎｅｇＷＬ Ｇｅｎ）３１７が−３Ｖ及び０Ｖを供給する場合を示している。
【００２３】
電圧レベル選択部３３０は、第１〜第８電圧レベルセレクターＳＥＬＥＣＴＯＲ０〜７から構成されており、各々の第１〜第８ブロックＢＬＯＣＫ０〜７に供給する複数の電圧を内部電圧発生部３１０から供給されて、それらを切換える。ローデコーディング部３４０は、第１〜第８電圧レベルセレクターＳＥＬＥＣＴＯＲ０〜７の各々に対応する第１〜第８のローデコーダから構成されている。
【００２４】
図４は、図３に示したＮＶＤＲＡＭコア３５０に電圧を供給するための要部の構成を示すブロック図である。
【００２５】
図４において、電圧レベル選択部３３０及びローデコーディング部３４０内の第１電圧レベルセレクター４１０及び第１ローデコーダ４２０は各々、ＮＶＤＲＡＭコア３５０内の第１ブロック（ＢＬＯＣＫ０）４３０に対応する。図４に示したように、第１電圧レベルセレクター４１０は、ビットラインに印加する複数の電圧をビットラインプリチャージ電圧発生部３１１から供給されて、それらを切換えるビットラインプリチャージ電圧（ＶＢＬＰ）切換え部４１１と、セルプレートラインで要求される複数の電圧をセルプレート電圧発生部３１３から供給されて切換えるセルプレートライン電圧（ＶＣＰ）切換え部４１３と、ワードラインに印加する複数の正電圧を正電圧発生部３１５から供給されて、それらを切換える正電圧（ＶＰＰ）切換え部４１５と、ワードラインに印加する負電圧を負電圧発生部３１７から供給されて、それらを切換える負電圧（ｎｅｇＷＬ）切換え部４１７とから構成されている。
【００２６】
図５は、本発明の実施の形態に係るＮＶＤＲＡＭのセルアレイにおけるワードラインＷＬへの電圧の印加を示す説明図である。
ローデコーダ４２０は、アドレスが入力されて、正電圧切換え部４１５及び負電圧切換え部４１７から入力される電圧を切り換える。正電圧切換え部４１５から供給される電圧をドレイン電圧ＶＤＤとして用い、負電圧切換え部４１７から供給される電圧をソース電圧ＶＳＳとして用いる。
【００２７】
図６Ａ及び図６Ｂは本実施の形態に係るＮＶＤＲＡＭセルの動作を示す説明図である。以下、図６Ａ及び図６Ｂに従ってＮＶＲＡＭのセルの駆動方法について説明する。
【００２８】
本発明の実施の形態に係るＮＶＤＲＡＭを、電源の遮断の際には不揮発性メモリとして機能させ、また電源の投入の後には、揮発性ＤＲＡＭとして機能させるには、次の４つのモードが必要である。即ち、本発明の実施の形態に係るＮＶＤＲＡＭは、以下に説明する「ＤＲＡＭモード」、「プログラムモード」、「リコールモード」、及び「イレイズモード」で駆動される。
【００２９】
ＤＲＡＭモードは、ＮＶＤＲＡＭがＤＲＡＭのように動作する過程である。プログラムモードは、ＮＶＤＲＡＭに電力を供給する電源を遮断する際にセルキャパシタ２０９に格納されているデータ情報（電荷）をトラッピング層（窒化膜）２０３に伝達する過程である。リコールモードは、ＮＶＤＲＡＭに電力を供給する電源を投入する際にトラッピング層（窒化膜）２０３にあるデータ情報をセルキャパシタ２０９に伝達する過程である。イレイズモードは、全てのセルアレイのトラッピング層（窒化膜）２０３に同量の電子を満たす（これは格納されている情報の消去に該当する）過程である。以下に、各モードについて詳細に説明する。
【００３０】
＜ＤＲＡＭモード＞
本発明の実施の形態に係るＮＶＤＲＡＭは、ＤＲＡＭモードにおいては、通常のＤＲＡＭと同様の動作を行う。しかしながら、従来のＤＲＡＭではセルトランジスタのゲート酸化膜を用いているが、本ＮＶＤＲＡＭでは電子をトラップできる不導体を用いているため、素子のリフレッシュ特性が改善する。
【００３１】
詳細に説明すると、格納情報が消去されたセルトランジスタでは電子がトラッピング層２０３内にトラップされた状態なので、セルトランジスタの基板ドーピングの濃度をゲート酸化膜を用いる通常のＤＲＡＭと同じようにすれば、本発明に係るセルトランジスタのしきい電圧は通常のＤＲＡＭのしきい電圧よりも高くなる。このため、セルトランジスタの製造時に基板ドーピングの濃度を下げることによって、本発明に係るセルトランジスタのしきい電圧をほぼ通常のＤＲＡＭのしきい電圧程度に保持することができる。これによって、本ＮＶＤＲＡＭにおいては、ＤＲＡＭの主要パラメーターの中の一つであるリフレッシュ特性が通常のＤＲＡＭに比べて大幅に改善される。これは、セルトランジスタの基板ドーピングの濃度が低ければ、セルキャパシタに接続されたセルトランジスタの接合面と基板との間に低電界が形成され、該低電界によって接合面での漏れ（Ｊｕｎｃｔｉｏｎ Ｌｅａｋａｇｅ）が減少するためである。
【００３２】
＜プログラムモード＞
電源障害の検出や電源遮断の際に、セルキャパシタ２０９に格納されたデータ情報（電荷）を窒化膜２０３へ伝達するプログラムモードが実行される。
【００３３】
（１） プログラムモードの実行のために、まずＤＲＡＭモードでアレイ状に配列された全てのセルをリフレッシュする。すると、セルキャパシタ２０９に格納されたデータの論理状態が明確になる。
【００３４】
（２） セルキャパシタ２０９に格納された論理的ハイレベルのデータは、局部的なホットホールインジェクションや電子のＦ−Ｎトンネル効果を引き起こして、セルキャパシタ２０９側のトラッピング層（窒化膜）２０３が部分的にオンするようになる。ここで、ホールのインジェクション及び電子のＦ−Ｎトンネル効果のいずれがより多く発生するかは、オキサイド層（酸化膜）２０４の厚さに依存する。一方、セルに加えられる電圧（最大２．５ボルト）だけではホットホールを誘引することは難しい。
【００３５】
従って、ワードラインとセルプレートとの間に約５．５Ｖの電位差が生じるように、ワードライン電圧Ｖｗｌ及びセルプレート電圧Ｖｃｐを印加する。例えば、ワードラインに−３Ｖの電圧を与え、セルプレートに２．５Ｖを印加する。すると、ハイレベルのデータを格納するセルキャパシタ２０９に対して、格納ノード電圧Ｖｎがブーストアップされる。したがって、図６Ａにおいて、「キャパシタ５Ｖ」、「ワードライン−３Ｖ」として示したように、格納ノードとゲート電圧の電圧差が８Ｖとなって、ホットホール（ｈｏｔ Ｈｏｌｅ）がトラッピング層２０３に流入する。
【００３６】
しかしながら、ローレベルのデータを格納するセルキャパシタ２０９に対して、２．５Ｖの格納ノード電圧Ｖｎと−３Ｖのゲート電圧Ｖｗｌとの電圧差は、ホットホールインジェクションを引き起こすには余りにも小さい。プレートブースティング（Ｂｏｏｓｔｉｎｇ）技術を使用すればプログラミングの妨害が内在的に遮断され、省電力で高信頼性の動作を達成することができる。
【００３７】
（３） 一方、セルキャパシタ２０９のキャパシタンスが少なく、セルキャパシタ２０９からトラッピング層（窒化膜）２０３へのホールのインジェクションが十分でなく、または電子のＦ−Ｎトンネルが不充分である場合、（１）のリフレッシュ及び（２）のストレイジ手続きを繰り返す必要がある。
【００３８】
＜リコールモード＞
（１） 格納ノードの電荷を空にすることができる電圧をワードライン及びビットラインに印加する。例えば、全てのワードラインに２Ｖ、全てのビットラインに０Ｖを各々印加する。
【００３９】
（２） その後、ワードライン電圧Ｖｗｌを２Ｖに保持したまま、ビットラインに３Ｖを印加する。トラッピング層（窒化膜）２０３に格納されたデータがハイレベルであれば、セルトランジスタのソース２０７側（格納ノード側）しきい電圧Ｖｔｈは低くなるが、セルトランジスタのドレイン２０８側（ビットライン側）のしきい電圧Ｖｔｈはプログラミングにより影響されない。相対的に高いドレイン電圧のため、ドレイン２０８側の表面電圧は低くなり、それによって約２Ｖの電圧伝達が可能となる。一方、トラッピング層（窒化膜）２０３に格納されたデータがローレベルであれば、製造工程で精密制御されてトラッピング層（窒化膜）２０３を用いる不揮発性ＤＲＡＭのＤＲＡＭモードでのしきい電圧が１．２Ｖであれば、わずか０．８Ｖの電圧伝達が可能である。
【００４０】
（３） 電圧伝達が、セルに格納されたデータがハイレベルの場合には２Ｖ、ローレベルの場合には０．８Ｖであるので、ビットラインプリチャージ電圧が１.２５Ｖであれば、データがセルキャパシタ２０９に復元される、即ちリコールが正常に達成される。この際に、セルからの電流の漏洩を防止するために、選択されたワードラインには４Ｖを、非選択のワードラインは−３Ｖを各々印加する。
【００４１】
（４） セルキャパシタ２０９に格納されたデータの状態を明確にするために、リフレッシュする必要がある。
【００４２】
＜イレイズモード＞
リコールモードの動作を行った後、ＤＲＡＭモードに切換えるためには、同じブロック内のセルトランジスタのしきい電圧を一致させる必要がある。
【００４３】
（１） このために、まず、あるブロックのデータをリフレッシュし、アレイ状に配列された各単位セルのセルキャパシタ２０９に格納された全てのデータを臨時メモリブロック３８０にバックアップする。データのバックアップ方式は、ある実施の形態では、臨時メモリブロック３８０の大きさによって異なる。他の実施の形態では、臨時メモリブロック３８０の全てを用いるかあるいは一部を用いるかによって決まる。例えば、臨時メモリブロック３８０の大きさ（データ容量、即ちセルの数）が、バンクＢＡＮＫ０〜３を構成する各々のブロックＢＬＯＣＫ０〜７と同じで、臨時メモリブロック３８０の全体をバックアップに用いると、バンク内のブロックＢＬＯＣＫ０〜７毎にバックアップすることができる。または、臨時メモリブロック３８０の大きさが、４バンクで構成されるＮＶＤＲＡＭメモリブロック３５０の中のいずれか一つのバンクに相当し、臨時メモリブロック３８０の全体をデータのバックアップに用いると、各バンクＢＡＮＫ０〜３毎にバックアップすることができる。または、臨時メモリブロック３８０の大きさが４バンクで構成されるＮＶＤＲＡＭメモリブロック３５０と同じで、臨時メモリブロック３８０の全体をデータのバックアップに用いると、ＮＶＤＲＡＭメモリブロック３５０のデータを一度にバックアップすることができる。臨時メモリブロック３８０のセル構造は、本発明に係るＮＶＤＲＡＭアレイセルの構造と同様にすることが、製造上の便利さや経済性など様々な面から望ましいが、これに限定されるものではなく、データを所定の時間の間格納可能な構造ならばよい。臨時メモリブロック３８０に印加されるワードライン電圧Ｖｗｌ、ビットラインプリチャージ電圧Ｖｂｌｐ及びプレートライン電圧Ｖｃｐは、データのバックアップ方式によって適宜調整する必要があるが、当業者ならば容易に理解できることであり、その説明は省略する。
【００４４】
（２） 図６Ａに示したように、セルトランジスタのワードライン電圧Ｖｗｌとして約５Ｖ、ビットラインプリチャージ電圧Ｖｂｌｐ及びボディー電圧Ｖｂｂとして約−３Ｖを印加する。すると、セルトランジスタの全体においてチャネルが逆転状態に置かれるようになる。この状態で、全体チャネルにＦ−Ｎトンネル効果生じて、電子がトラッピング層（窒化膜）２０３にトラップされることによって、全体としてしきい電圧Ｖｔｈを上昇させるようになる。この過程で、以前にプログラムされたしきい電圧は消去される。トラッピング層（窒化膜）２０３のトラップ数は制約的であるから、所定量以上Ｆ−Ｎトンネル効果が発生すれば、飽和状態に達する。即ち、トラッピング層（窒化膜）２０３に格納されたデータがローレベルの場合、トンネルされる電子が殆どないはずであるが、トラッピング層（窒化膜）２０３に格納されたデータがハイレベルの場合、格納ノード側が部分的に低いしきい電圧を有するはずで、この部分に集中的に電子のトンネル効果が発生して飽和されるはずである。結局、アレイ状に配列された全てのセルは、ＤＲＡＭとして動作するのに必要なしきい電圧、即ち、１±０．２Ｖを有し得る。
【００４５】
（３） 最後に、バックアップしたデータをセルに書込む。
【００４６】
図７は、ＮＶＤＲＡＭがプログラムモード、イレイズモードで駆動される場合における、セルトランジスタのしきい電圧の変化を示す図である。
【００４７】
本発明に係る不揮発性ＤＲＡＭの各駆動モードにおいて各部に印加される電圧を図８にまとめて示す。
【００４８】
上記した実施の形態では、ＮＶＤＲＡＭは、電子及びホールのトラップが可能な不導体として窒化膜を備えている。従って、ＮＶＤＲＡＭのセルトランジスタは、ＳＯＮＯＳ型フラッシュメモリ構造にキャパシタを加えて構成することができる。また、本発明の駆動対象であるＮＶＤＲＡＭのセルトランジスタは、ＭＯＮＯＳ型フラッシュメモリ構造にキャパシタを加えて構成されてもよい。さらに、本発明の駆動対象であるＮＶＤＲＡＭのセルトランジスタは、ＳＯＮ１Ｎ２Ｓ型フラッシュメモリ構造にキャパシタを加えて構成されてもよい。ＳＯＮＯＳ型及びＭＯＮＯＳ型のトラップ可能な窒化膜は、化学気相蒸着（ＣＶＤ方式）によって形成することができるが、例えば、アルミニウムオキサイドＡＬ2Ｏ3、タンタルオキサイドＴａ2Ｏ5及びハフニウムオキサイドＨｆＯ2の中のいずれか一つの雰囲気中にて蒸着によって形成しても良く、ＳＯＮ１Ｎ２Ｓ型のＮ２窒化膜は加温して成長させることによって形成しても良い。
【００４９】
また、ＮＶＤＲＡＭに供給される電源の遮断を早期に検出する電源モニター手段と、電源の遮断の際にも、ＮＶＤＲＡＭを所定時間動作させる蓄電池とを更に備えることができる。
【００５０】
以上で開示された実施の形態はすべての点で例示であって限定を意図したものではない。本発明の技術的範囲は、上記した実施の形態の説明ではなくて特許請求の範囲の記載によって示され、発明の趣旨を変更しない範囲内で種々の変更が成され得る。
【符号の説明】
【００５１】
３１０ 内部電圧発生部
３２０ モード制御部
３３０ 電圧レベル選択部
３４０ ローデコーディング部
３５０ ＮＶＤＲＡＭコア
３６０ カラムデコーディング部
３７０ センスアンプ
３８０ 臨時メモリブロック
３１１ ビットラインプリチャージ電圧発生部
３１３ セルプレート電圧発生部
３１５ 正電圧発生部
３１７ 負電圧発生部
【特許請求の範囲】
【請求項１】
不揮発性ＤＲＡＭにおいて、
基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを備えた単位セルがアレイされるコアと、
外部電源を入力されて、複数の内部電圧を発生する内部電圧発生手段と、
前記不揮発性ＤＲＡＭを動作モード別に制御するために、モード制御信号を発生するモード制御手段と、
前記モードに応じて、前記不揮発性ＤＲＡＭのコアに印加する複数の電圧を前記内部電圧発生手段から供給されて切換えて出力する電圧レベル選択手段と、
該電圧レベル選択手段から出力される電圧を前記不揮発性ＤＲＡＭのコアに供給するローデコーディング手段とを備え、
前記動作モードに応じてセルプレートに異なる電圧を印加することを特徴とする不揮発性ＤＲＡＭの駆動回路。
【請求項２】
前記モード制御手段が、
前記セルトランジスタのしきい電圧を上昇させることによって、前記単位セル内のトラップ可能な不導体に格納された電荷を消去するイレイズモードを有するように制御し、この時ワードラインに正電圧を、ビットラインに負電圧を印加し、セルトランジスタの全体においてチャンネルが逆状態に置かれるようになることを特徴とする請求項１に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項３】
前記モード制御手段が、
電源の印加の際、前記単位セル内のトラップ可能な不導体に格納された電荷を前記セルキャパシタに伝達するリコールモードを有するように制御し、この時ワードラインに第１電圧を印加し、ビットラインには第１電圧より低い第２電圧を印加した後、第１電圧より高い第３電圧を印加することを特徴とする請求項１又は２に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項４】
前記モード制御手段が、
電源が遮断された場合、前記セルキャパシタに格納されたデータ情報を前記単位セル内のトラップ可能な不導体に伝達されるプログラムモードを有するように制御し、この時ワードラインに負電圧、セルプレートに正電圧を印加することを特徴とする請求項１〜３の何れか１項に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項５】
アレイ状に配列された各々の前記単位セルに格納されたデータをバックアップするための臨時メモリブロックを更に備えることを特徴とする請求項１〜４の何れか１項に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項６】
アレイ状に配列された各々の前記単位セルに格納されたデータを前記臨時メモリブロックにバックアップする１回当たりのデータ量が、電源電圧を独立して供給される前記臨時メモリブロックの大きさにより決定されることを特徴とする請求項５に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項７】
前記臨時メモリブロックのデータ記録容量が、前記不揮発性ＤＲＡＭのコアを構成する複数のバンクの中のいずれか一つと同じデータ記録容量であることを特徴とする請求項６に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項８】
基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを駆動する方法において、
前記不揮発性ＤＲＡＭの動作モード別に制御するために、モード制御信号を生成するステップと、
前記モード制御信号に応じて、セルプレートに異なる電圧を印加するステップとを含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。
【請求項９】
前記不揮発性ＤＲＡＭの動作モードが、
前記セルアレイ内のセルトランジスタのしきい電圧を上昇させることによって、前記単位セル内のトラップ可能な不導体に格納された電荷を消去するイレイズモードを有するように制御することを特徴とする請求項８に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１０】
前記不揮発性ＤＲＡＭの動作モードが、
電源が印加される場合、前記単位セル内のトラップ可能な不導体に格納された情報を前記セルキャパシタに伝達するリコールモードを有することを特徴とする請求項８又は９に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１１】
前記不揮発性ＤＲＡＭの動作モードが、
電源が遮断された場合、前記セルキャパシタに格納されたデータ情報を前記単位セル内のトラップ可能な不導体に伝達されるプログラムモードを備えることを特徴とする請求項８〜１０の何れか１項に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１２】
前記プログラムモードが、
前記セルトランジスタをリフレッシュする第１ステップと、
ワードラインに負電圧を印加し、セルプレートに正電圧を印加し、セルキャパシタに格納されたハイレベルのデータが局部的なホットホールインジェクションを引き起こしてセルキャパシタ側の前記不導体が部分的にオンする電圧を印加する第２ステップと
を含むことを特徴とする請求項１１に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１３】
前記セルトランジスタのワードラインとセルプレートとの間の電位差が約５．５Ｖになるように、ワードライン電圧およびセルプレート電圧を印加することを特徴とする請求項１２に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１４】
前記イレイズモードが、
前記セルトランジスタ内のセルキャパシタに格納されたデータをバックアップする第１ステップと、
ワードラインに正電圧を、ビットラインに負電圧を印加し、セルトランジスタの全体においてチャンネルが逆状態に置かれるようになることによって、前記セルトランジスタのトラップ可能な不導体に電子のＦ−Ｎトンネルによって、前記セルトランジスタのしきい電圧を全体として上昇させる第２のステップと、
前記バックアップデータを前記セルキャパシタに書込む第３のステップと
を含むことを特徴とする請求項９に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１５】
前記第２ステップが、
前記セルトランジスタのワードライン電圧として約５Ｖを、ビットラインプリチャージ電圧およびボディー電圧として約−３Ｖを印加することを特徴とする請求項１４に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１６】
前記第２ステップを行った後の前記しきい電圧が、１±０．２Ｖであることを特徴とする請求項１４に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１７】
前記リコールモードが、
ワードラインに第１電圧をビットラインに第１電圧より低い第２電圧を印加し、前記セルトランジスタの格納ノードを空にする第１ステップと、
ワードラインに印加された第１電圧を維持しつつ、ビットラインに第１電圧より高い第３電圧を印加し、前記セルトランジスタの前記不導体に格納された論理状態に応じて前記格納ノード上に異なる電圧が許されるように、前記セルトランジスタに印加されるソース電圧よりドレイン電圧を相対的に上昇させる第２ステップと、
前記セルトランジスタをリフレッシュする第３ステップと
を含むことを特徴とする請求項１０に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１８】
前記第１ステップが、
前記セルトランジスタのワードラインが、ビットラインよりも約２Ｖ高い電位差を維持するように、ワードライン電圧とビットライン電圧を印加することを特徴とする請求項１７に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１９】
前記第２ステップが、
前記ワードライン電圧を維持した状態で、前記セルトランジスタのビットラインが前記ワードラインよりも約１Ｖ高い電位差を維持するように、前記ワードラインの電圧および前記ビットラインの電圧を印加することを特徴とする請求項１８に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２０】
前記第２ステップが、
前記セルトランジスタの不導体に格納されたデータがハイレベルに該当する場合、前記セルトランジスタの格納ノード上に約２Ｖの電圧が印加されるようにし、前記セルトランジスタの不導体に格納された電荷量がローレベルに該当する場合、前記格納ノード上に約０．８Ｖの電圧が印加されるようにすることを特徴とする請求項１７に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２１】
前記セルトランジスタに格納されたデータの状態を検出するために、前記セルトランジスタのビットラインプリチャージ電圧が１．２５Ｖを、前記セルトランジスタのワードライン電圧が４Ｖを、そして選択されないワードライン電圧は−３Ｖを、各々印加する第４ステップをさらに含むことを特徴とする請求項１７に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１】
不揮発性ＤＲＡＭにおいて、
基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを備えた単位セルがアレイされるコアと、
外部電源を入力されて、複数の内部電圧を発生する内部電圧発生手段と、
前記不揮発性ＤＲＡＭを動作モード別に制御するために、モード制御信号を発生するモード制御手段と、
前記モードに応じて、前記不揮発性ＤＲＡＭのコアに印加する複数の電圧を前記内部電圧発生手段から供給されて切換えて出力する電圧レベル選択手段と、
該電圧レベル選択手段から出力される電圧を前記不揮発性ＤＲＡＭのコアに供給するローデコーディング手段とを備え、
前記動作モードに応じてセルプレートに異なる電圧を印加することを特徴とする不揮発性ＤＲＡＭの駆動回路。
【請求項２】
前記モード制御手段が、
前記セルトランジスタのしきい電圧を上昇させることによって、前記単位セル内のトラップ可能な不導体に格納された電荷を消去するイレイズモードを有するように制御し、この時ワードラインに正電圧を、ビットラインに負電圧を印加し、セルトランジスタの全体においてチャンネルが逆状態に置かれるようになることを特徴とする請求項１に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項３】
前記モード制御手段が、
電源の印加の際、前記単位セル内のトラップ可能な不導体に格納された電荷を前記セルキャパシタに伝達するリコールモードを有するように制御し、この時ワードラインに第１電圧を印加し、ビットラインには第１電圧より低い第２電圧を印加した後、第１電圧より高い第３電圧を印加することを特徴とする請求項１又は２に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項４】
前記モード制御手段が、
電源が遮断された場合、前記セルキャパシタに格納されたデータ情報を前記単位セル内のトラップ可能な不導体に伝達されるプログラムモードを有するように制御し、この時ワードラインに負電圧、セルプレートに正電圧を印加することを特徴とする請求項１〜３の何れか１項に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項５】
アレイ状に配列された各々の前記単位セルに格納されたデータをバックアップするための臨時メモリブロックを更に備えることを特徴とする請求項１〜４の何れか１項に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項６】
アレイ状に配列された各々の前記単位セルに格納されたデータを前記臨時メモリブロックにバックアップする１回当たりのデータ量が、電源電圧を独立して供給される前記臨時メモリブロックの大きさにより決定されることを特徴とする請求項５に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項７】
前記臨時メモリブロックのデータ記録容量が、前記不揮発性ＤＲＡＭのコアを構成する複数のバンクの中のいずれか一つと同じデータ記録容量であることを特徴とする請求項６に記載の不揮発性ＤＲＡＭの駆動回路。
【請求項８】
基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを駆動する方法において、
前記不揮発性ＤＲＡＭの動作モード別に制御するために、モード制御信号を生成するステップと、
前記モード制御信号に応じて、セルプレートに異なる電圧を印加するステップとを含むことを特徴とする不揮発性ＤＲＡＭの駆動方法。
【請求項９】
前記不揮発性ＤＲＡＭの動作モードが、
前記セルアレイ内のセルトランジスタのしきい電圧を上昇させることによって、前記単位セル内のトラップ可能な不導体に格納された電荷を消去するイレイズモードを有するように制御することを特徴とする請求項８に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１０】
前記不揮発性ＤＲＡＭの動作モードが、
電源が印加される場合、前記単位セル内のトラップ可能な不導体に格納された情報を前記セルキャパシタに伝達するリコールモードを有することを特徴とする請求項８又は９に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１１】
前記不揮発性ＤＲＡＭの動作モードが、
電源が遮断された場合、前記セルキャパシタに格納されたデータ情報を前記単位セル内のトラップ可能な不導体に伝達されるプログラムモードを備えることを特徴とする請求項８〜１０の何れか１項に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１２】
前記プログラムモードが、
前記セルトランジスタをリフレッシュする第１ステップと、
ワードラインに負電圧を印加し、セルプレートに正電圧を印加し、セルキャパシタに格納されたハイレベルのデータが局部的なホットホールインジェクションを引き起こしてセルキャパシタ側の前記不導体が部分的にオンする電圧を印加する第２ステップと
を含むことを特徴とする請求項１１に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１３】
前記セルトランジスタのワードラインとセルプレートとの間の電位差が約５．５Ｖになるように、ワードライン電圧およびセルプレート電圧を印加することを特徴とする請求項１２に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１４】
前記イレイズモードが、
前記セルトランジスタ内のセルキャパシタに格納されたデータをバックアップする第１ステップと、
ワードラインに正電圧を、ビットラインに負電圧を印加し、セルトランジスタの全体においてチャンネルが逆状態に置かれるようになることによって、前記セルトランジスタのトラップ可能な不導体に電子のＦ−Ｎトンネルによって、前記セルトランジスタのしきい電圧を全体として上昇させる第２のステップと、
前記バックアップデータを前記セルキャパシタに書込む第３のステップと
を含むことを特徴とする請求項９に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１５】
前記第２ステップが、
前記セルトランジスタのワードライン電圧として約５Ｖを、ビットラインプリチャージ電圧およびボディー電圧として約−３Ｖを印加することを特徴とする請求項１４に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１６】
前記第２ステップを行った後の前記しきい電圧が、１±０．２Ｖであることを特徴とする請求項１４に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１７】
前記リコールモードが、
ワードラインに第１電圧をビットラインに第１電圧より低い第２電圧を印加し、前記セルトランジスタの格納ノードを空にする第１ステップと、
ワードラインに印加された第１電圧を維持しつつ、ビットラインに第１電圧より高い第３電圧を印加し、前記セルトランジスタの前記不導体に格納された論理状態に応じて前記格納ノード上に異なる電圧が許されるように、前記セルトランジスタに印加されるソース電圧よりドレイン電圧を相対的に上昇させる第２ステップと、
前記セルトランジスタをリフレッシュする第３ステップと
を含むことを特徴とする請求項１０に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１８】
前記第１ステップが、
前記セルトランジスタのワードラインが、ビットラインよりも約２Ｖ高い電位差を維持するように、ワードライン電圧とビットライン電圧を印加することを特徴とする請求項１７に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項１９】
前記第２ステップが、
前記ワードライン電圧を維持した状態で、前記セルトランジスタのビットラインが前記ワードラインよりも約１Ｖ高い電位差を維持するように、前記ワードラインの電圧および前記ビットラインの電圧を印加することを特徴とする請求項１８に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２０】
前記第２ステップが、
前記セルトランジスタの不導体に格納されたデータがハイレベルに該当する場合、前記セルトランジスタの格納ノード上に約２Ｖの電圧が印加されるようにし、前記セルトランジスタの不導体に格納された電荷量がローレベルに該当する場合、前記格納ノード上に約０．８Ｖの電圧が印加されるようにすることを特徴とする請求項１７に記載の不揮発性ＤＲＡＭの駆動方法。
【請求項２１】
前記セルトランジスタに格納されたデータの状態を検出するために、前記セルトランジスタのビットラインプリチャージ電圧が１．２５Ｖを、前記セルトランジスタのワードライン電圧が４Ｖを、そして選択されないワードライン電圧は−３Ｖを、各々印加する第４ステップをさらに含むことを特徴とする請求項１７に記載の不揮発性ＤＲＡＭの駆動方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【公開番号】特開２０１０−２３８３６１（Ｐ２０１０−２３８３６１Ａ）
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願番号】特願２０１０−１６６６８８（Ｐ２０１０−１６６６８８）
【出願日】平成２２年７月２６日（２０１０．７．２６）
【分割の表示】特願２００４−１９７７６６（Ｐ２００４−１９７７６６）の分割
【原出願日】平成１６年７月５日（２００４．７．５）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願日】平成２２年７月２６日（２０１０．７．２６）
【分割の表示】特願２００４−１９７７６６（Ｐ２００４−１９７７６６）の分割
【原出願日】平成１６年７月５日（２００４．７．５）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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