信号出力装置および信号入力装置
【課題】システムの回路構成を単純化する。
【解決手段】アクティブマトリクス回路は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とを有する。垂直走査回路は、入力されたスタートパルスＶＳＴをクロック信号に応じて順次先頭段から後尾段に転送して選択パルスを形成する転送回路２２と、後尾段から出力された選択パルスを処理して、内部的にスタートパルスＶＳＴを形成し転送回路２２の先頭段に入力するスタートパルス発生回路２１とを有する。又、外部から供給されるリセットパルスに応答して強制的にリセットし、初期状態に復帰させるリセット回路を備えている。
【解決手段】アクティブマトリクス回路は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とを有する。垂直走査回路は、入力されたスタートパルスＶＳＴをクロック信号に応じて順次先頭段から後尾段に転送して選択パルスを形成する転送回路２２と、後尾段から出力された選択パルスを処理して、内部的にスタートパルスＶＳＴを形成し転送回路２２の先頭段に入力するスタートパルス発生回路２１とを有する。又、外部から供給されるリセットパルスに応答して強制的にリセットし、初期状態に復帰させるリセット回路を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアクティブマトリクス回路及びその駆動方法と面圧力分布検出装置に関する。
【背景技術】
【０００２】
アクティブマトリクス回路は、基本的に行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御する為の制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなる。係る構成を有するアクティブマトリクス回路は、例えば液晶表示装置や面圧力分布検出装置に応用可能である。液晶表示装置などのディスプレイに応用する場合には、水平走査回路は能動素子に接続された画素電極に対する画像信号の出力を行なう。一方、指紋検出器などの面圧力分布検出装置に応用する場合には、能動素子に接続された電極に印加された圧力信号を取り込む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−６８６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述した水平走査回路は、シフトレジスタからなる転送回路を含み、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する。又、垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路を含む。これらの転送回路に供給されるスタートパルスやクロック信号は、従来外部のタイミングジェネレータから供給されていた。しかしながら、これらを外部から供給するとアクティブマトリクス回路を応用したシステム全体の構成が複雑化するという課題がある。又、従来は外部から入力される低電圧のスタートパルスやクロック信号を内部で高電圧に昇圧して転送回路に供給する為の昇圧回路を備えている。しかしながら、この昇圧回路は転送回路の各段に供給されるクロック信号を単一のレベルシフタで昇圧していた為、負荷が過大になる傾向があり、信号遅延や消費電流の増大化などの問題が生じていた。
【課題を解決するための手段】
【０００５】
本発明の一の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなるアクティブマトリクス回路において、前記水平走査回路は、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する水平転送回路を含み、前記垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路を含み、外部から供給されるリセットパルスに応答して該水平転送回路及び垂直転送回路を強制的にリセットし、初期状態に復帰させるリセット回路を備えていることを特徴とするアクティブマトリクス回路である。
【０００６】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含むアクティブマトリクス回路において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有することを特徴とするアクティブマトリクス回路である。
【０００７】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含むアクティブマトリクス回路において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを有することを特徴とするアクティブマトリクス回路である。
【０００８】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、前記水平走査回路は、スタートパルスをクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する転送回路を含むアクティブマトリクス回路において、外部から入力される低電圧の該クロック信号を高電圧に昇圧して該転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有すると共に、前記転送回路の各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチを含むことを特徴とするアクティブマトリクス回路である。
【０００９】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなる面圧力分布検出装置において、前記水平走査回路は、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する水平転送回路を含み、前記垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路を含み、外部から供給されるリセットパルスに応答して該水平転送回路及び垂直転送回路を強制的にリセットし、初期状態に復帰させるリセット回路を備えていることを特徴とする面圧力分布検出装置である。
【００１０】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含む面圧力分布検出装置において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有することを特徴とする面圧力分布検出装置である。
【００１１】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含む面圧力分布検出装置において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを有することを特徴とする面圧力分布検出装置である。
【００１２】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、前記水平走査回路は、スタートパルスをクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する転送回路を含む面圧力分布検出装置において、外部から入力される低電圧の該クロック信号を高電圧に昇圧して該転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有すると共に、前記転送回路の各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチを含むことを特徴とする面圧力分布検出装置である。
【００１３】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなるアクティブマトリクス回路の駆動方法において、前記水平走査手順は、水平スタートパルスを水平クロック信号に応じて順次水平シフトレジスタの先頭段から後尾段に転送して制御パルスを出力する水平転送手順を含み、前記垂直走査手順は、垂直スタートパルスを垂直クロック信号に応じて順次垂直シフトレジスタの先頭段から後尾段に転送する垂直転送手順を含み、外部から供給されるリセットパルスに応答して該水平シフトレジスタ及び垂直シフトレフスタを強制的にリセットし、初期状態に復帰させるリセット手順を備えていることを特徴とするアクティブマトリクス回路の駆動方法である。
【００１４】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、前記水平走査手順は、第一のスタートパルスを第一のクロック信号に応じて順次第一のシフトレジスタの先頭段から後尾段に転送して制御パルスを出力する第一の転送手順を含み、前記垂直走査手順は、第二のスタートパルスを第二のクロック信号に応じて順次第二のシフトレジスタの先頭段から後尾段に転送する第二の転送手順を含むアクティブマトリクス回路の駆動方法において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応するシフトレジスタの各段に供給する昇圧手順を備えており、前記昇圧手順は、該シフトレジスタの一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを用いることを特徴とするアクティブマトリクス回路の駆動方法である。
【００１５】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、前記水平走査手順は、第一のスタートパルスを第一のクロック信号に応じて順次第一のシフトレジスタの先頭段から後尾段に転送して制御パルスを出力する第一の転送手順を含み、前記垂直走査手順は、第二のスタートパルスを第二のクロック信号に応じて順次第二のシフトレジスタの先頭段から後尾段に転送する第二の転送手順を含むアクティブマトリクス回路の駆動方法において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応するシフトレジスタの各段に供給する昇圧手順を備えており、前記昇圧手順は、該シフトレジスタの二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを用いることを特徴とするアクティブマトリクス回路の駆動方法である。
【００１６】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、前記水平走査手順は、スタートパルスをクロック信号に応じて順次シフトレジスタの先頭段から後尾段に転送して制御パルスを出力する転送手順を含むアクティブマトリクス回路の駆動方法において、
外部から入力される低電圧の該クロック信号を高電圧に昇圧して該シフトレジスタの各段に供給する昇圧手順を備えており、前記昇圧手順は、該シフトレジスタの一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを用いると共に、前記シフトレジスタの各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチ手順を含むことを特徴とするアクティブマトリクス回路の駆動方法である。
【発明の効果】
【００１７】
本発明によれば、点順次転送回路において、外部より転送開始波形（ＶＳＴ波形）を送る場合と異なり、常に波形を考慮しなくてよい。適宜な設定の波形を構成する為に、外部の回路を組む必要がない。又、これにより、システム全体の回路数削減が可能である。転送開始時のみ波形を入力すればよい為、内部レベルシフタ回路や外部システムの消費電力を低減化できる。外部からのＶＳＴ波形は、常にコンスタントに入力する必要はない為、入力からのノイズの影響が少ない。ＶＳＴ波形と駆動波形（ＶＣＫ波形）の遅延量が考慮され、動作マージンも大きい。駆動モードや制御などの初期設定のみの波形にも同様に使用可能である。内部ドットへのデータの入出力が一定周期で行なわれる場合、特に外部からの信号制御が入らない為、この様なデバイスに使用する
と好適である。
【００１８】
また、本発明によれば、点順次転送回路において、外部よりＶＣＫ波形を送る場合と異なり、常にＶＳＴ波形などを考慮しなくてもよい。ＶＣＫ波形の内部負荷を考えて、適宜な設定の波形を構成する為に、外部の回路を組むことがなく、システム全体の回路数を減らすことができる。外部からのＶＣＫ波形入力を行なう必要がない為、入出力間のノイズの影響がない。ＶＳＴ波形とＶＣＫ波形の遅延量を考慮した論理的なポイントをラッチする為、入力波形に対する依存が少なく、動作マージンが大きい。
【００１９】
また、本発明によれば、水平転送回路において、外部より転送開始波形（スタート波形）を送る場合と異なり、常に波形を考慮しなくてよい。適宜な設定の波形を構成する為に、外部の回路を組む必要がない。又、これによりシステム全体の回路数を削減できる。転送開始のみに波形を入力すればよい為、内部レベルシフタ回路や外部システムの消費電力を低減できる。外部からのスタート波形は、常にコンスタントに入力する必要がない為、入力からのノイズの影響が少ない。又、不要時には外部からの信号を遮断することができる。スタート波形と駆動波形の遅延量が考慮され、動作マージンも大きい。駆動モードや制御などの初期設定のみで、ＤＣ的に変化が多い繰り返し波形にも、同様に適用できる。基準クロックから波形を合成する方法を用いると、定期的にループする様な波形では、外部からの供給なしでも、内部波形から生成することができる。
【００２０】
また、本発明によれば、点順次転送回路において、回路内の初期状態を確定する為、初期設定の為の無効な転送を実施する必要がない。どのタイミング時でも転送状態を初期化することができる。以前の動作状態に依存した転送回路内の電位状態の不確定性をクリアする為常に初期条件を確定し、データの入出力ポイントを決定できる為、転送開始時に異常な動作がない。電圧印加及び転送開始から空回しの転送を行なう必要がなく、タイミング期間などにある程度マージンを持った動作を行なう必要がない。初期化の為の波形を入力直後デバイス内のデータの入出力を直ちに実行でき、情報のやり取りが迅速化される。
【００２１】
また、本発明によれば、レベルシフタを回路端部に用いて、バッファを数段配置し、配線の最大負荷量を動作する構成の場合に比べ、バッファの各トランジスタ特性によるデューティ比の変化が小さい。又、整形の為の回路が不要である。バッファ自身での消費電力のロスが小さく、小サイズのバッファで駆動が可能である。転送期間以外のｃｌｋ波形の供給の為の負荷が小さく、レベルシフタ内の消費電力も小さい。遅延が小さく電圧の振幅値の減衰も小さい。このことから、シフトレジスタ動作にマージンの高い駆動が可能である。一シフトレジスタに一レベルシフタを対応させた構成により、先頭段や最終段に転送とは無関係なダミーのシフトレジスタを加える必要がなくなり、ダミー回路の領域や回路数や消費電力などを節約できる。各シフトレジスタのオン／オフ制御により、タイミング上の重複期間が小さい為、レベルシフタ自身の消費電力を低減できる。
【００２２】
また、本発明によれば、レベルシフタを回路端部に用いて、バッファを数段配置し、配線の最大負荷量を動作する構成の場合に比べ、バッファの各トランジスタ特性によるデューティ比の変化が小さい。又、その波形整形の為の回路が不必要である。バッファ自身での消費電力のロスが小さく、小サイズバッファで駆動が可能になる。転送期間以外のｃｌｋ波形を供給する為の負荷が小さく、レベルシフタ内の消費電力も小さい。先頭段と最終段での伝送時の負荷成分による遅延が小さく、電圧の振幅値の減衰も小さい。このことから、シフトレジスタ動作マージンの高い駆動が可能である。レベルシフタをシフトレジスタ直前に構成し各シフトレジスタの出力で制御する構成に比べ、制御線本数が少なく配線部での領域を小さくできる。レベルシフタをシフトレジスタ直前に構成し、シフトレジスタとレベルシフタを１：１で対応させる場合に比べ、回路構成を広く配置でき、十分な電流供給が可能である。オン／オフ制御により、タイミング上の重複期間が小さい為、レベルシフタ自身の消費電力を低減化できる。
【００２３】
また、本発明によれば、アクティブマトリクス回路において、基準クロック（ＨＣＫ波形）により、各ドットに供給される信号線の制御を行なう為、転送回路内で発生する遅延の影響が少なく、外部信号からの遅延領域内で制御可能である。トータル的に見て非常に少ない遅延量で制御ができる。シフトレジスタ回路のラッチと、信号線の制御が可能となり、内部回路数の低減化と消費電力の低減化及び省スペースな回路構成が可能となる。ＨＳＴ波形及びＨＣＫ波形の遅延量が小さい為、動作マージンの大きい回路構成が実現できる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係るアクティブマトリクス回路の応用例を示す面圧力分布検出装置を示す模式図である。
【図２】図１に示したアクティブマトリクス回路の具体的な構成を示す断面図である。
【図３】図１に示したアクティブマトリクス回路の全体的な構成を示す回路図である。
【図４】本発明の第一実施形態を示すブロック図である。
【図５】第一実施形態の動作説明に供する波形図である。
【図６】第一実施形態の具体例を示す回路図である。
【図７】図６に示した回路の更に具体的な構成を示す回路図である。
【図８】本発明の第二実施形態を示すブロック図である。
【図９】第二実施形態の動作説明に供するタイミングチャートである。
【図１０】第二実施形態の具体例を示す回路図である。
【図１１】第二実施形態の他の具体例を示す回路図である。
【図１２】図１１に示した回路の更に具体的な構成例を示す回路図である。
【図１３】本発明の第三実施形態を示すブロック図である。
【図１４】第三実施形態の動作説明に供するタイミングチャートである。
【図１５】第三実施形態の動作説明に供する他のタイミングチャートである。
【図１６】第三実施形態の具体例を示す回路図である。
【図１７】第三実施形態の他の具体例を示す回路図である。
【図１８】第三実施形態の別の具体例を示す回路図である。
【図１９】図１８に示した回路の具体的な構成を示す回路図である。
【図２０】本発明の第四実施形態を示すブロック図である。
【図２１】第四実施形態の動作説明に供するタイミングチャートである。
【図２２】第四実施形態の具体例を示す回路図である。
【図２３】第四実施形態の別の具体例を示す回路図である。
【図２４】本発明の第五実施形態を示すブロック図である。
【図２５】第五実施形態の動作説明に供するタイミングチャートである。
【図２６】第五実施形態の具体的な構成例を示す回路図である。
【図２７】アクティブマトリクス回路の参考例を示すブロック図である。
【図２８】本発明の第六実施形態を示すブロック図である。
【図２９】第六実施形態の動作説明に供するタイミングチャートである。
【図３０】アクティブマトリクス回路の他の参考例を示すブロック図である。
【図３１】本発明の第七実施形態を示すブロック図である。
【図３２】第七実施形態の動作説明に供するタイミングチャートである。
【図３３】第七実施形態の具体的な回路構成例を示す回路図である。
【図３４】本発明にかかるアクティブマトリクス回路に用いる薄膜トランジスタの製造方法を示す工程図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明に係るアクティブマトリクス回路の一実施形態である面圧力分布検出装置を模式的に表わしている。この面圧力分布検出装置は指紋センサーとして用いられており、ガラスなどからなる基板２０１の上に薄膜半導体プロセスにより検出部２０２を設け、その上に可撓性のフィルム２０３を載せたものである。フィルム２０３は厚みが１０μｍ前後のポリエステル又はポリアミドからなり、その下面には蒸着法などにより導電膜が形成されている。この導電膜は接地されている。検出部２０２は、行列状に配された電極とこれらに接続した薄膜トランジスタを含んでいる。指紋検出に当たっては、図示する様にフィルム２０３上に検出対象となる指２０５を載せて軽く押し付けると、指紋の山（隆線）が当たった部位で、フィルム２０３の下面に形成されている導電膜がその下にある検出部２０２の各薄膜トランジスタに接続されたセンサ電極と接触し、その結果各電極が導電膜２０３を介して接地される。この様にして外部から印加される信号電圧をマトリクス状に配された電極及び対応する薄膜トランジスタを介して検出し、指紋を読み取る。尚、本発明に係るアクティブマトリクス回路は、指紋センサーなどの面圧力分布検出装置ばかりでなく、アクティブマトリクス型の液晶表示装置などにも適用可能である。
【００２６】
図２は、図１に示した検査部２０２の具体的な構成例を示す模式的な部分断面図である。図示する様に、アクティブマトリクス回路はガラスなどからなる絶縁基板１を用いて形成されている。絶縁基板１の上には互いに接続した電極２及び薄膜トランジスタ３の組を含む素子領域がマトリクス状に集積配列している。尚、図では理解を容易にする為１個の素子領域のみが示されている。かかる構成を有する薄膜半導体装置を例えば面圧力分布検出回路に用いる場合には、絶縁基板１の上に異方性を有する導電フィルム４が重ねられる。各電極２は素子領域毎に導電フィルム４を介して直上から印加される信号電圧に感応する。各薄膜トランジスタ３は順次オン／オフ制御され、対応する電極２に印加された信号電圧の検出を行なう。電極２を形成した感応部分ＳＲが対応する薄膜トランジスタ３及び信号配線９やゲート配線を形成した非感応部分ＮＳＲの上方を被覆するように延設されており、各素子領域内で感応部分ＳＲの表面が最上方位置になる。換言すると、非感応部分ＮＳＲに含まれる薄膜トランジスタ３や信号配線９及びゲート配線を電極２が全面的に遮蔽している構造となっている。かかる構成により、導電フィルム４を介して印加される信号電圧を検出する際、信号配線９及びゲート配線から垂直方向に発生する寄生電界の悪影響を防いでいる。つまり、導電フィルム４側から見て絶縁基板１の表面は基本的に電極２のみとなり、検出力が高くなる。
【００２７】
引続き図２を参照して本装置の構造を詳細に説明する。薄膜トランジスタ３はトップゲート構造を有し、上から順にゲート電極６、ゲート絶縁膜５及び半導体薄膜７を積層したものである。具体的には、石英ガラス等からなる絶縁基板１の上に多結晶シリコン等からなる半導体薄膜７がアイランド状にパタニングされている。その上にはゲート絶縁膜５を介してゲート電極６がパタニング形成されている。尚、図示しないがこのゲート電極６からゲート配線が延設されている。又、ゲート電極６の両側にはソース領域Ｄ及びドレイン領域Ｓが半導体薄膜７に形成されている。ゲート電極６及び半導体薄膜７は第一層間絶縁膜８により被覆されている。その上には金属膜からなる信号配線９がパタニング形成されており、コンタクトホールを介して薄膜トランジスタ３のソース領域Ｓに電気接続している。この信号配線９は第二層間絶縁膜１０により被覆されている。第二層間絶縁膜１０の上には電極２がパタニング形成されている。この電極２は第二層間絶縁膜１０及び第一層間絶縁膜８に開口したコンタクトホールを介して薄膜トランジスタ３のドレイン領域Ｄに電気接続している。図から明らかなように、この電極２は非感応部分ＮＳＲに含まれる薄膜トランジスタ３、信号配線９及びゲート配線を導電フィルム４から遮蔽するように形成されている。尚、電極２は例えばＩＴＯ等からなる透明導電膜をパタニングしたものである。面圧力分布検出装置に応用する場合、本薄膜半導体デバイスは必ずしも透明である必要はなく、従って電極２もＩＴＯ等の透明導電膜で形成する必然性はない。但し、ＩＴＯは化学的な安定性及び機械的な強度が実用的に十分なレベルであり、電極材料として優れているので本実施形態ではこれを使っている。但し、本発明はＩＴＯに限られるものでなく、例えばアルミニウム等を電極２に用いることは勿論可能である。
【００２８】
引続き、図２を参照して本薄膜半導体デバイスの製造方法を簡単に説明する。先ず、耐熱性を有する石英ガラス等からなる絶縁基板１の上に非晶質シリコンをＣＶＤ等により成膜する。続いて１０００℃以上の処理温度で固相成長を行ない非晶質シリコンを多結晶シリコンに転換する。このようにして高性能化された半導体薄膜７をアイランド状にパタニングする。この上にゲート絶縁膜５を形成する。具体的には、半導体薄膜７を１０００℃以上の高温で熱処理し、熱酸化膜を形成してこれをゲート絶縁膜５とする。更に、ゲート絶縁膜５の上に低抵抗化した多結晶シコリン等からなるゲート電極６を形成する。このゲート電極６をマスクとしてイオンインプランテーション等により不純物イオンを高濃度で半導体薄膜７に注入し、ドレイン領域Ｄ及びソース領域Ｓを形成する。続いてＰＳＧ等からなる第一層間絶縁膜８をＣＶＤ等より堆積する。この第一層間絶縁膜８にエッチング等でコンタクトホールを開口した後、その上に金属アルミニウム等をスパッタリングで堆積する。この金属アルミニウムを所定の形状にパタニングして信号配線９に加工する。この信号配線９はコンタクトホールを介して薄膜トランジスタ３のソース領域Ｓと電気接続する。更に信号配線９を被覆するようにＰＳＧ等からなる第二層間絶縁膜１０を堆積する。この第二層間絶縁膜１０及び第一層間絶縁膜８を貫通してコンタクトホールを開口した後、スパッタリング等によりＩＴＯを堆積する。このＩＴＯを所定の形状にパタニングして電極２に加工する。電極２は第二層間絶縁膜１０及び第一層間絶縁膜８に開口したコンタクトホールを介して薄膜トランジスタ３のドレイン領域Ｄと電気接続する。尚、ゲート電極６のパタニング加工と同時にゲート配線の加工も行なう。
【００２９】
図３は、図１及び図２に示したアクティブマトリクス回路の全体構成を示す模式的な回路ブロック図である。図示するように、本回路は行状に配列した複数のゲート配線（選択線）６ａと列状に配列した複数の信号配線９とを備えている。両配線６ａ，９の各交差部には電極２及び薄膜トランジスタ３が形成されている。薄膜トランジスタ３のソース領域は対応する信号配線９に接続され、ドレイン領域は対応する電極２に接続され、ゲート電極は対応するゲート配線６ａに接続されている。尚、図示しないが行列配置した電極２の表面は異方性を有する導電フィルムで覆われている。複数のゲート配線６ａには内蔵の垂直走査回路２０が接続されており、選択パルスφV1，φV2，…，φVMを出力して各ゲート配線６ａを垂直走査し、一水平期間毎に１行分の薄膜トランジスタ３をオンして、対応する１行分の電極２を選択する。更に、内蔵の水平走査回路４０が各信号配線９に接続している。この水平走査回路４０は一水平期間内で各信号配線９を順次走査し、オン状態にあるトランジスタ３を介して電極２から信号電圧を読み取る。この信号電圧は導電フィルムを介して各電極２に印加されたものである。具体的には、各信号配線９はスイッチ１０３を介して信号ライン１０４に接続されており、読み取られた信号電圧は逐次外部の検出回路６０に供給される。この検出回路６０は読み取られた信号電圧を解析して指紋のパタン等を認識する。水平走査回路４０は順次サンプリングパルスφH1，φH2，φH3，…，φHNを出力し各スイッチ１０３を順次開閉駆動して対応する信号配線９から信号電圧をサンプリングする。以上の様に、マトリクス状に配された電極２がセンサーエリア８０を構成する。その周辺に垂直走査回路２０及び水平走査回路４０が配されている。垂直走査回路２０は、垂直スタートパルスＶＳＴを、垂直クロック信号ＶＣＫ１，ＶＣＫ２に応じて順次先頭段から後尾段に転送する垂直転送回路（シフトレジスタ）を含んでいる。又、水平走査回路４０は、水平スタートパルスＨＳＴを水平クロック信号ＨＣＫ１，ＨＣＫ２に応じて順次先頭段から後尾段に転送してサンプリングパルスの元になる制御パルスを出力する水平転送回路（シフトレジスタ）を含んでいる。尚、ＶＣＫ１とＶＣＫ２は互いに逆相関係にある。同様に、ＨＣＫ１とＨＣＫ２も逆相の関係にある。
【００３０】
図４は、本発明の第一面に係るアクティブマトリクス回路の実施形態を表わしたものであり、特に垂直走査回路周りのブロック構成を示している。図示する様に、本アクティブマトリクス回路の垂直走査回路は、入力されたスタートパルスＶＳＴをクロック信号に応じて順次先頭段から後尾段に転送して選択パルスを形成するＶ転送回路２２と、後尾段から出力された選択パルスを処理して、内部的にスタートパルスを形成しＶ転送回路２２の先頭段に入力するＶＳＴ発生回路２１とを備えている。この他、外部から入力されるリセット信号を昇圧するレベルシフタ３０と、開始選択回路２３を備えている。この開始選択回路２３は、最初の転送動作では、外部から入力されたリセット信号を選択してＶＳＴ発生回路２１に供給する一方、次回からの転送動作を繰り返し行なう時には、Ｖ転送回路２２の最終段から出力されたタイミング波形（選択パルス）を選択して、ＶＳＴ発生回路２１に供給する。
【００３１】
図５は、図４に示した回路の動作説明に供するタイミングチャートである。図示する様に、開始選択回路２３を介してＶ転送回路２２に最初のＶＳＴが印加されると、ＶＣＫ１に応じて順次転送され、選択パルスが出力される。タイミングチャートでは、一段目の選択パルスをｇａｔｅ１で表わし、二段目の選択パルスをｇａｔｅ２で表わしている。転送回路２２が最終段の選択パルスである終段ｇａｔｅを出力すると、これが開始選択回路２３を介してＶＳＴ発生回路２１に供給され、次のＶＳＴが形成される。この様にして、最初にＶＳＴが供給されると、以下は内部的にＶＳＴを逐次作成して転送動作を持続させている。この様に、初期設定波形（ＲＥＳＥＴ波形）と内部波形からＶＳＴを作るループ回路である為、垂直転送開始波形を逐一入力することなく、転送制御を行なうことができる。任意のタイミングで転送開始を行なうことができ、転送波形の為の内部回路、システム回路などが不要な為、システム全体の低消費電力化及び回路削減が可能になる。最終段転送終了とともに、開始信号を発生可能となり、外部信号に依存することなく常にコンスタントに転送が可能になる。回路内部の信号からＶＳＴ波形を形成する為、入力波形の昇圧回路などによる回路内の遅延量が少なく、動作マージンの大きい回路構成が実現できる。
【００３２】
図６は、図４に示した回路の具体的な構成例を示す回路図である。本例は、ＶＳＴ発生回路２１をＲＳフリップフロップ（ＲＳＦＦ）で構成し、開始選択回路２３を２ＮＡＮＤで構成してある。尚、ＲＳＦＦ２１とＶ転送回路２２との間に遅延回路２４を挿入してある。本例では、Ｖ転送回路２２の最終波形にラッチしたタイミングで、ＶＳＴ波形をスタート、転送一段目終了時にストップするＲＳＦＦをＶＳＴ発生回路２１に用いている。初段に対する考慮から、ＲＳＦＦのセット／リセットを制御し、セット波形は、ＮＡＮＤ制御する方式を採用している。尚、ＶＳＴ発生回路２１としては、図６に示したＲＳＦＦに代えて、Ｄフリップフロップ（ＤＦＦ）を用い、最終波形をそのまま初段のタイミングにラッチをかける方式であってもよい。
【００３３】
図７は、図６に示したＲＳＦＦ２１及び２ＮＡＮＤ２３の具体的な構成例を示す回路図である。この例は、ＲＳＦＦ２１及び２ＮＡＮＤ２３共にＣＭＯＳ構成の薄膜トランジスタ（ＴＦＴ）で構成している。
【００３４】
図８は、本発明の第二面に係るアクティブマトリクス回路の実施形態を模式的に表わしている。図示する様に、水平走査回路は、水平スタートパルスＨＳＴを水平クロック信号ＨＣＫに応じて順次先頭段から後尾段に転送して制御パルスを出力するＨ転送回路４１を含んでいる。尚、本例では、外部から入力されるＨＳＴ及びＨＣＫを、レベルシフタ３１及びバッファ３２を介してＨ転送回路４１に供給している。一方、垂直走査回路は、垂直スタートパルスＶＳＴを垂直クロック信号ＶＣＫに応じて順次先頭段から後尾段に転送する垂直転送回路２２と、水平転送回路４１の後尾段から出力される制御パルスを処理して垂直クロック信号ＶＣＫを形成し、垂直転送回路２２に供給するＶＣＫ発生回路２５とを含んでいる。尚、ＶＳＴは垂直スタートパルス発生回路２４から供給される。このＶＳＴ発生回路２４の具体的な構成例は、先に説明した通りである。
【００３５】
図９は、図８に示した回路の動作説明に供するタイミングチャートである。まず、水平転送回路側に着目すると、ＨＳＴをＨＣＫ１及びＨＣＫ２で転送し、順次制御パルスを出力する。これらのパルスは、初段信号線スイッチから終段信号線スイッチに順次供給されるものである。この水平転送回路の終段から出力される制御パルスに応じて、ＶＣＫ１及びＶＣＫ２が内部的に作成される。次に、垂直転送回路側に着目すると、ＶＳＴが上述したＶＣＫ１及びＶＣＫ２によって順次転送され、選択パルスが出力される。これらの選択パルスは、初段ｇａｔｅ線スイッチ、２段ｇａｔｅ線スイッチ・・・終段ｇａｔｅ線にそれぞれ供給される。この様に、本実施形態は点順次転送回路において、水平駆動波形の入力から得られるタイミングにより、内部波形から垂直駆動波形（ＶＣＫ波形）を発生する回路を主題としている。水平転送回路（Ｈシフトレジスタ）の終了とともに、次段の垂直ライン（Ｖｇａｔｅ）を動作する様、ループ回路を用いている。水平転送開始波形（ＨＳＴ波形）開始前から、初段のｇａｔｅ線は動作する為、初段は初期設定で動作を行なう構成で、次段以降Ｈシフトレジスタ終段タイミングを利用したループ回路構成となっている。この為、垂直転送回路（Ｖシフトレジスタ）に対して外部から転送波形を入力せずに、制御可能な回路構成である。Ｈシフトレジスタ回路のタイミングで、ＶＣＫをラッチし、その波形を駆動波形として各ドットのｇａｔｅ線スイッチを制御することにより、外部信号との遅延が少なく、外部ノイズを受けず、最適ポイントで信号線の制御が可能になる。これにより、デューティ比及びディレイ量が一定した波形供給が可能となり、動作マージンの大きい回路構成が実現できる。回路内部の信号からＶＣＫ波形を発生する為、外部でのシステム回路が不要となり、内部での昇圧回路（レベルシフタ回路）、位相差調整回路などの内部回路が不要になる。これらにより、外部入力波形の削減及び回路の低消費電力化が実現できる。
【００３６】
図１０は、図８に示した回路の構成例を示すブロック図である。本例では、ＶＣＫ発生回路２５として、Ｈ終段波形を入力として、これにラッチをかけるＤフリップフロップを用いている。この場合、終段での内部回路遅延と伝送遅延、ラッチ回路トータルのタイミングを考慮し、終段波形の選択が必要になる。これは、多少内部回路的に遅延を発生し易く、生成波形自身の遅延量が大きく成り易い。
【００３７】
図１１は、ＶＣＫ発生回路２５として、Ｈ終段波形にラッチしたタイミングでカウンタ動作を行なう例を挙げている。Ｈ終段シフトレジスタから出力された波形で、内部初期条件をカウントしていく方法で、各条件の反転動作は、Ｈ終段シフトレジスタから出力された波形にラッチしている。この場合、初期条件の確定が行なわれれば、内部遅延量が少なく構成できる。又、出力ポイントにより、波形の調整が可能である。この例も、シフトレジスタの終段波形を用い、それに同期したループ回路を構成し、ループする毎にＶＣＫ波形を発生して転送動作を可能にしている。
【００３８】
図１２は、図１１に示したＶＣＫ発生回路２５の具体的な構成例を表わしている。Ｈシフトレジスタの終段から出力された制御パルスＨＯＵＴ１，ＨＯＵＴ２を処理して、内部的にＶＣＫ１及びＶＣＫ２を出力している。Ｎチャネル薄膜トランジスタとＰチャネル薄膜トランジスタを組み合わせたＣＭＯＳ回路構成となっている。
【００３９】
図１３は、本発明の第三面に係るアクティブマトリクス回路の実施形態を示す模式的なブロック図であり、特に水平走査回路周りの構成を表わしている。図示する様に、水平走査回路は、入力されたスタートパルスｉｎをクロック信号ｃｌｋに応じて順次先頭段から後尾段に転送して制御パルスｇを出力する転送回路ｊと、後尾段から出力された制御パルスｇを処理して内部的にスタートパルスｉｎを形成し、転送回路ｊの先頭段に入力するスタートパルス発生回路ｄとを備えている。この他、外部から入力したスタートパルスｉｎを昇圧するレベルシフタｂと、起動時外部スタートパルスｉｎを選択して、転送回路ｊに供給するスタート波形選択回路ｃを備えている。又、レベルシフタｂ及びスタート波形選択回路ｃを制御する為の制御回路ｅを備えている。転送回路ｊに対する転送開始波形（スタート波形ｆ）を外部より入力（図中ａ）すると、内部の昇圧回路ｂ（レベルシフタ）により電圧が昇圧される。尚、昇圧せずに直接スタート波形を入力してもよい。この場合、スタート波形として初めから高い電圧のパルスを作らなければならない為、システム全体として見ると消費電力が高くなる。このスタート波形をシフトレジスタｊに入力する。転送終了後、内部でスタート波形を作成する回路側に切り替える為、制御回路ｅにより、レベルシフタｂの動作を停止し、電位確定を行なってＤＣ的な入力設定にする。つまり、初期波形を一度外部から入力した後は、波形を送る必要がなくなる為、Ｈｉｇｈ又はＬｏｗに電圧を確定しておく。一度転送動作が起動すると、以後内部的にスタートパルスが逐次形成されるループ型の転送回路構成となっている。任意のタイミングで転送開始を行なうことができ、一発目の波形を入力後、その波形を出力する回路は、動作しなくてよく、システム全体の低電力化及び回路削減が可能になる。最終段転送終了とともに、開始信号を発生可能となり、外部信号に依存することなく常にコンスタントに転送が可能になる。又、外部からの信号を遮断することで、低消費電力化が実現できる。
【００４０】
図１４は、図１３に示した回路の動作説明に供するタイミングチャートである。起動時には、外部入力のスタートパルスｉｎをクロック信号ｃｌｋで順次転送して信号線を開閉制御する為の制御パルスを順次出力する。信号線終段に割り当てられた制御パルスが出力されると、これを処理して内部的にスタートパルスｉｎを作成する。これにより、以後外部スタートパルスｉｎを遮断しつつ、内部スタートパルスで転送動作を繰り返し行なう。特に、図１４に示した例は、終段から出力された制御パルスをラッチして、スタート波形を作成している。
【００４１】
図１５は、図１３に示した回路の動作の変形例を示すタイミングチャートである。本例では、信号線終段に割り当てられる制御パルスが出力されると、これに応じて所定の選択期間を設定する。この選択期間内にクロック信号ｃｌｋを選択し、これを処理合成して内部発生のスタートパルスｉｎとしている。
【００４２】
図１６は、図１３に示した回路の具体的な構成例を表わしており、その動作は図１４に示したタイミングチャートの通りである。本例は、スタート波形発生回路ｄとして、ＤＦＦを用いている。ＤＦＦを用いて、シフトレジスタの最終段から出力された波形を初段のタイミングにｃｌｋでラッチをかけ、スタート波形を発生する。この場合、終段での内部回路遅延と伝送遅延、初段ラッチ回路トータルのタイミングを考慮し、終段波形の選択が必要になる。
【００４３】
図１７は、図１３に示した回路の具体的な他の構成例を示しており、その動作は図１４のタイミングチャートに示した通りである。この例は、スタート波形発生回路ｄとしてＲＳＦＦを用いている。ＲＳＦＦは、最終波形にラッチしたタイミングでスタート波形を立ち上げ、転送一段目終了時に立ち下げる。シフトレジスタの最終段から出力された波形で、スタート波形をスタートし、一段目終了時の波形からスタート波形をストップするが、この場合も内部回路遅延と伝送遅延、初段ラッチ回路トータルのタイミングを考慮し、終段波形の選択が必要になる。
【００４４】
図１８は、図１３に示した回路の更に別の具体的例を示すブロック図であり、その動作は図１５のタイミングチャートに示した通りである。本例は、スタート波形発生回路ｄとして、最終波形にラッチしたタイミングで、基準クロック（ＣＬＫ波形）から、スタート波形を合成する回路を用いている。即ち、シフトレジスタ最終段から出力された波形で、スタート波形タイミングに応じたｃｌｋ波形を選択し、一段目終了時タイミングに合うｃｌｋ波形を選択し、ＲＳＦＦから合成する回路である。この場合、遅延量は外部からのｃｌｋ波形自身のディレイだけで済み、ｃｌｋタイミングの選択が必要になる。この様にして、シフトレジスタの終段波形を用い、シフトレジスタをループさせている。ループする毎にスタート波形が発生する。
【００４５】
図１９は、図１８に示したスタート波形発生回路ｄの具体的な構成例を示す回路図である。Ｎチャネル薄膜トランジスタとＰチャネル薄膜トランジスタを組み合わせたＣＭＯＳ構成となっている。
【００４６】
図２０は、本発明の第四面に係るアクティブマトリクス回路の実施形態を示すブロック図である。水平走査回路は、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する水平転送回路４１を含む。又、垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路２２を含む。以上のＨ転送回路４１及びＶ転送回路２２は、センサーエリア８０に接続している。特徴事項として、リセット回路３３を備えており、外部から供給されるリセットパルスに応答して水平転送回路４１及び垂直転送回路２２を強制的にリセットし、初期状態に復帰させる。
【００４７】
図２１は、図２０に示した回路の動作説明に供するタイミングチャートである。まず、外部からリセット信号ＲＥＳＥＴ１，ＲＥＳＥＴ２が入力されると、垂直転送回路及び水平転送回路が共に一旦初期化される。この後、外部からＨＳＴが供給され、同じく外部から供給されるＨＣＫ１，ＨＣＫ２に応じてＨＳＴを順次水平転送回路で転送し、各信号線に割り当てられた制御パルスを出力する。水平転送回路の終段から制御パルスが出力されると、これに基づいて次回以降のＨＳＴが内部的に作られる。同時に、ＶＣＫも内部的に作られる。垂直転送回路も水平転送回路と同様に動作する。まずリセットパルスに応じて強制的に初期化された後、ＶＳＴをＶＣＫに応じて転送し、選択パルスを各選択線に順次出力する。
【００４８】
以上の様に、リセットパルスを利用して、転送前に転送回路（シフトレジスタ）内のデータを確定する。初期設定波形は外部より入力し、その後回路転送を開始する為の各波形を送る。Ｈシフトレジスタ及びＶシフトレジスタは、初期化信号（リセット信号）を受けると、回路内の電位状態を確定する様に、回路構成が成されている為、Ｈｉｇｈ又はＬｏｗに確定される。確定された条件に従い、周辺回路（信号線制御スイッチ、レベルシフタなど）も順次確定電圧に設定される為、Ｈシフトレジスタ及びＶシフトレジスタにより制御されるドット（画素）が一段目の一ドット目に初期化される。ＨＳＴやＨＣＫなどの転送信号を送れば、初段で且つ一番目のドット信号が出力又は入力され、転送が開始する。全回路が初期化する為、回路内の不確定状態がないことから、レベルシフタの中段から動作を開始したり、重複した信号を入出力することがなくなり、リセット信号の入力直後から転送開始、データ取り込み／書き込みが可能になる。転送途中の状態においてリセット信号を入力すると、シフトレジスタが初期化され、再度初段から動作可能になる為、各回路の初期化構成に用いられる。極めて短時間のデータ入出力が可能になる為、無効な転送などの空回しタイミング入力が不要である。
【００４９】
図２２は、図２０に示したリセット回路３３の具体的な構成例を示す回路図である。このリセット回路は実際には転送回路を構成するシフトレジスタの各段に設けられている。図２２は、薄膜トランジスタの貫通電流制御による方式である。貫通電流を利用してリセットをかける為、消費電流が大きいが、回路内の初期化が早く、初期化設定しない場合の回路上の負荷が低い為、転送などの回路タイミング上での影響が少なく且つ遅延量の少ない回路構成となっている。尚、回路中、引用符で囲んだＨやＬは、リセットをかけた場合の電位状態を表わしている。
【００５０】
図２３は、同じく図２０に示したリセット回路３３の具体的な構成例を示しており、各シフトレジスタ段に組み込まれている。本例は論理確定型の初期化方式であり、各トランジスタの電位確定の為、抵抗や容量などの負荷チャージ分の電流分で済み、消費電流は小さくて済む。但し、この回路が転送上通過する為に、回路自体の遅延がタイミング上影響する。さほど、回路内部遅延の影響がない場合に有効である。
【００５１】
図２４は、本発明の第五面に係るアクティブマトリクス回路の実施形態を表わすブロック図である。本例は、外部から入力される低電圧のクロック信号（外部ＣＬＫ）を高電圧に昇圧して、対応する転送回路の各段（図示の例では、シフトレジスタＡ及びシフトレジスタＢからなる段）に供給する昇圧回路を備えている。この昇圧回路は、転送回路の一段毎（シフトレジスタＡとシフトレジスタＢの対）に対応して個別にクロック信号ＣＬＫの昇圧を行なうレベルシフタｃを有する。このレベルシフタｃは、転送回路の対応する段ｅが転送動作を行なう時に合わせて昇圧動作を行なう様になっている。特に、本レベルシフタｃは、転送回路の対応する段ｅから出力されるパルスにより昇圧動作のオンオフが直接制御されている。尚、転送回路の各段ｅから出力された制御パルスは、信号線制御回路ｄを介して、信号線のオンオフを行なうスイッチに供給される。
【００５２】
図２５は、図２４に示したレベルシフタｃの動作説明に供するタイミングチャートである。転送回路（シフトレジスタ）の各段ｅは、転送開始波形（ｉｎ波形）が入力されたポイントから転送を行なう。シフトレジスタが動作すると同時に、昇圧回路（レベルシフタ）ｃの動作が可能な様に、制御スイッチをレベルシフタｃ内に設ける。具体的には、Ｈ＿Ｓｗｉｔｃｈ及びＬ＿Ｓｗｉｔｃｈ波形を制御波形として入力し、これを駆使してレベルシフタｃの動作を制御する。外部駆動波形（外部ｃｌｋ波形）から、レベルシフタｃの作用により、電圧振幅を昇圧させ、転送ラッチ波形であるｃｌｋを動作させる。シフトレジスタｅは、ｃｌｋ波形に制御され転送を開始する。又、この時に信号線への制御パルスｋも出力される。レベルシフタｃから出力する内部ｃｌｋは、入力ゲート線の本数による負荷を考慮したバッファサイズにより、波形が供給され最適なトランジスタサイズで構成する。又、ｃｌｋは使用直前で昇圧するようにしている。シフトレジスタ動作により転送期間が終了した後は、Ｈ＿Ｓｗｉｔｃｈ及びＬ＿Ｓｗｉｔｃｈに各々Ｌｏｗ、Ｈｉｇｈの信号を与える。シフトレジスタ自身が制御パルスを出力した後、レベルシフタｃの動作を停止させる為、ｃｌｋ波形は、最終転送信号によりラッチする制御をレベルシフタ内の設定で行ない、レベルシフタの動作停止を実現する。動作停止後は、シフトレジスタの各ｃｌｋ波形の電圧値を確定させ、転送を保持状態に保つ。例えば、ｃｌｋをＨｉｇｈに保持する。転送終了後は、ＤＣ的な動作の為、外部ＨＣＫの波形を受け付けない。この様に、転送回路の入力に同期して、ｃｌｋの電圧の昇圧を開始し、転送終了のタイミングに同期して昇圧回路の電圧状態を確定し、ＤＣ的動作にすることで、ｃｌｋの入力をシフトレジスタに印加せず、過渡的な電流を抑えている。低電圧入力波形のｃｌｋは、使用するタイミングまで昇圧せず、回路内部の伝送による波形の減衰及びタイミング遅延の増加を防ぐ。レベルシフタは、シフトレジスタの信号に制御される為、レベルシフタのバッファは、シフトレジスタの最小動作の負荷範囲で構成し、転送時にレベルシフタが隣同士で重複して動作するタイミングをより小さくし、低消費電力化が可能になる。転送直前の昇圧駆動である為、回路サイズが小さく、デューティ比のずれが少なく、且つ遅延量が小さい整形された波形を供給できる。
【００５３】
図２６は、図２４に示したレベルシフタｃの具体的な構成例を示す回路図である。本回路は、Ｎチャネル薄膜トランジスタとＰチャネル薄膜トランジスタを組み合わせたＣＭＯＳ構成である。図では、低電圧で互いに逆相の外部入力ｃＬｋをｉｎ１及びｉｎ２で表わし、昇圧された後の高電圧のｃＬｋをｏｕｔ１／ｏｕｔ２で示してある。
【００５４】
図２７は、レベルシフタ（ＬＶＳ）の参考例を示すブロック図である。レベルシフタＬＶＳを回路端部に用いて、バッファを数段配置し、配線の最大負荷量を駆動させる構成となっている。バッファのＮチャネル及びＰチャネル各トランジスタ特性により、デューティ比が変化する。その整形の為に、位相調整回路ｍが必要になる。又、大きなサイズの最終バッファが常に過渡的な動作を行なう為に、バッファ自身の消費電力が大きい。転送期間以外のタイミング時もシフトレジスタにｃｌｋ波形を供給する為、負荷が印加され、レベルシフタ内の消費電力が大きい。シフトレジスタの初段と終段では、転送時の負荷成分の為、遅延が大きく、電圧の振幅値の減衰により、シフトレジスタの動作のＶｔｈが非常にシビアなマージンの低い転送となる。一つのシフトレジスタに一つのレベルシフタを対応させた構成でないので、転送回路の先頭段や最終段には転送と関係のないダミーのシフトレジスタを加えなければならず、その領域での回路構成並びに消費電力が無駄になる。
【００５５】
図２８は、本発明の第六面に係るアクティブマトリクス回路の構成例を示すブロック図である。基本的には、図２４に示した構成と類似している。異なる点は、昇圧回路が、転送回路の二段以上を単位とする組に対応して個別にクロック信号ＣＬＫの昇圧を行なうレベルシフタｃを有することである。即ち、先の例がシフトレジスタ一段当たりレベルシフタ一段を設けているのに対し、本例は例えばシフトレジスタ二段に付きレベルシフタ一段を設けている。各レベルシフタｃは、転送回路の対応する二段以上の組が転送動作を行なう時に合わせて昇圧動作を行なう様に設定されている。
【００５６】
図２９は、図２８に示した回路の動作説明に供するタイミングチャートである。図２８を参照しながら、図２９に基づいて本実施例の動作を説明する。転送回路（シフトレジスタｅ）は、転送開始波形（ｉｎ波形）が入力されたポイントから転送を行なう。シフトレジスタの動作とともに、レベルシフタｃの制御回路としてＲＳフリップフロップｄを用いた場合、ｓｅｔ信号（図中ｌ）を受け渡し、Ｈ＿Ｓｗｉｔｃｈ，Ｌ＿Ｓｗｉｔｃｈ（図中ｋ，ｌ）波形を制御波形とし、各々Ｈｉｇｈ，Ｌｏｗの信号を与え、レベルシフタの動作をオンさせる。外部駆動波形（外部ｃｌｋ波形）から、レベルシフタ回路の作用により、電圧振幅を昇圧させ、転送ラッチ波形であるｃｌｋを動作させる。シフトレジスタは、ｃｌｋに制御され転送を開始する。又、この時に信号線への制御信号も出力される。レベルシフタから供給するｃｌｋ入力の負荷を考慮したバッファサイズにより、波形は供給され、最小トランジスタサイズでレベルシフタｃを構成する。又、レベルシフタｃは対応する転送回路の段の組が動作状態に入る直前で昇圧を開始する。レベルシフタから供給されるｃｌｋによってシフトレジスタの該当段が動作を終了した後、ＲＳＦＦにｒｅｓｅｔ信号（図中ｎ）を受け渡し、Ｈ＿Ｓｗｉｔｃｈ，Ｌ＿Ｓｗｉｔｃｈに、各々Ｌｏｗ，Ｈｉｇｈの信号を与え、レベルシフタの動作を停止させる。この時、シフトレジスタの各ｃｌｋ波形の電圧値を確定して、転送を保持状態に保つ。転送終了後は、ＤＣ的な動作の為、外部ｃｌｋの波形を受け付けない。この様に、転送回路の複数段の組に一つのレベルシフタを対応させることで、１：１に対応させる場合に比べ回路規模を全体として縮小できる。特に、本構成は転送回路中の中段に位置するレベルシフタに適用すると好適である。
【００５７】
図３０は、レベルシフタの参考例を示す模式的なブロック図である。本例は、レベルシフタＬＶＳをシフトレジスタＳ／ＲＡ，Ｓ／Ｂ・・・の直前に配置し、ＡＮＤを介して各シフトレジスタの出力でレベルシフタＬＶＳを制御する。レベルシフタに接続されているシフトレジスタの段数に比例した出力線が、ＡＮＤに配置される為、配線部分での領域が大きくなり、回路領域が制限されてしまう。
【００５８】
図３１は、本発明の第七面に係るアクティブマトリクス回路の実施形態を示すブロック図である。図示する様に、本回路は、外部から入力される低電圧のクロック信号ＨＣＫ１，ＨＣＫ２を高電圧に昇圧して転送回路（シフトレジスタＡ，Ｂ）の各段に供給する昇圧回路を備えている。本昇圧回路は、転送回路の一段（シフトレジスタＡ及びシフトレジスタＢ）毎に対応して個別にクロック信号ＨＣＫ１，ＨＣＫ２の昇圧を行なう複数のレベルシフタを有している。転送回路の各段（シフトレジスタＡ，Ｂ）は、対応するレベルシフタＬＶＳから供給されたクロック信号ＨＣＫ１，ＨＣＫ２に応じて転送動作を行なって制御パルスを出力し、更にこの制御パルスに応じクロック信号ＨＣＫ１，ＨＣＫ２をサンプリングして各信号線を開閉制御するスイッチ１０２を含んでいる。
【００５９】
図３２は、図３１に示した回路の動作説明に供するタイミングチャートである。図３１を参照しつつ、図３２に基づいて本アクティブマトリクス回路の動作を説明する。転送回路（シフトレジスタＡ，Ｂ）の転送駆動波形（ＨＣＫ波形）を外部より入力し、内部の昇圧回路（レベルシフタ）により、電圧の昇圧をする。昇圧されたＨＣＫ波形をシフトレジスタのラッチ波形として使用する。転送時、シフトレジスタの動作タイミングの出力波形を用い、信号線制御スイッチ１０３の波形を得る為、ＨＣＫ波形のスイッチ１０２を閉じる。ＨＣＫの入力が信号線スイッチ制御の入力と一致することにより、次の波形の変化点（ラッチ波形）が、そのまま信号線制御スイッチ１０３に対する入力波形となる。転送終了とともに、ＨＣＫの入力と信号線スイッチ制御の入力とを一致させたスイッチ１０２を閉じ、ＤＣ的に確定させる。この時、配線中の確定電圧をシフトレジスタ出力波形の制御にフィードバックする方法を取ると、初期状態が確定しない場合に不安定が生じる為、初期設定波形を再度入力した構成が必要になる。信号線制御スイッチ１０３は、電圧確定に伴い、オフ状態になり、前状態を保持する。転送時において、各信号線はスイッチ１０３で制御されるが、このスイッチ１０３をＨＣＫで制御することにより、転送回路内で発生する遅延量に関係なく、外部信号からの遅延領域内で制御可能の為、非常に少ない遅延量で済む。転送回路（シフトレジスタ回路）が作り出すタイミングでＨＣＫをラッチし、その波形を制御回路の入力波形としてスイッチを制御することにより、外部信号との遅延が少ないポイントで信号線の制御が可能になる。シフトレジスタ回路内のラッチと、信号線の制御スイッチとしての波形の役割をＨＣＫに持たせることができ、回路数の低減化と省スペース化が可能になる。
【００６０】
図３３は、図３２に示した回路のスイッチ１０２及び１０３周辺の具体的な構成を表わした回路図である。レベルシフタから出力されたｈｃｋ１及びｈｃｋ２は、対応するシフトレジスタから出力されたＣＮＴにより、スイッチ１０２でゲーティングされた後、トランスミッションゲートで構成されるスイッチ１０３に印加され、対応する信号線のオンオフを制御する。
【００６１】
上述したアクティブマトリクス回路の能動素子（スイッチング素子）として薄膜トランジスタが好適である。特に、薄膜トランジスタの活性層（素子領域）となる半導体薄膜には多結晶シリコンが採用されている。多結晶シリコン薄膜トランジスタは、スイッチング素子に用いられるばかりでなく、回路素子としても利用でき、同一基板上にスイッチング素子と合わせて走査回路や昇圧回路等の周辺駆動回路を内蔵できる。又、多結晶シリコン薄膜トランジスタは微細化が可能なため、アクティブマトリクス構造におけるスイッチング素子の占有面積を縮小でき画素の高精細化が達成できる。ところで、従来多結晶シリコン薄膜トランジスタは製造工程上プロセス最高温度が１０００℃程度に達し、耐熱性に優れた石英ガラス等が絶縁基板として用いられていた。製造プロセス上比較的低融点のガラス基板を使用することは困難であった。しかしながら、アクティブマトリクス回路の低コスト化のためには低融点ガラス材料の使用が必要不可欠である。そこで、近年プロセス最高温度が６００℃以下になる所謂低温プロセスの開発が進められている。特に、低温プロセスは高精細のアクティブマトリクス装置を製造するとき、コスト面から極めて有利になる。
【００６２】
図３４は、本発明にかかるアクティブマトリクス回路に用いる薄膜トランジスタの製造方法の一例を示す工程図である。尚、本実施形態では便宜上ｎチャネル型の薄膜トランジスタの低温製造プロセスを示すが、ｐチャネル型でも不純物種（ドーパント種）を変えるだけで全く同様である。ここでは、ボトムゲート構造の薄膜トランジスタの製造方法を示す。まず（ａ）に示すように、ガラス等からなる絶縁基板１の上にＡｌ，Ｔａ，Ｍｏ，Ｗ，Ｃｒ，Ｃｕ又はこれらの合金を１００乃至２５０ｎｍの厚みで形成し、パタニングしてゲート電極６に加工する。
【００６３】
次いで（ｂ）に示すように、ゲート電極６の上にゲート絶縁膜を形成する。本実施形態では、ゲート絶縁膜はゲート窒化膜５ａ（ＳｉＮX ）／ゲート酸化膜５ｂ（ＳｉＯ2 ）の二層構造を用いた。ゲート窒化膜５ａはＳｉＨ4 ガスとＮＨ3 ガスの混合物を原料気体として用い、プラズマＣＶＤ法（ＰＣＶＤ法）で成膜した。尚、プラズマＣＶＤに代えて常圧ＣＶＤあるいは減圧ＣＶＤを用いてもよい。本実施形態では、ゲート窒化膜５ａを５０ｎｍの厚みで堆積した。ゲート窒化膜５ａの成膜に連続して、ゲート酸化膜５ｂを約２００ｎｍの厚みで成膜する。更にゲート酸化膜５ｂの上に連続的に非晶質シリコンからなる半導体薄膜７を約３０乃至８０ｎｍの厚みで成膜した。二層構造のゲート絶縁膜と非晶質半導体薄膜７は成膜チャンバの真空系を破らず連続成膜した。ここで、プラズマＣＶＤ法を用いた場合、膜中の水素を脱離させるために窒素雰囲気中で４００℃乃至４５０℃、１時間乃至２時間程度のアニールを行う。
【００６４】
ここで、必要に応じ薄膜トランジスタのＶｔｈを制御する目的で、Ｖｔｈイオンインプランテーションを行う。本例では、Ｂ＋をドーズ量が１×１０12乃至６×１０12／ｃｍ2程度でイオン注入した。続いて、レーザ光を照射し、非晶質半導体薄膜７を結晶化する。レーザ光としてはエキシマレーザビームを用いることができる。いわゆるレーザアニールは６００℃以下のプロセス温度で半導体薄膜を結晶化するための有力な手段である。本実施例では、パルス状に励起され且つ矩形状又は帯状に整形されたレーザ光を非晶質半導体薄膜７に照射して結晶化を行う。この際、前工程で脱水素化処理を行っているので、非晶質半導体薄膜７にレーザ光を照射し急激に加熱しても、含有水素の突沸が生じる恐れはない。尚、場合によっては、レーザ結晶化に代え、固相成長法により半導体薄膜の結晶化を行ってもよい。この場合でも、結晶欠陥が少なく結晶性に優れた多結晶半導体薄膜を得るために、予め脱水素化処理を施すことは重要である。この後、半導体薄膜７を各薄膜トランジスタの素子領域に合わせてパタニングする。
【００６５】
（ｃ）に示すように、前工程で結晶化された多結晶半導体薄膜７の上に、例えばプラズマＣＶＤ法でＳｉＯ2を約１００ｎｍ乃至３００ｎｍの厚みで形成する。本例ではシランガスを分解してＳｉＯ2 を形成した。このＳｉＯ2 を所定の形状にパタニングしてストッパー膜１１に加工する。この場合、裏面露光技術を用いてゲート電極６と整合するようにストッパー膜１１をパタニングしている。ストッパー膜１１の直下に位置する多結晶半導体薄膜７の部分はチャネル領域Ｃｈとして保護される。続いて、ストッパー膜１１をマスクとしてイオンインプランテーションにより不純物（例えばＰ＋イオン）を半導体薄膜７に注入し、ＬＤＤ領域を形成する。この時のドーズ量は、例えば４×１０12乃至５×１０13／ｃｍ2 である。加速電圧は例えば１０ｋｅＶである。更にストッパー膜１１及びその両側のＬＤＤ領域を被覆するようにフォトレジストをパタニング形成したあと、これをマスクとして不純物（例えばＰ＋イオン）を高濃度で注入し、ソース領域Ｓ及びドレイン領域Ｄを形成する。不純物注入には、例えばイオンドーピング（イオンシャワー）を用いることができる。これは質量分離をかけることなく電界加速で不純物を注入するものであり、本実施例ではＨ2 で希釈したＰＨ3 ガスを用い１×１０15／ｃｍ2 程度のドーズ量で不純物を注入し、ソース領域Ｓ及びドレイン領域Ｄを形成した。尚、図示しないが、ｐチャネルの薄膜トランジスタを形成する場合には、ｎチャネル型薄膜トランジスタの領域をフォトレジストで被覆したあと、不純物をＰ＋イオンからＢ＋イオンに切り換えドーズ量１×１０15／ｃｍ2 程度でイオンドーピングすればよい。例えばＨ2 で希釈したＢ2 Ｈ6 ガスを用いる。尚、ここでは質量分離型のイオンインプランテーション装置を用いて不純物を注入してもよい。この後、半導体薄膜７に注入された不純物の活性化工程となる。活性化には、炉アニール、レーザなどのエネルギービームを用いたアニール、ＲＴＡを用いたアニールのいずれでもよい。
【００６６】
最後に（ｄ）に示すように、ＳｉＯ2を約２００ｎｍの厚みで成膜し、層間絶縁膜１２とする。層間絶縁膜１２の形成後、ＳｉＮX をプラズマＣＶＤ法で約２００乃至４００ｎｍ成膜し、パシベーション膜（キャップ膜）１３とする。この段階で窒素ガス又はフォーミングガス中又は真空中雰囲気下で３５０℃程度の加熱処理を１時間行ない、層間絶縁膜１２に含まれる水素原子を半導体薄膜７中に拡散させる。このあと、コンタクトホールを開口し、Ｍｏ，Ａｌ等を２００乃至４００ｎｍの厚みでスパッタしたあと、所定の形状にパタニングして配線電極９に加工する。更に、アクリル樹脂等からなる平坦化層１０を１μｍ程度の厚みで塗布したあとコンタクトホールを開口する。平坦化層１０の上にＩＴＯやＩＸＯ等からなる透明導電膜をスパッタしたあと、所定の形状にパタニングして電極２に加工する。ＩＴＯを用いた場合には、２２０℃でＮ2 中３０分程度のアニールを行う。
【符号の説明】
【００６７】
２１…垂直スタートパルス発生回路、２２…垂直転送回路、３０…レベルシフタ、２５…垂直クロック信号発生回路、３１…レベルシフタ、４１…水平転送回路
【技術分野】
【０００１】
本発明はアクティブマトリクス回路及びその駆動方法と面圧力分布検出装置に関する。
【背景技術】
【０００２】
アクティブマトリクス回路は、基本的に行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御する為の制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなる。係る構成を有するアクティブマトリクス回路は、例えば液晶表示装置や面圧力分布検出装置に応用可能である。液晶表示装置などのディスプレイに応用する場合には、水平走査回路は能動素子に接続された画素電極に対する画像信号の出力を行なう。一方、指紋検出器などの面圧力分布検出装置に応用する場合には、能動素子に接続された電極に印加された圧力信号を取り込む。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−６８６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述した水平走査回路は、シフトレジスタからなる転送回路を含み、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する。又、垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路を含む。これらの転送回路に供給されるスタートパルスやクロック信号は、従来外部のタイミングジェネレータから供給されていた。しかしながら、これらを外部から供給するとアクティブマトリクス回路を応用したシステム全体の構成が複雑化するという課題がある。又、従来は外部から入力される低電圧のスタートパルスやクロック信号を内部で高電圧に昇圧して転送回路に供給する為の昇圧回路を備えている。しかしながら、この昇圧回路は転送回路の各段に供給されるクロック信号を単一のレベルシフタで昇圧していた為、負荷が過大になる傾向があり、信号遅延や消費電流の増大化などの問題が生じていた。
【課題を解決するための手段】
【０００５】
本発明の一の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなるアクティブマトリクス回路において、前記水平走査回路は、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する水平転送回路を含み、前記垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路を含み、外部から供給されるリセットパルスに応答して該水平転送回路及び垂直転送回路を強制的にリセットし、初期状態に復帰させるリセット回路を備えていることを特徴とするアクティブマトリクス回路である。
【０００６】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含むアクティブマトリクス回路において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有することを特徴とするアクティブマトリクス回路である。
【０００７】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含むアクティブマトリクス回路において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを有することを特徴とするアクティブマトリクス回路である。
【０００８】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、前記水平走査回路は、スタートパルスをクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する転送回路を含むアクティブマトリクス回路において、外部から入力される低電圧の該クロック信号を高電圧に昇圧して該転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有すると共に、前記転送回路の各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチを含むことを特徴とするアクティブマトリクス回路である。
【０００９】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなる面圧力分布検出装置において、前記水平走査回路は、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する水平転送回路を含み、前記垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路を含み、外部から供給されるリセットパルスに応答して該水平転送回路及び垂直転送回路を強制的にリセットし、初期状態に復帰させるリセット回路を備えていることを特徴とする面圧力分布検出装置である。
【００１０】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含む面圧力分布検出装置において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有することを特徴とする面圧力分布検出装置である。
【００１１】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含む面圧力分布検出装置において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを有することを特徴とする面圧力分布検出装置である。
【００１２】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、前記水平走査回路は、スタートパルスをクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する転送回路を含む面圧力分布検出装置において、外部から入力される低電圧の該クロック信号を高電圧に昇圧して該転送回路の各段に供給する昇圧回路を備えており、前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有すると共に、前記転送回路の各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチを含むことを特徴とする面圧力分布検出装置である。
【００１３】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなるアクティブマトリクス回路の駆動方法において、前記水平走査手順は、水平スタートパルスを水平クロック信号に応じて順次水平シフトレジスタの先頭段から後尾段に転送して制御パルスを出力する水平転送手順を含み、前記垂直走査手順は、垂直スタートパルスを垂直クロック信号に応じて順次垂直シフトレジスタの先頭段から後尾段に転送する垂直転送手順を含み、外部から供給されるリセットパルスに応答して該水平シフトレジスタ及び垂直シフトレフスタを強制的にリセットし、初期状態に復帰させるリセット手順を備えていることを特徴とするアクティブマトリクス回路の駆動方法である。
【００１４】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、前記水平走査手順は、第一のスタートパルスを第一のクロック信号に応じて順次第一のシフトレジスタの先頭段から後尾段に転送して制御パルスを出力する第一の転送手順を含み、前記垂直走査手順は、第二のスタートパルスを第二のクロック信号に応じて順次第二のシフトレジスタの先頭段から後尾段に転送する第二の転送手順を含むアクティブマトリクス回路の駆動方法において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応するシフトレジスタの各段に供給する昇圧手順を備えており、前記昇圧手順は、該シフトレジスタの一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを用いることを特徴とするアクティブマトリクス回路の駆動方法である。
【００１５】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、前記水平走査手順は、第一のスタートパルスを第一のクロック信号に応じて順次第一のシフトレジスタの先頭段から後尾段に転送して制御パルスを出力する第一の転送手順を含み、前記垂直走査手順は、第二のスタートパルスを第二のクロック信号に応じて順次第二のシフトレジスタの先頭段から後尾段に転送する第二の転送手順を含むアクティブマトリクス回路の駆動方法において、外部から入力される低電圧のクロック信号を高電圧に昇圧して対応するシフトレジスタの各段に供給する昇圧手順を備えており、前記昇圧手順は、該シフトレジスタの二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを用いることを特徴とするアクティブマトリクス回路の駆動方法である。
【００１６】
本発明の他の態様は、行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、前記水平走査手順は、スタートパルスをクロック信号に応じて順次シフトレジスタの先頭段から後尾段に転送して制御パルスを出力する転送手順を含むアクティブマトリクス回路の駆動方法において、
外部から入力される低電圧の該クロック信号を高電圧に昇圧して該シフトレジスタの各段に供給する昇圧手順を備えており、前記昇圧手順は、該シフトレジスタの一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを用いると共に、前記シフトレジスタの各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチ手順を含むことを特徴とするアクティブマトリクス回路の駆動方法である。
【発明の効果】
【００１７】
本発明によれば、点順次転送回路において、外部より転送開始波形（ＶＳＴ波形）を送る場合と異なり、常に波形を考慮しなくてよい。適宜な設定の波形を構成する為に、外部の回路を組む必要がない。又、これにより、システム全体の回路数削減が可能である。転送開始時のみ波形を入力すればよい為、内部レベルシフタ回路や外部システムの消費電力を低減化できる。外部からのＶＳＴ波形は、常にコンスタントに入力する必要はない為、入力からのノイズの影響が少ない。ＶＳＴ波形と駆動波形（ＶＣＫ波形）の遅延量が考慮され、動作マージンも大きい。駆動モードや制御などの初期設定のみの波形にも同様に使用可能である。内部ドットへのデータの入出力が一定周期で行なわれる場合、特に外部からの信号制御が入らない為、この様なデバイスに使用する
と好適である。
【００１８】
また、本発明によれば、点順次転送回路において、外部よりＶＣＫ波形を送る場合と異なり、常にＶＳＴ波形などを考慮しなくてもよい。ＶＣＫ波形の内部負荷を考えて、適宜な設定の波形を構成する為に、外部の回路を組むことがなく、システム全体の回路数を減らすことができる。外部からのＶＣＫ波形入力を行なう必要がない為、入出力間のノイズの影響がない。ＶＳＴ波形とＶＣＫ波形の遅延量を考慮した論理的なポイントをラッチする為、入力波形に対する依存が少なく、動作マージンが大きい。
【００１９】
また、本発明によれば、水平転送回路において、外部より転送開始波形（スタート波形）を送る場合と異なり、常に波形を考慮しなくてよい。適宜な設定の波形を構成する為に、外部の回路を組む必要がない。又、これによりシステム全体の回路数を削減できる。転送開始のみに波形を入力すればよい為、内部レベルシフタ回路や外部システムの消費電力を低減できる。外部からのスタート波形は、常にコンスタントに入力する必要がない為、入力からのノイズの影響が少ない。又、不要時には外部からの信号を遮断することができる。スタート波形と駆動波形の遅延量が考慮され、動作マージンも大きい。駆動モードや制御などの初期設定のみで、ＤＣ的に変化が多い繰り返し波形にも、同様に適用できる。基準クロックから波形を合成する方法を用いると、定期的にループする様な波形では、外部からの供給なしでも、内部波形から生成することができる。
【００２０】
また、本発明によれば、点順次転送回路において、回路内の初期状態を確定する為、初期設定の為の無効な転送を実施する必要がない。どのタイミング時でも転送状態を初期化することができる。以前の動作状態に依存した転送回路内の電位状態の不確定性をクリアする為常に初期条件を確定し、データの入出力ポイントを決定できる為、転送開始時に異常な動作がない。電圧印加及び転送開始から空回しの転送を行なう必要がなく、タイミング期間などにある程度マージンを持った動作を行なう必要がない。初期化の為の波形を入力直後デバイス内のデータの入出力を直ちに実行でき、情報のやり取りが迅速化される。
【００２１】
また、本発明によれば、レベルシフタを回路端部に用いて、バッファを数段配置し、配線の最大負荷量を動作する構成の場合に比べ、バッファの各トランジスタ特性によるデューティ比の変化が小さい。又、整形の為の回路が不要である。バッファ自身での消費電力のロスが小さく、小サイズのバッファで駆動が可能である。転送期間以外のｃｌｋ波形の供給の為の負荷が小さく、レベルシフタ内の消費電力も小さい。遅延が小さく電圧の振幅値の減衰も小さい。このことから、シフトレジスタ動作にマージンの高い駆動が可能である。一シフトレジスタに一レベルシフタを対応させた構成により、先頭段や最終段に転送とは無関係なダミーのシフトレジスタを加える必要がなくなり、ダミー回路の領域や回路数や消費電力などを節約できる。各シフトレジスタのオン／オフ制御により、タイミング上の重複期間が小さい為、レベルシフタ自身の消費電力を低減できる。
【００２２】
また、本発明によれば、レベルシフタを回路端部に用いて、バッファを数段配置し、配線の最大負荷量を動作する構成の場合に比べ、バッファの各トランジスタ特性によるデューティ比の変化が小さい。又、その波形整形の為の回路が不必要である。バッファ自身での消費電力のロスが小さく、小サイズバッファで駆動が可能になる。転送期間以外のｃｌｋ波形を供給する為の負荷が小さく、レベルシフタ内の消費電力も小さい。先頭段と最終段での伝送時の負荷成分による遅延が小さく、電圧の振幅値の減衰も小さい。このことから、シフトレジスタ動作マージンの高い駆動が可能である。レベルシフタをシフトレジスタ直前に構成し各シフトレジスタの出力で制御する構成に比べ、制御線本数が少なく配線部での領域を小さくできる。レベルシフタをシフトレジスタ直前に構成し、シフトレジスタとレベルシフタを１：１で対応させる場合に比べ、回路構成を広く配置でき、十分な電流供給が可能である。オン／オフ制御により、タイミング上の重複期間が小さい為、レベルシフタ自身の消費電力を低減化できる。
【００２３】
また、本発明によれば、アクティブマトリクス回路において、基準クロック（ＨＣＫ波形）により、各ドットに供給される信号線の制御を行なう為、転送回路内で発生する遅延の影響が少なく、外部信号からの遅延領域内で制御可能である。トータル的に見て非常に少ない遅延量で制御ができる。シフトレジスタ回路のラッチと、信号線の制御が可能となり、内部回路数の低減化と消費電力の低減化及び省スペースな回路構成が可能となる。ＨＳＴ波形及びＨＣＫ波形の遅延量が小さい為、動作マージンの大きい回路構成が実現できる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係るアクティブマトリクス回路の応用例を示す面圧力分布検出装置を示す模式図である。
【図２】図１に示したアクティブマトリクス回路の具体的な構成を示す断面図である。
【図３】図１に示したアクティブマトリクス回路の全体的な構成を示す回路図である。
【図４】本発明の第一実施形態を示すブロック図である。
【図５】第一実施形態の動作説明に供する波形図である。
【図６】第一実施形態の具体例を示す回路図である。
【図７】図６に示した回路の更に具体的な構成を示す回路図である。
【図８】本発明の第二実施形態を示すブロック図である。
【図９】第二実施形態の動作説明に供するタイミングチャートである。
【図１０】第二実施形態の具体例を示す回路図である。
【図１１】第二実施形態の他の具体例を示す回路図である。
【図１２】図１１に示した回路の更に具体的な構成例を示す回路図である。
【図１３】本発明の第三実施形態を示すブロック図である。
【図１４】第三実施形態の動作説明に供するタイミングチャートである。
【図１５】第三実施形態の動作説明に供する他のタイミングチャートである。
【図１６】第三実施形態の具体例を示す回路図である。
【図１７】第三実施形態の他の具体例を示す回路図である。
【図１８】第三実施形態の別の具体例を示す回路図である。
【図１９】図１８に示した回路の具体的な構成を示す回路図である。
【図２０】本発明の第四実施形態を示すブロック図である。
【図２１】第四実施形態の動作説明に供するタイミングチャートである。
【図２２】第四実施形態の具体例を示す回路図である。
【図２３】第四実施形態の別の具体例を示す回路図である。
【図２４】本発明の第五実施形態を示すブロック図である。
【図２５】第五実施形態の動作説明に供するタイミングチャートである。
【図２６】第五実施形態の具体的な構成例を示す回路図である。
【図２７】アクティブマトリクス回路の参考例を示すブロック図である。
【図２８】本発明の第六実施形態を示すブロック図である。
【図２９】第六実施形態の動作説明に供するタイミングチャートである。
【図３０】アクティブマトリクス回路の他の参考例を示すブロック図である。
【図３１】本発明の第七実施形態を示すブロック図である。
【図３２】第七実施形態の動作説明に供するタイミングチャートである。
【図３３】第七実施形態の具体的な回路構成例を示す回路図である。
【図３４】本発明にかかるアクティブマトリクス回路に用いる薄膜トランジスタの製造方法を示す工程図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明に係るアクティブマトリクス回路の一実施形態である面圧力分布検出装置を模式的に表わしている。この面圧力分布検出装置は指紋センサーとして用いられており、ガラスなどからなる基板２０１の上に薄膜半導体プロセスにより検出部２０２を設け、その上に可撓性のフィルム２０３を載せたものである。フィルム２０３は厚みが１０μｍ前後のポリエステル又はポリアミドからなり、その下面には蒸着法などにより導電膜が形成されている。この導電膜は接地されている。検出部２０２は、行列状に配された電極とこれらに接続した薄膜トランジスタを含んでいる。指紋検出に当たっては、図示する様にフィルム２０３上に検出対象となる指２０５を載せて軽く押し付けると、指紋の山（隆線）が当たった部位で、フィルム２０３の下面に形成されている導電膜がその下にある検出部２０２の各薄膜トランジスタに接続されたセンサ電極と接触し、その結果各電極が導電膜２０３を介して接地される。この様にして外部から印加される信号電圧をマトリクス状に配された電極及び対応する薄膜トランジスタを介して検出し、指紋を読み取る。尚、本発明に係るアクティブマトリクス回路は、指紋センサーなどの面圧力分布検出装置ばかりでなく、アクティブマトリクス型の液晶表示装置などにも適用可能である。
【００２６】
図２は、図１に示した検査部２０２の具体的な構成例を示す模式的な部分断面図である。図示する様に、アクティブマトリクス回路はガラスなどからなる絶縁基板１を用いて形成されている。絶縁基板１の上には互いに接続した電極２及び薄膜トランジスタ３の組を含む素子領域がマトリクス状に集積配列している。尚、図では理解を容易にする為１個の素子領域のみが示されている。かかる構成を有する薄膜半導体装置を例えば面圧力分布検出回路に用いる場合には、絶縁基板１の上に異方性を有する導電フィルム４が重ねられる。各電極２は素子領域毎に導電フィルム４を介して直上から印加される信号電圧に感応する。各薄膜トランジスタ３は順次オン／オフ制御され、対応する電極２に印加された信号電圧の検出を行なう。電極２を形成した感応部分ＳＲが対応する薄膜トランジスタ３及び信号配線９やゲート配線を形成した非感応部分ＮＳＲの上方を被覆するように延設されており、各素子領域内で感応部分ＳＲの表面が最上方位置になる。換言すると、非感応部分ＮＳＲに含まれる薄膜トランジスタ３や信号配線９及びゲート配線を電極２が全面的に遮蔽している構造となっている。かかる構成により、導電フィルム４を介して印加される信号電圧を検出する際、信号配線９及びゲート配線から垂直方向に発生する寄生電界の悪影響を防いでいる。つまり、導電フィルム４側から見て絶縁基板１の表面は基本的に電極２のみとなり、検出力が高くなる。
【００２７】
引続き図２を参照して本装置の構造を詳細に説明する。薄膜トランジスタ３はトップゲート構造を有し、上から順にゲート電極６、ゲート絶縁膜５及び半導体薄膜７を積層したものである。具体的には、石英ガラス等からなる絶縁基板１の上に多結晶シリコン等からなる半導体薄膜７がアイランド状にパタニングされている。その上にはゲート絶縁膜５を介してゲート電極６がパタニング形成されている。尚、図示しないがこのゲート電極６からゲート配線が延設されている。又、ゲート電極６の両側にはソース領域Ｄ及びドレイン領域Ｓが半導体薄膜７に形成されている。ゲート電極６及び半導体薄膜７は第一層間絶縁膜８により被覆されている。その上には金属膜からなる信号配線９がパタニング形成されており、コンタクトホールを介して薄膜トランジスタ３のソース領域Ｓに電気接続している。この信号配線９は第二層間絶縁膜１０により被覆されている。第二層間絶縁膜１０の上には電極２がパタニング形成されている。この電極２は第二層間絶縁膜１０及び第一層間絶縁膜８に開口したコンタクトホールを介して薄膜トランジスタ３のドレイン領域Ｄに電気接続している。図から明らかなように、この電極２は非感応部分ＮＳＲに含まれる薄膜トランジスタ３、信号配線９及びゲート配線を導電フィルム４から遮蔽するように形成されている。尚、電極２は例えばＩＴＯ等からなる透明導電膜をパタニングしたものである。面圧力分布検出装置に応用する場合、本薄膜半導体デバイスは必ずしも透明である必要はなく、従って電極２もＩＴＯ等の透明導電膜で形成する必然性はない。但し、ＩＴＯは化学的な安定性及び機械的な強度が実用的に十分なレベルであり、電極材料として優れているので本実施形態ではこれを使っている。但し、本発明はＩＴＯに限られるものでなく、例えばアルミニウム等を電極２に用いることは勿論可能である。
【００２８】
引続き、図２を参照して本薄膜半導体デバイスの製造方法を簡単に説明する。先ず、耐熱性を有する石英ガラス等からなる絶縁基板１の上に非晶質シリコンをＣＶＤ等により成膜する。続いて１０００℃以上の処理温度で固相成長を行ない非晶質シリコンを多結晶シリコンに転換する。このようにして高性能化された半導体薄膜７をアイランド状にパタニングする。この上にゲート絶縁膜５を形成する。具体的には、半導体薄膜７を１０００℃以上の高温で熱処理し、熱酸化膜を形成してこれをゲート絶縁膜５とする。更に、ゲート絶縁膜５の上に低抵抗化した多結晶シコリン等からなるゲート電極６を形成する。このゲート電極６をマスクとしてイオンインプランテーション等により不純物イオンを高濃度で半導体薄膜７に注入し、ドレイン領域Ｄ及びソース領域Ｓを形成する。続いてＰＳＧ等からなる第一層間絶縁膜８をＣＶＤ等より堆積する。この第一層間絶縁膜８にエッチング等でコンタクトホールを開口した後、その上に金属アルミニウム等をスパッタリングで堆積する。この金属アルミニウムを所定の形状にパタニングして信号配線９に加工する。この信号配線９はコンタクトホールを介して薄膜トランジスタ３のソース領域Ｓと電気接続する。更に信号配線９を被覆するようにＰＳＧ等からなる第二層間絶縁膜１０を堆積する。この第二層間絶縁膜１０及び第一層間絶縁膜８を貫通してコンタクトホールを開口した後、スパッタリング等によりＩＴＯを堆積する。このＩＴＯを所定の形状にパタニングして電極２に加工する。電極２は第二層間絶縁膜１０及び第一層間絶縁膜８に開口したコンタクトホールを介して薄膜トランジスタ３のドレイン領域Ｄと電気接続する。尚、ゲート電極６のパタニング加工と同時にゲート配線の加工も行なう。
【００２９】
図３は、図１及び図２に示したアクティブマトリクス回路の全体構成を示す模式的な回路ブロック図である。図示するように、本回路は行状に配列した複数のゲート配線（選択線）６ａと列状に配列した複数の信号配線９とを備えている。両配線６ａ，９の各交差部には電極２及び薄膜トランジスタ３が形成されている。薄膜トランジスタ３のソース領域は対応する信号配線９に接続され、ドレイン領域は対応する電極２に接続され、ゲート電極は対応するゲート配線６ａに接続されている。尚、図示しないが行列配置した電極２の表面は異方性を有する導電フィルムで覆われている。複数のゲート配線６ａには内蔵の垂直走査回路２０が接続されており、選択パルスφV1，φV2，…，φVMを出力して各ゲート配線６ａを垂直走査し、一水平期間毎に１行分の薄膜トランジスタ３をオンして、対応する１行分の電極２を選択する。更に、内蔵の水平走査回路４０が各信号配線９に接続している。この水平走査回路４０は一水平期間内で各信号配線９を順次走査し、オン状態にあるトランジスタ３を介して電極２から信号電圧を読み取る。この信号電圧は導電フィルムを介して各電極２に印加されたものである。具体的には、各信号配線９はスイッチ１０３を介して信号ライン１０４に接続されており、読み取られた信号電圧は逐次外部の検出回路６０に供給される。この検出回路６０は読み取られた信号電圧を解析して指紋のパタン等を認識する。水平走査回路４０は順次サンプリングパルスφH1，φH2，φH3，…，φHNを出力し各スイッチ１０３を順次開閉駆動して対応する信号配線９から信号電圧をサンプリングする。以上の様に、マトリクス状に配された電極２がセンサーエリア８０を構成する。その周辺に垂直走査回路２０及び水平走査回路４０が配されている。垂直走査回路２０は、垂直スタートパルスＶＳＴを、垂直クロック信号ＶＣＫ１，ＶＣＫ２に応じて順次先頭段から後尾段に転送する垂直転送回路（シフトレジスタ）を含んでいる。又、水平走査回路４０は、水平スタートパルスＨＳＴを水平クロック信号ＨＣＫ１，ＨＣＫ２に応じて順次先頭段から後尾段に転送してサンプリングパルスの元になる制御パルスを出力する水平転送回路（シフトレジスタ）を含んでいる。尚、ＶＣＫ１とＶＣＫ２は互いに逆相関係にある。同様に、ＨＣＫ１とＨＣＫ２も逆相の関係にある。
【００３０】
図４は、本発明の第一面に係るアクティブマトリクス回路の実施形態を表わしたものであり、特に垂直走査回路周りのブロック構成を示している。図示する様に、本アクティブマトリクス回路の垂直走査回路は、入力されたスタートパルスＶＳＴをクロック信号に応じて順次先頭段から後尾段に転送して選択パルスを形成するＶ転送回路２２と、後尾段から出力された選択パルスを処理して、内部的にスタートパルスを形成しＶ転送回路２２の先頭段に入力するＶＳＴ発生回路２１とを備えている。この他、外部から入力されるリセット信号を昇圧するレベルシフタ３０と、開始選択回路２３を備えている。この開始選択回路２３は、最初の転送動作では、外部から入力されたリセット信号を選択してＶＳＴ発生回路２１に供給する一方、次回からの転送動作を繰り返し行なう時には、Ｖ転送回路２２の最終段から出力されたタイミング波形（選択パルス）を選択して、ＶＳＴ発生回路２１に供給する。
【００３１】
図５は、図４に示した回路の動作説明に供するタイミングチャートである。図示する様に、開始選択回路２３を介してＶ転送回路２２に最初のＶＳＴが印加されると、ＶＣＫ１に応じて順次転送され、選択パルスが出力される。タイミングチャートでは、一段目の選択パルスをｇａｔｅ１で表わし、二段目の選択パルスをｇａｔｅ２で表わしている。転送回路２２が最終段の選択パルスである終段ｇａｔｅを出力すると、これが開始選択回路２３を介してＶＳＴ発生回路２１に供給され、次のＶＳＴが形成される。この様にして、最初にＶＳＴが供給されると、以下は内部的にＶＳＴを逐次作成して転送動作を持続させている。この様に、初期設定波形（ＲＥＳＥＴ波形）と内部波形からＶＳＴを作るループ回路である為、垂直転送開始波形を逐一入力することなく、転送制御を行なうことができる。任意のタイミングで転送開始を行なうことができ、転送波形の為の内部回路、システム回路などが不要な為、システム全体の低消費電力化及び回路削減が可能になる。最終段転送終了とともに、開始信号を発生可能となり、外部信号に依存することなく常にコンスタントに転送が可能になる。回路内部の信号からＶＳＴ波形を形成する為、入力波形の昇圧回路などによる回路内の遅延量が少なく、動作マージンの大きい回路構成が実現できる。
【００３２】
図６は、図４に示した回路の具体的な構成例を示す回路図である。本例は、ＶＳＴ発生回路２１をＲＳフリップフロップ（ＲＳＦＦ）で構成し、開始選択回路２３を２ＮＡＮＤで構成してある。尚、ＲＳＦＦ２１とＶ転送回路２２との間に遅延回路２４を挿入してある。本例では、Ｖ転送回路２２の最終波形にラッチしたタイミングで、ＶＳＴ波形をスタート、転送一段目終了時にストップするＲＳＦＦをＶＳＴ発生回路２１に用いている。初段に対する考慮から、ＲＳＦＦのセット／リセットを制御し、セット波形は、ＮＡＮＤ制御する方式を採用している。尚、ＶＳＴ発生回路２１としては、図６に示したＲＳＦＦに代えて、Ｄフリップフロップ（ＤＦＦ）を用い、最終波形をそのまま初段のタイミングにラッチをかける方式であってもよい。
【００３３】
図７は、図６に示したＲＳＦＦ２１及び２ＮＡＮＤ２３の具体的な構成例を示す回路図である。この例は、ＲＳＦＦ２１及び２ＮＡＮＤ２３共にＣＭＯＳ構成の薄膜トランジスタ（ＴＦＴ）で構成している。
【００３４】
図８は、本発明の第二面に係るアクティブマトリクス回路の実施形態を模式的に表わしている。図示する様に、水平走査回路は、水平スタートパルスＨＳＴを水平クロック信号ＨＣＫに応じて順次先頭段から後尾段に転送して制御パルスを出力するＨ転送回路４１を含んでいる。尚、本例では、外部から入力されるＨＳＴ及びＨＣＫを、レベルシフタ３１及びバッファ３２を介してＨ転送回路４１に供給している。一方、垂直走査回路は、垂直スタートパルスＶＳＴを垂直クロック信号ＶＣＫに応じて順次先頭段から後尾段に転送する垂直転送回路２２と、水平転送回路４１の後尾段から出力される制御パルスを処理して垂直クロック信号ＶＣＫを形成し、垂直転送回路２２に供給するＶＣＫ発生回路２５とを含んでいる。尚、ＶＳＴは垂直スタートパルス発生回路２４から供給される。このＶＳＴ発生回路２４の具体的な構成例は、先に説明した通りである。
【００３５】
図９は、図８に示した回路の動作説明に供するタイミングチャートである。まず、水平転送回路側に着目すると、ＨＳＴをＨＣＫ１及びＨＣＫ２で転送し、順次制御パルスを出力する。これらのパルスは、初段信号線スイッチから終段信号線スイッチに順次供給されるものである。この水平転送回路の終段から出力される制御パルスに応じて、ＶＣＫ１及びＶＣＫ２が内部的に作成される。次に、垂直転送回路側に着目すると、ＶＳＴが上述したＶＣＫ１及びＶＣＫ２によって順次転送され、選択パルスが出力される。これらの選択パルスは、初段ｇａｔｅ線スイッチ、２段ｇａｔｅ線スイッチ・・・終段ｇａｔｅ線にそれぞれ供給される。この様に、本実施形態は点順次転送回路において、水平駆動波形の入力から得られるタイミングにより、内部波形から垂直駆動波形（ＶＣＫ波形）を発生する回路を主題としている。水平転送回路（Ｈシフトレジスタ）の終了とともに、次段の垂直ライン（Ｖｇａｔｅ）を動作する様、ループ回路を用いている。水平転送開始波形（ＨＳＴ波形）開始前から、初段のｇａｔｅ線は動作する為、初段は初期設定で動作を行なう構成で、次段以降Ｈシフトレジスタ終段タイミングを利用したループ回路構成となっている。この為、垂直転送回路（Ｖシフトレジスタ）に対して外部から転送波形を入力せずに、制御可能な回路構成である。Ｈシフトレジスタ回路のタイミングで、ＶＣＫをラッチし、その波形を駆動波形として各ドットのｇａｔｅ線スイッチを制御することにより、外部信号との遅延が少なく、外部ノイズを受けず、最適ポイントで信号線の制御が可能になる。これにより、デューティ比及びディレイ量が一定した波形供給が可能となり、動作マージンの大きい回路構成が実現できる。回路内部の信号からＶＣＫ波形を発生する為、外部でのシステム回路が不要となり、内部での昇圧回路（レベルシフタ回路）、位相差調整回路などの内部回路が不要になる。これらにより、外部入力波形の削減及び回路の低消費電力化が実現できる。
【００３６】
図１０は、図８に示した回路の構成例を示すブロック図である。本例では、ＶＣＫ発生回路２５として、Ｈ終段波形を入力として、これにラッチをかけるＤフリップフロップを用いている。この場合、終段での内部回路遅延と伝送遅延、ラッチ回路トータルのタイミングを考慮し、終段波形の選択が必要になる。これは、多少内部回路的に遅延を発生し易く、生成波形自身の遅延量が大きく成り易い。
【００３７】
図１１は、ＶＣＫ発生回路２５として、Ｈ終段波形にラッチしたタイミングでカウンタ動作を行なう例を挙げている。Ｈ終段シフトレジスタから出力された波形で、内部初期条件をカウントしていく方法で、各条件の反転動作は、Ｈ終段シフトレジスタから出力された波形にラッチしている。この場合、初期条件の確定が行なわれれば、内部遅延量が少なく構成できる。又、出力ポイントにより、波形の調整が可能である。この例も、シフトレジスタの終段波形を用い、それに同期したループ回路を構成し、ループする毎にＶＣＫ波形を発生して転送動作を可能にしている。
【００３８】
図１２は、図１１に示したＶＣＫ発生回路２５の具体的な構成例を表わしている。Ｈシフトレジスタの終段から出力された制御パルスＨＯＵＴ１，ＨＯＵＴ２を処理して、内部的にＶＣＫ１及びＶＣＫ２を出力している。Ｎチャネル薄膜トランジスタとＰチャネル薄膜トランジスタを組み合わせたＣＭＯＳ回路構成となっている。
【００３９】
図１３は、本発明の第三面に係るアクティブマトリクス回路の実施形態を示す模式的なブロック図であり、特に水平走査回路周りの構成を表わしている。図示する様に、水平走査回路は、入力されたスタートパルスｉｎをクロック信号ｃｌｋに応じて順次先頭段から後尾段に転送して制御パルスｇを出力する転送回路ｊと、後尾段から出力された制御パルスｇを処理して内部的にスタートパルスｉｎを形成し、転送回路ｊの先頭段に入力するスタートパルス発生回路ｄとを備えている。この他、外部から入力したスタートパルスｉｎを昇圧するレベルシフタｂと、起動時外部スタートパルスｉｎを選択して、転送回路ｊに供給するスタート波形選択回路ｃを備えている。又、レベルシフタｂ及びスタート波形選択回路ｃを制御する為の制御回路ｅを備えている。転送回路ｊに対する転送開始波形（スタート波形ｆ）を外部より入力（図中ａ）すると、内部の昇圧回路ｂ（レベルシフタ）により電圧が昇圧される。尚、昇圧せずに直接スタート波形を入力してもよい。この場合、スタート波形として初めから高い電圧のパルスを作らなければならない為、システム全体として見ると消費電力が高くなる。このスタート波形をシフトレジスタｊに入力する。転送終了後、内部でスタート波形を作成する回路側に切り替える為、制御回路ｅにより、レベルシフタｂの動作を停止し、電位確定を行なってＤＣ的な入力設定にする。つまり、初期波形を一度外部から入力した後は、波形を送る必要がなくなる為、Ｈｉｇｈ又はＬｏｗに電圧を確定しておく。一度転送動作が起動すると、以後内部的にスタートパルスが逐次形成されるループ型の転送回路構成となっている。任意のタイミングで転送開始を行なうことができ、一発目の波形を入力後、その波形を出力する回路は、動作しなくてよく、システム全体の低電力化及び回路削減が可能になる。最終段転送終了とともに、開始信号を発生可能となり、外部信号に依存することなく常にコンスタントに転送が可能になる。又、外部からの信号を遮断することで、低消費電力化が実現できる。
【００４０】
図１４は、図１３に示した回路の動作説明に供するタイミングチャートである。起動時には、外部入力のスタートパルスｉｎをクロック信号ｃｌｋで順次転送して信号線を開閉制御する為の制御パルスを順次出力する。信号線終段に割り当てられた制御パルスが出力されると、これを処理して内部的にスタートパルスｉｎを作成する。これにより、以後外部スタートパルスｉｎを遮断しつつ、内部スタートパルスで転送動作を繰り返し行なう。特に、図１４に示した例は、終段から出力された制御パルスをラッチして、スタート波形を作成している。
【００４１】
図１５は、図１３に示した回路の動作の変形例を示すタイミングチャートである。本例では、信号線終段に割り当てられる制御パルスが出力されると、これに応じて所定の選択期間を設定する。この選択期間内にクロック信号ｃｌｋを選択し、これを処理合成して内部発生のスタートパルスｉｎとしている。
【００４２】
図１６は、図１３に示した回路の具体的な構成例を表わしており、その動作は図１４に示したタイミングチャートの通りである。本例は、スタート波形発生回路ｄとして、ＤＦＦを用いている。ＤＦＦを用いて、シフトレジスタの最終段から出力された波形を初段のタイミングにｃｌｋでラッチをかけ、スタート波形を発生する。この場合、終段での内部回路遅延と伝送遅延、初段ラッチ回路トータルのタイミングを考慮し、終段波形の選択が必要になる。
【００４３】
図１７は、図１３に示した回路の具体的な他の構成例を示しており、その動作は図１４のタイミングチャートに示した通りである。この例は、スタート波形発生回路ｄとしてＲＳＦＦを用いている。ＲＳＦＦは、最終波形にラッチしたタイミングでスタート波形を立ち上げ、転送一段目終了時に立ち下げる。シフトレジスタの最終段から出力された波形で、スタート波形をスタートし、一段目終了時の波形からスタート波形をストップするが、この場合も内部回路遅延と伝送遅延、初段ラッチ回路トータルのタイミングを考慮し、終段波形の選択が必要になる。
【００４４】
図１８は、図１３に示した回路の更に別の具体的例を示すブロック図であり、その動作は図１５のタイミングチャートに示した通りである。本例は、スタート波形発生回路ｄとして、最終波形にラッチしたタイミングで、基準クロック（ＣＬＫ波形）から、スタート波形を合成する回路を用いている。即ち、シフトレジスタ最終段から出力された波形で、スタート波形タイミングに応じたｃｌｋ波形を選択し、一段目終了時タイミングに合うｃｌｋ波形を選択し、ＲＳＦＦから合成する回路である。この場合、遅延量は外部からのｃｌｋ波形自身のディレイだけで済み、ｃｌｋタイミングの選択が必要になる。この様にして、シフトレジスタの終段波形を用い、シフトレジスタをループさせている。ループする毎にスタート波形が発生する。
【００４５】
図１９は、図１８に示したスタート波形発生回路ｄの具体的な構成例を示す回路図である。Ｎチャネル薄膜トランジスタとＰチャネル薄膜トランジスタを組み合わせたＣＭＯＳ構成となっている。
【００４６】
図２０は、本発明の第四面に係るアクティブマトリクス回路の実施形態を示すブロック図である。水平走査回路は、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する水平転送回路４１を含む。又、垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路２２を含む。以上のＨ転送回路４１及びＶ転送回路２２は、センサーエリア８０に接続している。特徴事項として、リセット回路３３を備えており、外部から供給されるリセットパルスに応答して水平転送回路４１及び垂直転送回路２２を強制的にリセットし、初期状態に復帰させる。
【００４７】
図２１は、図２０に示した回路の動作説明に供するタイミングチャートである。まず、外部からリセット信号ＲＥＳＥＴ１，ＲＥＳＥＴ２が入力されると、垂直転送回路及び水平転送回路が共に一旦初期化される。この後、外部からＨＳＴが供給され、同じく外部から供給されるＨＣＫ１，ＨＣＫ２に応じてＨＳＴを順次水平転送回路で転送し、各信号線に割り当てられた制御パルスを出力する。水平転送回路の終段から制御パルスが出力されると、これに基づいて次回以降のＨＳＴが内部的に作られる。同時に、ＶＣＫも内部的に作られる。垂直転送回路も水平転送回路と同様に動作する。まずリセットパルスに応じて強制的に初期化された後、ＶＳＴをＶＣＫに応じて転送し、選択パルスを各選択線に順次出力する。
【００４８】
以上の様に、リセットパルスを利用して、転送前に転送回路（シフトレジスタ）内のデータを確定する。初期設定波形は外部より入力し、その後回路転送を開始する為の各波形を送る。Ｈシフトレジスタ及びＶシフトレジスタは、初期化信号（リセット信号）を受けると、回路内の電位状態を確定する様に、回路構成が成されている為、Ｈｉｇｈ又はＬｏｗに確定される。確定された条件に従い、周辺回路（信号線制御スイッチ、レベルシフタなど）も順次確定電圧に設定される為、Ｈシフトレジスタ及びＶシフトレジスタにより制御されるドット（画素）が一段目の一ドット目に初期化される。ＨＳＴやＨＣＫなどの転送信号を送れば、初段で且つ一番目のドット信号が出力又は入力され、転送が開始する。全回路が初期化する為、回路内の不確定状態がないことから、レベルシフタの中段から動作を開始したり、重複した信号を入出力することがなくなり、リセット信号の入力直後から転送開始、データ取り込み／書き込みが可能になる。転送途中の状態においてリセット信号を入力すると、シフトレジスタが初期化され、再度初段から動作可能になる為、各回路の初期化構成に用いられる。極めて短時間のデータ入出力が可能になる為、無効な転送などの空回しタイミング入力が不要である。
【００４９】
図２２は、図２０に示したリセット回路３３の具体的な構成例を示す回路図である。このリセット回路は実際には転送回路を構成するシフトレジスタの各段に設けられている。図２２は、薄膜トランジスタの貫通電流制御による方式である。貫通電流を利用してリセットをかける為、消費電流が大きいが、回路内の初期化が早く、初期化設定しない場合の回路上の負荷が低い為、転送などの回路タイミング上での影響が少なく且つ遅延量の少ない回路構成となっている。尚、回路中、引用符で囲んだＨやＬは、リセットをかけた場合の電位状態を表わしている。
【００５０】
図２３は、同じく図２０に示したリセット回路３３の具体的な構成例を示しており、各シフトレジスタ段に組み込まれている。本例は論理確定型の初期化方式であり、各トランジスタの電位確定の為、抵抗や容量などの負荷チャージ分の電流分で済み、消費電流は小さくて済む。但し、この回路が転送上通過する為に、回路自体の遅延がタイミング上影響する。さほど、回路内部遅延の影響がない場合に有効である。
【００５１】
図２４は、本発明の第五面に係るアクティブマトリクス回路の実施形態を表わすブロック図である。本例は、外部から入力される低電圧のクロック信号（外部ＣＬＫ）を高電圧に昇圧して、対応する転送回路の各段（図示の例では、シフトレジスタＡ及びシフトレジスタＢからなる段）に供給する昇圧回路を備えている。この昇圧回路は、転送回路の一段毎（シフトレジスタＡとシフトレジスタＢの対）に対応して個別にクロック信号ＣＬＫの昇圧を行なうレベルシフタｃを有する。このレベルシフタｃは、転送回路の対応する段ｅが転送動作を行なう時に合わせて昇圧動作を行なう様になっている。特に、本レベルシフタｃは、転送回路の対応する段ｅから出力されるパルスにより昇圧動作のオンオフが直接制御されている。尚、転送回路の各段ｅから出力された制御パルスは、信号線制御回路ｄを介して、信号線のオンオフを行なうスイッチに供給される。
【００５２】
図２５は、図２４に示したレベルシフタｃの動作説明に供するタイミングチャートである。転送回路（シフトレジスタ）の各段ｅは、転送開始波形（ｉｎ波形）が入力されたポイントから転送を行なう。シフトレジスタが動作すると同時に、昇圧回路（レベルシフタ）ｃの動作が可能な様に、制御スイッチをレベルシフタｃ内に設ける。具体的には、Ｈ＿Ｓｗｉｔｃｈ及びＬ＿Ｓｗｉｔｃｈ波形を制御波形として入力し、これを駆使してレベルシフタｃの動作を制御する。外部駆動波形（外部ｃｌｋ波形）から、レベルシフタｃの作用により、電圧振幅を昇圧させ、転送ラッチ波形であるｃｌｋを動作させる。シフトレジスタｅは、ｃｌｋ波形に制御され転送を開始する。又、この時に信号線への制御パルスｋも出力される。レベルシフタｃから出力する内部ｃｌｋは、入力ゲート線の本数による負荷を考慮したバッファサイズにより、波形が供給され最適なトランジスタサイズで構成する。又、ｃｌｋは使用直前で昇圧するようにしている。シフトレジスタ動作により転送期間が終了した後は、Ｈ＿Ｓｗｉｔｃｈ及びＬ＿Ｓｗｉｔｃｈに各々Ｌｏｗ、Ｈｉｇｈの信号を与える。シフトレジスタ自身が制御パルスを出力した後、レベルシフタｃの動作を停止させる為、ｃｌｋ波形は、最終転送信号によりラッチする制御をレベルシフタ内の設定で行ない、レベルシフタの動作停止を実現する。動作停止後は、シフトレジスタの各ｃｌｋ波形の電圧値を確定させ、転送を保持状態に保つ。例えば、ｃｌｋをＨｉｇｈに保持する。転送終了後は、ＤＣ的な動作の為、外部ＨＣＫの波形を受け付けない。この様に、転送回路の入力に同期して、ｃｌｋの電圧の昇圧を開始し、転送終了のタイミングに同期して昇圧回路の電圧状態を確定し、ＤＣ的動作にすることで、ｃｌｋの入力をシフトレジスタに印加せず、過渡的な電流を抑えている。低電圧入力波形のｃｌｋは、使用するタイミングまで昇圧せず、回路内部の伝送による波形の減衰及びタイミング遅延の増加を防ぐ。レベルシフタは、シフトレジスタの信号に制御される為、レベルシフタのバッファは、シフトレジスタの最小動作の負荷範囲で構成し、転送時にレベルシフタが隣同士で重複して動作するタイミングをより小さくし、低消費電力化が可能になる。転送直前の昇圧駆動である為、回路サイズが小さく、デューティ比のずれが少なく、且つ遅延量が小さい整形された波形を供給できる。
【００５３】
図２６は、図２４に示したレベルシフタｃの具体的な構成例を示す回路図である。本回路は、Ｎチャネル薄膜トランジスタとＰチャネル薄膜トランジスタを組み合わせたＣＭＯＳ構成である。図では、低電圧で互いに逆相の外部入力ｃＬｋをｉｎ１及びｉｎ２で表わし、昇圧された後の高電圧のｃＬｋをｏｕｔ１／ｏｕｔ２で示してある。
【００５４】
図２７は、レベルシフタ（ＬＶＳ）の参考例を示すブロック図である。レベルシフタＬＶＳを回路端部に用いて、バッファを数段配置し、配線の最大負荷量を駆動させる構成となっている。バッファのＮチャネル及びＰチャネル各トランジスタ特性により、デューティ比が変化する。その整形の為に、位相調整回路ｍが必要になる。又、大きなサイズの最終バッファが常に過渡的な動作を行なう為に、バッファ自身の消費電力が大きい。転送期間以外のタイミング時もシフトレジスタにｃｌｋ波形を供給する為、負荷が印加され、レベルシフタ内の消費電力が大きい。シフトレジスタの初段と終段では、転送時の負荷成分の為、遅延が大きく、電圧の振幅値の減衰により、シフトレジスタの動作のＶｔｈが非常にシビアなマージンの低い転送となる。一つのシフトレジスタに一つのレベルシフタを対応させた構成でないので、転送回路の先頭段や最終段には転送と関係のないダミーのシフトレジスタを加えなければならず、その領域での回路構成並びに消費電力が無駄になる。
【００５５】
図２８は、本発明の第六面に係るアクティブマトリクス回路の構成例を示すブロック図である。基本的には、図２４に示した構成と類似している。異なる点は、昇圧回路が、転送回路の二段以上を単位とする組に対応して個別にクロック信号ＣＬＫの昇圧を行なうレベルシフタｃを有することである。即ち、先の例がシフトレジスタ一段当たりレベルシフタ一段を設けているのに対し、本例は例えばシフトレジスタ二段に付きレベルシフタ一段を設けている。各レベルシフタｃは、転送回路の対応する二段以上の組が転送動作を行なう時に合わせて昇圧動作を行なう様に設定されている。
【００５６】
図２９は、図２８に示した回路の動作説明に供するタイミングチャートである。図２８を参照しながら、図２９に基づいて本実施例の動作を説明する。転送回路（シフトレジスタｅ）は、転送開始波形（ｉｎ波形）が入力されたポイントから転送を行なう。シフトレジスタの動作とともに、レベルシフタｃの制御回路としてＲＳフリップフロップｄを用いた場合、ｓｅｔ信号（図中ｌ）を受け渡し、Ｈ＿Ｓｗｉｔｃｈ，Ｌ＿Ｓｗｉｔｃｈ（図中ｋ，ｌ）波形を制御波形とし、各々Ｈｉｇｈ，Ｌｏｗの信号を与え、レベルシフタの動作をオンさせる。外部駆動波形（外部ｃｌｋ波形）から、レベルシフタ回路の作用により、電圧振幅を昇圧させ、転送ラッチ波形であるｃｌｋを動作させる。シフトレジスタは、ｃｌｋに制御され転送を開始する。又、この時に信号線への制御信号も出力される。レベルシフタから供給するｃｌｋ入力の負荷を考慮したバッファサイズにより、波形は供給され、最小トランジスタサイズでレベルシフタｃを構成する。又、レベルシフタｃは対応する転送回路の段の組が動作状態に入る直前で昇圧を開始する。レベルシフタから供給されるｃｌｋによってシフトレジスタの該当段が動作を終了した後、ＲＳＦＦにｒｅｓｅｔ信号（図中ｎ）を受け渡し、Ｈ＿Ｓｗｉｔｃｈ，Ｌ＿Ｓｗｉｔｃｈに、各々Ｌｏｗ，Ｈｉｇｈの信号を与え、レベルシフタの動作を停止させる。この時、シフトレジスタの各ｃｌｋ波形の電圧値を確定して、転送を保持状態に保つ。転送終了後は、ＤＣ的な動作の為、外部ｃｌｋの波形を受け付けない。この様に、転送回路の複数段の組に一つのレベルシフタを対応させることで、１：１に対応させる場合に比べ回路規模を全体として縮小できる。特に、本構成は転送回路中の中段に位置するレベルシフタに適用すると好適である。
【００５７】
図３０は、レベルシフタの参考例を示す模式的なブロック図である。本例は、レベルシフタＬＶＳをシフトレジスタＳ／ＲＡ，Ｓ／Ｂ・・・の直前に配置し、ＡＮＤを介して各シフトレジスタの出力でレベルシフタＬＶＳを制御する。レベルシフタに接続されているシフトレジスタの段数に比例した出力線が、ＡＮＤに配置される為、配線部分での領域が大きくなり、回路領域が制限されてしまう。
【００５８】
図３１は、本発明の第七面に係るアクティブマトリクス回路の実施形態を示すブロック図である。図示する様に、本回路は、外部から入力される低電圧のクロック信号ＨＣＫ１，ＨＣＫ２を高電圧に昇圧して転送回路（シフトレジスタＡ，Ｂ）の各段に供給する昇圧回路を備えている。本昇圧回路は、転送回路の一段（シフトレジスタＡ及びシフトレジスタＢ）毎に対応して個別にクロック信号ＨＣＫ１，ＨＣＫ２の昇圧を行なう複数のレベルシフタを有している。転送回路の各段（シフトレジスタＡ，Ｂ）は、対応するレベルシフタＬＶＳから供給されたクロック信号ＨＣＫ１，ＨＣＫ２に応じて転送動作を行なって制御パルスを出力し、更にこの制御パルスに応じクロック信号ＨＣＫ１，ＨＣＫ２をサンプリングして各信号線を開閉制御するスイッチ１０２を含んでいる。
【００５９】
図３２は、図３１に示した回路の動作説明に供するタイミングチャートである。図３１を参照しつつ、図３２に基づいて本アクティブマトリクス回路の動作を説明する。転送回路（シフトレジスタＡ，Ｂ）の転送駆動波形（ＨＣＫ波形）を外部より入力し、内部の昇圧回路（レベルシフタ）により、電圧の昇圧をする。昇圧されたＨＣＫ波形をシフトレジスタのラッチ波形として使用する。転送時、シフトレジスタの動作タイミングの出力波形を用い、信号線制御スイッチ１０３の波形を得る為、ＨＣＫ波形のスイッチ１０２を閉じる。ＨＣＫの入力が信号線スイッチ制御の入力と一致することにより、次の波形の変化点（ラッチ波形）が、そのまま信号線制御スイッチ１０３に対する入力波形となる。転送終了とともに、ＨＣＫの入力と信号線スイッチ制御の入力とを一致させたスイッチ１０２を閉じ、ＤＣ的に確定させる。この時、配線中の確定電圧をシフトレジスタ出力波形の制御にフィードバックする方法を取ると、初期状態が確定しない場合に不安定が生じる為、初期設定波形を再度入力した構成が必要になる。信号線制御スイッチ１０３は、電圧確定に伴い、オフ状態になり、前状態を保持する。転送時において、各信号線はスイッチ１０３で制御されるが、このスイッチ１０３をＨＣＫで制御することにより、転送回路内で発生する遅延量に関係なく、外部信号からの遅延領域内で制御可能の為、非常に少ない遅延量で済む。転送回路（シフトレジスタ回路）が作り出すタイミングでＨＣＫをラッチし、その波形を制御回路の入力波形としてスイッチを制御することにより、外部信号との遅延が少ないポイントで信号線の制御が可能になる。シフトレジスタ回路内のラッチと、信号線の制御スイッチとしての波形の役割をＨＣＫに持たせることができ、回路数の低減化と省スペース化が可能になる。
【００６０】
図３３は、図３２に示した回路のスイッチ１０２及び１０３周辺の具体的な構成を表わした回路図である。レベルシフタから出力されたｈｃｋ１及びｈｃｋ２は、対応するシフトレジスタから出力されたＣＮＴにより、スイッチ１０２でゲーティングされた後、トランスミッションゲートで構成されるスイッチ１０３に印加され、対応する信号線のオンオフを制御する。
【００６１】
上述したアクティブマトリクス回路の能動素子（スイッチング素子）として薄膜トランジスタが好適である。特に、薄膜トランジスタの活性層（素子領域）となる半導体薄膜には多結晶シリコンが採用されている。多結晶シリコン薄膜トランジスタは、スイッチング素子に用いられるばかりでなく、回路素子としても利用でき、同一基板上にスイッチング素子と合わせて走査回路や昇圧回路等の周辺駆動回路を内蔵できる。又、多結晶シリコン薄膜トランジスタは微細化が可能なため、アクティブマトリクス構造におけるスイッチング素子の占有面積を縮小でき画素の高精細化が達成できる。ところで、従来多結晶シリコン薄膜トランジスタは製造工程上プロセス最高温度が１０００℃程度に達し、耐熱性に優れた石英ガラス等が絶縁基板として用いられていた。製造プロセス上比較的低融点のガラス基板を使用することは困難であった。しかしながら、アクティブマトリクス回路の低コスト化のためには低融点ガラス材料の使用が必要不可欠である。そこで、近年プロセス最高温度が６００℃以下になる所謂低温プロセスの開発が進められている。特に、低温プロセスは高精細のアクティブマトリクス装置を製造するとき、コスト面から極めて有利になる。
【００６２】
図３４は、本発明にかかるアクティブマトリクス回路に用いる薄膜トランジスタの製造方法の一例を示す工程図である。尚、本実施形態では便宜上ｎチャネル型の薄膜トランジスタの低温製造プロセスを示すが、ｐチャネル型でも不純物種（ドーパント種）を変えるだけで全く同様である。ここでは、ボトムゲート構造の薄膜トランジスタの製造方法を示す。まず（ａ）に示すように、ガラス等からなる絶縁基板１の上にＡｌ，Ｔａ，Ｍｏ，Ｗ，Ｃｒ，Ｃｕ又はこれらの合金を１００乃至２５０ｎｍの厚みで形成し、パタニングしてゲート電極６に加工する。
【００６３】
次いで（ｂ）に示すように、ゲート電極６の上にゲート絶縁膜を形成する。本実施形態では、ゲート絶縁膜はゲート窒化膜５ａ（ＳｉＮX ）／ゲート酸化膜５ｂ（ＳｉＯ2 ）の二層構造を用いた。ゲート窒化膜５ａはＳｉＨ4 ガスとＮＨ3 ガスの混合物を原料気体として用い、プラズマＣＶＤ法（ＰＣＶＤ法）で成膜した。尚、プラズマＣＶＤに代えて常圧ＣＶＤあるいは減圧ＣＶＤを用いてもよい。本実施形態では、ゲート窒化膜５ａを５０ｎｍの厚みで堆積した。ゲート窒化膜５ａの成膜に連続して、ゲート酸化膜５ｂを約２００ｎｍの厚みで成膜する。更にゲート酸化膜５ｂの上に連続的に非晶質シリコンからなる半導体薄膜７を約３０乃至８０ｎｍの厚みで成膜した。二層構造のゲート絶縁膜と非晶質半導体薄膜７は成膜チャンバの真空系を破らず連続成膜した。ここで、プラズマＣＶＤ法を用いた場合、膜中の水素を脱離させるために窒素雰囲気中で４００℃乃至４５０℃、１時間乃至２時間程度のアニールを行う。
【００６４】
ここで、必要に応じ薄膜トランジスタのＶｔｈを制御する目的で、Ｖｔｈイオンインプランテーションを行う。本例では、Ｂ＋をドーズ量が１×１０12乃至６×１０12／ｃｍ2程度でイオン注入した。続いて、レーザ光を照射し、非晶質半導体薄膜７を結晶化する。レーザ光としてはエキシマレーザビームを用いることができる。いわゆるレーザアニールは６００℃以下のプロセス温度で半導体薄膜を結晶化するための有力な手段である。本実施例では、パルス状に励起され且つ矩形状又は帯状に整形されたレーザ光を非晶質半導体薄膜７に照射して結晶化を行う。この際、前工程で脱水素化処理を行っているので、非晶質半導体薄膜７にレーザ光を照射し急激に加熱しても、含有水素の突沸が生じる恐れはない。尚、場合によっては、レーザ結晶化に代え、固相成長法により半導体薄膜の結晶化を行ってもよい。この場合でも、結晶欠陥が少なく結晶性に優れた多結晶半導体薄膜を得るために、予め脱水素化処理を施すことは重要である。この後、半導体薄膜７を各薄膜トランジスタの素子領域に合わせてパタニングする。
【００６５】
（ｃ）に示すように、前工程で結晶化された多結晶半導体薄膜７の上に、例えばプラズマＣＶＤ法でＳｉＯ2を約１００ｎｍ乃至３００ｎｍの厚みで形成する。本例ではシランガスを分解してＳｉＯ2 を形成した。このＳｉＯ2 を所定の形状にパタニングしてストッパー膜１１に加工する。この場合、裏面露光技術を用いてゲート電極６と整合するようにストッパー膜１１をパタニングしている。ストッパー膜１１の直下に位置する多結晶半導体薄膜７の部分はチャネル領域Ｃｈとして保護される。続いて、ストッパー膜１１をマスクとしてイオンインプランテーションにより不純物（例えばＰ＋イオン）を半導体薄膜７に注入し、ＬＤＤ領域を形成する。この時のドーズ量は、例えば４×１０12乃至５×１０13／ｃｍ2 である。加速電圧は例えば１０ｋｅＶである。更にストッパー膜１１及びその両側のＬＤＤ領域を被覆するようにフォトレジストをパタニング形成したあと、これをマスクとして不純物（例えばＰ＋イオン）を高濃度で注入し、ソース領域Ｓ及びドレイン領域Ｄを形成する。不純物注入には、例えばイオンドーピング（イオンシャワー）を用いることができる。これは質量分離をかけることなく電界加速で不純物を注入するものであり、本実施例ではＨ2 で希釈したＰＨ3 ガスを用い１×１０15／ｃｍ2 程度のドーズ量で不純物を注入し、ソース領域Ｓ及びドレイン領域Ｄを形成した。尚、図示しないが、ｐチャネルの薄膜トランジスタを形成する場合には、ｎチャネル型薄膜トランジスタの領域をフォトレジストで被覆したあと、不純物をＰ＋イオンからＢ＋イオンに切り換えドーズ量１×１０15／ｃｍ2 程度でイオンドーピングすればよい。例えばＨ2 で希釈したＢ2 Ｈ6 ガスを用いる。尚、ここでは質量分離型のイオンインプランテーション装置を用いて不純物を注入してもよい。この後、半導体薄膜７に注入された不純物の活性化工程となる。活性化には、炉アニール、レーザなどのエネルギービームを用いたアニール、ＲＴＡを用いたアニールのいずれでもよい。
【００６６】
最後に（ｄ）に示すように、ＳｉＯ2を約２００ｎｍの厚みで成膜し、層間絶縁膜１２とする。層間絶縁膜１２の形成後、ＳｉＮX をプラズマＣＶＤ法で約２００乃至４００ｎｍ成膜し、パシベーション膜（キャップ膜）１３とする。この段階で窒素ガス又はフォーミングガス中又は真空中雰囲気下で３５０℃程度の加熱処理を１時間行ない、層間絶縁膜１２に含まれる水素原子を半導体薄膜７中に拡散させる。このあと、コンタクトホールを開口し、Ｍｏ，Ａｌ等を２００乃至４００ｎｍの厚みでスパッタしたあと、所定の形状にパタニングして配線電極９に加工する。更に、アクリル樹脂等からなる平坦化層１０を１μｍ程度の厚みで塗布したあとコンタクトホールを開口する。平坦化層１０の上にＩＴＯやＩＸＯ等からなる透明導電膜をスパッタしたあと、所定の形状にパタニングして電極２に加工する。ＩＴＯを用いた場合には、２２０℃でＮ2 中３０分程度のアニールを行う。
【符号の説明】
【００６７】
２１…垂直スタートパルス発生回路、２２…垂直転送回路、３０…レベルシフタ、２５…垂直クロック信号発生回路、３１…レベルシフタ、４１…水平転送回路
【特許請求の範囲】
【請求項１】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなるアクティブマトリクス回路において、
前記水平走査回路は、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する水平転送回路を含み、
前記垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路を含み、
外部から供給されるリセットパルスに応答して該水平転送回路及び垂直転送回路を強制的にリセットし、初期状態に復帰させるリセット回路を備えていることを特徴とするアクティブマトリクス回路。
【請求項２】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項１記載のアクティブマトリクス回路。
【請求項３】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、
前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含むアクティブマトリクス回路において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有することを特徴とするアクティブマトリクス回路。
【請求項４】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項３記載のアクティブマトリクス回路。
【請求項５】
各レベルシフタは、転送回路の対応する段が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項３記載のアクティブマトリクス回路。
【請求項６】
各レベルシフタは、転送回路の対応する段から出力されるパルスにより昇圧動作のオンオフが直接制御されていることを特徴とする請求項５記載のアクティブマトリクス回路。
【請求項７】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、
前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含むアクティブマトリクス回路において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを有することを特徴とするアクティブマトリクス回路。
【請求項８】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項７記載のアクティブマトリクス回路。
【請求項９】
各レベルシフタは、転送回路の対応する二段以上の組が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項７記載のアクティブマトリクス回路。
【請求項１０】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、
前記水平走査回路は、スタートパルスをクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する転送回路を含むアクティブマトリクス回路において、
外部から入力される低電圧の該クロック信号を高電圧に昇圧して該転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有すると共に、
前記転送回路の各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、
更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチを含むことを特徴とするアクティブマトリクス回路。
【請求項１１】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項１０記載のアクティブマトリクス回路。
【請求項１２】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなる面圧力分布検出装置において、
前記水平走査回路は、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する水平転送回路を含み、
前記垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路を含み、
外部から供給されるリセットパルスに応答して該水平転送回路及び垂直転送回路を強制的にリセットし、初期状態に復帰させるリセット回路を備えていることを特徴とする面圧力分布検出装置。
【請求項１３】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項１２記載の面圧力分布検出装置。
【請求項１４】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、
前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含む面圧力分布検出装置において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有することを特徴とする面圧力分布検出装置。
【請求項１５】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項１４記載の面圧力分布検出装置。
【請求項１６】
各レベルシフタは、転送回路の対応する段が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項１４記載の面圧力分布検出装置。
【請求項１７】
各レベルシフタは、転送回路の対応する段から出力されるパルスにより昇圧動作のオンオフが直接制御されていることを特徴とする請求項１６記載の面圧力分布検出装置。
【請求項１８】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、
前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含む面圧力分布検出装置において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを有することを特徴とする面圧力分布検出装置。
【請求項１９】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項１８記載の面圧力分布検出装置。
【請求項２０】
各レベルシフタは、転送回路の対応する二段以上の組が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項１８記載の面圧力分布検出装置。
【請求項２１】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、
前記水平走査回路は、スタートパルスをクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する転送回路を含む面圧力分布検出装置において、
外部から入力される低電圧の該クロック信号を高電圧に昇圧して該転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有すると共に、
前記転送回路の各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、
更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチを含むことを特徴とする面圧力分布検出装置。
【請求項２２】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項２１記載の面圧力分布検出装置。
【請求項２３】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなるアクティブマトリクス回路の駆動方法において、
前記水平走査手順は、水平スタートパルスを水平クロック信号に応じて順次水平シフトレジスタの先頭段から後尾段に転送して制御パルスを出力する水平転送手順を含み、
前記垂直走査手順は、垂直スタートパルスを垂直クロック信号に応じて順次垂直シフトレジスタの先頭段から後尾段に転送する垂直転送手順を含み、
外部から供給されるリセットパルスに応答して該水平シフトレジスタ及び垂直シフトレフスタを強制的にリセットし、初期状態に復帰させるリセット手順を備えていることを特徴とするアクティブマトリクス回路の駆動方法。
【請求項２４】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタを用いることを特徴とする請求項２３記載のアクティブマトリクス回路の駆動方法。
【請求項２５】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、
前記水平走査手順は、第一のスタートパルスを第一のクロック信号に応じて順次第一のシフトレジスタの先頭段から後尾段に転送して制御パルスを出力する第一の転送手順を含み、前記垂直走査手順は、第二のスタートパルスを第二のクロック信号に応じて順次第二のシフトレジスタの先頭段から後尾段に転送する第二の転送手順を含むアクティブマトリクス回路の駆動方法において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応するシフトレジスタの各段に供給する昇圧手順を備えており、
前記昇圧手順は、該シフトレジスタの一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを用いることを特徴とするアクティブマトリクス回路の駆動方法。
【請求項２６】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタを用いることを特徴とする請求項２５記載のアクティブマトリクス回路の駆動方法。
【請求項２７】
各レベルシフタは、該シフトレジスタの対応する段が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項２５記載のアクティブマトリクス回路の駆動方法。
【請求項２８】
各レベルシフタは、該シフトレジスタの対応する段から出力されるパルスにより昇圧動作のオンオフが直接制御されていることを特徴とする請求項２７記載のアクティブマトリクス回路の駆動方法。
【請求項２９】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、
前記水平走査手順は、第一のスタートパルスを第一のクロック信号に応じて順次第一のシフトレジスタの先頭段から後尾段に転送して制御パルスを出力する第一の転送手順を含み、前記垂直走査手順は、第二のスタートパルスを第二のクロック信号に応じて順次第二のシフトレジスタの先頭段から後尾段に転送する第二の転送手順を含むアクティブマトリクス回路の駆動方法において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応するシフトレジスタの各段に供給する昇圧手順を備えており、
前記昇圧手順は、該シフトレジスタの二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを用いることを特徴とするアクティブマトリクス回路の駆動方法。
【請求項３０】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタを用いることを特徴とする請求項２９記載のアクティブマトリクス回路の駆動方法。
【請求項３１】
各レベルシフタは、シフトレジスタの対応する二段以上の組が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項２９記載のアクティブマトリクス回路の駆動方法。
【請求項３２】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、
前記水平走査手順は、スタートパルスをクロック信号に応じて順次シフトレジスタの先頭段から後尾段に転送して制御パルスを出力する転送手順を含むアクティブマトリクス回路の駆動方法において、
外部から入力される低電圧の該クロック信号を高電圧に昇圧して該シフトレジスタの各段に供給する昇圧手順を備えており、
前記昇圧手順は、該シフトレジスタの一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを用いると共に、
前記シフトレジスタの各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、
更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチ手順を含むことを特徴とするアクティブマトリクス回路の駆動方法。
【請求項３３】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタを用いることを特徴とする請求項３２記載のアクティブマトリクス回路の駆動方法。
【請求項１】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなるアクティブマトリクス回路において、
前記水平走査回路は、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する水平転送回路を含み、
前記垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路を含み、
外部から供給されるリセットパルスに応答して該水平転送回路及び垂直転送回路を強制的にリセットし、初期状態に復帰させるリセット回路を備えていることを特徴とするアクティブマトリクス回路。
【請求項２】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項１記載のアクティブマトリクス回路。
【請求項３】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、
前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含むアクティブマトリクス回路において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有することを特徴とするアクティブマトリクス回路。
【請求項４】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項３記載のアクティブマトリクス回路。
【請求項５】
各レベルシフタは、転送回路の対応する段が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項３記載のアクティブマトリクス回路。
【請求項６】
各レベルシフタは、転送回路の対応する段から出力されるパルスにより昇圧動作のオンオフが直接制御されていることを特徴とする請求項５記載のアクティブマトリクス回路。
【請求項７】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、
前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含むアクティブマトリクス回路において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを有することを特徴とするアクティブマトリクス回路。
【請求項８】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項７記載のアクティブマトリクス回路。
【請求項９】
各レベルシフタは、転送回路の対応する二段以上の組が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項７記載のアクティブマトリクス回路。
【請求項１０】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査回路とからなり、
前記水平走査回路は、スタートパルスをクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する転送回路を含むアクティブマトリクス回路において、
外部から入力される低電圧の該クロック信号を高電圧に昇圧して該転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有すると共に、
前記転送回路の各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、
更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチを含むことを特徴とするアクティブマトリクス回路。
【請求項１１】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項１０記載のアクティブマトリクス回路。
【請求項１２】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなる面圧力分布検出装置において、
前記水平走査回路は、水平スタートパルスを水平クロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する水平転送回路を含み、
前記垂直走査回路は、垂直スタートパルスを垂直クロック信号に応じて順次先頭段から後尾段に転送する垂直転送回路を含み、
外部から供給されるリセットパルスに応答して該水平転送回路及び垂直転送回路を強制的にリセットし、初期状態に復帰させるリセット回路を備えていることを特徴とする面圧力分布検出装置。
【請求項１３】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項１２記載の面圧力分布検出装置。
【請求項１４】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、
前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含む面圧力分布検出装置において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有することを特徴とする面圧力分布検出装置。
【請求項１５】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項１４記載の面圧力分布検出装置。
【請求項１６】
各レベルシフタは、転送回路の対応する段が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項１４記載の面圧力分布検出装置。
【請求項１７】
各レベルシフタは、転送回路の対応する段から出力されるパルスにより昇圧動作のオンオフが直接制御されていることを特徴とする請求項１６記載の面圧力分布検出装置。
【請求項１８】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、
前記水平走査回路は、第一のスタートパルスを第一のクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する第一の転送回路を含み、前記垂直走査回路は、第二のスタートパルスを第二のクロック信号に応じて順次先頭段から後尾段に転送する第二の転送回路を含む面圧力分布検出装置において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応する転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを有することを特徴とする面圧力分布検出装置。
【請求項１９】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項１８記載の面圧力分布検出装置。
【請求項２０】
各レベルシフタは、転送回路の対応する二段以上の組が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項１８記載の面圧力分布検出装置。
【請求項２１】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子と、該能動素子に接続され外部から印加される面圧力に応じた信号を受ける電極と、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査回路と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子を介し該信号を取り込む水平走査回路とからなり、
前記水平走査回路は、スタートパルスをクロック信号に応じて順次先頭段から後尾段に転送して制御パルスを出力する転送回路を含む面圧力分布検出装置において、
外部から入力される低電圧の該クロック信号を高電圧に昇圧して該転送回路の各段に供給する昇圧回路を備えており、
前記昇圧回路は、該転送回路の一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを有すると共に、
前記転送回路の各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、
更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチを含むことを特徴とする面圧力分布検出装置。
【請求項２２】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタからなることを特徴とする請求項２１記載の面圧力分布検出装置。
【請求項２３】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなるアクティブマトリクス回路の駆動方法において、
前記水平走査手順は、水平スタートパルスを水平クロック信号に応じて順次水平シフトレジスタの先頭段から後尾段に転送して制御パルスを出力する水平転送手順を含み、
前記垂直走査手順は、垂直スタートパルスを垂直クロック信号に応じて順次垂直シフトレジスタの先頭段から後尾段に転送する垂直転送手順を含み、
外部から供給されるリセットパルスに応答して該水平シフトレジスタ及び垂直シフトレフスタを強制的にリセットし、初期状態に復帰させるリセット手順を備えていることを特徴とするアクティブマトリクス回路の駆動方法。
【請求項２４】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタを用いることを特徴とする請求項２３記載のアクティブマトリクス回路の駆動方法。
【請求項２５】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、
前記水平走査手順は、第一のスタートパルスを第一のクロック信号に応じて順次第一のシフトレジスタの先頭段から後尾段に転送して制御パルスを出力する第一の転送手順を含み、前記垂直走査手順は、第二のスタートパルスを第二のクロック信号に応じて順次第二のシフトレジスタの先頭段から後尾段に転送する第二の転送手順を含むアクティブマトリクス回路の駆動方法において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応するシフトレジスタの各段に供給する昇圧手順を備えており、
前記昇圧手順は、該シフトレジスタの一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを用いることを特徴とするアクティブマトリクス回路の駆動方法。
【請求項２６】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタを用いることを特徴とする請求項２５記載のアクティブマトリクス回路の駆動方法。
【請求項２７】
各レベルシフタは、該シフトレジスタの対応する段が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項２５記載のアクティブマトリクス回路の駆動方法。
【請求項２８】
各レベルシフタは、該シフトレジスタの対応する段から出力されるパルスにより昇圧動作のオンオフが直接制御されていることを特徴とする請求項２７記載のアクティブマトリクス回路の駆動方法。
【請求項２９】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、
前記水平走査手順は、第一のスタートパルスを第一のクロック信号に応じて順次第一のシフトレジスタの先頭段から後尾段に転送して制御パルスを出力する第一の転送手順を含み、前記垂直走査手順は、第二のスタートパルスを第二のクロック信号に応じて順次第二のシフトレジスタの先頭段から後尾段に転送する第二の転送手順を含むアクティブマトリクス回路の駆動方法において、
外部から入力される低電圧のクロック信号を高電圧に昇圧して対応するシフトレジスタの各段に供給する昇圧手順を備えており、
前記昇圧手順は、該シフトレジスタの二段以上を単位とする組に対応して個別にクロック信号の昇圧を行なうレベルシフタを用いることを特徴とするアクティブマトリクス回路の駆動方法。
【請求項３０】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタを用いることを特徴とする請求項２９記載のアクティブマトリクス回路の駆動方法。
【請求項３１】
各レベルシフタは、シフトレジスタの対応する二段以上の組が転送動作を行なう時に合わせて昇圧動作を行なうことを特徴とする請求項２９記載のアクティブマトリクス回路の駆動方法。
【請求項３２】
行状の選択線と、列状の信号線と、両者の交差部に配された能動素子とを備え、各選択線を順次走査して能動素子を選択する為の選択パルスを出力する垂直走査手順と、各信号線を開閉制御するための制御パルスを出力して選択された能動素子に対する信号の入力又は出力を行なう水平走査手順とからなり、
前記水平走査手順は、スタートパルスをクロック信号に応じて順次シフトレジスタの先頭段から後尾段に転送して制御パルスを出力する転送手順を含むアクティブマトリクス回路の駆動方法において、
外部から入力される低電圧の該クロック信号を高電圧に昇圧して該シフトレジスタの各段に供給する昇圧手順を備えており、
前記昇圧手順は、該シフトレジスタの一段毎に対応して個別にクロック信号の昇圧を行なう複数のレベルシフタを用いると共に、
前記シフトレジスタの各段は、対応するレベルシフタから供給されたクロック信号に応じ転送動作を行なって制御パルスを出力し、
更に該制御パルスに応じ該クロック信号をサンプリングして各信号線を開閉制御するスイッチ手順を含むことを特徴とするアクティブマトリクス回路の駆動方法。
【請求項３３】
前記能動素子は、絶縁性の基板に形成された多結晶シリコンを素子領域とする薄膜トランジスタを用いることを特徴とする請求項３２記載のアクティブマトリクス回路の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１０−９１５６１（Ｐ２０１０−９１５６１Ａ）
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願番号】特願２００９−２３０５１９（Ｐ２００９−２３０５１９）
【出願日】平成２１年１０月２日（２００９．１０．２）
【分割の表示】特願２０００−２１００７０（Ｐ２０００−２１００７０）の分割
【原出願日】平成１２年７月１１日（２０００．７．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願日】平成２１年１０月２日（２００９．１０．２）
【分割の表示】特願２０００−２１００７０（Ｐ２０００−２１００７０）の分割
【原出願日】平成１２年７月１１日（２０００．７．１１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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