光電変換装置
【課題】 光電変換装置において、デジタル回路間の電圧変動により生じるノイズを低減する。
【解決手段】 本発明の光電変換装置は、画素駆動部と、所定の信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、前記画素駆動部のデジタル回路には第１電圧と前記第１電圧と値の異なる第２電圧とが供給され、前記信号処理部のデジタル回路には第３電圧と前記第３電圧と値の異なる第４電圧とが供給され、前記画素駆動部のデジタル回路に第１電圧を供給する第１導電体の主たる部分と前記信号処理部のデジタル回路に第３電圧を供給する第２導電体の主たる部分とが分離されていることを特徴とする。
【解決手段】 本発明の光電変換装置は、画素駆動部と、所定の信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、前記画素駆動部のデジタル回路には第１電圧と前記第１電圧と値の異なる第２電圧とが供給され、前記信号処理部のデジタル回路には第３電圧と前記第３電圧と値の異なる第４電圧とが供給され、前記画素駆動部のデジタル回路に第１電圧を供給する第１導電体の主たる部分と前記信号処理部のデジタル回路に第３電圧を供給する第２導電体の主たる部分とが分離されていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる光電変換装置に係る。
【背景技術】
【０００２】
Ａ／Ｄ変換回路を内蔵して、光電変換後のアナログ信号をデジタル信号として出力する撮像装置が提案されている。特許文献１にはそのような光電変換装置の一例が開示されており、アナログ回路部の電源と、デジタル回路部の電源を分離して、デジタル回路部で発生するノイズがアナログ回路部に混入するのを防ぐことが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０５‐０９５０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のような従来の光電変換装置には、以下のような課題がある。特許文献１の光電変換装置で使用されるデジタル回路としては、少なくとも、Ａ／Ｄ変換回路内に含まれるデジタル回路、信号処理用のデジタル回路、画素を駆動するためのデジタル回路が含まれる。しかしながら、特許文献１の光電変換装置では、これらの異なるデジタル回路間での電源、グラウンドを介したノイズ混入という新たな課題は見出されていなかった。例えば画素駆動部や、Ａ／Ｄ変換回路内のデジタル回路などにおいて、多数のスイッチが同時にオン、オフする期間が存在する。この時、デジタル用の電源、グラウンドに大きなノイズが混入し、信号出力のレートに合わせて比較的高速に動作する信号処理部の誤動作を発生させる場合がある。これは画像内の特定な位置に発生する、ランダムノイズとして観測されることがある。
本発明は、上記課題を解決する手段を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の光電変換装置は、複数の画素と、前記複数の画素に駆動信号を供給するデジタル回路を有する画素駆動部と、前記画素からのアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路からのデジタル信号を順次受け、所定の信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、前記画素駆動部のデジタル回路には第１電圧と前記第１電圧と値の異なる第２電圧とが供給され、前記信号処理部のデジタル回路には第３電圧と前記第３電圧と値の異なる第４電圧とが供給され、前記画素駆動部のデジタル回路に第１電圧を供給する第１導電体の主たる部分と前記信号処理部のデジタル回路に第３電圧を供給する第２導電体の主たる部分とが分離されていることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、例えば、ランダムノイズを抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１実施例の概略図である。
【図２】本発明の第１実施例の画素の回路図である。
【図３】本発明の第１実施例の増幅回路の回路図である。
【図４】本発明の第１実施例のＡ／Ｄ変換器の回路図である。
【図５】本発明の第１実施例を駆動する制御信号のタイミング図である。
【図６】本発明の第２実施例の概略図である。
【図７】本発明の第２実施例のＡ／Ｄ変換器の回路図である。
【図８】本発明の第２実施例のデジタル信号線の詳細を示した回路図である。
【図９】本発明の第２実施例を駆動する制御信号のタイミング図である。
【図１０】本発明の第１実施例の導電体の上面図である。
【図１１】本発明の断面図である。
【図１２】本発明の第２実施例の導電体の上面図である。
【発明を実施するための形態】
【０００８】
添付の図面を参照しつつ本発明の実施形態を以下に説明する。図面を通じて同一の構成要素は同一の参照符号を付して重複する説明を省略する。
【０００９】
（第１実施例）
図１を用いて本発明の第１の実施例に係る光電変換装置１００の概略構成を説明する。図１は光電変換装置の概略構成を説明することを目的としており、実際の半導体基板上の配置を示すものではない。実際は画素アレイの面積がチップ面積の大半を占める場合が多い。したがって画素アレイ外部にある周辺回路は互いに近接して配される。
【００１０】
光電変換装置１００は例えばＣＭＯＳイメージセンサであり、被写体像を示す入射光を光電変換素子により光電変換し、光電変換により得られた電気信号をデジタルデータとして外部に出力する。
【００１１】
光電変換装置１００は複数の画素１１１が行列状に配置された画素アレイ１１０を備えうる。図１では簡単のために４つの画素１１１を示しているが、画素１１１の個数はこれに限られず、より多くの画素を有しうる。各画素１１１において光電変換装置１００への入射光がアナログ信号へ光電変換される。
【００１２】
光電変換装置１００はさらに垂直走査回路１４０を備えうる。垂直走査回路１４０はデジタル回路を有する。デジタル回路とは入力がデジタル信号で出力もデジタル信号となる回路である。垂直走査回路１４０は画素行ごともしくは複数画素行ごとに配置された行選択線１１２に駆動信号を順次もしくはランダムに供給する。したがって垂直走査回路１４０は画素駆動部である。画素駆動部にはシフトレジスタ、デコーダを用いることができ、これらがデジタル回路にあたる。後述するが画素駆動部が有するデジタル回路には第１電圧と第１電圧よりも低い第２電圧が供給される。
【００１３】
行選択線１１２に駆動パルス信号が供給されると、対応する画素行に含まれる各画素１１１からアナログ信号が列信号線１１３に読み出される。本実施形態では、画素アレイ１１０からのアナログ信号として、画素１１１のリセットレベルの信号であるノイズ信号と、光電変換により発生した電荷に応じた信号にノイズ信号が重畳した画素信号（以下画素信号）とが読み出される場合を扱う。画素信号からノイズ信号を除去することでノイズが低減された信号を得ることができる。
【００１４】
光電変換装置１００はさらに、列信号線１１３ごとに増幅回路１２０およびＡ／Ｄ変換器１３０を備えうる。増幅回路１２０は列信号線１１３を介して画素１１１から出力されたアナログ信号を増幅してＡ／Ｄ変換器１３０へ供給する。Ａ／Ｄ変換器１３０は入力されたアナログ信号をデジタルデータに変換する。
【００１５】
光電変換装置１００はさらに、ランプ信号生成部１７０およびカウンタ１８０を備えうる。ランプ信号生成部１７０はランプ信号Ｖｒａｍｐを生成し、ランプ信号線１７１を通じて各Ａ／Ｄ変換器１３０に供給する。カウンタ１８０はカウントデータ線１８１を通じてカウント値Ｃｎｔを各Ａ／Ｄ変換器１３０に供給する。カウンタ１８０として例えばグレイカウンタやバイナリカウンタを用いてもよく、カウンタ１８０はアップダウン機能を有してもよい。本実施形態では複数のＡ／Ｄ変換器１３０が、ランプ信号生成部１７０およびカウンタ１８０を共有する例を扱うが、Ａ／Ｄ変換器１３０ごとにこれらの構成要素を有してもよい。
【００１６】
光電変換装置１００はさらに、水平走査回路１５０および信号処理部１９０を備えうる。水平走査回路１５０はＡ／Ｄ変換器１３０が出力するデジタルデータを列ごとにデジタル信号線１９１、１９２に順次出力する。デジタル信号線１９１、１９２に転送されたデジタルデータは信号処理部１９０に供給される。信号処理部１９０はＡ／Ｄ変換回路からのデジタル信号を順次受け、所定の信号処理を行う。信号処理部１９０はデジタル回路を有する。デジタル回路は、デジタル信号が入力されデジタル信号を出力する回路である。本例ではＡＮＤ回路、ＮＯＴ回路等のロジック回路がデジタル回路を構成する。
【００１７】
本実施形態では、デジタル信号線１９１、１９２に、それぞれノイズ信号を表すデジタルデータと画素信号を表すデジタルデータとが順次読み出される。信号処理部１９０は、例えば、画素信号を表すデジタルデータからノイズ信号を表すデジタルデータを減算して、有効な画素値を外部に出力する。
【００１８】
光電変換装置１００はさらに、出力部１９３を有する。出力１９３は信号処理部１９０からの信号を単にバッファするような構成を用いることができる。もしくは信号処理部１９０とともにＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）に適合するような信号処理をしてもよい。
【００１９】
光電変換装置１００はさらに、上述の各構成要素にパルス信号を供給して光電変換装置１００の動作を制御するタイミング制御部１９４を備えうる。図１ではタイミング制御部１９４から各構成要素へパルス信号を送信するための信号線を図示していない。タイミング制御部１９４から供給されるパルス信号については後述のタイミング図を用いて詳細に説明する。
【００２０】
パッド１９５は外部から第１電圧ＶＤＤが供給されるパッドである。パッド１９６は第２電圧ＧＮＤが供給されるパッドである。第１電圧ＶＤＤは第２電圧ＧＮＤよりも高い電圧である。例えば、第１電圧ＶＤＤとしては、５Ｖ、３．３Ｖ、１．８Ｖである。例えば第２電圧ＧＮＤは０Ｖである。これらの電圧は実回路に供給される段階でレベルシフト回路等を介することで電圧が変化していてもよい。しかし、第１電圧ＶＤＤと第２電圧ＧＮＤの大小関係は変わらない。
【００２１】
パッド１９７は出力部１９３を介して出力された信号を外部へ出力するための出力パッドである。パッド１９８はタイミング制御部１９４が外部からの制御信号を受けるための入力パッドである。
【００２２】
本実施例の光電変換装置は複数の画素と画素駆動部と複数のＡ／Ｄ変換回路と信号処理部とが同一半導体基板に配される。
【００２３】
第１導電体１００１は少なくとも垂直走査回路１４０のデジタル回路に第１電圧を供給する。第２導電体１００２は少なくとも垂直走査回路１４０のデジタル回路に第１電圧よりも低い第２電圧を供給する。第３導電体１００３は少なくとも信号処理部１９０のデジタル回路に第３電圧を供給する。第４導電体１００４は少なくとも信号処理部１９０のデジタル回路に第３電圧よりも低い第２電圧を供給する。ここでは、第１電圧と第３電圧は同じ値であり、第２電圧と第４電圧は同じ値である。したがって互いに電圧が供給されるパッドは共通となっている。これらの値は異ならせてもよいが、大小関係はこの関係となるようにする。
【００２４】
本実施形態では光電変換装置１００が増幅回路１２０を含むことによって、Ａ／Ｄ変換器１３０で発生するノイズの影響を軽減できる。しかしながら、光電変換装置１００は増幅回路１２０を含まずに、画素１１１からのアナログ信号が列信号線１１３を介して直接にＡ／Ｄ変換器１３０へ供給されてもよい。また、図１に示す例では画素アレイ１１０の一方の側に増幅回路１２０、Ａ／Ｄ変換器１３０および水平走査回路１５０が配置されるが、これらの構成要素が画素アレイ１１０の両側に配置されて、画素列ごとに何れか一方の側の構成要素に振り分けられてもよい。
【００２５】
続いて、図２および図３の等価回路図を用いて光電変換装置１００に含まれる画素１１１および増幅回路１２０の概略構成の一例を説明する。画素１１１および増幅回路１２０は画素１１１の画素値を算出するためのアナログ信号をＡ／Ｄ変換器１３０に供給できれば如何なる構成であってもよい。
【００２６】
画素１１１は光電変換を行う光電変換素子として機能するフォトダイオード１１４および複数のトランジスタを含む。フォトダイオード１１４は転送部である転送スイッチ１１５を介してフローティングディフュージョンＦＤに接続される。フローティングディフュージョンＦＤは、リセットスイッチ１１６を介して画素電源線１１８に接続されるとともに、増幅トランジスタ１１７のゲートに接続される。増幅トランジスタ１１７は画素増幅部として機能し得る。画素増幅部の入力ノードはＦＤ及びこれに電気的に接続された増幅トランジスタ１１７のゲートである。画素増幅部の入力ノードに転送スイッチ１１５を介してフォトダイオード１１４の電荷が転送される。
増幅トランジスタ１１７のドレインは画素電源線１１８に接続され、増幅トランジスタ１１７のソースは列信号線１１３に接続される。リセットスイッチ１１６のゲートは、行制御線１１２の１つ、リセット線ＰＲＥＳに接続される。また、転送スイッチ１１５のゲートは、行制御線の１つ、転送線ＰＴＸに接続される。画素電源線１１８は、パルスＰＶＳＥＬで駆動される電源選択スイッチ１１９によって、ＶＲＥＳＨ、またはＶＲＥＳＨよりも低電圧であるＶＲＥＳＬに接続される。リセットスイッチ１１６の動作と、電源選択スイッチ１１９の動作の組み合わせによって、読みだす画素行の選択または非選択の設定を行うが、詳細は後述する。このタイプの画素回路は、増幅トランジスタ１１７のソースと列信号線１１３の間にスイッチを設けるタイプの画素回路に比べて、単位画素中のトランジスタ数が削減できるので、微細な画素を実現するのに好適である。画素回路はこれに限られるものではないが好ましくは画素内で信号を増幅する機能を有する構成がよい。
【００２７】
増幅回路１２０は、図３に図示する回路素子を含み、反転アンプを構成する。増幅器１２１の反転入力端子はクランプキャパシタＣｏを介して列信号線１１３に接続される。クランプキャパシタと列信号線１１３との間にスイッチを設けてもよい。増幅器１２１の非反転入力端子には基準電圧となる電圧ＶＣ０Ｒが供給される。増幅器１２１の出力端子はＡ／Ｄ変換器１３０に直接もしくはスイッチ等を介して接続される。また、増幅器１２１の反転入力端子と出力端子との間には帰還キャパシタＣｆおよび列アンプリセットスイッチ１２２が並列に接続される。このような構成により、増幅回路１２０は列信号線１１３を介して入力された信号をクランプキャパシタＣｏと帰還キャパシタＣｆとの容量値の比で増幅して出力する。帰還キャパシタを互いに並列な複数のキャパシタで構成することでゲイン可変の構成とすることもできる。
【００２８】
続いて、図４の等価回路図を用いて図１のＡ／Ｄ変換器１３０の概略構成を説明する。Ａ／Ｄ変換器１３０は入力端子ＩＮ、出力端子ＯＵＴＮ、出力端子ＯＵＴＳ、比較器１３１およびラッチ回路１３２、１３３を備えうる。入力端子ＩＮには列信号線１１３を介してアナログ信号が入力される。比較器１３１は印加された入力電圧と比較対象の閾値電圧とを比較し、その比較結果に応じたレベルの出力信号ＣＭＰＯを出力する。Ａ／Ｄ変換器に１３０には、さらに、比較器１３１の出力信号ＣＭＰＯに応じて、デジタルデータを記憶する４つのラッチ回路ＬＮＷ、ＬＮＲ、ＬＳＷ、ＬＳＲが設けられている。ラッチ回路ＬＮＷはＡＤ変換後のデジタル信号を保持する第１メモリとして機能し得る。ラッチ回路ＬＮＷのＤ入力とラッチ回路ＬＳＷのＤ入力とはともにカウント信号線１８１に接続される。ラッチ回路ＬＮＷのＧ入力は、比較回路１３１の出力ＣＭＰＯと制御信号ＰＭＳＥＬＮを入力とするＡＮＤゲートの出力線に接続される。ラッチ回路ＬＳＷのＧ入力は、比較回路１３１の出力ＣＭＰＯと制御信号ＰＭＳＥＬＳを入力とするＡＮＤゲートの出力線に接続される。ラッチ回路ＬＮＷのＱ出力はラッチ回路ＬＮＲのＤ入力に接続され、ラッチ回路ＬＳＷのＱ出力はラッチ回路ＬＳＲのＤ入力に接続される。ラッチ回路ＬＮＲのＧ入力とラッチ回路ＬＳＷのＧ入力とはともに制御線ＰＭＴＸに接続される。ラッチ回路ＬＮＲのＱ出力は出力端子ＯＵＴＮに接続され、ラッチ回路ＬＳＲのＱ出力は出力端子ＯＵＴＳに接続される。ラッチ回路ＬＳＲ、ＬＮＲは第１メモリからのデータ出力を入力とし、信号処理部１９０に対してデータを出力する第２メモリとして機能する。
【００２９】
図５を用いて、図１の光電変換装置の動作を説明する。
図５の時刻ｔ０〜ｔ０‘は、ある一行（添え字として“１”で示す行）に含まれる画素１１１の信号がＡ／Ｄ変換器１３０でデジタル信号に変換され、信号処理部１９０に伝達されるまでの動作を示すタイミング図である。以下のパルス図ではハイレベルで各スイッチが導通することとする。
【００３０】
まず時刻ｔ０において、行選択パルスＰＶＳＥＬがハイレベル（以下Ｈと略する。また、ローレベルは以下Ｌと略する）となり、画素電源線１１８に電圧ＶＲＥＳＨが供給される。時刻ｔ０〜ｔ１の期間、画素リセットパルスＰＲＥＳがＨとなり、画素リセットスイッチ１１６によって、画素１１１のフローティングディフュージョンＦＤが電圧ＶＲＥＳＨにリセットされる。その他の行（添え字として、“２”で示す行、およびその他全ての行）は、ｔ１３〜ｔ１４の期間と等価なタイミングで、あらかじめＦＤが電圧ＶＲＥＳＬに設定されているが、これについては後述する。図示されていない列信号線１１３に接続されている定電流源と、列信号線１１３に接続される全ての行の画素によって、ソースを共通とした、他入力のソースフォロワ回路を形成している。画素の増幅トランジスタ１１７がＮ型のトランジスタであるため、ゲートの電位が最も電位の高い入力となっている添え字“１”で示す行の出力が、優先して列信号線１１３に出力される。増幅トランジスタ１１７がＰ型のトランジスタであれば逆の関係となり、選択を行なう行のＦＤに供給される電圧は他の行に比べて相対的に低い電圧となる。
【００３１】
一方、画素１１１のリセット状態に対応した出力（以下、画素リセットレベルと呼ぶ）が、列信号線１１３に出力されている時刻ｔ０〜ｔ２の期間、列アンプリセットパルスＰＣ０ＲがＨとなり、上記の画素リセットレベルをクランプする。この時の列アンプ１２１の出力を、以下Ｎレベルと呼ぶ。
【００３２】
つづいて時刻ｔ２〜ｔ５の期間は、Ｎレベルをアナログ入力として、Ａ／Ｄ変換器１３０において、対応するデジタル信号に変換する。これを以下Ｎ変換と呼ぶ。時刻ｔ２〜ｔ３において、コンパレータリセットパルスＰＣＭＰＯがＨとなり、列アンプから出力されるＮレベルと、ランプ信号生成部で生成される基準電圧（以下ランプリセットレベルと呼ぶ）の差電圧をクランプする。その後、いったんランプ信号は、ランプリセットレベルより所定電圧低いレベルに下がり、時刻ｔ３〜ｔ５の間、一定の傾きで上昇する。時刻ｔ４において、Ｎレベルと、ランプ信号が一致すると、コンパレータ出力ＣＭＰＯはＬからＨに変化する。
【００３３】
一方、カウンタ１８０から供給されるカウンタ信号は、時刻ｔ３〜ｔ５において、時刻ｔ３からの時間を計測している。本実施例では４ビットのグレイカウンタを用いているが、これに限らない。時刻ｔ４においてコンパレータ出力がＬからＨとなると、Ｎレベルに対応するカウンタ信号が、ラッチＬＮＷにラッチされる。時刻ｔ５においてＮ変換が終了する。
【００３４】
続いて、時刻ｔ６〜ｔ７の期間、画素転送パルスがＨとなり、フォトダイオードＰＤから入射光量に応じた光電荷が読み出され、画素リセットレベルに光電変換出力が重畳したレベルが、列信号線１１３に読みだされる。すると、増幅回路１２０において反転増幅された出力が、Ａ／Ｄ変換器１３０に入力される。このときの列アンプ出力を、以下Ｓレベルと呼ぶ。
【００３５】
時刻ｔ８〜ｔ１０の期間、時刻ｔ３〜ｔ５と同様に、Ａ／Ｄ変換が実行されるが、変換されるアナログ信号は、Ｓレベルであることが異なり、以下Ｓ変換と呼ぶ。Ｓ変換中時刻ｔ９において、Ｓレベルに対応するカウンタ信号が、ラッチＬＳＷにラッチされ、時刻ｔ１０において、Ｓ変換は終了する。
【００３６】
最後に、時刻ｔ１１〜ｔ１２の期間、メモリ転送パルスＰＭＴＸがＨとなり、ラッチＬＮＷおよびラッチＬＳＷのデジタルデータが、ラッチＬＮＲ、ラッチＬＳＲに転送される。ラッチＬＮＲ、ＬＳＲに格納された、一行分のデジタルデータは、時刻ｔ１３〜ｔ１６の間、水平走査回路１５０により出力される選択信号ＰＨ１、ＰＨ２に従って、デジタル信号線１９１、１９２を介して、信号処理部１９０に順次入力される。そして、信号処理部においてＮ変換値とＳ変換値の差分演算がされ、光電変換出力として、光電変換装置外に出力される。
【００３７】
一方、時刻ｔ１１において、ＰＶＳＥＬがＨからＬとなり、電源選択スイッチ１１９によって、画素電源線に電圧ＶＲＥＳＬが供給される。かつｔ１３〜ｔ１４において、全行のＰＳＥＬがＨとなると、全行のリセットスイッチがオンとなり、ＦＤの電圧は電圧ＶＲＥＳＬに設定される。この動作により、画素アレイ１１０のどの行も選択されていない状態となる。
【００３８】
同様に、次行（添え字“２”で示す）が、垂直走査回路１２０によって選択され、同じ読み出し動作が行われ、画素アレイを一通り走査し終わることで、一枚の画像出力が出力される。
【００３９】
ここで注目すべき期間は、時刻ｔ１３〜ｔ１４の期間である。この期間、画素アレイを駆動する垂直走査回路１４０内において、全行のリセットパルスＰＲＥＳが一斉にＨとなる同時スイッチングが行われる。ここでの全行とは少なくとも読出し領域に含まれる全画素行、つまり全画素である。光電変換装置を撮像装置として用いる場合には読み出し領域は撮像領域に該当し、画角などにより面積等が適宜変化する領域である。
【００４０】
信号処理部１９０は、デジタル信号線１９１、１９２から入力される高速のデジタル信号を、減算するなどの信号処理を行っている。従来の光電変換装置では、リセットパルスの立上り、立下りのタイミングで、外部に出力される信号にノイズが混入していた。これは、上記タイミングで多数の素子に電流が流れることで、電圧供給配線の電位変動が生じ、これが主に信号処理部１１９に影響を及ぼす場合があるためである。本実施例の光電変換装置は、このようなノイズを低減することが可能となる。なぜならば、垂直走査回路１４０と、信号処理部１９０とに電圧を供給する導電体の主たる部分が分離されているためである。
【００４１】
詳細な導電体のパターンの一例を図１０に示す。垂直走査回路１４０と信号処理部１９０に電圧を供給している導電体の平面パターンを示している。ここでは垂直走査回路１４０、信号処理部１９０のそれぞれに対し、値の異なる二つの電圧が供給されている。第１電圧と第１電圧よりも低い第２電圧である。以下では導電体を配線として説明する。
【００４２】
第１電圧、第２電圧共に少なくとも二つの配線層を介して電圧入力パッドから各回路に電圧が供給される。まず第１電圧の方から説明する。第１入力パッド２００に第１電圧もしくは第１電圧に準ずる電圧が供給される。第１入力パッド２００は第３配線層により構成することができる。第１入力パッド２００から不図示のプラグを介して第３配線層よりも下層の第２配線層に配される配線２２１ａに電圧が伝達される。配線２２１ａは図面上方向に延びて配され信号処理部１９０に第１電圧を供給する。また第１電圧は垂直走査回路１４０にも供給される。配線２２１ａは、第２配線層の下層の第１配線層に配された配線２２０ａにプラグを介して電気的に接続される。配線２２０ａは図面横方向に伸びて配される。そして配線２２０ａはプラグを介して第２配線層に配された配線２２１ｃに電気的に接続される。配線２２１ｃは図面上方向に延びて配され、垂直走査回路１４０と電気的に接続される。配線２２１ａ、配線２２１ｃが第１入力パッド２００から各回路へ電圧を伝達する導電体の主たる部分を構成している。配線２２１ａ、２２１ｃは好ましくは互いに平行に配されるのがよい。
【００４３】
この主たる部分が電気的に分離されている。電気的に分離された状態の一例としては配線２２１ａ、２２１ｃの間に絶縁体を配する例が挙げられる。通常であれば、所定の電圧を供給する配線はできるだけ幅を広げて抵抗を下げる。図１０の構成においても配線２２１ａ、２２１ｃをまとめて一つの配線として幅を広げたほうが抵抗が低くなり電圧降下の影響も小さくなる。しかしながら本発明においては上述した新規な課題を見出したためあえて電圧を伝達する主たる部分にあたる配線を分離する。
【００４４】
ここで電圧を伝達する主たる部分とは、パッドから各回路素子間の距離の６０％以上を占める部分である。電圧を伝達する主たる部分を、パッドから各回路素子間の距離の８０％以上を占める部分としてこれらを分離すると更に好適である。つまり言い換えると入力パッドから各回路までの距離の６０％以上が分離されているともいえる。
【００４５】
第２電圧に関しても基本的には同様である。第２入力パッド２０１に第２電圧もしくは第２電圧に準ずる電圧が供給される。第２入力パッド２０１は第３配線層により構成することができる。第２入力パッド２０１から不図示のプラグを介して第３配線層よりも下層の第２配線層に配される配線２２１ｄに電圧が伝達される。配線２２１ｄは図面上方向に延びて配され垂直走査回路１４０に第２電圧を供給する。また第２電圧は信号処理部１９０にも供給される。配線２２１ｄは、第２配線層の下層の第１配線層に配された配線２２０ｂにプラグを介して電気的に接続される。配線２２０ｂは図面横方向に伸びて配される。そして配線２２０ｂはプラグを介して第２配線層に配された配線２２１ｂに電気的に接続される。配線２２１ｂは図面上方向に延びて配され、信号処理部１９０と電気的に接続される。配線２２１ｂ、配線２２１ｄが第２入力パッド２０１から各回路へ電圧を伝達する導電体の主たる部分を構成している。配線２２１ｂ、２２１ｄは好ましくは互いに平行に配されるのがよい。
【００４６】
この主たる部分が電気的に分離されている。つまり配線２２１ｂ、２２１ｄの間には絶縁体が配されている。通常であれば、所定の電圧を供給する配線はできるだけ幅を広げて抵抗を下げる。図１０の構成においても配線２２１ｂ、２２１ｄをまとめて一つの配線として幅を広げたほうが、抵抗が低くなり電圧降下の影響も小さくなる。しかしながら本発明においては上述した新規な課題を見出したためあえて配線を分離しているのである。
【００４７】
上述した例では同一配線層で電圧を伝達する主たる部分を構成している。しかしながら配線層の数に余裕があれば、異なる配線層に配してもよい。具体的には配線２２１ａと配線２２１ｃとを異なる配線層に配する。もしくは配線２２１ｂと配線２２１ｄとを異なる配線層に配する。
【００４８】
図１１に、垂直走査回路１４０と信号処理部１９０の一部の断面図を示す。
まず垂直走査回路１４０に関して説明する。Ｎ型半導体基板２１０の表面側に、Ｐ型ウェル２１１ａが配されている、さらにＰ型ウェル２１１ａに包含されるように、Ｎ型ウェル２１２ａが配されている。Ｐ型ウェル２１１ａにはＮ型トランジスタが配され、Ｎ型ウェル２１２ａにはＰ型トランジスタが配される。以下ではトランジスタとしてＭＯＳトランジスタを例にとり説明を行なう。
Ｐ型ウェル２１１ａにはＮＭＯＳトランジスタ２１４ａが、Ｎ型ウェル２１２ａにはＰＭＯＳトランジスタ２１３ａがそれぞれ配されている。Ｐ型半導体領域２１５ａはＰＭＯＳトランジスタ２１３ａのソースもしくはドレインである。Ｎ型半導体領域２１６ａはＮ型ウェル２１２ａに第１電圧を供給するための半導体領域である。Ｐ型半導体領域２１７ａはＰウェル２１１ａに第２電圧を供給するための半導体領域である。
【００４９】
次に信号処理部１９０に関して説明する。Ｎ型半導体基板２１０の表面側に、Ｐ型ウェル２１１ｂが配されている、さらにＰ型ウェル２１１ｂに包含されるように、Ｎ型ウェル２１２ｂが配されている。Ｐ型ウェル２１１ｂにはＮＭＯＳトランジスタ２１４ｂが、Ｎ型ウェル２１２ｂにはＰＭＯＳトランジスタ２１３ｂがそれぞれ配されている。Ｐ型半導体領域２１５ｂはＰＭＯＳトランジスタ２１３ｂのソースもしくはドレインである。Ｎ型半導体領域２１６ｂはＮウェル２１２ｂに第１電圧を供給するための半導体領域である。Ｐ型半導体領域２１７ａはＰウェル２１１ａに第２電圧を供給するための半導体領域である。
【００５０】
このようにＮ型ウェルおよびＰ型ウェルが、垂直走査回路１４０と信号処理部１９０で独立して設けられている。垂直走査回路のデジタル回路を構成するＰ型トランジスタが配されるウェルを第１のＮ型ウェル、Ｎ型トランジスタが配されるウェルを第１のＰ型ウェルとする。そして信号処理部１９０のデジタル回路を構成するＰ型トランジスタが配されるウェルを第２のＮ型ウェル、Ｎ型トランジスタが配されるウェルを第２のＰ型ウェルとする。この時第１のＮ型ウェルと第１のＮ型ウェルとが分離され、第２のＰ型ウェルと第２のＰ型ウェルとが分離されている。ウェル同士が分離されている状態の一例としては、それぞれのウェル間に反対導電型のウェルが配されている状態をいう。
このような構成とすることで半導体基板中を介したノイズ伝播が抑制されるため、誤動作防止にはさらに効果的である。このことにより、垂直走査回路１４０と信号処理部１９０に対して第１電圧を供給する導電体間の共通インピーダンスが小さいため、垂直走査回路１４０において発生した電圧変動の信号処理部１９０への影響を低減できる。もしくは垂直走査回路１４０と信号処理部１９０に対して第２電圧を供給する導電体間の共通インピーダンスが小さいため、垂直走査回路１４０において発生した電圧変動の信号処理部１９０への影響を低減できる。本実施例においては第１電圧を伝達する導電体、第２電圧を伝達する導電体の両者を分離した。しかしながらいずれか一方をやることでも本発明の効果を得ることはできる。
【００５１】
なお、導電体を分離する際には、前述の共通インピーダンスを１Ω以下にすることが望ましい。また、光電変換装置の面積が大きくなることが許容されるならば、電源パッド２００およびグラウンドパッド２０１を、垂直走査回路１４０と、信号処理部１９０に対して、独立に設けてもよい。なお、本発明の効果は、水平走査回路の走査レートが約７０ＭＨｚ以上になると顕著になる。言い換えると、信号処理部での処理後の信号を外部に７０ＭＨｚ以上の周波数で読み出すモードを有している場合に好適である。また、水平走査回路１５０は、信号処理部１９０と協調して同一レートで動作することから、信号処理部１９０と第１電圧、第２電圧を伝達する導電体を分離しない方が望ましい。もしくは分離するとしても分離する領域の面積は小さい方がよい。共通インピーダンスで言うならば、水平走査回路１５０と信号処理部１９０とに第１電圧を供給する導電体間の共通インピーダンスが、垂直走査回路１４０と信号処理部１９０とに第１電圧を供給する導電体間の共通インピーダンスよりも小さい。この関係は第２電圧においても同様である。
【００５２】
出力部１９３においても同様である。出力部１９３と信号処理部１９０とに第１電圧を供給する導電体間の共通インピーダンスが、垂直走査回路１４０と信号処理部１９０とに第１電圧を供給する導電体間の共通インピーダンスよりも小さい方が好ましい。この関係は第２電圧においても同様である。
【００５３】
（第２実施例）
図６を用いて、本発明の第２の実施例に係わる光電変換装置の概略構成について説明する。本実施例は第１実施例と多くの点で類似しているが、Ａ／Ｄ変換器１３０に第１電圧を供給する導電体の主たる部分が信号処理部に第１電圧を供給する導電体の主たる部分と分離されている点が異なる。第２電圧を供給する導電体においても同様である。
【００５４】
加えて、Ａ／Ｄ変換器１３０内のラッチＬＮＷ、ＬＳＷに初期値を書き込む機能が追加されている。ここでの初期値はＡ／Ｄ変換器１３０のフルスケール以上の値である。
【００５５】
図７に本実施例のＡ／Ｄ変換器１３０の構成を示す。初期化パルスＰＭＩＮＴと比較器１３１から出力のＯＲをとったものが、ラッチＬＮＷ、ＬＳＷのＧ入力に供給される。ＰＭＩＮＴを入力するとともに、カウンタより所定の値を出力することで、ラッチＬＮＷ、ＬＳＷに初期値を書き込むことができる。例えば、Ａ／Ｄ変換器のフルスケールを超えるアナログ入力が入力された際にはオーバーフロー状態となる。しかしながら本実施例の構成によれば、Ａ／Ｄ変換値のフルスケールもしくはフルスケールを超える値を初期値として書き込むことができる。このことにより、Ａ／Ｄ変換器がオーバーフローした場合にも適切な信号を出力することができる。
【００５６】
図９は、本実施例の光電変換装置を駆動するタイミング図である。特筆すべきは、第１の実施例に対して、初期化パルスＰＭＩＮＴが追加となっており、時刻ｔ１５〜ｔ１６において、全列のラッチＬＳＷ、ＬＮＷに対して略同時に初期化動作が行われている点である。ここで略同時としているのは配線抵抗等でのパルス遅延を含む意味である。
【００５７】
このとき、一方でデジタル信号線１９１、１９２によって、信号処理部１９０に対してデジタル信号が順次転送され、信号処理部１９０は減算など所定の信号処理を実行している。このため、時刻ｔ１５〜ｔ１６において、信号処理部１９０においてノイズが混入する可能性がある。しかしながら、本実施例の光電変換装置においては、Ａ／Ｄ変換器１３０に第１電圧、第２電圧を供給する導電体の主たる部分と、信号処理部１９０に第１電圧、第２電圧を供給する導電体の主たる部分どうしが分離されている。この分離は実施例１と同様に共通インピーダンスで１Ω以下である。
【００５８】
なお、Ａ／Ｄ変換器１３０において、第１電圧を供給する導電体及び第２電圧を供給する導電体自体に大きな電位変動が発生している場合に、デジタル信号線１９１、１９２を介して伝達されるデジタル信号自体にノイズが混入してしまう。これに対して、ラッチＬＮＲ、ＬＳＲからの出力を差動で伝送し、信号処理部１９０の前段で、センスアンプによってシングルエンドのデジタル信号に変換してもよい。このような形態をとることで、デジタル信号自体にのるノイズも実効的に除去することができる。なお、センスアンプに第１電圧及び第２電圧を供給する導電体の主たる部分は、信号処理部１９０に第１電圧及び第２電圧を供給する導電体の主たる部分と分離しない方がよい。共通インピーダンスで言うならば少なくとも１Ω以上である。
【００５９】
図１２に本実施例の導電体のパターンを示す。図１０と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。ここではＡ／Ｄ変換器１３０、垂直走査回路１４０、カウンタ１８０、信号処理部１９０に第１電圧及び第１電圧よりも低い第２電圧を供給する導電体のパターンを抜き出して示している。
【００６０】
配線２２１ｅは第２配線層で形成されている。配線２２１ｅは第１電圧をカウンタ１８０に伝達する導電体の主たる部分を構成する。配線２２１ｆは第２配線層で形成されている。配線２２１ｆは第２電圧をカウンタ１８０に伝達する導電体の主たる部分を構成する。配線２２１ｇは第２配線層で形成されている。配線２２１ｇは第１電圧をＡＤ変換器１３０に伝達する導電体の主たる部分を構成する。配線２２１ｈは第２配線層で形成されている。配線２２１ｈは第２電圧をＡＤ変換器１３０に伝達する導電体の主たる部分を構成する。配線２２１ｇが配線２２１ｂと分離されており、配線２２１ｈが配線２２１ａと分離されている。本例では図示しないが実施例１と同様に各回路を構成するＰ型トランジスタが配されるＮ型ウェル同士が分離されていると更に好ましい。更に各回路を構成するＮ型トランジスタが配されるＰ型ウェル同士が分離されていると好ましい。具体的に言えば、画素駆動部のデジタル回路は、複数の第１のＰ型トランジスタと複数の第１のＮ型トランジスタとを含んで構成される。そして複数の第１のＰ型トランジスタが配される第１のＮ型ウェルには第１電圧が供給され、複数の第１のＮ型トランジスタが配される第１のＰ型ウェルには第１電圧よりも低い第２電圧が供給されている。そして、信号処理部のデジタル回路は、複数の第２のＰ型トランジスタと複数の第２のＮ型トランジスタとを含んで構成される。複数の第２のＰ型トランジスタが配される第２のＮ型ウェルには第１電圧が供給され、複数の第２のＮ型トランジスタが配される第２のＰ型ウェルには第２電圧が供給される。そして、Ａ／Ｄ変換回路は、複数の第３のＰ型トランジスタと複数の第３のＮ型トランジスタとを含んで構成される。複数の第３のＰ型トランジスタが配される第３のＮ型ウェルには第１電圧が供給され、複数の第３のＮ型トランジスタが配される第３のＰ型ウェルには第２電圧が供給される。このような構成において、前記第１のＮ型ウェルと前記第２のＮ型ウェルと前記第３のＮ型ウェルとが互いに分離される。そして、第１のＰ型ウェルと前記第２のＰ型ウェルと前記第３のＰ型ウェルとが互いに分離された構成である。このような構成にすればノイズの低減効果を高めることができ更に好適である。
【００６１】
本実施例の光電変換装置によれば、ノイズを低減することが可能となり、且つ、Ａ／Ｄ変換器１３０がオーバーフロー状態でも適切なデジタルデータを出力することができ、より使用条件の広い光電変換装置が実現できる。
【００６２】
以上具体的な実施例を挙げて本発明の説明を行ったが、本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。デジタル回路間の電圧変動により生じるノイズが存在すれば、その部分の導電体を分離すればよいのである。したがって、実施例１の構成に追加して実施例２の構成を用いてもよいし、各々を単独で用いたとしても効果はある。信号処理も様々なものが考えられ、デジタル回路間の電圧変動により生じるノイズが存在する構成であれば適用することができる。
【符号の説明】
【００６３】
１００ 光電変換装置
１１０ 画素アレイ
１１１ 画素
１１８ 画素電源線
１３０ Ａ／Ｄ変換器
１４０ 垂直走査回路
１９０ 信号処理部
２００ 電源パッド
２０１ グラウンドパッド
【技術分野】
【０００１】
本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる光電変換装置に係る。
【背景技術】
【０００２】
Ａ／Ｄ変換回路を内蔵して、光電変換後のアナログ信号をデジタル信号として出力する撮像装置が提案されている。特許文献１にはそのような光電変換装置の一例が開示されており、アナログ回路部の電源と、デジタル回路部の電源を分離して、デジタル回路部で発生するノイズがアナログ回路部に混入するのを防ぐことが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０５‐０９５０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１のような従来の光電変換装置には、以下のような課題がある。特許文献１の光電変換装置で使用されるデジタル回路としては、少なくとも、Ａ／Ｄ変換回路内に含まれるデジタル回路、信号処理用のデジタル回路、画素を駆動するためのデジタル回路が含まれる。しかしながら、特許文献１の光電変換装置では、これらの異なるデジタル回路間での電源、グラウンドを介したノイズ混入という新たな課題は見出されていなかった。例えば画素駆動部や、Ａ／Ｄ変換回路内のデジタル回路などにおいて、多数のスイッチが同時にオン、オフする期間が存在する。この時、デジタル用の電源、グラウンドに大きなノイズが混入し、信号出力のレートに合わせて比較的高速に動作する信号処理部の誤動作を発生させる場合がある。これは画像内の特定な位置に発生する、ランダムノイズとして観測されることがある。
本発明は、上記課題を解決する手段を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の光電変換装置は、複数の画素と、前記複数の画素に駆動信号を供給するデジタル回路を有する画素駆動部と、前記画素からのアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路からのデジタル信号を順次受け、所定の信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、前記画素駆動部のデジタル回路には第１電圧と前記第１電圧と値の異なる第２電圧とが供給され、前記信号処理部のデジタル回路には第３電圧と前記第３電圧と値の異なる第４電圧とが供給され、前記画素駆動部のデジタル回路に第１電圧を供給する第１導電体の主たる部分と前記信号処理部のデジタル回路に第３電圧を供給する第２導電体の主たる部分とが分離されていることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、例えば、ランダムノイズを抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１実施例の概略図である。
【図２】本発明の第１実施例の画素の回路図である。
【図３】本発明の第１実施例の増幅回路の回路図である。
【図４】本発明の第１実施例のＡ／Ｄ変換器の回路図である。
【図５】本発明の第１実施例を駆動する制御信号のタイミング図である。
【図６】本発明の第２実施例の概略図である。
【図７】本発明の第２実施例のＡ／Ｄ変換器の回路図である。
【図８】本発明の第２実施例のデジタル信号線の詳細を示した回路図である。
【図９】本発明の第２実施例を駆動する制御信号のタイミング図である。
【図１０】本発明の第１実施例の導電体の上面図である。
【図１１】本発明の断面図である。
【図１２】本発明の第２実施例の導電体の上面図である。
【発明を実施するための形態】
【０００８】
添付の図面を参照しつつ本発明の実施形態を以下に説明する。図面を通じて同一の構成要素は同一の参照符号を付して重複する説明を省略する。
【０００９】
（第１実施例）
図１を用いて本発明の第１の実施例に係る光電変換装置１００の概略構成を説明する。図１は光電変換装置の概略構成を説明することを目的としており、実際の半導体基板上の配置を示すものではない。実際は画素アレイの面積がチップ面積の大半を占める場合が多い。したがって画素アレイ外部にある周辺回路は互いに近接して配される。
【００１０】
光電変換装置１００は例えばＣＭＯＳイメージセンサであり、被写体像を示す入射光を光電変換素子により光電変換し、光電変換により得られた電気信号をデジタルデータとして外部に出力する。
【００１１】
光電変換装置１００は複数の画素１１１が行列状に配置された画素アレイ１１０を備えうる。図１では簡単のために４つの画素１１１を示しているが、画素１１１の個数はこれに限られず、より多くの画素を有しうる。各画素１１１において光電変換装置１００への入射光がアナログ信号へ光電変換される。
【００１２】
光電変換装置１００はさらに垂直走査回路１４０を備えうる。垂直走査回路１４０はデジタル回路を有する。デジタル回路とは入力がデジタル信号で出力もデジタル信号となる回路である。垂直走査回路１４０は画素行ごともしくは複数画素行ごとに配置された行選択線１１２に駆動信号を順次もしくはランダムに供給する。したがって垂直走査回路１４０は画素駆動部である。画素駆動部にはシフトレジスタ、デコーダを用いることができ、これらがデジタル回路にあたる。後述するが画素駆動部が有するデジタル回路には第１電圧と第１電圧よりも低い第２電圧が供給される。
【００１３】
行選択線１１２に駆動パルス信号が供給されると、対応する画素行に含まれる各画素１１１からアナログ信号が列信号線１１３に読み出される。本実施形態では、画素アレイ１１０からのアナログ信号として、画素１１１のリセットレベルの信号であるノイズ信号と、光電変換により発生した電荷に応じた信号にノイズ信号が重畳した画素信号（以下画素信号）とが読み出される場合を扱う。画素信号からノイズ信号を除去することでノイズが低減された信号を得ることができる。
【００１４】
光電変換装置１００はさらに、列信号線１１３ごとに増幅回路１２０およびＡ／Ｄ変換器１３０を備えうる。増幅回路１２０は列信号線１１３を介して画素１１１から出力されたアナログ信号を増幅してＡ／Ｄ変換器１３０へ供給する。Ａ／Ｄ変換器１３０は入力されたアナログ信号をデジタルデータに変換する。
【００１５】
光電変換装置１００はさらに、ランプ信号生成部１７０およびカウンタ１８０を備えうる。ランプ信号生成部１７０はランプ信号Ｖｒａｍｐを生成し、ランプ信号線１７１を通じて各Ａ／Ｄ変換器１３０に供給する。カウンタ１８０はカウントデータ線１８１を通じてカウント値Ｃｎｔを各Ａ／Ｄ変換器１３０に供給する。カウンタ１８０として例えばグレイカウンタやバイナリカウンタを用いてもよく、カウンタ１８０はアップダウン機能を有してもよい。本実施形態では複数のＡ／Ｄ変換器１３０が、ランプ信号生成部１７０およびカウンタ１８０を共有する例を扱うが、Ａ／Ｄ変換器１３０ごとにこれらの構成要素を有してもよい。
【００１６】
光電変換装置１００はさらに、水平走査回路１５０および信号処理部１９０を備えうる。水平走査回路１５０はＡ／Ｄ変換器１３０が出力するデジタルデータを列ごとにデジタル信号線１９１、１９２に順次出力する。デジタル信号線１９１、１９２に転送されたデジタルデータは信号処理部１９０に供給される。信号処理部１９０はＡ／Ｄ変換回路からのデジタル信号を順次受け、所定の信号処理を行う。信号処理部１９０はデジタル回路を有する。デジタル回路は、デジタル信号が入力されデジタル信号を出力する回路である。本例ではＡＮＤ回路、ＮＯＴ回路等のロジック回路がデジタル回路を構成する。
【００１７】
本実施形態では、デジタル信号線１９１、１９２に、それぞれノイズ信号を表すデジタルデータと画素信号を表すデジタルデータとが順次読み出される。信号処理部１９０は、例えば、画素信号を表すデジタルデータからノイズ信号を表すデジタルデータを減算して、有効な画素値を外部に出力する。
【００１８】
光電変換装置１００はさらに、出力部１９３を有する。出力１９３は信号処理部１９０からの信号を単にバッファするような構成を用いることができる。もしくは信号処理部１９０とともにＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）に適合するような信号処理をしてもよい。
【００１９】
光電変換装置１００はさらに、上述の各構成要素にパルス信号を供給して光電変換装置１００の動作を制御するタイミング制御部１９４を備えうる。図１ではタイミング制御部１９４から各構成要素へパルス信号を送信するための信号線を図示していない。タイミング制御部１９４から供給されるパルス信号については後述のタイミング図を用いて詳細に説明する。
【００２０】
パッド１９５は外部から第１電圧ＶＤＤが供給されるパッドである。パッド１９６は第２電圧ＧＮＤが供給されるパッドである。第１電圧ＶＤＤは第２電圧ＧＮＤよりも高い電圧である。例えば、第１電圧ＶＤＤとしては、５Ｖ、３．３Ｖ、１．８Ｖである。例えば第２電圧ＧＮＤは０Ｖである。これらの電圧は実回路に供給される段階でレベルシフト回路等を介することで電圧が変化していてもよい。しかし、第１電圧ＶＤＤと第２電圧ＧＮＤの大小関係は変わらない。
【００２１】
パッド１９７は出力部１９３を介して出力された信号を外部へ出力するための出力パッドである。パッド１９８はタイミング制御部１９４が外部からの制御信号を受けるための入力パッドである。
【００２２】
本実施例の光電変換装置は複数の画素と画素駆動部と複数のＡ／Ｄ変換回路と信号処理部とが同一半導体基板に配される。
【００２３】
第１導電体１００１は少なくとも垂直走査回路１４０のデジタル回路に第１電圧を供給する。第２導電体１００２は少なくとも垂直走査回路１４０のデジタル回路に第１電圧よりも低い第２電圧を供給する。第３導電体１００３は少なくとも信号処理部１９０のデジタル回路に第３電圧を供給する。第４導電体１００４は少なくとも信号処理部１９０のデジタル回路に第３電圧よりも低い第２電圧を供給する。ここでは、第１電圧と第３電圧は同じ値であり、第２電圧と第４電圧は同じ値である。したがって互いに電圧が供給されるパッドは共通となっている。これらの値は異ならせてもよいが、大小関係はこの関係となるようにする。
【００２４】
本実施形態では光電変換装置１００が増幅回路１２０を含むことによって、Ａ／Ｄ変換器１３０で発生するノイズの影響を軽減できる。しかしながら、光電変換装置１００は増幅回路１２０を含まずに、画素１１１からのアナログ信号が列信号線１１３を介して直接にＡ／Ｄ変換器１３０へ供給されてもよい。また、図１に示す例では画素アレイ１１０の一方の側に増幅回路１２０、Ａ／Ｄ変換器１３０および水平走査回路１５０が配置されるが、これらの構成要素が画素アレイ１１０の両側に配置されて、画素列ごとに何れか一方の側の構成要素に振り分けられてもよい。
【００２５】
続いて、図２および図３の等価回路図を用いて光電変換装置１００に含まれる画素１１１および増幅回路１２０の概略構成の一例を説明する。画素１１１および増幅回路１２０は画素１１１の画素値を算出するためのアナログ信号をＡ／Ｄ変換器１３０に供給できれば如何なる構成であってもよい。
【００２６】
画素１１１は光電変換を行う光電変換素子として機能するフォトダイオード１１４および複数のトランジスタを含む。フォトダイオード１１４は転送部である転送スイッチ１１５を介してフローティングディフュージョンＦＤに接続される。フローティングディフュージョンＦＤは、リセットスイッチ１１６を介して画素電源線１１８に接続されるとともに、増幅トランジスタ１１７のゲートに接続される。増幅トランジスタ１１７は画素増幅部として機能し得る。画素増幅部の入力ノードはＦＤ及びこれに電気的に接続された増幅トランジスタ１１７のゲートである。画素増幅部の入力ノードに転送スイッチ１１５を介してフォトダイオード１１４の電荷が転送される。
増幅トランジスタ１１７のドレインは画素電源線１１８に接続され、増幅トランジスタ１１７のソースは列信号線１１３に接続される。リセットスイッチ１１６のゲートは、行制御線１１２の１つ、リセット線ＰＲＥＳに接続される。また、転送スイッチ１１５のゲートは、行制御線の１つ、転送線ＰＴＸに接続される。画素電源線１１８は、パルスＰＶＳＥＬで駆動される電源選択スイッチ１１９によって、ＶＲＥＳＨ、またはＶＲＥＳＨよりも低電圧であるＶＲＥＳＬに接続される。リセットスイッチ１１６の動作と、電源選択スイッチ１１９の動作の組み合わせによって、読みだす画素行の選択または非選択の設定を行うが、詳細は後述する。このタイプの画素回路は、増幅トランジスタ１１７のソースと列信号線１１３の間にスイッチを設けるタイプの画素回路に比べて、単位画素中のトランジスタ数が削減できるので、微細な画素を実現するのに好適である。画素回路はこれに限られるものではないが好ましくは画素内で信号を増幅する機能を有する構成がよい。
【００２７】
増幅回路１２０は、図３に図示する回路素子を含み、反転アンプを構成する。増幅器１２１の反転入力端子はクランプキャパシタＣｏを介して列信号線１１３に接続される。クランプキャパシタと列信号線１１３との間にスイッチを設けてもよい。増幅器１２１の非反転入力端子には基準電圧となる電圧ＶＣ０Ｒが供給される。増幅器１２１の出力端子はＡ／Ｄ変換器１３０に直接もしくはスイッチ等を介して接続される。また、増幅器１２１の反転入力端子と出力端子との間には帰還キャパシタＣｆおよび列アンプリセットスイッチ１２２が並列に接続される。このような構成により、増幅回路１２０は列信号線１１３を介して入力された信号をクランプキャパシタＣｏと帰還キャパシタＣｆとの容量値の比で増幅して出力する。帰還キャパシタを互いに並列な複数のキャパシタで構成することでゲイン可変の構成とすることもできる。
【００２８】
続いて、図４の等価回路図を用いて図１のＡ／Ｄ変換器１３０の概略構成を説明する。Ａ／Ｄ変換器１３０は入力端子ＩＮ、出力端子ＯＵＴＮ、出力端子ＯＵＴＳ、比較器１３１およびラッチ回路１３２、１３３を備えうる。入力端子ＩＮには列信号線１１３を介してアナログ信号が入力される。比較器１３１は印加された入力電圧と比較対象の閾値電圧とを比較し、その比較結果に応じたレベルの出力信号ＣＭＰＯを出力する。Ａ／Ｄ変換器に１３０には、さらに、比較器１３１の出力信号ＣＭＰＯに応じて、デジタルデータを記憶する４つのラッチ回路ＬＮＷ、ＬＮＲ、ＬＳＷ、ＬＳＲが設けられている。ラッチ回路ＬＮＷはＡＤ変換後のデジタル信号を保持する第１メモリとして機能し得る。ラッチ回路ＬＮＷのＤ入力とラッチ回路ＬＳＷのＤ入力とはともにカウント信号線１８１に接続される。ラッチ回路ＬＮＷのＧ入力は、比較回路１３１の出力ＣＭＰＯと制御信号ＰＭＳＥＬＮを入力とするＡＮＤゲートの出力線に接続される。ラッチ回路ＬＳＷのＧ入力は、比較回路１３１の出力ＣＭＰＯと制御信号ＰＭＳＥＬＳを入力とするＡＮＤゲートの出力線に接続される。ラッチ回路ＬＮＷのＱ出力はラッチ回路ＬＮＲのＤ入力に接続され、ラッチ回路ＬＳＷのＱ出力はラッチ回路ＬＳＲのＤ入力に接続される。ラッチ回路ＬＮＲのＧ入力とラッチ回路ＬＳＷのＧ入力とはともに制御線ＰＭＴＸに接続される。ラッチ回路ＬＮＲのＱ出力は出力端子ＯＵＴＮに接続され、ラッチ回路ＬＳＲのＱ出力は出力端子ＯＵＴＳに接続される。ラッチ回路ＬＳＲ、ＬＮＲは第１メモリからのデータ出力を入力とし、信号処理部１９０に対してデータを出力する第２メモリとして機能する。
【００２９】
図５を用いて、図１の光電変換装置の動作を説明する。
図５の時刻ｔ０〜ｔ０‘は、ある一行（添え字として“１”で示す行）に含まれる画素１１１の信号がＡ／Ｄ変換器１３０でデジタル信号に変換され、信号処理部１９０に伝達されるまでの動作を示すタイミング図である。以下のパルス図ではハイレベルで各スイッチが導通することとする。
【００３０】
まず時刻ｔ０において、行選択パルスＰＶＳＥＬがハイレベル（以下Ｈと略する。また、ローレベルは以下Ｌと略する）となり、画素電源線１１８に電圧ＶＲＥＳＨが供給される。時刻ｔ０〜ｔ１の期間、画素リセットパルスＰＲＥＳがＨとなり、画素リセットスイッチ１１６によって、画素１１１のフローティングディフュージョンＦＤが電圧ＶＲＥＳＨにリセットされる。その他の行（添え字として、“２”で示す行、およびその他全ての行）は、ｔ１３〜ｔ１４の期間と等価なタイミングで、あらかじめＦＤが電圧ＶＲＥＳＬに設定されているが、これについては後述する。図示されていない列信号線１１３に接続されている定電流源と、列信号線１１３に接続される全ての行の画素によって、ソースを共通とした、他入力のソースフォロワ回路を形成している。画素の増幅トランジスタ１１７がＮ型のトランジスタであるため、ゲートの電位が最も電位の高い入力となっている添え字“１”で示す行の出力が、優先して列信号線１１３に出力される。増幅トランジスタ１１７がＰ型のトランジスタであれば逆の関係となり、選択を行なう行のＦＤに供給される電圧は他の行に比べて相対的に低い電圧となる。
【００３１】
一方、画素１１１のリセット状態に対応した出力（以下、画素リセットレベルと呼ぶ）が、列信号線１１３に出力されている時刻ｔ０〜ｔ２の期間、列アンプリセットパルスＰＣ０ＲがＨとなり、上記の画素リセットレベルをクランプする。この時の列アンプ１２１の出力を、以下Ｎレベルと呼ぶ。
【００３２】
つづいて時刻ｔ２〜ｔ５の期間は、Ｎレベルをアナログ入力として、Ａ／Ｄ変換器１３０において、対応するデジタル信号に変換する。これを以下Ｎ変換と呼ぶ。時刻ｔ２〜ｔ３において、コンパレータリセットパルスＰＣＭＰＯがＨとなり、列アンプから出力されるＮレベルと、ランプ信号生成部で生成される基準電圧（以下ランプリセットレベルと呼ぶ）の差電圧をクランプする。その後、いったんランプ信号は、ランプリセットレベルより所定電圧低いレベルに下がり、時刻ｔ３〜ｔ５の間、一定の傾きで上昇する。時刻ｔ４において、Ｎレベルと、ランプ信号が一致すると、コンパレータ出力ＣＭＰＯはＬからＨに変化する。
【００３３】
一方、カウンタ１８０から供給されるカウンタ信号は、時刻ｔ３〜ｔ５において、時刻ｔ３からの時間を計測している。本実施例では４ビットのグレイカウンタを用いているが、これに限らない。時刻ｔ４においてコンパレータ出力がＬからＨとなると、Ｎレベルに対応するカウンタ信号が、ラッチＬＮＷにラッチされる。時刻ｔ５においてＮ変換が終了する。
【００３４】
続いて、時刻ｔ６〜ｔ７の期間、画素転送パルスがＨとなり、フォトダイオードＰＤから入射光量に応じた光電荷が読み出され、画素リセットレベルに光電変換出力が重畳したレベルが、列信号線１１３に読みだされる。すると、増幅回路１２０において反転増幅された出力が、Ａ／Ｄ変換器１３０に入力される。このときの列アンプ出力を、以下Ｓレベルと呼ぶ。
【００３５】
時刻ｔ８〜ｔ１０の期間、時刻ｔ３〜ｔ５と同様に、Ａ／Ｄ変換が実行されるが、変換されるアナログ信号は、Ｓレベルであることが異なり、以下Ｓ変換と呼ぶ。Ｓ変換中時刻ｔ９において、Ｓレベルに対応するカウンタ信号が、ラッチＬＳＷにラッチされ、時刻ｔ１０において、Ｓ変換は終了する。
【００３６】
最後に、時刻ｔ１１〜ｔ１２の期間、メモリ転送パルスＰＭＴＸがＨとなり、ラッチＬＮＷおよびラッチＬＳＷのデジタルデータが、ラッチＬＮＲ、ラッチＬＳＲに転送される。ラッチＬＮＲ、ＬＳＲに格納された、一行分のデジタルデータは、時刻ｔ１３〜ｔ１６の間、水平走査回路１５０により出力される選択信号ＰＨ１、ＰＨ２に従って、デジタル信号線１９１、１９２を介して、信号処理部１９０に順次入力される。そして、信号処理部においてＮ変換値とＳ変換値の差分演算がされ、光電変換出力として、光電変換装置外に出力される。
【００３７】
一方、時刻ｔ１１において、ＰＶＳＥＬがＨからＬとなり、電源選択スイッチ１１９によって、画素電源線に電圧ＶＲＥＳＬが供給される。かつｔ１３〜ｔ１４において、全行のＰＳＥＬがＨとなると、全行のリセットスイッチがオンとなり、ＦＤの電圧は電圧ＶＲＥＳＬに設定される。この動作により、画素アレイ１１０のどの行も選択されていない状態となる。
【００３８】
同様に、次行（添え字“２”で示す）が、垂直走査回路１２０によって選択され、同じ読み出し動作が行われ、画素アレイを一通り走査し終わることで、一枚の画像出力が出力される。
【００３９】
ここで注目すべき期間は、時刻ｔ１３〜ｔ１４の期間である。この期間、画素アレイを駆動する垂直走査回路１４０内において、全行のリセットパルスＰＲＥＳが一斉にＨとなる同時スイッチングが行われる。ここでの全行とは少なくとも読出し領域に含まれる全画素行、つまり全画素である。光電変換装置を撮像装置として用いる場合には読み出し領域は撮像領域に該当し、画角などにより面積等が適宜変化する領域である。
【００４０】
信号処理部１９０は、デジタル信号線１９１、１９２から入力される高速のデジタル信号を、減算するなどの信号処理を行っている。従来の光電変換装置では、リセットパルスの立上り、立下りのタイミングで、外部に出力される信号にノイズが混入していた。これは、上記タイミングで多数の素子に電流が流れることで、電圧供給配線の電位変動が生じ、これが主に信号処理部１１９に影響を及ぼす場合があるためである。本実施例の光電変換装置は、このようなノイズを低減することが可能となる。なぜならば、垂直走査回路１４０と、信号処理部１９０とに電圧を供給する導電体の主たる部分が分離されているためである。
【００４１】
詳細な導電体のパターンの一例を図１０に示す。垂直走査回路１４０と信号処理部１９０に電圧を供給している導電体の平面パターンを示している。ここでは垂直走査回路１４０、信号処理部１９０のそれぞれに対し、値の異なる二つの電圧が供給されている。第１電圧と第１電圧よりも低い第２電圧である。以下では導電体を配線として説明する。
【００４２】
第１電圧、第２電圧共に少なくとも二つの配線層を介して電圧入力パッドから各回路に電圧が供給される。まず第１電圧の方から説明する。第１入力パッド２００に第１電圧もしくは第１電圧に準ずる電圧が供給される。第１入力パッド２００は第３配線層により構成することができる。第１入力パッド２００から不図示のプラグを介して第３配線層よりも下層の第２配線層に配される配線２２１ａに電圧が伝達される。配線２２１ａは図面上方向に延びて配され信号処理部１９０に第１電圧を供給する。また第１電圧は垂直走査回路１４０にも供給される。配線２２１ａは、第２配線層の下層の第１配線層に配された配線２２０ａにプラグを介して電気的に接続される。配線２２０ａは図面横方向に伸びて配される。そして配線２２０ａはプラグを介して第２配線層に配された配線２２１ｃに電気的に接続される。配線２２１ｃは図面上方向に延びて配され、垂直走査回路１４０と電気的に接続される。配線２２１ａ、配線２２１ｃが第１入力パッド２００から各回路へ電圧を伝達する導電体の主たる部分を構成している。配線２２１ａ、２２１ｃは好ましくは互いに平行に配されるのがよい。
【００４３】
この主たる部分が電気的に分離されている。電気的に分離された状態の一例としては配線２２１ａ、２２１ｃの間に絶縁体を配する例が挙げられる。通常であれば、所定の電圧を供給する配線はできるだけ幅を広げて抵抗を下げる。図１０の構成においても配線２２１ａ、２２１ｃをまとめて一つの配線として幅を広げたほうが抵抗が低くなり電圧降下の影響も小さくなる。しかしながら本発明においては上述した新規な課題を見出したためあえて電圧を伝達する主たる部分にあたる配線を分離する。
【００４４】
ここで電圧を伝達する主たる部分とは、パッドから各回路素子間の距離の６０％以上を占める部分である。電圧を伝達する主たる部分を、パッドから各回路素子間の距離の８０％以上を占める部分としてこれらを分離すると更に好適である。つまり言い換えると入力パッドから各回路までの距離の６０％以上が分離されているともいえる。
【００４５】
第２電圧に関しても基本的には同様である。第２入力パッド２０１に第２電圧もしくは第２電圧に準ずる電圧が供給される。第２入力パッド２０１は第３配線層により構成することができる。第２入力パッド２０１から不図示のプラグを介して第３配線層よりも下層の第２配線層に配される配線２２１ｄに電圧が伝達される。配線２２１ｄは図面上方向に延びて配され垂直走査回路１４０に第２電圧を供給する。また第２電圧は信号処理部１９０にも供給される。配線２２１ｄは、第２配線層の下層の第１配線層に配された配線２２０ｂにプラグを介して電気的に接続される。配線２２０ｂは図面横方向に伸びて配される。そして配線２２０ｂはプラグを介して第２配線層に配された配線２２１ｂに電気的に接続される。配線２２１ｂは図面上方向に延びて配され、信号処理部１９０と電気的に接続される。配線２２１ｂ、配線２２１ｄが第２入力パッド２０１から各回路へ電圧を伝達する導電体の主たる部分を構成している。配線２２１ｂ、２２１ｄは好ましくは互いに平行に配されるのがよい。
【００４６】
この主たる部分が電気的に分離されている。つまり配線２２１ｂ、２２１ｄの間には絶縁体が配されている。通常であれば、所定の電圧を供給する配線はできるだけ幅を広げて抵抗を下げる。図１０の構成においても配線２２１ｂ、２２１ｄをまとめて一つの配線として幅を広げたほうが、抵抗が低くなり電圧降下の影響も小さくなる。しかしながら本発明においては上述した新規な課題を見出したためあえて配線を分離しているのである。
【００４７】
上述した例では同一配線層で電圧を伝達する主たる部分を構成している。しかしながら配線層の数に余裕があれば、異なる配線層に配してもよい。具体的には配線２２１ａと配線２２１ｃとを異なる配線層に配する。もしくは配線２２１ｂと配線２２１ｄとを異なる配線層に配する。
【００４８】
図１１に、垂直走査回路１４０と信号処理部１９０の一部の断面図を示す。
まず垂直走査回路１４０に関して説明する。Ｎ型半導体基板２１０の表面側に、Ｐ型ウェル２１１ａが配されている、さらにＰ型ウェル２１１ａに包含されるように、Ｎ型ウェル２１２ａが配されている。Ｐ型ウェル２１１ａにはＮ型トランジスタが配され、Ｎ型ウェル２１２ａにはＰ型トランジスタが配される。以下ではトランジスタとしてＭＯＳトランジスタを例にとり説明を行なう。
Ｐ型ウェル２１１ａにはＮＭＯＳトランジスタ２１４ａが、Ｎ型ウェル２１２ａにはＰＭＯＳトランジスタ２１３ａがそれぞれ配されている。Ｐ型半導体領域２１５ａはＰＭＯＳトランジスタ２１３ａのソースもしくはドレインである。Ｎ型半導体領域２１６ａはＮ型ウェル２１２ａに第１電圧を供給するための半導体領域である。Ｐ型半導体領域２１７ａはＰウェル２１１ａに第２電圧を供給するための半導体領域である。
【００４９】
次に信号処理部１９０に関して説明する。Ｎ型半導体基板２１０の表面側に、Ｐ型ウェル２１１ｂが配されている、さらにＰ型ウェル２１１ｂに包含されるように、Ｎ型ウェル２１２ｂが配されている。Ｐ型ウェル２１１ｂにはＮＭＯＳトランジスタ２１４ｂが、Ｎ型ウェル２１２ｂにはＰＭＯＳトランジスタ２１３ｂがそれぞれ配されている。Ｐ型半導体領域２１５ｂはＰＭＯＳトランジスタ２１３ｂのソースもしくはドレインである。Ｎ型半導体領域２１６ｂはＮウェル２１２ｂに第１電圧を供給するための半導体領域である。Ｐ型半導体領域２１７ａはＰウェル２１１ａに第２電圧を供給するための半導体領域である。
【００５０】
このようにＮ型ウェルおよびＰ型ウェルが、垂直走査回路１４０と信号処理部１９０で独立して設けられている。垂直走査回路のデジタル回路を構成するＰ型トランジスタが配されるウェルを第１のＮ型ウェル、Ｎ型トランジスタが配されるウェルを第１のＰ型ウェルとする。そして信号処理部１９０のデジタル回路を構成するＰ型トランジスタが配されるウェルを第２のＮ型ウェル、Ｎ型トランジスタが配されるウェルを第２のＰ型ウェルとする。この時第１のＮ型ウェルと第１のＮ型ウェルとが分離され、第２のＰ型ウェルと第２のＰ型ウェルとが分離されている。ウェル同士が分離されている状態の一例としては、それぞれのウェル間に反対導電型のウェルが配されている状態をいう。
このような構成とすることで半導体基板中を介したノイズ伝播が抑制されるため、誤動作防止にはさらに効果的である。このことにより、垂直走査回路１４０と信号処理部１９０に対して第１電圧を供給する導電体間の共通インピーダンスが小さいため、垂直走査回路１４０において発生した電圧変動の信号処理部１９０への影響を低減できる。もしくは垂直走査回路１４０と信号処理部１９０に対して第２電圧を供給する導電体間の共通インピーダンスが小さいため、垂直走査回路１４０において発生した電圧変動の信号処理部１９０への影響を低減できる。本実施例においては第１電圧を伝達する導電体、第２電圧を伝達する導電体の両者を分離した。しかしながらいずれか一方をやることでも本発明の効果を得ることはできる。
【００５１】
なお、導電体を分離する際には、前述の共通インピーダンスを１Ω以下にすることが望ましい。また、光電変換装置の面積が大きくなることが許容されるならば、電源パッド２００およびグラウンドパッド２０１を、垂直走査回路１４０と、信号処理部１９０に対して、独立に設けてもよい。なお、本発明の効果は、水平走査回路の走査レートが約７０ＭＨｚ以上になると顕著になる。言い換えると、信号処理部での処理後の信号を外部に７０ＭＨｚ以上の周波数で読み出すモードを有している場合に好適である。また、水平走査回路１５０は、信号処理部１９０と協調して同一レートで動作することから、信号処理部１９０と第１電圧、第２電圧を伝達する導電体を分離しない方が望ましい。もしくは分離するとしても分離する領域の面積は小さい方がよい。共通インピーダンスで言うならば、水平走査回路１５０と信号処理部１９０とに第１電圧を供給する導電体間の共通インピーダンスが、垂直走査回路１４０と信号処理部１９０とに第１電圧を供給する導電体間の共通インピーダンスよりも小さい。この関係は第２電圧においても同様である。
【００５２】
出力部１９３においても同様である。出力部１９３と信号処理部１９０とに第１電圧を供給する導電体間の共通インピーダンスが、垂直走査回路１４０と信号処理部１９０とに第１電圧を供給する導電体間の共通インピーダンスよりも小さい方が好ましい。この関係は第２電圧においても同様である。
【００５３】
（第２実施例）
図６を用いて、本発明の第２の実施例に係わる光電変換装置の概略構成について説明する。本実施例は第１実施例と多くの点で類似しているが、Ａ／Ｄ変換器１３０に第１電圧を供給する導電体の主たる部分が信号処理部に第１電圧を供給する導電体の主たる部分と分離されている点が異なる。第２電圧を供給する導電体においても同様である。
【００５４】
加えて、Ａ／Ｄ変換器１３０内のラッチＬＮＷ、ＬＳＷに初期値を書き込む機能が追加されている。ここでの初期値はＡ／Ｄ変換器１３０のフルスケール以上の値である。
【００５５】
図７に本実施例のＡ／Ｄ変換器１３０の構成を示す。初期化パルスＰＭＩＮＴと比較器１３１から出力のＯＲをとったものが、ラッチＬＮＷ、ＬＳＷのＧ入力に供給される。ＰＭＩＮＴを入力するとともに、カウンタより所定の値を出力することで、ラッチＬＮＷ、ＬＳＷに初期値を書き込むことができる。例えば、Ａ／Ｄ変換器のフルスケールを超えるアナログ入力が入力された際にはオーバーフロー状態となる。しかしながら本実施例の構成によれば、Ａ／Ｄ変換値のフルスケールもしくはフルスケールを超える値を初期値として書き込むことができる。このことにより、Ａ／Ｄ変換器がオーバーフローした場合にも適切な信号を出力することができる。
【００５６】
図９は、本実施例の光電変換装置を駆動するタイミング図である。特筆すべきは、第１の実施例に対して、初期化パルスＰＭＩＮＴが追加となっており、時刻ｔ１５〜ｔ１６において、全列のラッチＬＳＷ、ＬＮＷに対して略同時に初期化動作が行われている点である。ここで略同時としているのは配線抵抗等でのパルス遅延を含む意味である。
【００５７】
このとき、一方でデジタル信号線１９１、１９２によって、信号処理部１９０に対してデジタル信号が順次転送され、信号処理部１９０は減算など所定の信号処理を実行している。このため、時刻ｔ１５〜ｔ１６において、信号処理部１９０においてノイズが混入する可能性がある。しかしながら、本実施例の光電変換装置においては、Ａ／Ｄ変換器１３０に第１電圧、第２電圧を供給する導電体の主たる部分と、信号処理部１９０に第１電圧、第２電圧を供給する導電体の主たる部分どうしが分離されている。この分離は実施例１と同様に共通インピーダンスで１Ω以下である。
【００５８】
なお、Ａ／Ｄ変換器１３０において、第１電圧を供給する導電体及び第２電圧を供給する導電体自体に大きな電位変動が発生している場合に、デジタル信号線１９１、１９２を介して伝達されるデジタル信号自体にノイズが混入してしまう。これに対して、ラッチＬＮＲ、ＬＳＲからの出力を差動で伝送し、信号処理部１９０の前段で、センスアンプによってシングルエンドのデジタル信号に変換してもよい。このような形態をとることで、デジタル信号自体にのるノイズも実効的に除去することができる。なお、センスアンプに第１電圧及び第２電圧を供給する導電体の主たる部分は、信号処理部１９０に第１電圧及び第２電圧を供給する導電体の主たる部分と分離しない方がよい。共通インピーダンスで言うならば少なくとも１Ω以上である。
【００５９】
図１２に本実施例の導電体のパターンを示す。図１０と同様の機能を有する部分には同様の符号を付し詳細な説明を省略する。ここではＡ／Ｄ変換器１３０、垂直走査回路１４０、カウンタ１８０、信号処理部１９０に第１電圧及び第１電圧よりも低い第２電圧を供給する導電体のパターンを抜き出して示している。
【００６０】
配線２２１ｅは第２配線層で形成されている。配線２２１ｅは第１電圧をカウンタ１８０に伝達する導電体の主たる部分を構成する。配線２２１ｆは第２配線層で形成されている。配線２２１ｆは第２電圧をカウンタ１８０に伝達する導電体の主たる部分を構成する。配線２２１ｇは第２配線層で形成されている。配線２２１ｇは第１電圧をＡＤ変換器１３０に伝達する導電体の主たる部分を構成する。配線２２１ｈは第２配線層で形成されている。配線２２１ｈは第２電圧をＡＤ変換器１３０に伝達する導電体の主たる部分を構成する。配線２２１ｇが配線２２１ｂと分離されており、配線２２１ｈが配線２２１ａと分離されている。本例では図示しないが実施例１と同様に各回路を構成するＰ型トランジスタが配されるＮ型ウェル同士が分離されていると更に好ましい。更に各回路を構成するＮ型トランジスタが配されるＰ型ウェル同士が分離されていると好ましい。具体的に言えば、画素駆動部のデジタル回路は、複数の第１のＰ型トランジスタと複数の第１のＮ型トランジスタとを含んで構成される。そして複数の第１のＰ型トランジスタが配される第１のＮ型ウェルには第１電圧が供給され、複数の第１のＮ型トランジスタが配される第１のＰ型ウェルには第１電圧よりも低い第２電圧が供給されている。そして、信号処理部のデジタル回路は、複数の第２のＰ型トランジスタと複数の第２のＮ型トランジスタとを含んで構成される。複数の第２のＰ型トランジスタが配される第２のＮ型ウェルには第１電圧が供給され、複数の第２のＮ型トランジスタが配される第２のＰ型ウェルには第２電圧が供給される。そして、Ａ／Ｄ変換回路は、複数の第３のＰ型トランジスタと複数の第３のＮ型トランジスタとを含んで構成される。複数の第３のＰ型トランジスタが配される第３のＮ型ウェルには第１電圧が供給され、複数の第３のＮ型トランジスタが配される第３のＰ型ウェルには第２電圧が供給される。このような構成において、前記第１のＮ型ウェルと前記第２のＮ型ウェルと前記第３のＮ型ウェルとが互いに分離される。そして、第１のＰ型ウェルと前記第２のＰ型ウェルと前記第３のＰ型ウェルとが互いに分離された構成である。このような構成にすればノイズの低減効果を高めることができ更に好適である。
【００６１】
本実施例の光電変換装置によれば、ノイズを低減することが可能となり、且つ、Ａ／Ｄ変換器１３０がオーバーフロー状態でも適切なデジタルデータを出力することができ、より使用条件の広い光電変換装置が実現できる。
【００６２】
以上具体的な実施例を挙げて本発明の説明を行ったが、本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。デジタル回路間の電圧変動により生じるノイズが存在すれば、その部分の導電体を分離すればよいのである。したがって、実施例１の構成に追加して実施例２の構成を用いてもよいし、各々を単独で用いたとしても効果はある。信号処理も様々なものが考えられ、デジタル回路間の電圧変動により生じるノイズが存在する構成であれば適用することができる。
【符号の説明】
【００６３】
１００ 光電変換装置
１１０ 画素アレイ
１１１ 画素
１１８ 画素電源線
１３０ Ａ／Ｄ変換器
１４０ 垂直走査回路
１９０ 信号処理部
２００ 電源パッド
２０１ グラウンドパッド
【特許請求の範囲】
【請求項１】
複数の画素と、
前記複数の画素に駆動信号を供給するデジタル回路を有する画素駆動部と、
前記画素からのアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換回路と、
前記複数のＡ／Ｄ変換回路からのデジタル信号を順次受け、信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、
前記画素駆動部のデジタル回路には第１電圧と前記第１電圧と値の異なる第２電圧とが供給され、
前記信号処理部のデジタル回路には第３電圧と前記第３電圧と値の異なる第４電圧とが供給され、
前記画素駆動部のデジタル回路に第１電圧を供給する第１導電体の主たる部分と前記信号処理部のデジタル回路に第３電圧を供給する第２導電体の主たる部分とが分離されていることを特徴とする光電変換装置。
【請求項２】
複数の画素と、
前記画素からのアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換回路と、
前記複数のＡ／Ｄ変換回路からのデジタル信号を順次受け、信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、
前記Ａ／Ｄ変換回路には第１電圧と前記第１電圧と値の異なる第２電圧とが供給され、
前記信号処理部のデジタル回路には第３電圧と前記第３電圧と値の異なる第４電圧とが供給され、
前記Ａ／Ｄ変換回路に第１電圧を供給する第１導電体の主たる部分と前記信号処理部に第３電圧を供給する第２導電体の主たる部分とが分離されていることを特徴とする光電変換装置。
【請求項３】
前記各Ａ／Ｄ変換回路は、ＡＤ変換後のデジタル信号を保持する第１メモリと、前記第１メモリからのデータ出力を受け、前記信号処理部にデータを出力する第２メモリとを有し、
複数の前記第１メモリに対し同時に初期値を設定する初期化手段を有することを特徴とする請求項２記載の光電変換装置。
【請求項４】
前記第１のメモリに設定される初期値は、前記Ａ／Ｄ変換回路のフルスケール以上の値であることを特徴とする請求項３記載の光電変換装置
【請求項５】
前記分離されている導電体の主たる部分が同一配線層に配されていることを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
【請求項６】
前記分離されている導電体の主たる部分が異なる配線層に配されていることを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
【請求項７】
前記分離されている導電体間の共通インピーダンスが１Ω以下であることを特徴とする請求項１〜６のいずれか１項に記載の光電変換装置。
【請求項８】
前記第１電圧と前記第３電圧が等しく、前記第２電圧と前記第４電圧とが等しいことを特徴とする請求項１〜７のいずれか１項に記載の光電変換装置。
【請求項９】
前記分離されている導電体は同一の入力パッドに電気的に接続されていることを特徴とする請求項８に記載の光電変換装置。
【請求項１０】
前記複数の画素は行列状に配され、
前記画素駆動部は、各画素で保持された信号をリセットするリセットパルスを複数の画素行に含まれる複数の画素に同時に供給することを特徴とする請求項１〜９のいずれか１項に記載の光電変換装置。
【請求項１１】
前記リセットパルスは、読出し領域の全画素に対して同時に供給されることを特徴とする請求項１０に記載の光電変換装置。
【請求項１２】
前記複数の画素は行列状に配され、
各画素は、光電変換素子と、画素増幅部と、前記光電変換素子で生じた電荷を前記画素増幅部の入力ノードに転送する転送部とを有し、
前記画素駆動部は、複数の画素行に含まれる複数の画素の転送部に同時に前記転送部が導通する転送パルスを供給することを特徴とする請求項１〜１１のいずれか１項に記載の光電変換装置。
【請求項１３】
前記転送パルスは、読出し領域の全画素に対して同時に供給されることを特徴とする請求項１２に記載の光電変換装置。
【請求項１４】
前記信号処理部での処理後の信号を外部に７０ＭＨｚ以上の周波数で読み出すことを特徴とする請求項１〜１３のいずれか１項に記載の光電変換装置。
【請求項１５】
前記Ａ／Ｄ変換回路での変換後のデジタル信号を前記信号処理部に順次出力する水平走査回路を有し、
前記水平走査回路には前記第３電圧と前記第４電圧とが供給され、
前記第３導電体の主たる部分と前記水平走査回路に前記第３電圧を供給する第５導電体の主たる部分とが分離されていない、もしくは、前記第４導電体の主たる部分と前記水平走査回路に前記第４電圧を供給する第６導電体の主たる部分とが分離されていないことを特徴とする請求項１に記載の光電変換装置。
【請求項１６】
前記画素駆動部のデジタル回路に第２電圧を供給する第３導電体の主たる部分と前記信号処理部に第４電圧を供給する第４導電体の主たる部分とが分離されていることを特徴とする請求項１に記載の光電変換装置。
【請求項１７】
前記Ａ／Ｄ変換回路に第２電圧を供給する第３導電体の主たる部分と前記信号処理部のデジタル回路に第４電圧を供給する第４導電体の主たる部分とが分離されていることを特徴とする請求項２に記載の光電変換装置。
【請求項１８】
複数の画素と、
前記複数の画素に駆動信号を供給するデジタル回路を有する画素駆動部と、
前記画素からのアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路からのデジタル信号を順次受け信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、
前記画素駆動部のデジタル回路は、複数の第１のＰ型トランジスタと複数の第１のＮ型トランジスタとを含んで構成され、前記複数の第１のＰ型トランジスタが配される第１のＮ型ウェルには第１電圧が供給され、前記複数の第１のＮ型トランジスタが配される第１のＰ型ウェルには前記第１電圧よりも低い第２電圧が供給され、
前記信号処理部のデジタル回路は、複数の第２のＰ型トランジスタと複数の第２のＮ型トランジスタとを含んで構成され、前記複数の第２のＰ型トランジスタが配される第２のＮ型ウェルには前記第１電圧が供給され、前記複数の第２のＮ型トランジスタが配される第２のＰ型ウェルには前記第２電圧が供給され、
前記Ａ／Ｄ変換回路は、複数の第３のＰ型トランジスタと複数の第３のＮ型トランジスタとを含んで構成され、前記複数の第３のＰ型トランジスタが配される第３のＮ型ウェルには前記第１電圧が供給され、前記複数の第３のＮ型トランジスタが配される第３のＰ型ウェルには前記第２電圧が供給され、
前記画素駆動部のデジタル回路に前記第１電圧を供給する導電体の主たる部分と、前記信号処理部に第１電圧を供給する導電体の主たる部分と、前記Ａ／Ｄ変換回路に前記第１電圧を供給する導電体の主たる部分とが互いに分離されており、
前記画素駆動部のデジタル回路に前記第２電圧を供給する導電体の主たる部分と前記信号処理部に前記第２電圧を供給する導電体の主たる部分と前記Ａ／Ｄ変換回路に前記第２電圧を供給する導電体の主たる部分とが互いに分離されており、
前記第１のＮ型ウェルと前記第２のＮ型ウェルと前記第３のＮ型ウェルとが互いに分離され、
前記第１のＰ型ウェルと前記第２のＰ型ウェルと前記第３のＰ型ウェルとが互いに分離されていることを特徴とする光電変換装置。
【請求項１】
複数の画素と、
前記複数の画素に駆動信号を供給するデジタル回路を有する画素駆動部と、
前記画素からのアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換回路と、
前記複数のＡ／Ｄ変換回路からのデジタル信号を順次受け、信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、
前記画素駆動部のデジタル回路には第１電圧と前記第１電圧と値の異なる第２電圧とが供給され、
前記信号処理部のデジタル回路には第３電圧と前記第３電圧と値の異なる第４電圧とが供給され、
前記画素駆動部のデジタル回路に第１電圧を供給する第１導電体の主たる部分と前記信号処理部のデジタル回路に第３電圧を供給する第２導電体の主たる部分とが分離されていることを特徴とする光電変換装置。
【請求項２】
複数の画素と、
前記画素からのアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換回路と、
前記複数のＡ／Ｄ変換回路からのデジタル信号を順次受け、信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、
前記Ａ／Ｄ変換回路には第１電圧と前記第１電圧と値の異なる第２電圧とが供給され、
前記信号処理部のデジタル回路には第３電圧と前記第３電圧と値の異なる第４電圧とが供給され、
前記Ａ／Ｄ変換回路に第１電圧を供給する第１導電体の主たる部分と前記信号処理部に第３電圧を供給する第２導電体の主たる部分とが分離されていることを特徴とする光電変換装置。
【請求項３】
前記各Ａ／Ｄ変換回路は、ＡＤ変換後のデジタル信号を保持する第１メモリと、前記第１メモリからのデータ出力を受け、前記信号処理部にデータを出力する第２メモリとを有し、
複数の前記第１メモリに対し同時に初期値を設定する初期化手段を有することを特徴とする請求項２記載の光電変換装置。
【請求項４】
前記第１のメモリに設定される初期値は、前記Ａ／Ｄ変換回路のフルスケール以上の値であることを特徴とする請求項３記載の光電変換装置
【請求項５】
前記分離されている導電体の主たる部分が同一配線層に配されていることを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
【請求項６】
前記分離されている導電体の主たる部分が異なる配線層に配されていることを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
【請求項７】
前記分離されている導電体間の共通インピーダンスが１Ω以下であることを特徴とする請求項１〜６のいずれか１項に記載の光電変換装置。
【請求項８】
前記第１電圧と前記第３電圧が等しく、前記第２電圧と前記第４電圧とが等しいことを特徴とする請求項１〜７のいずれか１項に記載の光電変換装置。
【請求項９】
前記分離されている導電体は同一の入力パッドに電気的に接続されていることを特徴とする請求項８に記載の光電変換装置。
【請求項１０】
前記複数の画素は行列状に配され、
前記画素駆動部は、各画素で保持された信号をリセットするリセットパルスを複数の画素行に含まれる複数の画素に同時に供給することを特徴とする請求項１〜９のいずれか１項に記載の光電変換装置。
【請求項１１】
前記リセットパルスは、読出し領域の全画素に対して同時に供給されることを特徴とする請求項１０に記載の光電変換装置。
【請求項１２】
前記複数の画素は行列状に配され、
各画素は、光電変換素子と、画素増幅部と、前記光電変換素子で生じた電荷を前記画素増幅部の入力ノードに転送する転送部とを有し、
前記画素駆動部は、複数の画素行に含まれる複数の画素の転送部に同時に前記転送部が導通する転送パルスを供給することを特徴とする請求項１〜１１のいずれか１項に記載の光電変換装置。
【請求項１３】
前記転送パルスは、読出し領域の全画素に対して同時に供給されることを特徴とする請求項１２に記載の光電変換装置。
【請求項１４】
前記信号処理部での処理後の信号を外部に７０ＭＨｚ以上の周波数で読み出すことを特徴とする請求項１〜１３のいずれか１項に記載の光電変換装置。
【請求項１５】
前記Ａ／Ｄ変換回路での変換後のデジタル信号を前記信号処理部に順次出力する水平走査回路を有し、
前記水平走査回路には前記第３電圧と前記第４電圧とが供給され、
前記第３導電体の主たる部分と前記水平走査回路に前記第３電圧を供給する第５導電体の主たる部分とが分離されていない、もしくは、前記第４導電体の主たる部分と前記水平走査回路に前記第４電圧を供給する第６導電体の主たる部分とが分離されていないことを特徴とする請求項１に記載の光電変換装置。
【請求項１６】
前記画素駆動部のデジタル回路に第２電圧を供給する第３導電体の主たる部分と前記信号処理部に第４電圧を供給する第４導電体の主たる部分とが分離されていることを特徴とする請求項１に記載の光電変換装置。
【請求項１７】
前記Ａ／Ｄ変換回路に第２電圧を供給する第３導電体の主たる部分と前記信号処理部のデジタル回路に第４電圧を供給する第４導電体の主たる部分とが分離されていることを特徴とする請求項２に記載の光電変換装置。
【請求項１８】
複数の画素と、
前記複数の画素に駆動信号を供給するデジタル回路を有する画素駆動部と、
前記画素からのアナログ信号をデジタル信号に変換する複数のＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路からのデジタル信号を順次受け信号処理を行うデジタル回路を有する信号処理部と、が同一半導体基板に配された光電変換装置であって、
前記画素駆動部のデジタル回路は、複数の第１のＰ型トランジスタと複数の第１のＮ型トランジスタとを含んで構成され、前記複数の第１のＰ型トランジスタが配される第１のＮ型ウェルには第１電圧が供給され、前記複数の第１のＮ型トランジスタが配される第１のＰ型ウェルには前記第１電圧よりも低い第２電圧が供給され、
前記信号処理部のデジタル回路は、複数の第２のＰ型トランジスタと複数の第２のＮ型トランジスタとを含んで構成され、前記複数の第２のＰ型トランジスタが配される第２のＮ型ウェルには前記第１電圧が供給され、前記複数の第２のＮ型トランジスタが配される第２のＰ型ウェルには前記第２電圧が供給され、
前記Ａ／Ｄ変換回路は、複数の第３のＰ型トランジスタと複数の第３のＮ型トランジスタとを含んで構成され、前記複数の第３のＰ型トランジスタが配される第３のＮ型ウェルには前記第１電圧が供給され、前記複数の第３のＮ型トランジスタが配される第３のＰ型ウェルには前記第２電圧が供給され、
前記画素駆動部のデジタル回路に前記第１電圧を供給する導電体の主たる部分と、前記信号処理部に第１電圧を供給する導電体の主たる部分と、前記Ａ／Ｄ変換回路に前記第１電圧を供給する導電体の主たる部分とが互いに分離されており、
前記画素駆動部のデジタル回路に前記第２電圧を供給する導電体の主たる部分と前記信号処理部に前記第２電圧を供給する導電体の主たる部分と前記Ａ／Ｄ変換回路に前記第２電圧を供給する導電体の主たる部分とが互いに分離されており、
前記第１のＮ型ウェルと前記第２のＮ型ウェルと前記第３のＮ型ウェルとが互いに分離され、
前記第１のＰ型ウェルと前記第２のＰ型ウェルと前記第３のＰ型ウェルとが互いに分離されていることを特徴とする光電変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−８５１０３（Ｐ２０１３−８５１０３Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２３２９７（Ｐ２０１１−２２３２９７）
【出願日】平成２３年１０月７日（２０１１．１０．７）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月７日（２０１１．１０．７）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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