動的伝送路の終端
【課題】ガンニングトランシーバーロジック（ＧＴＬ）は、信号電波の反射を避けるために、信号路の各端に対称的かつ並列に終端抵抗を用いる。
【解決手段】システムは、伝送路から受信した低レベル信号の検出と、検出された低レベル信号に応答する、終端回路の伝送路からの切断を含んでよい。いくつかの側面においては、次に、ストローブ信号の遷移を検出し、検出した遷移に応答して終端回路を伝送路へと接続する。
【解決手段】システムは、伝送路から受信した低レベル信号の検出と、検出された低レベル信号に応答する、終端回路の伝送路からの切断を含んでよい。いくつかの側面においては、次に、ストローブ信号の遷移を検出し、検出した遷移に応答して終端回路を伝送路へと接続する。
【発明の詳細な説明】
【背景技術】
【０００１】
ガンニングトランシーバーロジック（ＧＴＬ）は、通常電子回路のバックプレーンバスを駆動するのに使用される論理信号伝達の一形式に関連する。ＧＴＬは、トランジスタ‐トランジスタロジック（ＴＴＬ）又は相補型酸化金属半導体（ＣＭＯＳ）ロジックにおいて用いられるよりは小さい電圧振幅を用いる。更に、ＧＴＬは、信号電波の反射を避けるために、信号路の各端に対称的かつ並列に抵抗終端を用いる。
【０００２】
図１は、受信器１１及び送信器１２を含む従来のＧＴＬシステム１０を示す。受信器１１及び送信器１２はバス１３を介して接続され、各々、バス１３が示す抵抗と実質的に等しい抵抗１４によりバス１３を終端している。点線の矢は、送信器１２が「０」を送信した場合に存在するＤＣ電流路を示す。この電流のＤＣ値は、いくつかの設計においては１３ｍＡと測定され、各ＧＴＬ Ｉ／Ｏピンに存在する。このような電力流出は、特に移動体システムにとっては不適切であることが多い。
【発明を実施するための最良の形態】
【０００３】
図２は、いくつかの実施形態に従うシステム２００のブロック図である。システム２００は、データ受信を行ういかなる電子システムの素子をも備えてよい。いくつかの実施形態においては、システム２００は、移動体計算プラットフォーム内のＧＴＬトランシーバーの素子である。
【０００４】
システム２００は、受信器２１０、及び当該受信器２１０がデータを受信する伝送路２２０を含んでいる。いくつかの実施形態においては、受信器２１０は、並列に信号伝送するよう配置された２又はそれより多くの伝送路からデータを受信する。双方向伝送を支持する実施形態においては、受信器２１０は、当該受信器２１０がデータを受信する伝送路を介してデータを送信する送信器と連動して動作してよい。
【０００５】
受信器２１０は、終端回路２１５、検出器２１７、及びデバイス２１９を含む。終端回路２１５は、伝送路２２０を終端する。信号反射を低減するために、終端回路２１５のインピーダンスを伝送路２２０のインピーダンスと実質的に等しくしてよい。
【０００６】
検出器２１７は、伝送路２２０から受信する低レベル信号を検出するよう動作してよい。また、デバイス２１９は、受信した低レベル信号が検出されたことに応答して伝送路２２０から終端回路２１５を切断してよい。前出のいくつかの実施形態に従って、電力消費が改善されたＧＴＬシステムを提供してよい。
【０００７】
図３は、いくつかの実施形態に従うプロセス３００を示す。プロセス３００を、ハードウェア、ソフトウェア、又はファームウェアをいかようにも組み合わせて実行してよい。いくつかの実施形態においては、図２のシステム２００がプロセス３００を実行する。
【０００８】
まず、伝送路から受信した低レベル信号が３１０において検出される。図２の例を参照すると、受信器２１０の検出器２１７が３１０において伝送路２２０からの低レベル信号を検出してよい。次に、検出された信号に応答して、３２０において終端回路が伝送路から切断される。上述したように、デバイス２１９が３２０において終端回路２１５を伝送路２２０から切断するよう動作してよい。
【０００９】
図４は、いくつかの実施形態に従うシステム４００の概略図である。システム４１０は、トランシーバー４１０、伝送路４２０、及び従来のＧＴＬトランシーバー４３０を備えている。いくつかの実施形態によると、トランシーバー４１０及びトランシーバー４３０の一方がマイクロプロセッサの素子であり、他方がチップセットの素子である。
【００１０】
トランシーバー４１０は、終端回路４１１、検出器４１２、デバイス４１３、検出器４１４、遅延素子４１５、及びシュミットトリガ４１６を備える。トランシーバー４１０の上記の各素子は、いくつかの実施形態に従って、プロセス２００を実施するよう動作してよい。いくつかの実施形態においては、検出器４１２は、２／３（Ｖｔｔ）未満の大きさを有する信号を伝送路４２０から検出したときに、高レベル信号を出力する。そのため、シュミットトリガ４１６は信号をデバイス４１３に送信して、終端回路４１１を伝送路４２０から切断させる。
【００１１】
いくつかの実施形態によると、検出器４１４はストローブ信号の遷移を検出する。ストローブ信号は、検出器４１４により受信されるデータ信号と同様に、伝送路４２０を介して受信される入力信号であるため、トランシーバー４１０及びＧＴＬトランシーバー４３０の両方に存在する。検出された遷移に応答して、デバイス４１３は、オンダイ終端（ＯＤＴ）オフ信号により終端回路４１１を伝送路４２０へと接続する。遅延素子４１５に関連する遅延期間を経た後にこの接続が行われてもよい。
【００１２】
図５は、いくつかの実施形態に従うプロセス５００のフロー図である。図２のシステム２００及び図４のトランシーバー４１０を含むがそれらに限定されないハードウェア、ソフトウェア、又はファームウェアをいかようにも組み合わせることにより、プロセス５００を実行してよい。
【００１３】
５１０において、伝送路からデータが受信される。５２０において、低レベル信号が伝送路から受信されたかが判定される。図４を参照すると、検出器４１２が５１０においてデータを受信してよく、また、５２０において受信データの大きさが２／３（Ｖｔｔ）より大きい場合に低レベル信号を出力してよい。５２０において伝送路４２０から低レベル信号が受信されたと判定されるまで、フローは５１０と５２０との間を循環する。このような判定がなされると、検出器が高レベル信号を出力する。
【００１４】
５２０における検出に応答して、５３０において終端回路が伝送路から切断される。再度トランシーバー４１０に戻ると、シュミットトリガ４１６及びデバイス４１３が５３０において終端回路４１１を伝送路２２０から切断するよう動作してよい。このような切断は、伝送路４２０と終端回路４１１との間に開路を形成することによってよい。
【００１５】
図６は、いくつかの実施形態に従うプロセス５００を示すタイミング図である。図示の通り、時点０と時点Ａとの間においては、フローが５１０と５２０との間を循環している。この間、低レベル信号が検出されず、ＯＤＴオフ信号が低レベルである（即ち、終端回路４１１が伝送路４２０に接続されている）。時点Ａにおいて低レベル信号が検出され、それに応答してＯＤＴ信号が高レベルになり、終端回路４１１が伝送路４２０から切断される。
【００１６】
プロセス５００に戻ると、フローは、ストローブ信号の遷移が検出されるまで５４０で停滞する。遷移が検出されると（たとえば、検出器４１４により）、５５０においてフローは自動時間調整される遅延期間（たとえば、遅延素子４１５に関連する）を待機し、その後５６０へと進む。５６０において、終端回路は伝送路へと接続される。その後フローは５１０へと戻り、正しく終端された伝送路からデータを受信する。
【００１７】
図６においては、ストローブ信号の遷移が時点Ｂに示されている。次に、自動時間調整される５５０における遅延期間が時点Ｂから時点Ｃにかけて起こる。時点Ｃにおいて、ＯＤＴオフ信号が低レベルとなり、終端回路が伝送路へと接続される。図６においては、更に、時点Ａから時点Ｃまでの事象が時点Ｄから時点Ｆにかけて繰り返されている。
【００１８】
図７は、いくつかの実施形態に従うシステム７００の概略図である。システム７００のトランシーバー７１０及びトランシーバー７３０は、各々、上述の側面のいくつかを実現している。この点に関し、トランシーバー７１０及びトランシーバー７３０の各々は、プロセス２００及び／又はプロセス５００を実施してよい。
【００１９】
トランシーバー７１０は終端回路７１１及びスイッチ７１３を含み、トランシーバー７３０は終端回路７３１及びスイッチ７３３を含む。終端回路７１１及び終端回路７３１は各々、伝送路７２０を終端し、スイッチ７１３及び７３３は伝送路７２０と終端回路７１１又は７３１との間にそれぞれ配置される。従って、スイッチ７１３及び７３３は、伝送路７２０から受信される低レベル信号が検出されたことに応答して終端回路７１１及び７３１を伝送路７２０から切断するよう動作してよい。
【００２０】
図８は、いくつかの実施形態に従うシステム８００のブロック図を示す。システム８００は、図２の受信器２１０を備えたマイクロプロセッサ８１０を含む。いくつかの実施形態によると、マイクロプロセッサ８１０はオフダイキャッシュ８２０と通信する。
【００２１】
マイクロプロセッサ８１０は、ホストバス及びチップセット８３０を介してその他の素子と通信してよい。この点に関し、チップセット８３０は受信器２１０へとデータを送信してよく、受信器２１０は当該データに上述のように応答してよい。チップセット６３０は、メモリ８４０とも通信する。メモリ８４０は、シングルデータレートＲＡＭ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ダブルデータレートＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又はプログラマブルＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の、データを格納するためのいかなる種類のメモリであってもよい。グラフィックスコントローラ８５０、ネットワークインターフェースコントローラ（ＮＩＣ）８６０等のその他の機能ユニットは、適切なバス、又はポートを介してマイクロプロセッサ８１０と通信してよい。
【００２２】
本明細書に記載したいくつかの実施形態は、専ら説明の目的で示されている。いくつかの実施形態は、本明細書に記載した要素の現在又は今後知られるいかなる変形をも含んでよい。それゆえ、多様な変形や改良によりその他の実施形態が実施し得ることが当業者には本説明から認識されよう。
【図面の簡単な説明】
【００２３】
【図１】いくつかの実施形態に従う従来のＧＴＬシステムのブロック図である。
【００２４】
【図２】いくつかの実施形態に従う装置のブロック図である。
【００２５】
【図３】いくつかの実施形態に従うプロセスの図である。
【００２６】
【図４】いくつかの実施形態に従う装置の概略図である。
【００２７】
【図５】いくつかの実施形態に従うプロセスの図である。
【００２８】
【図６】いくつかの実施形態に従うタイミング図である。
【００２９】
【図７】いくつかの実施形態に従う装置の概略図である。
【００３０】
【図８】いくつかの実施形態に従うシステムのブロック図である。
【背景技術】
【０００１】
ガンニングトランシーバーロジック（ＧＴＬ）は、通常電子回路のバックプレーンバスを駆動するのに使用される論理信号伝達の一形式に関連する。ＧＴＬは、トランジスタ‐トランジスタロジック（ＴＴＬ）又は相補型酸化金属半導体（ＣＭＯＳ）ロジックにおいて用いられるよりは小さい電圧振幅を用いる。更に、ＧＴＬは、信号電波の反射を避けるために、信号路の各端に対称的かつ並列に抵抗終端を用いる。
【０００２】
図１は、受信器１１及び送信器１２を含む従来のＧＴＬシステム１０を示す。受信器１１及び送信器１２はバス１３を介して接続され、各々、バス１３が示す抵抗と実質的に等しい抵抗１４によりバス１３を終端している。点線の矢は、送信器１２が「０」を送信した場合に存在するＤＣ電流路を示す。この電流のＤＣ値は、いくつかの設計においては１３ｍＡと測定され、各ＧＴＬ Ｉ／Ｏピンに存在する。このような電力流出は、特に移動体システムにとっては不適切であることが多い。
【発明を実施するための最良の形態】
【０００３】
図２は、いくつかの実施形態に従うシステム２００のブロック図である。システム２００は、データ受信を行ういかなる電子システムの素子をも備えてよい。いくつかの実施形態においては、システム２００は、移動体計算プラットフォーム内のＧＴＬトランシーバーの素子である。
【０００４】
システム２００は、受信器２１０、及び当該受信器２１０がデータを受信する伝送路２２０を含んでいる。いくつかの実施形態においては、受信器２１０は、並列に信号伝送するよう配置された２又はそれより多くの伝送路からデータを受信する。双方向伝送を支持する実施形態においては、受信器２１０は、当該受信器２１０がデータを受信する伝送路を介してデータを送信する送信器と連動して動作してよい。
【０００５】
受信器２１０は、終端回路２１５、検出器２１７、及びデバイス２１９を含む。終端回路２１５は、伝送路２２０を終端する。信号反射を低減するために、終端回路２１５のインピーダンスを伝送路２２０のインピーダンスと実質的に等しくしてよい。
【０００６】
検出器２１７は、伝送路２２０から受信する低レベル信号を検出するよう動作してよい。また、デバイス２１９は、受信した低レベル信号が検出されたことに応答して伝送路２２０から終端回路２１５を切断してよい。前出のいくつかの実施形態に従って、電力消費が改善されたＧＴＬシステムを提供してよい。
【０００７】
図３は、いくつかの実施形態に従うプロセス３００を示す。プロセス３００を、ハードウェア、ソフトウェア、又はファームウェアをいかようにも組み合わせて実行してよい。いくつかの実施形態においては、図２のシステム２００がプロセス３００を実行する。
【０００８】
まず、伝送路から受信した低レベル信号が３１０において検出される。図２の例を参照すると、受信器２１０の検出器２１７が３１０において伝送路２２０からの低レベル信号を検出してよい。次に、検出された信号に応答して、３２０において終端回路が伝送路から切断される。上述したように、デバイス２１９が３２０において終端回路２１５を伝送路２２０から切断するよう動作してよい。
【０００９】
図４は、いくつかの実施形態に従うシステム４００の概略図である。システム４１０は、トランシーバー４１０、伝送路４２０、及び従来のＧＴＬトランシーバー４３０を備えている。いくつかの実施形態によると、トランシーバー４１０及びトランシーバー４３０の一方がマイクロプロセッサの素子であり、他方がチップセットの素子である。
【００１０】
トランシーバー４１０は、終端回路４１１、検出器４１２、デバイス４１３、検出器４１４、遅延素子４１５、及びシュミットトリガ４１６を備える。トランシーバー４１０の上記の各素子は、いくつかの実施形態に従って、プロセス２００を実施するよう動作してよい。いくつかの実施形態においては、検出器４１２は、２／３（Ｖｔｔ）未満の大きさを有する信号を伝送路４２０から検出したときに、高レベル信号を出力する。そのため、シュミットトリガ４１６は信号をデバイス４１３に送信して、終端回路４１１を伝送路４２０から切断させる。
【００１１】
いくつかの実施形態によると、検出器４１４はストローブ信号の遷移を検出する。ストローブ信号は、検出器４１４により受信されるデータ信号と同様に、伝送路４２０を介して受信される入力信号であるため、トランシーバー４１０及びＧＴＬトランシーバー４３０の両方に存在する。検出された遷移に応答して、デバイス４１３は、オンダイ終端（ＯＤＴ）オフ信号により終端回路４１１を伝送路４２０へと接続する。遅延素子４１５に関連する遅延期間を経た後にこの接続が行われてもよい。
【００１２】
図５は、いくつかの実施形態に従うプロセス５００のフロー図である。図２のシステム２００及び図４のトランシーバー４１０を含むがそれらに限定されないハードウェア、ソフトウェア、又はファームウェアをいかようにも組み合わせることにより、プロセス５００を実行してよい。
【００１３】
５１０において、伝送路からデータが受信される。５２０において、低レベル信号が伝送路から受信されたかが判定される。図４を参照すると、検出器４１２が５１０においてデータを受信してよく、また、５２０において受信データの大きさが２／３（Ｖｔｔ）より大きい場合に低レベル信号を出力してよい。５２０において伝送路４２０から低レベル信号が受信されたと判定されるまで、フローは５１０と５２０との間を循環する。このような判定がなされると、検出器が高レベル信号を出力する。
【００１４】
５２０における検出に応答して、５３０において終端回路が伝送路から切断される。再度トランシーバー４１０に戻ると、シュミットトリガ４１６及びデバイス４１３が５３０において終端回路４１１を伝送路２２０から切断するよう動作してよい。このような切断は、伝送路４２０と終端回路４１１との間に開路を形成することによってよい。
【００１５】
図６は、いくつかの実施形態に従うプロセス５００を示すタイミング図である。図示の通り、時点０と時点Ａとの間においては、フローが５１０と５２０との間を循環している。この間、低レベル信号が検出されず、ＯＤＴオフ信号が低レベルである（即ち、終端回路４１１が伝送路４２０に接続されている）。時点Ａにおいて低レベル信号が検出され、それに応答してＯＤＴ信号が高レベルになり、終端回路４１１が伝送路４２０から切断される。
【００１６】
プロセス５００に戻ると、フローは、ストローブ信号の遷移が検出されるまで５４０で停滞する。遷移が検出されると（たとえば、検出器４１４により）、５５０においてフローは自動時間調整される遅延期間（たとえば、遅延素子４１５に関連する）を待機し、その後５６０へと進む。５６０において、終端回路は伝送路へと接続される。その後フローは５１０へと戻り、正しく終端された伝送路からデータを受信する。
【００１７】
図６においては、ストローブ信号の遷移が時点Ｂに示されている。次に、自動時間調整される５５０における遅延期間が時点Ｂから時点Ｃにかけて起こる。時点Ｃにおいて、ＯＤＴオフ信号が低レベルとなり、終端回路が伝送路へと接続される。図６においては、更に、時点Ａから時点Ｃまでの事象が時点Ｄから時点Ｆにかけて繰り返されている。
【００１８】
図７は、いくつかの実施形態に従うシステム７００の概略図である。システム７００のトランシーバー７１０及びトランシーバー７３０は、各々、上述の側面のいくつかを実現している。この点に関し、トランシーバー７１０及びトランシーバー７３０の各々は、プロセス２００及び／又はプロセス５００を実施してよい。
【００１９】
トランシーバー７１０は終端回路７１１及びスイッチ７１３を含み、トランシーバー７３０は終端回路７３１及びスイッチ７３３を含む。終端回路７１１及び終端回路７３１は各々、伝送路７２０を終端し、スイッチ７１３及び７３３は伝送路７２０と終端回路７１１又は７３１との間にそれぞれ配置される。従って、スイッチ７１３及び７３３は、伝送路７２０から受信される低レベル信号が検出されたことに応答して終端回路７１１及び７３１を伝送路７２０から切断するよう動作してよい。
【００２０】
図８は、いくつかの実施形態に従うシステム８００のブロック図を示す。システム８００は、図２の受信器２１０を備えたマイクロプロセッサ８１０を含む。いくつかの実施形態によると、マイクロプロセッサ８１０はオフダイキャッシュ８２０と通信する。
【００２１】
マイクロプロセッサ８１０は、ホストバス及びチップセット８３０を介してその他の素子と通信してよい。この点に関し、チップセット８３０は受信器２１０へとデータを送信してよく、受信器２１０は当該データに上述のように応答してよい。チップセット６３０は、メモリ８４０とも通信する。メモリ８４０は、シングルデータレートＲＡＭ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ダブルデータレートＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又はプログラマブルＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の、データを格納するためのいかなる種類のメモリであってもよい。グラフィックスコントローラ８５０、ネットワークインターフェースコントローラ（ＮＩＣ）８６０等のその他の機能ユニットは、適切なバス、又はポートを介してマイクロプロセッサ８１０と通信してよい。
【００２２】
本明細書に記載したいくつかの実施形態は、専ら説明の目的で示されている。いくつかの実施形態は、本明細書に記載した要素の現在又は今後知られるいかなる変形をも含んでよい。それゆえ、多様な変形や改良によりその他の実施形態が実施し得ることが当業者には本説明から認識されよう。
【図面の簡単な説明】
【００２３】
【図１】いくつかの実施形態に従う従来のＧＴＬシステムのブロック図である。
【００２４】
【図２】いくつかの実施形態に従う装置のブロック図である。
【００２５】
【図３】いくつかの実施形態に従うプロセスの図である。
【００２６】
【図４】いくつかの実施形態に従う装置の概略図である。
【００２７】
【図５】いくつかの実施形態に従うプロセスの図である。
【００２８】
【図６】いくつかの実施形態に従うタイミング図である。
【００２９】
【図７】いくつかの実施形態に従う装置の概略図である。
【００３０】
【図８】いくつかの実施形態に従うシステムのブロック図である。
【特許請求の範囲】
【請求項１】
１つの伝送路から受信した１つの低レベル信号を検出することと、
検出された前記低レベル信号に応答して、前記伝送路から１つの終端回路を切断することと
を含む１つの方法。
【請求項２】
前記低レベル信号は、１つのガンニングトランシーバーロジック受信器において受信されることを特徴とする、請求項１に記載の１つの方法。
【請求項３】
前記終端回路は、前記伝送路の１つのインピーダンスと実質的に等しい１つのインピーダンスを示すことを特徴とする、請求項１に記載の１つの方法。
【請求項４】
前記終端を切断することは、前記伝送路と前記終端回路との間に配置される１つのスイッチを開くことを含む、請求項１に記載の１つの方法。
【請求項５】
１つのストローブ信号の１つの遷移を検出することと、
検出された前記遷移に応答して、前記終端回路を前記伝送路へと接続することと
を更に含む、請求項１に記載の１つの方法。
【請求項６】
前記遷移を検出した後、自動時間調整される１つの遅延期間を待機することを更に含み、
前記終端回路は、前記待機することの後、前記伝送路へと接続されることを特徴とする、
請求項５に記載の１つの方法。
【請求項７】
１つの伝送路から受信した１つの低レベル信号を検出する１つの検出器と、
前記伝送路を終端する１つの終端回路と、
前記低レベル信号の検出に応答して、前記終端回路を前記伝送路から切断する１つのデバイスと
を含む１つの装置。
【請求項８】
前記装置は、ガンニングトランシーバーロジック受信器を備えることを特徴とする、請求項７に記載の１つの装置。
【請求項９】
前記終端回路の１つのインピーダンスは、前記伝送路の１つのインピーダンスと実質的に等しいことを特徴とする、請求項７に記載の１つの装置。
【請求項１０】
前記デバイスは、前記伝送路と前記終端回路との間に配置される１つのスイッチを備えることを特徴とする、請求項７に記載の１つの装置。
【請求項１１】
１つのストローブ信号の１つの遷移を検出する１つの第２検出器を更に含み、
前記デバイスは、検出された前記遷移に応答して、前記終端回路を前記伝送路へと接続することを特徴とする、
請求項７に記載の１つの装置。
【請求項１２】
１つの遅延期間と関連する１つの遅延素子を更に含み、
前記デバイスは、前記遅延期間の後、前記終端回路を前記伝送路へと接続することを特徴とする、
請求項１１に記載の１つの装置。
【請求項１３】
１つの伝送路から受信した１つの低レベル信号を検出する１つの検出器と、
前記伝送路を終端する１つの終端回路と、
前記低レベル信号の検出に応答して、前記終端回路を前記伝送路から切断する１つのデバイスと
を含む１つのマイクロプロセッサと、
前記伝送路に接続された１つのメモリコントローラと
を含む１つのシステム。
【請求項１４】
前記デバイスは、前記伝送路と前記終端回路との間に配置される１つのスイッチを備えることを特徴とする、請求項１３に記載の１つのシステム。
【請求項１５】
前記マイクロプロセッサは、１つのストローブ信号の１つの遷移を検出する１つの第２検出器を更に含み、
前記デバイスは、検出された前記遷移に応答して前記終端回路を前記伝送路へと接続することを特徴とする、
請求項１３に記載の１つのシステム。
【請求項１６】
前記マイクロプロセッサは、１つの遅延期間と関連する１つの遅延素子を更に含み、
前記デバイスは、前記遅延期間の後、前記終端回路を前記伝送路へと接続することを特徴とする、
請求項１５に記載の１つのシステム。
【請求項１】
１つの伝送路から受信した１つの低レベル信号を検出することと、
検出された前記低レベル信号に応答して、前記伝送路から１つの終端回路を切断することと
を含む１つの方法。
【請求項２】
前記低レベル信号は、１つのガンニングトランシーバーロジック受信器において受信されることを特徴とする、請求項１に記載の１つの方法。
【請求項３】
前記終端回路は、前記伝送路の１つのインピーダンスと実質的に等しい１つのインピーダンスを示すことを特徴とする、請求項１に記載の１つの方法。
【請求項４】
前記終端を切断することは、前記伝送路と前記終端回路との間に配置される１つのスイッチを開くことを含む、請求項１に記載の１つの方法。
【請求項５】
１つのストローブ信号の１つの遷移を検出することと、
検出された前記遷移に応答して、前記終端回路を前記伝送路へと接続することと
を更に含む、請求項１に記載の１つの方法。
【請求項６】
前記遷移を検出した後、自動時間調整される１つの遅延期間を待機することを更に含み、
前記終端回路は、前記待機することの後、前記伝送路へと接続されることを特徴とする、
請求項５に記載の１つの方法。
【請求項７】
１つの伝送路から受信した１つの低レベル信号を検出する１つの検出器と、
前記伝送路を終端する１つの終端回路と、
前記低レベル信号の検出に応答して、前記終端回路を前記伝送路から切断する１つのデバイスと
を含む１つの装置。
【請求項８】
前記装置は、ガンニングトランシーバーロジック受信器を備えることを特徴とする、請求項７に記載の１つの装置。
【請求項９】
前記終端回路の１つのインピーダンスは、前記伝送路の１つのインピーダンスと実質的に等しいことを特徴とする、請求項７に記載の１つの装置。
【請求項１０】
前記デバイスは、前記伝送路と前記終端回路との間に配置される１つのスイッチを備えることを特徴とする、請求項７に記載の１つの装置。
【請求項１１】
１つのストローブ信号の１つの遷移を検出する１つの第２検出器を更に含み、
前記デバイスは、検出された前記遷移に応答して、前記終端回路を前記伝送路へと接続することを特徴とする、
請求項７に記載の１つの装置。
【請求項１２】
１つの遅延期間と関連する１つの遅延素子を更に含み、
前記デバイスは、前記遅延期間の後、前記終端回路を前記伝送路へと接続することを特徴とする、
請求項１１に記載の１つの装置。
【請求項１３】
１つの伝送路から受信した１つの低レベル信号を検出する１つの検出器と、
前記伝送路を終端する１つの終端回路と、
前記低レベル信号の検出に応答して、前記終端回路を前記伝送路から切断する１つのデバイスと
を含む１つのマイクロプロセッサと、
前記伝送路に接続された１つのメモリコントローラと
を含む１つのシステム。
【請求項１４】
前記デバイスは、前記伝送路と前記終端回路との間に配置される１つのスイッチを備えることを特徴とする、請求項１３に記載の１つのシステム。
【請求項１５】
前記マイクロプロセッサは、１つのストローブ信号の１つの遷移を検出する１つの第２検出器を更に含み、
前記デバイスは、検出された前記遷移に応答して前記終端回路を前記伝送路へと接続することを特徴とする、
請求項１３に記載の１つのシステム。
【請求項１６】
前記マイクロプロセッサは、１つの遅延期間と関連する１つの遅延素子を更に含み、
前記デバイスは、前記遅延期間の後、前記終端回路を前記伝送路へと接続することを特徴とする、
請求項１５に記載の１つのシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−７２６９３（Ｐ２００８−７２６９３Ａ）
【公開日】平成２０年３月２７日（２００８．３．２７）
【国際特許分類】
【外国語出願】
【出願番号】特願２００７−１７０２６０（Ｐ２００７−１７０２６０）
【出願日】平成１９年６月２８日（２００７．６．２８）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公開日】平成２０年３月２７日（２００８．３．２７）
【国際特許分類】
【出願番号】特願２００７−１７０２６０（Ｐ２００７−１７０２６０）
【出願日】平成１９年６月２８日（２００７．６．２８）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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