半導体チップおよび半導体装置
【課題】半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現できる半導体チップを提供することである。
【解決手段】本発明にかかる半導体チップ10は、半導体チップ10に設けられると共に、少なくとも一つの電極パッド6を備える電極パッド群1と、半導体チップ10に設けられる少なくとも一つの電極パッドであって、電極パッド6から出力される信号と同じ信号を出力可能である電極パッド7を備える電極パッド群2と、を備える。そして第1の電極パッド群の一の電極パッドおよび第2の電極パッド群の一の電極パッドうち、当該信号が供給される他の半導体チップの他の電極パッドと距離が近い方の電極パッドが、他の半導体チップの当該他の電極パッドと接続される。
【解決手段】本発明にかかる半導体チップ10は、半導体チップ10に設けられると共に、少なくとも一つの電極パッド6を備える電極パッド群1と、半導体チップ10に設けられる少なくとも一つの電極パッドであって、電極パッド6から出力される信号と同じ信号を出力可能である電極パッド7を備える電極パッド群2と、を備える。そして第1の電極パッド群の一の電極パッドおよび第2の電極パッド群の一の電極パッドうち、当該信号が供給される他の半導体チップの他の電極パッドと距離が近い方の電極パッドが、他の半導体チップの当該他の電極パッドと接続される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体チップおよび半導体装置に関し、特に半導体チップをパッケージ基板に実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置に関する。
【背景技術】
【0002】
近年、半導体チップをパッケージ基板に実装する際に、コスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが求められている。
【0003】
特許文献1には、同一の固体撮像素子において、同一の信号が接続された複数のパッドを備えることにより、複数の実装形態およびパッケージ形態に対応することを可能にする技術が開示されている。図17は、特許文献1に開示されている固体撮像素子を示す図である。図17において、固体撮像素子631は、トランジスタなどから構成される内部回路632と、固体撮像素子631の外部と接続するためのパッド開口部メタル636を備えたパッド群634およびパッド群635とを有する。パッド群634とパッド群635は、内部回路632とメタル配線633を介して接続され、同一信号が入力または出力されるパッド637、パッド638をそれぞれ有している。
【0004】
特許文献1に開示されている技術では、内部回路632からの同一信号が、メタル配線633により固体撮像素子631の複数の辺に配設された複数のパッドに供給されている。このため、リードフレームなどにワイヤー接続する際に、パッドピッチの確保が必要な信号に対しては、同一信号が接続された異なる辺にあるパッドを使用することにより、実装上必要となるパッドピッチを確保することが可能となる。
【0005】
また、バンプを使用する場合など、狭ピッチで実装が可能な場合においては、同一信号が接続されたパッドの中から使用するパッドを任意に選択することが可能であり、例えば一辺のみのパッドを用いて実装することも可能である。
【0006】
特許文献2には、対向する2辺から外部リードが導出されているパッケージに半導体チップを実装する際、外部リードの導出方向が変更になった場合であっても半導体チップのパッド位置を配列し直す必要が生じないような半導体チップに関する技術が開示されている。特許文献3には、パッドを一端面に配置すると共に、当該パッドと同一機能のパッドを対向する端面にも配置した半導体チップに関する技術が開示されている。
【0007】
特許文献4には、集積回路が形成されている半導体ペレットがICカード用基板に取り付けられている半導体装置に関する技術が開示されている。特許文献4にかかる技術において、半導体ペレットの表面に設けられているボンディングパッド電極は、第1の配置状態をもって配置された複数の第1ボンディングパッド電極と、当該第1ボンディングパッド電極と同種の機能が与えられ当該第1の配置状態と異なる第2配置状態をもって配置された複数の第2ボンディングパッド電極とから構成されている。そして、複数個の第1ボンディングパッド電極または複数個の第2ボンディングパッド電極のいずれか一方のボンディングパッド電極とそれに対応する外部端子リードとが電気的に導通されている。
【0008】
特許文献5には、メモリ性能の悪化、ペレット製作コストの増加およびパッケージ製作コストの増加を引き起こすことなしに、同一の半導体メモリ(ペレット)でフェースアップおよびフェースダウンのペレット搭載方式のパッケージに対応可能な技術が開示されている。特許文献5に開示されている半導体メモリ(ペレット)では、同一の機能を有した外部接続用電極パッド群がペレット中心線によって分割される第1象限と第2象限の両方に配置されている。また、同一の機能を有した外部接続用電極パッド群がペレット中心線と直交する第2のペレット中心線によって分割される第3の象限と第4の象限のどちらか一方に配置されている。さらに、同一の機能を有した外部接続用電極パッド群が、ペレット中心線と直交するペレット辺長の半分の幅をもつペレット中心線内に配置されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2006−41343号公報
【特許文献2】特開平05−190674号公報
【特許文献3】特開平02−230749号公報
【特許文献4】特開昭63−267598号公報
【特許文献5】特開平11−67817号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
複数の半導体チップ同士を接続する場合、半導体チップ間の配線長が長くなったり、配線が複雑になったりするという問題がある。半導体チップ間の配線長が長くなると配線遅延が生じ、また、ボンディングワイヤーの長さが長くなったり配線が複雑になったりするとパッケージサイズが大きくなりコストがかかる。上記で説明した特許文献1に開示されている技術では半導体チップ間における接続が考慮されていないため、このような課題を解決することはできない。
【0011】
このように、複数の半導体チップ同士を接続する場合、半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが困難であるという問題があった。
【課題を解決するための手段】
【0012】
本発明にかかる半導体チップは、半導体チップに設けられ、少なくとも一つの第1の電極パッドと、前記半導体チップに設けられる少なくとも一つの電極パッドであって、前記第1の電極パッドから出力される信号と同じ信号を出力可能である第2の電極パッドと、を備え、前記第1の電極パッドおよび前記第2の電極パッドのうち、前記信号が供給される他の半導体チップの他の電極パッドと距離が近い方の電極パッドが、前記他の半導体チップの前記他の電極パッドと接続される。
【0013】
本発明にかかる半導体チップでは、半導体チップを他の半導体チップと接続する際、第1の電極パッドおよび第2の電極パッドのうち、信号が供給される他の半導体チップの電極パッドと距離が近い方の電極パッドが他の半導体チップの電極パッドと接続される。これにより、半導体チップを他の半導体チップと接続する際に配線長が長くなったり、配線が複雑になったりすることを抑制することができる。よって、半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能になる。
【発明の効果】
【0014】
本発明により、半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置を提供することができる。
【図面の簡単な説明】
【0015】
【図1】実施の形態1にかかる半導体チップを示す図である。
【図2】実施の形態1にかかる半導体チップの実装例を示す上面図である。
【図3】実施の形態1にかかる半導体チップの実装例を示す側面図である。
【図4】実施の形態1にかかる半導体チップの他の実装例を示す上面図である。
【図5】実施の形態1にかかる半導体チップの他の実装例を示す側面図である。
【図6】実施の形態1にかかる半導体チップの具体例を示す図である。
【図7】図6に示した半導体チップの具体例における電極パッドの配置を示す図である。
【図8】実施の形態1にかかる半導体チップを実装するためのパッケージ基板の一例を示す図である。
【図9】実施の形態1にかかる半導体チップと共に実装されるメモリチップを示す図である。
【図10】実施の形態1にかかる半導体チップと共に実装されるメモリチップを実装するためのパッケージ基板の一例を示す図である。
【図11】図8に示したパッケージ基板と図9に示したパッケージ基板を実装基板に実装した一例を示す図である。
【図12】実施の形態1にかかる半導体チップとメモリチップを積層して実装した一例を示す図である。
【図13】実施の形態1にかかる半導体チップの他の構成例を示す図である。
【図14】実施の形態2にかかる半導体チップを示す図である。
【図15】実施の形態2にかかる半導体チップにおけるセレクタ回路の具体例を示す図である。
【図16】実施の形態2にかかる半導体チップにおける設定回路の具体例を示す図である。
【図17】特許文献1に開示されている固体撮像素子を示す図である。
【発明を実施するための形態】
【0016】
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。
図1は、本発明の実施の形態1にかかる半導体チップを示す図である。図1に示す半導体チップ10は、電極パッド群(第1の電極パッド群)1と、電極パッド群(第2の電極パッド群)2と、電極パッド群(第3の電極パッド群)3、4と、内部回路5とを備える。なお、それぞれの電極パッド群は、少なくともひとつの電極パッドを備えていればよく、複数の電極パッドを備えていることに本発明の権利範囲は限定されない。しかし、以下の説明では、全体的な接続関係や構造を把握しやすくするため、電極パッド群という言葉を用いて本発明の実施の形態を説明していく。
【0017】
ここで、図1では、電極パッド群1は、半導体チップ10の一辺に設けられると共に、複数の電極パッド6を備える。電極パッド群2は、半導体チップ10の前記一辺と異なる辺に設けられると共に、電極パッド群1が備える複数の電極パッド6に対応した複数の電極パッド7を備える。ここで、電極パッド群1が備える複数の電極パッド6に対応した複数の電極パッド7とは、電極パッド群2が備える各電極パッド7に対して、電極パッド群1が備える各電極パッド6と同一の信号がそれぞれ供給されることを意味する。また、図1に示した例では、電極パッド群1と電極パッド群2は互いに対向する面に配置されているが、例えば図13に示した半導体チップ310のように電極パッド群1と電極パッド群2とを互いに隣り合う辺に配置してもよい。つまり、各電極パッド群の配置は任意に決定することができるのであって、さらに言えば、電極パッド群1と電極パッド群2とが異なる辺に設けられていることも必須ではない。すなわち、本質的には、電極パッド群1のうちの一の電極パッドが所定の信号を出力し、電極パッド群2は係る所定の信号と同じ信号を出力可能であればよい。
【0018】
内部回路5は、電極パッド群1および電極パッド群2の少なくとも一方の電極パッド群が備える電極パッドに配線11を介して信号を出力する。配線11は半導体チップ10の内部で分岐している。図1に示す本実施の形態にかかる半導体チップ10では、内部回路5は電極パッド群1が備える複数の電極パッド6と電極パッド群2が備える複数の電極パッド7のそれぞれに対して、一対一に対応した同一の信号を出力する。つまり、内部回路5は、電極パッド群1が備える1つの電極パッドと電極パッド群2が備える1つの電極パッドに同一の信号を出力する。同様に、内部回路5は、電極パッド群1が備える他の1つの電極パッドと電極パッド群2が備える他の1つの電極パッドに同一の信号を出力する。これ以外の電極パッドについても同様である。なお、上記説明では、電極パッド群1の一の電極パッドが出力する信号と同じ信号を電極パッド群2の一の電極パッドが出力可能であることをわかりやすく説明するための一例として、便宜上、半導体チップの内部回路5が第1の電極パッド群1の電極パッドと第2の電極パッド群2の電極パッドのそれぞれに信号を出力しているに過ぎないことに留意すべきである。
【0019】
また、内部回路5は、電極パッド群3が備える複数の電極パッド8に配線13を介して信号を出力する。また、内部回路5は、電極パッド群4が備える複数の電極パッド9に配線14を介して信号を出力する。
【0020】
なお、本実施の形態にかかる半導体チップ10では、電極パッド群1と電極パッド群2のみを備えている構成でもよく、また電極パッド群1〜4の他にも電極パッド群を備えている構成でもよい。すなわち、本実施の形態にかかる半導体チップ10では、少なくとも電極パッド群1と電極パッド群2を備えていればよい。また、内部回路5は各電極パッドに信号を出力すると共に、内部回路5が各電極パッドを介して信号を入力するように構成してもよい。
【0021】
次に、本実施の形態にかかる半導体チップ10の実装例について図2、図3を用いて説明する。図2は、本実施の形態にかかる半導体チップの実装例を示す上面図である。図3は、本実施の形態にかかる半導体チップの実装例を示す側面図である。図2、図3に示す例では、半導体チップ10と半導体チップ(他の半導体チップ)30とが互いに水平方向に配置されるように実装されている。なお、本明細書では、複数の半導体チップ10、30がパッケージ基板や実装基板を用いて実装された場合、これらを総称して半導体装置と記載する。
【0022】
ここで、半導体チップ10が備える電極パッド群1または電極パッド群2は、半導体チップ30が備える電極パッド群33と接続されるものとする。この場合、図2、図3に示すように、半導体チップ10が備える電極パッド群1の方が電極パッド群2よりも半導体チップ30が備える電極パッド群33に近いため、電極パッド群1が、半導体チップ30が備える電極パッド群33と接続される。以下、詳細に説明する。
【0023】
図3に示すように、半導体チップ10はパッケージ基板20上に実装される。図2に示すように、半導体チップ10の電極パッド群1が備える電極パッド6は、公知のボンディングワイヤーのプロセスが適用されることによって、ボンディングワイヤー61を用いてパッケージ基板20の電極パッド群22が備える電極パッド25と接続される。半導体チップ10の電極パッド群3が備える電極パッド8は、ボンディングワイヤー62を用いてパッケージ基板20の電極パッド群21が備える電極パッド24と接続される。半導体チップ10の電極パッド群4が備える電極パッド9は、ボンディングワイヤー63を用いてパッケージ基板20の電極パッド群23が備える電極パッド26と接続される。この時、半導体チップ10の電極パッド群2が備える電極パッド7は用いられない。
【0024】
また、図3に示すように、パッケージ基板20が備える複数の電極パッド25は、電極パッド毎に設けられた内部配線72を介して、電極パッド毎に設けられたボール82と接続されている。同様に、パッケージ基板20が備える複数の電極パッド24、26は電極パッド毎に設けられた内部配線71を介して、電極パッド毎に設けられたボール81と接続されている。半導体チップ10とパッケージ基板20はモールド88を用いて封止されている。
【0025】
また、図2に示すように、半導体チップ30の電極パッド群31が備える電極パッド34は、公知のボンディングワイヤーのプロセスが適用されることによって、ボンディングワイヤー64を用いてパッケージ基板40の電極パッド群41が備える電極パッド44と接続されている。半導体チップ30の電極パッド群32が備える電極パッド35は、ボンディングワイヤー65を用いてパッケージ基板40の電極パッド群42が備える電極パッド45と接続されている。半導体チップ30の電極パッド群33が備える電極パッド36は、ボンディングワイヤー66を用いてパッケージ基板40の電極パッド群43が備える電極パッド46と接続されている。
【0026】
また、図3に示すように、パッケージ基板40が備える複数の電極パッド46は、電極パッド毎に設けられた内部配線73を介して、電極パッド毎に設けられたボール83と接続されている。同様に、パッケージ基板40が備える複数の電極パッド44、45は電極パッド毎に設けられた内部配線74を介して、電極パッド毎に設けられたボール84と接続されている。半導体チップ30とパッケージ基板40はモールド89を用いて封止されている。
【0027】
そして、半導体チップ10が実装されたパッケージ基板20と半導体チップ30が実装されたパッケージ基板40は、実装基板50を用いて接続されている。つまり、パッケージ基板20が備える複数のボール81は、パッケージ基板40が備える複数のボール84とボール毎に設けられた内部配線52を介してそれぞれ接続されている。同様に、パッケージ基板20が備える複数のボール82は、パッケージ基板40が備える複数のボール83とボール毎に設けられた内部配線51を介してそれぞれ接続されている。
【0028】
このような構成により、半導体チップ10が備える電極パッド6は、ボンディングワイヤー61、電極パッド25、内部配線72、ボール82、内部配線51、ボール83、内部配線73、電極パッド46、ボンディングワイヤー66を介して、半導体チップ30が備える電極パッド36と接続される。同様に、半導体チップ10が備える電極パッド8は、半導体チップ30が備える電極パッド34と接続される。同様に、半導体チップ10が備える電極パッド9は、半導体チップ30が備える電極パッド35と接続される。
【0029】
なお、パッケージ基板20が備える内部配線71、72、ボール81、82、パッケージ基板40が備える内部配線73、74、ボール83、84、実装基板50が備える内部配線51、52はそれぞれ、少なくとも半導体チップ10が備える電極パッドの数に対応する数が設けられている。また、図2において、パッケージ基板40上にボンディングワイヤーが接続されていない電極パッドが配置されているが、これらの電極パッドは実際にはボンディングワイヤーが接続され、他の信号が入力される。ここで、他の信号とは、例えばUSBの信号やLCDへの出力の信号が考えられる。また電源やグランドがこれらの電極パッドに接続されることもある。しかし、これら具体的な例に本発明の権利範囲が限定されることがないことは、当業者であれば明らかに認識するところである。
【0030】
次に、本実施の形態にかかる半導体チップ10の他の実装例について図4、図5を用いて説明する。図4は、本実施の形態にかかる半導体チップの他の実装例を示す上面図である。図5は、本実施の形態にかかる半導体チップの他の実装例を示す側面図である。図4、図5に示す例では、半導体チップ10と半導体チップ30とが互いに積層されている。
【0031】
ここで、半導体チップ10が備える電極パッド群1または電極パッド群2は、半導体チップ30が備える電極パッド群33と接続されるものとする。この場合、図4、図5に示すように、半導体チップ10が備える電極パッド群2の方が電極パッド群1よりも半導体チップ30が備える電極パッド群33に近いため、電極パッド群2が、半導体チップ30が備える電極パッド群33と接続される。以下、詳細に説明する。
【0032】
図5に示すように、半導体チップ10はパッケージ基板90上に実装される。また、半導体チップ30は、半導体チップ10上にスペーサ111を介して実装されている。図4に示すように、半導体チップ10の電極パッド群2が備える電極パッド7は、ボンディングワイヤー101を用いてパッケージ基板90の電極パッド91と接続されている。半導体チップ10の電極パッド群3が備える電極パッド8は、ボンディングワイヤー103を用いてパッケージ基板90の電極パッド93と接続されている。半導体チップ10の電極パッド群4が備える電極パッド9は、ボンディングワイヤー105を用いてパッケージ基板90の電極パッド95と接続されている。この時、半導体チップ10の電極パッド群1が備える電極パッド6は用いられない。
【0033】
また、図4に示すように、半導体チップ30の電極パッド群31が備える電極パッド34は、ボンディングワイヤー104を用いてパッケージ基板90の電極パッド94と接続されている。半導体チップ30の電極パッド群32が備える電極パッド35は、ボンディングワイヤー106を用いてパッケージ基板90の電極パッド96と接続されている。半導体チップ30の電極パッド群33が備える電極パッド36は、ボンディングワイヤー102を用いてパッケージ基板90の電極パッド92と接続されている。
【0034】
パッケージ基板90の電極パッド91と電極パッド92は、パッケージ基板90の内部配線97を介して接続されている。同様に、パッケージ基板90の電極パッド93と電極パッド94は、パッケージ基板90の内部配線98を介して接続されている。同様に、パッケージ基板90の電極パッド95と電極パッド96は、パッケージ基板90の内部配線99を介して接続されている。また、半導体チップ10、半導体チップ30、およびパッケージ基板90はモールド109を用いて封止されている。
【0035】
このような構成により、半導体チップ10が備える電極パッド7は、ボンディングワイヤー101、電極パッド91、内部配線97、電極パッド92、ボンディングワイヤー102を介して、半導体チップ30が備える電極パッド36と接続される。同様に、半導体チップ10が備える電極パッド8は、ボンディングワイヤー103、電極パッド93、内部配線98、電極パッド94、ボンディングワイヤー104を介して、半導体チップ30が備える電極パッド34と接続される。同様に、半導体チップ10が備える電極パッド9は、ボンディングワイヤー105、電極パッド95、内部配線99、電極パッド96、ボンディングワイヤー106を介して、半導体チップ30が備える電極パッド35と接続される。
【0036】
以上で説明したように、本実施の形態では、半導体チップ10が備える電極パッドと半導体チップ30が備える電極パッドとをそれぞれ接続する際に、半導体チップ10が備える電極パッド群1および電極パッド群2のうち、半導体チップ10と半導体チップ30との実装形態に応じて、使用する電極パッド群を切り替えている。
【0037】
すなわち、図2、図3に示した例では、半導体チップ10と半導体チップ30とが互いに水平方向に配置されるように実装されている。この時、半導体チップ10が備える電極パッド群1および電極パッド群2のうち、当該電極パッド群1または電極パッド群2と接続される半導体チップ30が備える電極パッド群33と近い方の電極パッド群1が用いられている。
【0038】
一方、図4、図5に示した例では、半導体チップ10と半導体チップ30とが互いに積層されるように実装されている。この時、半導体チップ10が備える電極パッド群1および電極パッド群2のうち、当該電極パッド群1または電極パッド群2と接続される半導体チップ30が備える電極パッド群33と近い方の電極パッド群2が用いられている。
【0039】
換言すれば、本実施の形態にかかる半導体チップ10を半導体チップ(他の半導体チップ)30と接続する際、電極パッド群1および電極パッド群2のうち、内部回路5が出力する信号が供給される半導体チップ(他の半導体チップ)30の電極パッドと距離が近い方の電極パッド群の電極パッドが使用される。
【0040】
このように、本実施の形態にかかる半導体チップでは、複数の半導体チップ同士を接続する際に、使用する電極パッド群を切り替えているので、半導体チップ間の配線長が長くなったり、配線が複雑になったりすることを抑制することができる。つまり、実装するパッケージ形態ごとに使用する電極パッドを選択することで、ボンディングワイヤー長や基板配線パターンをパッケージごとに最適化することができる。これにより、半導体チップをパッケージ基板に実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置を提供することができる。
【0041】
次に、本実施の形態にかかる半導体チップの具体例について説明する。以下で説明する具体例では、図1〜図5で説明した半導体チップ10を半導体チップ210とし、図2〜図5で説明した半導体チップ30をメモリチップ(LpDDR:Low-Power DDR)とする。ここで、LpDDRは、PCなどで使う通常のDRAMとは別であり、携帯機器等がターゲットの低消費電力版DRAM規格である。具体的にはLpDDR、LpDDR2があり、たとえばこの実施例ではMax 400MbpsのLpDDRを使用するとすることができる。しかし、半導体チップ30がこのLpDDRに限られないことは、当業者であれば明らかなことである。なお、LpDDRは、DDR1形式のDRAMの低消費電力版とも言うことができる。
【0042】
図6は、本実施の形態にかかる半導体チップの具体例(半導体チップ)を示す図である。図6に示す半導体チップ210は、電極パッド群201〜204と、メモリコントローラ(MEMC)205とを備える。
【0043】
電極パッド群201、202は特定端子を備え、この特定端子からはアドレスおよびコマンド信号(Add/Cmd)が出力される。電極パッド群201と電極パッド群202はそれぞれ互いに対向する位置に配置されている。メモリコントローラ205は、配線211を介して、電極パッド群201と電極パッド群202とにアドレスおよびコマンド信号(Add/Cmd)を出力する。配線211は半導体チップ210内で分岐されている。
【0044】
電極パッド群203はデータ信号[15:0]を入出力する端子であり、電極パッド群201と同一の辺に配置されている。メモリコントローラ205と電極パッド群203は配線213を用いて接続されている。同様に、電極パッド群204はデータ信号[31:16]を入出力する端子であり、電極パッド群201と同一の辺に配置されている。メモリコントローラ205と電極パッド群204は配線214を用いて接続されている。なお、半導体チップ210には、アドレスやコマンド信号の出力バッファや、データの入出力バッファが存在しており、半導体チップに設けられた配線によって、所望の回路と接続されている。
【0045】
図7は、図6に示した半導体チップ210の電極パッド群201〜204が備える電極パッドの配置を示す図である。電極パッド群203のData[15:0]端子は、図7に示すDQ00〜DQ15のように配置されている。電極パッド群204のData[31:16]端子は、図7に示すDQ16〜DQ31のように配置されている。電極パッド群201、202のAddress/Command端子は、図7に示すように配置されている。なお、それぞれの信号を具体的に記載すると次のようになる。すなわち、A00〜A13はアドレス信号の各ビット、CSBはチップセレクトの反転信号、RASBはロウアドレスストローブの反転信号、CASBはカラムアドレスストローブの反転信号、WEBはライトイネーブルの反転信号、CKBはクロック信号の反転、CKはクロック信号、CKEはクロックイネーブル、BA0、BA1はそれぞれ、Bank Address を指定するInput信号である。LpDDRはメモリ領域が4つに分かれており、各領域を Bank(Bank0〜3)と呼ぶ。どの Bank を Active にするかなどをBA0、BA1で制御する。なお、上記説明はあくまでも実施の形態を具体的に説明するためのものであり、本発明の権利範囲がこのような具体的構成に限定されないことは、当業者であれば明らかである。
【0046】
図8は、図6に示した半導体チップ210を実装するためのパッケージ基板220の一例を示す図である。ここで、図8に示すパッケージ基板220は、図2、図3で説明したパッケージ基板20に対応している。図8はパッケージ基板220を上部から見た図であり、ボール225は実際にはパッケージ基板の下部に配置されている。なお、パッケージ基板220は、半導体チップ210とメモリチップ230とが互いに水平方向に配置されるように実装される場合(図11参照)に用いられる。
【0047】
図8に示すように、パッケージ基板220は複数のボール225が配置されている。各ボール225はパッケージ基板220の内部配線(不図示)を介して、パッケージ基板220の上部に設けられた電極パッド(不図示)と接続されている。
【0048】
図8に示す例では、半導体チップ210の電極パッド群203が備えるData[15:0]端子と接続されたボールが領域221に配置されている。また、半導体チップ210の電極パッド群201が備えるAdd/Cmd端子と接続されたボールが領域222に配置されている。また、半導体チップ210の電極パッド群204が備えるData[31:16]端子と接続されたボールが領域223に配置されている。
【0049】
図9は、図6に示した半導体チップ210と共に実装されるメモリチップを示す図である。図9に示すように、メモリチップ230は、電極パッド群231〜233を備える。電極パッド群231は、データ信号[15:0]を入出力する端子である。電極パッド群232は、データ信号[31:16]を入出力する端子である。電極パッド群231と電極パッド群232はメモリチップ230の同一の辺に配置されている。電極パッド群233は、アドレスおよびコマンド信号(Add/Cmd)を入力する端子である。電極パッド群233は、電極パッド群231および電極パッド群232が配置されている辺と対向する辺に配置されている。
【0050】
半導体チップ210とメモリチップ230とが実装される場合、メモリチップ230の電極パッド群231は、半導体チップ210の電極パッド群203と接続される。また、メモリチップ230の電極パッド群232は、半導体チップ210の電極パッド群204と接続される。また、メモリチップ230の電極パッド群233は、半導体チップ210の電極パッド群201または電極パッド群202と接続される。
【0051】
図10は、図9に示したメモリチップを実装するためのパッケージ基板の一例を示す図である。ここで、図10に示すパッケージ基板240は、図2、図3で説明したパッケージ基板40に対応している。図10はパッケージ基板240を上部から見た図であり、ボール245は実際にはパッケージ基板の下部に配置されている。なお、パッケージ基板240は、半導体チップ210とメモリチップ230とが互いに水平方向に配置されるように実装される場合(図11参照)に用いられる。
【0052】
図10に示すように、パッケージ基板240は複数のボール245が配置されている。各ボール245はパッケージ基板240の内部配線(不図示)を介して、パッケージ基板240の上部に設けられた電極パッド(不図示)と接続されている。
【0053】
図10に示す例では、メモリチップ230の電極パッド群231が備えるData[15:0]端子と接続されたボールが領域241に配置されている。また、メモリチップ230の電極パッド群232が備えるData[31:16]端子と接続されたボールが領域243に配置されている。また、メモリチップ230の電極パッド群233が備えるAdd/Cmd端子と接続されたボールが領域242に配置されている。
【0054】
また、図10の表は各ボールが接続されているメモリチップ230の端子を示しており、表中のA〜R、1〜9は、パッケージ基板240に配置されているボールの位置(A〜R、1〜9で特定される)に対応している。例えば、位置A−1で示されるボールは、メモリチップ230の「VSS」に接続されている。同様に、位置N−3で示されるボールは、メモリチップ230の「DQ12」に接続されている。
【0055】
図11は、図8に示したパッケージ基板220と図10に示したパッケージ基板240を実装基板250に実装した状態を示す図である。なお、図11には図示しないが、パッケージ基板220には半導体チップ210が実装されており、パッケージ基板240にはメモリチップ230が実装されている。
【0056】
図11に示すように、パッケージ基板220とパッケージ基板240は、パッケージ基板220のData[15:0]端子に対応するボールが配置されている領域221と、パッケージ基板240のData[15:0]端子に対応するボールが配置されている領域241とが対向するように、パッケージ基板220のAdd/Cmd端子に対応するボールが配置されている領域222と、パッケージ基板240のAdd/Cmd端子に対応するボールが配置されている領域242とが対向するように、パッケージ基板220のData[31:16]端子に対応するボールが配置されている領域223と、パッケージ基板240のData[31:16]端子に対応するボールが配置されている領域243とが対向するように、配置されている。
【0057】
そして、パッケージ基板220のData[15:0]端子に対応するボールと、パッケージ基板240のData[15:0]端子に対応するボールとが、実装基板250の内部配線(不図示)を介して接続されている。同様に、パッケージ基板220のAdd/Cmd端子に対応するボールと、パッケージ基板240のAdd/Cmd端子に対応するボールとが、実装基板250の内部配線(不図示)を介して接続されている。同様に、パッケージ基板220のData[31:16]端子に対応するボールと、パッケージ基板240のData[31:16]端子に対応するボールとが、実装基板250の内部配線(不図示)を介して接続されている。
【0058】
図11に示したように、半導体チップ210とメモリチップ230が互いに水平方向に配置されるように実装される場合、半導体チップ210が実装されているパッケージ基板220の外部端子(ボール)は、実装基板に実装されたメモリチップ230に近い側にまとめて配置されている。この時、半導体チップ210の一辺に配置された電極パッド201、203、204が使用されている。このような構成により、ボンディングワイヤーの長さを短くし、パッケージ基板の配線パターンを簡素化することができる。なお、メモリチップ230と接続する際は実装基板250の内部配線が用いられるが、性能を悪化させないために各信号線の配線は等しくなるように実装基板が設計されている。
【0059】
次に、図12を用いて、半導体チップ210とメモリチップ230が積層されて実装される場合について説明する。図12において、半導体チップ210はパッケージ基板290上に実装されている。また、メモリチップ230は、半導体チップ210上に実装されている。なお、図12に示した構成は、図4に示した構成に対応しており、断面図は図5に対応している。つまり、図12に示した半導体チップ210、メモリチップ230、パッケージ基板290はそれぞれ、図4、図5に示した半導体チップ10、半導体チップ30、パッケージ基板90に対応している。
【0060】
図12に示すように、半導体チップ210の電極パッド群203が備えるData[15:0]端子はそれぞれ、パッケージ基板上の電極パッド群292が備える電極パッドと接続されている。メモリチップ230の電極パッド群231が備えるData[15:0]端子はそれぞれ、パッケージ基板上の電極パッド群292が備える電極パッドと接続されている。そして、半導体チップ210のData[15:0]端子と接続されているパッケージ基板290上の電極パッドのそれぞれと、メモリチップ230のData[15:0]端子と接続されているパッケージ基板290上の電極パッドのそれぞれは、パッケージ基板290の内部配線(図4の内部配線98に対応する)によって接続されている。
【0061】
同様に、半導体チップ210の電極パッド群204が備えるData[31:16]端子はそれぞれ、パッケージ基板上の電極パッド群293が備える電極パッドと接続されている。メモリチップ230の電極パッド群232が備えるData[31:16]端子はそれぞれ、パッケージ基板上の電極パッド群293が備える電極パッドと接続されている。そして、半導体チップ210のData[31:16]端子と接続されているパッケージ基板290上の電極パッドのそれぞれと、メモリチップ230のData[31:16]端子と接続されているパッケージ基板290上の電極パッドのそれぞれは、パッケージ基板290の内部配線(図4の内部配線99に対応する)によって接続されている。
【0062】
半導体チップ210の電極パッド群202が備えるAdd/Cmd端子はそれぞれ、パッケージ基板上の電極パッド群291が備える電極パッドと接続されている。メモリチップ230の電極パッド群233が備えるAdd/Cmd端子はそれぞれ、パッケージ基板上の電極パッド群291が備える電極パッドと接続されている。そして、半導体チップ210のAdd/Cmd端子と接続されているパッケージ基板290上の電極パッドのそれぞれと、メモリチップ230のAdd/Cmd端子と接続されているパッケージ基板290上の電極パッドのそれぞれは、パッケージ基板290の内部配線(図4の内部配線97に対応する)によって接続されている。この時、半導体チップ210の電極パッド群201は使用されない。
【0063】
メモリチップ230において、電極パッド群231と電極パッド群232は同一の辺に配置されており、また、電極パッド群233は、電極パッド群231および電極パッド群232が配置されている辺と対向する辺に配置されている。ここで、電極パッド群233はAdd/Cmd端子を備える。図12に示した例では、半導体チップ210とメモリチップ230が積層されて実装される場合、半導体チップ210が備える電極パッド群201と電極パッド群202のうち、メモリチップ230が備える電極パッド群(Add/Cmd端子)233と近い方の電極パッド群である電極パッド群202が使用されている。よって、このような構成により、ボンディングワイヤーの長さを短くし、パッケージ基板の配線パターンを簡素化することができる。
【0064】
以上で説明したように、本実施の形態にかかる半導体チップでは、複数の半導体チップ同士を接続する際に、使用する電極パッド群を切り替えているので、半導体チップ間の配線長が長くなったり、配線が複雑になったりすることを抑制することができる。つまり、実装するパッケージ形態ごとに使用する電極パッドを選択することで、ボンディングワイヤー長や基板配線パターンをパッケージごとに最適化することができる。これにより、半導体チップをパッケージ基板に実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置を提供することができる。
【0065】
実施の形態2
次に、本発明の実施の形態2について説明する。図14は、本実施の形態にかかる半導体チップを示す図である。本実施の形態にかかる半導体チップ410は、内部回路5から出力された信号を、電極パッド群1および電極パッド群2のいずれか一方へ選択的に出力するためのセレクタ回路430と、設定回路422と、CPU421とを備える。これ以外の構成は実施の形態1の場合と同様であるので、同一の構成要素については同一の符号を付し重複した説明を省略する。
【0066】
図14に示す半導体チップ410が備えるセレクタ回路430は、内部回路5から出力された信号を、電極パッド群1が備える複数の電極パッドおよび電極パッド群2が備える複数の電極パッドのいずれか一方へ選択的に出力する。つまり、セレクタ回路430は、内部回路5からの信号を配線431を介して電極パッド群1が備える複数の電極パッドへ出力する場合と、内部回路5からの信号を配線432を介して電極パッド群2が備える複数の電極パッドへ出力する場合とを切り替える。
【0067】
設定回路422は、セレクタ回路430の信号の出力先に関する情報を記憶している回路である。セレクタ回路430の信号の出力先に関する情報は、CPU421に入力されたユーザプログラム420に基づき設定される。設定回路422は、例えばレジスタ回路を用いて構成することができる。
【0068】
図15は、セレクタ回路430の具体例を示す図である。セレクタ回路430は複数のAND回路(AND1〜AND8)を備える。AND1の出力は電極パッド群1が備える電極パッド6_1に接続されている。AND1の一方の入力には、内部回路5からの信号511が供給される。AND1の他方の入力には、設定回路422からの信号501が供給される。AND5の出力は電極パッド群2が備える電極パッド7_1に接続されている。AND5の一方の入力には、内部回路5からの信号511が供給される。AND5の他方の入力には、設定回路422からの信号502が供給される。
【0069】
同様に、AND2の出力は電極パッド群1が備える電極パッド6_2に接続されている。AND2の一方の入力には、内部回路5からの信号512が供給される。AND2の他方の入力には、設定回路422からの信号501が供給される。AND6の出力は電極パッド群2が備える電極パッド7_2に接続されている。AND6の一方の入力には、内部回路5からの信号512が供給される。AND6の他方の入力には、設定回路422からの信号502が供給される。
【0070】
同様に、AND3の出力は電極パッド群1が備える電極パッド6_3に接続されている。AND3の一方の入力には、内部回路5からの信号513が供給される。AND3の他方の入力には、設定回路422からの信号501が供給される。AND7の出力は電極パッド群2が備える電極パッド7_3に接続されている。AND7の一方の入力には、内部回路5からの信号513が供給される。AND7の他方の入力には、設定回路422からの信号502が供給される。
【0071】
同様に、AND4の出力は電極パッド群1が備える電極パッド6_4に接続されている。AND4の一方の入力には、内部回路5からの信号514が供給される。AND4の他方の入力には、設定回路422からの信号501が供給される。AND8の出力は電極パッド群2が備える電極パッド7_4に接続されている。AND8の一方の入力には、内部回路5からの信号513が供給される。AND8の他方の入力には、設定回路422からの信号502が供給される。
【0072】
図15に示したように、AND1とAND5の一方の入力には内部回路5からの共通の信号511が供給される。AND2とAND6の一方の入力には内部回路5からの共通の信号512が供給される。AND3とAND7の一方の入力には内部回路5からの共通の信号513が供給される。AND4とAND8の一方の入力には内部回路5からの共通の信号514が供給される。そして、設定回路422は、内部回路5からの信号511、512、513、514を出力する方のAND回路に対してハイレベルの信号を出力する。例えば、電極パッド群1の電極パッド6_1〜6_4に内部回路5からの信号511、512、513、514をそれぞれ出力する場合、設定回路422はAND1〜AND4の他方の入力にハイレベルの信号501を出力し、AND5〜AND8の他方の入力にローレベルの信号502を出力する。逆に、電極パッド群2の電極パッド7_1〜7_4に内部回路5からの信号511、512、513、514をそれぞれ出力する場合、設定回路422はAND5〜AND8の他方の入力にハイレベルの信号502を出力し、AND1〜AND4の他方の入力にローレベルの信号501を出力する。
【0073】
なお、図15に示したセレクタ回路430は一例であり、同様の動作を実現することができる回路であればどのような回路を用いてもよい。
【0074】
このようにセレクタ回路430を設けることで、配線431と配線432のうち使用しない方の配線に信号が出力されることを抑制できるので、不要な電流の発生を抑制できる。よって、半導体チップの消費電力を低減することができる。また、不要な配線からノイズが混入することを抑制することができる。
【0075】
次に、図16を用いて設定回路の具体例について説明する。図16に示すように、設定回路422は、抵抗R1、R2、ヒューズ551、552、NMOSトランジスタMN1、MN2を備える。
【0076】
NMOSトランジスタMN1のゲートはCPU421からの出力に、ソースはGNDに、ドレインは信号501が出力されるノード(ノード501とも記載する)に、接続されている。ヒューズ551の一端は電源電圧VDDに、他端はノード501に接続されている。抵抗R1の一端はノード501に、他端はGNDに接続されている。
【0077】
同様に、NMOSトランジスタMN2のゲートはCPU421からの出力に、ソースはGNDに、ドレインは信号502が出力されるノード(ノード502とも記載する)に、接続されている。ヒューズ552の一端は電源電圧VDDに、他端はノード502に接続されている。抵抗R2の一端はノード502に、他端はGNDに接続されている。
【0078】
例えば、ノード501にハイレベルの信号を、ノード502にローレベルの信号を出力するように設定回路422を設定する場合、設定回路422の設定時にCPU421はNMOSトランジスタMN2のゲートにハイレベルの信号を出力する。すると、NMOSトランジスタMN2がオン状態となり、電源VDDからヒューズ552、NMOSトランジスタMN2を経由してGNDへ電流が流れる。この時、電源VDDの電圧をヒューズ552を切断することができる程度に高く設定しておく。これにより、NMOSトランジスタMN2をオン状態とするタイミングで、ヒューズ552を切断することができる。一方、この時、CPU421はNMOSトランジスタMN1のゲートにローレベルの信号を出力する。この場合、NMOSトランジスタMN1には電流が流れないため、ヒューズ551は切断されない。
【0079】
よって、設定回路422は、ヒューズ551が切断されていないためノード501にハイレベルの信号(VDD1)を出力する。一方、設定回路422は、ヒューズ552が切断されているためノード502にローレベルの信号を出力する。
【0080】
なお、ノード501にローレベルの信号を、ノード502にハイレベルの信号を出力するように設定回路422を設定する場合は、設定回路422の設定時にCPU421がNMOSトランジスタMN1のゲートにハイレベルの信号を、NMOSトランジスタMN2のゲートにローレベルの信号を出力するようにする。
【0081】
なお、図16に示した設定回路430は一例であり、同様の動作を実現することができる回路であればどのような回路を用いてもよい。例えば設定回路422はレジスタであり、ユーザプログラムをロードしたCPUが、値をレジスタに書き込む。そしてレジスタに書き込まれた値によって、どの電極パッドが他の半導体チップと接続されるかが選択されるようにしてもよい。
【0082】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【0083】
1 第1の電極端子群
2 第2の電極端子群
3、4 電極端子群
5 内部回路
6、7、8、9 電極パッド
10、30 半導体チップ
20、40 パッケージ基板
50 実装基板
【技術分野】
【0001】
本発明は半導体チップおよび半導体装置に関し、特に半導体チップをパッケージ基板に実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置に関する。
【背景技術】
【0002】
近年、半導体チップをパッケージ基板に実装する際に、コスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが求められている。
【0003】
特許文献1には、同一の固体撮像素子において、同一の信号が接続された複数のパッドを備えることにより、複数の実装形態およびパッケージ形態に対応することを可能にする技術が開示されている。図17は、特許文献1に開示されている固体撮像素子を示す図である。図17において、固体撮像素子631は、トランジスタなどから構成される内部回路632と、固体撮像素子631の外部と接続するためのパッド開口部メタル636を備えたパッド群634およびパッド群635とを有する。パッド群634とパッド群635は、内部回路632とメタル配線633を介して接続され、同一信号が入力または出力されるパッド637、パッド638をそれぞれ有している。
【0004】
特許文献1に開示されている技術では、内部回路632からの同一信号が、メタル配線633により固体撮像素子631の複数の辺に配設された複数のパッドに供給されている。このため、リードフレームなどにワイヤー接続する際に、パッドピッチの確保が必要な信号に対しては、同一信号が接続された異なる辺にあるパッドを使用することにより、実装上必要となるパッドピッチを確保することが可能となる。
【0005】
また、バンプを使用する場合など、狭ピッチで実装が可能な場合においては、同一信号が接続されたパッドの中から使用するパッドを任意に選択することが可能であり、例えば一辺のみのパッドを用いて実装することも可能である。
【0006】
特許文献2には、対向する2辺から外部リードが導出されているパッケージに半導体チップを実装する際、外部リードの導出方向が変更になった場合であっても半導体チップのパッド位置を配列し直す必要が生じないような半導体チップに関する技術が開示されている。特許文献3には、パッドを一端面に配置すると共に、当該パッドと同一機能のパッドを対向する端面にも配置した半導体チップに関する技術が開示されている。
【0007】
特許文献4には、集積回路が形成されている半導体ペレットがICカード用基板に取り付けられている半導体装置に関する技術が開示されている。特許文献4にかかる技術において、半導体ペレットの表面に設けられているボンディングパッド電極は、第1の配置状態をもって配置された複数の第1ボンディングパッド電極と、当該第1ボンディングパッド電極と同種の機能が与えられ当該第1の配置状態と異なる第2配置状態をもって配置された複数の第2ボンディングパッド電極とから構成されている。そして、複数個の第1ボンディングパッド電極または複数個の第2ボンディングパッド電極のいずれか一方のボンディングパッド電極とそれに対応する外部端子リードとが電気的に導通されている。
【0008】
特許文献5には、メモリ性能の悪化、ペレット製作コストの増加およびパッケージ製作コストの増加を引き起こすことなしに、同一の半導体メモリ(ペレット)でフェースアップおよびフェースダウンのペレット搭載方式のパッケージに対応可能な技術が開示されている。特許文献5に開示されている半導体メモリ(ペレット)では、同一の機能を有した外部接続用電極パッド群がペレット中心線によって分割される第1象限と第2象限の両方に配置されている。また、同一の機能を有した外部接続用電極パッド群がペレット中心線と直交する第2のペレット中心線によって分割される第3の象限と第4の象限のどちらか一方に配置されている。さらに、同一の機能を有した外部接続用電極パッド群が、ペレット中心線と直交するペレット辺長の半分の幅をもつペレット中心線内に配置されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2006−41343号公報
【特許文献2】特開平05−190674号公報
【特許文献3】特開平02−230749号公報
【特許文献4】特開昭63−267598号公報
【特許文献5】特開平11−67817号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
複数の半導体チップ同士を接続する場合、半導体チップ間の配線長が長くなったり、配線が複雑になったりするという問題がある。半導体チップ間の配線長が長くなると配線遅延が生じ、また、ボンディングワイヤーの長さが長くなったり配線が複雑になったりするとパッケージサイズが大きくなりコストがかかる。上記で説明した特許文献1に開示されている技術では半導体チップ間における接続が考慮されていないため、このような課題を解決することはできない。
【0011】
このように、複数の半導体チップ同士を接続する場合、半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが困難であるという問題があった。
【課題を解決するための手段】
【0012】
本発明にかかる半導体チップは、半導体チップに設けられ、少なくとも一つの第1の電極パッドと、前記半導体チップに設けられる少なくとも一つの電極パッドであって、前記第1の電極パッドから出力される信号と同じ信号を出力可能である第2の電極パッドと、を備え、前記第1の電極パッドおよび前記第2の電極パッドのうち、前記信号が供給される他の半導体チップの他の電極パッドと距離が近い方の電極パッドが、前記他の半導体チップの前記他の電極パッドと接続される。
【0013】
本発明にかかる半導体チップでは、半導体チップを他の半導体チップと接続する際、第1の電極パッドおよび第2の電極パッドのうち、信号が供給される他の半導体チップの電極パッドと距離が近い方の電極パッドが他の半導体チップの電極パッドと接続される。これにより、半導体チップを他の半導体チップと接続する際に配線長が長くなったり、配線が複雑になったりすることを抑制することができる。よって、半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能になる。
【発明の効果】
【0014】
本発明により、半導体チップを実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置を提供することができる。
【図面の簡単な説明】
【0015】
【図1】実施の形態1にかかる半導体チップを示す図である。
【図2】実施の形態1にかかる半導体チップの実装例を示す上面図である。
【図3】実施の形態1にかかる半導体チップの実装例を示す側面図である。
【図4】実施の形態1にかかる半導体チップの他の実装例を示す上面図である。
【図5】実施の形態1にかかる半導体チップの他の実装例を示す側面図である。
【図6】実施の形態1にかかる半導体チップの具体例を示す図である。
【図7】図6に示した半導体チップの具体例における電極パッドの配置を示す図である。
【図8】実施の形態1にかかる半導体チップを実装するためのパッケージ基板の一例を示す図である。
【図9】実施の形態1にかかる半導体チップと共に実装されるメモリチップを示す図である。
【図10】実施の形態1にかかる半導体チップと共に実装されるメモリチップを実装するためのパッケージ基板の一例を示す図である。
【図11】図8に示したパッケージ基板と図9に示したパッケージ基板を実装基板に実装した一例を示す図である。
【図12】実施の形態1にかかる半導体チップとメモリチップを積層して実装した一例を示す図である。
【図13】実施の形態1にかかる半導体チップの他の構成例を示す図である。
【図14】実施の形態2にかかる半導体チップを示す図である。
【図15】実施の形態2にかかる半導体チップにおけるセレクタ回路の具体例を示す図である。
【図16】実施の形態2にかかる半導体チップにおける設定回路の具体例を示す図である。
【図17】特許文献1に開示されている固体撮像素子を示す図である。
【発明を実施するための形態】
【0016】
実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。
図1は、本発明の実施の形態1にかかる半導体チップを示す図である。図1に示す半導体チップ10は、電極パッド群(第1の電極パッド群)1と、電極パッド群(第2の電極パッド群)2と、電極パッド群(第3の電極パッド群)3、4と、内部回路5とを備える。なお、それぞれの電極パッド群は、少なくともひとつの電極パッドを備えていればよく、複数の電極パッドを備えていることに本発明の権利範囲は限定されない。しかし、以下の説明では、全体的な接続関係や構造を把握しやすくするため、電極パッド群という言葉を用いて本発明の実施の形態を説明していく。
【0017】
ここで、図1では、電極パッド群1は、半導体チップ10の一辺に設けられると共に、複数の電極パッド6を備える。電極パッド群2は、半導体チップ10の前記一辺と異なる辺に設けられると共に、電極パッド群1が備える複数の電極パッド6に対応した複数の電極パッド7を備える。ここで、電極パッド群1が備える複数の電極パッド6に対応した複数の電極パッド7とは、電極パッド群2が備える各電極パッド7に対して、電極パッド群1が備える各電極パッド6と同一の信号がそれぞれ供給されることを意味する。また、図1に示した例では、電極パッド群1と電極パッド群2は互いに対向する面に配置されているが、例えば図13に示した半導体チップ310のように電極パッド群1と電極パッド群2とを互いに隣り合う辺に配置してもよい。つまり、各電極パッド群の配置は任意に決定することができるのであって、さらに言えば、電極パッド群1と電極パッド群2とが異なる辺に設けられていることも必須ではない。すなわち、本質的には、電極パッド群1のうちの一の電極パッドが所定の信号を出力し、電極パッド群2は係る所定の信号と同じ信号を出力可能であればよい。
【0018】
内部回路5は、電極パッド群1および電極パッド群2の少なくとも一方の電極パッド群が備える電極パッドに配線11を介して信号を出力する。配線11は半導体チップ10の内部で分岐している。図1に示す本実施の形態にかかる半導体チップ10では、内部回路5は電極パッド群1が備える複数の電極パッド6と電極パッド群2が備える複数の電極パッド7のそれぞれに対して、一対一に対応した同一の信号を出力する。つまり、内部回路5は、電極パッド群1が備える1つの電極パッドと電極パッド群2が備える1つの電極パッドに同一の信号を出力する。同様に、内部回路5は、電極パッド群1が備える他の1つの電極パッドと電極パッド群2が備える他の1つの電極パッドに同一の信号を出力する。これ以外の電極パッドについても同様である。なお、上記説明では、電極パッド群1の一の電極パッドが出力する信号と同じ信号を電極パッド群2の一の電極パッドが出力可能であることをわかりやすく説明するための一例として、便宜上、半導体チップの内部回路5が第1の電極パッド群1の電極パッドと第2の電極パッド群2の電極パッドのそれぞれに信号を出力しているに過ぎないことに留意すべきである。
【0019】
また、内部回路5は、電極パッド群3が備える複数の電極パッド8に配線13を介して信号を出力する。また、内部回路5は、電極パッド群4が備える複数の電極パッド9に配線14を介して信号を出力する。
【0020】
なお、本実施の形態にかかる半導体チップ10では、電極パッド群1と電極パッド群2のみを備えている構成でもよく、また電極パッド群1〜4の他にも電極パッド群を備えている構成でもよい。すなわち、本実施の形態にかかる半導体チップ10では、少なくとも電極パッド群1と電極パッド群2を備えていればよい。また、内部回路5は各電極パッドに信号を出力すると共に、内部回路5が各電極パッドを介して信号を入力するように構成してもよい。
【0021】
次に、本実施の形態にかかる半導体チップ10の実装例について図2、図3を用いて説明する。図2は、本実施の形態にかかる半導体チップの実装例を示す上面図である。図3は、本実施の形態にかかる半導体チップの実装例を示す側面図である。図2、図3に示す例では、半導体チップ10と半導体チップ(他の半導体チップ)30とが互いに水平方向に配置されるように実装されている。なお、本明細書では、複数の半導体チップ10、30がパッケージ基板や実装基板を用いて実装された場合、これらを総称して半導体装置と記載する。
【0022】
ここで、半導体チップ10が備える電極パッド群1または電極パッド群2は、半導体チップ30が備える電極パッド群33と接続されるものとする。この場合、図2、図3に示すように、半導体チップ10が備える電極パッド群1の方が電極パッド群2よりも半導体チップ30が備える電極パッド群33に近いため、電極パッド群1が、半導体チップ30が備える電極パッド群33と接続される。以下、詳細に説明する。
【0023】
図3に示すように、半導体チップ10はパッケージ基板20上に実装される。図2に示すように、半導体チップ10の電極パッド群1が備える電極パッド6は、公知のボンディングワイヤーのプロセスが適用されることによって、ボンディングワイヤー61を用いてパッケージ基板20の電極パッド群22が備える電極パッド25と接続される。半導体チップ10の電極パッド群3が備える電極パッド8は、ボンディングワイヤー62を用いてパッケージ基板20の電極パッド群21が備える電極パッド24と接続される。半導体チップ10の電極パッド群4が備える電極パッド9は、ボンディングワイヤー63を用いてパッケージ基板20の電極パッド群23が備える電極パッド26と接続される。この時、半導体チップ10の電極パッド群2が備える電極パッド7は用いられない。
【0024】
また、図3に示すように、パッケージ基板20が備える複数の電極パッド25は、電極パッド毎に設けられた内部配線72を介して、電極パッド毎に設けられたボール82と接続されている。同様に、パッケージ基板20が備える複数の電極パッド24、26は電極パッド毎に設けられた内部配線71を介して、電極パッド毎に設けられたボール81と接続されている。半導体チップ10とパッケージ基板20はモールド88を用いて封止されている。
【0025】
また、図2に示すように、半導体チップ30の電極パッド群31が備える電極パッド34は、公知のボンディングワイヤーのプロセスが適用されることによって、ボンディングワイヤー64を用いてパッケージ基板40の電極パッド群41が備える電極パッド44と接続されている。半導体チップ30の電極パッド群32が備える電極パッド35は、ボンディングワイヤー65を用いてパッケージ基板40の電極パッド群42が備える電極パッド45と接続されている。半導体チップ30の電極パッド群33が備える電極パッド36は、ボンディングワイヤー66を用いてパッケージ基板40の電極パッド群43が備える電極パッド46と接続されている。
【0026】
また、図3に示すように、パッケージ基板40が備える複数の電極パッド46は、電極パッド毎に設けられた内部配線73を介して、電極パッド毎に設けられたボール83と接続されている。同様に、パッケージ基板40が備える複数の電極パッド44、45は電極パッド毎に設けられた内部配線74を介して、電極パッド毎に設けられたボール84と接続されている。半導体チップ30とパッケージ基板40はモールド89を用いて封止されている。
【0027】
そして、半導体チップ10が実装されたパッケージ基板20と半導体チップ30が実装されたパッケージ基板40は、実装基板50を用いて接続されている。つまり、パッケージ基板20が備える複数のボール81は、パッケージ基板40が備える複数のボール84とボール毎に設けられた内部配線52を介してそれぞれ接続されている。同様に、パッケージ基板20が備える複数のボール82は、パッケージ基板40が備える複数のボール83とボール毎に設けられた内部配線51を介してそれぞれ接続されている。
【0028】
このような構成により、半導体チップ10が備える電極パッド6は、ボンディングワイヤー61、電極パッド25、内部配線72、ボール82、内部配線51、ボール83、内部配線73、電極パッド46、ボンディングワイヤー66を介して、半導体チップ30が備える電極パッド36と接続される。同様に、半導体チップ10が備える電極パッド8は、半導体チップ30が備える電極パッド34と接続される。同様に、半導体チップ10が備える電極パッド9は、半導体チップ30が備える電極パッド35と接続される。
【0029】
なお、パッケージ基板20が備える内部配線71、72、ボール81、82、パッケージ基板40が備える内部配線73、74、ボール83、84、実装基板50が備える内部配線51、52はそれぞれ、少なくとも半導体チップ10が備える電極パッドの数に対応する数が設けられている。また、図2において、パッケージ基板40上にボンディングワイヤーが接続されていない電極パッドが配置されているが、これらの電極パッドは実際にはボンディングワイヤーが接続され、他の信号が入力される。ここで、他の信号とは、例えばUSBの信号やLCDへの出力の信号が考えられる。また電源やグランドがこれらの電極パッドに接続されることもある。しかし、これら具体的な例に本発明の権利範囲が限定されることがないことは、当業者であれば明らかに認識するところである。
【0030】
次に、本実施の形態にかかる半導体チップ10の他の実装例について図4、図5を用いて説明する。図4は、本実施の形態にかかる半導体チップの他の実装例を示す上面図である。図5は、本実施の形態にかかる半導体チップの他の実装例を示す側面図である。図4、図5に示す例では、半導体チップ10と半導体チップ30とが互いに積層されている。
【0031】
ここで、半導体チップ10が備える電極パッド群1または電極パッド群2は、半導体チップ30が備える電極パッド群33と接続されるものとする。この場合、図4、図5に示すように、半導体チップ10が備える電極パッド群2の方が電極パッド群1よりも半導体チップ30が備える電極パッド群33に近いため、電極パッド群2が、半導体チップ30が備える電極パッド群33と接続される。以下、詳細に説明する。
【0032】
図5に示すように、半導体チップ10はパッケージ基板90上に実装される。また、半導体チップ30は、半導体チップ10上にスペーサ111を介して実装されている。図4に示すように、半導体チップ10の電極パッド群2が備える電極パッド7は、ボンディングワイヤー101を用いてパッケージ基板90の電極パッド91と接続されている。半導体チップ10の電極パッド群3が備える電極パッド8は、ボンディングワイヤー103を用いてパッケージ基板90の電極パッド93と接続されている。半導体チップ10の電極パッド群4が備える電極パッド9は、ボンディングワイヤー105を用いてパッケージ基板90の電極パッド95と接続されている。この時、半導体チップ10の電極パッド群1が備える電極パッド6は用いられない。
【0033】
また、図4に示すように、半導体チップ30の電極パッド群31が備える電極パッド34は、ボンディングワイヤー104を用いてパッケージ基板90の電極パッド94と接続されている。半導体チップ30の電極パッド群32が備える電極パッド35は、ボンディングワイヤー106を用いてパッケージ基板90の電極パッド96と接続されている。半導体チップ30の電極パッド群33が備える電極パッド36は、ボンディングワイヤー102を用いてパッケージ基板90の電極パッド92と接続されている。
【0034】
パッケージ基板90の電極パッド91と電極パッド92は、パッケージ基板90の内部配線97を介して接続されている。同様に、パッケージ基板90の電極パッド93と電極パッド94は、パッケージ基板90の内部配線98を介して接続されている。同様に、パッケージ基板90の電極パッド95と電極パッド96は、パッケージ基板90の内部配線99を介して接続されている。また、半導体チップ10、半導体チップ30、およびパッケージ基板90はモールド109を用いて封止されている。
【0035】
このような構成により、半導体チップ10が備える電極パッド7は、ボンディングワイヤー101、電極パッド91、内部配線97、電極パッド92、ボンディングワイヤー102を介して、半導体チップ30が備える電極パッド36と接続される。同様に、半導体チップ10が備える電極パッド8は、ボンディングワイヤー103、電極パッド93、内部配線98、電極パッド94、ボンディングワイヤー104を介して、半導体チップ30が備える電極パッド34と接続される。同様に、半導体チップ10が備える電極パッド9は、ボンディングワイヤー105、電極パッド95、内部配線99、電極パッド96、ボンディングワイヤー106を介して、半導体チップ30が備える電極パッド35と接続される。
【0036】
以上で説明したように、本実施の形態では、半導体チップ10が備える電極パッドと半導体チップ30が備える電極パッドとをそれぞれ接続する際に、半導体チップ10が備える電極パッド群1および電極パッド群2のうち、半導体チップ10と半導体チップ30との実装形態に応じて、使用する電極パッド群を切り替えている。
【0037】
すなわち、図2、図3に示した例では、半導体チップ10と半導体チップ30とが互いに水平方向に配置されるように実装されている。この時、半導体チップ10が備える電極パッド群1および電極パッド群2のうち、当該電極パッド群1または電極パッド群2と接続される半導体チップ30が備える電極パッド群33と近い方の電極パッド群1が用いられている。
【0038】
一方、図4、図5に示した例では、半導体チップ10と半導体チップ30とが互いに積層されるように実装されている。この時、半導体チップ10が備える電極パッド群1および電極パッド群2のうち、当該電極パッド群1または電極パッド群2と接続される半導体チップ30が備える電極パッド群33と近い方の電極パッド群2が用いられている。
【0039】
換言すれば、本実施の形態にかかる半導体チップ10を半導体チップ(他の半導体チップ)30と接続する際、電極パッド群1および電極パッド群2のうち、内部回路5が出力する信号が供給される半導体チップ(他の半導体チップ)30の電極パッドと距離が近い方の電極パッド群の電極パッドが使用される。
【0040】
このように、本実施の形態にかかる半導体チップでは、複数の半導体チップ同士を接続する際に、使用する電極パッド群を切り替えているので、半導体チップ間の配線長が長くなったり、配線が複雑になったりすることを抑制することができる。つまり、実装するパッケージ形態ごとに使用する電極パッドを選択することで、ボンディングワイヤー長や基板配線パターンをパッケージごとに最適化することができる。これにより、半導体チップをパッケージ基板に実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置を提供することができる。
【0041】
次に、本実施の形態にかかる半導体チップの具体例について説明する。以下で説明する具体例では、図1〜図5で説明した半導体チップ10を半導体チップ210とし、図2〜図5で説明した半導体チップ30をメモリチップ(LpDDR:Low-Power DDR)とする。ここで、LpDDRは、PCなどで使う通常のDRAMとは別であり、携帯機器等がターゲットの低消費電力版DRAM規格である。具体的にはLpDDR、LpDDR2があり、たとえばこの実施例ではMax 400MbpsのLpDDRを使用するとすることができる。しかし、半導体チップ30がこのLpDDRに限られないことは、当業者であれば明らかなことである。なお、LpDDRは、DDR1形式のDRAMの低消費電力版とも言うことができる。
【0042】
図6は、本実施の形態にかかる半導体チップの具体例(半導体チップ)を示す図である。図6に示す半導体チップ210は、電極パッド群201〜204と、メモリコントローラ(MEMC)205とを備える。
【0043】
電極パッド群201、202は特定端子を備え、この特定端子からはアドレスおよびコマンド信号(Add/Cmd)が出力される。電極パッド群201と電極パッド群202はそれぞれ互いに対向する位置に配置されている。メモリコントローラ205は、配線211を介して、電極パッド群201と電極パッド群202とにアドレスおよびコマンド信号(Add/Cmd)を出力する。配線211は半導体チップ210内で分岐されている。
【0044】
電極パッド群203はデータ信号[15:0]を入出力する端子であり、電極パッド群201と同一の辺に配置されている。メモリコントローラ205と電極パッド群203は配線213を用いて接続されている。同様に、電極パッド群204はデータ信号[31:16]を入出力する端子であり、電極パッド群201と同一の辺に配置されている。メモリコントローラ205と電極パッド群204は配線214を用いて接続されている。なお、半導体チップ210には、アドレスやコマンド信号の出力バッファや、データの入出力バッファが存在しており、半導体チップに設けられた配線によって、所望の回路と接続されている。
【0045】
図7は、図6に示した半導体チップ210の電極パッド群201〜204が備える電極パッドの配置を示す図である。電極パッド群203のData[15:0]端子は、図7に示すDQ00〜DQ15のように配置されている。電極パッド群204のData[31:16]端子は、図7に示すDQ16〜DQ31のように配置されている。電極パッド群201、202のAddress/Command端子は、図7に示すように配置されている。なお、それぞれの信号を具体的に記載すると次のようになる。すなわち、A00〜A13はアドレス信号の各ビット、CSBはチップセレクトの反転信号、RASBはロウアドレスストローブの反転信号、CASBはカラムアドレスストローブの反転信号、WEBはライトイネーブルの反転信号、CKBはクロック信号の反転、CKはクロック信号、CKEはクロックイネーブル、BA0、BA1はそれぞれ、Bank Address を指定するInput信号である。LpDDRはメモリ領域が4つに分かれており、各領域を Bank(Bank0〜3)と呼ぶ。どの Bank を Active にするかなどをBA0、BA1で制御する。なお、上記説明はあくまでも実施の形態を具体的に説明するためのものであり、本発明の権利範囲がこのような具体的構成に限定されないことは、当業者であれば明らかである。
【0046】
図8は、図6に示した半導体チップ210を実装するためのパッケージ基板220の一例を示す図である。ここで、図8に示すパッケージ基板220は、図2、図3で説明したパッケージ基板20に対応している。図8はパッケージ基板220を上部から見た図であり、ボール225は実際にはパッケージ基板の下部に配置されている。なお、パッケージ基板220は、半導体チップ210とメモリチップ230とが互いに水平方向に配置されるように実装される場合(図11参照)に用いられる。
【0047】
図8に示すように、パッケージ基板220は複数のボール225が配置されている。各ボール225はパッケージ基板220の内部配線(不図示)を介して、パッケージ基板220の上部に設けられた電極パッド(不図示)と接続されている。
【0048】
図8に示す例では、半導体チップ210の電極パッド群203が備えるData[15:0]端子と接続されたボールが領域221に配置されている。また、半導体チップ210の電極パッド群201が備えるAdd/Cmd端子と接続されたボールが領域222に配置されている。また、半導体チップ210の電極パッド群204が備えるData[31:16]端子と接続されたボールが領域223に配置されている。
【0049】
図9は、図6に示した半導体チップ210と共に実装されるメモリチップを示す図である。図9に示すように、メモリチップ230は、電極パッド群231〜233を備える。電極パッド群231は、データ信号[15:0]を入出力する端子である。電極パッド群232は、データ信号[31:16]を入出力する端子である。電極パッド群231と電極パッド群232はメモリチップ230の同一の辺に配置されている。電極パッド群233は、アドレスおよびコマンド信号(Add/Cmd)を入力する端子である。電極パッド群233は、電極パッド群231および電極パッド群232が配置されている辺と対向する辺に配置されている。
【0050】
半導体チップ210とメモリチップ230とが実装される場合、メモリチップ230の電極パッド群231は、半導体チップ210の電極パッド群203と接続される。また、メモリチップ230の電極パッド群232は、半導体チップ210の電極パッド群204と接続される。また、メモリチップ230の電極パッド群233は、半導体チップ210の電極パッド群201または電極パッド群202と接続される。
【0051】
図10は、図9に示したメモリチップを実装するためのパッケージ基板の一例を示す図である。ここで、図10に示すパッケージ基板240は、図2、図3で説明したパッケージ基板40に対応している。図10はパッケージ基板240を上部から見た図であり、ボール245は実際にはパッケージ基板の下部に配置されている。なお、パッケージ基板240は、半導体チップ210とメモリチップ230とが互いに水平方向に配置されるように実装される場合(図11参照)に用いられる。
【0052】
図10に示すように、パッケージ基板240は複数のボール245が配置されている。各ボール245はパッケージ基板240の内部配線(不図示)を介して、パッケージ基板240の上部に設けられた電極パッド(不図示)と接続されている。
【0053】
図10に示す例では、メモリチップ230の電極パッド群231が備えるData[15:0]端子と接続されたボールが領域241に配置されている。また、メモリチップ230の電極パッド群232が備えるData[31:16]端子と接続されたボールが領域243に配置されている。また、メモリチップ230の電極パッド群233が備えるAdd/Cmd端子と接続されたボールが領域242に配置されている。
【0054】
また、図10の表は各ボールが接続されているメモリチップ230の端子を示しており、表中のA〜R、1〜9は、パッケージ基板240に配置されているボールの位置(A〜R、1〜9で特定される)に対応している。例えば、位置A−1で示されるボールは、メモリチップ230の「VSS」に接続されている。同様に、位置N−3で示されるボールは、メモリチップ230の「DQ12」に接続されている。
【0055】
図11は、図8に示したパッケージ基板220と図10に示したパッケージ基板240を実装基板250に実装した状態を示す図である。なお、図11には図示しないが、パッケージ基板220には半導体チップ210が実装されており、パッケージ基板240にはメモリチップ230が実装されている。
【0056】
図11に示すように、パッケージ基板220とパッケージ基板240は、パッケージ基板220のData[15:0]端子に対応するボールが配置されている領域221と、パッケージ基板240のData[15:0]端子に対応するボールが配置されている領域241とが対向するように、パッケージ基板220のAdd/Cmd端子に対応するボールが配置されている領域222と、パッケージ基板240のAdd/Cmd端子に対応するボールが配置されている領域242とが対向するように、パッケージ基板220のData[31:16]端子に対応するボールが配置されている領域223と、パッケージ基板240のData[31:16]端子に対応するボールが配置されている領域243とが対向するように、配置されている。
【0057】
そして、パッケージ基板220のData[15:0]端子に対応するボールと、パッケージ基板240のData[15:0]端子に対応するボールとが、実装基板250の内部配線(不図示)を介して接続されている。同様に、パッケージ基板220のAdd/Cmd端子に対応するボールと、パッケージ基板240のAdd/Cmd端子に対応するボールとが、実装基板250の内部配線(不図示)を介して接続されている。同様に、パッケージ基板220のData[31:16]端子に対応するボールと、パッケージ基板240のData[31:16]端子に対応するボールとが、実装基板250の内部配線(不図示)を介して接続されている。
【0058】
図11に示したように、半導体チップ210とメモリチップ230が互いに水平方向に配置されるように実装される場合、半導体チップ210が実装されているパッケージ基板220の外部端子(ボール)は、実装基板に実装されたメモリチップ230に近い側にまとめて配置されている。この時、半導体チップ210の一辺に配置された電極パッド201、203、204が使用されている。このような構成により、ボンディングワイヤーの長さを短くし、パッケージ基板の配線パターンを簡素化することができる。なお、メモリチップ230と接続する際は実装基板250の内部配線が用いられるが、性能を悪化させないために各信号線の配線は等しくなるように実装基板が設計されている。
【0059】
次に、図12を用いて、半導体チップ210とメモリチップ230が積層されて実装される場合について説明する。図12において、半導体チップ210はパッケージ基板290上に実装されている。また、メモリチップ230は、半導体チップ210上に実装されている。なお、図12に示した構成は、図4に示した構成に対応しており、断面図は図5に対応している。つまり、図12に示した半導体チップ210、メモリチップ230、パッケージ基板290はそれぞれ、図4、図5に示した半導体チップ10、半導体チップ30、パッケージ基板90に対応している。
【0060】
図12に示すように、半導体チップ210の電極パッド群203が備えるData[15:0]端子はそれぞれ、パッケージ基板上の電極パッド群292が備える電極パッドと接続されている。メモリチップ230の電極パッド群231が備えるData[15:0]端子はそれぞれ、パッケージ基板上の電極パッド群292が備える電極パッドと接続されている。そして、半導体チップ210のData[15:0]端子と接続されているパッケージ基板290上の電極パッドのそれぞれと、メモリチップ230のData[15:0]端子と接続されているパッケージ基板290上の電極パッドのそれぞれは、パッケージ基板290の内部配線(図4の内部配線98に対応する)によって接続されている。
【0061】
同様に、半導体チップ210の電極パッド群204が備えるData[31:16]端子はそれぞれ、パッケージ基板上の電極パッド群293が備える電極パッドと接続されている。メモリチップ230の電極パッド群232が備えるData[31:16]端子はそれぞれ、パッケージ基板上の電極パッド群293が備える電極パッドと接続されている。そして、半導体チップ210のData[31:16]端子と接続されているパッケージ基板290上の電極パッドのそれぞれと、メモリチップ230のData[31:16]端子と接続されているパッケージ基板290上の電極パッドのそれぞれは、パッケージ基板290の内部配線(図4の内部配線99に対応する)によって接続されている。
【0062】
半導体チップ210の電極パッド群202が備えるAdd/Cmd端子はそれぞれ、パッケージ基板上の電極パッド群291が備える電極パッドと接続されている。メモリチップ230の電極パッド群233が備えるAdd/Cmd端子はそれぞれ、パッケージ基板上の電極パッド群291が備える電極パッドと接続されている。そして、半導体チップ210のAdd/Cmd端子と接続されているパッケージ基板290上の電極パッドのそれぞれと、メモリチップ230のAdd/Cmd端子と接続されているパッケージ基板290上の電極パッドのそれぞれは、パッケージ基板290の内部配線(図4の内部配線97に対応する)によって接続されている。この時、半導体チップ210の電極パッド群201は使用されない。
【0063】
メモリチップ230において、電極パッド群231と電極パッド群232は同一の辺に配置されており、また、電極パッド群233は、電極パッド群231および電極パッド群232が配置されている辺と対向する辺に配置されている。ここで、電極パッド群233はAdd/Cmd端子を備える。図12に示した例では、半導体チップ210とメモリチップ230が積層されて実装される場合、半導体チップ210が備える電極パッド群201と電極パッド群202のうち、メモリチップ230が備える電極パッド群(Add/Cmd端子)233と近い方の電極パッド群である電極パッド群202が使用されている。よって、このような構成により、ボンディングワイヤーの長さを短くし、パッケージ基板の配線パターンを簡素化することができる。
【0064】
以上で説明したように、本実施の形態にかかる半導体チップでは、複数の半導体チップ同士を接続する際に、使用する電極パッド群を切り替えているので、半導体チップ間の配線長が長くなったり、配線が複雑になったりすることを抑制することができる。つまり、実装するパッケージ形態ごとに使用する電極パッドを選択することで、ボンディングワイヤー長や基板配線パターンをパッケージごとに最適化することができる。これにより、半導体チップをパッケージ基板に実装する際のコスト低減、パッケージ基板の小型化、および配線パターンの最適化を実現することが可能な半導体チップおよび半導体装置を提供することができる。
【0065】
実施の形態2
次に、本発明の実施の形態2について説明する。図14は、本実施の形態にかかる半導体チップを示す図である。本実施の形態にかかる半導体チップ410は、内部回路5から出力された信号を、電極パッド群1および電極パッド群2のいずれか一方へ選択的に出力するためのセレクタ回路430と、設定回路422と、CPU421とを備える。これ以外の構成は実施の形態1の場合と同様であるので、同一の構成要素については同一の符号を付し重複した説明を省略する。
【0066】
図14に示す半導体チップ410が備えるセレクタ回路430は、内部回路5から出力された信号を、電極パッド群1が備える複数の電極パッドおよび電極パッド群2が備える複数の電極パッドのいずれか一方へ選択的に出力する。つまり、セレクタ回路430は、内部回路5からの信号を配線431を介して電極パッド群1が備える複数の電極パッドへ出力する場合と、内部回路5からの信号を配線432を介して電極パッド群2が備える複数の電極パッドへ出力する場合とを切り替える。
【0067】
設定回路422は、セレクタ回路430の信号の出力先に関する情報を記憶している回路である。セレクタ回路430の信号の出力先に関する情報は、CPU421に入力されたユーザプログラム420に基づき設定される。設定回路422は、例えばレジスタ回路を用いて構成することができる。
【0068】
図15は、セレクタ回路430の具体例を示す図である。セレクタ回路430は複数のAND回路(AND1〜AND8)を備える。AND1の出力は電極パッド群1が備える電極パッド6_1に接続されている。AND1の一方の入力には、内部回路5からの信号511が供給される。AND1の他方の入力には、設定回路422からの信号501が供給される。AND5の出力は電極パッド群2が備える電極パッド7_1に接続されている。AND5の一方の入力には、内部回路5からの信号511が供給される。AND5の他方の入力には、設定回路422からの信号502が供給される。
【0069】
同様に、AND2の出力は電極パッド群1が備える電極パッド6_2に接続されている。AND2の一方の入力には、内部回路5からの信号512が供給される。AND2の他方の入力には、設定回路422からの信号501が供給される。AND6の出力は電極パッド群2が備える電極パッド7_2に接続されている。AND6の一方の入力には、内部回路5からの信号512が供給される。AND6の他方の入力には、設定回路422からの信号502が供給される。
【0070】
同様に、AND3の出力は電極パッド群1が備える電極パッド6_3に接続されている。AND3の一方の入力には、内部回路5からの信号513が供給される。AND3の他方の入力には、設定回路422からの信号501が供給される。AND7の出力は電極パッド群2が備える電極パッド7_3に接続されている。AND7の一方の入力には、内部回路5からの信号513が供給される。AND7の他方の入力には、設定回路422からの信号502が供給される。
【0071】
同様に、AND4の出力は電極パッド群1が備える電極パッド6_4に接続されている。AND4の一方の入力には、内部回路5からの信号514が供給される。AND4の他方の入力には、設定回路422からの信号501が供給される。AND8の出力は電極パッド群2が備える電極パッド7_4に接続されている。AND8の一方の入力には、内部回路5からの信号513が供給される。AND8の他方の入力には、設定回路422からの信号502が供給される。
【0072】
図15に示したように、AND1とAND5の一方の入力には内部回路5からの共通の信号511が供給される。AND2とAND6の一方の入力には内部回路5からの共通の信号512が供給される。AND3とAND7の一方の入力には内部回路5からの共通の信号513が供給される。AND4とAND8の一方の入力には内部回路5からの共通の信号514が供給される。そして、設定回路422は、内部回路5からの信号511、512、513、514を出力する方のAND回路に対してハイレベルの信号を出力する。例えば、電極パッド群1の電極パッド6_1〜6_4に内部回路5からの信号511、512、513、514をそれぞれ出力する場合、設定回路422はAND1〜AND4の他方の入力にハイレベルの信号501を出力し、AND5〜AND8の他方の入力にローレベルの信号502を出力する。逆に、電極パッド群2の電極パッド7_1〜7_4に内部回路5からの信号511、512、513、514をそれぞれ出力する場合、設定回路422はAND5〜AND8の他方の入力にハイレベルの信号502を出力し、AND1〜AND4の他方の入力にローレベルの信号501を出力する。
【0073】
なお、図15に示したセレクタ回路430は一例であり、同様の動作を実現することができる回路であればどのような回路を用いてもよい。
【0074】
このようにセレクタ回路430を設けることで、配線431と配線432のうち使用しない方の配線に信号が出力されることを抑制できるので、不要な電流の発生を抑制できる。よって、半導体チップの消費電力を低減することができる。また、不要な配線からノイズが混入することを抑制することができる。
【0075】
次に、図16を用いて設定回路の具体例について説明する。図16に示すように、設定回路422は、抵抗R1、R2、ヒューズ551、552、NMOSトランジスタMN1、MN2を備える。
【0076】
NMOSトランジスタMN1のゲートはCPU421からの出力に、ソースはGNDに、ドレインは信号501が出力されるノード(ノード501とも記載する)に、接続されている。ヒューズ551の一端は電源電圧VDDに、他端はノード501に接続されている。抵抗R1の一端はノード501に、他端はGNDに接続されている。
【0077】
同様に、NMOSトランジスタMN2のゲートはCPU421からの出力に、ソースはGNDに、ドレインは信号502が出力されるノード(ノード502とも記載する)に、接続されている。ヒューズ552の一端は電源電圧VDDに、他端はノード502に接続されている。抵抗R2の一端はノード502に、他端はGNDに接続されている。
【0078】
例えば、ノード501にハイレベルの信号を、ノード502にローレベルの信号を出力するように設定回路422を設定する場合、設定回路422の設定時にCPU421はNMOSトランジスタMN2のゲートにハイレベルの信号を出力する。すると、NMOSトランジスタMN2がオン状態となり、電源VDDからヒューズ552、NMOSトランジスタMN2を経由してGNDへ電流が流れる。この時、電源VDDの電圧をヒューズ552を切断することができる程度に高く設定しておく。これにより、NMOSトランジスタMN2をオン状態とするタイミングで、ヒューズ552を切断することができる。一方、この時、CPU421はNMOSトランジスタMN1のゲートにローレベルの信号を出力する。この場合、NMOSトランジスタMN1には電流が流れないため、ヒューズ551は切断されない。
【0079】
よって、設定回路422は、ヒューズ551が切断されていないためノード501にハイレベルの信号(VDD1)を出力する。一方、設定回路422は、ヒューズ552が切断されているためノード502にローレベルの信号を出力する。
【0080】
なお、ノード501にローレベルの信号を、ノード502にハイレベルの信号を出力するように設定回路422を設定する場合は、設定回路422の設定時にCPU421がNMOSトランジスタMN1のゲートにハイレベルの信号を、NMOSトランジスタMN2のゲートにローレベルの信号を出力するようにする。
【0081】
なお、図16に示した設定回路430は一例であり、同様の動作を実現することができる回路であればどのような回路を用いてもよい。例えば設定回路422はレジスタであり、ユーザプログラムをロードしたCPUが、値をレジスタに書き込む。そしてレジスタに書き込まれた値によって、どの電極パッドが他の半導体チップと接続されるかが選択されるようにしてもよい。
【0082】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【0083】
1 第1の電極端子群
2 第2の電極端子群
3、4 電極端子群
5 内部回路
6、7、8、9 電極パッド
10、30 半導体チップ
20、40 パッケージ基板
50 実装基板
【特許請求の範囲】
【請求項1】
半導体チップに設けられ、少なくとも一つの第1の電極パッドと、
前記半導体チップに設けられる少なくとも一つの電極パッドであって、前記第1の電極パッドから出力される信号と同じ信号を出力可能である第2の電極パッドと、
を備え、
前記第1の電極パッドおよび前記第2の電極パッドのうち、前記信号が供給される他の半導体チップの他の電極パッドと距離が近い方の電極パッドが、前記他の半導体チップの前記他の電極パッドと接続される、
半導体チップ。
【請求項2】
前記第1の電極パッドは前記半導体チップの一辺に設けられ、前記第2の電極パッドは前記一辺とは異なる一辺に設けられている、請求項1に記載の半導体チップ。
【請求項3】
前記信号を前記第1の電極パッドまたは前記第2の電極パッドの少なくとも一方に出力する内部回路をさらに備える、請求項1に記載の半導体チップ。
【請求項4】
前記半導体チップはパッケージ基板上に設けられ、前記パッケージ基板とは別の他のパッケージ基板上に設けられた前記他の半導体チップと共に実装基板上に配置される、請求項1に記載の半導体チップ。
【請求項5】
前記半導体チップはパッケージ基板上に設けられ、前記他の半導体チップは前記パッケージ基板上で前記半導体チップ上に積層されている、請求項1に記載の半導体チップ。
【請求項6】
前記他の半導体チップと当該半導体チップとが水平方向に配置されており、前記第1および第2の電極パッドのうちのいずれか一方の電極パッドが前記他の電極パッドと接続される場合、
前記他の半導体チップと前記半導体チップとが積層されて互いに接続される場合には、前記第1および第2の電極パッドのうち、前記半導体チップと前記他の半導体チップとが水平方向に配置されて互いに接続される際に前記他の電極パッドと接続されていない方の電極パッドが前記他の電極パッドと接続される、
請求項1に記載の半導体チップ。
【請求項7】
前記半導体チップは、更に、
前記内部回路から出力された信号を入力し、当該信号を前記第1の電極パッドまたは前記第2の電極パッドのいずれか一方に出力するセレクタ回路を備える、
請求項3に記載の半導体チップ。
【請求項8】
前記セレクタ回路は、
出力端子が前記第1の電極パッドに接続され、一方の入力端子に前記内部回路から出力された信号が供給され、他方の入力端子に設定回路から出力された第1の信号が供給される第1のAND回路と、
出力端子が前記第2の電極パッドに接続され、一方の入力端子に、前記第1のAND回路の一方の入力端子に供給される前記内部回路から出力された信号と同一の信号が供給され、他方の入力端子に前記設定回路から出力された第2の信号が供給される第2のAND回路と、を備え、
前記セレクタ回路は、前記設定回路から出力される前記第1の信号と前記第2の信号の信号レベルを変化させることで前記他の半導体チップとの接続される電極パッドを切り替える、
請求項7のいずれか一項に記載の半導体チップ。
【請求項9】
前記設定回路は、ユーザプログラムによって設定された電極パッドの情報に基づき、前記第1の信号と前記第2の信号の信号レベルを決定する、請求項8に記載の半導体チップ。
【請求項10】
前記設定回路は、
前記第1の信号の信号レベルを決定するための第1のヒューズと、
前記第2の信号の信号レベルを決定するための第2のヒューズと、を備える、
請求項8に記載の半導体チップ。
【請求項11】
前記第1の電極パッドおよび前記第2の電極パッドの少なくとも一方から出力される前記信号はアドレス信号およびコマンド信号である、請求項1に記載の半導体チップ。
【請求項12】
前記第1の電極パッドは前記半導体チップの一辺に設けられ、前記第2の電極パッドは前記一辺とは異なる一辺に設けられ、さらに前記第1の電極パッドが設けられている前記一辺または前記第2の電極パッドが設けられている前記異なる一辺のいずれか一方の辺に、少なくとも一つの第3の電極パッドが設けられており、
前記第3の電極パッドから出力される信号は、データ信号である、
請求項11に記載の半導体チップ。
【請求項13】
請求項12に記載の半導体チップと、
当該半導体チップと接続される他の半導体チップと、を備える半導体装置であって、
前記半導体チップが備える前記第3の電極パッドは、前記第1の電極パッドが設けられている辺に設けられており、
前記他の半導体チップはメモリチップであると共に、一辺にアドレス信号およびコマンド信号が供給される電極パッドが、当該一辺と対向する辺にデータ信号が供給される電極パッドがそれぞれ配置され、
前記半導体チップと前記他の半導体チップとが、それぞれ水平方向に配置されて互いに接続される場合、前記半導体チップの前記第1の電極パッドと、前記他の半導体チップが備えるアドレス信号およびコマンド信号が供給される前記電極パッドとが接続され、
前記半導体チップと前記メモリチップとが、それぞれ積層されて互いに接続される場合、前記半導体チップの前記第2の電極パッドと、前記メモリチップが備えるアドレス信号およびコマンド信号が供給される前記電極パッドとが接続される、
半導体装置。
【請求項14】
請求項1に記載の半導体チップと、
前記半導体チップを実装する第1のパッケージ基板と、
前記他の半導体チップと、
前記他の半導体チップを実装する第2のパッケージ基板と、
前記半導体チップが実装された第1のパッケージ基板と前記他の半導体チップが実装された第2のパッケージ基板とを実装する実装基板と、を備え、
前記半導体チップと前記他の半導体チップは、前記第1のパッケージ基板、実装基板、および前記第2のパッケージ基板を介して接続される、
半導体装置。
【請求項15】
請求項1に記載の半導体チップと、
前記半導体チップと積層されて実装される前記他の半導体チップと、
前記半導体チップおよび前記他の半導体チップを実装する第3のパッケージ基板と、を備え、
前記半導体チップと前記他の半導体チップは前記第3のパッケージ基板を介して接続される、
半導体装置。
【請求項16】
パッケージ基板と、
前記パッケージ基板上に設けられた第1の電極パッドと、
前記パッケージ基板上に設けられ、前記第1の電極パッドとは異なる第2の電極パッドと、
前記パッケージ基板上に設けられた半導体チップと、
前記半導体チップ上に設けられた第3の電極パッドと、
前記半導体チップ上に設けられ、前記第3の電極パッドから出力される信号と同じ信号が出力可能であり、前記第3の電極パッドとは異なる第4の電極パッドと、
を有し、
前記パッケージ基板上の前記第1の電極パッドは前記半導体チップ上の前記第3の電極パッドとボンディングワイヤーで接続される一方で、前記パッケージ基板上の前記第2の電極パッドは、前記半導体チップ上の前記第4の電極パッドと接続されていないことを特徴とする半導体装置。
【請求項1】
半導体チップに設けられ、少なくとも一つの第1の電極パッドと、
前記半導体チップに設けられる少なくとも一つの電極パッドであって、前記第1の電極パッドから出力される信号と同じ信号を出力可能である第2の電極パッドと、
を備え、
前記第1の電極パッドおよび前記第2の電極パッドのうち、前記信号が供給される他の半導体チップの他の電極パッドと距離が近い方の電極パッドが、前記他の半導体チップの前記他の電極パッドと接続される、
半導体チップ。
【請求項2】
前記第1の電極パッドは前記半導体チップの一辺に設けられ、前記第2の電極パッドは前記一辺とは異なる一辺に設けられている、請求項1に記載の半導体チップ。
【請求項3】
前記信号を前記第1の電極パッドまたは前記第2の電極パッドの少なくとも一方に出力する内部回路をさらに備える、請求項1に記載の半導体チップ。
【請求項4】
前記半導体チップはパッケージ基板上に設けられ、前記パッケージ基板とは別の他のパッケージ基板上に設けられた前記他の半導体チップと共に実装基板上に配置される、請求項1に記載の半導体チップ。
【請求項5】
前記半導体チップはパッケージ基板上に設けられ、前記他の半導体チップは前記パッケージ基板上で前記半導体チップ上に積層されている、請求項1に記載の半導体チップ。
【請求項6】
前記他の半導体チップと当該半導体チップとが水平方向に配置されており、前記第1および第2の電極パッドのうちのいずれか一方の電極パッドが前記他の電極パッドと接続される場合、
前記他の半導体チップと前記半導体チップとが積層されて互いに接続される場合には、前記第1および第2の電極パッドのうち、前記半導体チップと前記他の半導体チップとが水平方向に配置されて互いに接続される際に前記他の電極パッドと接続されていない方の電極パッドが前記他の電極パッドと接続される、
請求項1に記載の半導体チップ。
【請求項7】
前記半導体チップは、更に、
前記内部回路から出力された信号を入力し、当該信号を前記第1の電極パッドまたは前記第2の電極パッドのいずれか一方に出力するセレクタ回路を備える、
請求項3に記載の半導体チップ。
【請求項8】
前記セレクタ回路は、
出力端子が前記第1の電極パッドに接続され、一方の入力端子に前記内部回路から出力された信号が供給され、他方の入力端子に設定回路から出力された第1の信号が供給される第1のAND回路と、
出力端子が前記第2の電極パッドに接続され、一方の入力端子に、前記第1のAND回路の一方の入力端子に供給される前記内部回路から出力された信号と同一の信号が供給され、他方の入力端子に前記設定回路から出力された第2の信号が供給される第2のAND回路と、を備え、
前記セレクタ回路は、前記設定回路から出力される前記第1の信号と前記第2の信号の信号レベルを変化させることで前記他の半導体チップとの接続される電極パッドを切り替える、
請求項7のいずれか一項に記載の半導体チップ。
【請求項9】
前記設定回路は、ユーザプログラムによって設定された電極パッドの情報に基づき、前記第1の信号と前記第2の信号の信号レベルを決定する、請求項8に記載の半導体チップ。
【請求項10】
前記設定回路は、
前記第1の信号の信号レベルを決定するための第1のヒューズと、
前記第2の信号の信号レベルを決定するための第2のヒューズと、を備える、
請求項8に記載の半導体チップ。
【請求項11】
前記第1の電極パッドおよび前記第2の電極パッドの少なくとも一方から出力される前記信号はアドレス信号およびコマンド信号である、請求項1に記載の半導体チップ。
【請求項12】
前記第1の電極パッドは前記半導体チップの一辺に設けられ、前記第2の電極パッドは前記一辺とは異なる一辺に設けられ、さらに前記第1の電極パッドが設けられている前記一辺または前記第2の電極パッドが設けられている前記異なる一辺のいずれか一方の辺に、少なくとも一つの第3の電極パッドが設けられており、
前記第3の電極パッドから出力される信号は、データ信号である、
請求項11に記載の半導体チップ。
【請求項13】
請求項12に記載の半導体チップと、
当該半導体チップと接続される他の半導体チップと、を備える半導体装置であって、
前記半導体チップが備える前記第3の電極パッドは、前記第1の電極パッドが設けられている辺に設けられており、
前記他の半導体チップはメモリチップであると共に、一辺にアドレス信号およびコマンド信号が供給される電極パッドが、当該一辺と対向する辺にデータ信号が供給される電極パッドがそれぞれ配置され、
前記半導体チップと前記他の半導体チップとが、それぞれ水平方向に配置されて互いに接続される場合、前記半導体チップの前記第1の電極パッドと、前記他の半導体チップが備えるアドレス信号およびコマンド信号が供給される前記電極パッドとが接続され、
前記半導体チップと前記メモリチップとが、それぞれ積層されて互いに接続される場合、前記半導体チップの前記第2の電極パッドと、前記メモリチップが備えるアドレス信号およびコマンド信号が供給される前記電極パッドとが接続される、
半導体装置。
【請求項14】
請求項1に記載の半導体チップと、
前記半導体チップを実装する第1のパッケージ基板と、
前記他の半導体チップと、
前記他の半導体チップを実装する第2のパッケージ基板と、
前記半導体チップが実装された第1のパッケージ基板と前記他の半導体チップが実装された第2のパッケージ基板とを実装する実装基板と、を備え、
前記半導体チップと前記他の半導体チップは、前記第1のパッケージ基板、実装基板、および前記第2のパッケージ基板を介して接続される、
半導体装置。
【請求項15】
請求項1に記載の半導体チップと、
前記半導体チップと積層されて実装される前記他の半導体チップと、
前記半導体チップおよび前記他の半導体チップを実装する第3のパッケージ基板と、を備え、
前記半導体チップと前記他の半導体チップは前記第3のパッケージ基板を介して接続される、
半導体装置。
【請求項16】
パッケージ基板と、
前記パッケージ基板上に設けられた第1の電極パッドと、
前記パッケージ基板上に設けられ、前記第1の電極パッドとは異なる第2の電極パッドと、
前記パッケージ基板上に設けられた半導体チップと、
前記半導体チップ上に設けられた第3の電極パッドと、
前記半導体チップ上に設けられ、前記第3の電極パッドから出力される信号と同じ信号が出力可能であり、前記第3の電極パッドとは異なる第4の電極パッドと、
を有し、
前記パッケージ基板上の前記第1の電極パッドは前記半導体チップ上の前記第3の電極パッドとボンディングワイヤーで接続される一方で、前記パッケージ基板上の前記第2の電極パッドは、前記半導体チップ上の前記第4の電極パッドと接続されていないことを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2012−114241(P2012−114241A)
【公開日】平成24年6月14日(2012.6.14)
【国際特許分類】
【出願番号】特願2010−261967(P2010−261967)
【出願日】平成22年11月25日(2010.11.25)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年6月14日(2012.6.14)
【国際特許分類】
【出願日】平成22年11月25日(2010.11.25)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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