半導体リレー装置
【課題】半導体リレー装置において、特殊なプロセスを用いることなく、充放電回路全体の耐圧を向上させることを可能にして、低コストで出力用ＭＯＳＦＥＴの低オン抵抗化を図る。
【解決手段】出力用ＭＯＳＦＥＴ５のゲート・ソース間に配された複数の充放電回路７ａ、７ｂを直列に接続し、これらの充放電回路７ａ、７ｂの各々に、２つのフォトダイオードアレイ３ａ、３ｂの各々を並列に接続した。この構成においては、各フォトダイオードアレイ３ａ、３ｂの光起電力に相当する電圧が、そのフォトダイオードアレイに並列に接続された充放電回路（７ａ又は７ｂ）内のＭＯＳＦＥＴ（８ａ又は８ｂ）のみにかかり、それ以外の充放電回路内のＭＯＳＦＥＴにはかからない。従って、２つの充放電回路７ａ、７ｂの全体の耐圧を、これらの充放電回路７ａ、７ｂに含まれる、複数のＭＯＳＦＥＴ８ａ、８ｂの耐圧の合計にすることができる。
【解決手段】出力用ＭＯＳＦＥＴ５のゲート・ソース間に配された複数の充放電回路７ａ、７ｂを直列に接続し、これらの充放電回路７ａ、７ｂの各々に、２つのフォトダイオードアレイ３ａ、３ｂの各々を並列に接続した。この構成においては、各フォトダイオードアレイ３ａ、３ｂの光起電力に相当する電圧が、そのフォトダイオードアレイに並列に接続された充放電回路（７ａ又は７ｂ）内のＭＯＳＦＥＴ（８ａ又は８ｂ）のみにかかり、それ以外の充放電回路内のＭＯＳＦＥＴにはかからない。従って、２つの充放電回路７ａ、７ｂの全体の耐圧を、これらの充放電回路７ａ、７ｂに含まれる、複数のＭＯＳＦＥＴ８ａ、８ｂの耐圧の合計にすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子からの光信号に基づいて駆動される、光結合型の半導体リレー装置に関する。
【背景技術】
【０００２】
近年、従来の電磁リレー装置に代わり、光結合型の半導体リレー装置が用いられることが多くなってきた。この光結合型の半導体リレー装置は、電磁リレー装置と比べて、小型、高感度、高信頼性といった利点を有している。光結合型の半導体リレー装置では、入力（電気）信号を発光素子（例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ））で光信号に変換し、この発光素子と光結合された受光素子（例えばフォトダイオードアレイ）で、受光した光信号を電気信号に変換する。そして、光結合型の半導体リレー装置は、上記の受光素子で変換された電気信号によって、ＭＯＳＦＥＴやバイポーラトランジスタ等の半導体スイッチング素子を駆動することにより、出力端子から信号を出力するようになっている（例えば、特許文献１及び２参照）。
【０００３】
次に、図２を参照して、従来例の半導体リレー装置の回路について説明する。まず、この半導体リレー装置１００の回路構成について説明する。半導体リレー装置１００は、入力端子ＩＴ１、ＩＴ２から入力される入力信号に基づいて発光するＬＥＤ１０２と、ＬＥＤ１０２からの光を受光して、光起電力を発生するフォトダイオードアレイ１０３とを備えている。また、半導体リレー装置１００は、フォトダイオードアレイ１０３と並列に接続された充放電回路１０７と、この充放電回路１０７及びフォトダイオードアレイ１０３に接続された出力用ＭＯＳＦＥＴ１０５とを備えている。充放電回路１０７は、ｎチャネル型でデプレッション型のＭＯＳＦＥＴ１０８と、抵抗１０９とを有している。
【０００４】
上記のフォトダイオードアレイ１０３の正極端（アノード側）は、出力用ＭＯＳＦＥＴ１０５のゲートに接続され、負極端（カソード側）は、充放電回路１０７内の抵抗１０９を介して、出力用ＭＯＳＦＥＴ１０５のソースに接続されている。また、上記のデプレッション型のＭＯＳＦＥＴ１０８は、出力用ＭＯＳＦＥＴ１０５のゲート・ソース間に接続されている。ＭＯＳＦＥＴ１０８のゲート・ソース間には、上記の抵抗１０９が接続されている。
【０００５】
次に、半導体リレー装置１００の回路の動作について説明する。入力端子ＩＴ１、ＩＴ２から信号が入力されると、ＬＥＤ１０２に電流が流れて、ＬＥＤ１０２が発光する。フォトダイオードアレイ１０３は、ＬＥＤ１０２からの光を受光すると、その両端に光起電力を発生する。この光起電力により、電流が図中の矢印Ａ’の方向に流れる。この時点では、デプレッション型で、ノーマル・オンのタイプのＭＯＳＦＥＴ１０８が導通状態のままであるので、フォトダイオードアレイ１０３から矢印Ａ’の方向に流れた電流は、矢印Ｂ’の経路に流れる。これにより、ＭＯＳＦＥＴ１０８のドレイン・ソース間に配された抵抗１０９に電流が流れるので、この抵抗１０９の両端に、図に示されるような電位差が生じる。
【０００６】
そして、抵抗１０９における＋側と−側の電位差が所定のレベル以上に達すると、デプレッション型のＭＯＳＦＥＴ１０８がオンからオフに切り換わる。このため、フォトダイオードアレイ１０３から矢印Ａ’の方向に流れた電流は、矢印Ｂ’の経路に流れず、矢印Ｅ’の経路に流れるようになる。この電流により、出力用ＭＯＳＦＥＴ１０５のゲートに電荷が蓄積されるので、出力用ＭＯＳＦＥＴ１０５のゲート・ソース間に電位差が発生して、出力用ＭＯＳＦＥＴ１０５は、オン（導通状態）（閉じた状態）になり、外部出力端子ＯＴ１、ＯＴ２間は導通され、リレーが閉じられる。
【０００７】
これに対して、入力端子ＩＴ１、ＩＴ２から信号が遮断されて（ＬＥＤ１０２に電流が流れなくなって）、ＬＥＤ１０２が発光しなくなると、フォトダイオードアレイ１０３に光起電力が生じなくなる。これにより、外部出力端子ＯＴ１、ＯＴ２間が導通した状態においては存在した、抵抗１０９における＋側と−側の電位差が無くなってしまうので、デプレッション型のＭＯＳＦＥＴ１０８のゲートに負の電圧がかからなくなり、ＭＯＳＦＥＴ１０８がオフからオンに切り換わる。これにより、出力用ＭＯＳＦＥＴ１０５のゲートに蓄積されていた電荷が、矢印Ｂ’の経路を通って（ＭＯＳＦＥＴ１０８のドレイン・ソース間を通って）、出力用ＭＯＳＦＥＴ１０５のソース側に流れ、放電されるので、出力用ＭＯＳＦＥＴ１０５は、オフ（非導通状態）（開いた状態）になる。このため、外部出力端子ＯＴ１、ＯＴ２間は遮断されて、リレーが開放される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−８８５５０号公報
【特許文献２】特開昭６４−４１３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記従来の半導体リレー装置には、近年の省電力化の要求の高まりに伴い、リレーが閉じた状態（出力端子間の導通時）における電力損失を防ぐために、出力用ＭＯＳＦＥＴの低オン抵抗化が求められている。この出力用ＭＯＳＦＥＴの低オン抵抗化を図るためには、出力用ＭＯＳＦＥＴのゲートに印加する電圧を大きくして、出力用ＭＯＳＦＥＴのチャネルの断面積を大きくすればよい。ところが、出力用ＭＯＳＦＥＴのゲートに印加可能な電圧の大きさは、出力用ＭＯＳＦＥＴのゲートに接続されている、充放電回路内の半導体スイッチング素子（図２中のＭＯＳＦＥＴ１０８に相当）の耐圧（降伏電圧）に制限される。
【００１０】
上記の充放電回路内の半導体スイッチング素子の耐圧を向上させるためには、特殊なプロセスが必要になる。例えば、半導体スイッチング素子がＭＯＳＦＥＴである場合には、このＭＯＳＦＥＴのゲート酸化膜を厚くするためのプロセスが必要になる。このような特殊のプロセスの存在は、半導体リレー装置の製造コストの上昇につながる。そこで、充放電回路内に複数の半導体スイッチング素子を設けて、これらのスイッチング素子の耐圧を合わせて（充放電回路全体の耐圧を、これらのスイッチング素子の耐圧の合計にすることにより）、充放電回路全体の耐圧を向上させることが考えられる。
【００１１】
しかしながら、上記特許文献２の第１図に示されるように、単純に、充放電回路内に複数の半導体スイッチング素子を設けて、これらのスイッチング素子を直列接続しただけでは、これらの半導体スイッチング素子の間で、（出力用ＭＯＳＦＥＴのゲート・ソース間の）電圧が均等には分圧されない。このため、充放電回路全体の耐圧が、これらのスイッチング素子のうちで最も大きな電圧がかかる（印加される）スイッチング素子の耐圧に制約されてしまうので、充放電回路全体の耐圧を向上させることが難しい。従って、出力用ＭＯＳＦＥＴのゲートに印加する電圧を大きくすることが難しいので、出力用ＭＯＳＦＥＴの低オン抵抗化を図ることが難しい。
【００１２】
本発明は、上記課題を解決するものであり、特殊なプロセスを用いることなく、充放電回路全体の耐圧を向上させることができるようにして、低コストで出力用ＭＯＳＦＥＴの低オン抵抗化を図ることが可能な半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の半導体リレー装置は、入力信号に基づいて発光する発光素子と、前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、前記フォトダイオードアレイと接続された出力用ＭＯＳＦＥＴと、半導体スイッチング素子を有し、前記フォトダイオードアレイで発生する光起電力に基づいて、前記半導体スイッチング素子のオン／オフを切り換えることにより、前記出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えて、前記出力用ＭＯＳＦＥＴを開閉する充放電回路とを備えた半導体リレー装置において、前記充放電回路と前記フォトダイオードアレイとを複数備え、これらの充放電回路とフォトダイオードアレイの全てが、前記出力用ＭＯＳＦＥＴのゲート・ソース間に接続されており、前記複数の充放電回路が直列に接続されており、これらの充放電回路の各々に、前記複数のフォトダイオードアレイの各々が並列に接続されていることを特徴とする。
【００１４】
この半導体リレー装置において、前記複数のフォトダイオードアレイの各々で発生する光起電力は、各フォトダイオードアレイに並列に接続されている充放電回路に含まれる前記半導体スイッチング素子の耐圧よりも低いことが望ましい。
【００１５】
この半導体リレー装置において、前記複数のフォトダイオードアレイの各々は、それぞれのフォトダイオードアレイに並列に接続されている充放電回路と同一のチップに集積化されていることが望ましい。
【００１６】
この半導体リレー装置において、前記複数の充放電回路と前記複数のフォトダイオードアレイとが、全て同一のチップに集積化され、前記複数のフォトダイオードアレイの全てが、同一の発光素子と光結合されていることが望ましい。
【発明の効果】
【００１７】
本発明の半導体リレー装置によれば、出力用ＭＯＳＦＥＴのゲート・ソース間に複数の充放電回路を直列に接続し、これらの充放電回路の各々に、複数のフォトダイオードアレイの各々を並列に接続した。この構成においては、各フォトダイオードアレイの光起電力に相当する電圧が、そのフォトダイオードアレイに並列に接続された充放電回路内の半導体スイッチング素子のみにかかり、それ以外の充放電回路内の半導体スイッチング素子にはかからない。従って、複数の充放電回路全体の耐圧（出力用ＭＯＳＦＥＴのゲート（・ソース間）に印加可能な電圧の大きさ）を、これらの充放電回路に含まれる、複数の半導体スイッチング素子の耐圧の合計にすることができる。これにより、特殊なプロセスを用いることなく、複数の充放電回路全体の耐圧を向上させることができるので、半導体リレー装置の製造コストを上昇させることなく、出力用ＭＯＳＦＥＴのゲートに印加可能な電圧を大きくすることができる。従って、低コストで出力用ＭＯＳＦＥＴの低オン抵抗化を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る半導体リレー装置の回路構成図。
【図２】従来例の半導体リレー装置の回路構成図。
【発明を実施するための形態】
【００１９】
以下、本発明の一実施形態に係る半導体リレー装置について、図面を参照して説明する。図１は、本実施形態の半導体リレー装置の回路構成を示す。本実施形態の半導体リレー装置１は、入力端子ＩＴ１、ＩＴ２から入力される入力信号に基づいて発光するＬＥＤ２（請求項における発光素子）と、ＬＥＤ２からの光を受光して、光起電力を発生する２つのフォトダイオードアレイ３ａ、３ｂとを備えている。これらのフォトダイオードアレイ３ａ、３ｂは、それぞれ複数の直列に接続されたフォトダイオードセル４ａ、４ｂを有している。
【００２０】
また、半導体リレー装置１は、２つの充放電回路７ａ、７ｂと、出力用ＭＯＳＦＥＴ５とを備えている。充放電回路７ａは、ｎチャネル型でデプレッション型のＭＯＳＦＥＴ８ａと、抵抗９ａとを備えており、また、充放電回路７ｂは、ｎチャネル型でデプレッション型のＭＯＳＦＥＴ８ｂと、抵抗９ｂとを備えている。ＭＯＳＦＥＴ８ａ、８ｂは、請求項における半導体スイッチング素子に相当する。ＭＯＳＦＥＴ８ａのドレインとゲートとは、それぞれフォトダイオードアレイ３ａのアノード側とカソード側とに接続されており、また、ＭＯＳＦＥＴ８ｂのドレインとゲートとは、それぞれフォトダイオードアレイ３ｂのアノード側とカソード側とに接続されている。詳細は後述するが、ＭＯＳＦＥＴ８ａ、８ｂは、それぞれフォトダイオードアレイ３ａ、３ｂで発生する光起電力に基づいてオン／オフが切り換えられる。
【００２１】
上記の抵抗９ａは、その一端が、ＭＯＳＦＥＴ８ａのソース、ＭＯＳＦＥＴ８ｂのドレイン、及びフォトダイオードアレイ３ｂのアノード側に接続されており、他端が、ＭＯＳＦＥＴ８ａのゲート、及びフォトダイオードアレイ３ａのカソード側に接続されている。一方、抵抗９ｂは、その一端が、ＭＯＳＦＥＴ８ｂのソース、及び出力用ＭＯＳＦＥＴ５のソースに接続されており、他端が、ＭＯＳＦＥＴ８ｂのゲート、及びフォトダイオードアレイ３ｂのカソード側に接続されている。抵抗９ａ、９ｂは、いずれも数ＭΩという高い抵抗値を有しており、これらの抵抗に流れる電流が微小（例えば１μＡ以下）であっても、デプレッション型のＭＯＳＦＥＴ８ａ、８ｂをオフするのに必要な電位差を生じさせることができる。
【００２２】
本半導体リレー装置１における受光側の回路群は、フォトダイオードアレイ３ａと充放電回路７ａとを含む受光回路群１１と、フォトダイオードアレイ３ｂと充放電回路７ｂとを含む受光回路群１２とから構成されている。上記の出力用ＭＯＳＦＥＴ５のゲート・ソース間には、２つの充放電回路７ａ、７ｂと、２つのフォトダイオードアレイ３ａ、３ｂとが、接続されている。図１に示されるように、２つの充放電回路７ａ、７ｂは、直列に接続されており、充放電回路７ａ、７ｂには、それぞれ、フォトダイオードアレイ３ａ、３ｂが並列に接続されている。充放電回路７ａ、７ｂは、各フォトダイオードアレイ３ａ、３ｂで発生する光起電力に基づいて、各ＭＯＳＦＥＴ８ａ、８ｂのオン／オフを切り換えることにより、出力用ＭＯＳＦＥＴ５のゲートの充電と放電とを切り換えて、出力用ＭＯＳＦＥＴ５を開閉する。これにより、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断とが、切り換えられる。なお、図中のＤ１は、出力用ＭＯＳＦＥＴ５の寄生ダイオードを示す。
【００２３】
次に、本半導体リレー装置１において行われる、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断との切り替え処理について詳細に説明する。入力端子ＩＴ１、ＩＴ２から信号が入力されると、この入力信号に基づいて、ＬＥＤ２が発光する。フォトダイオードアレイ３ａ、３ｂは、ＬＥＤ２からの光を受光すると、光起電力を発生する。これにより、受光側回路群１１では、電流が図中の矢印Ａ１の方向に流れ、受光側回路群１２では、電流が図中の矢印Ａ２の方向に流れる。この時点では、各受光側回路群１１、１２において、デプレッション型のＭＯＳＦＥＴ８ａ、８ｂが導通状態のままであるので、各フォトダイオードアレイ３ａ、３ｂから矢印Ａ１、Ａ２の方向に流れた電流は、それぞれ矢印Ｂ１、Ｂ２の経路に流れる。これにより、各抵抗９ａ、９ｂの両端に、図に示されるような電位差が生じる。
【００２４】
そして、各抵抗９ａ、９ｂにおける＋側と−側の電位差が所定のレベル以上に達すると、デプレッション型のＭＯＳＦＥＴ８ａ、８ｂのゲートが所定のマイナス電位になり、ＭＯＳＦＥＴ８ａ、８ｂがオンからオフに切り換わる。このため、フォトダイオードアレイ３ａから矢印Ａ１の方向に流れた電流は、矢印Ｂ１の経路に流れず、矢印Ｅの経路に沿って流れるようになる。また、フォトダイオードアレイ３ｂから矢印Ａ２の方向に流れた電流は、矢印Ｂ２の経路に流れず、矢印Ｃの経路に沿って流れた後、フォトダイオードアレイ３ａからの電流と合流して、矢印Ｅの経路に流れるようになる。このフォトダイオードアレイ３ａ、３ｂからの電流により、出力用ＭＯＳＦＥＴ５のゲートに電荷が蓄積されるので、出力用ＭＯＳＦＥＴ５のゲート・ソース間に電位差が発生して、出力用ＭＯＳＦＥＴ５は、オン（導通状態）（閉じた状態）になり、外部出力端子ＯＴ１、ＯＴ２間は導通され、リレーが閉じられる。
【００２５】
これに対して、入力端子ＩＴ１、ＩＴ２から信号が遮断されて、ＬＥＤ２が発光しなくなると、フォトダイオードアレイ３ａ、３ｂにおいて光起電力が生じなくなる。これにより、各受光側回路群１１、１２において、外部出力端子ＯＴ１、ＯＴ２間が導通した状態においては存在した、抵抗９ａ、９ｂにおける＋側と−側の電位差が無くなってしまうので、デプレッション型のＭＯＳＦＥＴ８ａ、８ｂのゲートに負の電圧がかからなくなり、ＭＯＳＦＥＴ８ａ、８ｂがオフからオンに切り換わる。これにより、出力用ＭＯＳＦＥＴ５のゲートに蓄積されていた電荷が、ＭＯＳＦＥＴ８ａ、８ｂのドレイン・ソース間を通って、出力用ＭＯＳＦＥＴ５のソース側に流れ、放電されるので、出力用ＭＯＳＦＥＴ５は、オフ（非導通状態）（開いた状態）になる。このため、外部出力端子ＯＴ１、ＯＴ２間は遮断されて、リレーが開放される。
【００２６】
次に、本半導体リレー装置１に採用されている、出力用ＭＯＳＦＥＴ５の低オン抵抗化を図るための工夫について説明する。本半導体リレー装置１では、フォトダイオードアレイ３ａ、３ｂで発生する光起電力の合計を、出力用ＭＯＳＦＥＴ５のゲート閾値電圧（Ｖｔｈ）よりもずっと大きくして（例えば、出力用ＭＯＳＦＥＴ５のゲート閾値電圧の１０倍以上にして）、出力用ＭＯＳＦＥＴ５のゲート・ソース間の電圧を大きくし、出力用ＭＯＳＦＥＴ５のチャネルの断面積を大きくすることにより、出力用ＭＯＳＦＥＴ５のオン抵抗を小さくしている。ここで、ゲート閾値電圧とは、いわゆるパワーＭＯＳＦＥＴに属する出力用ＭＯＳＦＥＴ５がオンし始めるゲート・ソース間の電圧である。
【００２７】
上記のように、出力用ＭＯＳＦＥＴ５のゲートに大きな電圧を印加することにより、出力用ＭＯＳＦＥＴ５の低オン抵抗化を図った場合には、従来の充放電回路の耐圧に比べて、充放電回路７ａ、７ｂの全体の耐圧を高くしなければならない。本半導体リレー装置１では、従来と異なり、特殊なプロセスを用いることなく、２つの充放電回路７ａ、７ｂの全体の耐圧を向上させている。具体的には、本半導体リレー装置１では、上記のように、出力用ＭＯＳＦＥＴ５のゲート・ソース間に配された２つの充放電回路７ａ、７ｂを直列に接続し、これらの充放電回路７ａ、７ｂの各々に、フォトダイオードアレイ３ａ、３ｂの各々を並列に接続した。この構成においては、フォトダイオードアレイ３ａの光起電力に相当する電圧が、そのフォトダイオードアレイ３ａに並列に接続された充放電回路７ａ内のＭＯＳＦＥＴ８ａにのみかかり、それ以外の充放電回路７ｂ内のＭＯＳＦＥＴ８ｂにはかからない。また、フォトダイオードアレイ３ｂの光起電力に相当する電圧が、そのフォトダイオードアレイ３ｂに並列に接続された充放電回路７ｂ内のＭＯＳＦＥＴ８ｂにのみかかり、それ以外の充放電回路７ａ内のＭＯＳＦＥＴ８ａにはかからない。従って、２つの充放電回路７ａ、７ｂの全体の耐圧（出力用ＭＯＳＦＥＴ５のゲート（・ソース間）に印加可能な電圧の大きさ）を、これらの充放電回路７ａ、７ｂに含まれる、２つのＭＯＳＦＥＴ８ａ、８ｂの耐圧の合計にすることができる。これにより、特殊なプロセスを用いることなく、２つの充放電回路７ａ、７ｂの全体の耐圧を向上させることができるので、半導体リレー装置１の製造コストを上昇させることなく、出力用ＭＯＳＦＥＴ５のゲートに印加可能な電圧を大きくすることができる。従って、低コストで出力用ＭＯＳＦＥＴ５の低オン抵抗化を図ることができる。
【００２８】
本半導体リレー装置１では、フォトダイオードアレイ３ａで発生する光起電力が、フォトダイオードアレイ３ａに並列に接続されている充放電回路７ａに含まれるＭＯＳＦＥＴ８ａの耐圧よりも低くなるように設定されている。また、フォトダイオードアレイ３ｂで発生する光起電力が、フォトダイオードアレイ３ｂに並列に接続されている充放電回路７ｂに含まれるＭＯＳＦＥＴ８ｂの耐圧よりも低くなるように設定されている。これにより、各ＭＯＳＦＥＴ８ａ、８ｂの耐圧以上の電圧が、そのＭＯＳＦＥＴ８ａ、８ｂにかかる（印加される）ことがなくなるので、ＭＯＳＦＥＴ８ａ、８ｂの絶縁破壊を防ぐことができる。従って、半導体リレー装置１の故障を防ぐことができる。
【００２９】
また、本半導体リレー装置１では、２つの充放電回路７ａ、７ｂと２つのフォトダイオードアレイ３ａ、３ｂとを（受光側回路群１１と受光側回路群１２とを）、全て同一のチップ（例えば、同一の誘電体分離チップ）に集積化（して形成）するようにした。これにより、これらの回路を、別々のチップに形成した場合と比べて、装置全体の製造コストを削減することができる。また、本半導体リレー装置１では、２つのフォトダイオードアレイ３ａ、３ｂが、いずれも同一のＬＥＤ２と光結合されている。これにより、２つのフォトダイオードアレイ３ａ、３ｂに光を照射する発光素子（ＬＥＤ）を共通化することができるので、装置全体の製造コストをより削減することが可能になる。
【００３０】
なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、請求項における（充放電回路内の）半導体スイッチング素子が、デプレッション型のＭＯＳＦＥＴである場合の例を示したが、半導体スイッチング素子は、これに限られない。例えば、エンハンスメント型のＭＯＳＦＥＴであってもよいし、バイポーラトランジスタであってもよい。また、上記の実施形態では、２つの充放電回路７ａ、７ｂと２つのフォトダイオードアレイ３ａ、３ｂとを（２つの受光側回路群１１、１２を）、出力用ＭＯＳＦＥＴ５のゲート・ソース間に接続した場合の例を示した。けれども、出力用ＭＯＳＦＥＴのゲート・ソース間に、３つ以上の充放電回路とフォトダイオードアレイとを（３つ以上の受光側回路群を）接続してもよい。
【００３１】
また、上記実施形態では、２つの充放電回路７ａ、７ｂと２つのフォトダイオードアレイ３ａ、３ｂとを（２つの受光側回路群１１、１２を）、全て同一のチップに形成した場合の例を示したが、充放電回路７ａとフォトダイオードアレイ３ａとから構成される受光側回路群１１と、充放電回路７ｂとフォトダイオードアレイ３ｂとから構成される受光側回路群１２とを、別々のチップに形成して、これらの受光側回路群１１と受光側回路群１２との間をワイヤボンディング等で接続してもよい。さらにまた、出力用ＭＯＳＦＥＴのゲート・ソース間に３つ以上の受光側回路群を接続する場合には、これらの受光側回路群のうちのいくつかを集積化したチップと、他の受光側回路群が形成されたチップとの間をワイヤボンディング等で接続してもよい。
【符号の説明】
【００３２】
１ 半導体リレー装置
２ ＬＥＤ（発光素子）
３ａ、３ｂ フォトダイオードアレイ
５ 出力用ＭＯＳＦＥＴ
７ａ、７ｂ 充放電回路
８ａ、８ｂ ＭＯＳＦＥＴ（半導体スイッチング素子）
【技術分野】
【０００１】
本発明は、発光素子からの光信号に基づいて駆動される、光結合型の半導体リレー装置に関する。
【背景技術】
【０００２】
近年、従来の電磁リレー装置に代わり、光結合型の半導体リレー装置が用いられることが多くなってきた。この光結合型の半導体リレー装置は、電磁リレー装置と比べて、小型、高感度、高信頼性といった利点を有している。光結合型の半導体リレー装置では、入力（電気）信号を発光素子（例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ））で光信号に変換し、この発光素子と光結合された受光素子（例えばフォトダイオードアレイ）で、受光した光信号を電気信号に変換する。そして、光結合型の半導体リレー装置は、上記の受光素子で変換された電気信号によって、ＭＯＳＦＥＴやバイポーラトランジスタ等の半導体スイッチング素子を駆動することにより、出力端子から信号を出力するようになっている（例えば、特許文献１及び２参照）。
【０００３】
次に、図２を参照して、従来例の半導体リレー装置の回路について説明する。まず、この半導体リレー装置１００の回路構成について説明する。半導体リレー装置１００は、入力端子ＩＴ１、ＩＴ２から入力される入力信号に基づいて発光するＬＥＤ１０２と、ＬＥＤ１０２からの光を受光して、光起電力を発生するフォトダイオードアレイ１０３とを備えている。また、半導体リレー装置１００は、フォトダイオードアレイ１０３と並列に接続された充放電回路１０７と、この充放電回路１０７及びフォトダイオードアレイ１０３に接続された出力用ＭＯＳＦＥＴ１０５とを備えている。充放電回路１０７は、ｎチャネル型でデプレッション型のＭＯＳＦＥＴ１０８と、抵抗１０９とを有している。
【０００４】
上記のフォトダイオードアレイ１０３の正極端（アノード側）は、出力用ＭＯＳＦＥＴ１０５のゲートに接続され、負極端（カソード側）は、充放電回路１０７内の抵抗１０９を介して、出力用ＭＯＳＦＥＴ１０５のソースに接続されている。また、上記のデプレッション型のＭＯＳＦＥＴ１０８は、出力用ＭＯＳＦＥＴ１０５のゲート・ソース間に接続されている。ＭＯＳＦＥＴ１０８のゲート・ソース間には、上記の抵抗１０９が接続されている。
【０００５】
次に、半導体リレー装置１００の回路の動作について説明する。入力端子ＩＴ１、ＩＴ２から信号が入力されると、ＬＥＤ１０２に電流が流れて、ＬＥＤ１０２が発光する。フォトダイオードアレイ１０３は、ＬＥＤ１０２からの光を受光すると、その両端に光起電力を発生する。この光起電力により、電流が図中の矢印Ａ’の方向に流れる。この時点では、デプレッション型で、ノーマル・オンのタイプのＭＯＳＦＥＴ１０８が導通状態のままであるので、フォトダイオードアレイ１０３から矢印Ａ’の方向に流れた電流は、矢印Ｂ’の経路に流れる。これにより、ＭＯＳＦＥＴ１０８のドレイン・ソース間に配された抵抗１０９に電流が流れるので、この抵抗１０９の両端に、図に示されるような電位差が生じる。
【０００６】
そして、抵抗１０９における＋側と−側の電位差が所定のレベル以上に達すると、デプレッション型のＭＯＳＦＥＴ１０８がオンからオフに切り換わる。このため、フォトダイオードアレイ１０３から矢印Ａ’の方向に流れた電流は、矢印Ｂ’の経路に流れず、矢印Ｅ’の経路に流れるようになる。この電流により、出力用ＭＯＳＦＥＴ１０５のゲートに電荷が蓄積されるので、出力用ＭＯＳＦＥＴ１０５のゲート・ソース間に電位差が発生して、出力用ＭＯＳＦＥＴ１０５は、オン（導通状態）（閉じた状態）になり、外部出力端子ＯＴ１、ＯＴ２間は導通され、リレーが閉じられる。
【０００７】
これに対して、入力端子ＩＴ１、ＩＴ２から信号が遮断されて（ＬＥＤ１０２に電流が流れなくなって）、ＬＥＤ１０２が発光しなくなると、フォトダイオードアレイ１０３に光起電力が生じなくなる。これにより、外部出力端子ＯＴ１、ＯＴ２間が導通した状態においては存在した、抵抗１０９における＋側と−側の電位差が無くなってしまうので、デプレッション型のＭＯＳＦＥＴ１０８のゲートに負の電圧がかからなくなり、ＭＯＳＦＥＴ１０８がオフからオンに切り換わる。これにより、出力用ＭＯＳＦＥＴ１０５のゲートに蓄積されていた電荷が、矢印Ｂ’の経路を通って（ＭＯＳＦＥＴ１０８のドレイン・ソース間を通って）、出力用ＭＯＳＦＥＴ１０５のソース側に流れ、放電されるので、出力用ＭＯＳＦＥＴ１０５は、オフ（非導通状態）（開いた状態）になる。このため、外部出力端子ＯＴ１、ＯＴ２間は遮断されて、リレーが開放される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−８８５５０号公報
【特許文献２】特開昭６４−４１３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記従来の半導体リレー装置には、近年の省電力化の要求の高まりに伴い、リレーが閉じた状態（出力端子間の導通時）における電力損失を防ぐために、出力用ＭＯＳＦＥＴの低オン抵抗化が求められている。この出力用ＭＯＳＦＥＴの低オン抵抗化を図るためには、出力用ＭＯＳＦＥＴのゲートに印加する電圧を大きくして、出力用ＭＯＳＦＥＴのチャネルの断面積を大きくすればよい。ところが、出力用ＭＯＳＦＥＴのゲートに印加可能な電圧の大きさは、出力用ＭＯＳＦＥＴのゲートに接続されている、充放電回路内の半導体スイッチング素子（図２中のＭＯＳＦＥＴ１０８に相当）の耐圧（降伏電圧）に制限される。
【００１０】
上記の充放電回路内の半導体スイッチング素子の耐圧を向上させるためには、特殊なプロセスが必要になる。例えば、半導体スイッチング素子がＭＯＳＦＥＴである場合には、このＭＯＳＦＥＴのゲート酸化膜を厚くするためのプロセスが必要になる。このような特殊のプロセスの存在は、半導体リレー装置の製造コストの上昇につながる。そこで、充放電回路内に複数の半導体スイッチング素子を設けて、これらのスイッチング素子の耐圧を合わせて（充放電回路全体の耐圧を、これらのスイッチング素子の耐圧の合計にすることにより）、充放電回路全体の耐圧を向上させることが考えられる。
【００１１】
しかしながら、上記特許文献２の第１図に示されるように、単純に、充放電回路内に複数の半導体スイッチング素子を設けて、これらのスイッチング素子を直列接続しただけでは、これらの半導体スイッチング素子の間で、（出力用ＭＯＳＦＥＴのゲート・ソース間の）電圧が均等には分圧されない。このため、充放電回路全体の耐圧が、これらのスイッチング素子のうちで最も大きな電圧がかかる（印加される）スイッチング素子の耐圧に制約されてしまうので、充放電回路全体の耐圧を向上させることが難しい。従って、出力用ＭＯＳＦＥＴのゲートに印加する電圧を大きくすることが難しいので、出力用ＭＯＳＦＥＴの低オン抵抗化を図ることが難しい。
【００１２】
本発明は、上記課題を解決するものであり、特殊なプロセスを用いることなく、充放電回路全体の耐圧を向上させることができるようにして、低コストで出力用ＭＯＳＦＥＴの低オン抵抗化を図ることが可能な半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の半導体リレー装置は、入力信号に基づいて発光する発光素子と、前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、前記フォトダイオードアレイと接続された出力用ＭＯＳＦＥＴと、半導体スイッチング素子を有し、前記フォトダイオードアレイで発生する光起電力に基づいて、前記半導体スイッチング素子のオン／オフを切り換えることにより、前記出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えて、前記出力用ＭＯＳＦＥＴを開閉する充放電回路とを備えた半導体リレー装置において、前記充放電回路と前記フォトダイオードアレイとを複数備え、これらの充放電回路とフォトダイオードアレイの全てが、前記出力用ＭＯＳＦＥＴのゲート・ソース間に接続されており、前記複数の充放電回路が直列に接続されており、これらの充放電回路の各々に、前記複数のフォトダイオードアレイの各々が並列に接続されていることを特徴とする。
【００１４】
この半導体リレー装置において、前記複数のフォトダイオードアレイの各々で発生する光起電力は、各フォトダイオードアレイに並列に接続されている充放電回路に含まれる前記半導体スイッチング素子の耐圧よりも低いことが望ましい。
【００１５】
この半導体リレー装置において、前記複数のフォトダイオードアレイの各々は、それぞれのフォトダイオードアレイに並列に接続されている充放電回路と同一のチップに集積化されていることが望ましい。
【００１６】
この半導体リレー装置において、前記複数の充放電回路と前記複数のフォトダイオードアレイとが、全て同一のチップに集積化され、前記複数のフォトダイオードアレイの全てが、同一の発光素子と光結合されていることが望ましい。
【発明の効果】
【００１７】
本発明の半導体リレー装置によれば、出力用ＭＯＳＦＥＴのゲート・ソース間に複数の充放電回路を直列に接続し、これらの充放電回路の各々に、複数のフォトダイオードアレイの各々を並列に接続した。この構成においては、各フォトダイオードアレイの光起電力に相当する電圧が、そのフォトダイオードアレイに並列に接続された充放電回路内の半導体スイッチング素子のみにかかり、それ以外の充放電回路内の半導体スイッチング素子にはかからない。従って、複数の充放電回路全体の耐圧（出力用ＭＯＳＦＥＴのゲート（・ソース間）に印加可能な電圧の大きさ）を、これらの充放電回路に含まれる、複数の半導体スイッチング素子の耐圧の合計にすることができる。これにより、特殊なプロセスを用いることなく、複数の充放電回路全体の耐圧を向上させることができるので、半導体リレー装置の製造コストを上昇させることなく、出力用ＭＯＳＦＥＴのゲートに印加可能な電圧を大きくすることができる。従って、低コストで出力用ＭＯＳＦＥＴの低オン抵抗化を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る半導体リレー装置の回路構成図。
【図２】従来例の半導体リレー装置の回路構成図。
【発明を実施するための形態】
【００１９】
以下、本発明の一実施形態に係る半導体リレー装置について、図面を参照して説明する。図１は、本実施形態の半導体リレー装置の回路構成を示す。本実施形態の半導体リレー装置１は、入力端子ＩＴ１、ＩＴ２から入力される入力信号に基づいて発光するＬＥＤ２（請求項における発光素子）と、ＬＥＤ２からの光を受光して、光起電力を発生する２つのフォトダイオードアレイ３ａ、３ｂとを備えている。これらのフォトダイオードアレイ３ａ、３ｂは、それぞれ複数の直列に接続されたフォトダイオードセル４ａ、４ｂを有している。
【００２０】
また、半導体リレー装置１は、２つの充放電回路７ａ、７ｂと、出力用ＭＯＳＦＥＴ５とを備えている。充放電回路７ａは、ｎチャネル型でデプレッション型のＭＯＳＦＥＴ８ａと、抵抗９ａとを備えており、また、充放電回路７ｂは、ｎチャネル型でデプレッション型のＭＯＳＦＥＴ８ｂと、抵抗９ｂとを備えている。ＭＯＳＦＥＴ８ａ、８ｂは、請求項における半導体スイッチング素子に相当する。ＭＯＳＦＥＴ８ａのドレインとゲートとは、それぞれフォトダイオードアレイ３ａのアノード側とカソード側とに接続されており、また、ＭＯＳＦＥＴ８ｂのドレインとゲートとは、それぞれフォトダイオードアレイ３ｂのアノード側とカソード側とに接続されている。詳細は後述するが、ＭＯＳＦＥＴ８ａ、８ｂは、それぞれフォトダイオードアレイ３ａ、３ｂで発生する光起電力に基づいてオン／オフが切り換えられる。
【００２１】
上記の抵抗９ａは、その一端が、ＭＯＳＦＥＴ８ａのソース、ＭＯＳＦＥＴ８ｂのドレイン、及びフォトダイオードアレイ３ｂのアノード側に接続されており、他端が、ＭＯＳＦＥＴ８ａのゲート、及びフォトダイオードアレイ３ａのカソード側に接続されている。一方、抵抗９ｂは、その一端が、ＭＯＳＦＥＴ８ｂのソース、及び出力用ＭＯＳＦＥＴ５のソースに接続されており、他端が、ＭＯＳＦＥＴ８ｂのゲート、及びフォトダイオードアレイ３ｂのカソード側に接続されている。抵抗９ａ、９ｂは、いずれも数ＭΩという高い抵抗値を有しており、これらの抵抗に流れる電流が微小（例えば１μＡ以下）であっても、デプレッション型のＭＯＳＦＥＴ８ａ、８ｂをオフするのに必要な電位差を生じさせることができる。
【００２２】
本半導体リレー装置１における受光側の回路群は、フォトダイオードアレイ３ａと充放電回路７ａとを含む受光回路群１１と、フォトダイオードアレイ３ｂと充放電回路７ｂとを含む受光回路群１２とから構成されている。上記の出力用ＭＯＳＦＥＴ５のゲート・ソース間には、２つの充放電回路７ａ、７ｂと、２つのフォトダイオードアレイ３ａ、３ｂとが、接続されている。図１に示されるように、２つの充放電回路７ａ、７ｂは、直列に接続されており、充放電回路７ａ、７ｂには、それぞれ、フォトダイオードアレイ３ａ、３ｂが並列に接続されている。充放電回路７ａ、７ｂは、各フォトダイオードアレイ３ａ、３ｂで発生する光起電力に基づいて、各ＭＯＳＦＥＴ８ａ、８ｂのオン／オフを切り換えることにより、出力用ＭＯＳＦＥＴ５のゲートの充電と放電とを切り換えて、出力用ＭＯＳＦＥＴ５を開閉する。これにより、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断とが、切り換えられる。なお、図中のＤ１は、出力用ＭＯＳＦＥＴ５の寄生ダイオードを示す。
【００２３】
次に、本半導体リレー装置１において行われる、外部出力端子ＯＴ１、ＯＴ２間の導通と遮断との切り替え処理について詳細に説明する。入力端子ＩＴ１、ＩＴ２から信号が入力されると、この入力信号に基づいて、ＬＥＤ２が発光する。フォトダイオードアレイ３ａ、３ｂは、ＬＥＤ２からの光を受光すると、光起電力を発生する。これにより、受光側回路群１１では、電流が図中の矢印Ａ１の方向に流れ、受光側回路群１２では、電流が図中の矢印Ａ２の方向に流れる。この時点では、各受光側回路群１１、１２において、デプレッション型のＭＯＳＦＥＴ８ａ、８ｂが導通状態のままであるので、各フォトダイオードアレイ３ａ、３ｂから矢印Ａ１、Ａ２の方向に流れた電流は、それぞれ矢印Ｂ１、Ｂ２の経路に流れる。これにより、各抵抗９ａ、９ｂの両端に、図に示されるような電位差が生じる。
【００２４】
そして、各抵抗９ａ、９ｂにおける＋側と−側の電位差が所定のレベル以上に達すると、デプレッション型のＭＯＳＦＥＴ８ａ、８ｂのゲートが所定のマイナス電位になり、ＭＯＳＦＥＴ８ａ、８ｂがオンからオフに切り換わる。このため、フォトダイオードアレイ３ａから矢印Ａ１の方向に流れた電流は、矢印Ｂ１の経路に流れず、矢印Ｅの経路に沿って流れるようになる。また、フォトダイオードアレイ３ｂから矢印Ａ２の方向に流れた電流は、矢印Ｂ２の経路に流れず、矢印Ｃの経路に沿って流れた後、フォトダイオードアレイ３ａからの電流と合流して、矢印Ｅの経路に流れるようになる。このフォトダイオードアレイ３ａ、３ｂからの電流により、出力用ＭＯＳＦＥＴ５のゲートに電荷が蓄積されるので、出力用ＭＯＳＦＥＴ５のゲート・ソース間に電位差が発生して、出力用ＭＯＳＦＥＴ５は、オン（導通状態）（閉じた状態）になり、外部出力端子ＯＴ１、ＯＴ２間は導通され、リレーが閉じられる。
【００２５】
これに対して、入力端子ＩＴ１、ＩＴ２から信号が遮断されて、ＬＥＤ２が発光しなくなると、フォトダイオードアレイ３ａ、３ｂにおいて光起電力が生じなくなる。これにより、各受光側回路群１１、１２において、外部出力端子ＯＴ１、ＯＴ２間が導通した状態においては存在した、抵抗９ａ、９ｂにおける＋側と−側の電位差が無くなってしまうので、デプレッション型のＭＯＳＦＥＴ８ａ、８ｂのゲートに負の電圧がかからなくなり、ＭＯＳＦＥＴ８ａ、８ｂがオフからオンに切り換わる。これにより、出力用ＭＯＳＦＥＴ５のゲートに蓄積されていた電荷が、ＭＯＳＦＥＴ８ａ、８ｂのドレイン・ソース間を通って、出力用ＭＯＳＦＥＴ５のソース側に流れ、放電されるので、出力用ＭＯＳＦＥＴ５は、オフ（非導通状態）（開いた状態）になる。このため、外部出力端子ＯＴ１、ＯＴ２間は遮断されて、リレーが開放される。
【００２６】
次に、本半導体リレー装置１に採用されている、出力用ＭＯＳＦＥＴ５の低オン抵抗化を図るための工夫について説明する。本半導体リレー装置１では、フォトダイオードアレイ３ａ、３ｂで発生する光起電力の合計を、出力用ＭＯＳＦＥＴ５のゲート閾値電圧（Ｖｔｈ）よりもずっと大きくして（例えば、出力用ＭＯＳＦＥＴ５のゲート閾値電圧の１０倍以上にして）、出力用ＭＯＳＦＥＴ５のゲート・ソース間の電圧を大きくし、出力用ＭＯＳＦＥＴ５のチャネルの断面積を大きくすることにより、出力用ＭＯＳＦＥＴ５のオン抵抗を小さくしている。ここで、ゲート閾値電圧とは、いわゆるパワーＭＯＳＦＥＴに属する出力用ＭＯＳＦＥＴ５がオンし始めるゲート・ソース間の電圧である。
【００２７】
上記のように、出力用ＭＯＳＦＥＴ５のゲートに大きな電圧を印加することにより、出力用ＭＯＳＦＥＴ５の低オン抵抗化を図った場合には、従来の充放電回路の耐圧に比べて、充放電回路７ａ、７ｂの全体の耐圧を高くしなければならない。本半導体リレー装置１では、従来と異なり、特殊なプロセスを用いることなく、２つの充放電回路７ａ、７ｂの全体の耐圧を向上させている。具体的には、本半導体リレー装置１では、上記のように、出力用ＭＯＳＦＥＴ５のゲート・ソース間に配された２つの充放電回路７ａ、７ｂを直列に接続し、これらの充放電回路７ａ、７ｂの各々に、フォトダイオードアレイ３ａ、３ｂの各々を並列に接続した。この構成においては、フォトダイオードアレイ３ａの光起電力に相当する電圧が、そのフォトダイオードアレイ３ａに並列に接続された充放電回路７ａ内のＭＯＳＦＥＴ８ａにのみかかり、それ以外の充放電回路７ｂ内のＭＯＳＦＥＴ８ｂにはかからない。また、フォトダイオードアレイ３ｂの光起電力に相当する電圧が、そのフォトダイオードアレイ３ｂに並列に接続された充放電回路７ｂ内のＭＯＳＦＥＴ８ｂにのみかかり、それ以外の充放電回路７ａ内のＭＯＳＦＥＴ８ａにはかからない。従って、２つの充放電回路７ａ、７ｂの全体の耐圧（出力用ＭＯＳＦＥＴ５のゲート（・ソース間）に印加可能な電圧の大きさ）を、これらの充放電回路７ａ、７ｂに含まれる、２つのＭＯＳＦＥＴ８ａ、８ｂの耐圧の合計にすることができる。これにより、特殊なプロセスを用いることなく、２つの充放電回路７ａ、７ｂの全体の耐圧を向上させることができるので、半導体リレー装置１の製造コストを上昇させることなく、出力用ＭＯＳＦＥＴ５のゲートに印加可能な電圧を大きくすることができる。従って、低コストで出力用ＭＯＳＦＥＴ５の低オン抵抗化を図ることができる。
【００２８】
本半導体リレー装置１では、フォトダイオードアレイ３ａで発生する光起電力が、フォトダイオードアレイ３ａに並列に接続されている充放電回路７ａに含まれるＭＯＳＦＥＴ８ａの耐圧よりも低くなるように設定されている。また、フォトダイオードアレイ３ｂで発生する光起電力が、フォトダイオードアレイ３ｂに並列に接続されている充放電回路７ｂに含まれるＭＯＳＦＥＴ８ｂの耐圧よりも低くなるように設定されている。これにより、各ＭＯＳＦＥＴ８ａ、８ｂの耐圧以上の電圧が、そのＭＯＳＦＥＴ８ａ、８ｂにかかる（印加される）ことがなくなるので、ＭＯＳＦＥＴ８ａ、８ｂの絶縁破壊を防ぐことができる。従って、半導体リレー装置１の故障を防ぐことができる。
【００２９】
また、本半導体リレー装置１では、２つの充放電回路７ａ、７ｂと２つのフォトダイオードアレイ３ａ、３ｂとを（受光側回路群１１と受光側回路群１２とを）、全て同一のチップ（例えば、同一の誘電体分離チップ）に集積化（して形成）するようにした。これにより、これらの回路を、別々のチップに形成した場合と比べて、装置全体の製造コストを削減することができる。また、本半導体リレー装置１では、２つのフォトダイオードアレイ３ａ、３ｂが、いずれも同一のＬＥＤ２と光結合されている。これにより、２つのフォトダイオードアレイ３ａ、３ｂに光を照射する発光素子（ＬＥＤ）を共通化することができるので、装置全体の製造コストをより削減することが可能になる。
【００３０】
なお、本発明は、上記実施形態の構成に限られず、発明の趣旨を変更しない範囲で種々の変形が可能である。例えば、上記実施形態では、請求項における（充放電回路内の）半導体スイッチング素子が、デプレッション型のＭＯＳＦＥＴである場合の例を示したが、半導体スイッチング素子は、これに限られない。例えば、エンハンスメント型のＭＯＳＦＥＴであってもよいし、バイポーラトランジスタであってもよい。また、上記の実施形態では、２つの充放電回路７ａ、７ｂと２つのフォトダイオードアレイ３ａ、３ｂとを（２つの受光側回路群１１、１２を）、出力用ＭＯＳＦＥＴ５のゲート・ソース間に接続した場合の例を示した。けれども、出力用ＭＯＳＦＥＴのゲート・ソース間に、３つ以上の充放電回路とフォトダイオードアレイとを（３つ以上の受光側回路群を）接続してもよい。
【００３１】
また、上記実施形態では、２つの充放電回路７ａ、７ｂと２つのフォトダイオードアレイ３ａ、３ｂとを（２つの受光側回路群１１、１２を）、全て同一のチップに形成した場合の例を示したが、充放電回路７ａとフォトダイオードアレイ３ａとから構成される受光側回路群１１と、充放電回路７ｂとフォトダイオードアレイ３ｂとから構成される受光側回路群１２とを、別々のチップに形成して、これらの受光側回路群１１と受光側回路群１２との間をワイヤボンディング等で接続してもよい。さらにまた、出力用ＭＯＳＦＥＴのゲート・ソース間に３つ以上の受光側回路群を接続する場合には、これらの受光側回路群のうちのいくつかを集積化したチップと、他の受光側回路群が形成されたチップとの間をワイヤボンディング等で接続してもよい。
【符号の説明】
【００３２】
１ 半導体リレー装置
２ ＬＥＤ（発光素子）
３ａ、３ｂ フォトダイオードアレイ
５ 出力用ＭＯＳＦＥＴ
７ａ、７ｂ 充放電回路
８ａ、８ｂ ＭＯＳＦＥＴ（半導体スイッチング素子）
【特許請求の範囲】
【請求項１】
入力信号に基づいて発光する発光素子と、
前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、
前記フォトダイオードアレイと接続された出力用ＭＯＳＦＥＴと、
半導体スイッチング素子を有し、前記フォトダイオードアレイで発生する光起電力に基づいて、前記半導体スイッチング素子のオン／オフを切り換えることにより、前記出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えて、前記出力用ＭＯＳＦＥＴを開閉する充放電回路とを備えた半導体リレー装置において、
前記充放電回路と前記フォトダイオードアレイとを複数備え、これらの充放電回路とフォトダイオードアレイの全てが、前記出力用ＭＯＳＦＥＴのゲート・ソース間に接続されており、
前記複数の充放電回路が直列に接続されており、これらの充放電回路の各々に、前記複数のフォトダイオードアレイの各々が並列に接続されていることを特徴とする半導体リレー装置。
【請求項２】
前記複数のフォトダイオードアレイの各々で発生する光起電力は、各フォトダイオードアレイに並列に接続されている充放電回路に含まれる前記半導体スイッチング素子の耐圧よりも低いことを特徴とする請求項１に記載の半導体リレー装置。
【請求項３】
前記複数のフォトダイオードアレイの各々は、それぞれのフォトダイオードアレイに並列に接続されている充放電回路と同一のチップに集積化されていることを特徴とする請求項１又は請求項２に記載の半導体リレー装置。
【請求項４】
前記複数の充放電回路と前記複数のフォトダイオードアレイとが、全て同一のチップに集積化され、前記複数のフォトダイオードアレイの全てが、同一の発光素子と光結合されていることを特徴とする請求項３に記載の半導体リレー装置。
【請求項１】
入力信号に基づいて発光する発光素子と、
前記発光素子からの光を受光して光起電力を発生するフォトダイオードアレイと、
前記フォトダイオードアレイと接続された出力用ＭＯＳＦＥＴと、
半導体スイッチング素子を有し、前記フォトダイオードアレイで発生する光起電力に基づいて、前記半導体スイッチング素子のオン／オフを切り換えることにより、前記出力用ＭＯＳＦＥＴのゲートの充電と放電とを切り換えて、前記出力用ＭＯＳＦＥＴを開閉する充放電回路とを備えた半導体リレー装置において、
前記充放電回路と前記フォトダイオードアレイとを複数備え、これらの充放電回路とフォトダイオードアレイの全てが、前記出力用ＭＯＳＦＥＴのゲート・ソース間に接続されており、
前記複数の充放電回路が直列に接続されており、これらの充放電回路の各々に、前記複数のフォトダイオードアレイの各々が並列に接続されていることを特徴とする半導体リレー装置。
【請求項２】
前記複数のフォトダイオードアレイの各々で発生する光起電力は、各フォトダイオードアレイに並列に接続されている充放電回路に含まれる前記半導体スイッチング素子の耐圧よりも低いことを特徴とする請求項１に記載の半導体リレー装置。
【請求項３】
前記複数のフォトダイオードアレイの各々は、それぞれのフォトダイオードアレイに並列に接続されている充放電回路と同一のチップに集積化されていることを特徴とする請求項１又は請求項２に記載の半導体リレー装置。
【請求項４】
前記複数の充放電回路と前記複数のフォトダイオードアレイとが、全て同一のチップに集積化され、前記複数のフォトダイオードアレイの全てが、同一の発光素子と光結合されていることを特徴とする請求項３に記載の半導体リレー装置。
【図１】
【図２】
【図２】
【公開番号】特開２０１３−１１０６０４（Ｐ２０１３−１１０６０４Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５４４３０（Ｐ２０１１−２５４４３０）
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月２１日（２０１１．１１．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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