半導体素子の検査方法
【課題】半導体素子におけるラッチアップによる不良の特定を容易に行なう。
【解決手段】時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、検査される半導体素子に電圧パルスを印加する工程と、前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、を有することを特徴とする半導体素子の検査方法を提供することにより上記課題を解決する。
【解決手段】時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、検査される半導体素子に電圧パルスを印加する工程と、前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、を有することを特徴とする半導体素子の検査方法を提供することにより上記課題を解決する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の検査方法に関するものである。
【背景技術】
【０００２】
近年、半導体チップの大規模化及び高集積化が進んでいるが、これに伴い、半導体チップにおける半導体素子の不良の解析を行なうこと、即ち、半導体素子の異常箇所を特定することの困難性は増している。
【０００３】
半導体素子の異常箇所を検出する検査装置としては、半導体素子における異常箇所から発生する微弱光を検出することにより、異常箇所を特定することのできるエミッション顕微鏡が開示されている（例えば、特許文献１）。エミッション顕微鏡は、半導体素子の内部の異常箇所に電界が集中したときに発生するホットキャリアに起因して生じる微弱光や、ラッチアップ等に起因して生じる赤外領域の微弱光を高感度で撮影するものである。これにより、半導体素子の観察像と異常箇所に発生する発光点に基づき、異常箇所となる可能性のある部分を知ることができる。
【０００４】
また、半導体素子の解析手法として、半導体素子の観察像の取得及び微弱光の発生解析を行なう装置と、ＬＳＩ（Large Scale Integration）テスタ及びウエハプローバ等を組み合わせたものにより、半導体素子の動作状態における解析を行なう方法が開示されている（例えば、特許文献２）。
【０００５】
半導体素子の不良の一つとしては、ラッチアップが挙げられるが、半導体素子においてラッチアップによる不良が発生している異常箇所を特定するためには、一般的に、上述したエミッション顕微鏡が用いられている。
【０００６】
一方、近年、超高感度のディテクタを搭載したピコ秒の時間分解能を有するエミッション顕微鏡が開発されており、これにより半導体素子内における各々のトランジスタの動作をピコ秒レベルで検出することができる（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−１９０９４６号公報
【特許文献２】特開平６−１１２２８５号公報
【特許文献３】特開２００５−３０３２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、エミッション顕微鏡を用いて、ラッチアップによる不良が発生している異常箇所を特定しようとした場合、発光反応は異常箇所のみならず正常動作している部分からも発生するため、正常箇所か異常箇所かを峻別することができない。よって、エミッション顕微鏡を用いて、ラッチアップによる不良が発生している異常箇所を特定する場合には、半導体素子の設計者の見識に基づき判断する必要があり、このため、ラッチアップによる不良が発生している異常箇所を特定することは容易ではなかった。
【０００９】
また、時間分解能を有するエミッション顕微鏡を通常の方法で用いた場合においても同様であり、ラッチアップによる異常箇所の特定には半導体素子の設計者の見識に基づく判断を必要としていた。
【００１０】
よって、半導体素子においてラッチアップによる異常箇所を容易に特定することのできる半導体素子の検査方法が望まれている。
【課題を解決するための手段】
【００１１】
本実施の形態の一観点によれば、時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、検査される半導体素子に電圧パルスを印加する工程と、前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、を有することを特徴とする半導体素子の検査方法。
【発明の効果】
【００１２】
開示の半導体素子の検査方法によれば、時間分解能を有するエミッション顕微鏡を用いて、放出されたフォトンが所定の時間に検出されたか否かを調べることにより、半導体素子においてラッチアップによる不良が発生している異常箇所を容易に特定することができる。
【図面の簡単な説明】
【００１３】
【図１】時間分解能を有するエミッション顕微鏡検査装置の構造図
【図２】時間分解能を有するエミッション顕微鏡検査装置の測定部の説明図
【図３】ラッチアップによる不良の説明図
【図４】時間分解能を有するエミッション顕微鏡検査装置により撮像された画像
【図５】本実施の形態における半導体素子の検査方法のフローチャート
【図６】本実施の形態における半導体素子の検査方法の説明図
【図７】印加される電圧パルスの波形の説明図
【図８】ラッチアップによる不良の有無を判断するための説明図
【発明を実施するための形態】
【００１４】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１５】
（時間分解能を有するエミッション顕微鏡検査装置）
最初に、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置について説明する。図１に示すように、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置は、本体部１０、測定部２０、表示部３０、第１のパルスジェネレータ４１、第２のパルスジェネレータ４２、オシロスコープ４３を有している。尚、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置は、ピコ秒の時間分解能を有するものである。
【００１６】
本体部１０は、測定部２０及び表示部３０と接続されており、各種の制御等を行なう制御部１１及び検出されたフォトンの測定データ等を記憶するための記憶部１２等を有している。
【００１７】
測定部２０は、暗室ボックス２０ａを有しており、図２に示すように、測定部２０における暗室ボックス２０ａ内には、ステージ２１、プローブ２２、検出器２３等が設置されている。検査対象となる半導体素子５０は、暗室ボックス２０ａ内のステージ２１上に、半導体素子５０に図示した電極にプローブ２２を接触させて、半導体素子５０に電圧パルスを印加することができるように設置されている。また、ステージ２１の半導体素子５０が設置されている面の反対側には、半導体素子５０より放出されたフォトンを検出するための検出器２３が設けられている。検出器２３は、赤外光を検出するためのＩＲ−ＣＣＤ（Charge Coupled Device）とレンズを含むものであり、半導体素子５０においてフォトンが検出された領域を特定することができる。尚、ステージ２１には、温度制御ユニット２４に接続されており、半導体素子５０が所定の温度に一定に保つことができる。
【００１８】
表示部３０は、測定部２０において検出されたフォトンの情報に基づき、検出されるフォトンの時間的変化、具体的には、時間と検出されたフォトンの数の相関図等を表示させることができる。
【００１９】
第１のパルスジェネレータ４１は、測定のタイミング等を制御するものであり、本体部１０及び第２のパルスジェネレータ４２に接続されている。
【００２０】
第２のパルスジェネレータ４２は、測定部２０及びオシロスコープ４３に接続されており、測定部２０の内部における半導体素子５０に印加するための電圧パルスを発生させるものである。具体的には、接続されている第１のパルスジェネレータ４１の波形をトリガとして、半導体素子５０に印加するための所定の電圧パルスを発生させる。尚、第２のパルスジェネレータ４２は、検査対象となる半導体素子５０に十分な電流を流すことができるように作製されている。
【００２１】
オシロスコープ４３は、半導体素子５０に印加される電圧パルスの波形及び電圧パルスを印加した際に流れる電流の波形等を表示させることができるものである。
【００２２】
ところで、正常なＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の半導体素子に、電圧パルスを印加した場合には、オン−オフが切り替る瞬間に大きな電流が流れるため、オン−オフが切り替る瞬間に多くのフォトンが検出される。しかしながら、ラッチアップによる不良が発生した場合には、半導体素子内に構成している正規回路ではない部位が寄生バイポーラトランジスタとなりオン状態を引き起こすため、一度オン状態になってしまうと電源電圧がオフになるまで電流は流れ続けるため、オン状態において継続してフォトンが発生する。尚、ラッチアップが発生する原因としては、例えば、半導体基板に形成されるＰ型領域及びＮ型領域が意図しない接合を形成すること等が挙げられる。
【００２３】
次に、図３に基づき発生するフォトンの時間的変化について説明する。図３は、時間とフォトン数との相関図であり、横軸に時間、縦軸に検出されるフォトン数を示すものである。図３（ａ）は、正常動作する領域、即ち、ラッチアップによる不良が生じていない領域において、発生するフォトンの時間的変化を示すものであり、図３（ｂ）は、ラッチアップによる不良が生じている領域において、発生するフォトンの時間的変化を示すものである。図３（ａ）に示す波形は、オン−オフの切り替えの一瞬のタイミングにおいて多くのフォトンが発生しており、このような波形が検出された場合には、ラッチアップによる不良は発生しておらずトランジスタ等は正常に動作している。図３（ｂ）に示す波形は、入力される電圧パルスの波形に近い波形であり、このような波形が検出された場合には、この領域においてはラッチアップによる不良が発生している。以上の知見は、発明者が検討を行なった結果得られたものであり、本実施の形態は、この知見に基づくものである。
【００２４】
図４は、検出器２３により半導体素子５０を所定の時間撮像したものを示すものであり、半導体素子のレイアウトとフォトンの発生した箇所が示されている。図４に示す場合では、領域４Ａ、４Ｂ及び４Ｃにおいて、多くのフォトンが検出されている。しかしながら、この画像のみからは、ラッチアップによる不良が発生しているか否か、また、領域４Ａ、４Ｂ及び４Ｃのいずれの領域においてラッチアップによる不良が発生しているかを特定することはできない。
【００２５】
ここで、領域４Ａにおいて発生するフォトンの時間的変化を示す波形が、図３（ａ）のような波形である場合には、領域４Ａにおいてトランジスタ等は正常に動作しているものと判断することができる。また、領域４Ｂにおいて発生するフォトンの時間的変化を示す波形が、図３（ｂ）のような波形である場合には、領域４Ｂにおいてラッチアップによる不良が発生しているものと判断することができる。また、領域４Ｃにおいて発生するフォトンの時間的変化を示す波形が、図３（ｂ）に示す波形に近似した波形である場合には、領域４Ｃにおいてラッチアップによる不良が発生しているものと判断することができる。
【００２６】
このように、発生するフォトンの時間的変化を調べることにより、半導体素子においてラッチアップによる不良が発生しているか否かを判断することができる。また、フォトンの検出される領域を狭めることにより、ラッチアップによる不良がどの領域で発生しているのか特定することができる。即ち、正常に動作している領域では、電圧パルスのオン−オフが切り替る瞬間に、一時的にフォトンは発生するものの、その後のオン状態においては、殆どフォトンが発生しない。これに対し、ラッチアップによる不良が発生している領域では、ラッチアップが発生後の電圧パルスがオン状態の間はフォトンが発生し続けている。半導体素子に電源電圧の印加が、ラッチアップ発生のトリガ要因としている場合、外部からのラッチアップを発生させる要因トリガが入力された以降の電圧パルスがオン状態において、フォトンが発生し続けているか否かを判断することにより、ラッチアップによる不良が発生しているか否かを判断することができる。また、電圧パルスがオフからオンに切り替った後のオン状態において、フォトンが発生し続けている箇所を特定することにより、ラッチアップによる不良が発生している箇所を特定することができる。ラッチアップの発生要因は電圧印加以外にも様々な要因があるが、計測周期内においてラッチアップ発生となるトリガ要因を半導体素子に加えてラッチアップ現象が発生後、電源がオフ状態になるまでの間はフォトンが継続して発生し続ける。
【００２７】
（半導体素子の検査方法）
次に、本実施の形態における半導体素子の検査方法について説明する。本実施の形態における半導体素子の検査方法は、時間分解能を有するエミッション顕微鏡検査装置を用いるものであり、図５に基づき本実施の形態における半導体素子の検査方法について説明する。
【００２８】
最初に、ステップ１０２（Ｓ１０２）において、検査対象となる半導体素子５０に電圧パルスを印加する。具体的には、半導体素子５０の電極端子に接触させたプローブ２２を介し、第２のパルスジェネレータ４２により発生させた電圧パルスを半導体素子５０に印加する。
【００２９】
次に、ステップ１０４（Ｓ１０４）において、半導体素子５０の検査される領域におけるフォトンの検出を行なう。具体的には、検出器２３により半導体素子５０の検査される領域のフォトンを検出する。検出されたフォトンのデータは、時間に対応し検出されるフォトンの個数を示すものであり、このデータは本体部１０における記憶部１２等内に記憶される。図６には、検出器２３により検出されるフォトンの発生位置と半導体素子５０の検査される領域５１を示す。
【００３０】
次に、ステップ１０６（Ｓ１０６）において、半導体素子５０の検査される領域５１をＮ個の分割領域に分割する。例えば、図６に示されるように、３×４の分割領域に分割する。
【００３１】
次に、ステップ１０８（Ｓ１０８）において、分割された分割領域ごとに、所定の時間にフォトンが検出されたか否かを順次判断するための初期化（ｎ＝１）を行なう。
【００３２】
次に、ステップ１１０（Ｓ１１０）において、分割された分割領域のうち、選択された１つの分割領域において、第１の時間にフォトンが検出されたか否かを判断する。第１の時間は、電圧パルスがオン状態にある時間であり、例えば、図７に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の１／４の時間が経過した時間である。第１の時間において、フォトンが検出されていればステップ１１２に移行し、フォトンが検出されていなければステップ１１８に移行する。
【００３３】
次に、ステップ１１２（Ｓ１１２）において、ステップ１１０における分割領域と同じ分割領域において、第１の時間とは異なる第２の時間にフォトンが検出されたか否かを判断する。第２の時間は、電圧パルスがオン状態にある時間であり、例えば、図７に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の１／２の時間が経過した時間である。第２の時間において、フォトンが検出されていればステップ１１４に移行し、フォトンが検出されていなければステップ１１８に移行する。
【００３４】
次に、ステップ１１４（Ｓ１１４）において、ステップ１１０及びステップ１１２における分割領域と同じ分割領域において、第１の時間及び第２の時間とは異なる第３の時間にフォトンが検出されたか否かを判断する。第３の時間は、電圧パルスがオン状態にある時間であり、例えば、図７に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の３／４の時間が経過した時間である。第３の時間において、フォトンが検出されていればステップ１１６に移行し、フォトンが検出されていなければステップ１１８に移行する。
【００３５】
次に、ステップ１１６（Ｓ１１６）において、Ｎ個に分割された分割領域のうち、この分割領域にはラッチアップによる不良が存在しているものと判断されるため、この分割領域にはラッチアップによる不良が存在している旨が記憶部１２に記憶される。即ち、分割領域内にラッチアップによる不良が存在していない場合には、図８（ａ）に示すように、電圧パルスがオフからオンに切り替る瞬間（８Ａに示すタイミング）においては多くのフォトンが検出される。しかしながら、電圧パルスがオン状態にある第１の時間、第２の時間、第３の時間においてはフォトンが検出されない。一方、分割領域内にラッチアップによる不良が存在している場合には、オン状態にある間はフォトンが検出されるため、図８（ｂ）に示すように、電圧パルスがオン状態にある第１の時間、第２の時間及び第３の時間の全てにおいてフォトンが検出される。このように、第１の時間、第２の時間、第３の時間においてフォトンが検出されるか否かを判断することにより、検査の対象となる分割領域においてラッチアップによる不良が存在しているか否かを判断することができる。
【００３６】
次に、ステップ１１８（Ｓ１１８）において、次の分割領域の検査を行なうため、ｎの値に１を加算する。
【００３７】
次に、ステップ１２０（Ｓ１２０）において、Ｎ≧ｎであるか否かが判断される。Ｎ≧ｎであると判断された場合には、まだ検査のされていない分割領域が存在しているため、ステップ１１０に移行し、次の分割領域の検査を行なう。Ｎ≧ｎではないものと判断された場合には、Ｎ個に分割された分割領域の検査は、すべて終了しているためステップ１２２に移行する。
【００３８】
次に、ステップ１２２（Ｓ１２２）において、ラッチアップによる不良が存在している分割領域等を視覚的に認識することができるように、検出器２３により撮像された画像等を表示部３０に表示する。また、この際、この分割領域等において検出されたフォトンの時間的変化についてもあわせて表示することが可能である。
【００３９】
尚、第１の時間、第２の時間、第３の時間は時間帯としての幅を有しており、例えば、１０ｎｓ以上の幅を有している。また、第１の時間と第２の時間、第２の時間と第３の時間の間隔は、ラッチアップによる不良が確実に存在している領域を特定するためには、所定の間隔を有していることが好ましく、例えば、１μｓ以上であることが好ましい。また、フォトンの検出の有無については、各々の時間の時間帯におけるフォトンのカウント数が所定の値以上であるか否かを基準として判断する。例えば、５０フォトン以上であるか否かを基準として判断することができる。
【００４０】
上記における説明では、第１の時間、第２の時間、第３の時間の３つの異なる時間においてフォトンが検出されたか否かにより判断する場合について説明したが、１つの時間においてフォトンが検出されたか否かにより判断することも可能である。この場合、電圧パルスがオフからオンに切り替った後であって、オン状態にある時間のうちの１の時間において、フォトンが検出されたか否かを判断することにより、その領域にラッチアップによる不良が存在しているか否かを知ることができる。言い換えれば、電圧パルスがオフからオンに切り替る瞬間を除いた時間であって、オン状態にある時間のうちの１の時間においてフォトンが検出されたか否かを判断することにより、その領域にラッチアップによる不良が存在しているか否かを知ることができる。しかしながら、ラッチアップによる不良が存在している領域をより高い精度で正確に特定するためには、２以上、更には３以上の異なる時間においてフォトンが検出されたか否かにより判断することがより好ましい。
【００４１】
尚、ラッチアップによる不良が存在している分割領域を更に分割して同様のフォトンの検出を行なうことにより、ラッチアップによる不良が存在している領域の範囲をより狭めることができる。これにより、ラッチアップによる不良が発生している箇所をより狭い範囲で特定することも可能である。
【００４２】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００４３】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、
検査される半導体素子に電圧パルスを印加する工程と、
前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、
前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、
を有することを特徴とする半導体素子の検査方法。
（付記２）
時間分解能を有するエミッション顕微鏡は、ピコ秒の時間分解能を有するエミッション顕微鏡であることを特徴とする付記１に記載の半導体素子の検査方法。
（付記３）
前記フォトンが検出されているか否かを判断する工程において、前記フォトンが検出されていると判断された場合には、前記半導体素子にはラッチアップによる不良が発生していると判断することを特徴とする付記１または２に記載の半導体素子の検査方法。
（付記４）
前記フォトンが検出されているか否かを判断する工程は、複数の所定の時間において行なわれるものであって、
前記複数の所定の時間は、相互に異なる時間であることを特徴とする付記１または２に記載の半導体素子の検査方法。
（付記５）
前記複数の所定の時間のすべてにおいて、前記フォトンが検出されていると判断された場合には、ラッチアップによる不良が発生しているものと判断することを特徴とする付記４に記載の半導体素子の検査方法。
（付記６）
前記複数の所定の時間における相互の間隔は、１μｓ以上であることを特徴とする付記４又は５に記載の半導体素子の検査方法。
（付記７）
前記時間分解能を有する顕微鏡により検査される前記半導体素子の領域を複数の分割領域に分割し、
前記分割領域ごとに、順次前記フォトンが検出されているか否かを判断する工程を行なうことを特徴とする付記１から６のいずれかに記載の半導体素子の検査方法。
（付記８）
経過時間ごとに検出された前記半導体素子より放出されたフォトンの情報に基づき、前記時間分解能を有する顕微鏡における表示部に、時間と検出されたフォトン数との関係を示す相関図を表示させることを特徴とする付記１から７のいずれかに記載の半導体素子の検査方法。
【符号の説明】
【００４４】
１０ 本体部
１１ 制御部
１２ 記憶部
２０ 測定部
２０ａ 暗室ボックス
２１ ステージ
２２ プローブ
２３ 検出器
２４ 温度制御ユニット
３０ 表示部
４１ 第１のパルスジェネレータ
４２ 第２のパルスジェネレータ
４３ オシロスコープ
５０ 半導体素子
【技術分野】
【０００１】
本発明は、半導体素子の検査方法に関するものである。
【背景技術】
【０００２】
近年、半導体チップの大規模化及び高集積化が進んでいるが、これに伴い、半導体チップにおける半導体素子の不良の解析を行なうこと、即ち、半導体素子の異常箇所を特定することの困難性は増している。
【０００３】
半導体素子の異常箇所を検出する検査装置としては、半導体素子における異常箇所から発生する微弱光を検出することにより、異常箇所を特定することのできるエミッション顕微鏡が開示されている（例えば、特許文献１）。エミッション顕微鏡は、半導体素子の内部の異常箇所に電界が集中したときに発生するホットキャリアに起因して生じる微弱光や、ラッチアップ等に起因して生じる赤外領域の微弱光を高感度で撮影するものである。これにより、半導体素子の観察像と異常箇所に発生する発光点に基づき、異常箇所となる可能性のある部分を知ることができる。
【０００４】
また、半導体素子の解析手法として、半導体素子の観察像の取得及び微弱光の発生解析を行なう装置と、ＬＳＩ（Large Scale Integration）テスタ及びウエハプローバ等を組み合わせたものにより、半導体素子の動作状態における解析を行なう方法が開示されている（例えば、特許文献２）。
【０００５】
半導体素子の不良の一つとしては、ラッチアップが挙げられるが、半導体素子においてラッチアップによる不良が発生している異常箇所を特定するためには、一般的に、上述したエミッション顕微鏡が用いられている。
【０００６】
一方、近年、超高感度のディテクタを搭載したピコ秒の時間分解能を有するエミッション顕微鏡が開発されており、これにより半導体素子内における各々のトランジスタの動作をピコ秒レベルで検出することができる（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−１９０９４６号公報
【特許文献２】特開平６−１１２２８５号公報
【特許文献３】特開２００５−３０３２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、エミッション顕微鏡を用いて、ラッチアップによる不良が発生している異常箇所を特定しようとした場合、発光反応は異常箇所のみならず正常動作している部分からも発生するため、正常箇所か異常箇所かを峻別することができない。よって、エミッション顕微鏡を用いて、ラッチアップによる不良が発生している異常箇所を特定する場合には、半導体素子の設計者の見識に基づき判断する必要があり、このため、ラッチアップによる不良が発生している異常箇所を特定することは容易ではなかった。
【０００９】
また、時間分解能を有するエミッション顕微鏡を通常の方法で用いた場合においても同様であり、ラッチアップによる異常箇所の特定には半導体素子の設計者の見識に基づく判断を必要としていた。
【００１０】
よって、半導体素子においてラッチアップによる異常箇所を容易に特定することのできる半導体素子の検査方法が望まれている。
【課題を解決するための手段】
【００１１】
本実施の形態の一観点によれば、時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、検査される半導体素子に電圧パルスを印加する工程と、前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、を有することを特徴とする半導体素子の検査方法。
【発明の効果】
【００１２】
開示の半導体素子の検査方法によれば、時間分解能を有するエミッション顕微鏡を用いて、放出されたフォトンが所定の時間に検出されたか否かを調べることにより、半導体素子においてラッチアップによる不良が発生している異常箇所を容易に特定することができる。
【図面の簡単な説明】
【００１３】
【図１】時間分解能を有するエミッション顕微鏡検査装置の構造図
【図２】時間分解能を有するエミッション顕微鏡検査装置の測定部の説明図
【図３】ラッチアップによる不良の説明図
【図４】時間分解能を有するエミッション顕微鏡検査装置により撮像された画像
【図５】本実施の形態における半導体素子の検査方法のフローチャート
【図６】本実施の形態における半導体素子の検査方法の説明図
【図７】印加される電圧パルスの波形の説明図
【図８】ラッチアップによる不良の有無を判断するための説明図
【発明を実施するための形態】
【００１４】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１５】
（時間分解能を有するエミッション顕微鏡検査装置）
最初に、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置について説明する。図１に示すように、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置は、本体部１０、測定部２０、表示部３０、第１のパルスジェネレータ４１、第２のパルスジェネレータ４２、オシロスコープ４３を有している。尚、本実施の形態において用いる時間分解能を有するエミッション顕微鏡検査装置は、ピコ秒の時間分解能を有するものである。
【００１６】
本体部１０は、測定部２０及び表示部３０と接続されており、各種の制御等を行なう制御部１１及び検出されたフォトンの測定データ等を記憶するための記憶部１２等を有している。
【００１７】
測定部２０は、暗室ボックス２０ａを有しており、図２に示すように、測定部２０における暗室ボックス２０ａ内には、ステージ２１、プローブ２２、検出器２３等が設置されている。検査対象となる半導体素子５０は、暗室ボックス２０ａ内のステージ２１上に、半導体素子５０に図示した電極にプローブ２２を接触させて、半導体素子５０に電圧パルスを印加することができるように設置されている。また、ステージ２１の半導体素子５０が設置されている面の反対側には、半導体素子５０より放出されたフォトンを検出するための検出器２３が設けられている。検出器２３は、赤外光を検出するためのＩＲ−ＣＣＤ（Charge Coupled Device）とレンズを含むものであり、半導体素子５０においてフォトンが検出された領域を特定することができる。尚、ステージ２１には、温度制御ユニット２４に接続されており、半導体素子５０が所定の温度に一定に保つことができる。
【００１８】
表示部３０は、測定部２０において検出されたフォトンの情報に基づき、検出されるフォトンの時間的変化、具体的には、時間と検出されたフォトンの数の相関図等を表示させることができる。
【００１９】
第１のパルスジェネレータ４１は、測定のタイミング等を制御するものであり、本体部１０及び第２のパルスジェネレータ４２に接続されている。
【００２０】
第２のパルスジェネレータ４２は、測定部２０及びオシロスコープ４３に接続されており、測定部２０の内部における半導体素子５０に印加するための電圧パルスを発生させるものである。具体的には、接続されている第１のパルスジェネレータ４１の波形をトリガとして、半導体素子５０に印加するための所定の電圧パルスを発生させる。尚、第２のパルスジェネレータ４２は、検査対象となる半導体素子５０に十分な電流を流すことができるように作製されている。
【００２１】
オシロスコープ４３は、半導体素子５０に印加される電圧パルスの波形及び電圧パルスを印加した際に流れる電流の波形等を表示させることができるものである。
【００２２】
ところで、正常なＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の半導体素子に、電圧パルスを印加した場合には、オン−オフが切り替る瞬間に大きな電流が流れるため、オン−オフが切り替る瞬間に多くのフォトンが検出される。しかしながら、ラッチアップによる不良が発生した場合には、半導体素子内に構成している正規回路ではない部位が寄生バイポーラトランジスタとなりオン状態を引き起こすため、一度オン状態になってしまうと電源電圧がオフになるまで電流は流れ続けるため、オン状態において継続してフォトンが発生する。尚、ラッチアップが発生する原因としては、例えば、半導体基板に形成されるＰ型領域及びＮ型領域が意図しない接合を形成すること等が挙げられる。
【００２３】
次に、図３に基づき発生するフォトンの時間的変化について説明する。図３は、時間とフォトン数との相関図であり、横軸に時間、縦軸に検出されるフォトン数を示すものである。図３（ａ）は、正常動作する領域、即ち、ラッチアップによる不良が生じていない領域において、発生するフォトンの時間的変化を示すものであり、図３（ｂ）は、ラッチアップによる不良が生じている領域において、発生するフォトンの時間的変化を示すものである。図３（ａ）に示す波形は、オン−オフの切り替えの一瞬のタイミングにおいて多くのフォトンが発生しており、このような波形が検出された場合には、ラッチアップによる不良は発生しておらずトランジスタ等は正常に動作している。図３（ｂ）に示す波形は、入力される電圧パルスの波形に近い波形であり、このような波形が検出された場合には、この領域においてはラッチアップによる不良が発生している。以上の知見は、発明者が検討を行なった結果得られたものであり、本実施の形態は、この知見に基づくものである。
【００２４】
図４は、検出器２３により半導体素子５０を所定の時間撮像したものを示すものであり、半導体素子のレイアウトとフォトンの発生した箇所が示されている。図４に示す場合では、領域４Ａ、４Ｂ及び４Ｃにおいて、多くのフォトンが検出されている。しかしながら、この画像のみからは、ラッチアップによる不良が発生しているか否か、また、領域４Ａ、４Ｂ及び４Ｃのいずれの領域においてラッチアップによる不良が発生しているかを特定することはできない。
【００２５】
ここで、領域４Ａにおいて発生するフォトンの時間的変化を示す波形が、図３（ａ）のような波形である場合には、領域４Ａにおいてトランジスタ等は正常に動作しているものと判断することができる。また、領域４Ｂにおいて発生するフォトンの時間的変化を示す波形が、図３（ｂ）のような波形である場合には、領域４Ｂにおいてラッチアップによる不良が発生しているものと判断することができる。また、領域４Ｃにおいて発生するフォトンの時間的変化を示す波形が、図３（ｂ）に示す波形に近似した波形である場合には、領域４Ｃにおいてラッチアップによる不良が発生しているものと判断することができる。
【００２６】
このように、発生するフォトンの時間的変化を調べることにより、半導体素子においてラッチアップによる不良が発生しているか否かを判断することができる。また、フォトンの検出される領域を狭めることにより、ラッチアップによる不良がどの領域で発生しているのか特定することができる。即ち、正常に動作している領域では、電圧パルスのオン−オフが切り替る瞬間に、一時的にフォトンは発生するものの、その後のオン状態においては、殆どフォトンが発生しない。これに対し、ラッチアップによる不良が発生している領域では、ラッチアップが発生後の電圧パルスがオン状態の間はフォトンが発生し続けている。半導体素子に電源電圧の印加が、ラッチアップ発生のトリガ要因としている場合、外部からのラッチアップを発生させる要因トリガが入力された以降の電圧パルスがオン状態において、フォトンが発生し続けているか否かを判断することにより、ラッチアップによる不良が発生しているか否かを判断することができる。また、電圧パルスがオフからオンに切り替った後のオン状態において、フォトンが発生し続けている箇所を特定することにより、ラッチアップによる不良が発生している箇所を特定することができる。ラッチアップの発生要因は電圧印加以外にも様々な要因があるが、計測周期内においてラッチアップ発生となるトリガ要因を半導体素子に加えてラッチアップ現象が発生後、電源がオフ状態になるまでの間はフォトンが継続して発生し続ける。
【００２７】
（半導体素子の検査方法）
次に、本実施の形態における半導体素子の検査方法について説明する。本実施の形態における半導体素子の検査方法は、時間分解能を有するエミッション顕微鏡検査装置を用いるものであり、図５に基づき本実施の形態における半導体素子の検査方法について説明する。
【００２８】
最初に、ステップ１０２（Ｓ１０２）において、検査対象となる半導体素子５０に電圧パルスを印加する。具体的には、半導体素子５０の電極端子に接触させたプローブ２２を介し、第２のパルスジェネレータ４２により発生させた電圧パルスを半導体素子５０に印加する。
【００２９】
次に、ステップ１０４（Ｓ１０４）において、半導体素子５０の検査される領域におけるフォトンの検出を行なう。具体的には、検出器２３により半導体素子５０の検査される領域のフォトンを検出する。検出されたフォトンのデータは、時間に対応し検出されるフォトンの個数を示すものであり、このデータは本体部１０における記憶部１２等内に記憶される。図６には、検出器２３により検出されるフォトンの発生位置と半導体素子５０の検査される領域５１を示す。
【００３０】
次に、ステップ１０６（Ｓ１０６）において、半導体素子５０の検査される領域５１をＮ個の分割領域に分割する。例えば、図６に示されるように、３×４の分割領域に分割する。
【００３１】
次に、ステップ１０８（Ｓ１０８）において、分割された分割領域ごとに、所定の時間にフォトンが検出されたか否かを順次判断するための初期化（ｎ＝１）を行なう。
【００３２】
次に、ステップ１１０（Ｓ１１０）において、分割された分割領域のうち、選択された１つの分割領域において、第１の時間にフォトンが検出されたか否かを判断する。第１の時間は、電圧パルスがオン状態にある時間であり、例えば、図７に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の１／４の時間が経過した時間である。第１の時間において、フォトンが検出されていればステップ１１２に移行し、フォトンが検出されていなければステップ１１８に移行する。
【００３３】
次に、ステップ１１２（Ｓ１１２）において、ステップ１１０における分割領域と同じ分割領域において、第１の時間とは異なる第２の時間にフォトンが検出されたか否かを判断する。第２の時間は、電圧パルスがオン状態にある時間であり、例えば、図７に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の１／２の時間が経過した時間である。第２の時間において、フォトンが検出されていればステップ１１４に移行し、フォトンが検出されていなければステップ１１８に移行する。
【００３４】
次に、ステップ１１４（Ｓ１１４）において、ステップ１１０及びステップ１１２における分割領域と同じ分割領域において、第１の時間及び第２の時間とは異なる第３の時間にフォトンが検出されたか否かを判断する。第３の時間は、電圧パルスがオン状態にある時間であり、例えば、図７に示すように、印加される電圧パルスがオフからオンに切り替った後、印加される電圧パルスのパルス幅の３／４の時間が経過した時間である。第３の時間において、フォトンが検出されていればステップ１１６に移行し、フォトンが検出されていなければステップ１１８に移行する。
【００３５】
次に、ステップ１１６（Ｓ１１６）において、Ｎ個に分割された分割領域のうち、この分割領域にはラッチアップによる不良が存在しているものと判断されるため、この分割領域にはラッチアップによる不良が存在している旨が記憶部１２に記憶される。即ち、分割領域内にラッチアップによる不良が存在していない場合には、図８（ａ）に示すように、電圧パルスがオフからオンに切り替る瞬間（８Ａに示すタイミング）においては多くのフォトンが検出される。しかしながら、電圧パルスがオン状態にある第１の時間、第２の時間、第３の時間においてはフォトンが検出されない。一方、分割領域内にラッチアップによる不良が存在している場合には、オン状態にある間はフォトンが検出されるため、図８（ｂ）に示すように、電圧パルスがオン状態にある第１の時間、第２の時間及び第３の時間の全てにおいてフォトンが検出される。このように、第１の時間、第２の時間、第３の時間においてフォトンが検出されるか否かを判断することにより、検査の対象となる分割領域においてラッチアップによる不良が存在しているか否かを判断することができる。
【００３６】
次に、ステップ１１８（Ｓ１１８）において、次の分割領域の検査を行なうため、ｎの値に１を加算する。
【００３７】
次に、ステップ１２０（Ｓ１２０）において、Ｎ≧ｎであるか否かが判断される。Ｎ≧ｎであると判断された場合には、まだ検査のされていない分割領域が存在しているため、ステップ１１０に移行し、次の分割領域の検査を行なう。Ｎ≧ｎではないものと判断された場合には、Ｎ個に分割された分割領域の検査は、すべて終了しているためステップ１２２に移行する。
【００３８】
次に、ステップ１２２（Ｓ１２２）において、ラッチアップによる不良が存在している分割領域等を視覚的に認識することができるように、検出器２３により撮像された画像等を表示部３０に表示する。また、この際、この分割領域等において検出されたフォトンの時間的変化についてもあわせて表示することが可能である。
【００３９】
尚、第１の時間、第２の時間、第３の時間は時間帯としての幅を有しており、例えば、１０ｎｓ以上の幅を有している。また、第１の時間と第２の時間、第２の時間と第３の時間の間隔は、ラッチアップによる不良が確実に存在している領域を特定するためには、所定の間隔を有していることが好ましく、例えば、１μｓ以上であることが好ましい。また、フォトンの検出の有無については、各々の時間の時間帯におけるフォトンのカウント数が所定の値以上であるか否かを基準として判断する。例えば、５０フォトン以上であるか否かを基準として判断することができる。
【００４０】
上記における説明では、第１の時間、第２の時間、第３の時間の３つの異なる時間においてフォトンが検出されたか否かにより判断する場合について説明したが、１つの時間においてフォトンが検出されたか否かにより判断することも可能である。この場合、電圧パルスがオフからオンに切り替った後であって、オン状態にある時間のうちの１の時間において、フォトンが検出されたか否かを判断することにより、その領域にラッチアップによる不良が存在しているか否かを知ることができる。言い換えれば、電圧パルスがオフからオンに切り替る瞬間を除いた時間であって、オン状態にある時間のうちの１の時間においてフォトンが検出されたか否かを判断することにより、その領域にラッチアップによる不良が存在しているか否かを知ることができる。しかしながら、ラッチアップによる不良が存在している領域をより高い精度で正確に特定するためには、２以上、更には３以上の異なる時間においてフォトンが検出されたか否かにより判断することがより好ましい。
【００４１】
尚、ラッチアップによる不良が存在している分割領域を更に分割して同様のフォトンの検出を行なうことにより、ラッチアップによる不良が存在している領域の範囲をより狭めることができる。これにより、ラッチアップによる不良が発生している箇所をより狭い範囲で特定することも可能である。
【００４２】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００４３】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、
検査される半導体素子に電圧パルスを印加する工程と、
前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、
前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、
を有することを特徴とする半導体素子の検査方法。
（付記２）
時間分解能を有するエミッション顕微鏡は、ピコ秒の時間分解能を有するエミッション顕微鏡であることを特徴とする付記１に記載の半導体素子の検査方法。
（付記３）
前記フォトンが検出されているか否かを判断する工程において、前記フォトンが検出されていると判断された場合には、前記半導体素子にはラッチアップによる不良が発生していると判断することを特徴とする付記１または２に記載の半導体素子の検査方法。
（付記４）
前記フォトンが検出されているか否かを判断する工程は、複数の所定の時間において行なわれるものであって、
前記複数の所定の時間は、相互に異なる時間であることを特徴とする付記１または２に記載の半導体素子の検査方法。
（付記５）
前記複数の所定の時間のすべてにおいて、前記フォトンが検出されていると判断された場合には、ラッチアップによる不良が発生しているものと判断することを特徴とする付記４に記載の半導体素子の検査方法。
（付記６）
前記複数の所定の時間における相互の間隔は、１μｓ以上であることを特徴とする付記４又は５に記載の半導体素子の検査方法。
（付記７）
前記時間分解能を有する顕微鏡により検査される前記半導体素子の領域を複数の分割領域に分割し、
前記分割領域ごとに、順次前記フォトンが検出されているか否かを判断する工程を行なうことを特徴とする付記１から６のいずれかに記載の半導体素子の検査方法。
（付記８）
経過時間ごとに検出された前記半導体素子より放出されたフォトンの情報に基づき、前記時間分解能を有する顕微鏡における表示部に、時間と検出されたフォトン数との関係を示す相関図を表示させることを特徴とする付記１から７のいずれかに記載の半導体素子の検査方法。
【符号の説明】
【００４４】
１０ 本体部
１１ 制御部
１２ 記憶部
２０ 測定部
２０ａ 暗室ボックス
２１ ステージ
２２ プローブ
２３ 検出器
２４ 温度制御ユニット
３０ 表示部
４１ 第１のパルスジェネレータ
４２ 第２のパルスジェネレータ
４３ オシロスコープ
５０ 半導体素子
【特許請求の範囲】
【請求項１】
時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、
検査される半導体素子に電圧パルスを印加する工程と、
前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、
前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、
を有することを特徴とする半導体素子の検査方法。
【請求項２】
前記フォトンが検出されているか否かを判断する工程において、前記フォトンが検出されていると判断された場合には、前記半導体素子にはラッチアップによる不良が発生していると判断することを特徴とする請求項１に記載の半導体素子の検査方法。
【請求項３】
前記フォトンが検出されているか否かを判断する工程は、複数の所定の時間において行なわれるものであって、
前記複数の所定の時間は、相互に異なる時間であることを特徴とする請求項１に記載の半導体素子の検査方法。
【請求項４】
前記時間分解能を有する顕微鏡により検査される前記半導体素子の領域を複数の分割領域に分割し、
前記分割領域ごとに、順次前記フォトンが検出されているか否かを判断する工程を行なうことを特徴とする請求項１から３のいずれかに記載の半導体素子の検査方法。
【請求項５】
経過時間ごとに検出された前記半導体素子より放出されたフォトンの情報に基づき、前記時間分解能を有する顕微鏡における表示部に、時間と検出されたフォトン数との関係を示す相関図を表示させることを特徴とする請求項１から４のいずれかに記載の半導体素子の検査方法。
【請求項１】
時間分解能を有するエミッション顕微鏡を用いた半導体素子の検査方法において、
検査される半導体素子に電圧パルスを印加する工程と、
前記電圧パルスが印加された状態における前記半導体素子より、放出されるフォトンを経過時間ごとに検出する工程と、
前記半導体素子がオフ状態からオン状態となった後のオン状態の時間において、前記フォトンが検出されているか否かを判断する工程と、
を有することを特徴とする半導体素子の検査方法。
【請求項２】
前記フォトンが検出されているか否かを判断する工程において、前記フォトンが検出されていると判断された場合には、前記半導体素子にはラッチアップによる不良が発生していると判断することを特徴とする請求項１に記載の半導体素子の検査方法。
【請求項３】
前記フォトンが検出されているか否かを判断する工程は、複数の所定の時間において行なわれるものであって、
前記複数の所定の時間は、相互に異なる時間であることを特徴とする請求項１に記載の半導体素子の検査方法。
【請求項４】
前記時間分解能を有する顕微鏡により検査される前記半導体素子の領域を複数の分割領域に分割し、
前記分割領域ごとに、順次前記フォトンが検出されているか否かを判断する工程を行なうことを特徴とする請求項１から３のいずれかに記載の半導体素子の検査方法。
【請求項５】
経過時間ごとに検出された前記半導体素子より放出されたフォトンの情報に基づき、前記時間分解能を有する顕微鏡における表示部に、時間と検出されたフォトン数との関係を示す相関図を表示させることを特徴とする請求項１から４のいずれかに記載の半導体素子の検査方法。
【図１】
【図２】
【図５】
【図７】
【図３】
【図４】
【図６】
【図８】
【図２】
【図５】
【図７】
【図３】
【図４】
【図６】
【図８】
【公開番号】特開２０１２−２３４９０７（Ｐ２０１２−２３４９０７Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０１１８３（Ｐ２０１１−１０１１８３）
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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