半導体装置、インタポーザチップ、および半導体装置の製造方法
【課題】ボンディングワイヤ同士が接触し難い半導体装置を提供する。
【解決手段】この半導体装置では、配線基板1の表面にメモリチップ2〜5を積層し、メモリチップ5の表面にマイコンチップ6とインタポーザチップ7を配置し、マイコンチップ6のパッド16,17とインタポーザチップ7の略円弧状に配置されたパッド18,19とをボンディングワイヤW2,W3によって接続する。したがって、封止用液体樹脂の注入圧力をワイヤW2によって弱めることができるので、ワイヤW3の変形によるワイヤW3同士の接触を防止できる。
【解決手段】この半導体装置では、配線基板1の表面にメモリチップ2〜5を積層し、メモリチップ5の表面にマイコンチップ6とインタポーザチップ7を配置し、マイコンチップ6のパッド16,17とインタポーザチップ7の略円弧状に配置されたパッド18,19とをボンディングワイヤW2,W3によって接続する。したがって、封止用液体樹脂の注入圧力をワイヤW2によって弱めることができるので、ワイヤW3の変形によるワイヤW3同士の接触を防止できる。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は半導体装置、インタポーザチップ、および半導体装置の製造方法に関し、特に、配線基板の表面にチップを積層した半導体装置と、そのような半導体装置の構成部品として用いられるインタポーザチップと、そのような半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、メモリの大容量化と装置寸法の小型化を図るため、配線基板上に複数のメモリチップとマイコンチップを積層したSIP(System In Package)と呼ばれる半導体装置が開発されている。この半導体装置では、各メモリチップはフリップチップ方式またはボンディングワイヤ方式によって配線基板の表面に接続され、マイコンチップはボンディングワイヤ方式によって配線基板の表面に接続される。各メモリチップは配線基板の配線群を介してマイコンチップに接続され、マイコンチップは配線基板の配線群を介して配線基板裏面の外部接続端子群に接続される(たとえば特許文献1参照)。また、特許文献2には、複数のメモリチップを積層した上に、これらのメモリチップの動作を制御するコントロールチップが積層された半導体装置について開示されている。
【特許文献1】特開2004−228323号公報
【特許文献2】特開2001−217383号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかし、従来の半導体装置では、マイコンチップから配線基板に打ち下ろしたボンディングワイヤがマイコンチップの端面に露出している導電性のバリに接触し、誤動作が発生するという問題があった。この導電性のバリはマイコンチップの製造工程で発生するものである。すなわちマイコンチップの製造工程では、半導体ウェハの表面に多数のマイコンチップが行列状に形成されるとともに、マイコンチップ間のスクライブラインにプロセス条件をモニタするためのTEG(Test Element Group)が形成される。マイコンチップを切り離すと、その端面にTEGに含まれる配線などの導電性のバリが残る。
【0004】
そこで、マイコンチップに隣接してメモリチップの表面にインタポーザチップを配置し、マイコンチップをボンディングワイヤを介してインタポーザチップに接続し、インタポーザチップをボンディングワイヤを介して配線基板に接続する半導体装置が提案された(特願2005−173357号参照)。
【0005】
この半導体装置では、マイコンチップとインタポーザチップは略同じ高さで隣接して設けられているので、両者間のボンディングワイヤをマイコンチップの端面の上方に張り渡すことができる。したがって、そのボンディングワイヤはマイコンチップの端面のバリに接触し難い。また、インタポーザチップの端面にはバリが露出していないので、インタポーザチップと配線基板の間のボンディングワイヤがバリに接触することはない。したがって、マイコンチップと配線基板をボンディングワイヤで直接接続していた従来に比べ、誤動作の発生が少なくなる。
【0006】
しかし、このような半導体装置を型枠内に収納して型枠内に封止用液体樹脂を注入した場合、液体樹脂が流れる圧力によってボンディングワイヤが変形し、ボンディングワイヤ同士が接触して不良品が発生するという問題があった。
【0007】
また、インタポーザチップ上の隣接する2つの信号配線間でクロストークが発生するという問題があった。
【0008】
また、インタポーザチップとマイコンチップの位置合わせが容易でなかった。
また、チップ間を接着する接着剤の接着力が小さすぎるとインタポーザチップやマイコンチップの位置がずれ、チップ間を接着する接着剤の接着力が大きすぎると製造中にメモリチップが割れるという問題があった。
【0009】
また、半導体装置の厚みが大きいという問題があった。
また、メモリチップの端部の電極が露出するように複数のメモリチップを所定の距離ずつずらして積層した場合は、封止用液体樹脂を流す方向によっては、メモリチップと配線基板の間の空間にボイドができたり、メモリチップが剥がされるという問題があった。
【0010】
また、メモリチップの端部の電極が露出するように複数のメモリチップを所定の距離ずつずらして積層した場合は、最上層のチップの端部の電極にワイヤをボンディングする際、ボンディング時の荷重によって最上層のチップが弾性変形し、ワイヤボンディングを安定に行なうことができないという問題があった。
【0011】
それゆえに、この発明の主たる目的は、ボンディングワイヤ同士が接触し難い半導体装置を提供することである。
【0012】
また、この発明の他の目的は、隣接する2つの信号用配線間でクロストークが発生し難いインタポーザチップを提供することである。
【0013】
また、この発明のさらに他の目的は、インタポーザチップと他のチップの位置合わせを容易に行なうことが可能な半導体装置を提供することである。
【0014】
また、この発明のさらに他の目的は、チップの位置ずれや割れを防止することが可能な半導体装置の製造方法を提供することである。
【0015】
また、この発明のさらに他の目的は、半導体装置の厚みを低減化することが可能な半導体装置の製造方法を提供することである。
【0016】
また、この発明のさらに他の目的は、樹脂による封止を安定に行なうことが可能な半導体装置の製造方法を提供することである。
【0017】
また、この発明のさらに他の目的は、ワイヤボンディングを安定に行なうことが可能な半導体装置を提供することである。
【課題を解決するための手段および効果】
【0018】
この発明に係る半導体装置は、配線基板の表面上に第1のチップと第2のチップが積層された半導体装置において、第2のチップに隣接して第1のチップの表面上にインタポーザチップが設けられ、配線基板の表面の1辺に沿って複数の第1電極が配列され、インタポーザチップの表面の複数の第1電極側の1辺に沿って複数の第2電極が配列され、第2のチップの表面のインタポーザチップ側の1辺に沿って複数の第3電極が配列され、第2のチップの表面のインタポーザチップ側の1辺と直交する1辺に沿って複数の第4電極が配列され、インタポーザチップの表面の第2のチップ側の1辺に沿って、複数の第3の電極に対応する複数の第5電極と複数の第4の電極に対応する複数の第6の電極とが配列され、複数の第5の電極のうちの少なくとも1つの第5の電極とインタポーザチップの第2のチップ側の1辺との間の距離は、各第6の電極とインタポーザチップの第2のチップ側の1辺との間の距離よりも長く、各第3電極はボンディングワイヤを介して対応の第5電極に接続され、各第4電極はボンディングワイヤを介して対応の第6電極に接続され、各第5電極はインタポーザチップの配線を介して対応の第2電極に接続され、各第6電極はインタポーザチップの配線を介して対応の第2電極に接続され、各第2電極はボンディングワイヤを介して対応の第1電極に接続されることを特徴とする。したがって、上記少なくとも1つの第5の電極と対応の第3の電極との間の第1のボンディングワイヤの長さと、第4の電極と対応の第6の電極との間の第2のボンディングワイヤの長さとの差を小さくすることができる。よって、第1のボンディングワイヤによって封止用液体樹脂の流入圧力を下げ、第2のボンディングワイヤの変形量を小さくすることができ、第2のボンディングワイヤ同士が接触することを防止することができる。
【0019】
また、この発明に係る他の半導体装置は、配線基板の表面上に第1のチップと第2のチップが積層された半導体装置であって、第2のチップに隣接して第1のチップの表面上にインタポーザチップが設けられ、配線基板の表面の1辺に沿って複数の第1電極が配列され、インタポーザチップの表面の複数の第1電極側の1辺に沿って複数の第2電極と複数の第3電極が配列され、インタポーザチップの表面の第2のチップ側の1辺に沿って、複数の第2電極に対応する複数の第4電極と複数の第3電極に共通の第5電極が配列され、第2のチップの表面のインタポーザチップ側の1辺に沿って複数の第6電極とボンディングオプション用の第7電極が配列され、各第6電極はボンディングワイヤを介して対応の第4電極に接続され、各第4電極はインタポーザチップの配線を介して対応の第2電極に接続され、第7電極はボンディングワイヤを介して第5電極に接続され、第5電極はインタポーザチップの分岐配線を介して複数の第3電極に接続され、各第2電極はボンディングワイヤを介して対応の第1電極に接続され、複数の第3の電極のうちの選択された第3電極がボンディングワイヤを介して対応の第1電極に接続され、第2のチップは、選択された第3電極に応じたモードで動作することを特徴とする。したがって、インタポーザチップと第2のチップの間のボンディングワイヤ間の間隔を均等化することができる。よって、封止用樹脂の流入圧力によるボンディングワイヤの変形量を均等化することができ、ボンディングワイヤ同士が接触することを防止することができる。
【0020】
また、この発明に係るインタポーザチップは、基板の表面に複数の配線が形成されたインタポーザチップにおいて、複数の配線のうちの隣接する2つの信号用配線間に、該2つの信号用配線間のクロストークを防止するためのシールド線が設けられていることを特徴とする。したがって、シールド線により、隣接する2つの信号配線間のクロストークを防止することができる。
【0021】
また、この発明に係る半導体装置の製造方法は、配線基板の表面上に第1のチップと第2のチップを積層して半導体装置を製造する半導体装置の製造方法において、配線基板の表面に第1のチップを搭載し、位置合わせ用マークが表面に形成されたインタポーザチップを第1のチップ上に搭載し、位置合わせ用マークに対して位置合わせして第2のチップを第1のチップ上に搭載し、第2のチップとインタポーザチップとの間をボンディングワイヤで接続することを特徴とする。したがって、インタポーザチップの表面に位置合わせ用マークを設けたので、インタポーザチップとマイコンチップの位置合わせを容易に行なうことができる。
【0022】
また、この発明に係る他の半導体装置の製造方法は、配線基板の表面上に第1のチップを搭載し、該第1のチップよりも小さな第2のチップを第1のチップの表面に搭載して半導体装置を製造する半導体装置の製造方法において、配線基板と第1のチップの間を接着する第1の接着剤の接着力は、第1および第2のチップ間を接着する第2の接着剤の接着力よりも弱いことを特徴とする。したがって、第1のチップが割れたり、第2のチップが位置ずれすることを防止することができる。
【0023】
また、この発明に係るさらに他の半導体装置の製造方法は、配線基板の表面上にチップを搭載して半導体装置を製造する半導体装置の製造方法において、配線基板の表面に複数のソルダレジスト層を積層し、その表面に厚さ10μm以下の接着フィルムによってチップを接着することを特徴とする。したがって、厚さ20μm程度の接着フィルムを用いていた従来に比べ、半導体装置の厚みを小さくすることができる。また、配線基板の表面に複数のソルダレジスト層を積層するので、配線基板の表面の凹凸をならすことができる。
【0024】
また、この発明に係るさらに他の半導体装置の製造方法は、配線基板の表面上にチップを搭載して半導体装置を製造する半導体装置の製造方法において、配線基板の表面にドライフィルムレジストをローラ圧延し、その表面に厚さ10μm以下の接着フィルムによってチップを接着することを特徴とする。したがって、厚さ20μm程度の接着フィルムを用いていた従来に比べ、半導体装置の厚みを小さくすることができる。また、配線基板の表面にドライフィルムレジストをローラ圧延するので、配線基板の表面の凹凸をならすことができる。
【0025】
また、この発明に係るさらに他の半導体装置の製造方法は、配線基板の表面上に複数のチップが積層された半導体装置を製造する半導体装置の製造方法において、配線基板の1辺に沿って複数の第1電極が配列され、各チップの1辺に沿って複数の第2電極が配列され、複数のチップは、各チップの複数の第2電極が露出するように所定の距離ずつずらして積層され、各第2の電極はボンディングワイヤを介して対応の第1電極に接続され、直方体状の内部空間と、該内部空間の1つの角に設けられた注入口と、該注入口と対向する角に設けられた排気口とを有する型枠を用意し、配線基板の1辺を内部空間の底の1辺と同じ方向に向けて半導体装置を内部空間内に配置し、注入口から封止用液体樹脂を注入して内部空間に封止用液体樹脂を充填し、硬化させることを特徴とする。したがって、チップに大きな流入圧力が掛からないようにしてチップと配線基板の間の空間に液体樹脂を流入させることができ、チップと配線基板の間の空間にボイドができたり、チップが剥がされることを防止することができる。
【0026】
また、この発明に係るさらに他の半導体装置は、配線基板の表面上に第1〜第N(ただし、Nは3以上の整数である)のチップが積層された半導体装置において、配線基板の一辺に沿って複数の第1電極が配列され、配線基板の一辺に対向する辺に沿って複数の第2電極が配列され、第1〜第N−1のチップの各々の複数の第1電極側の一辺に沿って複数の第3電極が配列され、第1〜第N−1のチップの複数の第3電極が露出するように第1〜第N−1のチップは所定の距離ずつずらせて積層され、第Nのチップの複数の第2電極側の一辺に沿って複数の第4電極が配列され、複数の第4電極と配線基板の表面との間に少なくとも第Nのチップと第N−1のチップが存在するように第Nのチップが第N−1のチップの上に配置され、各第3電極はボンディングワイヤを介して対応の第1電極に接続され、各第4電極はボンディングワイヤを介して対応の第2電極に接続されることを特徴とする。したがって、第4電極の下に複数のチップが存在するので、第4電極にワイヤをボンディングする際に第4電極に印加される荷重によって第Nのチップが大きく変形することを防止することができ、ワイヤボンディングを安定に行なうことができる。
【発明を実施するための最良の形態】
【0027】
[実施の形態1]
図1は、この発明の実施の形態1による半導体装置の構成を示す平面図であり、図2は図1のII−II線断面図である。図1および図2において、この半導体装置は、配線基板1の表面上に4枚のメモリチップ2〜5とマイコンチップ6を積層し、マイコンチップ6に隣接してメモリチップ5の表面上にインタポーザチップ7を搭載し、モールド樹脂8で封止したスタック構造のSIPである。配線基板1、メモリチップ2〜5、マイコンチップ6およびインタポーザチップ7は、接着フィルムF1〜F6により互いに固定されている。
【0028】
配線基板1、メモリチップ2〜5、マイコンチップ6およびインタポーザチップ7の各々は長方形に形成されている。配線基板1の表面には、メモリチップ2〜5用の複数のボンディングパッド(電極)10と、インタポーザチップ7用の複数のボンディングパッド11が形成されている。複数のボンディングパッド10は配線基板1の図中右側の短辺に沿って所定のピッチL1(たとえば200μm)で配列され、複数のボンディングパッド11は配線基板1の図中左側の短辺に沿って所定のピッチL2(たとえば200μm)で配列されている。配線基板1の寸法は、たとえば12×17mmである。
【0029】
メモリチップ2〜5の各々には、フラッシュメモリが形成されている。フラッシュメモリには多数のメモリトランジスタが設けられており、各メモリトランジスタはデータを記憶する。フラッシュメモリとしては、たとえばAG−AND(Assist Gate−AND)型フラッシュメモリが用いられる。AG−AND型フラッシュメモリは、メモリセルトランジスタのソース・ドレインを、従来の拡散層に代えて、アシストゲートに電圧を印加した際にシリコン基板に生じる反転層で形成したものである。AG−AND型フラッシュメモリでは、メモリセル面積が従来の2/3になるので、メモリ容量の大容量化、装置寸法の小型化を図ることができる。なお、フラッシュメモリは、NAND型、NOR型などでもよい。
【0030】
メモリチップ2〜5は、それらの長辺を配線基板1の長辺と同じ方向に向けて、配線基板1表面の中央部に配置されている。メモリチップ2〜5の表面には、それぞれ複数のボンディングパッド12〜15が形成されている。複数のボンディングパッド12〜15は、それぞれメモリチップ2〜5の図中右側の短辺に沿って所定のピッチL3(たとえば100μm,L3<L1)で配列されている。メモリチップ2〜5は、ボンディングパッド12〜15が露出するように、長辺方向に所定距離ずつずらせて積層されている。メモリチップ2〜5の各々の寸法は、たとえば10×15mmである。メモリチップ2〜5の各々は、CCDカメラによって撮影される画像に基づき、配線基板1の四隅に設けられた位置合わせ用マークM1〜M4を基準にして上記の位置に配置される。
【0031】
ボンディングパッド12〜15の各々は、ボンディングワイヤW1によって対応のボンディングパッド10に接続される。メモリチップ2〜5のチップイネーブル信号/CE用のボンディングパッド12〜15には、個別のボンディングパッド10が設けられ、チップイネーブル信号/CE用以外のボンディングパッド12〜15には、共通のボンディングパッド10が設けられている。したがって、メモリチップ2〜5のチップイネーブル信号/CE用のボンディングパッド12〜15は別々のボンディングパッド10に接続され、チップイネーブル信号/CE用以外の信号(たとえばリードイネーブル信号/RE)用のボンディングパッド12〜15は、同じボンディングパッド10に接続される。
【0032】
マイコンチップ6には、メモリチップ2〜5の各々に形成されたフラッシュメモリと外部との間でデータの授受を行なうインタフェース回路が形成されている。インタフェース回路は、半導体装置の使用目的に応じて、MMC(Multi Media Card)、USB(Universal Serial Bus)、SD(Secure Digital)、CF(Compact Flash)などの規格に合せて構成される。したがって、この半導体装置は、これらの規格のメモリカードの代替品として用いることが可能である。ただし、この半導体装置は脱着できないので、メモリカードのように抜き取ってデータがコピーされることがない。また、カードスロットが不要であるので、装置の小型化を図ることができる。
【0033】
マイコンチップ6は、その長辺を配線基板1の短辺と同じ方向に向けて、メモリチップ5表面の中央部に配置されている。図3に示すように、マイコンチップ6の表面には、チップ6の長辺に沿って複数のボンディングパッド16が形成され、チップ6の短辺に沿って複数のボンディングパッド17が形成されている。複数のボンディングパッド16は、マイコンチップ6の図1中左側の長辺に沿って所定のピッチL4(たとえば50μm,L4<L3)で配列されている。複数のボンディングパッド17は、マイコンチップ6の図1中上側の短辺に沿って所定のピッチL4で配列されている。マイコンチップ6の寸法は、たとえば2×4mmである。
【0034】
また、図1に示すように、インタポーザチップ7は、その長辺を配線基板1の短辺と同じ方向に向けて、マイコンチップ6の図1中左側に隣接してメモリチップ5の表面に配置されている。インタポーザチップ7の表面には、マイコンチップ7の複数のボンディングパッド16に対応して設けられた複数のボンディングパッド18と、マイコンチップ7の複数のボンディングパッド17に対応して設けられた複数のボンディングパッド19と、配線基板1の複数のボンディングパッド11に対応して設けられたの複数のボンディングパッド20が形成されている。複数のボンディングパッド18,19はインタポーザチップ7の図1中右側の長辺を弦として所定のピッチL5(たとえば100μm,L5>L4)で略円弧状に配列され、複数のボンディングパッド20はインタポーザチップ7の図1中左側の長辺に沿って所定のピッチL6(たとえば100μm,L2>L6>L4)で配列されている。インタポーザチップ7の寸法は、たとえば3×6mmである。
【0035】
インタポーザチップ7は、図4に示すように、シリコン基板21の表面に1層の配線層によってボンディングパッド18〜20、配線22〜26、位置合わせ用マークM5〜M8、目視検査用マーク27などを形成したものである。なお、本実施の形態1においては、インタポーザチップ7は、シリコン基板21上に1層の配線層を持つ構成としたが、これに限るものではない。たとえば、インタポーザチップ7として、多層の配線層を有するものや、マイコンチップ6もしくはメモリチップ2〜5の電源を安定化させるためのバイパスコンデンサ、あるいはプルダウンのための抵抗素子などの受動素子を有する構成としてもよい。特に、携帯電話などのバッテリによって駆動される携帯型電子デバイスに、本発明の半導体装置が組み込まれる場合には、インタポーザチップ7上に十分な容量のバイパスコンデンサを形成することは、電源供給の信頼性を向上するうえで好ましい。また、マイコンチップ6もしくはメモリチップ2〜5内部で降圧、もしくは昇圧されて供給される内部電源電位を安定させるためのコンデンサとして使用することも可能である。
【0036】
各ボンディングパッド18は、図4に示すように、インタポーザチップ7の表面に形成された配線22を介して対応のボンディングパッド20に接続されている。マイコンチップ6のボンディングオプション用の各ボンディングパッド16に対応して1つのボンディングパッド18が設けられている。そのボンディングパッド18に対応する配線22は、ボンディングパッド20側で複数(図4では2つ)の配線22a,22bに分岐されており、配線22a,22bは隣接する2つのボンディングパッド20に接続されている。2つのボンディングパッド20のうちのいずれか一方のボンディングパッド20をボンディングワイヤを介して配線基板1の対応のボンディングパッド11に接続することにより、2つのモードのうちの一方のモードでマイコンチップ6を動作させることができる。たとえば、マイコンチップ6を第1の電源電圧で動作させるか、第2の電源電圧で動作させるかを切り換えることができる。
【0037】
なお、マイコンチップ6のボンディングオプション用の各ボンディングパッド16に対応して複数のボンディングパッド18を設け、配線22を分岐せずに、各ボンディングパッド18を配線22を介してボンディングパッド20に接続する場合は、複数のボンディングパッド18のうちの選択されないボンディングパッド18にはボンディングワイヤが接続されないので、マイコンチップ6とインタポーザチップ7の間の複数のボンディングワイヤを略等間隔で設けることができなくなり、ボンディングワイヤの変形量が大きくなってボンディングワイヤ同士が接触し易くなる。
【0038】
また、各ボンディングパッド19は、図4に示すように、インタポーザチップ7の表面に形成された配線22を介して対応のボンディングパッド20に接続されている。電源電圧VCC用の複数のボンディングパッド18,19は、ボンディングパッド18,19群に沿って形成された配線23に共通接続されている。接地電圧GND1用の複数のボンディングパッド18,19は、ボンディングパッド18,19群に沿って形成された配線24に共通接続されている。接地電圧GND1用の複数のボンディングパッド20は、ボンディングパッド20群に沿って形成された配線25に共通接続されている。接地電圧GND2用の複数のボンディングパッド18,19は、ボンディングパッド18,19群に沿って形成された配線26に共通接続されている。
【0039】
図5は、インタポーザチップ7の要部拡大図である。図5において、隣接する2つの信号用の配線22間に、それらの間のクロストークを防止するためのシールド線28が設けられている。各シールド線28の一方端は、ボンディングパッド18,19の端を結ぶ線よりも外側(チップ7の外周側)に突出している。これにより、配線22間のクロストークをより効果的に防止することができる。各シールド線28の他方端(図示せず)は、図4のボンディングパッド20間を通過して配線25に接続され、接地電圧GND1を受ける。また、シールド線28の線幅は、配線22の線幅よりも細い。これは、配線22の抵抗値を小さく維持するとともに、インタポーザチップ7の面積が大きくなることを防止するためである。
【0040】
2つの信号用の配線22間に接地電圧GND1またはGND2用の配線22や電源電圧VCC用の配線22が設けられている場合は、2つの信号用の配線22間にシールド線28は設けられていない。接地電圧GND1またはGND2用の配線22や電源電圧VCC用の配線22は、シールド線28の役割も果たすからである。
【0041】
なお、信号の種類により隣接する2つの信号用の配線22の間のクロストークが小さい場合は、シールド線28を省略してもよい。ただし、クロック信号CLK用の配線22と他の信号用の配線22との間のクロストークは大きいので、それらの配線22間にはシールド線28を必ず設ける必要がある。すなわち、たとえば、マルチメディアカードインタフェースなどにおいては、ホスト側から与えられるクロック信号CLKに同期して、コマンドピンやデータピンからの信号が出力されるため、クロック信号CLKには、他の信号に比較してより厳しいタイミング管理が必要になる。したがって、マイコンチップ6は、クロック信号CLK用の配線22を介して入力されるクロック信号CLKを受信するための回路を有する。
【0042】
このような場合、ホスト側から長い配線22を経由してマイコンチップ6にクロック信号CLKが供給された場合でも、クロック信号CLKの劣化、たとえば信号CLKのスキューを最小限に抑えるために、クロック信号CLK用の配線22を駆動する昇圧/降圧動作能力は比較的高く設定される。したがって、クロック信号CLK用の配線22に近接して他の信号用の配線22がある場合、クロック信号CLK用の配線22から他の信号用の配線22が受けるクロストークは比較的大きくなるという問題がある。また、クロック信号CLK用の配線22は、他の信号用の配線22に与えるクロストークの影響が大きいだけでなく、自身の信号のスキューを嫌うために、他の信号用の配線22から与えられるクロストークの影響を最小限に抑える必要もある。したがって、クロック信号CLK用の配線22と、他の信号用の配線22との間にシールド線28を設けるのは、重要な対策である。
【0043】
位置合わせ用マークM5〜M8はそれぞれシリコン基板21表面の四隅に設けられる。目視検査用マーク27は、シリコン基板21表面のマイコンチップ6側の一辺に沿って設けられる。目視検査用マーク27には、マイコンチップ6の両端の位置を示す突起部27a,27bが設けられている。図6に示すように、マイコンチップ6は、CCDカメラによって撮影される画像に基づき、シリコン基板21の四隅に設けられた位置合わせ用マークM5〜M8を基準にして所定の位置に配置される。作業者は、目視検査用マーク27を基準としてマイコンチップ6が所定の位置に配置されているか否かを検査する。位置合わせマークM5〜M8および目視検査用マーク27は、ボンディングパッド18〜20と同じ導電体膜で形成されている。
【0044】
図1に戻って、各ボンディングパッド16はボンディングワイヤW2によって対応のボンディングパッド18に接続され、各ボンディングパッド17はボンディングワイヤW3によって対応のボンディングパッド19に接続され、各ボンディングパッド20はボンディングワイヤW4によって対応のボンディングパッド11に接続される。
【0045】
本実施の形態1では、インタポーザチップ7のマイコンチップ6用の複数のボンディングパッド18,19を略円弧状に配置し、複数のボンディングパッド18のうちの少なくとも1つのボンディングパッド18とインタポーザチップ7のマイコンチップ6側の一辺との間の距離を、各ボンディングパッド19とインタポーザチップ7のマイコンチップ6側の一辺との間の距離よりも大きくしたので、ボンディングワイヤW2とW3の長さの差を小さくすることができる。したがって、図1中下側から上側の方向に封止用液体樹脂を流した場合に、ボンディングワイヤW2によって液体樹脂の流入圧力を下げ、ボンディングワイヤW3の変形量を小さくすることができ、ボンディングワイヤW3同士が接触することを防止することができる。また、隣接するボンディングワイヤ同士の長さの差を小さくすることができ、ボンディング装置の制御を容易に行なうことができる。
【0046】
なお、複数のボンディングパッド18,19をインタポーザチップ7のマイコンチップ6側の1辺に沿わせて1列に配置した場合は、ボンディングワイヤW3がボンディングワイヤW2よりもかなり長くなる。したがって、図1中下側から上側の方向に封止用樹脂を流した場合に、ボンディングワイヤW2によって樹脂の流入圧力を下げることができず、ボンディングワイヤW3の変形量が大きくなり、ボンディングワイヤW3同士が接触してしまう。また、ボンディングワイヤW2とW3の長さの差が大きくなるので、ボンディング装置の制御が難しくなる。
【0047】
また、マイコンチップ6と配線基板1の間にインタポーザチップ7を設けることにより、パッドのピッチを変換することができ、ボンディングの条件が緩和される。たとえば、ボンディングパッド16,17のピッチL4は小さいのでボンディングワイヤW2,W3のボンディングは位置決め精度の高い高価なボンディング装置で行なう必要があるが、ボンディングパッド20のピッチL6は大きいのでボンディングワイヤW4のボンディングは、ボンディングワイヤW1とともに位置決め精度の低い低価格のボンディング装置で行なうことができる。また、メモリチップ2〜5の上に積層された最上層のチップ7から、最下層である配線基板1のボンディングパッド11に打ち下ろすボンディングワイヤW4は長くなるので、傾いて隣接するワイヤW4と接触し易くなるが、インタポーザチップ7によりパッドの最小ピッチをL4からL6に変換したことにより、ワイヤW3同士の接触を防止することができる。
【0048】
また、マイコンチップ6と配線基板1の間にインタポーザチップ7を設けることにより、マイコンチップ6の端面に、TEGなどに起因する導電性のバリが存在する場合でも、ボンディングワイヤW2,W3がマイコンチップ6の端面の導電性のバリに接触することを防止することができる。すなわち、マイコンチップ6は、図7に示すように、シリコン基板31の表面にMOSトランジスタ32、配線層33、絶縁層34、ボンディングパッド16、被覆層35などを形成したものである。ボンディングパッド16の表面中央部は、被覆層35で覆われずに露出している。上述したように、マイコンチップ6の端面には導電性のバリ36が露出している。導電性のバリ36は、これに限るものではないが、たとえばマイコンチップ6の端面をまたがるように形成されていたTEG用のボンディングパッドに起因するものである。なお、シリコン基板31の裏面は接着フィルムF5を介してメモリチップ5の表面に固定されている。
【0049】
また、インタポーザチップ7は、シリコン基板21の表面に1層の配線層によってボンディングパッド18などを形成し、その上に被覆層37を形成したものである。ボンディングパッド18の表面中央部は、被覆層37で覆われずに露出している。ボンディングワイヤW2の先端を切断して形成された金ボールBがボンディングパッド18の表面に接合され、ボンディングパッド16と金ボールBがボンディングワイヤW2によって接続される。なお、シリコン基板21の裏面は、接着フィルムF6を介してメモリチップ5の表面に固定されている。
【0050】
インタポーザチップ7の端面には、バリ26は存在しない。インタポーザチップ7は、能動素子を持たない構成とすることが好ましい。能動素子を持たない単純な構成とすることにより、インタポーザチップ7の信頼性を向上でき、電気特性を検査するためのTEGを持たない構成とすることが容易となる。TEGを持たないチップであれば、チップ端面に配線パターン(バリ26)が露出しない構成とするのが、より容易になる。また、能動素子を持たない構成とすることにより、インタポーザチップ7の製造コストを削減できる。インタポーザチップ7の配線22〜26などは、インタポーザチップ7の端面に露出しない構成とするのが好ましい。また、インタポーザチップ7が多層の配線層を有する場合でも、インタポーザチップ7の端面には、導電性部材によって形成される配線が露出しない構成とするのがより好ましい。
【0051】
また、インタポーザチップ7をマイコンチップ6に隣接して同じ高さに配置したので、マイコンチップ6の端面の上方にボンディングワイヤW2,W3のループを形成する際に、ボンディングワイヤW2,W3とマイコンチップ6端部との距離を確保するのが容易となる。したがって、マイコンチップ6の端面に、TEGなどに起因する導電性のバリが存在する場合でも、ボンディングワイヤW2がマイコンチップ6の端面の導電性のバリに接触することを防止することができる。また、大きな段差を打ち下ろすワイヤW4は、ワイヤループの形成時に、インタポーザチップ7の端部との距離を確保するのが比較的難しくなるが、インタポーザチップ7の端面に導電性の配線が露出しない構成にすることにより、インタポーザチップ7の端面には導電性のバリは存在しないので、仮にボンディングワイヤW4がインタポーザチップ7の端面に接触しても、ワイヤW4とインタポーザチップ7内の配線との不要な短絡を防ぐことができる。
【0052】
図2に示すように、配線基板1は、基板1aの表面に配線層1bを形成し、基板1aの裏面に配線層1cを形成したものである。配線基板1の裏面には複数の半田バンプBPが形成されている。配線層1a,1bには多数の配線が形成されており、各半田バンプBPは配線を介して対応のボンディングパッド10および/または11に接続されている。複数の半田バンプBPは、行列状に配置されており、外部接続端子群を構成している。この半導体装置は、BGA(Ball Grid Array)構造で構成されており、複数の半田バンプBPを介して携帯電話機のような携帯機器のマザーボードに実装される。
【0053】
図8は、複数の半田バンプBPとマイコンチップ6とメモリチップ2,3との接続関係を示すブロック図である。図面の簡単化のため、4つのメモリチップ2〜5のうちの2つのメモリチップ2,3のみが示されている。
【0054】
配線基板1の裏面には、メモリチップ2のチップイネーブル信号/CE1用の入力端子に接続された半田バンプBPと、マイコンチップ6のチップイネーブル信号/CE1用の出力端子に接続された半田バンプBPとが隣接して設けられている。また、配線基板1の裏面には、メモリチップ3のチップイネーブル信号/CE2用の入力端子に接続された半田バンプBPと、マイコンチップ6のチップイネーブル信号/CE2用の出力端子に接続された半田バンプBPとが隣接して設けられている。
【0055】
メモリチップ2と3のデータ信号FD0〜FD7用の入出力端子および信号ALE,CLE,/RE,/WE,/WP,/RST,/RB用の入力端子は、マイコンチップ6のデータ信号FD0〜FD7用の入出力端子および信号ALE,CLE,/RE,/WE,/WP,/RST,/RB用の出力端子にそれぞれ直接接続される。
【0056】
ここで、信号FD0〜FD7の端子群は、記憶データの入出力、アドレスデータの入力、コマンドデータの入力に用いられる。信号/CE1,/CE2は、それぞれメモリチップ2,3を活性化させるための信号である。信号ALEは、信号FD0〜FD7をアドレスデータとして指定するための信号である。信号CLEは、信号FD0〜FD7をコマンドデータとして指定するための信号である。信号/REは、記憶データの読出を行なうための信号である。信号/WEは、データの書込を行なうための信号である。信号/WPは、イレース、プログラム、リライトを禁止するための信号である。信号/RSTは、半導体装置の初期化を行なうための信号である。信号/RBは、半導体装置のレディ/ビジィ状態を示す信号である。
【0057】
また、配線基板1の裏面には、信号FD0〜FD7,ALE,CLE,/RE,/WE,/WP,/RST,/RB用の合計15個の半田バンプBPがメモリチップ2と3に共通に設けられており、各半田バンプBPは対応の信号を伝達するための配線に接続されている。
【0058】
また、配線基板1の裏面には、マイコンチップ6のデータ信号DAT0〜DAT7の入力端子にそれぞれ接続された8つの半田バンプBPと、信号CMD,CLKの入力端子にそれぞれ接続された2つの半田バンプBPと、電源電位VCC、接地電位GND1,GND2の入力端子にそれぞれ接続された3つの半田バンプBPとが設けられている。
【0059】
半導体装置が出荷される前に、メモリチップ2,3の各々が正常か否かのテストが行なわれる。マイコンチップ6が、マイコンチップ6の電気的テストを行うモードであるテストモードにセットされると、マイコンチップ6からの出力状態は以下のようになる。チップイネーブル信号/CE1,/CE2用の出力端子がともに非活性化レベルの「H」レベルにされ、信号FD0〜FD7,ALE,CLE,/RE,/WE,/WP,/RST,/RB用の端子がハイ・インピーダンス状態にされる。
【0060】
マイコンチップが、チップイネーブル信号/CE1,/CE2用の出力端子を含める全てのメモリチップ接続端子をハイ・インピーダンス状態に制御するモードを有するものである場合には、マイコンチップ6の信号/CE1,CE2用の出力端子とメモリチップ2,3の信号/CE1,/CE2用の入力端子とを切り離さなくても、前述のモードに設定することにより、外部端子である半田バンプBPからの信号の入力によってメモリチップ2と3を別々に制御してテストできるが、通常のマイコンチップ6のテストモードではチップイネーブル信号/CE1,/CE2用の出力端子がともに非活性レベルである「H」レベルにされる。そこで、この半導体装置では、マイコンチップ6の信号/CE1,/CE2用の出力端子とメモリチップ2,3の信号/CE1,/CE2の入力端子とを切り離し、各端子に対応して半田バンプBPを設けることにより、マイコンチップ6の信号/CE1,/CE2の出力状態に関係なく、メモリチップを制御することが可能となる。したがって、マイコンチップ6をテストモードに設定した状態で、外部端子である半田バンプBPから入力する信号によって、メモリチップ2と3を別々に制御してテストできるようになる。
【0061】
メモリチップ2を半田バンプBPからの信号入力により制御してテストする場合は、メモリチップ2,3の信号/CE1,/CE2用の入力端子に接続された2つの半田バンプBPをそれぞれ「L」レベル,「H」レベルにしてメモリチップ2を活性化させるとともにメモリチップ3を非活性化させ、たとえばメモリチップ2の各メモリトランジスタのデータの書込/読出を行なって各メモリトランジスタが正常か否かをテストする。
【0062】
また、メモリチップ3を半田バンプBPからの信号入力により制御してテストする場合は、メモリチップ2,3の信号/CE1,/CE2用の入力端子に接続された2つの半田バンプBPをそれぞれ「H」レベル,「L」レベルにしてメモリチップ3を活性化させるとともにメモリチップ2を非活性化させ、たとえばメモリチップ3の各メモリトランジスタのデータの書込/読出を行なって各メモリトランジスタが正常か否かをテストする。不良なメモリトランジスタは、たとえばスペアのメモリトランジスタで置換される。置換できない場合は、半導体装置は不良品として廃棄される。
【0063】
テストをパスした半導体装置41は出荷され、図9に示すように他のLSIチップ42、抵抗素子43、容量素子44などとともに、たとえば携帯電話機のマザーボード45に実装され、メモリカードの代替品として使用される。本実施の形態では、半田バンプBPをリフローしてマザーボード45上の電極と接合することにより、実装される。メモリカードは不正にデータのコピーが行なわれる恐れがあるが、この半導体装置41は携帯電話機内に半田バンプBPを介した金属接合により固定されるので、そのような恐れはない。また、メモリカードを用いる場合は携帯電話機にメモリカードを挿入するためのスロットを設ける必要があるが、この半導体装置21を用いる場合はそのようなスロットは不要となるので、携帯電話機の小型化を図ることができる。
【0064】
メモリチップ2の信号/CE1用の入力端子に接続された半田バンプBPと、マイコンチップ6の信号/CE1用の出力端子に接続された半田バンプBPとは、マザーボード45の配線で接続される。また、メモリチップ3の信号/CE2用の入力端子に接続された半田バンプBPと、マイコンチップ6の信号/CE2用の出力端子に接続された半田バンプBPとは、マザーボード45の配線で接続される。これらマザーボード45の配線による接続関係を、図8においては破線によって示している。各1対の半田バンプBPは隣接して配置されているので、たとえばマザーボード45上に隣接する1対の半田バンプBPを搭載できる大きさの電極を配置しておくことにより、1対の半田バンプBP同士を容易に接続することができる。
【0065】
[実施の形態2]
図2で示したように、この半導体装置では、配線基板1、メモリチップ2〜5、マイコンチップ6およびインタポーザチップ7は、接着フィルムF1〜F6により互いに固定されている。
【0066】
図10(a)〜(e)は、メモリチップ2の裏面に接着フィルムF1を貼り付ける工程を示す図である。まず図10(a)に示すように、厚さ600μmのシリコンウェハ50の表面に複数のメモリ回路を行列状に形成する。次に図10(b)に示すように、シリコンウェハ50の裏面を削って厚さ90μmのシリコンウェハ51を作成する。次いで図10(c)に示すように、シリコンウェハ51の裏面全体に接着フィルムFを貼り付ける。次に図10(d)に示すように、ステージ52の表面にダイシングテープ53を貼り付け、その表面に接着フィルムFを介してシリコンウェハ51を貼り付け、ダイシングブレード(図示せず)によってシリコンウェハ51および接着フィルムFを縦横に切断し、各々が1つのメモリ回路を含む複数のメモリチップ2を作成する。各メモリチップ2を接着フィルムF1と一緒にダイシングテープ53から剥がして、図2で示すように配線基板1の表面に貼り付ける。他のメモリチップ3,4,5、マイコンチップ6、インタポーザチップ7に接着フィルムF2〜F6を貼り付ける方法についても同様である。
【0067】
ここで、接着フィルムF1〜F6の接着力が小さすぎると、ボンディングワイヤW2,W3の接続時などに、接着面積が小さなマイコンチップ6やインタポーザチップ7の位置がずれる。逆に、接着フィルムF1〜F6の接着力が大きすぎると、ダイシングテープ53から剥がすときに接着面積が大きなメモリチップ2〜5が割れるという問題がある。
【0068】
そこで、この実施の形態2では、接着フィルムF1〜F4としてダイシングテープ53との接着力が小さなものを使用し、接着フィルムF5,F6として接着フィルムF1〜F4よりも接着力が大きなものを使用する。このように、チップの大きさに応じて接着フィルムを使い分けることにより、メモリチップ2〜5の割れを防止するとともに、マイコンチップ6およびインタポーザチップ7の位置ずれを防止することができる。接着力が大きな接着フィルムF5,F6としては、たとえば、接着力が小さなフィルムF1〜F4に比較して、未硬化の熱硬化性接着材の割合が大きなものを使用することができる。すなわち、未硬化の熱硬化性接着材の割合が大きな接着フィルムF5,F6を用い、マイコンチップ6およびインタポーザチップ7を、メモリチップ5上に粘着力によって仮接着した後、接着フィルムF5,F6を加熱し、熱硬化性接着材の硬化反応を進めることにより、マイコンチップ6およびインタポーザチップ7をメモリチップ5上に十分強固に接着することができ、小型のマイコンチップ6およびインタポーザチップ7の位置ずれを効果的に防止することができる。
【0069】
また、接着力が小さな接着フィルムF1〜F4としては、たとえば、接着力が大きなフィルムF5,F6に比較して、未硬化の熱硬化性接着材の割合が小さく、熱可塑性樹脂の割合が大きなものを使用することができる。未硬化の熱硬化性接着材の割合が小さくし、熱可塑性樹脂の割合を大きくすることにより、メモリチップ2〜5をダイシングテープ53から分離するピックアップ工程時に、接着フィルムF1〜F4とダイシングテープ53との界面の粘着力を低くすることができ、メモリチップ2〜5にかかる応力を小さくすることができる。熱硬化性接着材としては、たとえばエポキシ系接着材を使用することができる。熱可塑性樹脂としては、たとえばポリイミド系樹脂を使用することができる。
【0070】
[実施の形態3]
図2で示したように、この半導体装置では、配線基板1の表面に4枚のメモリチップ2〜5が積載され、メモリチップ5の表面にマイコンチップ6およびインタポーザチップ7が搭載され、これらは接着フィルムF1〜F6により互いに固定されている。このため、この半導体装置には、厚みが大きいという問題がある。そこで、従来は20μm程度であった接着フィルムF1〜F6の厚みを10μm以下にすることにより、半導体装置の厚みを小さくすることを試みた。しかし、配線基板1の表面には6〜10μm程度の凹凸があり、厚さ10μmの接着フィルムF1ではその凹凸を吸収できず、接着フィルムF1の下面と配線基板1の表面との間にボイドが残る。配線基板1上に接着する接着フィルムF1の厚みを10μm以下にする場合には、配線基板1表面のうち、配線層1b上に形成されたソルダレジスト層表面の平均高さと、配線層1b間の領域上に形成されたソルダレジスト層表面の平均高さとの差が、5μm以下になるような配線基板1を採用することにより、接着フィルムF1の下面と配線基板1表面との間のボイドを無くす、もしくは、問題ないレベルにまで低減することができる。
【0071】
そこで、この実施の形態3では図11に示すように、配線基板1の表面に液体ソルダレジストを塗布して硬化させ、1層目のソルダレジスト層61を形成した後、ソルダレジスト層61の表面に液体ソルダレジストを再度塗布して硬化させ、2層目のソルダレジスト層62を形成する。1層目のソルダレジスト層61を形成しただけでは5〜10μmの凹凸が残るが、2層目のソルダレジスト層62を形成すると凹凸は3〜5μmになった。2層目のソルダレジスト層62の表面に厚さ10μmの接着フィルムF1を介してメモリチップ2を貼り付けると、接着フィルムF1によって2層目のソルダレジスト層62表面の凹凸が吸収され、接着フィルムF1の下面とソルダレジスト層62表面との間のボイドは、問題ないレベルにまで低減された。
【0072】
また、図12は、この実施の形態3の変更例を示す図である。図12において、この変更例では、配線基板1の表面にローラ63によってドライフィルムレジスト64を圧延し、レジスト層を形成した。レジスト層表面の凹凸は3〜5μmとなった。レジスト層の表面に厚さ10μmの接着フィルムF1を介してメモリチップ2を貼り付けると、接着フィルムF1の下面とレジスト層表面との間のボイドは、問題ないレベルにまで低減された。
【0073】
[実施の形態4]
図13は、この発明の実施の形態4による半導体装置の製造方法を示す断面図である。図13において、この半導体装置の製造方法では、型枠70の直方体状の内部空間の長方形の底にワイヤボンディングの終了した複数(図13では4つ)の半導体装置70が複数行複数列(図13では2行2列)に配置される。各半導体装置70は、その長辺を型枠70の長辺と同じ方向に向け、インタポーザチップ7側を図13中右側にして、型枠70内に配置される。型枠70の図13中左上の角には樹脂注入口70aが設けられ、図13中右下の角には排気口70bが設けられている。
【0074】
樹脂注入口70aを介して液体樹脂を注入するとともに、排気口70bを介して型枠70内を排気すると、液体樹脂は図13中の矢印に示すように、半導体装置71と型枠70の側壁との隙間や、半導体装置71間の隙間や、半導体装置71の表面側と型枠70の天井(図示せず)との隙間を通り、全体としては樹脂注入口70aから排気口70bに向かって半導体装置71上を斜めに流れる。型枠70内に液体樹脂を充填し、硬化させた後、複数の半導体装置70を含む樹脂板を型枠70から取り出し、各半導体装置70を切り離すと、図2に示したように表面側が樹脂で封止された半導体装置70が完成される。
【0075】
ここで、インタポーザ7側から半導体装置70の長辺の方向にのみ液体樹脂を流した場合は、液体樹脂の注入圧力によって配線基板1からメモリチップ2〜5が剥がれてしまう。インタポーザ7側の反対側から半導体装置70の長辺の方向にのみ液体樹脂を流した場合は、配線基板1とメモリチップ2〜5の間に液体樹脂を十分に充填することができずボイドが残ってしまう。しかし、この実施の形態4では、液体樹脂は半導体装置71上を斜めに流れるので、メモリチップ2〜5が剥がれたり、ボイドが残ることはない。
【0076】
なお、図14に示すように、各半導体装置70の長辺を型枠70の長辺と同じ方向に向け、各半導体装置70のインタポーザチップ7側を図14中左側にして、型枠70内に配置してもよい。この変更例でも、液体樹脂は半導体装置71上を斜めに流れるので、メモリチップ2〜5が剥がれたり、ボイドが残ることはない。
【0077】
[実施の形態5]
図15は、この発明の実施の形態5による半導体装置の構成を示す平面図であって、図1と対比される図である。図15を参照して、この半導体装置が図1の半導体装置と異なる点は、インタポーザチップ7が除去され、マイコンチップ6がメモリチップ5表面の図中左上の角に配置されている点と、配線基板1のインタポーザチップ7用のボンディングパッド11が除去され、マイコンチップ6用のボンディングパッド75,76が設けられている点である。
【0078】
マイコンチップ6の短辺は、メモリチップ5の長辺の上に重ねて配置される。マイコンチップ6の長辺は、メモリチップ5の短辺に平行にして、メモリチップ5の短辺から所定の距離だけ離間して配置される。複数のボンディングパッド75は、マイコンチップ6の長辺に沿って千鳥状に2列に配置される。複数のボンディングパッド76は、マイコンチップ16の短辺に沿って1列に配置される。各ボンディングパッド75は、ボンディングワイヤW5を介して対応のボンディングパッド16に接続される。各ボンディングパッド76は、ボンディングワイヤW6を介して対応のボンディングパッド17に接続される。
【0079】
図16(a)〜(c)および図17(a)〜(c)は、この半導体装置の製造工程を示す断面図である。まず図16(a)に示すように、配線基板1の表面にメモリチップ2〜5を所定距離ずつずらせて積層する。メモリチップ2〜5の下面には、それぞれ接着フィルムF1〜F4が接着されている。配線基板1は、基板1aと、その表裏にそれぞれ形成された配線層1b,1cとを含む。配線層1bの表面は、被覆層で覆われており、被覆層の開口部からボンディングパッド75が露出している。配線層1cの表面は、被覆層で覆われており、被覆層の開口部からパッド77が露出している。パッド75と77は、スルーホール78を介して接続されている。
【0080】
次に図16(b)に示すように、メモリチップ5表面の端部に、接着フィルムF5を介してマイコンチップ6を積層する。このとき、マイコンチップ6のボンディングパッド16,17の下方に3枚以上の半導体チップ(図では、チップ4〜6)が位置するように、マイコンチップ6が配置される。この理由を以下に説明する。
【0081】
この半導体装置では、マイコンチップ6が配置される側においては、メモリチップ3〜5は、配線基板1表面との間に空間が形成されたオーバーハング形状となっている。たとえばマイコンチップ6もオーバーハング形状に配置し、マイコンチップ6のボンディングパッド16の下方にメモリチップが無い状態でワイヤボンディングを行うと、ワイヤボンディング時にボンディングパッド16に印加される荷重によってマイコンチップ6が変形し、ボンディングパッド16を含む領域が沈み込む可能性がある。特に後述のように、ワイヤボンディング工程時に、ワイヤに対してキャピラリからスクラブを印加する場合は、マイコンチップ6の沈み込みによってスクラブの印加が適正に行われず、ワイヤやチップ6が損傷する可能性がある。
【0082】
また、ボンディングパッド16に対して、ワイヤ先端を接続した後に、ボンディングパッド16の上方にワイヤのループを形成する場合でも、ワイヤ先端の接続時に、キャピラリから印加される荷重によってマイコンチップ6が弾性変形して沈み込み、その後、ワイヤループ形成時に、キャピラリからの荷重の印加が無くなるのに従ってマイコンチップ6の変形が弾性回復することによって、ボンディングパッド16の位置が動的に変化し、ワイヤループの形状に悪影響を及ぼす可能性もある。
【0083】
このような問題を考慮すると、メモリチップ3〜5端部がオーバーハングした領域より内側の、オーバーハングのない部分の上にボンディングパッド16を配置することが、ワイヤボンディング時のマイコンチップ6の沈み込みを防ぐ上で最も好ましい。しかし、この半導体装置では、メモリチップ5の端からオーバーハングのない部分までの距離が1.38mmと大きく、オーバーハング部分を避けるようにマイコンチップ6のボンディングパッド16を配置すると、ワイヤW5の長さが大きくなる。そこで、ボンディングパッド16の下方に、接着フィルムFを介して貼り付けられる半導体チップの総厚が200μm以上になる領域に、マイコンチップ6を配置する。
【0084】
これにより、ボンディングパッド16の下にオーバーハングが形成されている場合でも、ワイヤボンディング時のマイコンチップ6の沈み込みを効果的に低減することができ、半導体装置の製造上の不具合を十分低減することができる。本実施の形態5においては、各メモリチップの厚みは90μmであるため、マイコンチップ6の下に、メモリチップが2枚以上接着される領域に、マイコンチップ6のボンディングパッド16を配置すれば、ボンディングパッド6の下方に接着フィルムFを介して貼り付けられる半導体チップの総厚を200μm以上とすることができる。図16(b)では、ボンディングパッド16の下方に2枚のメモリチップ4,5とマイコンチップ6が存在する。
【0085】
次に図16(c)に示すように、マイコンチップ6のボンディングパッド16上に、スタッドバンプ79を形成する。図18(a)〜(d)は、スタッドバンプ79の形成方法を示す図である。まず図18(a)に示すように、ボンディングワイヤ81先端に形成されたボール部81aを、マイコンチップ6のボンディングパッド16上に接合する。このボールボンディング工程では、ステージから熱を与え、キャピラリ82から荷重および超音波を印加することによって、ボール部81aをパッド16により良好に接合することができる。ボールボンディング時にキャピラリ81からボール部81aに印加される最大荷重は30gfである。本実施の形態5においては、上述のように、ボンディングパッド16の下方に接着フィルムFを介して貼り付けられる半導体チップの総厚を200μm以上にしているため、ボールボンディング時の荷重によるマイコンチップ6の弾性変形量は、十分低いレベルに抑えられる。
【0086】
次に図18(b)に示すように、キャピラリ82をボール部81aの上方に15μm上昇させる。次いで図18(c)に示すように、キャピラリ82を左右に往復動作させることにより、ボンディングワイヤ81にスクラブを印加し、ボンディングワイヤ81をカットする時の強度を低下させる。キャピラリ82の動作振幅は、少なくともボンディングワイヤ81とキャピラリ82の内壁との隙間以上とする。
【0087】
具体的には、ボンディングワイヤ81の直径が23μmであり、キャピラリ82の内径が30μmであるため、両者間の隙間は、平均すると片側で3.5μm、両側合わせると7μmである。キャピラリ82の内壁がボンディングワイヤ81に接触し、ボンディングワイヤ81にストレスを印加するためには、キャピラリ82の往復運動の振幅を、最低でも片側ごとに、キャピラリ82内壁とボンディングワイヤ81の隙間以上にする必要がある。具体的には、片側3.5μm以上、往復運動の振幅として7μm以上、キャピラリ82を動かす必要がある。また、ボンディングワイヤ81のテールカット部分に十分なストレスを付与し、カット強度を低下させるためには、キャピラリ82内壁とボンディングワイヤ81の隙間の2倍以上動作させるのが好ましく、すなわち片側に7μm以上、往復動作の振幅として14μm以上、キャピラリ82を動作させるのがより好ましい。
【0088】
次に図18(d)に示すように、クランパ83によりワイヤ81を保持した状態で、クランパ82およびキャピラリ82を上昇させることにより、ボール部81aの上部でボンディングワイヤ81を切断する。本実施の形態5においては、マイコンチップ6のボンディングパッド16の最小ピッチ(ボンディングパッド16の中心同士の最小距離)が、50μmと非常に小さいため、接続できるボンディングワイヤ81の直径も制限される。そこで、細いワイヤ81においても、樹脂封止時の変形などによる不具合を低減するために、ボンディングワイヤ81として高弾性のものを使用している。本実施の形態5におけるワイヤ81の弾性率は、8000(kgf/mm2)以上である。このように弾性率の高いワイヤ81を使用した場合、ボンディングワイヤ81の切断工程の前に、図18(c)で示したように、スクラブを印加してボンディングワイヤ81のカット時の強度を低下させておくことにより、その後のボンディングワイヤ切断工程において、切断時の反動により、キャピラリ82内に収納されているワイヤ81が変形するという不具合の発生を防止することができる。
【0089】
次に図17(a)に示すように、配線基板1とスタッドバンプ16とを逆ボンディング法で接続する。逆ボンディング法とは、配線基板1のボンディングパッド75上にワイヤ81先端のボール部81aをボンディング(ファーストボンディング)した後、ボール部81aから延びるワイヤ81をマイコンチップ6のボンディングパッド16上にスティッチボンディング(セカンドボンディング)する方法である。
【0090】
図19(a)(b)および図20(a)〜(c)は、逆ボンディング法を示す図である。まず図19(a)に示すように、配線基板1のボンディングパッド75上にボールボンディングを行う。本実施の形態5においては、ボンディングパッド16のピッチが狭いマイコンチップ6と、配線基板1とを、インタポーザチップを介さずに接続する。この際、配線基板1上のパッド75列が長くなりすぎると、接続するワイヤW5の角度がきつくなり、ワイヤW5間の間隔を保つことができず、ワイヤW5同士が短絡する可能性がある。そのため、配線基板1上のパッド75列が、なるべく短くなるようにするのが好ましい。そこで、本実施の形態5における配線基板1としては、特に微細配線を形成する上で有利なビルドアップ配線層を有する配線基板を使用する。ビルドアップ配線層に形成される配線の最小加工寸法は、最小ライン寸法75μm、最小ライン間スペース75μmとなっている。また、配線基板1上のパッド75を、千鳥状に2列に配置することにより、パッド75列の長さをより短くすることができる。
【0091】
次に図19(b)に示すように、キャピラリ82を上昇させるとともに、キャピラリ82からワイヤ81を繰り出す。次いで図20(a)に示すように、キャピラリ82から繰り出したワイヤ81の一部を、キャピラリ82先端によりスタッドバンプ79上に荷重及び超音波を印加して接続する。次に図20(b)に示すように、ワイヤ81をスタッドバンプ79に接続させた位置から、キャピラリ82を30μm移動させる。キャピラリ82の移動方向としては、ボンディングワイヤ81の延長方向が好ましい。また、キャピラリ82の移動量は、後に行うスクラブ工程におけるキャピラリ82の振幅の半分以上の距離であることが好ましい。このように、キャピラリ82を予め移動しておくことにより、スクラブ工程時に、ワイヤ81とスタッドバンプ79の接続部にキャピラリ82先端が接触し、余計な機械的負担がかかるのを防ぐことができる。
【0092】
次に図20(c)に示すように、キャピラリ82を40μmの振幅で往復移動させ、キャピラリ82先端により、ボンディングワイヤ81のテールカット部分にストレスを付与し、カット強度を低下させる。キャピラリ82の往復移動の振幅としては、図18(c)で示した工程におけるスクラブと同様に、ボンディングワイヤ81とキャピラリ82の内壁との隙間以上であることが好ましく、また、ボンディングワイヤ81とキャピラリ82の内壁との隙間の2倍以上であることがより好ましい。
【0093】
次に図20(d)に示すように、クランパ83によりワイヤ81を保持した状態で、クランパ83およびキャピラリ82を上昇させることにより、ボール部81aの上部でボンディングワイヤ81を切断する。図20(c)で示したように、スクラブを印加してボンディングワイヤ81のカット時の強度を低下させているので、ボンディングワイヤ切断工程において、切断時の反動により、キャピラリ82内に収納されているワイヤ81が変形するという不具合の発生を防止することができる。
【0094】
図17(b)に戻って、半導体装置の表面側全体を樹脂80で封止する。これにより、チップ2〜6、ボンディングワイヤW5などが樹脂80で固定される。最後に図17(c)に示すように、配線基板1の裏面側のパッド77の表面に半田バンプBPを形成して、半導体装置が完成する。
【0095】
なお、以上の実施の形態1〜5においては、メモリチップ2〜5とマイコンチップ6を積層した場合を開示したが、半導体チップの機能はこれらに限られるものではなく、各種ロジックチップやメモリチップなど、様々な機能を有するチップを適宜選択して組み合わせることができることは言うまでもない。
【0096】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0097】
【図1】この発明の実施の形態1による半導体装置の構成を示す平面図である。
【図2】図1のII−II線断面図である。
【図3】図1に示したマイコンチップの構成を示す平面図である。
【図4】図1に示したインタポーザチップの構成を示す平面図である。
【図5】図4に示したインタポーザチップの要部拡大図である。
【図6】図1に示したマイコンチップとインタポーザチップを示す拡大図である。
【図7】図1に示したマイコンチップとインタポーザチップの要部断面図である。
【図8】図1に示した半導体装置の構成を示す回路ブロック図である。
【図9】図1に示した半導体装置がマザーボードに実装された状態を示す図である。
【図10】この発明の実施の形態2による半導体装置の製造方法を説明するための図である。
【図11】この発明の実施の形態3による半導体装置の製造方法を説明するための断面図である。
【図12】実施の形態3の変更例を示す断面図である。
【図13】この発明の実施の形態4による半導体装置の製造方法を説明するための断面図である。
【図14】実施の形態4の変更例を示す断面図である。
【図15】この発明の実施の形態5による半導体装置の構成を示す平面図である。
【図16】図15に示した半導体装置の製造工程を示す断面図である。
【図17】図15に示した半導体装置の製造工程を示す他の断面図である。
【図18】図16に示したスタッドバンプの形成方法を示す断面図である。
【図19】図17に示したボールボンディング方法を示す断面図である。
【図20】図17に示したスティッチボンディング方法を示す断面図である。
【符号の説明】
【0098】
1 配線基板、2〜5 メモリチップ、6 マイコンチップ、7 インタポーザチップ、F1〜F6 接着フィルム、8,80 樹脂、10〜20,75〜77 ボンディングパッド、W1〜W6,81 ボンディングワイヤ、M1〜M8 位置合わせ用マーク、22〜26 配線、BP 半田バンプ、21,34 シリコン基板、27 目視検査用マーク、28 シールド線、32 MOSトランジスタ、33 配線層、34 絶縁層、35,37 被覆層、36 バリ、B 金ボール、41 半導体装置、42 LSIチップ、43 抵抗素子、44 容量素子、45 マザーボード、50,51 シリコンウェハ、51 シリコンウェハ、52 ステージ、53 ダイシングテープ、61,62 ソルダレジスト層、63 ローラ、64 ドライフィルムレジスト、70 型枠、70a 樹脂注入口、70b 排気口、71 半導体装置、78 スルーホール、79 スタッドバンプ、81a ボール部、82 キャピラリ、83 クランパ。
【技術分野】
【0001】
この発明は半導体装置、インタポーザチップ、および半導体装置の製造方法に関し、特に、配線基板の表面にチップを積層した半導体装置と、そのような半導体装置の構成部品として用いられるインタポーザチップと、そのような半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、メモリの大容量化と装置寸法の小型化を図るため、配線基板上に複数のメモリチップとマイコンチップを積層したSIP(System In Package)と呼ばれる半導体装置が開発されている。この半導体装置では、各メモリチップはフリップチップ方式またはボンディングワイヤ方式によって配線基板の表面に接続され、マイコンチップはボンディングワイヤ方式によって配線基板の表面に接続される。各メモリチップは配線基板の配線群を介してマイコンチップに接続され、マイコンチップは配線基板の配線群を介して配線基板裏面の外部接続端子群に接続される(たとえば特許文献1参照)。また、特許文献2には、複数のメモリチップを積層した上に、これらのメモリチップの動作を制御するコントロールチップが積層された半導体装置について開示されている。
【特許文献1】特開2004−228323号公報
【特許文献2】特開2001−217383号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
しかし、従来の半導体装置では、マイコンチップから配線基板に打ち下ろしたボンディングワイヤがマイコンチップの端面に露出している導電性のバリに接触し、誤動作が発生するという問題があった。この導電性のバリはマイコンチップの製造工程で発生するものである。すなわちマイコンチップの製造工程では、半導体ウェハの表面に多数のマイコンチップが行列状に形成されるとともに、マイコンチップ間のスクライブラインにプロセス条件をモニタするためのTEG(Test Element Group)が形成される。マイコンチップを切り離すと、その端面にTEGに含まれる配線などの導電性のバリが残る。
【0004】
そこで、マイコンチップに隣接してメモリチップの表面にインタポーザチップを配置し、マイコンチップをボンディングワイヤを介してインタポーザチップに接続し、インタポーザチップをボンディングワイヤを介して配線基板に接続する半導体装置が提案された(特願2005−173357号参照)。
【0005】
この半導体装置では、マイコンチップとインタポーザチップは略同じ高さで隣接して設けられているので、両者間のボンディングワイヤをマイコンチップの端面の上方に張り渡すことができる。したがって、そのボンディングワイヤはマイコンチップの端面のバリに接触し難い。また、インタポーザチップの端面にはバリが露出していないので、インタポーザチップと配線基板の間のボンディングワイヤがバリに接触することはない。したがって、マイコンチップと配線基板をボンディングワイヤで直接接続していた従来に比べ、誤動作の発生が少なくなる。
【0006】
しかし、このような半導体装置を型枠内に収納して型枠内に封止用液体樹脂を注入した場合、液体樹脂が流れる圧力によってボンディングワイヤが変形し、ボンディングワイヤ同士が接触して不良品が発生するという問題があった。
【0007】
また、インタポーザチップ上の隣接する2つの信号配線間でクロストークが発生するという問題があった。
【0008】
また、インタポーザチップとマイコンチップの位置合わせが容易でなかった。
また、チップ間を接着する接着剤の接着力が小さすぎるとインタポーザチップやマイコンチップの位置がずれ、チップ間を接着する接着剤の接着力が大きすぎると製造中にメモリチップが割れるという問題があった。
【0009】
また、半導体装置の厚みが大きいという問題があった。
また、メモリチップの端部の電極が露出するように複数のメモリチップを所定の距離ずつずらして積層した場合は、封止用液体樹脂を流す方向によっては、メモリチップと配線基板の間の空間にボイドができたり、メモリチップが剥がされるという問題があった。
【0010】
また、メモリチップの端部の電極が露出するように複数のメモリチップを所定の距離ずつずらして積層した場合は、最上層のチップの端部の電極にワイヤをボンディングする際、ボンディング時の荷重によって最上層のチップが弾性変形し、ワイヤボンディングを安定に行なうことができないという問題があった。
【0011】
それゆえに、この発明の主たる目的は、ボンディングワイヤ同士が接触し難い半導体装置を提供することである。
【0012】
また、この発明の他の目的は、隣接する2つの信号用配線間でクロストークが発生し難いインタポーザチップを提供することである。
【0013】
また、この発明のさらに他の目的は、インタポーザチップと他のチップの位置合わせを容易に行なうことが可能な半導体装置を提供することである。
【0014】
また、この発明のさらに他の目的は、チップの位置ずれや割れを防止することが可能な半導体装置の製造方法を提供することである。
【0015】
また、この発明のさらに他の目的は、半導体装置の厚みを低減化することが可能な半導体装置の製造方法を提供することである。
【0016】
また、この発明のさらに他の目的は、樹脂による封止を安定に行なうことが可能な半導体装置の製造方法を提供することである。
【0017】
また、この発明のさらに他の目的は、ワイヤボンディングを安定に行なうことが可能な半導体装置を提供することである。
【課題を解決するための手段および効果】
【0018】
この発明に係る半導体装置は、配線基板の表面上に第1のチップと第2のチップが積層された半導体装置において、第2のチップに隣接して第1のチップの表面上にインタポーザチップが設けられ、配線基板の表面の1辺に沿って複数の第1電極が配列され、インタポーザチップの表面の複数の第1電極側の1辺に沿って複数の第2電極が配列され、第2のチップの表面のインタポーザチップ側の1辺に沿って複数の第3電極が配列され、第2のチップの表面のインタポーザチップ側の1辺と直交する1辺に沿って複数の第4電極が配列され、インタポーザチップの表面の第2のチップ側の1辺に沿って、複数の第3の電極に対応する複数の第5電極と複数の第4の電極に対応する複数の第6の電極とが配列され、複数の第5の電極のうちの少なくとも1つの第5の電極とインタポーザチップの第2のチップ側の1辺との間の距離は、各第6の電極とインタポーザチップの第2のチップ側の1辺との間の距離よりも長く、各第3電極はボンディングワイヤを介して対応の第5電極に接続され、各第4電極はボンディングワイヤを介して対応の第6電極に接続され、各第5電極はインタポーザチップの配線を介して対応の第2電極に接続され、各第6電極はインタポーザチップの配線を介して対応の第2電極に接続され、各第2電極はボンディングワイヤを介して対応の第1電極に接続されることを特徴とする。したがって、上記少なくとも1つの第5の電極と対応の第3の電極との間の第1のボンディングワイヤの長さと、第4の電極と対応の第6の電極との間の第2のボンディングワイヤの長さとの差を小さくすることができる。よって、第1のボンディングワイヤによって封止用液体樹脂の流入圧力を下げ、第2のボンディングワイヤの変形量を小さくすることができ、第2のボンディングワイヤ同士が接触することを防止することができる。
【0019】
また、この発明に係る他の半導体装置は、配線基板の表面上に第1のチップと第2のチップが積層された半導体装置であって、第2のチップに隣接して第1のチップの表面上にインタポーザチップが設けられ、配線基板の表面の1辺に沿って複数の第1電極が配列され、インタポーザチップの表面の複数の第1電極側の1辺に沿って複数の第2電極と複数の第3電極が配列され、インタポーザチップの表面の第2のチップ側の1辺に沿って、複数の第2電極に対応する複数の第4電極と複数の第3電極に共通の第5電極が配列され、第2のチップの表面のインタポーザチップ側の1辺に沿って複数の第6電極とボンディングオプション用の第7電極が配列され、各第6電極はボンディングワイヤを介して対応の第4電極に接続され、各第4電極はインタポーザチップの配線を介して対応の第2電極に接続され、第7電極はボンディングワイヤを介して第5電極に接続され、第5電極はインタポーザチップの分岐配線を介して複数の第3電極に接続され、各第2電極はボンディングワイヤを介して対応の第1電極に接続され、複数の第3の電極のうちの選択された第3電極がボンディングワイヤを介して対応の第1電極に接続され、第2のチップは、選択された第3電極に応じたモードで動作することを特徴とする。したがって、インタポーザチップと第2のチップの間のボンディングワイヤ間の間隔を均等化することができる。よって、封止用樹脂の流入圧力によるボンディングワイヤの変形量を均等化することができ、ボンディングワイヤ同士が接触することを防止することができる。
【0020】
また、この発明に係るインタポーザチップは、基板の表面に複数の配線が形成されたインタポーザチップにおいて、複数の配線のうちの隣接する2つの信号用配線間に、該2つの信号用配線間のクロストークを防止するためのシールド線が設けられていることを特徴とする。したがって、シールド線により、隣接する2つの信号配線間のクロストークを防止することができる。
【0021】
また、この発明に係る半導体装置の製造方法は、配線基板の表面上に第1のチップと第2のチップを積層して半導体装置を製造する半導体装置の製造方法において、配線基板の表面に第1のチップを搭載し、位置合わせ用マークが表面に形成されたインタポーザチップを第1のチップ上に搭載し、位置合わせ用マークに対して位置合わせして第2のチップを第1のチップ上に搭載し、第2のチップとインタポーザチップとの間をボンディングワイヤで接続することを特徴とする。したがって、インタポーザチップの表面に位置合わせ用マークを設けたので、インタポーザチップとマイコンチップの位置合わせを容易に行なうことができる。
【0022】
また、この発明に係る他の半導体装置の製造方法は、配線基板の表面上に第1のチップを搭載し、該第1のチップよりも小さな第2のチップを第1のチップの表面に搭載して半導体装置を製造する半導体装置の製造方法において、配線基板と第1のチップの間を接着する第1の接着剤の接着力は、第1および第2のチップ間を接着する第2の接着剤の接着力よりも弱いことを特徴とする。したがって、第1のチップが割れたり、第2のチップが位置ずれすることを防止することができる。
【0023】
また、この発明に係るさらに他の半導体装置の製造方法は、配線基板の表面上にチップを搭載して半導体装置を製造する半導体装置の製造方法において、配線基板の表面に複数のソルダレジスト層を積層し、その表面に厚さ10μm以下の接着フィルムによってチップを接着することを特徴とする。したがって、厚さ20μm程度の接着フィルムを用いていた従来に比べ、半導体装置の厚みを小さくすることができる。また、配線基板の表面に複数のソルダレジスト層を積層するので、配線基板の表面の凹凸をならすことができる。
【0024】
また、この発明に係るさらに他の半導体装置の製造方法は、配線基板の表面上にチップを搭載して半導体装置を製造する半導体装置の製造方法において、配線基板の表面にドライフィルムレジストをローラ圧延し、その表面に厚さ10μm以下の接着フィルムによってチップを接着することを特徴とする。したがって、厚さ20μm程度の接着フィルムを用いていた従来に比べ、半導体装置の厚みを小さくすることができる。また、配線基板の表面にドライフィルムレジストをローラ圧延するので、配線基板の表面の凹凸をならすことができる。
【0025】
また、この発明に係るさらに他の半導体装置の製造方法は、配線基板の表面上に複数のチップが積層された半導体装置を製造する半導体装置の製造方法において、配線基板の1辺に沿って複数の第1電極が配列され、各チップの1辺に沿って複数の第2電極が配列され、複数のチップは、各チップの複数の第2電極が露出するように所定の距離ずつずらして積層され、各第2の電極はボンディングワイヤを介して対応の第1電極に接続され、直方体状の内部空間と、該内部空間の1つの角に設けられた注入口と、該注入口と対向する角に設けられた排気口とを有する型枠を用意し、配線基板の1辺を内部空間の底の1辺と同じ方向に向けて半導体装置を内部空間内に配置し、注入口から封止用液体樹脂を注入して内部空間に封止用液体樹脂を充填し、硬化させることを特徴とする。したがって、チップに大きな流入圧力が掛からないようにしてチップと配線基板の間の空間に液体樹脂を流入させることができ、チップと配線基板の間の空間にボイドができたり、チップが剥がされることを防止することができる。
【0026】
また、この発明に係るさらに他の半導体装置は、配線基板の表面上に第1〜第N(ただし、Nは3以上の整数である)のチップが積層された半導体装置において、配線基板の一辺に沿って複数の第1電極が配列され、配線基板の一辺に対向する辺に沿って複数の第2電極が配列され、第1〜第N−1のチップの各々の複数の第1電極側の一辺に沿って複数の第3電極が配列され、第1〜第N−1のチップの複数の第3電極が露出するように第1〜第N−1のチップは所定の距離ずつずらせて積層され、第Nのチップの複数の第2電極側の一辺に沿って複数の第4電極が配列され、複数の第4電極と配線基板の表面との間に少なくとも第Nのチップと第N−1のチップが存在するように第Nのチップが第N−1のチップの上に配置され、各第3電極はボンディングワイヤを介して対応の第1電極に接続され、各第4電極はボンディングワイヤを介して対応の第2電極に接続されることを特徴とする。したがって、第4電極の下に複数のチップが存在するので、第4電極にワイヤをボンディングする際に第4電極に印加される荷重によって第Nのチップが大きく変形することを防止することができ、ワイヤボンディングを安定に行なうことができる。
【発明を実施するための最良の形態】
【0027】
[実施の形態1]
図1は、この発明の実施の形態1による半導体装置の構成を示す平面図であり、図2は図1のII−II線断面図である。図1および図2において、この半導体装置は、配線基板1の表面上に4枚のメモリチップ2〜5とマイコンチップ6を積層し、マイコンチップ6に隣接してメモリチップ5の表面上にインタポーザチップ7を搭載し、モールド樹脂8で封止したスタック構造のSIPである。配線基板1、メモリチップ2〜5、マイコンチップ6およびインタポーザチップ7は、接着フィルムF1〜F6により互いに固定されている。
【0028】
配線基板1、メモリチップ2〜5、マイコンチップ6およびインタポーザチップ7の各々は長方形に形成されている。配線基板1の表面には、メモリチップ2〜5用の複数のボンディングパッド(電極)10と、インタポーザチップ7用の複数のボンディングパッド11が形成されている。複数のボンディングパッド10は配線基板1の図中右側の短辺に沿って所定のピッチL1(たとえば200μm)で配列され、複数のボンディングパッド11は配線基板1の図中左側の短辺に沿って所定のピッチL2(たとえば200μm)で配列されている。配線基板1の寸法は、たとえば12×17mmである。
【0029】
メモリチップ2〜5の各々には、フラッシュメモリが形成されている。フラッシュメモリには多数のメモリトランジスタが設けられており、各メモリトランジスタはデータを記憶する。フラッシュメモリとしては、たとえばAG−AND(Assist Gate−AND)型フラッシュメモリが用いられる。AG−AND型フラッシュメモリは、メモリセルトランジスタのソース・ドレインを、従来の拡散層に代えて、アシストゲートに電圧を印加した際にシリコン基板に生じる反転層で形成したものである。AG−AND型フラッシュメモリでは、メモリセル面積が従来の2/3になるので、メモリ容量の大容量化、装置寸法の小型化を図ることができる。なお、フラッシュメモリは、NAND型、NOR型などでもよい。
【0030】
メモリチップ2〜5は、それらの長辺を配線基板1の長辺と同じ方向に向けて、配線基板1表面の中央部に配置されている。メモリチップ2〜5の表面には、それぞれ複数のボンディングパッド12〜15が形成されている。複数のボンディングパッド12〜15は、それぞれメモリチップ2〜5の図中右側の短辺に沿って所定のピッチL3(たとえば100μm,L3<L1)で配列されている。メモリチップ2〜5は、ボンディングパッド12〜15が露出するように、長辺方向に所定距離ずつずらせて積層されている。メモリチップ2〜5の各々の寸法は、たとえば10×15mmである。メモリチップ2〜5の各々は、CCDカメラによって撮影される画像に基づき、配線基板1の四隅に設けられた位置合わせ用マークM1〜M4を基準にして上記の位置に配置される。
【0031】
ボンディングパッド12〜15の各々は、ボンディングワイヤW1によって対応のボンディングパッド10に接続される。メモリチップ2〜5のチップイネーブル信号/CE用のボンディングパッド12〜15には、個別のボンディングパッド10が設けられ、チップイネーブル信号/CE用以外のボンディングパッド12〜15には、共通のボンディングパッド10が設けられている。したがって、メモリチップ2〜5のチップイネーブル信号/CE用のボンディングパッド12〜15は別々のボンディングパッド10に接続され、チップイネーブル信号/CE用以外の信号(たとえばリードイネーブル信号/RE)用のボンディングパッド12〜15は、同じボンディングパッド10に接続される。
【0032】
マイコンチップ6には、メモリチップ2〜5の各々に形成されたフラッシュメモリと外部との間でデータの授受を行なうインタフェース回路が形成されている。インタフェース回路は、半導体装置の使用目的に応じて、MMC(Multi Media Card)、USB(Universal Serial Bus)、SD(Secure Digital)、CF(Compact Flash)などの規格に合せて構成される。したがって、この半導体装置は、これらの規格のメモリカードの代替品として用いることが可能である。ただし、この半導体装置は脱着できないので、メモリカードのように抜き取ってデータがコピーされることがない。また、カードスロットが不要であるので、装置の小型化を図ることができる。
【0033】
マイコンチップ6は、その長辺を配線基板1の短辺と同じ方向に向けて、メモリチップ5表面の中央部に配置されている。図3に示すように、マイコンチップ6の表面には、チップ6の長辺に沿って複数のボンディングパッド16が形成され、チップ6の短辺に沿って複数のボンディングパッド17が形成されている。複数のボンディングパッド16は、マイコンチップ6の図1中左側の長辺に沿って所定のピッチL4(たとえば50μm,L4<L3)で配列されている。複数のボンディングパッド17は、マイコンチップ6の図1中上側の短辺に沿って所定のピッチL4で配列されている。マイコンチップ6の寸法は、たとえば2×4mmである。
【0034】
また、図1に示すように、インタポーザチップ7は、その長辺を配線基板1の短辺と同じ方向に向けて、マイコンチップ6の図1中左側に隣接してメモリチップ5の表面に配置されている。インタポーザチップ7の表面には、マイコンチップ7の複数のボンディングパッド16に対応して設けられた複数のボンディングパッド18と、マイコンチップ7の複数のボンディングパッド17に対応して設けられた複数のボンディングパッド19と、配線基板1の複数のボンディングパッド11に対応して設けられたの複数のボンディングパッド20が形成されている。複数のボンディングパッド18,19はインタポーザチップ7の図1中右側の長辺を弦として所定のピッチL5(たとえば100μm,L5>L4)で略円弧状に配列され、複数のボンディングパッド20はインタポーザチップ7の図1中左側の長辺に沿って所定のピッチL6(たとえば100μm,L2>L6>L4)で配列されている。インタポーザチップ7の寸法は、たとえば3×6mmである。
【0035】
インタポーザチップ7は、図4に示すように、シリコン基板21の表面に1層の配線層によってボンディングパッド18〜20、配線22〜26、位置合わせ用マークM5〜M8、目視検査用マーク27などを形成したものである。なお、本実施の形態1においては、インタポーザチップ7は、シリコン基板21上に1層の配線層を持つ構成としたが、これに限るものではない。たとえば、インタポーザチップ7として、多層の配線層を有するものや、マイコンチップ6もしくはメモリチップ2〜5の電源を安定化させるためのバイパスコンデンサ、あるいはプルダウンのための抵抗素子などの受動素子を有する構成としてもよい。特に、携帯電話などのバッテリによって駆動される携帯型電子デバイスに、本発明の半導体装置が組み込まれる場合には、インタポーザチップ7上に十分な容量のバイパスコンデンサを形成することは、電源供給の信頼性を向上するうえで好ましい。また、マイコンチップ6もしくはメモリチップ2〜5内部で降圧、もしくは昇圧されて供給される内部電源電位を安定させるためのコンデンサとして使用することも可能である。
【0036】
各ボンディングパッド18は、図4に示すように、インタポーザチップ7の表面に形成された配線22を介して対応のボンディングパッド20に接続されている。マイコンチップ6のボンディングオプション用の各ボンディングパッド16に対応して1つのボンディングパッド18が設けられている。そのボンディングパッド18に対応する配線22は、ボンディングパッド20側で複数(図4では2つ)の配線22a,22bに分岐されており、配線22a,22bは隣接する2つのボンディングパッド20に接続されている。2つのボンディングパッド20のうちのいずれか一方のボンディングパッド20をボンディングワイヤを介して配線基板1の対応のボンディングパッド11に接続することにより、2つのモードのうちの一方のモードでマイコンチップ6を動作させることができる。たとえば、マイコンチップ6を第1の電源電圧で動作させるか、第2の電源電圧で動作させるかを切り換えることができる。
【0037】
なお、マイコンチップ6のボンディングオプション用の各ボンディングパッド16に対応して複数のボンディングパッド18を設け、配線22を分岐せずに、各ボンディングパッド18を配線22を介してボンディングパッド20に接続する場合は、複数のボンディングパッド18のうちの選択されないボンディングパッド18にはボンディングワイヤが接続されないので、マイコンチップ6とインタポーザチップ7の間の複数のボンディングワイヤを略等間隔で設けることができなくなり、ボンディングワイヤの変形量が大きくなってボンディングワイヤ同士が接触し易くなる。
【0038】
また、各ボンディングパッド19は、図4に示すように、インタポーザチップ7の表面に形成された配線22を介して対応のボンディングパッド20に接続されている。電源電圧VCC用の複数のボンディングパッド18,19は、ボンディングパッド18,19群に沿って形成された配線23に共通接続されている。接地電圧GND1用の複数のボンディングパッド18,19は、ボンディングパッド18,19群に沿って形成された配線24に共通接続されている。接地電圧GND1用の複数のボンディングパッド20は、ボンディングパッド20群に沿って形成された配線25に共通接続されている。接地電圧GND2用の複数のボンディングパッド18,19は、ボンディングパッド18,19群に沿って形成された配線26に共通接続されている。
【0039】
図5は、インタポーザチップ7の要部拡大図である。図5において、隣接する2つの信号用の配線22間に、それらの間のクロストークを防止するためのシールド線28が設けられている。各シールド線28の一方端は、ボンディングパッド18,19の端を結ぶ線よりも外側(チップ7の外周側)に突出している。これにより、配線22間のクロストークをより効果的に防止することができる。各シールド線28の他方端(図示せず)は、図4のボンディングパッド20間を通過して配線25に接続され、接地電圧GND1を受ける。また、シールド線28の線幅は、配線22の線幅よりも細い。これは、配線22の抵抗値を小さく維持するとともに、インタポーザチップ7の面積が大きくなることを防止するためである。
【0040】
2つの信号用の配線22間に接地電圧GND1またはGND2用の配線22や電源電圧VCC用の配線22が設けられている場合は、2つの信号用の配線22間にシールド線28は設けられていない。接地電圧GND1またはGND2用の配線22や電源電圧VCC用の配線22は、シールド線28の役割も果たすからである。
【0041】
なお、信号の種類により隣接する2つの信号用の配線22の間のクロストークが小さい場合は、シールド線28を省略してもよい。ただし、クロック信号CLK用の配線22と他の信号用の配線22との間のクロストークは大きいので、それらの配線22間にはシールド線28を必ず設ける必要がある。すなわち、たとえば、マルチメディアカードインタフェースなどにおいては、ホスト側から与えられるクロック信号CLKに同期して、コマンドピンやデータピンからの信号が出力されるため、クロック信号CLKには、他の信号に比較してより厳しいタイミング管理が必要になる。したがって、マイコンチップ6は、クロック信号CLK用の配線22を介して入力されるクロック信号CLKを受信するための回路を有する。
【0042】
このような場合、ホスト側から長い配線22を経由してマイコンチップ6にクロック信号CLKが供給された場合でも、クロック信号CLKの劣化、たとえば信号CLKのスキューを最小限に抑えるために、クロック信号CLK用の配線22を駆動する昇圧/降圧動作能力は比較的高く設定される。したがって、クロック信号CLK用の配線22に近接して他の信号用の配線22がある場合、クロック信号CLK用の配線22から他の信号用の配線22が受けるクロストークは比較的大きくなるという問題がある。また、クロック信号CLK用の配線22は、他の信号用の配線22に与えるクロストークの影響が大きいだけでなく、自身の信号のスキューを嫌うために、他の信号用の配線22から与えられるクロストークの影響を最小限に抑える必要もある。したがって、クロック信号CLK用の配線22と、他の信号用の配線22との間にシールド線28を設けるのは、重要な対策である。
【0043】
位置合わせ用マークM5〜M8はそれぞれシリコン基板21表面の四隅に設けられる。目視検査用マーク27は、シリコン基板21表面のマイコンチップ6側の一辺に沿って設けられる。目視検査用マーク27には、マイコンチップ6の両端の位置を示す突起部27a,27bが設けられている。図6に示すように、マイコンチップ6は、CCDカメラによって撮影される画像に基づき、シリコン基板21の四隅に設けられた位置合わせ用マークM5〜M8を基準にして所定の位置に配置される。作業者は、目視検査用マーク27を基準としてマイコンチップ6が所定の位置に配置されているか否かを検査する。位置合わせマークM5〜M8および目視検査用マーク27は、ボンディングパッド18〜20と同じ導電体膜で形成されている。
【0044】
図1に戻って、各ボンディングパッド16はボンディングワイヤW2によって対応のボンディングパッド18に接続され、各ボンディングパッド17はボンディングワイヤW3によって対応のボンディングパッド19に接続され、各ボンディングパッド20はボンディングワイヤW4によって対応のボンディングパッド11に接続される。
【0045】
本実施の形態1では、インタポーザチップ7のマイコンチップ6用の複数のボンディングパッド18,19を略円弧状に配置し、複数のボンディングパッド18のうちの少なくとも1つのボンディングパッド18とインタポーザチップ7のマイコンチップ6側の一辺との間の距離を、各ボンディングパッド19とインタポーザチップ7のマイコンチップ6側の一辺との間の距離よりも大きくしたので、ボンディングワイヤW2とW3の長さの差を小さくすることができる。したがって、図1中下側から上側の方向に封止用液体樹脂を流した場合に、ボンディングワイヤW2によって液体樹脂の流入圧力を下げ、ボンディングワイヤW3の変形量を小さくすることができ、ボンディングワイヤW3同士が接触することを防止することができる。また、隣接するボンディングワイヤ同士の長さの差を小さくすることができ、ボンディング装置の制御を容易に行なうことができる。
【0046】
なお、複数のボンディングパッド18,19をインタポーザチップ7のマイコンチップ6側の1辺に沿わせて1列に配置した場合は、ボンディングワイヤW3がボンディングワイヤW2よりもかなり長くなる。したがって、図1中下側から上側の方向に封止用樹脂を流した場合に、ボンディングワイヤW2によって樹脂の流入圧力を下げることができず、ボンディングワイヤW3の変形量が大きくなり、ボンディングワイヤW3同士が接触してしまう。また、ボンディングワイヤW2とW3の長さの差が大きくなるので、ボンディング装置の制御が難しくなる。
【0047】
また、マイコンチップ6と配線基板1の間にインタポーザチップ7を設けることにより、パッドのピッチを変換することができ、ボンディングの条件が緩和される。たとえば、ボンディングパッド16,17のピッチL4は小さいのでボンディングワイヤW2,W3のボンディングは位置決め精度の高い高価なボンディング装置で行なう必要があるが、ボンディングパッド20のピッチL6は大きいのでボンディングワイヤW4のボンディングは、ボンディングワイヤW1とともに位置決め精度の低い低価格のボンディング装置で行なうことができる。また、メモリチップ2〜5の上に積層された最上層のチップ7から、最下層である配線基板1のボンディングパッド11に打ち下ろすボンディングワイヤW4は長くなるので、傾いて隣接するワイヤW4と接触し易くなるが、インタポーザチップ7によりパッドの最小ピッチをL4からL6に変換したことにより、ワイヤW3同士の接触を防止することができる。
【0048】
また、マイコンチップ6と配線基板1の間にインタポーザチップ7を設けることにより、マイコンチップ6の端面に、TEGなどに起因する導電性のバリが存在する場合でも、ボンディングワイヤW2,W3がマイコンチップ6の端面の導電性のバリに接触することを防止することができる。すなわち、マイコンチップ6は、図7に示すように、シリコン基板31の表面にMOSトランジスタ32、配線層33、絶縁層34、ボンディングパッド16、被覆層35などを形成したものである。ボンディングパッド16の表面中央部は、被覆層35で覆われずに露出している。上述したように、マイコンチップ6の端面には導電性のバリ36が露出している。導電性のバリ36は、これに限るものではないが、たとえばマイコンチップ6の端面をまたがるように形成されていたTEG用のボンディングパッドに起因するものである。なお、シリコン基板31の裏面は接着フィルムF5を介してメモリチップ5の表面に固定されている。
【0049】
また、インタポーザチップ7は、シリコン基板21の表面に1層の配線層によってボンディングパッド18などを形成し、その上に被覆層37を形成したものである。ボンディングパッド18の表面中央部は、被覆層37で覆われずに露出している。ボンディングワイヤW2の先端を切断して形成された金ボールBがボンディングパッド18の表面に接合され、ボンディングパッド16と金ボールBがボンディングワイヤW2によって接続される。なお、シリコン基板21の裏面は、接着フィルムF6を介してメモリチップ5の表面に固定されている。
【0050】
インタポーザチップ7の端面には、バリ26は存在しない。インタポーザチップ7は、能動素子を持たない構成とすることが好ましい。能動素子を持たない単純な構成とすることにより、インタポーザチップ7の信頼性を向上でき、電気特性を検査するためのTEGを持たない構成とすることが容易となる。TEGを持たないチップであれば、チップ端面に配線パターン(バリ26)が露出しない構成とするのが、より容易になる。また、能動素子を持たない構成とすることにより、インタポーザチップ7の製造コストを削減できる。インタポーザチップ7の配線22〜26などは、インタポーザチップ7の端面に露出しない構成とするのが好ましい。また、インタポーザチップ7が多層の配線層を有する場合でも、インタポーザチップ7の端面には、導電性部材によって形成される配線が露出しない構成とするのがより好ましい。
【0051】
また、インタポーザチップ7をマイコンチップ6に隣接して同じ高さに配置したので、マイコンチップ6の端面の上方にボンディングワイヤW2,W3のループを形成する際に、ボンディングワイヤW2,W3とマイコンチップ6端部との距離を確保するのが容易となる。したがって、マイコンチップ6の端面に、TEGなどに起因する導電性のバリが存在する場合でも、ボンディングワイヤW2がマイコンチップ6の端面の導電性のバリに接触することを防止することができる。また、大きな段差を打ち下ろすワイヤW4は、ワイヤループの形成時に、インタポーザチップ7の端部との距離を確保するのが比較的難しくなるが、インタポーザチップ7の端面に導電性の配線が露出しない構成にすることにより、インタポーザチップ7の端面には導電性のバリは存在しないので、仮にボンディングワイヤW4がインタポーザチップ7の端面に接触しても、ワイヤW4とインタポーザチップ7内の配線との不要な短絡を防ぐことができる。
【0052】
図2に示すように、配線基板1は、基板1aの表面に配線層1bを形成し、基板1aの裏面に配線層1cを形成したものである。配線基板1の裏面には複数の半田バンプBPが形成されている。配線層1a,1bには多数の配線が形成されており、各半田バンプBPは配線を介して対応のボンディングパッド10および/または11に接続されている。複数の半田バンプBPは、行列状に配置されており、外部接続端子群を構成している。この半導体装置は、BGA(Ball Grid Array)構造で構成されており、複数の半田バンプBPを介して携帯電話機のような携帯機器のマザーボードに実装される。
【0053】
図8は、複数の半田バンプBPとマイコンチップ6とメモリチップ2,3との接続関係を示すブロック図である。図面の簡単化のため、4つのメモリチップ2〜5のうちの2つのメモリチップ2,3のみが示されている。
【0054】
配線基板1の裏面には、メモリチップ2のチップイネーブル信号/CE1用の入力端子に接続された半田バンプBPと、マイコンチップ6のチップイネーブル信号/CE1用の出力端子に接続された半田バンプBPとが隣接して設けられている。また、配線基板1の裏面には、メモリチップ3のチップイネーブル信号/CE2用の入力端子に接続された半田バンプBPと、マイコンチップ6のチップイネーブル信号/CE2用の出力端子に接続された半田バンプBPとが隣接して設けられている。
【0055】
メモリチップ2と3のデータ信号FD0〜FD7用の入出力端子および信号ALE,CLE,/RE,/WE,/WP,/RST,/RB用の入力端子は、マイコンチップ6のデータ信号FD0〜FD7用の入出力端子および信号ALE,CLE,/RE,/WE,/WP,/RST,/RB用の出力端子にそれぞれ直接接続される。
【0056】
ここで、信号FD0〜FD7の端子群は、記憶データの入出力、アドレスデータの入力、コマンドデータの入力に用いられる。信号/CE1,/CE2は、それぞれメモリチップ2,3を活性化させるための信号である。信号ALEは、信号FD0〜FD7をアドレスデータとして指定するための信号である。信号CLEは、信号FD0〜FD7をコマンドデータとして指定するための信号である。信号/REは、記憶データの読出を行なうための信号である。信号/WEは、データの書込を行なうための信号である。信号/WPは、イレース、プログラム、リライトを禁止するための信号である。信号/RSTは、半導体装置の初期化を行なうための信号である。信号/RBは、半導体装置のレディ/ビジィ状態を示す信号である。
【0057】
また、配線基板1の裏面には、信号FD0〜FD7,ALE,CLE,/RE,/WE,/WP,/RST,/RB用の合計15個の半田バンプBPがメモリチップ2と3に共通に設けられており、各半田バンプBPは対応の信号を伝達するための配線に接続されている。
【0058】
また、配線基板1の裏面には、マイコンチップ6のデータ信号DAT0〜DAT7の入力端子にそれぞれ接続された8つの半田バンプBPと、信号CMD,CLKの入力端子にそれぞれ接続された2つの半田バンプBPと、電源電位VCC、接地電位GND1,GND2の入力端子にそれぞれ接続された3つの半田バンプBPとが設けられている。
【0059】
半導体装置が出荷される前に、メモリチップ2,3の各々が正常か否かのテストが行なわれる。マイコンチップ6が、マイコンチップ6の電気的テストを行うモードであるテストモードにセットされると、マイコンチップ6からの出力状態は以下のようになる。チップイネーブル信号/CE1,/CE2用の出力端子がともに非活性化レベルの「H」レベルにされ、信号FD0〜FD7,ALE,CLE,/RE,/WE,/WP,/RST,/RB用の端子がハイ・インピーダンス状態にされる。
【0060】
マイコンチップが、チップイネーブル信号/CE1,/CE2用の出力端子を含める全てのメモリチップ接続端子をハイ・インピーダンス状態に制御するモードを有するものである場合には、マイコンチップ6の信号/CE1,CE2用の出力端子とメモリチップ2,3の信号/CE1,/CE2用の入力端子とを切り離さなくても、前述のモードに設定することにより、外部端子である半田バンプBPからの信号の入力によってメモリチップ2と3を別々に制御してテストできるが、通常のマイコンチップ6のテストモードではチップイネーブル信号/CE1,/CE2用の出力端子がともに非活性レベルである「H」レベルにされる。そこで、この半導体装置では、マイコンチップ6の信号/CE1,/CE2用の出力端子とメモリチップ2,3の信号/CE1,/CE2の入力端子とを切り離し、各端子に対応して半田バンプBPを設けることにより、マイコンチップ6の信号/CE1,/CE2の出力状態に関係なく、メモリチップを制御することが可能となる。したがって、マイコンチップ6をテストモードに設定した状態で、外部端子である半田バンプBPから入力する信号によって、メモリチップ2と3を別々に制御してテストできるようになる。
【0061】
メモリチップ2を半田バンプBPからの信号入力により制御してテストする場合は、メモリチップ2,3の信号/CE1,/CE2用の入力端子に接続された2つの半田バンプBPをそれぞれ「L」レベル,「H」レベルにしてメモリチップ2を活性化させるとともにメモリチップ3を非活性化させ、たとえばメモリチップ2の各メモリトランジスタのデータの書込/読出を行なって各メモリトランジスタが正常か否かをテストする。
【0062】
また、メモリチップ3を半田バンプBPからの信号入力により制御してテストする場合は、メモリチップ2,3の信号/CE1,/CE2用の入力端子に接続された2つの半田バンプBPをそれぞれ「H」レベル,「L」レベルにしてメモリチップ3を活性化させるとともにメモリチップ2を非活性化させ、たとえばメモリチップ3の各メモリトランジスタのデータの書込/読出を行なって各メモリトランジスタが正常か否かをテストする。不良なメモリトランジスタは、たとえばスペアのメモリトランジスタで置換される。置換できない場合は、半導体装置は不良品として廃棄される。
【0063】
テストをパスした半導体装置41は出荷され、図9に示すように他のLSIチップ42、抵抗素子43、容量素子44などとともに、たとえば携帯電話機のマザーボード45に実装され、メモリカードの代替品として使用される。本実施の形態では、半田バンプBPをリフローしてマザーボード45上の電極と接合することにより、実装される。メモリカードは不正にデータのコピーが行なわれる恐れがあるが、この半導体装置41は携帯電話機内に半田バンプBPを介した金属接合により固定されるので、そのような恐れはない。また、メモリカードを用いる場合は携帯電話機にメモリカードを挿入するためのスロットを設ける必要があるが、この半導体装置21を用いる場合はそのようなスロットは不要となるので、携帯電話機の小型化を図ることができる。
【0064】
メモリチップ2の信号/CE1用の入力端子に接続された半田バンプBPと、マイコンチップ6の信号/CE1用の出力端子に接続された半田バンプBPとは、マザーボード45の配線で接続される。また、メモリチップ3の信号/CE2用の入力端子に接続された半田バンプBPと、マイコンチップ6の信号/CE2用の出力端子に接続された半田バンプBPとは、マザーボード45の配線で接続される。これらマザーボード45の配線による接続関係を、図8においては破線によって示している。各1対の半田バンプBPは隣接して配置されているので、たとえばマザーボード45上に隣接する1対の半田バンプBPを搭載できる大きさの電極を配置しておくことにより、1対の半田バンプBP同士を容易に接続することができる。
【0065】
[実施の形態2]
図2で示したように、この半導体装置では、配線基板1、メモリチップ2〜5、マイコンチップ6およびインタポーザチップ7は、接着フィルムF1〜F6により互いに固定されている。
【0066】
図10(a)〜(e)は、メモリチップ2の裏面に接着フィルムF1を貼り付ける工程を示す図である。まず図10(a)に示すように、厚さ600μmのシリコンウェハ50の表面に複数のメモリ回路を行列状に形成する。次に図10(b)に示すように、シリコンウェハ50の裏面を削って厚さ90μmのシリコンウェハ51を作成する。次いで図10(c)に示すように、シリコンウェハ51の裏面全体に接着フィルムFを貼り付ける。次に図10(d)に示すように、ステージ52の表面にダイシングテープ53を貼り付け、その表面に接着フィルムFを介してシリコンウェハ51を貼り付け、ダイシングブレード(図示せず)によってシリコンウェハ51および接着フィルムFを縦横に切断し、各々が1つのメモリ回路を含む複数のメモリチップ2を作成する。各メモリチップ2を接着フィルムF1と一緒にダイシングテープ53から剥がして、図2で示すように配線基板1の表面に貼り付ける。他のメモリチップ3,4,5、マイコンチップ6、インタポーザチップ7に接着フィルムF2〜F6を貼り付ける方法についても同様である。
【0067】
ここで、接着フィルムF1〜F6の接着力が小さすぎると、ボンディングワイヤW2,W3の接続時などに、接着面積が小さなマイコンチップ6やインタポーザチップ7の位置がずれる。逆に、接着フィルムF1〜F6の接着力が大きすぎると、ダイシングテープ53から剥がすときに接着面積が大きなメモリチップ2〜5が割れるという問題がある。
【0068】
そこで、この実施の形態2では、接着フィルムF1〜F4としてダイシングテープ53との接着力が小さなものを使用し、接着フィルムF5,F6として接着フィルムF1〜F4よりも接着力が大きなものを使用する。このように、チップの大きさに応じて接着フィルムを使い分けることにより、メモリチップ2〜5の割れを防止するとともに、マイコンチップ6およびインタポーザチップ7の位置ずれを防止することができる。接着力が大きな接着フィルムF5,F6としては、たとえば、接着力が小さなフィルムF1〜F4に比較して、未硬化の熱硬化性接着材の割合が大きなものを使用することができる。すなわち、未硬化の熱硬化性接着材の割合が大きな接着フィルムF5,F6を用い、マイコンチップ6およびインタポーザチップ7を、メモリチップ5上に粘着力によって仮接着した後、接着フィルムF5,F6を加熱し、熱硬化性接着材の硬化反応を進めることにより、マイコンチップ6およびインタポーザチップ7をメモリチップ5上に十分強固に接着することができ、小型のマイコンチップ6およびインタポーザチップ7の位置ずれを効果的に防止することができる。
【0069】
また、接着力が小さな接着フィルムF1〜F4としては、たとえば、接着力が大きなフィルムF5,F6に比較して、未硬化の熱硬化性接着材の割合が小さく、熱可塑性樹脂の割合が大きなものを使用することができる。未硬化の熱硬化性接着材の割合が小さくし、熱可塑性樹脂の割合を大きくすることにより、メモリチップ2〜5をダイシングテープ53から分離するピックアップ工程時に、接着フィルムF1〜F4とダイシングテープ53との界面の粘着力を低くすることができ、メモリチップ2〜5にかかる応力を小さくすることができる。熱硬化性接着材としては、たとえばエポキシ系接着材を使用することができる。熱可塑性樹脂としては、たとえばポリイミド系樹脂を使用することができる。
【0070】
[実施の形態3]
図2で示したように、この半導体装置では、配線基板1の表面に4枚のメモリチップ2〜5が積載され、メモリチップ5の表面にマイコンチップ6およびインタポーザチップ7が搭載され、これらは接着フィルムF1〜F6により互いに固定されている。このため、この半導体装置には、厚みが大きいという問題がある。そこで、従来は20μm程度であった接着フィルムF1〜F6の厚みを10μm以下にすることにより、半導体装置の厚みを小さくすることを試みた。しかし、配線基板1の表面には6〜10μm程度の凹凸があり、厚さ10μmの接着フィルムF1ではその凹凸を吸収できず、接着フィルムF1の下面と配線基板1の表面との間にボイドが残る。配線基板1上に接着する接着フィルムF1の厚みを10μm以下にする場合には、配線基板1表面のうち、配線層1b上に形成されたソルダレジスト層表面の平均高さと、配線層1b間の領域上に形成されたソルダレジスト層表面の平均高さとの差が、5μm以下になるような配線基板1を採用することにより、接着フィルムF1の下面と配線基板1表面との間のボイドを無くす、もしくは、問題ないレベルにまで低減することができる。
【0071】
そこで、この実施の形態3では図11に示すように、配線基板1の表面に液体ソルダレジストを塗布して硬化させ、1層目のソルダレジスト層61を形成した後、ソルダレジスト層61の表面に液体ソルダレジストを再度塗布して硬化させ、2層目のソルダレジスト層62を形成する。1層目のソルダレジスト層61を形成しただけでは5〜10μmの凹凸が残るが、2層目のソルダレジスト層62を形成すると凹凸は3〜5μmになった。2層目のソルダレジスト層62の表面に厚さ10μmの接着フィルムF1を介してメモリチップ2を貼り付けると、接着フィルムF1によって2層目のソルダレジスト層62表面の凹凸が吸収され、接着フィルムF1の下面とソルダレジスト層62表面との間のボイドは、問題ないレベルにまで低減された。
【0072】
また、図12は、この実施の形態3の変更例を示す図である。図12において、この変更例では、配線基板1の表面にローラ63によってドライフィルムレジスト64を圧延し、レジスト層を形成した。レジスト層表面の凹凸は3〜5μmとなった。レジスト層の表面に厚さ10μmの接着フィルムF1を介してメモリチップ2を貼り付けると、接着フィルムF1の下面とレジスト層表面との間のボイドは、問題ないレベルにまで低減された。
【0073】
[実施の形態4]
図13は、この発明の実施の形態4による半導体装置の製造方法を示す断面図である。図13において、この半導体装置の製造方法では、型枠70の直方体状の内部空間の長方形の底にワイヤボンディングの終了した複数(図13では4つ)の半導体装置70が複数行複数列(図13では2行2列)に配置される。各半導体装置70は、その長辺を型枠70の長辺と同じ方向に向け、インタポーザチップ7側を図13中右側にして、型枠70内に配置される。型枠70の図13中左上の角には樹脂注入口70aが設けられ、図13中右下の角には排気口70bが設けられている。
【0074】
樹脂注入口70aを介して液体樹脂を注入するとともに、排気口70bを介して型枠70内を排気すると、液体樹脂は図13中の矢印に示すように、半導体装置71と型枠70の側壁との隙間や、半導体装置71間の隙間や、半導体装置71の表面側と型枠70の天井(図示せず)との隙間を通り、全体としては樹脂注入口70aから排気口70bに向かって半導体装置71上を斜めに流れる。型枠70内に液体樹脂を充填し、硬化させた後、複数の半導体装置70を含む樹脂板を型枠70から取り出し、各半導体装置70を切り離すと、図2に示したように表面側が樹脂で封止された半導体装置70が完成される。
【0075】
ここで、インタポーザ7側から半導体装置70の長辺の方向にのみ液体樹脂を流した場合は、液体樹脂の注入圧力によって配線基板1からメモリチップ2〜5が剥がれてしまう。インタポーザ7側の反対側から半導体装置70の長辺の方向にのみ液体樹脂を流した場合は、配線基板1とメモリチップ2〜5の間に液体樹脂を十分に充填することができずボイドが残ってしまう。しかし、この実施の形態4では、液体樹脂は半導体装置71上を斜めに流れるので、メモリチップ2〜5が剥がれたり、ボイドが残ることはない。
【0076】
なお、図14に示すように、各半導体装置70の長辺を型枠70の長辺と同じ方向に向け、各半導体装置70のインタポーザチップ7側を図14中左側にして、型枠70内に配置してもよい。この変更例でも、液体樹脂は半導体装置71上を斜めに流れるので、メモリチップ2〜5が剥がれたり、ボイドが残ることはない。
【0077】
[実施の形態5]
図15は、この発明の実施の形態5による半導体装置の構成を示す平面図であって、図1と対比される図である。図15を参照して、この半導体装置が図1の半導体装置と異なる点は、インタポーザチップ7が除去され、マイコンチップ6がメモリチップ5表面の図中左上の角に配置されている点と、配線基板1のインタポーザチップ7用のボンディングパッド11が除去され、マイコンチップ6用のボンディングパッド75,76が設けられている点である。
【0078】
マイコンチップ6の短辺は、メモリチップ5の長辺の上に重ねて配置される。マイコンチップ6の長辺は、メモリチップ5の短辺に平行にして、メモリチップ5の短辺から所定の距離だけ離間して配置される。複数のボンディングパッド75は、マイコンチップ6の長辺に沿って千鳥状に2列に配置される。複数のボンディングパッド76は、マイコンチップ16の短辺に沿って1列に配置される。各ボンディングパッド75は、ボンディングワイヤW5を介して対応のボンディングパッド16に接続される。各ボンディングパッド76は、ボンディングワイヤW6を介して対応のボンディングパッド17に接続される。
【0079】
図16(a)〜(c)および図17(a)〜(c)は、この半導体装置の製造工程を示す断面図である。まず図16(a)に示すように、配線基板1の表面にメモリチップ2〜5を所定距離ずつずらせて積層する。メモリチップ2〜5の下面には、それぞれ接着フィルムF1〜F4が接着されている。配線基板1は、基板1aと、その表裏にそれぞれ形成された配線層1b,1cとを含む。配線層1bの表面は、被覆層で覆われており、被覆層の開口部からボンディングパッド75が露出している。配線層1cの表面は、被覆層で覆われており、被覆層の開口部からパッド77が露出している。パッド75と77は、スルーホール78を介して接続されている。
【0080】
次に図16(b)に示すように、メモリチップ5表面の端部に、接着フィルムF5を介してマイコンチップ6を積層する。このとき、マイコンチップ6のボンディングパッド16,17の下方に3枚以上の半導体チップ(図では、チップ4〜6)が位置するように、マイコンチップ6が配置される。この理由を以下に説明する。
【0081】
この半導体装置では、マイコンチップ6が配置される側においては、メモリチップ3〜5は、配線基板1表面との間に空間が形成されたオーバーハング形状となっている。たとえばマイコンチップ6もオーバーハング形状に配置し、マイコンチップ6のボンディングパッド16の下方にメモリチップが無い状態でワイヤボンディングを行うと、ワイヤボンディング時にボンディングパッド16に印加される荷重によってマイコンチップ6が変形し、ボンディングパッド16を含む領域が沈み込む可能性がある。特に後述のように、ワイヤボンディング工程時に、ワイヤに対してキャピラリからスクラブを印加する場合は、マイコンチップ6の沈み込みによってスクラブの印加が適正に行われず、ワイヤやチップ6が損傷する可能性がある。
【0082】
また、ボンディングパッド16に対して、ワイヤ先端を接続した後に、ボンディングパッド16の上方にワイヤのループを形成する場合でも、ワイヤ先端の接続時に、キャピラリから印加される荷重によってマイコンチップ6が弾性変形して沈み込み、その後、ワイヤループ形成時に、キャピラリからの荷重の印加が無くなるのに従ってマイコンチップ6の変形が弾性回復することによって、ボンディングパッド16の位置が動的に変化し、ワイヤループの形状に悪影響を及ぼす可能性もある。
【0083】
このような問題を考慮すると、メモリチップ3〜5端部がオーバーハングした領域より内側の、オーバーハングのない部分の上にボンディングパッド16を配置することが、ワイヤボンディング時のマイコンチップ6の沈み込みを防ぐ上で最も好ましい。しかし、この半導体装置では、メモリチップ5の端からオーバーハングのない部分までの距離が1.38mmと大きく、オーバーハング部分を避けるようにマイコンチップ6のボンディングパッド16を配置すると、ワイヤW5の長さが大きくなる。そこで、ボンディングパッド16の下方に、接着フィルムFを介して貼り付けられる半導体チップの総厚が200μm以上になる領域に、マイコンチップ6を配置する。
【0084】
これにより、ボンディングパッド16の下にオーバーハングが形成されている場合でも、ワイヤボンディング時のマイコンチップ6の沈み込みを効果的に低減することができ、半導体装置の製造上の不具合を十分低減することができる。本実施の形態5においては、各メモリチップの厚みは90μmであるため、マイコンチップ6の下に、メモリチップが2枚以上接着される領域に、マイコンチップ6のボンディングパッド16を配置すれば、ボンディングパッド6の下方に接着フィルムFを介して貼り付けられる半導体チップの総厚を200μm以上とすることができる。図16(b)では、ボンディングパッド16の下方に2枚のメモリチップ4,5とマイコンチップ6が存在する。
【0085】
次に図16(c)に示すように、マイコンチップ6のボンディングパッド16上に、スタッドバンプ79を形成する。図18(a)〜(d)は、スタッドバンプ79の形成方法を示す図である。まず図18(a)に示すように、ボンディングワイヤ81先端に形成されたボール部81aを、マイコンチップ6のボンディングパッド16上に接合する。このボールボンディング工程では、ステージから熱を与え、キャピラリ82から荷重および超音波を印加することによって、ボール部81aをパッド16により良好に接合することができる。ボールボンディング時にキャピラリ81からボール部81aに印加される最大荷重は30gfである。本実施の形態5においては、上述のように、ボンディングパッド16の下方に接着フィルムFを介して貼り付けられる半導体チップの総厚を200μm以上にしているため、ボールボンディング時の荷重によるマイコンチップ6の弾性変形量は、十分低いレベルに抑えられる。
【0086】
次に図18(b)に示すように、キャピラリ82をボール部81aの上方に15μm上昇させる。次いで図18(c)に示すように、キャピラリ82を左右に往復動作させることにより、ボンディングワイヤ81にスクラブを印加し、ボンディングワイヤ81をカットする時の強度を低下させる。キャピラリ82の動作振幅は、少なくともボンディングワイヤ81とキャピラリ82の内壁との隙間以上とする。
【0087】
具体的には、ボンディングワイヤ81の直径が23μmであり、キャピラリ82の内径が30μmであるため、両者間の隙間は、平均すると片側で3.5μm、両側合わせると7μmである。キャピラリ82の内壁がボンディングワイヤ81に接触し、ボンディングワイヤ81にストレスを印加するためには、キャピラリ82の往復運動の振幅を、最低でも片側ごとに、キャピラリ82内壁とボンディングワイヤ81の隙間以上にする必要がある。具体的には、片側3.5μm以上、往復運動の振幅として7μm以上、キャピラリ82を動かす必要がある。また、ボンディングワイヤ81のテールカット部分に十分なストレスを付与し、カット強度を低下させるためには、キャピラリ82内壁とボンディングワイヤ81の隙間の2倍以上動作させるのが好ましく、すなわち片側に7μm以上、往復動作の振幅として14μm以上、キャピラリ82を動作させるのがより好ましい。
【0088】
次に図18(d)に示すように、クランパ83によりワイヤ81を保持した状態で、クランパ82およびキャピラリ82を上昇させることにより、ボール部81aの上部でボンディングワイヤ81を切断する。本実施の形態5においては、マイコンチップ6のボンディングパッド16の最小ピッチ(ボンディングパッド16の中心同士の最小距離)が、50μmと非常に小さいため、接続できるボンディングワイヤ81の直径も制限される。そこで、細いワイヤ81においても、樹脂封止時の変形などによる不具合を低減するために、ボンディングワイヤ81として高弾性のものを使用している。本実施の形態5におけるワイヤ81の弾性率は、8000(kgf/mm2)以上である。このように弾性率の高いワイヤ81を使用した場合、ボンディングワイヤ81の切断工程の前に、図18(c)で示したように、スクラブを印加してボンディングワイヤ81のカット時の強度を低下させておくことにより、その後のボンディングワイヤ切断工程において、切断時の反動により、キャピラリ82内に収納されているワイヤ81が変形するという不具合の発生を防止することができる。
【0089】
次に図17(a)に示すように、配線基板1とスタッドバンプ16とを逆ボンディング法で接続する。逆ボンディング法とは、配線基板1のボンディングパッド75上にワイヤ81先端のボール部81aをボンディング(ファーストボンディング)した後、ボール部81aから延びるワイヤ81をマイコンチップ6のボンディングパッド16上にスティッチボンディング(セカンドボンディング)する方法である。
【0090】
図19(a)(b)および図20(a)〜(c)は、逆ボンディング法を示す図である。まず図19(a)に示すように、配線基板1のボンディングパッド75上にボールボンディングを行う。本実施の形態5においては、ボンディングパッド16のピッチが狭いマイコンチップ6と、配線基板1とを、インタポーザチップを介さずに接続する。この際、配線基板1上のパッド75列が長くなりすぎると、接続するワイヤW5の角度がきつくなり、ワイヤW5間の間隔を保つことができず、ワイヤW5同士が短絡する可能性がある。そのため、配線基板1上のパッド75列が、なるべく短くなるようにするのが好ましい。そこで、本実施の形態5における配線基板1としては、特に微細配線を形成する上で有利なビルドアップ配線層を有する配線基板を使用する。ビルドアップ配線層に形成される配線の最小加工寸法は、最小ライン寸法75μm、最小ライン間スペース75μmとなっている。また、配線基板1上のパッド75を、千鳥状に2列に配置することにより、パッド75列の長さをより短くすることができる。
【0091】
次に図19(b)に示すように、キャピラリ82を上昇させるとともに、キャピラリ82からワイヤ81を繰り出す。次いで図20(a)に示すように、キャピラリ82から繰り出したワイヤ81の一部を、キャピラリ82先端によりスタッドバンプ79上に荷重及び超音波を印加して接続する。次に図20(b)に示すように、ワイヤ81をスタッドバンプ79に接続させた位置から、キャピラリ82を30μm移動させる。キャピラリ82の移動方向としては、ボンディングワイヤ81の延長方向が好ましい。また、キャピラリ82の移動量は、後に行うスクラブ工程におけるキャピラリ82の振幅の半分以上の距離であることが好ましい。このように、キャピラリ82を予め移動しておくことにより、スクラブ工程時に、ワイヤ81とスタッドバンプ79の接続部にキャピラリ82先端が接触し、余計な機械的負担がかかるのを防ぐことができる。
【0092】
次に図20(c)に示すように、キャピラリ82を40μmの振幅で往復移動させ、キャピラリ82先端により、ボンディングワイヤ81のテールカット部分にストレスを付与し、カット強度を低下させる。キャピラリ82の往復移動の振幅としては、図18(c)で示した工程におけるスクラブと同様に、ボンディングワイヤ81とキャピラリ82の内壁との隙間以上であることが好ましく、また、ボンディングワイヤ81とキャピラリ82の内壁との隙間の2倍以上であることがより好ましい。
【0093】
次に図20(d)に示すように、クランパ83によりワイヤ81を保持した状態で、クランパ83およびキャピラリ82を上昇させることにより、ボール部81aの上部でボンディングワイヤ81を切断する。図20(c)で示したように、スクラブを印加してボンディングワイヤ81のカット時の強度を低下させているので、ボンディングワイヤ切断工程において、切断時の反動により、キャピラリ82内に収納されているワイヤ81が変形するという不具合の発生を防止することができる。
【0094】
図17(b)に戻って、半導体装置の表面側全体を樹脂80で封止する。これにより、チップ2〜6、ボンディングワイヤW5などが樹脂80で固定される。最後に図17(c)に示すように、配線基板1の裏面側のパッド77の表面に半田バンプBPを形成して、半導体装置が完成する。
【0095】
なお、以上の実施の形態1〜5においては、メモリチップ2〜5とマイコンチップ6を積層した場合を開示したが、半導体チップの機能はこれらに限られるものではなく、各種ロジックチップやメモリチップなど、様々な機能を有するチップを適宜選択して組み合わせることができることは言うまでもない。
【0096】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【0097】
【図1】この発明の実施の形態1による半導体装置の構成を示す平面図である。
【図2】図1のII−II線断面図である。
【図3】図1に示したマイコンチップの構成を示す平面図である。
【図4】図1に示したインタポーザチップの構成を示す平面図である。
【図5】図4に示したインタポーザチップの要部拡大図である。
【図6】図1に示したマイコンチップとインタポーザチップを示す拡大図である。
【図7】図1に示したマイコンチップとインタポーザチップの要部断面図である。
【図8】図1に示した半導体装置の構成を示す回路ブロック図である。
【図9】図1に示した半導体装置がマザーボードに実装された状態を示す図である。
【図10】この発明の実施の形態2による半導体装置の製造方法を説明するための図である。
【図11】この発明の実施の形態3による半導体装置の製造方法を説明するための断面図である。
【図12】実施の形態3の変更例を示す断面図である。
【図13】この発明の実施の形態4による半導体装置の製造方法を説明するための断面図である。
【図14】実施の形態4の変更例を示す断面図である。
【図15】この発明の実施の形態5による半導体装置の構成を示す平面図である。
【図16】図15に示した半導体装置の製造工程を示す断面図である。
【図17】図15に示した半導体装置の製造工程を示す他の断面図である。
【図18】図16に示したスタッドバンプの形成方法を示す断面図である。
【図19】図17に示したボールボンディング方法を示す断面図である。
【図20】図17に示したスティッチボンディング方法を示す断面図である。
【符号の説明】
【0098】
1 配線基板、2〜5 メモリチップ、6 マイコンチップ、7 インタポーザチップ、F1〜F6 接着フィルム、8,80 樹脂、10〜20,75〜77 ボンディングパッド、W1〜W6,81 ボンディングワイヤ、M1〜M8 位置合わせ用マーク、22〜26 配線、BP 半田バンプ、21,34 シリコン基板、27 目視検査用マーク、28 シールド線、32 MOSトランジスタ、33 配線層、34 絶縁層、35,37 被覆層、36 バリ、B 金ボール、41 半導体装置、42 LSIチップ、43 抵抗素子、44 容量素子、45 マザーボード、50,51 シリコンウェハ、51 シリコンウェハ、52 ステージ、53 ダイシングテープ、61,62 ソルダレジスト層、63 ローラ、64 ドライフィルムレジスト、70 型枠、70a 樹脂注入口、70b 排気口、71 半導体装置、78 スルーホール、79 スタッドバンプ、81a ボール部、82 キャピラリ、83 クランパ。
【特許請求の範囲】
【請求項1】
配線基板の表面上に第1のチップと第2のチップが積層された半導体装置において、
前記第2のチップに隣接して前記第1のチップの表面上にインタポーザチップが設けられ、
前記配線基板の表面の1辺に沿って複数の第1電極が配列され、
前記インタポーザチップの表面の前記複数の第1電極側の1辺に沿って複数の第2電極が配列され、
前記第2のチップの表面の前記インタポーザチップ側の1辺に沿って複数の第3電極が配列され、
前記第2のチップの表面の前記インタポーザチップ側の1辺と直交する1辺に沿って複数の第4電極が配列され、
前記インタポーザチップの表面の前記第2のチップ側の1辺に沿って、前記複数の第3の電極に対応する複数の第5電極と前記複数の第4の電極に対応する複数の第6の電極とが配列され、
前記複数の第5の電極のうちの少なくとも1つの第5の電極と前記インタポーザチップの前記第2のチップ側の1辺との間の距離は、各第6の電極と前記インタポーザチップの前記第2のチップ側の1辺との間の距離よりも長く、
各第3電極はボンディングワイヤを介して対応の第5電極に接続され、
各第4電極はボンディングワイヤを介して対応の第6電極に接続され、
各第5電極は前記インタポーザチップの配線を介して対応の第2電極に接続され、
各第6電極は前記インタポーザチップの配線を介して対応の第2電極に接続され、
各第2電極はボンディングワイヤを介して対応の第1電極に接続されることを特徴とする、半導体装置。
【請求項2】
前記複数の第5電極および前記複数の第6電極は略円弧状に配列されていることを特徴とする、請求項1に記載の半導体装置。
【請求項3】
配線基板の表面上に第1のチップと第2のチップが積層された半導体装置であって、
前記第2のチップに隣接して前記第1のチップの表面上にインタポーザチップが設けられ、
前記配線基板の表面の1辺に沿って複数の第1電極が配列され、
前記インタポーザチップの表面の前記複数の第1電極側の1辺に沿って複数の第2電極と複数の第3電極が配列され、
前記インタポーザチップの表面の前記第2のチップ側の1辺に沿って、前記複数の第2電極に対応する複数の第4電極と前記複数の第3電極に共通の第5電極が配列され、
前記第2のチップの表面の前記インタポーザチップ側の1辺に沿って複数の第6電極とボンディングオプション用の第7電極が配列され、
各第6電極はボンディングワイヤを介して対応の第4電極に接続され、
各第4電極は前記インタポーザチップの配線を介して対応の第2電極に接続され、
前記第7電極はボンディングワイヤを介して前記第5電極に接続され、
前記第5電極は前記インタポーザチップの分岐配線を介して前記複数の第3電極に接続され、
各第2電極はボンディングワイヤを介して対応の第1電極に接続され、
前記複数の第3の電極のうちの選択された第3電極がボンディングワイヤを介して対応の第1電極に接続され、
前記第2のチップは、選択された第3電極に応じたモードで動作することを特徴とする、半導体装置。
【請求項4】
基板の表面に複数の配線が形成されたインタポーザチップにおいて、
前記複数の配線のうちの隣接する2つの信号用配線間に、該2つの信号用配線間のクロストークを防止するためのシールド線が設けられていることを特徴とする、インタポーザチップ。
【請求項5】
各信号用配線の幅は前記シールド線の幅よりも大きいことを特徴とする、請求項4に記載のインタポーザチップ。
【請求項6】
前記シールド線と前記2つの信号用配線はある方向に延在し、前記シールド線の端は前記2つの信号用配線の端よりも前記ある方向に突出していることを特徴とする、請求項4または請求項5に記載のインタポーザチップ。
【請求項7】
配線基板の表面上に第1のチップと第2のチップを積層して半導体装置を製造する半導体装置の製造方法において、
前記配線基板の表面に前記第1のチップを搭載し、
位置合わせ用マークが表面に形成されたインタポーザチップを前記第1のチップ上に搭載し、
前記位置合わせ用マークに対して位置合わせして前記第2のチップを前記第1のチップ上に搭載し、
前記第2のチップと前記インタポーザチップとの間をボンディングワイヤで接続することを特徴とする、半導体装置の製造方法。
【請求項8】
配線基板の表面上に第1のチップを搭載し、該第1のチップよりも小さな第2のチップを前記第1のチップの表面に搭載して半導体装置を製造する半導体装置の製造方法において、
前記配線基板と前記第1のチップの間を接着する第1の接着剤の接着力は、前記第1および第2のチップ間を接着する第2の接着剤の接着力よりも弱いことを特徴とする、半導体装置の製造方法。
【請求項9】
配線基板の表面上にチップを搭載して半導体装置を製造する半導体装置の製造方法において、
前記配線基板の表面に複数のソルダレジスト層を積層し、その表面に厚さ10μm以下の接着フィルムによって前記チップを接着することを特徴とする、半導体装置の製造方法。
【請求項10】
配線基板の表面上にチップを搭載して半導体装置を製造する半導体装置の製造方法において、
前記配線基板の表面にドライフィルムレジストをローラ圧延し、その表面に厚さ10μm以下の接着フィルムによって前記チップを接着することを特徴とする、半導体装置の製造方法。
【請求項11】
配線基板の表面上に複数のチップが積層された半導体装置を製造する半導体装置の製造方法において、
前記配線基板の1辺に沿って複数の第1電極が配列され、
各チップの1辺に沿って複数の第2電極が配列され、
前記複数のチップは、各チップの前記複数の第2電極が露出するように所定の距離ずつずらして積層され、
各第2の電極はボンディングワイヤを介して対応の第1電極に接続され、
直方体状の内部空間と、該内部空間の1つの角に設けられた注入口と、該注入口と対向する角に設けられた排気口とを有する型枠を用意し、
前記配線基板の1辺を前記内部空間の底の1辺と同じ方向に向けて前記半導体装置を前記内部空間内に配置し、前記注入口から封止用液体樹脂を注入して前記内部空間に前記封止用液体樹脂を充填し、硬化させることを特徴とする、半導体装置の製造方法。
【請求項12】
配線基板の表面上に第1〜第N(ただし、Nは3以上の整数である)のチップが積層された半導体装置において、
前記配線基板の一辺に沿って複数の第1電極が配列され、
前記配線基板の前記一辺に対向する辺に沿って複数の第2電極が配列され、
前記第1〜第N−1のチップの各々の前記複数の第1電極側の一辺に沿って複数の第3電極が配列され、
前記第1〜第N−1のチップの前記複数の第3電極が露出するように前記第1〜第N−1のチップは所定の距離ずつずらせて積層され、
前記第Nのチップの前記複数の第2電極側の一辺に沿って複数の第4電極が配列され、 前記複数の第4電極と前記配線基板の表面との間に少なくとも前記第Nのチップと第N−1のチップが存在するように前記第Nのチップが前記第N−1のチップの上に配置され、
各第3電極はボンディングワイヤを介して対応の第1電極に接続され、
各第4電極はボンディングワイヤを介して対応の第2電極に接続されることを特徴とする、半導体装置。
【請求項13】
前記複数の第4電極と前記配線基板の表面との間に存在するチップの総厚は200μm以上に設定されていることを特徴とする、請求項12に記載の半導体装置。
【請求項1】
配線基板の表面上に第1のチップと第2のチップが積層された半導体装置において、
前記第2のチップに隣接して前記第1のチップの表面上にインタポーザチップが設けられ、
前記配線基板の表面の1辺に沿って複数の第1電極が配列され、
前記インタポーザチップの表面の前記複数の第1電極側の1辺に沿って複数の第2電極が配列され、
前記第2のチップの表面の前記インタポーザチップ側の1辺に沿って複数の第3電極が配列され、
前記第2のチップの表面の前記インタポーザチップ側の1辺と直交する1辺に沿って複数の第4電極が配列され、
前記インタポーザチップの表面の前記第2のチップ側の1辺に沿って、前記複数の第3の電極に対応する複数の第5電極と前記複数の第4の電極に対応する複数の第6の電極とが配列され、
前記複数の第5の電極のうちの少なくとも1つの第5の電極と前記インタポーザチップの前記第2のチップ側の1辺との間の距離は、各第6の電極と前記インタポーザチップの前記第2のチップ側の1辺との間の距離よりも長く、
各第3電極はボンディングワイヤを介して対応の第5電極に接続され、
各第4電極はボンディングワイヤを介して対応の第6電極に接続され、
各第5電極は前記インタポーザチップの配線を介して対応の第2電極に接続され、
各第6電極は前記インタポーザチップの配線を介して対応の第2電極に接続され、
各第2電極はボンディングワイヤを介して対応の第1電極に接続されることを特徴とする、半導体装置。
【請求項2】
前記複数の第5電極および前記複数の第6電極は略円弧状に配列されていることを特徴とする、請求項1に記載の半導体装置。
【請求項3】
配線基板の表面上に第1のチップと第2のチップが積層された半導体装置であって、
前記第2のチップに隣接して前記第1のチップの表面上にインタポーザチップが設けられ、
前記配線基板の表面の1辺に沿って複数の第1電極が配列され、
前記インタポーザチップの表面の前記複数の第1電極側の1辺に沿って複数の第2電極と複数の第3電極が配列され、
前記インタポーザチップの表面の前記第2のチップ側の1辺に沿って、前記複数の第2電極に対応する複数の第4電極と前記複数の第3電極に共通の第5電極が配列され、
前記第2のチップの表面の前記インタポーザチップ側の1辺に沿って複数の第6電極とボンディングオプション用の第7電極が配列され、
各第6電極はボンディングワイヤを介して対応の第4電極に接続され、
各第4電極は前記インタポーザチップの配線を介して対応の第2電極に接続され、
前記第7電極はボンディングワイヤを介して前記第5電極に接続され、
前記第5電極は前記インタポーザチップの分岐配線を介して前記複数の第3電極に接続され、
各第2電極はボンディングワイヤを介して対応の第1電極に接続され、
前記複数の第3の電極のうちの選択された第3電極がボンディングワイヤを介して対応の第1電極に接続され、
前記第2のチップは、選択された第3電極に応じたモードで動作することを特徴とする、半導体装置。
【請求項4】
基板の表面に複数の配線が形成されたインタポーザチップにおいて、
前記複数の配線のうちの隣接する2つの信号用配線間に、該2つの信号用配線間のクロストークを防止するためのシールド線が設けられていることを特徴とする、インタポーザチップ。
【請求項5】
各信号用配線の幅は前記シールド線の幅よりも大きいことを特徴とする、請求項4に記載のインタポーザチップ。
【請求項6】
前記シールド線と前記2つの信号用配線はある方向に延在し、前記シールド線の端は前記2つの信号用配線の端よりも前記ある方向に突出していることを特徴とする、請求項4または請求項5に記載のインタポーザチップ。
【請求項7】
配線基板の表面上に第1のチップと第2のチップを積層して半導体装置を製造する半導体装置の製造方法において、
前記配線基板の表面に前記第1のチップを搭載し、
位置合わせ用マークが表面に形成されたインタポーザチップを前記第1のチップ上に搭載し、
前記位置合わせ用マークに対して位置合わせして前記第2のチップを前記第1のチップ上に搭載し、
前記第2のチップと前記インタポーザチップとの間をボンディングワイヤで接続することを特徴とする、半導体装置の製造方法。
【請求項8】
配線基板の表面上に第1のチップを搭載し、該第1のチップよりも小さな第2のチップを前記第1のチップの表面に搭載して半導体装置を製造する半導体装置の製造方法において、
前記配線基板と前記第1のチップの間を接着する第1の接着剤の接着力は、前記第1および第2のチップ間を接着する第2の接着剤の接着力よりも弱いことを特徴とする、半導体装置の製造方法。
【請求項9】
配線基板の表面上にチップを搭載して半導体装置を製造する半導体装置の製造方法において、
前記配線基板の表面に複数のソルダレジスト層を積層し、その表面に厚さ10μm以下の接着フィルムによって前記チップを接着することを特徴とする、半導体装置の製造方法。
【請求項10】
配線基板の表面上にチップを搭載して半導体装置を製造する半導体装置の製造方法において、
前記配線基板の表面にドライフィルムレジストをローラ圧延し、その表面に厚さ10μm以下の接着フィルムによって前記チップを接着することを特徴とする、半導体装置の製造方法。
【請求項11】
配線基板の表面上に複数のチップが積層された半導体装置を製造する半導体装置の製造方法において、
前記配線基板の1辺に沿って複数の第1電極が配列され、
各チップの1辺に沿って複数の第2電極が配列され、
前記複数のチップは、各チップの前記複数の第2電極が露出するように所定の距離ずつずらして積層され、
各第2の電極はボンディングワイヤを介して対応の第1電極に接続され、
直方体状の内部空間と、該内部空間の1つの角に設けられた注入口と、該注入口と対向する角に設けられた排気口とを有する型枠を用意し、
前記配線基板の1辺を前記内部空間の底の1辺と同じ方向に向けて前記半導体装置を前記内部空間内に配置し、前記注入口から封止用液体樹脂を注入して前記内部空間に前記封止用液体樹脂を充填し、硬化させることを特徴とする、半導体装置の製造方法。
【請求項12】
配線基板の表面上に第1〜第N(ただし、Nは3以上の整数である)のチップが積層された半導体装置において、
前記配線基板の一辺に沿って複数の第1電極が配列され、
前記配線基板の前記一辺に対向する辺に沿って複数の第2電極が配列され、
前記第1〜第N−1のチップの各々の前記複数の第1電極側の一辺に沿って複数の第3電極が配列され、
前記第1〜第N−1のチップの前記複数の第3電極が露出するように前記第1〜第N−1のチップは所定の距離ずつずらせて積層され、
前記第Nのチップの前記複数の第2電極側の一辺に沿って複数の第4電極が配列され、 前記複数の第4電極と前記配線基板の表面との間に少なくとも前記第Nのチップと第N−1のチップが存在するように前記第Nのチップが前記第N−1のチップの上に配置され、
各第3電極はボンディングワイヤを介して対応の第1電極に接続され、
各第4電極はボンディングワイヤを介して対応の第2電極に接続されることを特徴とする、半導体装置。
【請求項13】
前記複数の第4電極と前記配線基板の表面との間に存在するチップの総厚は200μm以上に設定されていることを特徴とする、請求項12に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【公開番号】特開2007−194491(P2007−194491A)
【公開日】平成19年8月2日(2007.8.2)
【国際特許分類】
【出願番号】特願2006−12760(P2006−12760)
【出願日】平成18年1月20日(2006.1.20)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成19年8月2日(2007.8.2)
【国際特許分類】
【出願日】平成18年1月20日(2006.1.20)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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