半導体装置、試験プログラム、試験方法、および試験装置
【課題】特定パスの動作確認を容易化し、不具合箇所の特定を容易化すること。
【解決手段】選択回路１０１は、入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａと観測箇所Ｂとが選択信号に応じて順に選択される。カウンタ１０２は、選択された観測箇所ごとに観測箇所でのエッジ数をカウントする。第１のレジスタ１０３は、カウンタ１０２によりカウントされた観測箇所Ａでの第１のエッジ数を保持する。第２のレジスタ１０４は、カウンタ１０２によりカウントされた観測箇所Ｂでの第２のエッジ数を保持する。比較回路１０５は、第１のレジスタ１０３に保持された第１のエッジ数と第２のレジスタ１０４に保持された第２のエッジ数とを比較し、出力端子１０６は、比較回路１０５による比較結果を出力する。
【解決手段】選択回路１０１は、入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａと観測箇所Ｂとが選択信号に応じて順に選択される。カウンタ１０２は、選択された観測箇所ごとに観測箇所でのエッジ数をカウントする。第１のレジスタ１０３は、カウンタ１０２によりカウントされた観測箇所Ａでの第１のエッジ数を保持する。第２のレジスタ１０４は、カウンタ１０２によりカウントされた観測箇所Ｂでの第２のエッジ数を保持する。比較回路１０５は、第１のレジスタ１０３に保持された第１のエッジ数と第２のレジスタ１０４に保持された第２のエッジ数とを比較し、出力端子１０６は、比較回路１０５による比較結果を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の動作を試験する半導体装置、試験プログラム、試験方法、および試験装置に関する。
【背景技術】
【０００２】
従来、半導体回路は製造後に試験が行われ、該試験により良品であると判断された場合、パッケージ化され、該試験により不良品であると判断された場合、不良理由が調査される。パッケージ化される前の不良品の調査では、たとえば、プローブを直接当てることで動作を確認する技術が知られている（たとえば、下記特許文献１参照。）。そして、パッケージ化後には、再度試験が行われる。パッケージ化後の試験により良品であると判断された場合、製品として出荷され、該試験により不良品であると判断された場合、廃棄または不良理由が調査される。
【０００３】
ここで、半導体メモリを例に挙げると、製造後の試験では、メモリセルの動作確認、ロジックの動作確認、入出力の規定に関するタイミングの確認などが実施される。パッケージ化後の試験では、製造後の試験に加えて、ＭａｘＣＬＫ試験と称する高周波試験などが実施される。
【０００４】
また、たとえば、電圧制御型の周波数発振要素を内蔵した半導体装置において、電源電圧の値を順次選択し、該選択した電源電圧の値で所定周波数を発生することができるか否かを試験する技術が知られている（たとえば、下記特許文献２参照。）。
【０００５】
また、短パルス幅の入力信号を入力とする半導体集積回路内の入力回路の試験において、入力信号を受け付けた入力回路の出力と外部から入力された期待値を比較する技術が知られている（たとえば、下記特許文献３参照。）。
【０００６】
また、パッケージ化では、半導体回路単体でパッケージングされる場合やＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）やＣｏＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）のように他の半導体回路と併せてパッケージングされる場合がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−５７３１６号公報
【特許文献２】特開平９−５３９８号公報
【特許文献３】特開２００８−１２８７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、パッケージ化されると、半導体回路内のパスが内包されてしまうため、良・不良判定はできるが、不良箇所を特定することが困難である問題点があった。ここで、パスとは、たとえば、入力端子からマクロ（たとえば、ＦＦ（フリップフロップ））までの一連の素子および配線の集合、マクロ（たとえば、ＦＦ（フリップフロップ））間の一連の素子および配線の集合である。または、パスとは、たとえば、マクロから出力端子までの一連の素子および配線の集合である。
【０００９】
さらに、ＳｉＰやＣｏＣの様に複数の半導体回路が併せられてパッケージングされると、不具合が多岐に渡るという問題点があった。たとえば、インターフェース部分の接続の不具合、複数の半導体回路の組み合わせを起因とする高速のクロック周波数での試験（ＡｔＳｐｅｅｄ試験）での動作不具合が挙げられる。さらに、たとえば、ＳｉＰ内における半導体回路の配置位置などの構築環境による不具合（たとえば、ノイズ）などが挙げられる。
【００１０】
ここで、Ｖｔｈが低いＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）とＶｔｈが高い半導体メモリとの組み合わせを例に挙げる。ＡＳＩＣと半導体メモリとがそれぞれの仕様を満たしていても、Ｖｔｈの違いによるスピード差が原因でＡｔＳｐｅｅｄ試験を行うと動作不具合が発生する場合がある。
【００１１】
ＡｔＳｐｅｅｄ試験において、半導体メモリからの出力が期待値と一致しない原因としては、たとえば、半導体メモリへの入力ができない、半導体メモリへのライト動作ができない、半導体メモリへのリード動作ができないなどが挙げられる。さらに、ＡｔＳｐｅｅｄ試験において、半導体メモリからの出力が期待値と一致しない原因としては、たとえば、半導体メモリからのデータを取り込むことができないなどが挙げられる。接続確認試験やＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）等の試験で良・不良の判定を行うことはできるが、各パスは内包されてしまっているため、不良箇所を特定することが困難である問題点があった。
【００１２】
本発明は、上述した従来技術による問題点を解消するため、特定パスの動作確認を容易化し、不具合箇所の特定を容易化することができる半導体装置、試験プログラム、試験装置、および試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所での第１のエッジ数および前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置が提供される。
【００１４】
また、本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の前記観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置が提供される。
【００１５】
また、本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の第１の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置が提供される。
【００１６】
また、本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するために、前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を前記入力端子へ入力し、前記比較結果を取得する試験プログラム、試験装置、および試験方法が提供される。
【発明の効果】
【００１７】
本発明の一の側面によれば、特定パスの動作確認を容易化し、不具合箇所の特定を容易化することができるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の半導体装置の例１を示す説明図である。
【図２】図２は、本発明の半導体装置の例２を示す説明図である。
【図３】図３は、本発明の半導体装置の例３を示す説明図である。
【図４】図４は、本発明の半導体装置の例４を示す説明図である。
【図５】図５は、本発明の半導体装置の例５を示す説明図である。
【図６】図６は、ＤＲＡＭの一例を示すブロック図である。
【図７】図７は、観測箇所（１）〜（６）の詳細を示す説明図である。
【図８】図８は、半導体装置の一例を示す説明図である。
【図９】図９は、カウンタ８０２の一例を示す説明図である。
【図１０】図１０は、カウンタ９００〜カウンタ９０８の一例を示す説明図である。
【図１１】図１１は、比較回路８０５の一例を示す説明図である。
【図１２】図１２は、Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８の詳細な一例を示す説明図である。
【図１３】図１３は、Ｃｏｍｐ１２００の真理値表を示す説明図である。
【図１４】図１４は、ＣｏＣやＳｉＰの一の例を示す説明図である。
【図１５】図１５は、ＣｏＣやＳｉＰの他の例を示す説明図である。
【図１６】図１６は、実施の形態２にかかる試験装置のハードウェア例を示すブロック図である。
【図１７】図１７は、実施の形態２の例１にかかる試験装置１６００の機能ブロック図である。
【図１８】図１８は、実施の形態２の例１にかかる試験装置１６００による試験処理手順を示すフローチャートである。
【図１９】図１９は、観測箇所（１）と観測箇所（３）の比較例を示す説明図（その１）である。
【図２０】図２０は、期待値の取り込みに関する動作例を示す説明図である。
【図２１】図２１は、観測箇所（１）と観測箇所（３）の比較例を示す説明図（その２）である。
【図２２】図２２は、検査対象の取り込みに関する動作例を示す説明図である。
【図２３】図２３は、実施の形態２の例２にかかる試験装置１６００の機能ブロック図である。
【図２４】図２４は、実施の形態２の例２にかかる試験装置１６００による試験処理手順を示すフローチャートである。
【図２５】図２５は、実施の形態２の例３にかかる試験装置１６００による試験処理手順を示すフローチャート（その１）である。
【図２６】図２６は、実施の形態２の例３にかかる試験装置１６００による試験処理手順を示すフローチャート（その２）である。
【図２７】図２７は、実施の形態２の例４にかかる試験装置１６００による試験処理手順を示すフローチャート（その１）である。
【図２８】図２８は、実施の形態２の例４にかかる試験装置１６００による試験処理手順を示すフローチャート（その２）である。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照して、本発明にかかる半導体装置、試験プログラム、試験方法、および試験装置の実施の形態を詳細に説明する。
【００２０】
図１は、本発明の半導体装置の例１を示す説明図である。半導体装置１００は、選択回路１０１と、カウンタ１０２と、第１のレジスタ１０３と、第２のレジスタ１０４と、比較回路１０５と、出力端子１０６と、を有する。選択回路１０１は、入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａと観測箇所Ｂとが選択信号に応じて順に選択される。入力信号は立ち上がりと立ち下がりを一定期間繰り返す信号である。観測箇所Ａ，Ｂとは、半導体装置１１０の設計者によって任意に決定される。
【００２１】
カウンタ１０２は、選択された観測箇所ごとに観測箇所でのエッジ数をカウントする。ここで、エッジとは、信号の立ち下がり、信号の立ち上がり、または信号の立ち上がりおよび立ち下がりである。本明細書においては、信号の立ち下がりをエッジとしてカウントし、エッジ数とは、立ち上がりと立ち下がりを一定期間繰り返す入力信号におけるエッジの数である。
【００２２】
第１のレジスタ１０３は、選択回路１０１により観測箇所Ａが選択された場合、カウンタ１０２によりカウントされた観測箇所Ａでの第１のエッジ数を保持する。第２のレジスタ１０４は、選択回路１０１により観測箇所Ｂが選択された場合、カウンタ１０２によりカウントされた観測箇所Ｂでの第２のエッジ数を保持する。比較回路１０５は、第１のレジスタ１０３に保持された第１のエッジ数と、第２のレジスタ１０４に保持された第２のエッジ数とを比較する。出力端子１０６は、比較回路１０５による比較結果を出力する。
【００２３】
ここでは、第１のレジスタ１０３が第１のエッジ数を保持し、第２のレジスタ１０４が第２のエッジ数を保持したが、これに限らず、第１のレジスタ１０３が第２のエッジ数を保持し、第２のレジスタ１０４が第１のエッジ数を保持してもよい。また、図１では半導体装置１００と半導体装置１１０とは分けられているが、半導体装置１１０が半導体装置１００を有していてもよい。
【００２４】
図２は、本発明の半導体装置の例２を示す説明図である。半導体装置２００は、第１のカウンタ２０１と、第２のカウンタ２０２と、比較回路２０３と、出力端子２０４と、を有する。第１のカウンタ２０１は、立ち上がりと立ち下がりを一定期間繰り返す入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａでの第１のエッジ数をカウントする。
【００２５】
第２のカウンタ２０２は、該入力信号が入力端子１２０から受け渡される半導体装置１１０内の観測箇所Ｂでの第２のエッジ数をカウントする。比較回路２０３は、第１のカウンタ２０１によりカウントされた第１のエッジ数と第２のカウンタ２０２によりカウントされた第２のエッジ数とを比較する。出力端子２０４は、比較回路２０３による比較結果を出力する。
【００２６】
また、図２では、半導体装置２００と半導体装置１１０とは分かれているが、半導体装置１１０が半導体装置２００を有していてもよい。
【００２７】
図３は、本発明の半導体装置の例３を示す説明図である。半導体装置３００は、カウンタ３０１と、第１のレジスタ３０２と、第２のレジスタ３０３と、比較回路３０４と、出力端子３０５と、を有している。カウンタ３０１は、立ち上がりおよび立ち下がりを一定期間繰り返す第１の入力信号が受け渡される特定パス上の観測箇所Ａでの第１のエッジ数をカウントする。第１のレジスタ３０２は、第１のエッジ数を保持する。
【００２８】
つぎに、カウンタ３０１は、第１の入力信号とエッジ数が同一であり、周期が異なる第２の入力信号が受け渡される観測箇所Ａでの第２のエッジ数をカウントする。第２のレジスタ３０３は、第２のエッジ数を保持する。比較回路３０４は、第１のレジスタ３０２に保持された第１のエッジ数と第２のレジスタ３０３に保持された第２のエッジ数とを比較する。出力端子３０５は、比較回路３０４による比較結果を出力する。
【００２９】
また、図３では、半導体装置３００と半導体装置１１０とは異なる半導体装置であるが、半導体装置１１０が半導体装置３００を有していてもよい。
【００３０】
図４は、本発明の半導体装置の例４を示す説明図である。半導体装置４００は、選択回路４０１と、カウンタ４０２と、第１のレジスタ４０３と、第２のレジスタ４０４と、比較回路４０５と、出力端子４０６と、を有している。選択回路４０１は、半導体装置１１０内の特定パス上の観測箇所Ａと観測箇所Ｂとが選択信号に応じて順に選択される。該特定パスには、立ち上がりと立ち下がりを一定期間繰り返す第１の入力信号と、第１の入力信号と同一エッジ数であり、周期の異なる第２の入力信号と、が入力端子１２０から受け渡される。
【００３１】
カウンタ４０２は、選択回路４０１により観測箇所Ａが選択された場合、第１の入力信号が受け渡される観測箇所Ａでの第１のエッジ数をカウントする。第１のレジスタ４０３は、第１のエッジ数を保持する。カウンタ４０２は、選択回路４０１により観測箇所Ｂが選択された場合、第２の入力信号が受け渡される観測箇所Ｂでの第２のエッジ数をカウントする。第２のレジスタ４０４は、第２のエッジ数を保持する。比較回路４０５は、第１のレジスタ４０３に保持された第１のエッジ数と第２のレジスタ４０４に保持された第２のエッジ数とを比較する。出力端子４０６は、比較回路４０５による比較結果を出力する。
【００３２】
また、図４では、半導体装置４００と半導体装置１１０とは異なる半導体装置であるが、半導体装置１１０が半導体装置４００を有していてもよい。
【００３３】
図５は、本発明の半導体装置の例５を示す説明図である。半導体装置５００は、第１のカウンタ５０１と、第２のカウンタ５０２と、比較回路５０３と、出力端子５０４と、を有する。第１のカウンタ５０１は、立ち上がりと立ち下がりを一定期間繰り返す第１の入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａでの第１のエッジ数をカウントする。第１のカウンタ５０１は、第１のエッジ数を保持する。
【００３４】
第２のカウンタ５０２は、第１の入力信号と同一エッジ数であり、周期が異なる第２の入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ｂでの第２のエッジ数をカウントする。第２のカウンタ５０２は、第２のエッジ数を保持する。比較回路５０３は、第１のカウンタ５０１によりカウントされた第１のエッジ数と第２のカウンタ５０２によりカウントされた第２のエッジ数とを比較する。出力端子５０４は、比較回路５０３による比較結果を出力する。
【００３５】
また、図５では、半導体装置５００と半導体装置１１０とは異なる半導体装置であるが、半導体装置１１０が半導体装置５００を有していてもよい。
【００３６】
実施の形態１では、上述の例１，３，４で示した試験用の半導体装置の詳細を示す。具体的には、実施の形態１では、ＤＲＡＭのリード／ライト時に使用されるパスの不良箇所を特定するための半導体装置を示す。そして、実施の形態２では、実施の形態１で説明した半導体装置によってＤＲＡＭのリード／ライト時に使用されるパスを試験する例を示す。
【００３７】
（実施の形態１）
（ＤＲＡＭ）
図６は、ＤＲＡＭの一例を示すブロック図である。ＤＲＡＭ６００は、ＣＬＯＣＫ ＢＵＦＦＥＲ６０１と、ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ６０２と、ＣＯＭＭＡＮＤ ＤＥＣＯＤＥＲ６０３と、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ） ＢＵＦＦＥＲ６０４と、を有している。ＤＲＡＭ６００は、ＭＥＭＯＲＹ ＣＯＲＥ ＣＯＮＴＲＯＬＬＥＲ６０６と、ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０と、Ｘ ＣＯＮＴＲＯＬＬＥＲ６０８と、Ｙ ＣＯＮＴＲＯＬＬＥＲ６０９と、を有している。ＤＲＡＭ６００は、ＲＥＡＤ ＡＭＰ６１１と、ＷＲＩＴＥ ＡＭＰ６１２と、を有している。図６中、点線で囲われた箇所を１バンクとし、該箇所が複数有ってもよい。
【００３８】
ＣＬＯＣＫ ＢＵＦＦＥＲ６０１は、ＣＬＫ／ＣＫＥ ＰＡＤから入力されたクロックを用いて各ブロックへクロックを供給する。ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ６０２は、Ａ ＰＡＤとＢＡ ＰＡＤからそれぞれ入力されたロウアドレスとバンクアドレスを保持する。具体的には、たとえば、ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ６０２はラッチである。
【００３９】
ＣＯＭＭＡＮＤ ＤＥＣＯＤＥＲ６０３は、ＣＳＢ ＰＡＤとＲＡＳＢ ＰＡＤとＣＡＳＢ ＰＡＤとＷＥＢ ＰＡＤと、から入力された値の組み合わせに応じてＤＲＡＭ６００内で解釈可能なコマンドに変換する。Ｉ／Ｏ ＢＵＦＦＥＲ６０４は、ＤＱ ＰＡＤ６１３から入力された値を保持し、またはＲＥＡＤ ＡＭＰ６１１からのデータをＤＱ ＰＡＤ６１３に出力する。具体的には、たとえば、Ｉ／Ｏ ＢＵＦＦＥＲ６０４はラッチや出力Ｇａｔｅである。
【００４０】
ＡＤＤＲＥＳＳ ＣＯＮＴＲＯＬＬＥＲ６０５は、ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ６０２から受け付けたアドレスを制御する。ＭＥＭＯＲＹ ＣＯＲＥ ＣＯＮＴＲＯＬＬＥＲ６０６は、Ｉ／Ｏ ＢＵＦＦＥＲ６０４からの入力データと、ＣＯＭＭＡＮＤ ＤＥＣＯＤＥＲ６０３からのコマンドと、ＡＤＤＲＥＳＳ ＣＯＮＴＲＯＬＬＥＲ６０５からのアドレスと、に応じてＸアドレスとＹアドレスを制御する。
【００４１】
ＢＵＲＳＴ ＣＯＮＴＲＯＬＬＥＲ６０７は、バースト命令を制御する。Ｘ ＣＯＮＴＲＯＬＬＥＲ６０８は、指定されたＸアドレスのメモリセルの読み出しと書き込みを制御する。Ｙ ＣＯＮＴＲＯＬＬＥＲ６０９は、指定されたＹアドレスのメモリセルの読み出しと書き込みを制御する。ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０は、アレイ状に並べられたメモリセル群である。
【００４２】
ＲＥＡＤ ＡＭＰ６１１は、読み出し命令時に、ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０から読み出されたデータの電圧値を増幅し、Ｉ／Ｏ ＢＵＦＦＥＲ６０４へ受け渡す。ＷＲＩＴＥ ＡＭＰ６１２は、書き込み命令時に、Ｉ／Ｏ ＢＵＦＦＥＲ６０４から受け渡された書き込みデータの電圧値を増幅し、ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０の指定されたメモリセルへ受け渡す。
【００４３】
図６中（１）〜（６）で示す箇所が観測箇所である。観測箇所は設計者が決定したパス上の箇所であり、観測箇所の数が多ければ多いほど、不具合の特定が容易となる。観測箇所は、クロックに同期する箇所でなくてもよい。観測箇所（１）〜（６）は、ＤＲＡＭ６００のリード／ライト時に使用されるパス上である。
【００４４】
図７は、観測箇所（１）〜（６）の詳細を示す説明図である。ここでは、データパスの転送可否を判断するための観測箇所が挙げられている。観測箇所（１）〜（３）は書き込み命令時のパスの転送可否を判断するためのパス上の観測箇所であり、観測箇所（４）〜（６）は読み出し命令時のパスの転送可否を判断するためのパス上の観測箇所である。
【００４５】
観測箇所（１）は、Ｉ／Ｏ ＢＵＦＦＥＲ６０４内のＤＱ ＰＡＤ６１３からの入力をラッチするラッチとＤＱ ＰＡＤ６１３との間である。観測箇所（２）は、Ｉ／Ｏ ＢＵＦＦＥＲ６０４内のＤＱ ＰＡＤ６１３からの入力をラッチするラッチとＷＲＩＴＥ ＡＭＰ６１２の間である。
【００４６】
観測箇所（３）は、ＷＲＩＴＥ ＡＭＰ６１２とＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０との間である。観測箇所（４）は、ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０とＲＥＡＤ ＡＭＰ６１１の間である。
【００４７】
観測箇所（５）は、ＲＥＡＤ ＡＭＰ６１１と、ＲＥＡＤ ＡＭＰ６１１からのデータをラッチするＩ／Ｏ ＢＵＦＦＥＲ６０４内の出力Ｇａｔｅとの間である。観測箇所（６）は、Ｉ／Ｏ ＢＵＦＦＥＲ６０４内の出力ＧａｔｅとＤＱ ＰＡＤ６１３との間である。
【００４８】
（半導体装置）
図８は、半導体装置の一例を示す説明図である。半導体装置８００は、選択回路８０１と、カウンタ８０２と、期待値レジスタ８０３と、検査対象用レジスタ８０４と、比較回路８０５と、出力端子８０６と、を有している。
【００４９】
選択回路８０１は、観測箇所（１）〜（６）のうちのいずれかの観測箇所の値を選択信号に応じて出力する。具体的には、たとえば、選択信号は３ビットのデータであり、選択信号の値が３’ｂ０００の場合、選択回路８０１は観測箇所（１）の値を出力し、選択信号の値が３’ｂ００１の場合、選択回路８０１は観測箇所（２）の値を出力する。具体的には、たとえば、選択信号の値が３’ｂ０１０の場合、選択回路８０１は観測箇所（３）の値を出力し、選択信号の値が３’ｂ０１１の場合、選択回路８０１は観測箇所（４）の値を出力する。具体的には、たとえば、選択信号の値が３’ｂ１００の場合、選択回路８０１は観測箇所（５）の値を出力し、選択信号の値が３’ｂ１０１の場合、選択回路８０１は観測箇所（６）の値を出力する。
【００５０】
カウンタ８０２は、たとえば、９ビット分のカウント値までカウント可能であり、選択回路８０１から出力された信号のエッジ数をカウントする。
【００５１】
図９は、カウンタ８０２の一例を示す説明図である。カウンタ８０２は、カウンタ９００〜カウンタ９０８を有し、９ビット分のカウント値を出力する。ＴＥＳＴ／リセット信号がＬｏｗの場合、カウンタ８０２のカウント値はリセットされ、ＴＥＳＴ／リセット信号がＨｉｇｈの場合、カウンタ８０２のカウント値はカウント可能な状態となる。信号の入力に応じてカウントを行う。カウンタ９００〜カウンタ９０８は同一構成である。
【００５２】
図１０は、カウンタ９００〜カウンタ９０８の一例を示す説明図である。カウンタ９００〜カウンタ９０８の構成は、たとえば、図１０で示すカウンタ１０００と同一構成である。カウンタ１０００は、入力がＴＣとＴ／Ｒであり、出力がＣである。カウンタ１０００は、ＮＡＮＤ１００１と、ＩＮＶＥＴＥＲ１００２と、トランスミッションゲート１００３と、ＩＮＶＥＴＥＲ１００４と、ＮＡＮＤ１００５と、ＩＮＶＥＴＥＲ１００６と、を有している。さらに、カウンタ１０００は、トランスミッションゲート１００７と、ＩＮＶＥＴＥＲ１００８と、ＮＯＲ１００９と、を有している。Ｔ／Ｒの値がＬｏｗの場合、Ｃの値がＬｏｗとなり、ＴＣの値がＨｉｇｈからＬｏｗに変化すると、Ｃの値が反転する。
【００５３】
図８に戻って、期待値レジスタ８０３は、たとえば、取り込みＡの値がＨｉｇｈの場合、カウンタ８０２のカウント値を取り込み、取り込みＡの値がＬｏｗの場合、取り込んだカウント値を保持する。具体的には、たとえば、期待値レジスタ８０３はラッチ群である。ＣＯＵＮＴ［８：０］の値がそれぞれ期待レジａ〜ｉとして保持される。期待レジａが最上位ビットであり、期待レジｂ〜ｈが上位から順に並び、期待レジｉが最下位ビットである。
【００５４】
検査対象用レジスタ８０４は、たとえば、取り込みＢの値がＨｉｇｈの場合、カウンタ８０２のカウント値を取り込み、取り込みＢの値がＬｏｗの場合、取り込んだカウント値を保持する。具体的には、たとえば、検査対象用レジスタ８０４はラッチ群である。ＣＯＵＮＴ［８：０］の値がそれぞれ検査レジａ〜ｉとして保持される。検査レジａが最上位ビットであり、検査レジｂ〜ｈが上位から順に並び、検査レジｉが最下位ビットである。
【００５５】
比較回路８０５は、期待値レジスタ８０３の値（期待レジａ〜ｉの値）と検査対象用レジスタ８０４の値（検査レジａ〜ｉの値）とを比較する。
【００５６】
図１１は、比較回路８０５の一例を示す説明図である。比較回路８０５では、Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８と比較回路１１１０とを有している。Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８は、期待レジａ〜ｉの値と検査レジａ〜ｉの値とをそれぞれ比較し、比較結果としてそれぞれＣｏｍｐ−ａ〜Ｃｏｍｐ−ｉを出力する。図１１で示していないが、Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８には比較命令が入力されており、比較命令がＨｉｇｈである場合に、それぞれ期待レジａ〜ｉの値と検査レジａ〜ｉの値とを比較する。具体的には、たとえば、Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８は同一構成である。
【００５７】
図１２は、Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８の詳細な一例を示す説明図である。Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８の構成は、たとえば、Ｃｏｍｐ１２００と同一構成である。Ｃｏｍｐ１２００では、ＮＡＮＤ回路１２０１と、組み合わせ回路１２０２と、インバータ１２０３と、トランスミッションゲート１２０４と、ＰＭＯＳ１２０５と、ＰＭＯＳ１２０６と、ＮＭＯＳ１２０７と、ＮＭＯＳ１２０８と、を有している。図１３を用いてＣｏｍｐ１２００の真理値表を示す。
【００５８】
図１３は、Ｃｏｍｐ１２００の真理値表を示す説明図である。Ｃｏｍｐ１２００では、比較命令と、期待レジｘ（ｘ＝ａ〜ｉ）と、検査レジｘと、が入力であり、Ｙと、Ｚと、Ｃｍｐと、が出力である。真理値表１３００では、比較命令の項目１３０１と、期待レジｘの項目１３０２と、検査レジｘの項目１３０３と、Ｙの項目１３０４と、Ｚの項目１３０５と、Ｃｍｐの項目１３０６と、を有している。
【００５９】
比較命令の項目１３０１は比較命令の入力例を示し、期待値レジスタｘの項目は期待値レジスタｘの例を示し、検査レジｘの項目１３０３は検査レジｘの例を示している。Ｙの項目１３０４は、比較命令の項目１３０１の値と期待レジｘの項目１３０２の値と検査レジｘの項目１３０３の値に応じたＹの値が示されている。Ｚの項目１３０５は、比較命令の項目１３０１の値と期待レジｘの項目１３０２の値と検査レジｘの項目１３０３の値に応じたＺの値が示されている。Ｃｍｐの項目１３０６は、比較命令の項目１３０１の値と期待レジｘの項目１３０２の値と検査レジｘの項目１３０３の値に応じたＣｍｐの値が示されている。
【００６０】
比較命令の値がＬｏｗの場合、期待レジｘの値と検査レジｘの値とがいずれの値であっても（＊（ドントケア））、Ｙの値は、ハイインピーダンス（Ｈｉ−Ｚ）であり、Ｚの値はＨｉｇｈであり、Ｃｍｐの値はＨｉｇｈである。比較命令の値がＨｉｇｈの場合、Ｙの値とＺの値とＣｍｐの値とは期待レジｘと検査レジｘとに応じて決定される。比較命令がＨｉｇｈの場合、期待レジｘの値と検査レジｘの値とが一致すると、Ｃｍｐの値がＬｏｗとなり、期待レジｘの値と検査レジｘの値とが一致しないと、Ｃｍｐの値がＨｉｇｈとなる。
【００６１】
図１１に戻って、Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉは、比較回路１１１０の入力である。比較回路１１１０は、Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉと出力命令を入力とし、ＯＵＴを出力とする。比較回路１１１０は、ＮＯＲ回路１１１１〜１１１３と、組み合わせ回路１１１４とを有している。出力命令がＬｏｗの場合、ＯＵＴはＨｉｇｈを出力し、出力命令がＨｉｇｈの場合、ＯＵＴはＣｏｍｐ−ａ〜Ｃｏｍｐ−ｉの値によって決定される。出力命令がＨｉｇｈの場合、Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉのうちいずれか一つの信号の値がＨｉｇｈであれば、ＯＵＴからＨｉｇｈが出力され、Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉのうちのすべての信号の値がＬｏｗであれば、ＯＵＴからＬｏｗが出力される。
【００６２】
また、図８に戻って、出力端子８０６は、比較回路８０５から比較結果を出力する。出力命令がＨｉｇｈの場合に、出力端子８０６からＬｏｗが出力された場合、選択された２つの観測箇所でのエッジ数が一致したことを示す。
【００６３】
図１４は、ＣｏＣやＳｉＰの一の例を示す説明図である。ＣｏＣ１４００は、ＤＲＡＭ１４０１とＬｏｇｉｃ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ１４０２とを有している。ＤＲＡＭ１４０１は、マクロであり、半導体装置８００を有していることとする。ＣｏＣ１４００では、たとえば、比較結果をＰＡＤから出力する。ＳｉＰ１４１０では、ＤＲＡＭ１４１１とＡＳＩＣ１４１２を有している。ＤＲＡＭ１４１１は、半導体装置８００を有していることとする。ＳｉＰ１４１０では、比較結果をＰｉｎ／Ｂａｌｌから出力する。
【００６４】
図１５は、ＣｏＣやＳｉＰの他の例を示す説明図である。ＢＩＳＴを用いて試験する場合には、選択された観測箇所が出力される。ＣｏＣ１５００は、ＤＲＡＭ１５０１とＬｏｇｉｃ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ１５０２とを有している。ＤＲＡＭ１５０１は、マクロであり、半導体装置８００を有していることとする。ＣｏＣ１５００では、たとえば、比較結果と選択された観測箇所の情報をＰＡＤから出力する。
【００６５】
ＳｉＰ１５１０では、ＤＲＡＭ１５１１とＡＳＩＣ１５１２を有している。ＤＲＡＭ１５１１は、半導体装置８００を有していることとする。ＳｉＰ１５１０では、比較結果と選択された観測箇所の情報をＰｉｎ／Ｂａｌｌから出力する。
【００６６】
（実施の形態２）
実施の形態２では、実施の形態１で説明した半導体装置８００によってＤＲＡＭ６００のリード／ライト時に使用されるパスを試験する例を示す。
【００６７】
（試験装置のハードウェア例）
図１６は、実施の形態２にかかる試験装置のハードウェア例を示すブロック図である。図１６において、試験装置１６００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１６０１と、ＲＯＭ（Ｒｅａｄ‐Ｏｎｌｙ Ｍｅｍｏｒｙ）１６０２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１６０３と、磁気ディスクドライブ１６０４と、磁気ディスク１６０５と、光ディスクドライブ１６０６と、光ディスク１６０７と、ディスプレイ１６０８と、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）１６０９と、キーボード１６１０と、マウス１６１１と、スキャナ１６１２と、プリンタ１６１３と、を備えている。また、各部はバス１６１５によってそれぞれ接続されている。
【００６８】
ここで、ＣＰＵ１６０１は、試験装置１６００の全体の制御を司る。ＲＯＭ１６０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１６０３は、ＣＰＵ１６０１のワークエリアとして使用される。磁気ディスクドライブ１６０４は、ＣＰＵ１６０１の制御にしたがって磁気ディスク１６０５に対するデータのリード／ライトを制御する。磁気ディスク１６０５は、磁気ディスクドライブ１６０４の制御で書き込まれたデータを記憶する。
【００６９】
光ディスクドライブ１６０６は、ＣＰＵ１６０１の制御にしたがって光ディスク１６０７に対するデータのリード／ライトを制御する。光ディスク１６０７は、光ディスクドライブ１６０６の制御で書き込まれたデータを記憶したり、光ディスク１６０７に記憶されたデータをコンピュータに読み取らせたりする。
【００７０】
ディスプレイ１６０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１６０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
【００７１】
Ｉ／Ｆ１６０９は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネットなどのネットワーク１６１４に接続され、ネットワーク１６１４を介して他の装置に接続される。そして、Ｉ／Ｆ１６０９は、ネットワーク１６１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１６０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。
【００７２】
キーボード１６１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力を行う。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス１６１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などを行う。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
【００７３】
スキャナ１６１２は、画像を光学的に読み取り、試験装置１６００内に画像データを取り込む。なお、スキャナ１６１２は、ＯＣＲ（Ｏｐｔｉｃａｌ Ｃｈａｒａｃｔｅｒ Ｒｅａｄｅｒ）機能を持たせてもよい。また、プリンタ１６１３は、画像データや文書データを印刷する。プリンタ１６１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。
【００７４】
（例１）
例１では、ある入力信号での第１の観測箇所のカウント値を期待値とし、該入力信号と同一入力信号での第２の観測箇所のカウント値と該期待値とを比較する例を示す。
【００７５】
（実施の形態２の例１にかかる試験装置１６００の機能ブロック図例）
図１７は、実施の形態２の例１にかかる試験装置１６００の機能ブロック図である。試験装置１６００は、第１の選択信号入力部１７０１と、第１の入力信号入力部１７０２と、第２の選択信号入力部１７０３と、第２の入力信号入力部１７０４と、取得部１７０５と、を有している。第１の選択信号入力部１７０１〜取得部１７０５は、具体的には、たとえば、試験プログラムにコーディングされていることとする。該プログラムはＲＡＭ１６０３、磁気ディスク１６０５、光ディスク１６０７などの記憶装置に記憶されていることとする。ＣＰＵ１６０１が、該記憶装置にアクセスして該試験プログラムを読み出し、該プログラム内にコーディングされている処理を実行することにより、該第１の選択信号入力部１７０１〜取得部１７０５の処理が実行される。
【００７６】
第１の選択信号入力部１７０１は、複数の選択箇所から、第１の観測箇所を半導体装置８００に選択させる選択信号を半導体装置８００へ入力する。第１の入力信号入力部１７０２は、選択信号を入力後、立ち上がり立ち下がりを一定期間繰り返す入力信号を入力端子へ入力する。ＤＲＡＭ６００では、該入力端子がＤＱ ＰＡＤ６１３である。
【００７７】
第２の選択信号入力部１７０３は、第１の入力信号入力部１７０２による入力信号を入力後、複数の観測箇所から、第２の観測箇所を選択させる選択信号を入力する。第２の入力信号入力部１７０４は、選択信号を入力後、入力信号を入力端子へ入力する。
【００７８】
取得部１７０５は、比較結果をＰＡＤから取得する。具体的には、たとえば、取得部１７０５は、取得した比較結果をディスプレイ１６０８へ表示、プリンタ１６１３へ印刷出力、Ｉ／Ｆ１６０９によって外部装置へ送信してもよい。また、具体的には、たとえば、取得部１７０５は、ＲＡＭ１６０３、磁気ディスク１６０５、光ディスク１６０７などの記憶装置に記憶させることとしてもよい。
【００７９】
ここで、半導体装置８００を例に挙げて、第１の観測箇所が観測箇所（１）であり、第２の観測箇所が観測箇所（３）である場合の試験処理手順を説明する。
【００８０】
（実施の形態２の例１にかかる試験装置１６００による試験処理手順）
図１８は、実施の形態２の例１にかかる試験装置１６００による試験処理手順を示すフローチャートである。まず、試験装置１６００が、第１の選択信号入力部１７０１により、観測箇所（１）を選択させる選択信号を入力し（ステップＳ１８０１）、カウンタ８０２をリセットさせるリセット信号を入力する（ステップＳ１８０２）。試験装置１６００が、第１の入力信号入力部１７０２により、立ち上がりおよび立ち下がりを一定期間繰り返す入力信号の入力を開始し（ステップＳ１８０３）、一定期間経過後、入力信号の入力を終了し（ステップＳ１８０４）、期待値レジスタ８０３への取り込み命令を入力する（ステップＳ１８０５）。
【００８１】
つぎに、試験装置１６００が、第２の選択信号入力部１７０３により、観測箇所（３）を選択させる選択信号を入力し（ステップＳ１８０６）、カウンタ８０２をリセットさせるリセット信号を入力し（ステップＳ１８０７）、第２の入力信号入力部１７０４により、立ち上がりおよび立ち下がりを一定期間繰り返す入力信号の入力を開始する（ステップＳ１８０８）。試験装置１６００が、一定期間経過後、入力信号の入力を終了し（ステップＳ１８０９）、検査対象用レジスタ８０４への取り込み命令を入力する（ステップＳ１８１０）。試験装置１６００が、期待値レジスタ８０３の値と、検査対象用レジスタ８０４の値と、を比較させる命令を入力し（ステップＳ１８１１）、取得部１７０５により、比較結果を取得し（ステップＳ１８１２）、一連の処理を終了する。つぎに、試験装置１６００の試験による観測箇所（１）でのエッジ数と観測箇所（３）でのエッジ数との比較に関する半導体装置８００の詳細な動作について図１９〜図２２を用いて説明する。
【００８２】
図１９は、観測箇所（１）と観測箇所（３）の比較例を示す説明図（その１）である。まず、観測箇所（１）でのエッジ数を期待値とするために、試験装置１６００が選択信号を４’ｂ００００とし、選択回路８０１が観測箇所（１）での値をカウンタ８０２へ出力する。試験装置１６００がＴｅｓｔ／リセット信号をＬｏｗからＨｉｇｈにすることで、カウンタ８０２がカウント可能となる。試験装置１６００が、ＤＱ ＰＡＤ６１３を介して入力信号を入力すると、カウンタ８０２は、観測箇所（１）でのエッジ数をカウントする。試験装置１６００が取り込みＡ命令を入力し、期待値レジスタ８０３がカウンタ８０２のカウント値を取り込む。ここで、取り込みＡ命令を入力するとは、取り込みＡ命令をＬｏｗからＨｉｇｈに変更することである。
【００８３】
図２０は、期待値の取り込みに関する動作例を示す説明図である。タイミングチャート２０００では、観測箇所（１）と、観測箇所（３）と、選択信号と、ＴＥＳＴ／リセット信号と、ＣＯＵＮＴ［８：０］と、取り込みＡと、期待レジａ〜ｉと、取り込みＢと、検査レジａ〜ｉと、の変化を示す。さらに、タイミングチャート２００では、比較命令と、Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉと、出力命令と、比較結果との変化を示す。ここでは、理解の容易化のため、一定時間ごとに時間１〜９の番号を付している。
【００８４】
まず、時間１では、ＴＥＳＴ／リセット信号がＬｏｗであるため、カウンタ８０２がリセットされる。ＴＥＳＴ／リセット信号がＬｏｗからＨｉｇｈに変化すると、カウンタ８０２はカウント可能となる。選択信号は４’ｂ００００であるため、観測箇所（１）での値がカウンタ８０２へ入力される。観測箇所（１）での値がＨｉｇｈからＬｏｗに変化すると、カウンタ８０２がカウントし、図２０中ＣＯＵＮＴ［８：０］の値がカウントアップされている。
【００８５】
そして、時間８では、取り込みＡがＬｏｗからＨｉｇｈになるため、期待値レジスタ８０３がＣＯＵＮＴ［８：０］の値を取り込むことで、期待レジａ〜ｉの値が９’ｂ００００００１１１となる。
【００８６】
図２１は、観測箇所（１）と観測箇所（３）の比較例を示す説明図（その２）である。観測箇所（３）のデータを検査対象とするために、試験装置１６００が選択信号を４’ｂ０１０とし、選択回路８０１が観測箇所（３）での値をカウンタ８０２へ出力する。試験装置１６００がＴｅｓｔ／リセット信号を用いてカウンタ８０２をリセットする。試験装置１６００が、Ｔｅｓｔ／リセット信号をＬｏｗからＨｉｇｈにすることで、カウンタ８０２がカウント可能となる。試験装置１６００が、ＤＱ ＰＡＤ６１３を介して観測箇所（１）での計数時の入力信号と同一の入力信号を入力すると、カウンタ８０２は観測箇所（３）でのエッジ数をカウントする。試験装置１６００が取り込みＢ命令を入力し、検査対象用レジスタ８０４がカウンタ８０２のカウント値を取り込む。ここで、取り込みＢ命令を入力するとは、取り込みＢ命令をＬｏｗからＨｉｇｈに変更することである。
【００８７】
図２２は、検査対象の取り込みに関する動作例を示す説明図である。図２２のタイミングチャート２０００は、図２０のタイミングチャート２０００の続きであり、理解の容易化のため、一定時間ごとに時間１０〜１８の番号を付している。時間１０では、選択信号は４’ｂ００１０であるため、観測箇所（３）のデータがカウンタ８０２へ入力される。時間１０では、ＴＥＳＴ／リセット信号がＨｉｇｈからＬｏｗになり、ＣＯＵＮＴ［８：０］の値が９’ｂ０００００００００となり、ＴＥＳＴ／リセット信号がＬｏｗからＨｉｇｈに変化すると、カウンタ８０２はカウント可能となる。カウンタ８０２は、観測箇所（３）でのトグル回数をカウントする。時間１７では、取り込みＢがＬＯＷからＨｉｇｈに変化し、検査対象用レジスタ８０４がカウンタ８０２のカウント値を取り込むことで、検査レジａ〜ｉが９’ｂ００００００１１０となる。
【００８８】
時間１８では、比較命令がＬｏｗからＨｉｇｈとなり、期待レジａ〜ｉの値と検査レジａ〜ｉの値とがそれぞれ比較される。期待レジａ〜ｉの値が９’ｂ００００００１１１であり、検査レジａ〜ｉの値が９’ｂ００００００１１０である。Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉの値は９’ｂ００００００００１であり、Ｃｏｍｐ−ｉがＨｉｇｈであるため、最下位ビットの比較結果が不一致であることを示している。時間１８では、出力命令がＬｏｗからＨｉｇｈに変化し、比較回路８０５から比較結果が出力される。ここでは、比較結果がＨｉｇｈであるため、期待値レジスタ８０３の値と検査対象用レジスタ８０４の値とが不一致である。すなわち、観測箇所（１）から観測箇所（３）までの間に不具合の原因がある。また、たとえば、不具合の原因を詳細に特定するために、観測箇所（１）と観測箇所（２）とを比較、または観測箇所（２）と観測箇所（３）とを比較してもよい。
【００８９】
（例２）
例２では、低速動作試験（ＳＬＯＷ ＳＰＥＥＤ試験）による観測箇所でのカウント値を期待値とし、高速動作試験（ＡｔＳｐｅｅｄ試験）による同一観測箇所でのカウント値と該期待値とを比較する例を示す。高 速動作試験の入力信号は、低速動作試験での入力信号とはエッジ数が同一であり、周期が低速動作試験での入力信号よりも速くなる。
【００９０】
（実施の形態２の例２にかかる試験装置１６００の機能ブロック図例）
図２３は、実施の形態２の例２にかかる試験装置１６００の機能ブロック図である。試験装置１６００は、選択信号入力部２３０１と、第１の入力信号入力部２３０２と、第２の入力信号入力部２３０３と、取得部２３０４と、を有している。選択信号入力部２３０１〜取得部２３０４は、具体的には、たとえば、試験プログラムにコーディングされていることとする。該プログラムはＲＡＭ１６０３、磁気ディスク１６０５、光ディスク１６０７などの記憶装置に記憶されていることとする。ＣＰＵ１６０１が、該記憶装置にアクセスして該試験プログラムを読み出し、該プログラム内にコーディングされている処理を実行することにより、該第１の選択信号入力部２３０１〜取得部２３０４の処理が実行される。
【００９１】
選択信号入力部２３０１は、複数の観測箇所から、一の観測箇所を選択させる選択信号を入力する。第１の入力信号入力部２３０２は、低速動作試験での第１の入力信号を入力端子へ入力する。第２の入力信号入力部２３０３は、高速動作試験での第２の入力信号を入力端子へ入力する。ここで、入力端子は、ＤＱ ＰＡＤ６１３である。
【００９２】
取得部２３０４は、比較結果を取得する。具体的には、たとえば、取得部２３０４は、取得した比較結果をディスプレイ１６０８へ表示、プリンタ１６１３へ印刷出力、Ｉ／Ｆ１６０９によって外部装置へ送信してもよい。また、具体的には、たとえば、取得部２３０４は、ＲＡＭ１６０３、磁気ディスク１６０５、光ディスク１６０７などの記憶装置に記憶させることとしてもよい。
【００９３】
ここで、半導体装置８００を例に挙げて、一の観測箇所が、観測箇所（１）である場合の試験装置１６００による試験処理手順を説明する。
【００９４】
（実施の形態２の例２にかかる試験装置１６００による試験処理手順）
図２４は、実施の形態２の例２にかかる試験装置１６００による試験処理手順を示すフローチャートである。まず、試験装置１６００が、選択信号入力部２３０１により観測箇所（１）を選択させる選択信号を入力し（ステップＳ２４０１）、カウンタ８０２をリセットさせるリセット信号を入力する（ステップＳ２４０２）。試験装置１６００が、第１の入力信号入力部２３０２により、低速動作試験での第１の入力信号の入力を開始し（ステップＳ２４０３）、所定期間分入力したら、第１の入力信号の入力を終了する（ステップＳ２４０４）。
【００９５】
試験装置１６００が、期待値レジスタ８０３への取り込み命令を入力し（ステップＳ２４０５）、カウンタ８０２をリセットさせるリセット信号を入力する（ステップＳ２４０６）。試験装置１６００が、第２の入力信号入力部２３０３により、高速動作試験での第２の入力信号の入力を開始し（ステップＳ２４０７）、第１の入力信号と同一エッジ数分入力したら、第２の入力信号の入力を終了する（ステップＳ２４０８）。
【００９６】
試験装置１６００が、検査対象用レジスタ８０４への取り込み命令を入力し（ステップＳ２４０９）、期待値レジスタ８０３の値と検査対象用レジスタ８０４の値とを比較させる命令を入力する（ステップＳ２４１０）。試験装置１６００が、取得部２３０４により、比較結果を取得し（ステップＳ２４１１）、一連の処理を終了する。
【００９７】
（例３）
つぎに、例３では、低速動作試験（ＳＬＯＷ ＳＰＥＥＤ試験）による観測箇所（１）でのカウント値を期待値とし、高速動作試験（ＡｔＳｐｅｅｄ試験）による観測箇所（１）〜（６）でのカウント値と期待値とを比較する試験処理手順を示す。
【００９８】
（実施の形態２の例３にかかる試験装置１６００による試験処理手順）
図２５および図２６は、実施の形態２の例３にかかる試験装置１６００による試験処理手順を示すフローチャートである。まず、試験装置１６００が、観測箇所（１）を選択回路８０１に選択させる選択信号を入力し（ステップＳ２５０１）、カウンタ８０２をリセットさせるリセット信号を入力し（ステップＳ２５０２）、低速動作試験での第１の入力信号の入力を開始する（ステップＳ２５０３）。試験装置１６００が、一定期間入力信号を入力したら、第１の入力信号の入力を終了し（ステップＳ２５０４）、期待値レジスタ８０３への取り込み命令を入力する（ステップＳ２５０５）。
【００９９】
つぎに、試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所があるか否かを判断する（ステップＳ２５０６）。試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所があると判断した場合（ステップＳ２５０６：Ｙｅｓ）、未確認な観測箇所から任意の観測箇所を選択する（ステップＳ２５０７）。試験装置１６００が、選択した観測箇所を選択回路８０１に選択させる選択信号を入力し（ステップＳ２５０８）、カウンタ８０２をリセットさせるリセット信号を入力し（ステップＳ２５０９）、高速動作試験での第２の入力信号の入力を開始する（ステップＳ２５１０）。
【０１００】
試験装置１６００が、第１の入力信号と同一エッジ数分入力したら、第２の入力信号の入力を終了し（ステップＳ２５１１）、検査対象用レジスタ８０４への取り込み命令を入力する（ステップＳ２５１２）。試験装置１６００が、期待値レジスタ８０３の値と検査対象用レジスタ８０４の値とを比較させる命令を入力し（ステップＳ２５１３）、比較結果を取得する（ステップＳ２５１４）。
【０１０１】
そして、試験装置１６００が、不一致であるか否かを判断する（ステップＳ２５１５）。試験装置１６００が、不一致であると判断した場合（ステップＳ２５１５：Ｙｅｓ）、
選択した観測箇所で不一致が発生したことを出力し（ステップＳ２５１６）、一連の処理を終了する。試験装置１６００が、不一致でないと判断した場合（ステップＳ２５１５：Ｎｏ）、ステップＳ２５０６へ戻る。試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所がないと判断した場合（ステップＳ２５０６：Ｎｏ）、一連の処理を終了する。
【０１０２】
（例４）
例４では、ＢＩＳＴを用いて自動で試験する。例４では、例３と同様に低速動作試験（ＳＬＯＷ ＳＰＥＥＤ試験）での観測箇所（１）のカウント値を期待値とし、高速動作試験（ＡｔＳｐｅｅｄ）での観測箇所（１）〜（６）のカウント値と期待値とを比較する例を示す。
【０１０３】
（実施の形態２の例４にかかる試験装置１６００による試験処理手順）
図２７および図２８は、実施の形態２の例４にかかる試験装置１６００による試験処理手順を示すフローチャートである。まず、試験装置１６００が、自動検査スタート命令を出力し（ステップＳ２７０１）、観測箇所（１）を選択回路８０１に選択させる選択信号を入力する（ステップＳ２７０２）。試験装置１６００が、カウンタ８０２をリセットさせるリセット信号を入力し（ステップＳ２７０３）、低速動作試験での内部発生信号を送信する（ステップＳ２７０４）。試験装置１６００が、一定期間内部発生信号を送信したら、内部発生信号の送信を終了し（ステップＳ２７０５）、期待値レジスタ８０３への取り込み命令を入力する（ステップＳ２７０６）。
【０１０４】
つぎに、試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所があるか否かを判断する（ステップＳ２７０７）。試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所があると判断した場合（ステップＳ２７０７：Ｙｅｓ）、未確認な観測箇所から任意の観測箇所を選択する（ステップＳ２７０８）。試験装置１６００が、選択した観測箇所を選択回路８０１に選択させる選択信号を入力し（ステップＳ２７０９）、カウンタ８０２をリセットさせるリセット信号を入力し（ステップＳ２７１０）、高速動作試験での内部発生信号を送信する（ステップＳ２７１１）。
【０１０５】
試験装置１６００が、低速動作試験での内部発生信号と同一エッジ数分入力したら、内部発生信号の送信を終了し（ステップＳ２７１２）、検査対象用レジスタ８０４への取り込み命令を入力する（ステップＳ２７１３）。試験装置１６００が、期待値レジスタ８０３の値と検査対象用レジスタ８０４の値とを比較させる比較命令を内部発生させ（ステップＳ２７１４）、比較結果と選択した観測箇所の情報とを出力し（ステップＳ２７１５）、ステップＳ２７０７へ戻る。試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所がないと判断した場合（ステップＳ２７０７：Ｎｏ）、一連の処理を終了する。
【０１０６】
以上実施の形態１で説明したように、半導体装置によれば、立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所での第１のエッジ数と該信号が通過する該パス上の第２の観測箇所での第２のエッジ数をカウントする。そして、第１のエッジ数と第２のエッジ数とを比較する。これにより、期待値を外部から入れることなく、特定パスの動作を確認することができ、不具合の特定を容易化することができる。
【０１０７】
また、第１の観測箇所と第２の観測箇所から観測箇所を順次選択し、選択した観測箇所ごとに選択した観測箇所でのエッジ数をカウントする。これにより、観測箇所ごとにカウンタを設けずに、１カウンタのみで２観測箇所でのエッジ数をカウントすることができる。したがって、半導体装置の回路規模を最小限に抑えつつ、特定パスの不具合箇所の特定を容易化することができる。
【０１０８】
また、観測箇所ごとに観測箇所でのエッジ数をカウントするカウンタを有することにより、カウント時間を短縮化することができ、不具合箇所の特定を容易化することができる。
【０１０９】
また、実施の形態１で説明したように、半導体装置によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第１の入力信号が受け渡される観測箇所での第１のエッジ数をカウントする。第１の入力信号とエッジ数が同一であり、周期が異なる第２の入力信号が受け渡される該観測箇所での第２のエッジ数をカウントする。そして、第１のエッジ数と第２のエッジ数とを比較する。これにより、同一観測箇所において、低速動作試験と高速動作試験との違いのみで、不具合が発生するか否かを判断することができる。これにより、パスの不具合箇所の特定を容易化することができる。
【０１１０】
また、観測箇所ごとに観測箇所でのエッジ数をカウントするカウンタを有することにより、カウント時間を短縮化することができ、不具合箇所の特定を容易化することができる。
【０１１１】
また、実施の形態１で説明したように、半導体装置によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第１の入力信号が受け渡される特定パス上の第１の観測箇所での第１のエッジ数をカウントする。第１の入力信号とエッジ数が同一であり、周期が異なる第２の入力信号が受け渡される特定パス上の第２の観測箇所での第２のエッジ数をカウントする。そして、第１のエッジ数と第２のエッジ数とを比較する。これにより、異なる観測箇所において、低速動作試験と高速動作試験との違いにより、不具合が発生するか否かを判断することができる。これにより、特定パスの動作確認の容易化および不具合箇所の特定を容易化することができる。
【０１１２】
また、第１の観測箇所と第２の観測箇所から観測箇所を順次選択し、選択した観測箇所ごとに選択した観測箇所でのエッジ数をカウントする。これにより、観測箇所ごとにカウンタを設けずに、１カウンタのみで２観測箇所でのエッジ数をカウントすることができる。したがって、半導体装置の回路規模を最小限に抑えつつ、特定パスの不具合箇所の特定を容易化することができる。
【０１１３】
また、観測箇所ごとに観測箇所でのエッジ数をカウントするカウンタを有することにより、カウント時間を短縮化することができ、不具合箇所の特定を容易化することができる。
【０１１４】
以上実施の形態２で説明したように、試験プログラム、試験方法、および試験装置によれば、実施の形態１で説明した半導体装置に、第１の観測箇所を選択させる選択信号を入力し、立ち上がりおよび立ち下がりを一定期間繰り返す入力信号を入力する。一定期間経過後に、該半導体装置に、第２の観測箇所を選択させる選択信号を入力し、再度入力信号を入力する。これにより、検証者が選択した２つの観測箇所でのエッジ数を比較することができ、不具合の検証を容易化することができる。
【０１１５】
また、実施の形態１で説明した半導体装置に、立ち上がりおよび立ち下がりを一定期間繰り返す第１の入力信号を入力する。一定期間経過後に、該半導体装置に、第１の入力信号と同一エッジ数であり、異なる周期の第２の入力信号を入力する。これにより、同一観測箇所において、検証者が複数の周波数での動作試験を行うことができ、特定パスの不具合箇所の特定を容易化することができる。
【０１１６】
なお、本実施の形態で説明した試験方法は、予め用意された試験プログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本試験プログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体や記憶装置に記録され、コンピュータによって記録媒体や記憶装置から読み出されることによって実行される。また本試験プログラムは、インターネット等のネットワークを介して配布してもよい。
【０１１７】
上述した実施の形態に関し、さらに以下の付記を開示する。
【０１１８】
（付記１）立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所での第１のエッジ数および前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【０１１９】
（付記２）前記第１の観測箇所と前記第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、
前記計数手段は、
前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数することを特徴とする付記１に記載の半導体装置。
【０１２０】
（付記３）前記計数手段は、
前記第１のエッジ数を計数する第１のカウンタと、
前記第２のエッジ数を計数する第２のカウンタと、
を備えることを特徴とする付記１に記載の半導体装置。
【０１２１】
（付記４）立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の前記観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【０１２２】
（付記５）立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の第１の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【０１２３】
（付記６）前記第１の観測箇所と前記第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、
前記計数手段は、
前記選択手段により選択された観測箇所ごとにエッジ数を計数することを特徴とする付記５に記載の半導体装置。
【０１２４】
（付記７）前記計数手段は、
前記第１のエッジ数を計数する第１のカウンタと、
前記第２のエッジ数を計数する第２のカウンタと、
を備えることを特徴とする付記５に記載の半導体装置。
【０１２５】
（付記８）立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータに、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
処理を実行させることを特徴とする試験プログラム。
【０１２６】
（付記９）立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータに、
前記第１の信号を、前記第１の信号を前記パス上へ供給可能な入力端子へ入力し、
前記第１の信号を入力後、前記第２の信号を前記入力端子へ入力し、
前記比較結果を取得する、
処理を実行させることを特徴とする試験プログラム。
【０１２７】
（付記１０）立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータが、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
ことを特徴とする試験方法。
【０１２８】
（付記１１）立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の前記観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータが、
前記第１の信号を、前記第１の信号を前記パス上へ供給可能な入力端子へ入力し、
前記第１の信号を入力後、前記第２の信号を前記入力端子へ入力し、
前記比較結果を取得する、
ことを特徴とする試験方法。
【０１２９】
（付記１２）立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験する試験装置であって、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力する第１の選択信号入力手段と、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力する第１の信号入力手段と、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力する第２の選択信号入力手段と、
前記選択信号を入力後、前記信号を前記入力端子へ入力する第２の信号入力手段と、
前記比較結果を取得する取得手段と、
を備えることを特徴とする試験装置。
【０１３０】
（付記１３）立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の前記観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験する試験装置であって、
前記第１の信号を、前記第１の信号を前記パス上へ供給可能な入力端子へ入力する第１の信号入力手段と、
前記第１の信号を入力後、前記第２の信号を前記入力端子へ入力する第２の信号入力手段と、
前記比較結果を取得する取得手段と、
を備えることを特徴とする試験装置。
【符号の説明】
【０１３１】
１００〜５００，８００ 半導体装置
１０１，４０１，８０１ 選択回路
１０２，３０１，４０２ カウンタ
２０１，５０１ 第１のカウンタ
２０２，５０２ 第２のカウンタ
１０５，２０３，３０４，４０５，５０３，８０５ 比較回路
１０６，２０４，３０５，４０６，５０４，８０６ 出力端子
Ａ，Ｂ，（１）〜（６） 観測箇所
１６００ 試験装置
１７０１ 第１の選択信号入力部
１７０２，２３０２ 第１の入力信号入力部
１７０３ 第２の選択信号入力部
１７０４，２３０３ 第２の入力信号入力部
１７０５，２３０４ 取得部
【技術分野】
【０００１】
本発明は、半導体装置の動作を試験する半導体装置、試験プログラム、試験方法、および試験装置に関する。
【背景技術】
【０００２】
従来、半導体回路は製造後に試験が行われ、該試験により良品であると判断された場合、パッケージ化され、該試験により不良品であると判断された場合、不良理由が調査される。パッケージ化される前の不良品の調査では、たとえば、プローブを直接当てることで動作を確認する技術が知られている（たとえば、下記特許文献１参照。）。そして、パッケージ化後には、再度試験が行われる。パッケージ化後の試験により良品であると判断された場合、製品として出荷され、該試験により不良品であると判断された場合、廃棄または不良理由が調査される。
【０００３】
ここで、半導体メモリを例に挙げると、製造後の試験では、メモリセルの動作確認、ロジックの動作確認、入出力の規定に関するタイミングの確認などが実施される。パッケージ化後の試験では、製造後の試験に加えて、ＭａｘＣＬＫ試験と称する高周波試験などが実施される。
【０００４】
また、たとえば、電圧制御型の周波数発振要素を内蔵した半導体装置において、電源電圧の値を順次選択し、該選択した電源電圧の値で所定周波数を発生することができるか否かを試験する技術が知られている（たとえば、下記特許文献２参照。）。
【０００５】
また、短パルス幅の入力信号を入力とする半導体集積回路内の入力回路の試験において、入力信号を受け付けた入力回路の出力と外部から入力された期待値を比較する技術が知られている（たとえば、下記特許文献３参照。）。
【０００６】
また、パッケージ化では、半導体回路単体でパッケージングされる場合やＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）やＣｏＣ（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）のように他の半導体回路と併せてパッケージングされる場合がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−５７３１６号公報
【特許文献２】特開平９−５３９８号公報
【特許文献３】特開２００８−１２８７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、パッケージ化されると、半導体回路内のパスが内包されてしまうため、良・不良判定はできるが、不良箇所を特定することが困難である問題点があった。ここで、パスとは、たとえば、入力端子からマクロ（たとえば、ＦＦ（フリップフロップ））までの一連の素子および配線の集合、マクロ（たとえば、ＦＦ（フリップフロップ））間の一連の素子および配線の集合である。または、パスとは、たとえば、マクロから出力端子までの一連の素子および配線の集合である。
【０００９】
さらに、ＳｉＰやＣｏＣの様に複数の半導体回路が併せられてパッケージングされると、不具合が多岐に渡るという問題点があった。たとえば、インターフェース部分の接続の不具合、複数の半導体回路の組み合わせを起因とする高速のクロック周波数での試験（ＡｔＳｐｅｅｄ試験）での動作不具合が挙げられる。さらに、たとえば、ＳｉＰ内における半導体回路の配置位置などの構築環境による不具合（たとえば、ノイズ）などが挙げられる。
【００１０】
ここで、Ｖｔｈが低いＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）とＶｔｈが高い半導体メモリとの組み合わせを例に挙げる。ＡＳＩＣと半導体メモリとがそれぞれの仕様を満たしていても、Ｖｔｈの違いによるスピード差が原因でＡｔＳｐｅｅｄ試験を行うと動作不具合が発生する場合がある。
【００１１】
ＡｔＳｐｅｅｄ試験において、半導体メモリからの出力が期待値と一致しない原因としては、たとえば、半導体メモリへの入力ができない、半導体メモリへのライト動作ができない、半導体メモリへのリード動作ができないなどが挙げられる。さらに、ＡｔＳｐｅｅｄ試験において、半導体メモリからの出力が期待値と一致しない原因としては、たとえば、半導体メモリからのデータを取り込むことができないなどが挙げられる。接続確認試験やＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）等の試験で良・不良の判定を行うことはできるが、各パスは内包されてしまっているため、不良箇所を特定することが困難である問題点があった。
【００１２】
本発明は、上述した従来技術による問題点を解消するため、特定パスの動作確認を容易化し、不具合箇所の特定を容易化することができる半導体装置、試験プログラム、試験装置、および試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所での第１のエッジ数および前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置が提供される。
【００１４】
また、本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の前記観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置が提供される。
【００１５】
また、本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の第１の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置が提供される。
【００１６】
また、本発明の一の側面によれば、立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するために、前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力し、前記選択信号を入力後、前記信号を前記入力端子へ入力し、前記比較結果を取得する試験プログラム、試験装置、および試験方法が提供される。
【発明の効果】
【００１７】
本発明の一の側面によれば、特定パスの動作確認を容易化し、不具合箇所の特定を容易化することができるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の半導体装置の例１を示す説明図である。
【図２】図２は、本発明の半導体装置の例２を示す説明図である。
【図３】図３は、本発明の半導体装置の例３を示す説明図である。
【図４】図４は、本発明の半導体装置の例４を示す説明図である。
【図５】図５は、本発明の半導体装置の例５を示す説明図である。
【図６】図６は、ＤＲＡＭの一例を示すブロック図である。
【図７】図７は、観測箇所（１）〜（６）の詳細を示す説明図である。
【図８】図８は、半導体装置の一例を示す説明図である。
【図９】図９は、カウンタ８０２の一例を示す説明図である。
【図１０】図１０は、カウンタ９００〜カウンタ９０８の一例を示す説明図である。
【図１１】図１１は、比較回路８０５の一例を示す説明図である。
【図１２】図１２は、Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８の詳細な一例を示す説明図である。
【図１３】図１３は、Ｃｏｍｐ１２００の真理値表を示す説明図である。
【図１４】図１４は、ＣｏＣやＳｉＰの一の例を示す説明図である。
【図１５】図１５は、ＣｏＣやＳｉＰの他の例を示す説明図である。
【図１６】図１６は、実施の形態２にかかる試験装置のハードウェア例を示すブロック図である。
【図１７】図１７は、実施の形態２の例１にかかる試験装置１６００の機能ブロック図である。
【図１８】図１８は、実施の形態２の例１にかかる試験装置１６００による試験処理手順を示すフローチャートである。
【図１９】図１９は、観測箇所（１）と観測箇所（３）の比較例を示す説明図（その１）である。
【図２０】図２０は、期待値の取り込みに関する動作例を示す説明図である。
【図２１】図２１は、観測箇所（１）と観測箇所（３）の比較例を示す説明図（その２）である。
【図２２】図２２は、検査対象の取り込みに関する動作例を示す説明図である。
【図２３】図２３は、実施の形態２の例２にかかる試験装置１６００の機能ブロック図である。
【図２４】図２４は、実施の形態２の例２にかかる試験装置１６００による試験処理手順を示すフローチャートである。
【図２５】図２５は、実施の形態２の例３にかかる試験装置１６００による試験処理手順を示すフローチャート（その１）である。
【図２６】図２６は、実施の形態２の例３にかかる試験装置１６００による試験処理手順を示すフローチャート（その２）である。
【図２７】図２７は、実施の形態２の例４にかかる試験装置１６００による試験処理手順を示すフローチャート（その１）である。
【図２８】図２８は、実施の形態２の例４にかかる試験装置１６００による試験処理手順を示すフローチャート（その２）である。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照して、本発明にかかる半導体装置、試験プログラム、試験方法、および試験装置の実施の形態を詳細に説明する。
【００２０】
図１は、本発明の半導体装置の例１を示す説明図である。半導体装置１００は、選択回路１０１と、カウンタ１０２と、第１のレジスタ１０３と、第２のレジスタ１０４と、比較回路１０５と、出力端子１０６と、を有する。選択回路１０１は、入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａと観測箇所Ｂとが選択信号に応じて順に選択される。入力信号は立ち上がりと立ち下がりを一定期間繰り返す信号である。観測箇所Ａ，Ｂとは、半導体装置１１０の設計者によって任意に決定される。
【００２１】
カウンタ１０２は、選択された観測箇所ごとに観測箇所でのエッジ数をカウントする。ここで、エッジとは、信号の立ち下がり、信号の立ち上がり、または信号の立ち上がりおよび立ち下がりである。本明細書においては、信号の立ち下がりをエッジとしてカウントし、エッジ数とは、立ち上がりと立ち下がりを一定期間繰り返す入力信号におけるエッジの数である。
【００２２】
第１のレジスタ１０３は、選択回路１０１により観測箇所Ａが選択された場合、カウンタ１０２によりカウントされた観測箇所Ａでの第１のエッジ数を保持する。第２のレジスタ１０４は、選択回路１０１により観測箇所Ｂが選択された場合、カウンタ１０２によりカウントされた観測箇所Ｂでの第２のエッジ数を保持する。比較回路１０５は、第１のレジスタ１０３に保持された第１のエッジ数と、第２のレジスタ１０４に保持された第２のエッジ数とを比較する。出力端子１０６は、比較回路１０５による比較結果を出力する。
【００２３】
ここでは、第１のレジスタ１０３が第１のエッジ数を保持し、第２のレジスタ１０４が第２のエッジ数を保持したが、これに限らず、第１のレジスタ１０３が第２のエッジ数を保持し、第２のレジスタ１０４が第１のエッジ数を保持してもよい。また、図１では半導体装置１００と半導体装置１１０とは分けられているが、半導体装置１１０が半導体装置１００を有していてもよい。
【００２４】
図２は、本発明の半導体装置の例２を示す説明図である。半導体装置２００は、第１のカウンタ２０１と、第２のカウンタ２０２と、比較回路２０３と、出力端子２０４と、を有する。第１のカウンタ２０１は、立ち上がりと立ち下がりを一定期間繰り返す入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａでの第１のエッジ数をカウントする。
【００２５】
第２のカウンタ２０２は、該入力信号が入力端子１２０から受け渡される半導体装置１１０内の観測箇所Ｂでの第２のエッジ数をカウントする。比較回路２０３は、第１のカウンタ２０１によりカウントされた第１のエッジ数と第２のカウンタ２０２によりカウントされた第２のエッジ数とを比較する。出力端子２０４は、比較回路２０３による比較結果を出力する。
【００２６】
また、図２では、半導体装置２００と半導体装置１１０とは分かれているが、半導体装置１１０が半導体装置２００を有していてもよい。
【００２７】
図３は、本発明の半導体装置の例３を示す説明図である。半導体装置３００は、カウンタ３０１と、第１のレジスタ３０２と、第２のレジスタ３０３と、比較回路３０４と、出力端子３０５と、を有している。カウンタ３０１は、立ち上がりおよび立ち下がりを一定期間繰り返す第１の入力信号が受け渡される特定パス上の観測箇所Ａでの第１のエッジ数をカウントする。第１のレジスタ３０２は、第１のエッジ数を保持する。
【００２８】
つぎに、カウンタ３０１は、第１の入力信号とエッジ数が同一であり、周期が異なる第２の入力信号が受け渡される観測箇所Ａでの第２のエッジ数をカウントする。第２のレジスタ３０３は、第２のエッジ数を保持する。比較回路３０４は、第１のレジスタ３０２に保持された第１のエッジ数と第２のレジスタ３０３に保持された第２のエッジ数とを比較する。出力端子３０５は、比較回路３０４による比較結果を出力する。
【００２９】
また、図３では、半導体装置３００と半導体装置１１０とは異なる半導体装置であるが、半導体装置１１０が半導体装置３００を有していてもよい。
【００３０】
図４は、本発明の半導体装置の例４を示す説明図である。半導体装置４００は、選択回路４０１と、カウンタ４０２と、第１のレジスタ４０３と、第２のレジスタ４０４と、比較回路４０５と、出力端子４０６と、を有している。選択回路４０１は、半導体装置１１０内の特定パス上の観測箇所Ａと観測箇所Ｂとが選択信号に応じて順に選択される。該特定パスには、立ち上がりと立ち下がりを一定期間繰り返す第１の入力信号と、第１の入力信号と同一エッジ数であり、周期の異なる第２の入力信号と、が入力端子１２０から受け渡される。
【００３１】
カウンタ４０２は、選択回路４０１により観測箇所Ａが選択された場合、第１の入力信号が受け渡される観測箇所Ａでの第１のエッジ数をカウントする。第１のレジスタ４０３は、第１のエッジ数を保持する。カウンタ４０２は、選択回路４０１により観測箇所Ｂが選択された場合、第２の入力信号が受け渡される観測箇所Ｂでの第２のエッジ数をカウントする。第２のレジスタ４０４は、第２のエッジ数を保持する。比較回路４０５は、第１のレジスタ４０３に保持された第１のエッジ数と第２のレジスタ４０４に保持された第２のエッジ数とを比較する。出力端子４０６は、比較回路４０５による比較結果を出力する。
【００３２】
また、図４では、半導体装置４００と半導体装置１１０とは異なる半導体装置であるが、半導体装置１１０が半導体装置４００を有していてもよい。
【００３３】
図５は、本発明の半導体装置の例５を示す説明図である。半導体装置５００は、第１のカウンタ５０１と、第２のカウンタ５０２と、比較回路５０３と、出力端子５０４と、を有する。第１のカウンタ５０１は、立ち上がりと立ち下がりを一定期間繰り返す第１の入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ａでの第１のエッジ数をカウントする。第１のカウンタ５０１は、第１のエッジ数を保持する。
【００３４】
第２のカウンタ５０２は、第１の入力信号と同一エッジ数であり、周期が異なる第２の入力信号が入力端子１２０から受け渡される半導体装置１１０内の特定パス上の観測箇所Ｂでの第２のエッジ数をカウントする。第２のカウンタ５０２は、第２のエッジ数を保持する。比較回路５０３は、第１のカウンタ５０１によりカウントされた第１のエッジ数と第２のカウンタ５０２によりカウントされた第２のエッジ数とを比較する。出力端子５０４は、比較回路５０３による比較結果を出力する。
【００３５】
また、図５では、半導体装置５００と半導体装置１１０とは異なる半導体装置であるが、半導体装置１１０が半導体装置５００を有していてもよい。
【００３６】
実施の形態１では、上述の例１，３，４で示した試験用の半導体装置の詳細を示す。具体的には、実施の形態１では、ＤＲＡＭのリード／ライト時に使用されるパスの不良箇所を特定するための半導体装置を示す。そして、実施の形態２では、実施の形態１で説明した半導体装置によってＤＲＡＭのリード／ライト時に使用されるパスを試験する例を示す。
【００３７】
（実施の形態１）
（ＤＲＡＭ）
図６は、ＤＲＡＭの一例を示すブロック図である。ＤＲＡＭ６００は、ＣＬＯＣＫ ＢＵＦＦＥＲ６０１と、ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ６０２と、ＣＯＭＭＡＮＤ ＤＥＣＯＤＥＲ６０３と、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ） ＢＵＦＦＥＲ６０４と、を有している。ＤＲＡＭ６００は、ＭＥＭＯＲＹ ＣＯＲＥ ＣＯＮＴＲＯＬＬＥＲ６０６と、ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０と、Ｘ ＣＯＮＴＲＯＬＬＥＲ６０８と、Ｙ ＣＯＮＴＲＯＬＬＥＲ６０９と、を有している。ＤＲＡＭ６００は、ＲＥＡＤ ＡＭＰ６１１と、ＷＲＩＴＥ ＡＭＰ６１２と、を有している。図６中、点線で囲われた箇所を１バンクとし、該箇所が複数有ってもよい。
【００３８】
ＣＬＯＣＫ ＢＵＦＦＥＲ６０１は、ＣＬＫ／ＣＫＥ ＰＡＤから入力されたクロックを用いて各ブロックへクロックを供給する。ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ６０２は、Ａ ＰＡＤとＢＡ ＰＡＤからそれぞれ入力されたロウアドレスとバンクアドレスを保持する。具体的には、たとえば、ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ６０２はラッチである。
【００３９】
ＣＯＭＭＡＮＤ ＤＥＣＯＤＥＲ６０３は、ＣＳＢ ＰＡＤとＲＡＳＢ ＰＡＤとＣＡＳＢ ＰＡＤとＷＥＢ ＰＡＤと、から入力された値の組み合わせに応じてＤＲＡＭ６００内で解釈可能なコマンドに変換する。Ｉ／Ｏ ＢＵＦＦＥＲ６０４は、ＤＱ ＰＡＤ６１３から入力された値を保持し、またはＲＥＡＤ ＡＭＰ６１１からのデータをＤＱ ＰＡＤ６１３に出力する。具体的には、たとえば、Ｉ／Ｏ ＢＵＦＦＥＲ６０４はラッチや出力Ｇａｔｅである。
【００４０】
ＡＤＤＲＥＳＳ ＣＯＮＴＲＯＬＬＥＲ６０５は、ＡＤＤＲＥＳＳ ＢＵＦＦＥＲ６０２から受け付けたアドレスを制御する。ＭＥＭＯＲＹ ＣＯＲＥ ＣＯＮＴＲＯＬＬＥＲ６０６は、Ｉ／Ｏ ＢＵＦＦＥＲ６０４からの入力データと、ＣＯＭＭＡＮＤ ＤＥＣＯＤＥＲ６０３からのコマンドと、ＡＤＤＲＥＳＳ ＣＯＮＴＲＯＬＬＥＲ６０５からのアドレスと、に応じてＸアドレスとＹアドレスを制御する。
【００４１】
ＢＵＲＳＴ ＣＯＮＴＲＯＬＬＥＲ６０７は、バースト命令を制御する。Ｘ ＣＯＮＴＲＯＬＬＥＲ６０８は、指定されたＸアドレスのメモリセルの読み出しと書き込みを制御する。Ｙ ＣＯＮＴＲＯＬＬＥＲ６０９は、指定されたＹアドレスのメモリセルの読み出しと書き込みを制御する。ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０は、アレイ状に並べられたメモリセル群である。
【００４２】
ＲＥＡＤ ＡＭＰ６１１は、読み出し命令時に、ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０から読み出されたデータの電圧値を増幅し、Ｉ／Ｏ ＢＵＦＦＥＲ６０４へ受け渡す。ＷＲＩＴＥ ＡＭＰ６１２は、書き込み命令時に、Ｉ／Ｏ ＢＵＦＦＥＲ６０４から受け渡された書き込みデータの電圧値を増幅し、ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０の指定されたメモリセルへ受け渡す。
【００４３】
図６中（１）〜（６）で示す箇所が観測箇所である。観測箇所は設計者が決定したパス上の箇所であり、観測箇所の数が多ければ多いほど、不具合の特定が容易となる。観測箇所は、クロックに同期する箇所でなくてもよい。観測箇所（１）〜（６）は、ＤＲＡＭ６００のリード／ライト時に使用されるパス上である。
【００４４】
図７は、観測箇所（１）〜（６）の詳細を示す説明図である。ここでは、データパスの転送可否を判断するための観測箇所が挙げられている。観測箇所（１）〜（３）は書き込み命令時のパスの転送可否を判断するためのパス上の観測箇所であり、観測箇所（４）〜（６）は読み出し命令時のパスの転送可否を判断するためのパス上の観測箇所である。
【００４５】
観測箇所（１）は、Ｉ／Ｏ ＢＵＦＦＥＲ６０４内のＤＱ ＰＡＤ６１３からの入力をラッチするラッチとＤＱ ＰＡＤ６１３との間である。観測箇所（２）は、Ｉ／Ｏ ＢＵＦＦＥＲ６０４内のＤＱ ＰＡＤ６１３からの入力をラッチするラッチとＷＲＩＴＥ ＡＭＰ６１２の間である。
【００４６】
観測箇所（３）は、ＷＲＩＴＥ ＡＭＰ６１２とＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０との間である。観測箇所（４）は、ＭＥＭＯＲＹ ＣＥＬＬ ＡＲＲＡＹ６１０とＲＥＡＤ ＡＭＰ６１１の間である。
【００４７】
観測箇所（５）は、ＲＥＡＤ ＡＭＰ６１１と、ＲＥＡＤ ＡＭＰ６１１からのデータをラッチするＩ／Ｏ ＢＵＦＦＥＲ６０４内の出力Ｇａｔｅとの間である。観測箇所（６）は、Ｉ／Ｏ ＢＵＦＦＥＲ６０４内の出力ＧａｔｅとＤＱ ＰＡＤ６１３との間である。
【００４８】
（半導体装置）
図８は、半導体装置の一例を示す説明図である。半導体装置８００は、選択回路８０１と、カウンタ８０２と、期待値レジスタ８０３と、検査対象用レジスタ８０４と、比較回路８０５と、出力端子８０６と、を有している。
【００４９】
選択回路８０１は、観測箇所（１）〜（６）のうちのいずれかの観測箇所の値を選択信号に応じて出力する。具体的には、たとえば、選択信号は３ビットのデータであり、選択信号の値が３’ｂ０００の場合、選択回路８０１は観測箇所（１）の値を出力し、選択信号の値が３’ｂ００１の場合、選択回路８０１は観測箇所（２）の値を出力する。具体的には、たとえば、選択信号の値が３’ｂ０１０の場合、選択回路８０１は観測箇所（３）の値を出力し、選択信号の値が３’ｂ０１１の場合、選択回路８０１は観測箇所（４）の値を出力する。具体的には、たとえば、選択信号の値が３’ｂ１００の場合、選択回路８０１は観測箇所（５）の値を出力し、選択信号の値が３’ｂ１０１の場合、選択回路８０１は観測箇所（６）の値を出力する。
【００５０】
カウンタ８０２は、たとえば、９ビット分のカウント値までカウント可能であり、選択回路８０１から出力された信号のエッジ数をカウントする。
【００５１】
図９は、カウンタ８０２の一例を示す説明図である。カウンタ８０２は、カウンタ９００〜カウンタ９０８を有し、９ビット分のカウント値を出力する。ＴＥＳＴ／リセット信号がＬｏｗの場合、カウンタ８０２のカウント値はリセットされ、ＴＥＳＴ／リセット信号がＨｉｇｈの場合、カウンタ８０２のカウント値はカウント可能な状態となる。信号の入力に応じてカウントを行う。カウンタ９００〜カウンタ９０８は同一構成である。
【００５２】
図１０は、カウンタ９００〜カウンタ９０８の一例を示す説明図である。カウンタ９００〜カウンタ９０８の構成は、たとえば、図１０で示すカウンタ１０００と同一構成である。カウンタ１０００は、入力がＴＣとＴ／Ｒであり、出力がＣである。カウンタ１０００は、ＮＡＮＤ１００１と、ＩＮＶＥＴＥＲ１００２と、トランスミッションゲート１００３と、ＩＮＶＥＴＥＲ１００４と、ＮＡＮＤ１００５と、ＩＮＶＥＴＥＲ１００６と、を有している。さらに、カウンタ１０００は、トランスミッションゲート１００７と、ＩＮＶＥＴＥＲ１００８と、ＮＯＲ１００９と、を有している。Ｔ／Ｒの値がＬｏｗの場合、Ｃの値がＬｏｗとなり、ＴＣの値がＨｉｇｈからＬｏｗに変化すると、Ｃの値が反転する。
【００５３】
図８に戻って、期待値レジスタ８０３は、たとえば、取り込みＡの値がＨｉｇｈの場合、カウンタ８０２のカウント値を取り込み、取り込みＡの値がＬｏｗの場合、取り込んだカウント値を保持する。具体的には、たとえば、期待値レジスタ８０３はラッチ群である。ＣＯＵＮＴ［８：０］の値がそれぞれ期待レジａ〜ｉとして保持される。期待レジａが最上位ビットであり、期待レジｂ〜ｈが上位から順に並び、期待レジｉが最下位ビットである。
【００５４】
検査対象用レジスタ８０４は、たとえば、取り込みＢの値がＨｉｇｈの場合、カウンタ８０２のカウント値を取り込み、取り込みＢの値がＬｏｗの場合、取り込んだカウント値を保持する。具体的には、たとえば、検査対象用レジスタ８０４はラッチ群である。ＣＯＵＮＴ［８：０］の値がそれぞれ検査レジａ〜ｉとして保持される。検査レジａが最上位ビットであり、検査レジｂ〜ｈが上位から順に並び、検査レジｉが最下位ビットである。
【００５５】
比較回路８０５は、期待値レジスタ８０３の値（期待レジａ〜ｉの値）と検査対象用レジスタ８０４の値（検査レジａ〜ｉの値）とを比較する。
【００５６】
図１１は、比較回路８０５の一例を示す説明図である。比較回路８０５では、Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８と比較回路１１１０とを有している。Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８は、期待レジａ〜ｉの値と検査レジａ〜ｉの値とをそれぞれ比較し、比較結果としてそれぞれＣｏｍｐ−ａ〜Ｃｏｍｐ−ｉを出力する。図１１で示していないが、Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８には比較命令が入力されており、比較命令がＨｉｇｈである場合に、それぞれ期待レジａ〜ｉの値と検査レジａ〜ｉの値とを比較する。具体的には、たとえば、Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８は同一構成である。
【００５７】
図１２は、Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８の詳細な一例を示す説明図である。Ｃｏｍｐ１１００〜Ｃｏｍｐ１１０８の構成は、たとえば、Ｃｏｍｐ１２００と同一構成である。Ｃｏｍｐ１２００では、ＮＡＮＤ回路１２０１と、組み合わせ回路１２０２と、インバータ１２０３と、トランスミッションゲート１２０４と、ＰＭＯＳ１２０５と、ＰＭＯＳ１２０６と、ＮＭＯＳ１２０７と、ＮＭＯＳ１２０８と、を有している。図１３を用いてＣｏｍｐ１２００の真理値表を示す。
【００５８】
図１３は、Ｃｏｍｐ１２００の真理値表を示す説明図である。Ｃｏｍｐ１２００では、比較命令と、期待レジｘ（ｘ＝ａ〜ｉ）と、検査レジｘと、が入力であり、Ｙと、Ｚと、Ｃｍｐと、が出力である。真理値表１３００では、比較命令の項目１３０１と、期待レジｘの項目１３０２と、検査レジｘの項目１３０３と、Ｙの項目１３０４と、Ｚの項目１３０５と、Ｃｍｐの項目１３０６と、を有している。
【００５９】
比較命令の項目１３０１は比較命令の入力例を示し、期待値レジスタｘの項目は期待値レジスタｘの例を示し、検査レジｘの項目１３０３は検査レジｘの例を示している。Ｙの項目１３０４は、比較命令の項目１３０１の値と期待レジｘの項目１３０２の値と検査レジｘの項目１３０３の値に応じたＹの値が示されている。Ｚの項目１３０５は、比較命令の項目１３０１の値と期待レジｘの項目１３０２の値と検査レジｘの項目１３０３の値に応じたＺの値が示されている。Ｃｍｐの項目１３０６は、比較命令の項目１３０１の値と期待レジｘの項目１３０２の値と検査レジｘの項目１３０３の値に応じたＣｍｐの値が示されている。
【００６０】
比較命令の値がＬｏｗの場合、期待レジｘの値と検査レジｘの値とがいずれの値であっても（＊（ドントケア））、Ｙの値は、ハイインピーダンス（Ｈｉ−Ｚ）であり、Ｚの値はＨｉｇｈであり、Ｃｍｐの値はＨｉｇｈである。比較命令の値がＨｉｇｈの場合、Ｙの値とＺの値とＣｍｐの値とは期待レジｘと検査レジｘとに応じて決定される。比較命令がＨｉｇｈの場合、期待レジｘの値と検査レジｘの値とが一致すると、Ｃｍｐの値がＬｏｗとなり、期待レジｘの値と検査レジｘの値とが一致しないと、Ｃｍｐの値がＨｉｇｈとなる。
【００６１】
図１１に戻って、Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉは、比較回路１１１０の入力である。比較回路１１１０は、Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉと出力命令を入力とし、ＯＵＴを出力とする。比較回路１１１０は、ＮＯＲ回路１１１１〜１１１３と、組み合わせ回路１１１４とを有している。出力命令がＬｏｗの場合、ＯＵＴはＨｉｇｈを出力し、出力命令がＨｉｇｈの場合、ＯＵＴはＣｏｍｐ−ａ〜Ｃｏｍｐ−ｉの値によって決定される。出力命令がＨｉｇｈの場合、Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉのうちいずれか一つの信号の値がＨｉｇｈであれば、ＯＵＴからＨｉｇｈが出力され、Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉのうちのすべての信号の値がＬｏｗであれば、ＯＵＴからＬｏｗが出力される。
【００６２】
また、図８に戻って、出力端子８０６は、比較回路８０５から比較結果を出力する。出力命令がＨｉｇｈの場合に、出力端子８０６からＬｏｗが出力された場合、選択された２つの観測箇所でのエッジ数が一致したことを示す。
【００６３】
図１４は、ＣｏＣやＳｉＰの一の例を示す説明図である。ＣｏＣ１４００は、ＤＲＡＭ１４０１とＬｏｇｉｃ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ１４０２とを有している。ＤＲＡＭ１４０１は、マクロであり、半導体装置８００を有していることとする。ＣｏＣ１４００では、たとえば、比較結果をＰＡＤから出力する。ＳｉＰ１４１０では、ＤＲＡＭ１４１１とＡＳＩＣ１４１２を有している。ＤＲＡＭ１４１１は、半導体装置８００を有していることとする。ＳｉＰ１４１０では、比較結果をＰｉｎ／Ｂａｌｌから出力する。
【００６４】
図１５は、ＣｏＣやＳｉＰの他の例を示す説明図である。ＢＩＳＴを用いて試験する場合には、選択された観測箇所が出力される。ＣｏＣ１５００は、ＤＲＡＭ１５０１とＬｏｇｉｃ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ１５０２とを有している。ＤＲＡＭ１５０１は、マクロであり、半導体装置８００を有していることとする。ＣｏＣ１５００では、たとえば、比較結果と選択された観測箇所の情報をＰＡＤから出力する。
【００６５】
ＳｉＰ１５１０では、ＤＲＡＭ１５１１とＡＳＩＣ１５１２を有している。ＤＲＡＭ１５１１は、半導体装置８００を有していることとする。ＳｉＰ１５１０では、比較結果と選択された観測箇所の情報をＰｉｎ／Ｂａｌｌから出力する。
【００６６】
（実施の形態２）
実施の形態２では、実施の形態１で説明した半導体装置８００によってＤＲＡＭ６００のリード／ライト時に使用されるパスを試験する例を示す。
【００６７】
（試験装置のハードウェア例）
図１６は、実施の形態２にかかる試験装置のハードウェア例を示すブロック図である。図１６において、試験装置１６００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１６０１と、ＲＯＭ（Ｒｅａｄ‐Ｏｎｌｙ Ｍｅｍｏｒｙ）１６０２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１６０３と、磁気ディスクドライブ１６０４と、磁気ディスク１６０５と、光ディスクドライブ１６０６と、光ディスク１６０７と、ディスプレイ１６０８と、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）１６０９と、キーボード１６１０と、マウス１６１１と、スキャナ１６１２と、プリンタ１６１３と、を備えている。また、各部はバス１６１５によってそれぞれ接続されている。
【００６８】
ここで、ＣＰＵ１６０１は、試験装置１６００の全体の制御を司る。ＲＯＭ１６０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１６０３は、ＣＰＵ１６０１のワークエリアとして使用される。磁気ディスクドライブ１６０４は、ＣＰＵ１６０１の制御にしたがって磁気ディスク１６０５に対するデータのリード／ライトを制御する。磁気ディスク１６０５は、磁気ディスクドライブ１６０４の制御で書き込まれたデータを記憶する。
【００６９】
光ディスクドライブ１６０６は、ＣＰＵ１６０１の制御にしたがって光ディスク１６０７に対するデータのリード／ライトを制御する。光ディスク１６０７は、光ディスクドライブ１６０６の制御で書き込まれたデータを記憶したり、光ディスク１６０７に記憶されたデータをコンピュータに読み取らせたりする。
【００７０】
ディスプレイ１６０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１６０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
【００７１】
Ｉ／Ｆ１６０９は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネットなどのネットワーク１６１４に接続され、ネットワーク１６１４を介して他の装置に接続される。そして、Ｉ／Ｆ１６０９は、ネットワーク１６１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１６０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。
【００７２】
キーボード１６１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力を行う。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス１６１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などを行う。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
【００７３】
スキャナ１６１２は、画像を光学的に読み取り、試験装置１６００内に画像データを取り込む。なお、スキャナ１６１２は、ＯＣＲ（Ｏｐｔｉｃａｌ Ｃｈａｒａｃｔｅｒ Ｒｅａｄｅｒ）機能を持たせてもよい。また、プリンタ１６１３は、画像データや文書データを印刷する。プリンタ１６１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。
【００７４】
（例１）
例１では、ある入力信号での第１の観測箇所のカウント値を期待値とし、該入力信号と同一入力信号での第２の観測箇所のカウント値と該期待値とを比較する例を示す。
【００７５】
（実施の形態２の例１にかかる試験装置１６００の機能ブロック図例）
図１７は、実施の形態２の例１にかかる試験装置１６００の機能ブロック図である。試験装置１６００は、第１の選択信号入力部１７０１と、第１の入力信号入力部１７０２と、第２の選択信号入力部１７０３と、第２の入力信号入力部１７０４と、取得部１７０５と、を有している。第１の選択信号入力部１７０１〜取得部１７０５は、具体的には、たとえば、試験プログラムにコーディングされていることとする。該プログラムはＲＡＭ１６０３、磁気ディスク１６０５、光ディスク１６０７などの記憶装置に記憶されていることとする。ＣＰＵ１６０１が、該記憶装置にアクセスして該試験プログラムを読み出し、該プログラム内にコーディングされている処理を実行することにより、該第１の選択信号入力部１７０１〜取得部１７０５の処理が実行される。
【００７６】
第１の選択信号入力部１７０１は、複数の選択箇所から、第１の観測箇所を半導体装置８００に選択させる選択信号を半導体装置８００へ入力する。第１の入力信号入力部１７０２は、選択信号を入力後、立ち上がり立ち下がりを一定期間繰り返す入力信号を入力端子へ入力する。ＤＲＡＭ６００では、該入力端子がＤＱ ＰＡＤ６１３である。
【００７７】
第２の選択信号入力部１７０３は、第１の入力信号入力部１７０２による入力信号を入力後、複数の観測箇所から、第２の観測箇所を選択させる選択信号を入力する。第２の入力信号入力部１７０４は、選択信号を入力後、入力信号を入力端子へ入力する。
【００７８】
取得部１７０５は、比較結果をＰＡＤから取得する。具体的には、たとえば、取得部１７０５は、取得した比較結果をディスプレイ１６０８へ表示、プリンタ１６１３へ印刷出力、Ｉ／Ｆ１６０９によって外部装置へ送信してもよい。また、具体的には、たとえば、取得部１７０５は、ＲＡＭ１６０３、磁気ディスク１６０５、光ディスク１６０７などの記憶装置に記憶させることとしてもよい。
【００７９】
ここで、半導体装置８００を例に挙げて、第１の観測箇所が観測箇所（１）であり、第２の観測箇所が観測箇所（３）である場合の試験処理手順を説明する。
【００８０】
（実施の形態２の例１にかかる試験装置１６００による試験処理手順）
図１８は、実施の形態２の例１にかかる試験装置１６００による試験処理手順を示すフローチャートである。まず、試験装置１６００が、第１の選択信号入力部１７０１により、観測箇所（１）を選択させる選択信号を入力し（ステップＳ１８０１）、カウンタ８０２をリセットさせるリセット信号を入力する（ステップＳ１８０２）。試験装置１６００が、第１の入力信号入力部１７０２により、立ち上がりおよび立ち下がりを一定期間繰り返す入力信号の入力を開始し（ステップＳ１８０３）、一定期間経過後、入力信号の入力を終了し（ステップＳ１８０４）、期待値レジスタ８０３への取り込み命令を入力する（ステップＳ１８０５）。
【００８１】
つぎに、試験装置１６００が、第２の選択信号入力部１７０３により、観測箇所（３）を選択させる選択信号を入力し（ステップＳ１８０６）、カウンタ８０２をリセットさせるリセット信号を入力し（ステップＳ１８０７）、第２の入力信号入力部１７０４により、立ち上がりおよび立ち下がりを一定期間繰り返す入力信号の入力を開始する（ステップＳ１８０８）。試験装置１６００が、一定期間経過後、入力信号の入力を終了し（ステップＳ１８０９）、検査対象用レジスタ８０４への取り込み命令を入力する（ステップＳ１８１０）。試験装置１６００が、期待値レジスタ８０３の値と、検査対象用レジスタ８０４の値と、を比較させる命令を入力し（ステップＳ１８１１）、取得部１７０５により、比較結果を取得し（ステップＳ１８１２）、一連の処理を終了する。つぎに、試験装置１６００の試験による観測箇所（１）でのエッジ数と観測箇所（３）でのエッジ数との比較に関する半導体装置８００の詳細な動作について図１９〜図２２を用いて説明する。
【００８２】
図１９は、観測箇所（１）と観測箇所（３）の比較例を示す説明図（その１）である。まず、観測箇所（１）でのエッジ数を期待値とするために、試験装置１６００が選択信号を４’ｂ００００とし、選択回路８０１が観測箇所（１）での値をカウンタ８０２へ出力する。試験装置１６００がＴｅｓｔ／リセット信号をＬｏｗからＨｉｇｈにすることで、カウンタ８０２がカウント可能となる。試験装置１６００が、ＤＱ ＰＡＤ６１３を介して入力信号を入力すると、カウンタ８０２は、観測箇所（１）でのエッジ数をカウントする。試験装置１６００が取り込みＡ命令を入力し、期待値レジスタ８０３がカウンタ８０２のカウント値を取り込む。ここで、取り込みＡ命令を入力するとは、取り込みＡ命令をＬｏｗからＨｉｇｈに変更することである。
【００８３】
図２０は、期待値の取り込みに関する動作例を示す説明図である。タイミングチャート２０００では、観測箇所（１）と、観測箇所（３）と、選択信号と、ＴＥＳＴ／リセット信号と、ＣＯＵＮＴ［８：０］と、取り込みＡと、期待レジａ〜ｉと、取り込みＢと、検査レジａ〜ｉと、の変化を示す。さらに、タイミングチャート２００では、比較命令と、Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉと、出力命令と、比較結果との変化を示す。ここでは、理解の容易化のため、一定時間ごとに時間１〜９の番号を付している。
【００８４】
まず、時間１では、ＴＥＳＴ／リセット信号がＬｏｗであるため、カウンタ８０２がリセットされる。ＴＥＳＴ／リセット信号がＬｏｗからＨｉｇｈに変化すると、カウンタ８０２はカウント可能となる。選択信号は４’ｂ００００であるため、観測箇所（１）での値がカウンタ８０２へ入力される。観測箇所（１）での値がＨｉｇｈからＬｏｗに変化すると、カウンタ８０２がカウントし、図２０中ＣＯＵＮＴ［８：０］の値がカウントアップされている。
【００８５】
そして、時間８では、取り込みＡがＬｏｗからＨｉｇｈになるため、期待値レジスタ８０３がＣＯＵＮＴ［８：０］の値を取り込むことで、期待レジａ〜ｉの値が９’ｂ００００００１１１となる。
【００８６】
図２１は、観測箇所（１）と観測箇所（３）の比較例を示す説明図（その２）である。観測箇所（３）のデータを検査対象とするために、試験装置１６００が選択信号を４’ｂ０１０とし、選択回路８０１が観測箇所（３）での値をカウンタ８０２へ出力する。試験装置１６００がＴｅｓｔ／リセット信号を用いてカウンタ８０２をリセットする。試験装置１６００が、Ｔｅｓｔ／リセット信号をＬｏｗからＨｉｇｈにすることで、カウンタ８０２がカウント可能となる。試験装置１６００が、ＤＱ ＰＡＤ６１３を介して観測箇所（１）での計数時の入力信号と同一の入力信号を入力すると、カウンタ８０２は観測箇所（３）でのエッジ数をカウントする。試験装置１６００が取り込みＢ命令を入力し、検査対象用レジスタ８０４がカウンタ８０２のカウント値を取り込む。ここで、取り込みＢ命令を入力するとは、取り込みＢ命令をＬｏｗからＨｉｇｈに変更することである。
【００８７】
図２２は、検査対象の取り込みに関する動作例を示す説明図である。図２２のタイミングチャート２０００は、図２０のタイミングチャート２０００の続きであり、理解の容易化のため、一定時間ごとに時間１０〜１８の番号を付している。時間１０では、選択信号は４’ｂ００１０であるため、観測箇所（３）のデータがカウンタ８０２へ入力される。時間１０では、ＴＥＳＴ／リセット信号がＨｉｇｈからＬｏｗになり、ＣＯＵＮＴ［８：０］の値が９’ｂ０００００００００となり、ＴＥＳＴ／リセット信号がＬｏｗからＨｉｇｈに変化すると、カウンタ８０２はカウント可能となる。カウンタ８０２は、観測箇所（３）でのトグル回数をカウントする。時間１７では、取り込みＢがＬＯＷからＨｉｇｈに変化し、検査対象用レジスタ８０４がカウンタ８０２のカウント値を取り込むことで、検査レジａ〜ｉが９’ｂ００００００１１０となる。
【００８８】
時間１８では、比較命令がＬｏｗからＨｉｇｈとなり、期待レジａ〜ｉの値と検査レジａ〜ｉの値とがそれぞれ比較される。期待レジａ〜ｉの値が９’ｂ００００００１１１であり、検査レジａ〜ｉの値が９’ｂ００００００１１０である。Ｃｏｍｐ−ａ〜Ｃｏｍｐ−ｉの値は９’ｂ００００００００１であり、Ｃｏｍｐ−ｉがＨｉｇｈであるため、最下位ビットの比較結果が不一致であることを示している。時間１８では、出力命令がＬｏｗからＨｉｇｈに変化し、比較回路８０５から比較結果が出力される。ここでは、比較結果がＨｉｇｈであるため、期待値レジスタ８０３の値と検査対象用レジスタ８０４の値とが不一致である。すなわち、観測箇所（１）から観測箇所（３）までの間に不具合の原因がある。また、たとえば、不具合の原因を詳細に特定するために、観測箇所（１）と観測箇所（２）とを比較、または観測箇所（２）と観測箇所（３）とを比較してもよい。
【００８９】
（例２）
例２では、低速動作試験（ＳＬＯＷ ＳＰＥＥＤ試験）による観測箇所でのカウント値を期待値とし、高速動作試験（ＡｔＳｐｅｅｄ試験）による同一観測箇所でのカウント値と該期待値とを比較する例を示す。高 速動作試験の入力信号は、低速動作試験での入力信号とはエッジ数が同一であり、周期が低速動作試験での入力信号よりも速くなる。
【００９０】
（実施の形態２の例２にかかる試験装置１６００の機能ブロック図例）
図２３は、実施の形態２の例２にかかる試験装置１６００の機能ブロック図である。試験装置１６００は、選択信号入力部２３０１と、第１の入力信号入力部２３０２と、第２の入力信号入力部２３０３と、取得部２３０４と、を有している。選択信号入力部２３０１〜取得部２３０４は、具体的には、たとえば、試験プログラムにコーディングされていることとする。該プログラムはＲＡＭ１６０３、磁気ディスク１６０５、光ディスク１６０７などの記憶装置に記憶されていることとする。ＣＰＵ１６０１が、該記憶装置にアクセスして該試験プログラムを読み出し、該プログラム内にコーディングされている処理を実行することにより、該第１の選択信号入力部２３０１〜取得部２３０４の処理が実行される。
【００９１】
選択信号入力部２３０１は、複数の観測箇所から、一の観測箇所を選択させる選択信号を入力する。第１の入力信号入力部２３０２は、低速動作試験での第１の入力信号を入力端子へ入力する。第２の入力信号入力部２３０３は、高速動作試験での第２の入力信号を入力端子へ入力する。ここで、入力端子は、ＤＱ ＰＡＤ６１３である。
【００９２】
取得部２３０４は、比較結果を取得する。具体的には、たとえば、取得部２３０４は、取得した比較結果をディスプレイ１６０８へ表示、プリンタ１６１３へ印刷出力、Ｉ／Ｆ１６０９によって外部装置へ送信してもよい。また、具体的には、たとえば、取得部２３０４は、ＲＡＭ１６０３、磁気ディスク１６０５、光ディスク１６０７などの記憶装置に記憶させることとしてもよい。
【００９３】
ここで、半導体装置８００を例に挙げて、一の観測箇所が、観測箇所（１）である場合の試験装置１６００による試験処理手順を説明する。
【００９４】
（実施の形態２の例２にかかる試験装置１６００による試験処理手順）
図２４は、実施の形態２の例２にかかる試験装置１６００による試験処理手順を示すフローチャートである。まず、試験装置１６００が、選択信号入力部２３０１により観測箇所（１）を選択させる選択信号を入力し（ステップＳ２４０１）、カウンタ８０２をリセットさせるリセット信号を入力する（ステップＳ２４０２）。試験装置１６００が、第１の入力信号入力部２３０２により、低速動作試験での第１の入力信号の入力を開始し（ステップＳ２４０３）、所定期間分入力したら、第１の入力信号の入力を終了する（ステップＳ２４０４）。
【００９５】
試験装置１６００が、期待値レジスタ８０３への取り込み命令を入力し（ステップＳ２４０５）、カウンタ８０２をリセットさせるリセット信号を入力する（ステップＳ２４０６）。試験装置１６００が、第２の入力信号入力部２３０３により、高速動作試験での第２の入力信号の入力を開始し（ステップＳ２４０７）、第１の入力信号と同一エッジ数分入力したら、第２の入力信号の入力を終了する（ステップＳ２４０８）。
【００９６】
試験装置１６００が、検査対象用レジスタ８０４への取り込み命令を入力し（ステップＳ２４０９）、期待値レジスタ８０３の値と検査対象用レジスタ８０４の値とを比較させる命令を入力する（ステップＳ２４１０）。試験装置１６００が、取得部２３０４により、比較結果を取得し（ステップＳ２４１１）、一連の処理を終了する。
【００９７】
（例３）
つぎに、例３では、低速動作試験（ＳＬＯＷ ＳＰＥＥＤ試験）による観測箇所（１）でのカウント値を期待値とし、高速動作試験（ＡｔＳｐｅｅｄ試験）による観測箇所（１）〜（６）でのカウント値と期待値とを比較する試験処理手順を示す。
【００９８】
（実施の形態２の例３にかかる試験装置１６００による試験処理手順）
図２５および図２６は、実施の形態２の例３にかかる試験装置１６００による試験処理手順を示すフローチャートである。まず、試験装置１６００が、観測箇所（１）を選択回路８０１に選択させる選択信号を入力し（ステップＳ２５０１）、カウンタ８０２をリセットさせるリセット信号を入力し（ステップＳ２５０２）、低速動作試験での第１の入力信号の入力を開始する（ステップＳ２５０３）。試験装置１６００が、一定期間入力信号を入力したら、第１の入力信号の入力を終了し（ステップＳ２５０４）、期待値レジスタ８０３への取り込み命令を入力する（ステップＳ２５０５）。
【００９９】
つぎに、試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所があるか否かを判断する（ステップＳ２５０６）。試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所があると判断した場合（ステップＳ２５０６：Ｙｅｓ）、未確認な観測箇所から任意の観測箇所を選択する（ステップＳ２５０７）。試験装置１６００が、選択した観測箇所を選択回路８０１に選択させる選択信号を入力し（ステップＳ２５０８）、カウンタ８０２をリセットさせるリセット信号を入力し（ステップＳ２５０９）、高速動作試験での第２の入力信号の入力を開始する（ステップＳ２５１０）。
【０１００】
試験装置１６００が、第１の入力信号と同一エッジ数分入力したら、第２の入力信号の入力を終了し（ステップＳ２５１１）、検査対象用レジスタ８０４への取り込み命令を入力する（ステップＳ２５１２）。試験装置１６００が、期待値レジスタ８０３の値と検査対象用レジスタ８０４の値とを比較させる命令を入力し（ステップＳ２５１３）、比較結果を取得する（ステップＳ２５１４）。
【０１０１】
そして、試験装置１６００が、不一致であるか否かを判断する（ステップＳ２５１５）。試験装置１６００が、不一致であると判断した場合（ステップＳ２５１５：Ｙｅｓ）、
選択した観測箇所で不一致が発生したことを出力し（ステップＳ２５１６）、一連の処理を終了する。試験装置１６００が、不一致でないと判断した場合（ステップＳ２５１５：Ｎｏ）、ステップＳ２５０６へ戻る。試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所がないと判断した場合（ステップＳ２５０６：Ｎｏ）、一連の処理を終了する。
【０１０２】
（例４）
例４では、ＢＩＳＴを用いて自動で試験する。例４では、例３と同様に低速動作試験（ＳＬＯＷ ＳＰＥＥＤ試験）での観測箇所（１）のカウント値を期待値とし、高速動作試験（ＡｔＳｐｅｅｄ）での観測箇所（１）〜（６）のカウント値と期待値とを比較する例を示す。
【０１０３】
（実施の形態２の例４にかかる試験装置１６００による試験処理手順）
図２７および図２８は、実施の形態２の例４にかかる試験装置１６００による試験処理手順を示すフローチャートである。まず、試験装置１６００が、自動検査スタート命令を出力し（ステップＳ２７０１）、観測箇所（１）を選択回路８０１に選択させる選択信号を入力する（ステップＳ２７０２）。試験装置１６００が、カウンタ８０２をリセットさせるリセット信号を入力し（ステップＳ２７０３）、低速動作試験での内部発生信号を送信する（ステップＳ２７０４）。試験装置１６００が、一定期間内部発生信号を送信したら、内部発生信号の送信を終了し（ステップＳ２７０５）、期待値レジスタ８０３への取り込み命令を入力する（ステップＳ２７０６）。
【０１０４】
つぎに、試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所があるか否かを判断する（ステップＳ２７０７）。試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所があると判断した場合（ステップＳ２７０７：Ｙｅｓ）、未確認な観測箇所から任意の観測箇所を選択する（ステップＳ２７０８）。試験装置１６００が、選択した観測箇所を選択回路８０１に選択させる選択信号を入力し（ステップＳ２７０９）、カウンタ８０２をリセットさせるリセット信号を入力し（ステップＳ２７１０）、高速動作試験での内部発生信号を送信する（ステップＳ２７１１）。
【０１０５】
試験装置１６００が、低速動作試験での内部発生信号と同一エッジ数分入力したら、内部発生信号の送信を終了し（ステップＳ２７１２）、検査対象用レジスタ８０４への取り込み命令を入力する（ステップＳ２７１３）。試験装置１６００が、期待値レジスタ８０３の値と検査対象用レジスタ８０４の値とを比較させる比較命令を内部発生させ（ステップＳ２７１４）、比較結果と選択した観測箇所の情報とを出力し（ステップＳ２７１５）、ステップＳ２７０７へ戻る。試験装置１６００が、観測箇所（１）〜（６）のうち、未確認な観測箇所がないと判断した場合（ステップＳ２７０７：Ｎｏ）、一連の処理を終了する。
【０１０６】
以上実施の形態１で説明したように、半導体装置によれば、立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所での第１のエッジ数と該信号が通過する該パス上の第２の観測箇所での第２のエッジ数をカウントする。そして、第１のエッジ数と第２のエッジ数とを比較する。これにより、期待値を外部から入れることなく、特定パスの動作を確認することができ、不具合の特定を容易化することができる。
【０１０７】
また、第１の観測箇所と第２の観測箇所から観測箇所を順次選択し、選択した観測箇所ごとに選択した観測箇所でのエッジ数をカウントする。これにより、観測箇所ごとにカウンタを設けずに、１カウンタのみで２観測箇所でのエッジ数をカウントすることができる。したがって、半導体装置の回路規模を最小限に抑えつつ、特定パスの不具合箇所の特定を容易化することができる。
【０１０８】
また、観測箇所ごとに観測箇所でのエッジ数をカウントするカウンタを有することにより、カウント時間を短縮化することができ、不具合箇所の特定を容易化することができる。
【０１０９】
また、実施の形態１で説明したように、半導体装置によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第１の入力信号が受け渡される観測箇所での第１のエッジ数をカウントする。第１の入力信号とエッジ数が同一であり、周期が異なる第２の入力信号が受け渡される該観測箇所での第２のエッジ数をカウントする。そして、第１のエッジ数と第２のエッジ数とを比較する。これにより、同一観測箇所において、低速動作試験と高速動作試験との違いのみで、不具合が発生するか否かを判断することができる。これにより、パスの不具合箇所の特定を容易化することができる。
【０１１０】
また、観測箇所ごとに観測箇所でのエッジ数をカウントするカウンタを有することにより、カウント時間を短縮化することができ、不具合箇所の特定を容易化することができる。
【０１１１】
また、実施の形態１で説明したように、半導体装置によれば、立ち上がりおよび立ち下がりを一定期間繰り返す第１の入力信号が受け渡される特定パス上の第１の観測箇所での第１のエッジ数をカウントする。第１の入力信号とエッジ数が同一であり、周期が異なる第２の入力信号が受け渡される特定パス上の第２の観測箇所での第２のエッジ数をカウントする。そして、第１のエッジ数と第２のエッジ数とを比較する。これにより、異なる観測箇所において、低速動作試験と高速動作試験との違いにより、不具合が発生するか否かを判断することができる。これにより、特定パスの動作確認の容易化および不具合箇所の特定を容易化することができる。
【０１１２】
また、第１の観測箇所と第２の観測箇所から観測箇所を順次選択し、選択した観測箇所ごとに選択した観測箇所でのエッジ数をカウントする。これにより、観測箇所ごとにカウンタを設けずに、１カウンタのみで２観測箇所でのエッジ数をカウントすることができる。したがって、半導体装置の回路規模を最小限に抑えつつ、特定パスの不具合箇所の特定を容易化することができる。
【０１１３】
また、観測箇所ごとに観測箇所でのエッジ数をカウントするカウンタを有することにより、カウント時間を短縮化することができ、不具合箇所の特定を容易化することができる。
【０１１４】
以上実施の形態２で説明したように、試験プログラム、試験方法、および試験装置によれば、実施の形態１で説明した半導体装置に、第１の観測箇所を選択させる選択信号を入力し、立ち上がりおよび立ち下がりを一定期間繰り返す入力信号を入力する。一定期間経過後に、該半導体装置に、第２の観測箇所を選択させる選択信号を入力し、再度入力信号を入力する。これにより、検証者が選択した２つの観測箇所でのエッジ数を比較することができ、不具合の検証を容易化することができる。
【０１１５】
また、実施の形態１で説明した半導体装置に、立ち上がりおよび立ち下がりを一定期間繰り返す第１の入力信号を入力する。一定期間経過後に、該半導体装置に、第１の入力信号と同一エッジ数であり、異なる周期の第２の入力信号を入力する。これにより、同一観測箇所において、検証者が複数の周波数での動作試験を行うことができ、特定パスの不具合箇所の特定を容易化することができる。
【０１１６】
なお、本実施の形態で説明した試験方法は、予め用意された試験プログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本試験プログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体や記憶装置に記録され、コンピュータによって記録媒体や記憶装置から読み出されることによって実行される。また本試験プログラムは、インターネット等のネットワークを介して配布してもよい。
【０１１７】
上述した実施の形態に関し、さらに以下の付記を開示する。
【０１１８】
（付記１）立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所での第１のエッジ数および前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【０１１９】
（付記２）前記第１の観測箇所と前記第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、
前記計数手段は、
前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数することを特徴とする付記１に記載の半導体装置。
【０１２０】
（付記３）前記計数手段は、
前記第１のエッジ数を計数する第１のカウンタと、
前記第２のエッジ数を計数する第２のカウンタと、
を備えることを特徴とする付記１に記載の半導体装置。
【０１２１】
（付記４）立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の前記観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【０１２２】
（付記５）立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の第１の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【０１２３】
（付記６）前記第１の観測箇所と前記第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、
前記計数手段は、
前記選択手段により選択された観測箇所ごとにエッジ数を計数することを特徴とする付記５に記載の半導体装置。
【０１２４】
（付記７）前記計数手段は、
前記第１のエッジ数を計数する第１のカウンタと、
前記第２のエッジ数を計数する第２のカウンタと、
を備えることを特徴とする付記５に記載の半導体装置。
【０１２５】
（付記８）立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータに、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
処理を実行させることを特徴とする試験プログラム。
【０１２６】
（付記９）立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータに、
前記第１の信号を、前記第１の信号を前記パス上へ供給可能な入力端子へ入力し、
前記第１の信号を入力後、前記第２の信号を前記入力端子へ入力し、
前記比較結果を取得する、
処理を実行させることを特徴とする試験プログラム。
【０１２７】
（付記１０）立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータが、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
ことを特徴とする試験方法。
【０１２８】
（付記１１）立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の前記観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータが、
前記第１の信号を、前記第１の信号を前記パス上へ供給可能な入力端子へ入力し、
前記第１の信号を入力後、前記第２の信号を前記入力端子へ入力し、
前記比較結果を取得する、
ことを特徴とする試験方法。
【０１２９】
（付記１２）立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験する試験装置であって、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力する第１の選択信号入力手段と、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力する第１の信号入力手段と、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力する第２の選択信号入力手段と、
前記選択信号を入力後、前記信号を前記入力端子へ入力する第２の信号入力手段と、
前記比較結果を取得する取得手段と、
を備えることを特徴とする試験装置。
【０１３０】
（付記１３）立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の前記観測箇所での第２のエッジ数を計数する計数手段と、前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験する試験装置であって、
前記第１の信号を、前記第１の信号を前記パス上へ供給可能な入力端子へ入力する第１の信号入力手段と、
前記第１の信号を入力後、前記第２の信号を前記入力端子へ入力する第２の信号入力手段と、
前記比較結果を取得する取得手段と、
を備えることを特徴とする試験装置。
【符号の説明】
【０１３１】
１００〜５００，８００ 半導体装置
１０１，４０１，８０１ 選択回路
１０２，３０１，４０２ カウンタ
２０１，５０１ 第１のカウンタ
２０２，５０２ 第２のカウンタ
１０５，２０３，３０４，４０５，５０３，８０５ 比較回路
１０６，２０４，３０５，４０６，５０４，８０６ 出力端子
Ａ，Ｂ，（１）〜（６） 観測箇所
１６００ 試験装置
１７０１ 第１の選択信号入力部
１７０２，２３０２ 第１の入力信号入力部
１７０３ 第２の選択信号入力部
１７０４，２３０３ 第２の入力信号入力部
１７０５，２３０４ 取得部
【特許請求の範囲】
【請求項１】
立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所での第１のエッジ数および前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の観測箇所と前記第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、
前記計数手段は、
前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数することを特徴とする請求項１に記載の半導体装置。
【請求項３】
立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の前記観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【請求項４】
立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の第１の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【請求項５】
前記第１の観測箇所と前記第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、
前記計数手段は、
前記選択手段により選択された観測箇所ごとにエッジ数を計数することを特徴とする請求項４に記載の半導体装置。
【請求項６】
立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータに、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
処理を実行させることを特徴とする試験プログラム。
【請求項７】
立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータが、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
ことを特徴とする試験方法。
【請求項８】
立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験する試験装置であって、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力する第１の選択信号入力手段と、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力する第１の信号入力手段と、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力する第２の選択信号入力手段と、
前記選択信号を入力後、前記信号を前記入力端子へ入力する第２の信号入力手段と、
前記比較結果を取得する取得手段と、
を備えることを特徴とする試験装置。
【請求項１】
立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所での第１のエッジ数および前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の観測箇所と前記第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、
前記計数手段は、
前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数することを特徴とする請求項１に記載の半導体装置。
【請求項３】
立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の前記観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【請求項４】
立ち上がりおよび立ち下がりを一定期間繰り返す第１の信号が通過するパス上の第１の観測箇所での第１のエッジ数を計数し、前記第１の信号とエッジ数が同一であり、周期が異なる第２の信号が通過する前記パス上の第２の観測箇所での第２のエッジ数を計数する計数手段と、
前記計数手段により計数された前記第１のエッジ数と前記第２のエッジ数とを比較する比較手段と、
前記比較手段による比較結果を出力する出力手段と、
を備えることを特徴とする半導体装置。
【請求項５】
前記第１の観測箇所と前記第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段、を備え、
前記計数手段は、
前記選択手段により選択された観測箇所ごとにエッジ数を計数することを特徴とする請求項４に記載の半導体装置。
【請求項６】
立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータに、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
処理を実行させることを特徴とする試験プログラム。
【請求項７】
立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験するコンピュータが、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力し、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力し、
前記選択信号を入力後、前記信号を前記入力端子へ入力し、
前記比較結果を取得する、
ことを特徴とする試験方法。
【請求項８】
立ち上がりおよび立ち下がりを一定期間繰り返す信号が通過するパス上の第１の観測箇所と第２の観測箇所から、選択信号に応じて観測箇所を順次選択する選択手段と、前記選択手段により選択された観測箇所ごとに前記選択された観測箇所でのエッジ数を計数する計数手段と、前記計数手段により計数された前記第１の観測箇所での第１のエッジ数と前記第２の観測箇所での第２のエッジ数とを比較する比較手段と、前記比較手段による比較結果を出力する出力手段と、を備える半導体装置を試験する試験装置であって、
前記第１の観測箇所と前記第２の観測箇所から、前記第１の観測箇所を選択する前記選択信号を入力する第１の選択信号入力手段と、
前記選択信号を入力後、前記信号を、前記信号を前記パス上へ供給可能な入力端子へ入力する第１の信号入力手段と、
前記信号を入力後、前記第１の観測箇所と前記第２の観測箇所から、前記第２の観測箇所を選択する前記選択信号を入力する第２の選択信号入力手段と、
前記選択信号を入力後、前記信号を前記入力端子へ入力する第２の信号入力手段と、
前記比較結果を取得する取得手段と、
を備えることを特徴とする試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１２−１７７６２６（Ｐ２０１２−１７７６２６Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１１−４０９６３（Ｐ２０１１−４０９６３）
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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