半導体装置の製造方法
【課題】半導体装置の電気特性および加工寸法の変動を低減し、半導体装置を高品質で高歩留まりで製造できる、半導体装置の製造技術を提供する。
【解決手段】半導体製造システムにおいて、測定領域の配線方向の長さを、配線幅の10倍以上として配線幅を測定する検査工程202を有し、この配線幅の検査工程を含む、複数の検査工程の検査データを収集する機能(データ収集ユニット203)、その検査データを用いて半導体装置の電気特性または加工寸法の予測モデルを生成し、この予測モデルから制御モデルを生成する機能(データ解析ユニット204)、および半導体装置の製造工程の複数の検査工程の検査データと制御モデルを基に制御工程の処理条件を適切に制御する機能(プロセス制御ユニット205)を有し、半導体装置の製造工程の制御方法を実現する。
【解決手段】半導体製造システムにおいて、測定領域の配線方向の長さを、配線幅の10倍以上として配線幅を測定する検査工程202を有し、この配線幅の検査工程を含む、複数の検査工程の検査データを収集する機能(データ収集ユニット203)、その検査データを用いて半導体装置の電気特性または加工寸法の予測モデルを生成し、この予測モデルから制御モデルを生成する機能(データ解析ユニット204)、および半導体装置の製造工程の複数の検査工程の検査データと制御モデルを基に制御工程の処理条件を適切に制御する機能(プロセス制御ユニット205)を有し、半導体装置の製造工程の制御方法を実現する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造工程の制御方法において、配線幅の寸法測定方法に適用して有効な技術に関するものである。
【背景技術】
【0002】
近年、半導体デバイスの寸法は微細化が進み、精度に関しては0.1μm以下のゲート電極を10%以下の寸法精度で加工しなければならないほど厳しくなっている。例えば、ゲート電極の寸法は半導体デバイスの動作特性を決定する主要因の一つであり、その加工寸法は、ゲート電極の加工工程だけでなく、ゲート電極の膜厚や加工時のマスクとなるレジストパターンの寸法などのゲート電極の加工工程より前の工程の影響を受ける。そのため、同一の処理条件、同一の加工工程によりゲート電極を加工した場合においても、各工程の微小な変動の累積により、ゲート電極の加工寸法は一定の値にならず、ある範囲をもって、例えばゲート電極の加工寸法の目標値90nmに対し、3σで10nm程度の寸法変動が発生する。したがって、寸法精度が悪化し、ひいては生産性の低下を引き起こす。
【0003】
この問題に対して、各工程の検査データから寸法変動を予測し、適切な制御工程の処理条件を修正し、寸法変動を抑制する工夫がなされてきた。
【0004】
例えば、制御工程の処理条件を修正する方法としては、特許文献1に示されている。この特許文献1には、半導体ウエハに第1のプロセスを実行し、このプロセスに関連した統合計測データを取得する。この統合計測データから、少なくとも一つの誤差を特定し、この誤差を補償するべく、第2のプロセスに対して調整プロセスを実行する方法が開示されている。
【0005】
また、もう一つの例が、特許文献2に示されている。この特許文献2には、ワークピースを加工するステップと、測定された特徴パラメータからトランジスタモデルを用いて特徴パラメータを出力するステップがある。この出力ステップを用いてウエハ電気テストを予測するステップとその予測値に基づき欠陥のある工程を検出するステップと、欠陥のある工程を訂正するステップを用いる方法が開示されている。
【0006】
また、フィードフォワードにより素子分離領域の寸法を制御する方法が、特許文献3に記されている。この特許文献3には、素子分離領域と活性領域の表面の段差のモデル式を作成し、CMP(Chemical Mechanical Polishing)後の膜厚計測データから、モデル式を用い、埋め込み酸化膜を除去する洗浄工程の時間を制御することにより、上記段差を一定に制御する方法が開示されている。
【0007】
一方、近年のリソグラフィ技術では、配線幅の微細化に対応するため、光源波長が短くなり、それに伴いレジスト材料も変更されている。非特許文献1に記すように、特に光源波長193nmのArFエキシマレーザに対応したレジスト材料(以下、ArFレジスト)では、ラインエッジラフネス(LER:Line Edge Roughness)という配線幅の変動が顕著になっている。その配線幅の変動は3σで6nm程度ある。そのため、配線幅の寸法計測では、たとえ同一配線上であっても、異なる箇所の配線幅を測定した場合には、それぞれ測定した寸法が異なる問題が発生する。そのため、このLERが大きいレジストパターンを用いた半導体装置の製造工程の寸法検査工程では、寸法の測定精度が悪化するという問題がある。また、0.1μm以下の微細な配線幅を高精度、かつ高速に測定する方法が必要とされる。
【0008】
このような状況の中、配線幅の測定方法がいくつか提案されている。そのうちの一つは、現在最も広く使用されている走査型電子顕微鏡CD−SEM(Critical Dimension−Scanning Electron Microscope)を用いた配線幅の測定方法である。このCD−SEMの特徴は、電子線を使用するため、配線幅が0.1μm以下であっても高解像度の画像を取得することが可能であり、また任意の測定対象を計測することが可能である。また、一般的にArFレジストは電子線照射によりシュリンクする事が知られており、そのシュリンク量は電子線の照射量に依存する。しかし、最新型のCD−SEMでは、測定を自動化することにより、測定対象毎のシュリンク量を最低限にする機能や、電子線の走査間隔を広くとることによりシュリンク量を低減する機能(Rectangular Scan)を有している。このRectangular Scan機能は電子線の走査間隔を変えることにより、縦方向と横方向の倍率が異なる画像を取得することが可能である。このCD−SEMによる配線幅の測定方法は比較的高速であり、任意な測定対象に対し高精度な測定ができる特徴を持つ。
【0009】
もう一つの方法としては、非特許文献2に示すようにスキャトロメトリを使用した方法がある。この方法は、50μm角以上の領域にわたって、周期的に配列されたパターンに対し、光の干渉波形を取得する。そして、測定対象の構造モデルからシミュレーションした干渉波形と、実際に取得した干渉波形とを比較することにより、測定対象の寸法を計測する方法である。このスキャトロメトリを使用した配線幅の測定方法は、上記のようなシミュレーションする上で単純な構造であり、かつ50μm以上の領域に渡り周期的に配列されているような限定されたパターンに対しては、比較的高速に測定できる特徴を持つ。
【0010】
また、もう一つの方法としては、非特許文献3に示すように原子間力顕微鏡を用いたCD−AFM(Critical Dimension−Atomic Force Microscope)による配線幅の測定方法がある。この方法は、微細なプローブを用いて、測定対象を直接3次元計測することにより、配線幅を測定する方法である。また、測定対象を直接測定するため、測定対象の3次元構造を把握することが可能である。また、その測定精度は測定対象の大きさと、プローブの形状および寸法に大きく依存する。
【0011】
以上述べてきたように、半導体装置の製造工程においては、その加工寸法を制御するための方法や、微細な測定対象を高精度に測定する方法が提案されている。
【特許文献1】特表2005−510083号公報
【特許文献2】特表2003−531491号公報
【特許文献3】特開2002−151465号公報
【非特許文献1】A.Yamaguchi,et.al.,Proceedings of SPIE vol.5375,p468−476(2004)
【非特許文献2】B.Cheung,et.al.,Proceedings of SPIE vol.5752,p30−40(2005)
【非特許文献3】V.A.Ukraintsev,et.al.,Proceedings of SPIE vol.5752,p127−139(2005)
【発明の開示】
【発明が解決しようとする課題】
【0012】
近年、半導体デバイスの寸法は微細化が進み、特に0.1μm以下といったゲート電極の微細化および10%以下という加工精度の厳しい要求に対し、個々の加工工程の高精度化のみでは、要求される加工精度を実現は困難になっている。また、ゲート電極の加工寸法は、エッチング時のマスクとなるリソグラフィの寸法だけでなく、ゲート電極となる材料の膜厚や、さらに上流側の素子分離層(STI:Shallow Trench Isolation)加工モジュールの加工結果の影響を受ける。つまり、被加工膜よりさらに下層のレイヤの情報が必要になっている。そのため、複数のレイヤの寸法、膜厚などの測定データを用いたモデル式によるFF(Feed Forward)制御が必要となる。
【0013】
一方、近年のゲート電極の配線幅が0.1μm以下である半導体装置の製造工程では、193nmの光源波長を用いたArFリソグラフィが主流となっており、ArF用のレジスト材料が使用されている。このArFレジストを用いて露光されたパターンでは、ラインエッジラフネス(LER)という、配線幅の変動が顕著になっており、その配線幅の変動は3σで6nm程度ある。そのため、配線幅の寸法計測では、たとえ同一配線上であっても、異なる箇所の配線幅を測定した場合には、それぞれの測定した寸法が異なる問題が発生し、寸法の測定精度が低下する。この配線幅の変動の主要因は、レジスト材料起因であるため、今後配線寸法がさらに微細化したとしても、配線幅の変動はほとんど低減しないと考えられる。つまり、従来の測定方法では、配線幅に代表される寸法測定の精度が不足し、ひいてはFF制御に用いるモデル式の精度が低下する。その結果、このLERによる寸法測定精度の低下が、半導体装置の製造工程の管理、および制御する上で、非常に重要な課題となっている。
【0014】
そのため、ゲート電極に代表される微細形状を高精度に加工するためには、複数レイヤのデータに基づくモデル式によるFF制御と、LERの影響を除外した高精度な寸法計測方法が必要になる。
【0015】
上記のLERが大きいレジストパターンを用いた半導体装置の製造工程に対し、前記特許文献1および特許文献2に記載されている制御方法を適用した場合、配線幅の測定精度の不足により、モデルの精度、およびモデルから決定した訂正ステップの精度が低下し、十分な効果を得ることは困難である。また、前記特許文献3に記載されているモデル式を用いた活性領域と素子分離領域の段差の制御方法は、ゲート電極等の配線幅の制御に適用した場合には、やはり配線幅の測定精度が課題となり、配線幅を制御するには十分でない。
【0016】
また、配線幅の測定精度を向上する方法としては、測定点数を増加することも有効である。しかし、測定点数の増加は、検査工程のスループットを低下させると共に、製造工程を制御する上でデータ量が膨大になるため、計算負荷の増大の原因となる。そのため、生産性を考慮した場合、測定点数の増加は必ずしも良い方法ではない。
【0017】
また、配線幅の測定方法として、上記スキャトロメトリを使用した場合、50μm角以上の領域にわたって周期的に配列された比較的簡単なパターン、例えばラインアンドスペースに対しては高速に測定できる。しかし、測定対象としては、上記のような限定されたパターンは測定可能であるが、ArFレジストに特徴的なLERのような不規則な形状を再現することはできない。また、下地として素子分離領域がある場合には、干渉波形をシミュレーションするモデルが複雑となり、測定精度が低下する。さらに、半導体装置の製造工程において、真に制御したい配線幅は、例えばロジック部やSRAM(Static Random Access Memory)部など、回路部でのゲート電極の配線幅である。このような回路パターンでは、素子分離領域があり、ゲート電極のパターンは必ずしもラインアンドスペースのような単純な周期パターンではない。そのため、限定されたパターンしか測定できないスキャトロメトリにより測定したデータは、例えば回路部のゲート電極の配線幅のような、真に制御したい配線幅の予測モデルの構築に使用するには十分ではない。
【0018】
また、配線幅の測定方法として上記のCD−AFMを使用した場合、任意の測定パターンを直接3次元測定できるため、回路部のゲート電極の幅のように、真に制御したい配線幅を測定することができる。しかし、装置の構成上、スループットが極端に低く、またプローブを頻繁に交換する必要があるなど、メンテナンス性が低い特徴がある。そのため、半導体装置の生産性を考慮した場合、CD−AFMによる寸法検査データを使用することは、必ずしも良い方法ではない。
【0019】
また、配線幅の測定方法として上記のCD−SEMを使用した場合、下地に素子分離領域がある構造や、不規則に配列した任意の測定パターンを高精度に測定することが可能である。しかし、ArFレジストに代表されるようなレジストパターンを測定した場合には、電子線照射によりArFレジストがシュリンクする。検査工程において、このシュリンクの影響を除外するため、リソグラフィ後の配線幅の検査工程と、レジストパターンを用いて加工した後の配線幅の検査工程では、同一配線上の異なる箇所を測定するのが通例になっている。しかし、たとえ同一配線上の異なる箇所を測定したとしても、ArFレジストのLERの影響により、同じ寸法が得られるとは限らない。また、上記のRectangular Scan機能を用いると、ArFレジストのシュリンク量を低減可能であるが、その倍率や測定領域をどのように設定するかが、測定データの精度に大きく影響する。
【0020】
以上述べてきたように、半導体装置の加工寸法を制御する方法はいくつか開示されているが、配線幅が0.1μm以下になり、LERが大きいレジストパターンを用いた半導体装置の製造工程では、その配線幅の測定精度の劣化により、予測モデルの精度が低下する。そのため、予測モデルに基づき制御対象の加工寸法を制御しようとしても、十分な効果が得られない。また、配線幅の微細化に伴い、新しい測定方法が提案されているが、半導体装置の製造工程を制御する上で、予測モデルに使用できるほど十分な精度をもった測定方法は十分検討されていない。
【0021】
そこで、本発明は、半導体装置の電気特性および加工寸法の変動を低減し、半導体装置を高品質で高歩留まりで製造できる、半導体装置の製造技術を提供することを目的とするものである。具体的には、寸法検査工程での測定誤差を低減し、少ない測定データ数、かつ高精度な寸法測定方法、およびその測定方法を用いた複数レイヤの寸法や膜厚などの測定データに基づくモデルを生成し、このモデル式によるFF制御方法を用い、寸法変動の少ない半導体装置の製造工程の制御方法を実現するものである。
【0022】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0023】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0024】
本発明は、半導体装置の製造工程において、配線幅の測定精度を向上するべく、測定領域の配線方向の長さを、配線幅の10倍以上として配線幅を測定する検査工程を有し、この配線幅の検査工程を含む、複数の検査工程の検査データを収集する機能、その検査データを用いて半導体装置の電気特性または加工寸法の予測モデルを生成する機能、予測モデルから制御モデルを生成する機能、および半導体装置の製造工程の複数の検査工程の検査データと制御モデルを基に制御工程の処理条件を適切に制御する機能を有する半導体装置の製造工程の制御システムを構築し、この制御システムを用いて半導体装置の製造方法を実現する。
【0025】
すなわち、本発明の半導体装置の製造方法は、以下のような特徴を有するものである。
【0026】
(1)半導体装置を加工する複数の処理工程と、その加工結果を検査する複数の検査工程からなる半導体装置の製造方法であって、複数レイヤの検査工程の検査データを収集する工程と、その複数レイヤの検査データを解析する工程と、半導体装置の特徴的なパラメータの中から少なくとも一つのパラメータに対し、複数レイヤの検査データからパラメータの予測モデルを作成する工程と、複数の処理工程の中から少なくとも一つの処理工程を制御工程とし、半導体装置のパラメータを安定化するために制御工程の処理条件の少なくとも一つの設定値を決定する制御モデルを作成する工程と、複数レイヤの検査データから制御モデルに基づき制御工程の処理条件の設定値を計算する工程と、その計算した設定値に基づき制御工程の処理条件を変更する工程を有することを特徴とする。
【0027】
(2)前記(1)の半導体装置の製造方法において、予測モデルとして、半導体装置のゲート電極の配線幅に対する予測モデル、半導体装置のゲート電極のオフセットスペーサの寸法に対する予測モデル、および半導体装置のトランジスタの閾値電圧に対する予測モデルのいずれかを生成することを特徴とする。
【0028】
(3)前記(1)の半導体装置の製造方法において、半導体装置の特徴的な寸法である活性領域と素子分離領域の段差を複数の検査工程の検査データから算出する工程を有し、その活性領域と素子分離領域の段差を予測モデルのパラメータの一つとすることを特徴とする。
【0029】
(4)前記(1)の半導体装置の製造方法において、走査型電子顕微鏡を用いてレジストパターンを検査する工程を有し、そのレジストパターンのシュリンク量を予測モデルのパラメータの一つとすることを特徴とする。
【0030】
(5)前記(1)の半導体装置の製造方法において、予測モデルの変数の一つとして、パターン占有率、装置のメンテナンス後からの処理時間、処理ウエハの処理順番、および処理ウエハのバッチ処理装置内のウエハ積載位置のいずれかを用いることを特徴とする。
【0031】
(6)前記(1)の半導体装置の製造方法において、配線幅を検査する工程を有し、測定領域の配線方向の長さが1μm以上であり、かつ測定対象の配線幅が0.1μm以下であることを特徴とする。
【0032】
(7)前記(1)の半導体装置の製造方法において、配線幅を検査する工程を有し、走査型電子顕微鏡を用い、配線方向の倍率が150,000倍以下であり、横方向の倍率が100,000倍以上である測定画像から、配線幅を計測することを特徴とする。
【0033】
(8)前記(1)の半導体装置の製造方法において、配線幅を検査する工程を有し、予測モデルを生成する際に使用する寸法計測データを走査型電子顕微鏡およびスキャトロメトリを使用して測定し、制御パラメータを決定する際には、スキャトロメトリにより測定した寸法計測データを使用することを特徴とする。
【0034】
(9)前記(1)の半導体装置の製造方法において、ある一つの加工工程の処理前および処理後の配線幅を検査する工程を有し、その処理前および処理後で測定位置が誤差0.5μm以下の精度で一致する箇所を計測することを特徴とする。
【0035】
(10)前記(1)の半導体装置の製造方法において、検査工程の一つとして、応力測定の検査工程、不純物濃度の検査工程、膜厚の検査工程、半導体装置の電気特性の検査工程のいずれかを有することを特徴とする。
【0036】
(11)前記(1)の半導体装置の製造方法において、半導体装置の特徴的な寸法を複数の検査工程の検査データから算出する工程を有し、その特徴的な寸法を予測モデルのパラメータの一つとすることを特徴とする。
【0037】
(12)前記(1)の半導体装置の製造方法において、検査工程における検査データとして、ロット毎の平均値、ロット内の少なくとも1枚以上を抜き取って測定した平均値、ウエハ毎の平均値、およびチップ毎の平均値のいずれかを用いることを特徴とする。
【0038】
(13)前記(1)の半導体装置の製造方法において、制御工程の処理条件の変更として、処理ロット毎に制御パラメータの値を計算し、その処理ロット毎に制御工程の処理条件、処理ウエハ毎に制御パラメータの値を計算し、その処理ウエハ毎に制御工程の処理条件、およびチップ毎に制御パラメータの値を計算し、その処理ウエハのチップ毎に制御工程の処理条件のいずれかを変更することを特徴とする。
【0039】
(14)前記(1)の半導体装置の製造方法において、少なくとも二つ以上の予測モデルを生成する工程と、少なくとも二つ以上の制御モデルを生成し、少なくとも二つ以上の制御工程の制御パラメータを決定する工程を有することを特徴とする。
【0040】
(15)前記(1)の半導体装置の製造方法において、配線幅を検査する工程を有し、複数の配線幅の平均値を測定値とすることを特徴とする。
【0041】
(16)前記(1)の半導体装置の製造方法において、ある一つの加工工程の処理前および処理後の配線幅を検査する工程を有し、処理前および処理後で測定位置が誤差0.5μm以下の精度で一致する箇所を計測し、その計測した配線の二つのエッジプロファイルの差が最小になるようデータ処理をして、その二つのエッジプロファイルが一致する箇所の寸法を検査データとすることを特徴とする。
【0042】
さらに、本発明は、前記(1)〜(16)の半導体装置の製造方法を実施するための半導体製造システム、この半導体製造システムを用いて製造された半導体装置などに適用可能である。
【発明の効果】
【0043】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0044】
本発明によれば、主に3つの効果が期待できる。一つ目の効果としては、配線幅の測定精度が向上したことにより、予測モデルの精度を改善できる。その高精度のモデルを用いて、適切に制御工程を制御することにより、高い加工精度を実現でき、最終的に半導体装置の生産性を向上することが可能となる。また、二つ目の効果としては、配線幅の測定精度が向上したことにより、従来の測定方法に比べ、少ない測定点数であっても、予測モデルを十分な精度に確保することができる。そのため、検査工程のスループットを低下させること無く、高い加工精度を実現でき、最終的に半導体装置の生産性を向上することが可能である。また、三つ目の効果としては、精度の高い予測モデルから、制御対象の加工寸法に対する各工程の影響度を算出することができる。この影響度が大きい工程が、寸法変動の主要因になっていると判断することができる。このように、本発明の予測モデルにより、半導体装置の製造工程における重要管理工程を抽出することができる。
【発明を実施するための最良の形態】
【0045】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0046】
(本発明の実施の形態の概要)
本発明の実施の形態の概要を、図1,図2に基づいて説明する。それぞれ、図1は半導体装置の製造方法における作業フロー、図2は半導体製造システムの構成を示す。
【0047】
本発明の実施の形態において、半導体装置の製造方法における作業フローでは、図1に示すように、まず、実験計画法(DOE:design of experiment)により、制御対象となる加工寸法がばらつくように、適切な処理工程の処理条件を恣意的に変更する(101)。これは、加工寸法に対する各処理工程の効果を強調するためである。次に、各検査工程の測定データを収集し、外れ値を除外する(102,103)。その後、その測定データを用いて予測モデル(予測モデル式)を生成する(104)。次に、予測モデルと制御対象の加工寸法の設定値から、制御工程の制御パラメータを計算する制御モデル(制御モデル式)を生成する(105)。次に、実際に製品製造工程を開始する(106)。制御工程の直前までの検査工程の測定データを収集し、制御モデルに渡す(107,108)。そして、制御モデル式から、制御パラメータを算出し、それに基づき、制御工程の処理条件を変更する(109,110)。そして、制御工程を処理し、その後の製造工程を続行する(111,112)。
【0048】
次に、製造ラインにおける半導体製造システムの構成を図2に示す。処理ウエハは図2中の処理工程201により、順次処理される。図2中の矢印は処理ウエハの流れをあらわす。処理工程201の間には、複数の検査工程202により、成膜膜厚、加工寸法などの検査が行われる。量産ラインにおいて、この検査は複数ロットに数回の検査が行われるのが通例であるが、全ロット全ウエハに対して検査するのが好ましい。また、ロット毎に1枚以上のウエハを代表して検査することも可能である。検査データはデータ収集ユニット203に送信される。データ解析ユニット204では、データ収集ユニット203から得た検査データに対し、外れ値除去、ウエハ毎平均値、ロット毎平均値などの統計処理を行い、主成分解析や重回帰分析等により予測モデルおよび制御モデルを生成する。プロセス制御ユニット205では、検査データから、この制御モデルを用いて制御工程の制御パラメータを決定し、この制御パラメータを制御工程に送信し、制御工程の処理条件を自動的に変更する。各ユニットは個別のコンピュータで構成されるのが望ましいが、統合サーバとして構築しても良い。このようなシステム構成により、半導体装置の制御対象の加工寸法を高精度に制御することが可能となる。
【0049】
(実施の形態1)
本発明の実施の形態1を、図3〜図15に基づいて説明する。それぞれ、図3はゲート電極の配線幅の制御システム、図4はゲートエッチングまでのプロセスフロー、図5は走査型電子顕微鏡の測定画像、図6は配線幅の測定例、図7はウエハ面内測定箇所、図8は測定領域の長さと測定精度の関係、図9は従来の測定方法によるゲート電極配線幅の実測値と予測値の相関、図10は本実施の形態を用いた場合のゲート電極配線幅の実測値と予測値の相関、図11は本実施の形態を用いデータ点数を削減した場合のゲート電極配線幅の実測値と予測値の相関、図12はゲート電極配線幅のFF制御結果、図13は測定画像内に複数パターンがある場合の配線幅測定例、図14はゲート電極の平面と断面、図15は制御工程が複数ある場合の制御システムを示す。
【0050】
ゲート電極の配線幅の制御に本発明を適用した例を示す。本実施の形態では、図3に示すようにゲートエッチング工程301を制御工程とし、反射防止膜エッチング時間を制御パラメータとした。より詳細なプロセスフローを図4に示す。STIエッチング工程後にシリコン基板403上の窒化シリコン401表面からの深さD_S1および窒化シリコンの膜厚T_S1および酸化シリコン402の膜厚T_O1を計測する(411,412)。その後、酸化シリコン404を堆積させ、STIを埋め込み、その膜厚T_H1を計測する(413,414)。次に、CMPによりウエハ表面を平坦化し、窒化シリコン401の膜厚T_S2と埋め込み酸化シリコン404の膜厚T_H2を計測する(415,416)。さらに、窒化シリコン401の除去、不純物注入を行い、膜減りした後の埋め込み酸化シリコン404の膜厚T_H3を計測する(417,418)。その後、ゲート酸化、多結晶シリコン405の成膜、不純物注入を行い、多結晶シリコン405の膜厚T_P1を計測する(419,420)。次に、反射防止膜407およびレジストを成膜し、リソグラフィを行う(421)。その後、レジストパターン406の寸法L_G1を計測し、ゲートエッチングを行う(422,423)。そして、ゲートエッチング後のゲート電極408の配線幅L_G2を計測する(424)。本実施の形態では、このゲート電極の配線幅L_G2を制御する方法を示す。
【0051】
まず、ゲート電極の配線幅L_G2への各工程の影響を強調するため、リソグラフィ工程を含む5つの工程の処理条件をそれぞれ2水準設定し、16枚のウエハを用いて、ゲートエッチング後のゲート電極の配線幅L_G2の寸法検査工程まで実行した。つまり、実行した工程が全て異なる16種類のウエハを作成したことに相当する。各工程の処理条件を一定にして処理を行った場合には、各工程がゲート電極の配線幅L_G2に及ぼす影響が、各処理装置の経時変化や検査工程の測定誤差に埋もれてしまう。つまり、SN比が低下することにより、精度の高いゲート電極の配線幅L_G2の予測モデルを作成することができない。一方、本実施の形態においては、5工程の処理条件を規定値の±10%程度となるように設定したことにより、SN比を十分高く取ることができ、精度の高い予測モデルを作成することが可能となる。さらに、精度を上げるには、処理条件を変更する工程数を増やし、処理ウエハ数を全組み合わせにすることも有効である。また、処理条件も2水準以上にすれば、処理条件を規定値の±3%以上に設定したとしても、十分精度の高い予測モデルを構築することが可能である。また、処理ウエハの枚数は、実験計画法に基づき、適宜決定すれば良い。全組合せを実現できるウエハ数にするのが好ましいが、本実施の形態では、スループットを上げるために、16枚とした。
【0052】
次に、各検査工程としては、膜厚検査工程では、干渉膜厚計またはエリプソメトリ等を使用して測定した。また、リソグラフィ工程後の寸法検査工程、およびゲート加工工程後の寸法計測工程においては、図5に示すように走査型電子顕微鏡を用い、配線方向と配線に垂直な方向で、倍率の異なる測定画像501を取得した。次に、測定対象の配線502に対し測定領域503の長さ(L)504を3μm、測定間隔(ΔL)505を10nmで測定した局所的な配線幅(Wk)506の平均値を配線幅Wとし、検査データL_G1IおよびL_G2Iとした。たとえば、画像に対し、測定対象の配線502が傾いていた場合には、その傾きを補正することにより、局所的な配線幅をより正確に計測することが可能である。本実施の形態では、画像の倍率は縦方向35,000倍、横方向150,000倍とした。本実施の形態では、画像のピクセル数は縦横それぞれ512ピクセルとしたが、それぞれ2048ピクセル以上の方が好ましく、より好ましくは4096ピクセル以上である。リソグラフィ工程後の寸法計測箇所601とゲート加工工程後の寸法計測箇所602は、図6に示すように同一配線上で4μm離れた異なる箇所を測定した。各検査工程では16枚全てのウエハを計測し、各ウエハに付き、図7に示すように面内10点の検査対象チップ701に対して各検査項目の測定を行った。本実施の形態では、200mmウエハを処理する製造工程について説明するが、300mm以上とさらに大口径のウエハを処理する製造工程の場合には、面内測定点数を10点以上にした方が、より高精度の予測モデルを構築することが可能となる。
【0053】
ここで、測定領域の長さ(L)504と配線幅Wの測定精度の関係について説明する。図8(A)に測定間隔(ΔL)505を10nmとして、測定した局所的な配線幅(Wk)506を示す(配線長さ−局所的な配線幅)。測定間隔505は20nm以下が好ましいが、10nm以下がより好ましい。図8(B)に、測定領域の長さ504を0.3μmとし、この配線を複数箇所測定した場合の測定値のヒストグラムを示す(配線幅−度数)。このヒストグラムの標準偏差σは2nmある。つまり、この配線を例にした場合には、測定領域の長さ504が0.3μmの測定において、3σで6nmの測定バラツキがあることを意味する。次に、図8(C)に、この測定バラツキと測定領域の長さ504の関係を示す(測定領域の長さ−測定バラツキ)。測定領域503を長く取るにつれ、測定バラツキが減少することが分かる。この配線幅Wの測定においては、測定領域の長さ504を1μmとれば、測定バラツキは3σで1nm以下であることが分かる。このことから、測定領域の長さ504を1μmとれば、予測モデルの精度は十分確保できるが、好ましくは2μm以上であり、より好ましくは3μm以上である。また、測定領域の長さ504と配線幅Wの関係は、測定領域の長さ504は配線幅Wの10倍以上が良く、好ましくは20倍以上、より好ましくは30倍以上が適している。そのため、本実施の形態ではさらに精度を上げるため、測定領域の長さ504を3μmとした。
【0054】
測定領域の長さ(L)504を長く取るには、画像の解像度を低くすれば良い。つまり、1μm以上の長さの測定領域を確保するには、画像の縦方向の倍率は150,000倍以下である必要がある。好ましくは100,000倍以下であり、より好ましくは50,000倍以下である。しかし、寸法の測定精度は画像の解像度に依存し、画像の解像度を下げると、真に測定したい配線幅Wの測定精度が低下する。このため、配線幅方向、つまり横方向の解像度は150,000倍以上が良い。好ましくは200,000倍以上であり、より好ましくは300,000倍以上である。このように、配線幅方向の解像度を低下することなく、配線方向の長さを長く取るには、走査型電子顕微鏡における電子線の走査間隔を間引いて、縦方向と横方向で倍率を変えた画像を取得できる、Rectangular Scan機能が非常に有効となる。この機能は電子線の走査間隔を間引くため、ArFレジストのシュリンク量を低減する効果だけでなく、横方向を150,000倍以上、縦方向を150,000倍以下の倍率の画像を取得するのに最適な方法である。そのため、本実施の形態においては、このRectangular Scan機能を用い、配線方向の倍率を35,000倍、横方向の倍率を150,000倍として、測定領域の長さ504を3μmとして配線幅Wを計測した。
【0055】
次に、図3に示すようにDOE実験における検査データはデータ収集ユニット302に集められ、データ解析ユニット303で解析され、式(1)のようなモデル式が作成される。データ解析ユニット303では、測定データTjの多重共線性を回避するべく、二つの測定データの相関係数を元に、式(1)の予測モデルに用いる測定データTjを選別した。予測モデルではゲート加工後の寸法L_G2を目的変数、その他の測定データTj、L_G1を説明変数とし、最小自乗法により重回帰モデルを用い、式(1)のようにL_G1の予測モデルを生成した。式中のAjおよびCはそれぞれ計測データTjの係数および定数である。
【0056】
L_G2予測値=A×L_G1+・・・+Aj×Tj+・・・+C (1)
この際、各測定データには、ウエハの番号、面内位置、各工程での処理順番等の付加情報があるため、予測モデルに面内分布、処理順番等の補正項を追加することも可能である。今回はモデル生成に最小自乗法を用いたが、一般的な多変量解析手法によりモデルを生成することも可能である。また、モデルの精度を上げるため、異常値を除去することも有効である。この予測モデルの係数Ajと計測データTjの標準偏差σjの積Ajσjを用いて、ゲート電極の配線幅Wに対する各工程の寄与率を算出することができる。この寄与率が大きい工程は、その管理値をより厳しくする必要がある。このように予測モデルは、重要工程の抽出にも有効な手段である。
【0057】
図9は、従来の測定方法により作成した予測モデルにより、L_G2の予測値と測定値(計測値)の相関を示す。従来の測定方法としては、画像の倍率を150,000倍とし、測定領域の長さ504を500nmとして測定した検査データTjを用いた。検査データTjの精度が低いため、ゲート電極の配線幅Wの測定値L_G2と、モデルによる予測値の相関が弱く、相関係数は0.8であった。つまり、予測モデルの精度が十分でないことを意味する。次に、本実施の形態を適用した予測モデルによるL_G2の予測値と測定値(計測値)の相関を図10に示す。本実施の形態を適用した場合、ゲート電極の配線幅Wの測定値TAEIと予測値の相関が強く、相関係数が0.97と非常に精度が高い結果が得られた。これが、本実施の形態の主要な効果の一つである。また、図11は面内の測定点数を5点とした場合の測定値(計測値)L_G2と予測値の相関を示している。この場合の、相関係数は0.95であり、測定点数を減らしても、測定精度が高いため、予測モデルの精度は十分高い結果が得られた。このことから、本実施の形態を適用した場合、測定点数を削減することによる検査工程のスループットを向上できる利点が得られる。
【0058】
次に、制御工程をゲートエッチングとし、制御パラメータとなる反射防止膜エッチング時間の計算方法を示す。一般に、ゲート電極の配線幅Wは反射防止膜のエッチング時間と線形関係にあることが知られている。そのため、制御パラメータDは式(1)の予測モデルを変形することにより、式(2)のように表現することが可能となる。
【0059】
式中のD、BjおよびCはそれぞれエッチング時間、検査データTjの係数および定数である。
【0060】
D=B×L_G1+・・・+Bj×Tj+・・・+C (2)
制御パラメータは、制御工程をゲートエッチング工程にした場合には、エッチング時間だけでなく、酸素添加量や、RFバイアスなどの他のパラメータでも制御可能であるが、本実施の形態ではパラメータとゲート電極の配線幅との線形性が強いエッチング時間を制御パラメータとした。プロセス制御ユニット304では、実際に製造ラインに流れているウエハの検査データTjを用いて、この式(2)の制御モデル式から、制御パラメータとしてのエッチング時間Dを算出する。そして、このエッチング時間Dを用いて制御工程となるゲートエッチング装置の処理条件を変更し、処理を行った。その結果、図12に示すようにゲート電極加工後の寸法精度は、標準偏差σで1nm以下にすることができた。本実施の形態では、ゲート電極の配線幅を目標値に制御する方法について述べた。ゲート電極の配線幅は、ドライエッチング時のマスクとなるレジストパターンの寸法だけで決まるものではなく、被加工膜である多結晶シリコンの膜厚や、その表面の平坦性に大きく影響を受ける。そのため、本実施の形態のように、被加工膜とは異なるレイヤの膜厚データを用いた予測モデル、および制御モデルを作成することにより、加工寸法を高精度に制御することが可能となる。
【0061】
本実施の形態では、単独の配線幅Wを測定値として用いた。例えば、図13に示すように測定画像1301内に複数の配線がある場合(1302は測定対象の配線、1303は測定領域)、その複数の配線幅Wの平均値を測定値として使用した場合にも測定精度の向上が期待できる。また、測定画像内に複数の配線があり、その中の一つの配線の幅を測定する場合、通常の測定方法では、画像自動認識により一つの配線を選択し、配線幅Wを測定する。しかし、この自動認識では必ずしも目的の特定の配線を測定することはできない。通常、配線端にはコンタクトを取るような広いパターンが接続されている。そこで、この配線端が測定画像1301内に入るようにすれば、複数ある配線の中から、特定の配線を抽出することができ、常に同じパターンの寸法を計測することが可能となる。
【0062】
また、本実施の形態では、配線幅Wの測定用に作成されたモニターパターンのゲート電極の配線幅Wを測定対象としたが、図14(A)に示すような、活性領域1401や素子分離領域1402がある場合には、式(1)に示した予測モデル式の係数Ajの値が、下地構造の影響により若干変化する。そのため、図14(B)((A)のX−X’断面)に示すような活性領域1401上のゲート電極1403の配線幅Wや、図14(C)((A)のY−Y’断面)に示すような素子分離領域1402上のゲート電極1403の配線幅Wを測定対象とし、予測モデルを作成することも可能である。また、モニターパターンと活性領域1401上のゲート電極1403の配線幅W、双方の予測モデルを生成すれば、モニターパターンの配線幅Wから、活性領域1401上のゲート電極1403の配線幅Wを予測することも可能となる。また、制御対象とするゲート電極1403の配線幅Wに対する予測モデルと、単純なラインアンドスペースをスキャトロメトリにより測定したデータから生成される予測モデルが一致する場合、または補正係数等を導入することにより、スキャトロメトリの測定データTjから、測定対象のゲート電極1403の配線幅Wを予測できる場合には、寸法検査工程の寸法測定にスキャトロメトリを用いることも可能である。
【0063】
また、モニターパターンは、ライン方向の長さとして、3μm以上が好ましく、より好ましくは6μm以上である。また、単純なラインアンドスペースだけでなく、複数の活性領域および素子分離領域にまたがる様なラインアンドスペースも測定に使用するのが好ましい。活性領域の幅としては0.5μm以下が好ましいが、より好ましくは0.2μm以下である。また、SRAMのような複雑な回路パターンを管理用にマスクレイアウトに作成しておくことも有効である。その際、パターン形状は必ずしも実際のSRAMと同一である必要は無いが、寸法変動の特性がSRAMと同等であることが望ましい。
【0064】
また、本実施の形態では、一つのパターン占有率のゲート電極の加工を例として取り上げたが、パターン占有率の異なるゲート電極の予測モデルを導入することにより、予測モデルにパターン占有率を取り入れることができ、新たにパターン占有率が異なる半導体装置の製造工程に適用することが可能となる。
【0065】
また、本実施の形態では、制御工程をゲートエッチング工程とした場合について説明したが、制御モデルを複数生成することにより、複数の工程を制御することも可能である。たとえば、図15に示すように第一の制御工程をリソグラフィ工程1501とし、次に二つ目の制御モデルとL_G1を含む検査データを用いて、ゲートエッチング工程1502を二つ目の制御工程とすることも可能である。
【0066】
さらに、本実施の形態では、ロット毎に制御パラメータDを決定する方法を示したが、制御モデルに渡す検査データとしては、ロット内全ウエハの平均値を検査データとするのが好ましいが、ロット内の1枚以上のウエハの平均値を検査データとすることも可能である。また、測定データTjには、処理順番および面内位置情報等の付加情報があるため、ウエハ毎および面内位置毎に制御パラメータを決定することも可能である。特に、現在のリソグラフィ工程では主にスキャナ型露光装置を使用しているため、ウエハ毎、面内位置毎に露光量を設定することが可能であり、より詳細な寸法制御が可能となる。また、一般的に加工装置はメンテナンス後から時間が経過する毎に、その処理特性が変化する。その処理特性の経時変化も予測モデルに取り入れると、より精度の高い予測モデルを作成することができる。また、経時変化を検知する方法としては、その処理工程に関係した検査データTjを解析することも可能であり、その処理装置の電気的な装置データ、または発光データなど、その処理装置固有のログデータを解析する方法も可能である。
【0067】
また、本実施の形態では、予測モデルの変数として、検査データTjを直接使用した。しかし、例えば図14に示すように、活性領域1401と素子分離領域1402の表面高さの差で表現されるSTI(Shallow Trench Isolation)段差1404は、複数の検査データTjから算出することができる特徴的な寸法量である。このように、複数の検査データTjから算出できる特徴的な寸法量を予測モデルの変数として使用することも可能である。このような形状として特徴的な寸法は、直感的で理解しやすいため、エンジニアが寸法変動の原因究明をする上では、非常に有効な手法である。
【0068】
また、予測モデルの精度を常に維持するためには、定期的なモデルの検証、およびモデルの再構築が必要である。本実施の形態においては、装置をメンテナンスする毎に最小ウエハ編成のロットにより、DOE実験を再度行い、予測モデルの再構築を行った。また、別の方法としては、例えば1000枚に1枚などの周期で定期的に、制御工程の処理条件を変更しないで、各工程を処理し、制御対象の寸法、例えばゲート電極の配線幅の測定値L_G2が予測モデルによる予測値との誤差を検証する。例えば、この誤差が5%以上になった場合には、予測モデルの再構築をするというような管理方法も有効である。また、材料を変更した場合や、リソグラフィ時に使用するレチクルマスクにOPC(Optical Proximity Correction)を実行した場合などにも、モデルを再構築する必要がある。また、一つの加工工程における処理装置、または一つの検査工程における検査装置が複数存在する場合には、その装置毎の機差をあらかじめ補正するか、予測モデルにその機差情報を取り入れる方法がある。
【0069】
また、本実施の形態では、検査データの収集、予測モデルの作成、制御モデルの作成、制御パラメータの計算、制御工程への制御パラメータの送信は、ネットワークを介し、コンピュータにより自動処理される例について説明したが、検査データの収集や、制御工程への制御パラメータの入力などは、作業員が手作業で行うことも可能である。
【0070】
(実施の形態2)
本発明の実施の形態2を、前述した図5,図6、および図16,図17に基づいて説明する。それぞれ、図16は配線幅の測定例、図17は測定データから同一箇所を特定する方法を示す。
【0071】
本実施の形態では、ゲート電極加工後の寸法計測において、図16に示すようにリソグラフィ後の寸法計測時に測定した箇所(リソグラフィ後の計測箇所)1601と同一箇所(リソグラフィ後の計測箇所と同一箇所のエッチング後の計測箇所)1602および、同一パターンの異なる場所(リソグラフィ後の計測箇所と異なるエッチング後の計測箇所)1603を測定したデータを用いた例について説明する。ここで同一箇所とは、測定装置で規定されるウエハ面内での座標において、0.5μm以下が好ましいが、0.2μm以下がより好ましい。本実施の形態では、0.1μm以下の精度で一致する箇所とした。近年のレジスト材料の変更により、レジストパターンは走査型電子顕微鏡による寸法計測の際に、シュリンクする特徴がある。そのため、従来の寸法測定においては、図6に示すようにリソグラフィ後(601)とゲート電極加工後(602)では、同一パターンの異なる箇所を測定する方法が主流である。しかし、レジストパターンの測定において、シュリンクがない場合には、同一箇所を測定した方がモデルの精度が高くなるのは、明らかである。そこで、本実施の形態では、ゲート電極加工後の寸法計測において、リソグラフィ後の寸法計測時に測定した計測箇所1601と同一箇所の計測箇所1602および、同一パターンの異なる箇所の計測箇所1603を測定する。測定方法としては、図5に示すように走査型電子顕微鏡を用い、縦方向と横方向で倍率の異なる測定画像501を取得し、測定対象の配線502に対し測定領域の長さ(L)504を3μm、測定間隔(ΔL)505を10nmで測定した。次に、リソグラフィ後に計測した寸法データL_G1、ゲート電極加工後のL_G1で計測した箇所と同一の計測箇所の寸法データL_G2、およびL_G1で計測した箇所と異なる計測箇所の寸法デーL_G2’を用いて、式(3)に示すように電子線照射によるレジストパターンのシュリンク量Sを計算する。
【0072】
S=L_G2’−L_G2 (3)
次に、予測モデルにおいて、検査データTjおよび計算したレジストパターンのシュリンク量Sを用いて、ゲート電極加工後の寸法予測モデルを生成した。このレジストパターンのシュリンク量Sを予測モデルに取り込むことにより、モデル精度を向上することができた。このレジストパターンのシュリンク量Sは、電子線照射時間に依存する。しかし、自動計測によりレジストパターンの寸法計測を行う場合、電子線照射時間は一定となり、シュリンク量Sも一定であると見なせる。本実施の形態では、寸法測定方法に図5に示すように走査型電子顕微鏡を用い、縦方向と横方向で倍率の異なる測定画像501を取得し、測定対象の配線502に対し測定領域の長さ(L)504を3μm、測定間隔(ΔL)505を10nmで測定するという測定精度の高い方法を採用した。この方法は、電子線の走査間隔を間引くことにより、ArFレジストのシュリンク量Sを低減することが可能になる。しかし、従来の測定方法のように寸法精度が低い測定方法を用いた場合には、レジストパターンのシュリンク量Sの計算精度も低下し、精度の高い予測モデルの生成は困難である。
【0073】
さらに、測定精度を上げる方法としては図17に示すように、リソグラフィ後の測定と、ゲート電極加工後の測定において、同一箇所を測定し、リソグラフィ後に測定した配線幅のプロファイル(WADI)1701と、ゲート電極加工後に測定した配線幅のプロファイル(WAEI)1702を比較する方法がある。まず、図17(A)に示すように、WADI1701とWAEI1702の配線幅の差(ΔW)1703の平方和を算出する。次に、図17(B)に示すように、WADI1701またはWAEI1702のX軸の座標をシフト量(ΔX)1704だけ移動することにより、平方和が最小になる位置を求める。通常のゲート電極加工工程では、レジストパターンのLERのプロファイルの波形が、ほぼゲート電極のLERに転写される。そのため、必ず平方和が最小になるシフト量1704が存在する。この自乗平均値が最小になったときに、WADI1701とWAEI1702のプロファイルで同じ測定領域1705にある点の平均値をそれぞれリソグラフィ後の配線幅L_G1、ゲート加工後の配線幅L_G2Iとする。この測定領域1705の長さは1μm以上あれば良いが、好ましくは2μm以上、より好ましくは3μm以上あるのが良い。この二つのプロファイルの差の平方和を最小にし、その際の配線幅を計算する機能は、測定装置に内蔵されても良いし、画像測定後にデータ解析ユニットで実行することも可能である。このように、リソグラフィ後とゲート加工後の配線幅のプロファイルが一致するような操作を行えば、真に同一箇所の配線幅を測定することが可能となり、予測モデルの精度をさらに向上することができる。また、電子線の走査によるシュリンク量の影響を除外するには、レジストパターンの測定時と、ゲート加工後の配線幅の測定時で、電子線の走査位置をずらすことも有効な方法である。この方法では、最小自乗法を適用したが、他の方法を適応することも可能である。
【0074】
以上の様に測定精度の高い測定方法を使用し、さらにレジストパターンのシュリンク量Sというパラメータを予測モデルに取り込むことにより、予測モデルの精度を向上することが可能となる。そして、この精度の高い予測モデルから制御モデルを生成し、制御工程を適切な条件で制御することにより、寸法精度の高いゲート電極加工を実現することができ、生産性を向上することができた。
【0075】
(実施の形態3)
本発明の実施の形態3を、図18,図19に基づいて説明する。それぞれ、図18は電気特性安定化のための制御システム、図19はゲート電極の断面を示す。
【0076】
本実施の形態では、半導体装置の電気特性の変動、例えば閾値電圧Vthの変動を低減するために、本発明を適用した例を説明する。図18に示すように、電気特性検査工程1804まで行った。検査工程としては、通常の膜厚、寸法検査工程1801に加え、応力測定工程1802、不純物濃度測定工程1803、電気特性検査工程1804等を行った。薄膜の応力測定には、カソードルミネッセンス法やラマン分光法などが一般的であるが、応力測定用のパターンをウエハ上に作成すれば、その他の方法で応力を測定することも可能である。また、図19に示すようにゲート電極1901のオフセットスペーサ1904の寸法も検査項目の一つとした(1902はゲート酸化膜、1903は素子分離層)。ここで測定した検査データをデータ収集ユニット1805で収集し、このデータを用いて、データ解析ユニット1806において、電気特性の予測モデルを生成した。この予測モデルから、制御パラメータを計算する制御モデルを生成した。プロセス制御ユニット1807では不純物注入工程1808を制御工程とし、不純物量を制御パラメータとした。そして、製造ラインからの検査データに基づき、制御モデルから制御パラメータとなる不純物注入量を計算し、制御工程となる不純物注入工程の処理条件を適切に制御することにより、半導体装置の電気特性の変動、例えば閾値電圧Vthの変動を5mV以下に低減することができた。
【0077】
上記の各実施の形態で説明したように、本発明は半導体装置の製造工程の制御方法であって、検査工程における寸法測定時の測定領域の長さ(L)504を配線幅Wの10倍以上とすることにより、測定誤差を低減し、予測モデルおよび制御モデルの精度を向上するのに有効な手段である。さらに、予測モデルおよび制御モデルの精度向上により、半導体装置の製造工程を適切に制御することが可能となり、半導体装置の特徴的なパラメータの変動、例えばゲート電極の寸法変動や、電気特性の閾値電圧Vthの変動などといった要因を低減することが可能となり、生産性の高い半導体装置の製造を実現できる。また、本実施の形態で示したように、本発明を適用した配線幅の測定方法は、LERの大きいラインパターンを測定する上で、非常に有効な方法であるため、この測定方法を寸法管理に適用すれば、寸法管理の精度を向上することができる。
【0078】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0079】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造工程の制御方法において、配線幅の寸法測定方法に適用して有効であり、さらにMEMS(Micro Electro Mechanical Systems)やCCD(Charge Coupled Devices)等の半導体装置の製造方法と同様の技術を用いて製造するデバイスの製造工程に適用することも可能である。
【図面の簡単な説明】
【0080】
【図1】本発明の実施の形態において、半導体装置の製造方法における作業フローを示す図である。
【図2】本発明の実施の形態において、半導体製造システムの構成を示す図である。
【図3】本発明の実施の形態1において、ゲート電極の配線幅の制御システムを示す図である。
【図4】本発明の実施の形態1において、ゲートエッチングまでのプロセスフローを示す図である。
【図5】本発明の実施の形態1において、走査型電子顕微鏡の測定画像を示す図である。
【図6】本発明の実施の形態1において、配線幅の測定例を示す図である。
【図7】本発明の実施の形態1において、ウエハ面内測定箇所を示す図である。
【図8】本発明の実施の形態1において、測定領域の長さと測定精度の関係((A):配線長さ−局所的な配線幅、(B):配線幅−度数、(C):測定領域の長さ−測定バラツキ)を示す図である。
【図9】本発明の実施の形態1との比較において、従来の測定方法によるゲート電極配線幅の実測値と予測値の相関を示す図である。
【図10】本実施の形態1を用いた場合のゲート電極配線幅の実測値と予測値の相関を示す図である。
【図11】本実施の形態1を用いデータ点数を削減した場合のゲート電極配線幅の実測値と予測値の相関を示す図である。
【図12】本発明の実施の形態1において、ゲート電極配線幅のFF制御結果を示す図である。
【図13】本発明の実施の形態1において、測定画像内に複数パターンがある場合の配線幅測定例を示す図である。
【図14】本発明の実施の形態1において、ゲート電極の平面(A)と断面(B)(C)を示す図である。
【図15】本発明の実施の形態1において、制御工程が複数ある場合の制御システムを示す図である。
【図16】本発明の実施の形態2において、配線幅の測定例を示す図である。
【図17】本発明の実施の形態2において、測定データから同一箇所を特定する方法(A)(B)を示す図である。
【図18】本発明の実施の形態3において、電気特性安定化のための制御システムを示す図である。
【図19】本発明の実施の形態3において、ゲート電極の断面を示す図である。
【符号の説明】
【0081】
201…処理工程、202…検査工程、203…データ収集ユニット、204…データ解析ユニット、205…プロセス制御ユニット、301…ゲートエッチング工程、302…データ収集ユニット、303…データ解析ユニット、304…プロセス制御ユニット、401…窒化シリコン、402…酸化シリコン、403…シリコン基板、404…酸化シリコン、405…多結晶シリコン、406…レジストパターン、407…反射防止膜、408…ゲート電極、501…測定画像、502…測定対象の配線、503…測定領域、504…測定領域の長さ、505…測定間隔、506…局所的な配線幅、601,602…寸法計測箇所、701…検査対象チップ、1301…測定画像、1302…測定対象の配線、1303…測定領域、1401…活性領域、1402…素子分離領域、1403…ゲート電極、1404…STI段差、1501…リソグラフィ工程、1502…ゲートエッチング工程、1601,1602,1603…計測箇所、1701,1702…プロファイル、1703…配線幅の差、1704…シフト量、1705…測定領域、1801…膜厚、寸法検査工程、1802…応力測定工程、1803…不純物濃度測定工程、1804…電気特性検査工程、1805…データ収集ユニット、1806…データ解析ユニット、1807…プロセス制御ユニット、1808…不純物注入工程、1901…ゲート電極、1902…ゲート酸化膜、1903…素子分離層、1904…オフセットスペーサ。
【技術分野】
【0001】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造工程の制御方法において、配線幅の寸法測定方法に適用して有効な技術に関するものである。
【背景技術】
【0002】
近年、半導体デバイスの寸法は微細化が進み、精度に関しては0.1μm以下のゲート電極を10%以下の寸法精度で加工しなければならないほど厳しくなっている。例えば、ゲート電極の寸法は半導体デバイスの動作特性を決定する主要因の一つであり、その加工寸法は、ゲート電極の加工工程だけでなく、ゲート電極の膜厚や加工時のマスクとなるレジストパターンの寸法などのゲート電極の加工工程より前の工程の影響を受ける。そのため、同一の処理条件、同一の加工工程によりゲート電極を加工した場合においても、各工程の微小な変動の累積により、ゲート電極の加工寸法は一定の値にならず、ある範囲をもって、例えばゲート電極の加工寸法の目標値90nmに対し、3σで10nm程度の寸法変動が発生する。したがって、寸法精度が悪化し、ひいては生産性の低下を引き起こす。
【0003】
この問題に対して、各工程の検査データから寸法変動を予測し、適切な制御工程の処理条件を修正し、寸法変動を抑制する工夫がなされてきた。
【0004】
例えば、制御工程の処理条件を修正する方法としては、特許文献1に示されている。この特許文献1には、半導体ウエハに第1のプロセスを実行し、このプロセスに関連した統合計測データを取得する。この統合計測データから、少なくとも一つの誤差を特定し、この誤差を補償するべく、第2のプロセスに対して調整プロセスを実行する方法が開示されている。
【0005】
また、もう一つの例が、特許文献2に示されている。この特許文献2には、ワークピースを加工するステップと、測定された特徴パラメータからトランジスタモデルを用いて特徴パラメータを出力するステップがある。この出力ステップを用いてウエハ電気テストを予測するステップとその予測値に基づき欠陥のある工程を検出するステップと、欠陥のある工程を訂正するステップを用いる方法が開示されている。
【0006】
また、フィードフォワードにより素子分離領域の寸法を制御する方法が、特許文献3に記されている。この特許文献3には、素子分離領域と活性領域の表面の段差のモデル式を作成し、CMP(Chemical Mechanical Polishing)後の膜厚計測データから、モデル式を用い、埋め込み酸化膜を除去する洗浄工程の時間を制御することにより、上記段差を一定に制御する方法が開示されている。
【0007】
一方、近年のリソグラフィ技術では、配線幅の微細化に対応するため、光源波長が短くなり、それに伴いレジスト材料も変更されている。非特許文献1に記すように、特に光源波長193nmのArFエキシマレーザに対応したレジスト材料(以下、ArFレジスト)では、ラインエッジラフネス(LER:Line Edge Roughness)という配線幅の変動が顕著になっている。その配線幅の変動は3σで6nm程度ある。そのため、配線幅の寸法計測では、たとえ同一配線上であっても、異なる箇所の配線幅を測定した場合には、それぞれ測定した寸法が異なる問題が発生する。そのため、このLERが大きいレジストパターンを用いた半導体装置の製造工程の寸法検査工程では、寸法の測定精度が悪化するという問題がある。また、0.1μm以下の微細な配線幅を高精度、かつ高速に測定する方法が必要とされる。
【0008】
このような状況の中、配線幅の測定方法がいくつか提案されている。そのうちの一つは、現在最も広く使用されている走査型電子顕微鏡CD−SEM(Critical Dimension−Scanning Electron Microscope)を用いた配線幅の測定方法である。このCD−SEMの特徴は、電子線を使用するため、配線幅が0.1μm以下であっても高解像度の画像を取得することが可能であり、また任意の測定対象を計測することが可能である。また、一般的にArFレジストは電子線照射によりシュリンクする事が知られており、そのシュリンク量は電子線の照射量に依存する。しかし、最新型のCD−SEMでは、測定を自動化することにより、測定対象毎のシュリンク量を最低限にする機能や、電子線の走査間隔を広くとることによりシュリンク量を低減する機能(Rectangular Scan)を有している。このRectangular Scan機能は電子線の走査間隔を変えることにより、縦方向と横方向の倍率が異なる画像を取得することが可能である。このCD−SEMによる配線幅の測定方法は比較的高速であり、任意な測定対象に対し高精度な測定ができる特徴を持つ。
【0009】
もう一つの方法としては、非特許文献2に示すようにスキャトロメトリを使用した方法がある。この方法は、50μm角以上の領域にわたって、周期的に配列されたパターンに対し、光の干渉波形を取得する。そして、測定対象の構造モデルからシミュレーションした干渉波形と、実際に取得した干渉波形とを比較することにより、測定対象の寸法を計測する方法である。このスキャトロメトリを使用した配線幅の測定方法は、上記のようなシミュレーションする上で単純な構造であり、かつ50μm以上の領域に渡り周期的に配列されているような限定されたパターンに対しては、比較的高速に測定できる特徴を持つ。
【0010】
また、もう一つの方法としては、非特許文献3に示すように原子間力顕微鏡を用いたCD−AFM(Critical Dimension−Atomic Force Microscope)による配線幅の測定方法がある。この方法は、微細なプローブを用いて、測定対象を直接3次元計測することにより、配線幅を測定する方法である。また、測定対象を直接測定するため、測定対象の3次元構造を把握することが可能である。また、その測定精度は測定対象の大きさと、プローブの形状および寸法に大きく依存する。
【0011】
以上述べてきたように、半導体装置の製造工程においては、その加工寸法を制御するための方法や、微細な測定対象を高精度に測定する方法が提案されている。
【特許文献1】特表2005−510083号公報
【特許文献2】特表2003−531491号公報
【特許文献3】特開2002−151465号公報
【非特許文献1】A.Yamaguchi,et.al.,Proceedings of SPIE vol.5375,p468−476(2004)
【非特許文献2】B.Cheung,et.al.,Proceedings of SPIE vol.5752,p30−40(2005)
【非特許文献3】V.A.Ukraintsev,et.al.,Proceedings of SPIE vol.5752,p127−139(2005)
【発明の開示】
【発明が解決しようとする課題】
【0012】
近年、半導体デバイスの寸法は微細化が進み、特に0.1μm以下といったゲート電極の微細化および10%以下という加工精度の厳しい要求に対し、個々の加工工程の高精度化のみでは、要求される加工精度を実現は困難になっている。また、ゲート電極の加工寸法は、エッチング時のマスクとなるリソグラフィの寸法だけでなく、ゲート電極となる材料の膜厚や、さらに上流側の素子分離層(STI:Shallow Trench Isolation)加工モジュールの加工結果の影響を受ける。つまり、被加工膜よりさらに下層のレイヤの情報が必要になっている。そのため、複数のレイヤの寸法、膜厚などの測定データを用いたモデル式によるFF(Feed Forward)制御が必要となる。
【0013】
一方、近年のゲート電極の配線幅が0.1μm以下である半導体装置の製造工程では、193nmの光源波長を用いたArFリソグラフィが主流となっており、ArF用のレジスト材料が使用されている。このArFレジストを用いて露光されたパターンでは、ラインエッジラフネス(LER)という、配線幅の変動が顕著になっており、その配線幅の変動は3σで6nm程度ある。そのため、配線幅の寸法計測では、たとえ同一配線上であっても、異なる箇所の配線幅を測定した場合には、それぞれの測定した寸法が異なる問題が発生し、寸法の測定精度が低下する。この配線幅の変動の主要因は、レジスト材料起因であるため、今後配線寸法がさらに微細化したとしても、配線幅の変動はほとんど低減しないと考えられる。つまり、従来の測定方法では、配線幅に代表される寸法測定の精度が不足し、ひいてはFF制御に用いるモデル式の精度が低下する。その結果、このLERによる寸法測定精度の低下が、半導体装置の製造工程の管理、および制御する上で、非常に重要な課題となっている。
【0014】
そのため、ゲート電極に代表される微細形状を高精度に加工するためには、複数レイヤのデータに基づくモデル式によるFF制御と、LERの影響を除外した高精度な寸法計測方法が必要になる。
【0015】
上記のLERが大きいレジストパターンを用いた半導体装置の製造工程に対し、前記特許文献1および特許文献2に記載されている制御方法を適用した場合、配線幅の測定精度の不足により、モデルの精度、およびモデルから決定した訂正ステップの精度が低下し、十分な効果を得ることは困難である。また、前記特許文献3に記載されているモデル式を用いた活性領域と素子分離領域の段差の制御方法は、ゲート電極等の配線幅の制御に適用した場合には、やはり配線幅の測定精度が課題となり、配線幅を制御するには十分でない。
【0016】
また、配線幅の測定精度を向上する方法としては、測定点数を増加することも有効である。しかし、測定点数の増加は、検査工程のスループットを低下させると共に、製造工程を制御する上でデータ量が膨大になるため、計算負荷の増大の原因となる。そのため、生産性を考慮した場合、測定点数の増加は必ずしも良い方法ではない。
【0017】
また、配線幅の測定方法として、上記スキャトロメトリを使用した場合、50μm角以上の領域にわたって周期的に配列された比較的簡単なパターン、例えばラインアンドスペースに対しては高速に測定できる。しかし、測定対象としては、上記のような限定されたパターンは測定可能であるが、ArFレジストに特徴的なLERのような不規則な形状を再現することはできない。また、下地として素子分離領域がある場合には、干渉波形をシミュレーションするモデルが複雑となり、測定精度が低下する。さらに、半導体装置の製造工程において、真に制御したい配線幅は、例えばロジック部やSRAM(Static Random Access Memory)部など、回路部でのゲート電極の配線幅である。このような回路パターンでは、素子分離領域があり、ゲート電極のパターンは必ずしもラインアンドスペースのような単純な周期パターンではない。そのため、限定されたパターンしか測定できないスキャトロメトリにより測定したデータは、例えば回路部のゲート電極の配線幅のような、真に制御したい配線幅の予測モデルの構築に使用するには十分ではない。
【0018】
また、配線幅の測定方法として上記のCD−AFMを使用した場合、任意の測定パターンを直接3次元測定できるため、回路部のゲート電極の幅のように、真に制御したい配線幅を測定することができる。しかし、装置の構成上、スループットが極端に低く、またプローブを頻繁に交換する必要があるなど、メンテナンス性が低い特徴がある。そのため、半導体装置の生産性を考慮した場合、CD−AFMによる寸法検査データを使用することは、必ずしも良い方法ではない。
【0019】
また、配線幅の測定方法として上記のCD−SEMを使用した場合、下地に素子分離領域がある構造や、不規則に配列した任意の測定パターンを高精度に測定することが可能である。しかし、ArFレジストに代表されるようなレジストパターンを測定した場合には、電子線照射によりArFレジストがシュリンクする。検査工程において、このシュリンクの影響を除外するため、リソグラフィ後の配線幅の検査工程と、レジストパターンを用いて加工した後の配線幅の検査工程では、同一配線上の異なる箇所を測定するのが通例になっている。しかし、たとえ同一配線上の異なる箇所を測定したとしても、ArFレジストのLERの影響により、同じ寸法が得られるとは限らない。また、上記のRectangular Scan機能を用いると、ArFレジストのシュリンク量を低減可能であるが、その倍率や測定領域をどのように設定するかが、測定データの精度に大きく影響する。
【0020】
以上述べてきたように、半導体装置の加工寸法を制御する方法はいくつか開示されているが、配線幅が0.1μm以下になり、LERが大きいレジストパターンを用いた半導体装置の製造工程では、その配線幅の測定精度の劣化により、予測モデルの精度が低下する。そのため、予測モデルに基づき制御対象の加工寸法を制御しようとしても、十分な効果が得られない。また、配線幅の微細化に伴い、新しい測定方法が提案されているが、半導体装置の製造工程を制御する上で、予測モデルに使用できるほど十分な精度をもった測定方法は十分検討されていない。
【0021】
そこで、本発明は、半導体装置の電気特性および加工寸法の変動を低減し、半導体装置を高品質で高歩留まりで製造できる、半導体装置の製造技術を提供することを目的とするものである。具体的には、寸法検査工程での測定誤差を低減し、少ない測定データ数、かつ高精度な寸法測定方法、およびその測定方法を用いた複数レイヤの寸法や膜厚などの測定データに基づくモデルを生成し、このモデル式によるFF制御方法を用い、寸法変動の少ない半導体装置の製造工程の制御方法を実現するものである。
【0022】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0023】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0024】
本発明は、半導体装置の製造工程において、配線幅の測定精度を向上するべく、測定領域の配線方向の長さを、配線幅の10倍以上として配線幅を測定する検査工程を有し、この配線幅の検査工程を含む、複数の検査工程の検査データを収集する機能、その検査データを用いて半導体装置の電気特性または加工寸法の予測モデルを生成する機能、予測モデルから制御モデルを生成する機能、および半導体装置の製造工程の複数の検査工程の検査データと制御モデルを基に制御工程の処理条件を適切に制御する機能を有する半導体装置の製造工程の制御システムを構築し、この制御システムを用いて半導体装置の製造方法を実現する。
【0025】
すなわち、本発明の半導体装置の製造方法は、以下のような特徴を有するものである。
【0026】
(1)半導体装置を加工する複数の処理工程と、その加工結果を検査する複数の検査工程からなる半導体装置の製造方法であって、複数レイヤの検査工程の検査データを収集する工程と、その複数レイヤの検査データを解析する工程と、半導体装置の特徴的なパラメータの中から少なくとも一つのパラメータに対し、複数レイヤの検査データからパラメータの予測モデルを作成する工程と、複数の処理工程の中から少なくとも一つの処理工程を制御工程とし、半導体装置のパラメータを安定化するために制御工程の処理条件の少なくとも一つの設定値を決定する制御モデルを作成する工程と、複数レイヤの検査データから制御モデルに基づき制御工程の処理条件の設定値を計算する工程と、その計算した設定値に基づき制御工程の処理条件を変更する工程を有することを特徴とする。
【0027】
(2)前記(1)の半導体装置の製造方法において、予測モデルとして、半導体装置のゲート電極の配線幅に対する予測モデル、半導体装置のゲート電極のオフセットスペーサの寸法に対する予測モデル、および半導体装置のトランジスタの閾値電圧に対する予測モデルのいずれかを生成することを特徴とする。
【0028】
(3)前記(1)の半導体装置の製造方法において、半導体装置の特徴的な寸法である活性領域と素子分離領域の段差を複数の検査工程の検査データから算出する工程を有し、その活性領域と素子分離領域の段差を予測モデルのパラメータの一つとすることを特徴とする。
【0029】
(4)前記(1)の半導体装置の製造方法において、走査型電子顕微鏡を用いてレジストパターンを検査する工程を有し、そのレジストパターンのシュリンク量を予測モデルのパラメータの一つとすることを特徴とする。
【0030】
(5)前記(1)の半導体装置の製造方法において、予測モデルの変数の一つとして、パターン占有率、装置のメンテナンス後からの処理時間、処理ウエハの処理順番、および処理ウエハのバッチ処理装置内のウエハ積載位置のいずれかを用いることを特徴とする。
【0031】
(6)前記(1)の半導体装置の製造方法において、配線幅を検査する工程を有し、測定領域の配線方向の長さが1μm以上であり、かつ測定対象の配線幅が0.1μm以下であることを特徴とする。
【0032】
(7)前記(1)の半導体装置の製造方法において、配線幅を検査する工程を有し、走査型電子顕微鏡を用い、配線方向の倍率が150,000倍以下であり、横方向の倍率が100,000倍以上である測定画像から、配線幅を計測することを特徴とする。
【0033】
(8)前記(1)の半導体装置の製造方法において、配線幅を検査する工程を有し、予測モデルを生成する際に使用する寸法計測データを走査型電子顕微鏡およびスキャトロメトリを使用して測定し、制御パラメータを決定する際には、スキャトロメトリにより測定した寸法計測データを使用することを特徴とする。
【0034】
(9)前記(1)の半導体装置の製造方法において、ある一つの加工工程の処理前および処理後の配線幅を検査する工程を有し、その処理前および処理後で測定位置が誤差0.5μm以下の精度で一致する箇所を計測することを特徴とする。
【0035】
(10)前記(1)の半導体装置の製造方法において、検査工程の一つとして、応力測定の検査工程、不純物濃度の検査工程、膜厚の検査工程、半導体装置の電気特性の検査工程のいずれかを有することを特徴とする。
【0036】
(11)前記(1)の半導体装置の製造方法において、半導体装置の特徴的な寸法を複数の検査工程の検査データから算出する工程を有し、その特徴的な寸法を予測モデルのパラメータの一つとすることを特徴とする。
【0037】
(12)前記(1)の半導体装置の製造方法において、検査工程における検査データとして、ロット毎の平均値、ロット内の少なくとも1枚以上を抜き取って測定した平均値、ウエハ毎の平均値、およびチップ毎の平均値のいずれかを用いることを特徴とする。
【0038】
(13)前記(1)の半導体装置の製造方法において、制御工程の処理条件の変更として、処理ロット毎に制御パラメータの値を計算し、その処理ロット毎に制御工程の処理条件、処理ウエハ毎に制御パラメータの値を計算し、その処理ウエハ毎に制御工程の処理条件、およびチップ毎に制御パラメータの値を計算し、その処理ウエハのチップ毎に制御工程の処理条件のいずれかを変更することを特徴とする。
【0039】
(14)前記(1)の半導体装置の製造方法において、少なくとも二つ以上の予測モデルを生成する工程と、少なくとも二つ以上の制御モデルを生成し、少なくとも二つ以上の制御工程の制御パラメータを決定する工程を有することを特徴とする。
【0040】
(15)前記(1)の半導体装置の製造方法において、配線幅を検査する工程を有し、複数の配線幅の平均値を測定値とすることを特徴とする。
【0041】
(16)前記(1)の半導体装置の製造方法において、ある一つの加工工程の処理前および処理後の配線幅を検査する工程を有し、処理前および処理後で測定位置が誤差0.5μm以下の精度で一致する箇所を計測し、その計測した配線の二つのエッジプロファイルの差が最小になるようデータ処理をして、その二つのエッジプロファイルが一致する箇所の寸法を検査データとすることを特徴とする。
【0042】
さらに、本発明は、前記(1)〜(16)の半導体装置の製造方法を実施するための半導体製造システム、この半導体製造システムを用いて製造された半導体装置などに適用可能である。
【発明の効果】
【0043】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0044】
本発明によれば、主に3つの効果が期待できる。一つ目の効果としては、配線幅の測定精度が向上したことにより、予測モデルの精度を改善できる。その高精度のモデルを用いて、適切に制御工程を制御することにより、高い加工精度を実現でき、最終的に半導体装置の生産性を向上することが可能となる。また、二つ目の効果としては、配線幅の測定精度が向上したことにより、従来の測定方法に比べ、少ない測定点数であっても、予測モデルを十分な精度に確保することができる。そのため、検査工程のスループットを低下させること無く、高い加工精度を実現でき、最終的に半導体装置の生産性を向上することが可能である。また、三つ目の効果としては、精度の高い予測モデルから、制御対象の加工寸法に対する各工程の影響度を算出することができる。この影響度が大きい工程が、寸法変動の主要因になっていると判断することができる。このように、本発明の予測モデルにより、半導体装置の製造工程における重要管理工程を抽出することができる。
【発明を実施するための最良の形態】
【0045】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0046】
(本発明の実施の形態の概要)
本発明の実施の形態の概要を、図1,図2に基づいて説明する。それぞれ、図1は半導体装置の製造方法における作業フロー、図2は半導体製造システムの構成を示す。
【0047】
本発明の実施の形態において、半導体装置の製造方法における作業フローでは、図1に示すように、まず、実験計画法(DOE:design of experiment)により、制御対象となる加工寸法がばらつくように、適切な処理工程の処理条件を恣意的に変更する(101)。これは、加工寸法に対する各処理工程の効果を強調するためである。次に、各検査工程の測定データを収集し、外れ値を除外する(102,103)。その後、その測定データを用いて予測モデル(予測モデル式)を生成する(104)。次に、予測モデルと制御対象の加工寸法の設定値から、制御工程の制御パラメータを計算する制御モデル(制御モデル式)を生成する(105)。次に、実際に製品製造工程を開始する(106)。制御工程の直前までの検査工程の測定データを収集し、制御モデルに渡す(107,108)。そして、制御モデル式から、制御パラメータを算出し、それに基づき、制御工程の処理条件を変更する(109,110)。そして、制御工程を処理し、その後の製造工程を続行する(111,112)。
【0048】
次に、製造ラインにおける半導体製造システムの構成を図2に示す。処理ウエハは図2中の処理工程201により、順次処理される。図2中の矢印は処理ウエハの流れをあらわす。処理工程201の間には、複数の検査工程202により、成膜膜厚、加工寸法などの検査が行われる。量産ラインにおいて、この検査は複数ロットに数回の検査が行われるのが通例であるが、全ロット全ウエハに対して検査するのが好ましい。また、ロット毎に1枚以上のウエハを代表して検査することも可能である。検査データはデータ収集ユニット203に送信される。データ解析ユニット204では、データ収集ユニット203から得た検査データに対し、外れ値除去、ウエハ毎平均値、ロット毎平均値などの統計処理を行い、主成分解析や重回帰分析等により予測モデルおよび制御モデルを生成する。プロセス制御ユニット205では、検査データから、この制御モデルを用いて制御工程の制御パラメータを決定し、この制御パラメータを制御工程に送信し、制御工程の処理条件を自動的に変更する。各ユニットは個別のコンピュータで構成されるのが望ましいが、統合サーバとして構築しても良い。このようなシステム構成により、半導体装置の制御対象の加工寸法を高精度に制御することが可能となる。
【0049】
(実施の形態1)
本発明の実施の形態1を、図3〜図15に基づいて説明する。それぞれ、図3はゲート電極の配線幅の制御システム、図4はゲートエッチングまでのプロセスフロー、図5は走査型電子顕微鏡の測定画像、図6は配線幅の測定例、図7はウエハ面内測定箇所、図8は測定領域の長さと測定精度の関係、図9は従来の測定方法によるゲート電極配線幅の実測値と予測値の相関、図10は本実施の形態を用いた場合のゲート電極配線幅の実測値と予測値の相関、図11は本実施の形態を用いデータ点数を削減した場合のゲート電極配線幅の実測値と予測値の相関、図12はゲート電極配線幅のFF制御結果、図13は測定画像内に複数パターンがある場合の配線幅測定例、図14はゲート電極の平面と断面、図15は制御工程が複数ある場合の制御システムを示す。
【0050】
ゲート電極の配線幅の制御に本発明を適用した例を示す。本実施の形態では、図3に示すようにゲートエッチング工程301を制御工程とし、反射防止膜エッチング時間を制御パラメータとした。より詳細なプロセスフローを図4に示す。STIエッチング工程後にシリコン基板403上の窒化シリコン401表面からの深さD_S1および窒化シリコンの膜厚T_S1および酸化シリコン402の膜厚T_O1を計測する(411,412)。その後、酸化シリコン404を堆積させ、STIを埋め込み、その膜厚T_H1を計測する(413,414)。次に、CMPによりウエハ表面を平坦化し、窒化シリコン401の膜厚T_S2と埋め込み酸化シリコン404の膜厚T_H2を計測する(415,416)。さらに、窒化シリコン401の除去、不純物注入を行い、膜減りした後の埋め込み酸化シリコン404の膜厚T_H3を計測する(417,418)。その後、ゲート酸化、多結晶シリコン405の成膜、不純物注入を行い、多結晶シリコン405の膜厚T_P1を計測する(419,420)。次に、反射防止膜407およびレジストを成膜し、リソグラフィを行う(421)。その後、レジストパターン406の寸法L_G1を計測し、ゲートエッチングを行う(422,423)。そして、ゲートエッチング後のゲート電極408の配線幅L_G2を計測する(424)。本実施の形態では、このゲート電極の配線幅L_G2を制御する方法を示す。
【0051】
まず、ゲート電極の配線幅L_G2への各工程の影響を強調するため、リソグラフィ工程を含む5つの工程の処理条件をそれぞれ2水準設定し、16枚のウエハを用いて、ゲートエッチング後のゲート電極の配線幅L_G2の寸法検査工程まで実行した。つまり、実行した工程が全て異なる16種類のウエハを作成したことに相当する。各工程の処理条件を一定にして処理を行った場合には、各工程がゲート電極の配線幅L_G2に及ぼす影響が、各処理装置の経時変化や検査工程の測定誤差に埋もれてしまう。つまり、SN比が低下することにより、精度の高いゲート電極の配線幅L_G2の予測モデルを作成することができない。一方、本実施の形態においては、5工程の処理条件を規定値の±10%程度となるように設定したことにより、SN比を十分高く取ることができ、精度の高い予測モデルを作成することが可能となる。さらに、精度を上げるには、処理条件を変更する工程数を増やし、処理ウエハ数を全組み合わせにすることも有効である。また、処理条件も2水準以上にすれば、処理条件を規定値の±3%以上に設定したとしても、十分精度の高い予測モデルを構築することが可能である。また、処理ウエハの枚数は、実験計画法に基づき、適宜決定すれば良い。全組合せを実現できるウエハ数にするのが好ましいが、本実施の形態では、スループットを上げるために、16枚とした。
【0052】
次に、各検査工程としては、膜厚検査工程では、干渉膜厚計またはエリプソメトリ等を使用して測定した。また、リソグラフィ工程後の寸法検査工程、およびゲート加工工程後の寸法計測工程においては、図5に示すように走査型電子顕微鏡を用い、配線方向と配線に垂直な方向で、倍率の異なる測定画像501を取得した。次に、測定対象の配線502に対し測定領域503の長さ(L)504を3μm、測定間隔(ΔL)505を10nmで測定した局所的な配線幅(Wk)506の平均値を配線幅Wとし、検査データL_G1IおよびL_G2Iとした。たとえば、画像に対し、測定対象の配線502が傾いていた場合には、その傾きを補正することにより、局所的な配線幅をより正確に計測することが可能である。本実施の形態では、画像の倍率は縦方向35,000倍、横方向150,000倍とした。本実施の形態では、画像のピクセル数は縦横それぞれ512ピクセルとしたが、それぞれ2048ピクセル以上の方が好ましく、より好ましくは4096ピクセル以上である。リソグラフィ工程後の寸法計測箇所601とゲート加工工程後の寸法計測箇所602は、図6に示すように同一配線上で4μm離れた異なる箇所を測定した。各検査工程では16枚全てのウエハを計測し、各ウエハに付き、図7に示すように面内10点の検査対象チップ701に対して各検査項目の測定を行った。本実施の形態では、200mmウエハを処理する製造工程について説明するが、300mm以上とさらに大口径のウエハを処理する製造工程の場合には、面内測定点数を10点以上にした方が、より高精度の予測モデルを構築することが可能となる。
【0053】
ここで、測定領域の長さ(L)504と配線幅Wの測定精度の関係について説明する。図8(A)に測定間隔(ΔL)505を10nmとして、測定した局所的な配線幅(Wk)506を示す(配線長さ−局所的な配線幅)。測定間隔505は20nm以下が好ましいが、10nm以下がより好ましい。図8(B)に、測定領域の長さ504を0.3μmとし、この配線を複数箇所測定した場合の測定値のヒストグラムを示す(配線幅−度数)。このヒストグラムの標準偏差σは2nmある。つまり、この配線を例にした場合には、測定領域の長さ504が0.3μmの測定において、3σで6nmの測定バラツキがあることを意味する。次に、図8(C)に、この測定バラツキと測定領域の長さ504の関係を示す(測定領域の長さ−測定バラツキ)。測定領域503を長く取るにつれ、測定バラツキが減少することが分かる。この配線幅Wの測定においては、測定領域の長さ504を1μmとれば、測定バラツキは3σで1nm以下であることが分かる。このことから、測定領域の長さ504を1μmとれば、予測モデルの精度は十分確保できるが、好ましくは2μm以上であり、より好ましくは3μm以上である。また、測定領域の長さ504と配線幅Wの関係は、測定領域の長さ504は配線幅Wの10倍以上が良く、好ましくは20倍以上、より好ましくは30倍以上が適している。そのため、本実施の形態ではさらに精度を上げるため、測定領域の長さ504を3μmとした。
【0054】
測定領域の長さ(L)504を長く取るには、画像の解像度を低くすれば良い。つまり、1μm以上の長さの測定領域を確保するには、画像の縦方向の倍率は150,000倍以下である必要がある。好ましくは100,000倍以下であり、より好ましくは50,000倍以下である。しかし、寸法の測定精度は画像の解像度に依存し、画像の解像度を下げると、真に測定したい配線幅Wの測定精度が低下する。このため、配線幅方向、つまり横方向の解像度は150,000倍以上が良い。好ましくは200,000倍以上であり、より好ましくは300,000倍以上である。このように、配線幅方向の解像度を低下することなく、配線方向の長さを長く取るには、走査型電子顕微鏡における電子線の走査間隔を間引いて、縦方向と横方向で倍率を変えた画像を取得できる、Rectangular Scan機能が非常に有効となる。この機能は電子線の走査間隔を間引くため、ArFレジストのシュリンク量を低減する効果だけでなく、横方向を150,000倍以上、縦方向を150,000倍以下の倍率の画像を取得するのに最適な方法である。そのため、本実施の形態においては、このRectangular Scan機能を用い、配線方向の倍率を35,000倍、横方向の倍率を150,000倍として、測定領域の長さ504を3μmとして配線幅Wを計測した。
【0055】
次に、図3に示すようにDOE実験における検査データはデータ収集ユニット302に集められ、データ解析ユニット303で解析され、式(1)のようなモデル式が作成される。データ解析ユニット303では、測定データTjの多重共線性を回避するべく、二つの測定データの相関係数を元に、式(1)の予測モデルに用いる測定データTjを選別した。予測モデルではゲート加工後の寸法L_G2を目的変数、その他の測定データTj、L_G1を説明変数とし、最小自乗法により重回帰モデルを用い、式(1)のようにL_G1の予測モデルを生成した。式中のAjおよびCはそれぞれ計測データTjの係数および定数である。
【0056】
L_G2予測値=A×L_G1+・・・+Aj×Tj+・・・+C (1)
この際、各測定データには、ウエハの番号、面内位置、各工程での処理順番等の付加情報があるため、予測モデルに面内分布、処理順番等の補正項を追加することも可能である。今回はモデル生成に最小自乗法を用いたが、一般的な多変量解析手法によりモデルを生成することも可能である。また、モデルの精度を上げるため、異常値を除去することも有効である。この予測モデルの係数Ajと計測データTjの標準偏差σjの積Ajσjを用いて、ゲート電極の配線幅Wに対する各工程の寄与率を算出することができる。この寄与率が大きい工程は、その管理値をより厳しくする必要がある。このように予測モデルは、重要工程の抽出にも有効な手段である。
【0057】
図9は、従来の測定方法により作成した予測モデルにより、L_G2の予測値と測定値(計測値)の相関を示す。従来の測定方法としては、画像の倍率を150,000倍とし、測定領域の長さ504を500nmとして測定した検査データTjを用いた。検査データTjの精度が低いため、ゲート電極の配線幅Wの測定値L_G2と、モデルによる予測値の相関が弱く、相関係数は0.8であった。つまり、予測モデルの精度が十分でないことを意味する。次に、本実施の形態を適用した予測モデルによるL_G2の予測値と測定値(計測値)の相関を図10に示す。本実施の形態を適用した場合、ゲート電極の配線幅Wの測定値TAEIと予測値の相関が強く、相関係数が0.97と非常に精度が高い結果が得られた。これが、本実施の形態の主要な効果の一つである。また、図11は面内の測定点数を5点とした場合の測定値(計測値)L_G2と予測値の相関を示している。この場合の、相関係数は0.95であり、測定点数を減らしても、測定精度が高いため、予測モデルの精度は十分高い結果が得られた。このことから、本実施の形態を適用した場合、測定点数を削減することによる検査工程のスループットを向上できる利点が得られる。
【0058】
次に、制御工程をゲートエッチングとし、制御パラメータとなる反射防止膜エッチング時間の計算方法を示す。一般に、ゲート電極の配線幅Wは反射防止膜のエッチング時間と線形関係にあることが知られている。そのため、制御パラメータDは式(1)の予測モデルを変形することにより、式(2)のように表現することが可能となる。
【0059】
式中のD、BjおよびCはそれぞれエッチング時間、検査データTjの係数および定数である。
【0060】
D=B×L_G1+・・・+Bj×Tj+・・・+C (2)
制御パラメータは、制御工程をゲートエッチング工程にした場合には、エッチング時間だけでなく、酸素添加量や、RFバイアスなどの他のパラメータでも制御可能であるが、本実施の形態ではパラメータとゲート電極の配線幅との線形性が強いエッチング時間を制御パラメータとした。プロセス制御ユニット304では、実際に製造ラインに流れているウエハの検査データTjを用いて、この式(2)の制御モデル式から、制御パラメータとしてのエッチング時間Dを算出する。そして、このエッチング時間Dを用いて制御工程となるゲートエッチング装置の処理条件を変更し、処理を行った。その結果、図12に示すようにゲート電極加工後の寸法精度は、標準偏差σで1nm以下にすることができた。本実施の形態では、ゲート電極の配線幅を目標値に制御する方法について述べた。ゲート電極の配線幅は、ドライエッチング時のマスクとなるレジストパターンの寸法だけで決まるものではなく、被加工膜である多結晶シリコンの膜厚や、その表面の平坦性に大きく影響を受ける。そのため、本実施の形態のように、被加工膜とは異なるレイヤの膜厚データを用いた予測モデル、および制御モデルを作成することにより、加工寸法を高精度に制御することが可能となる。
【0061】
本実施の形態では、単独の配線幅Wを測定値として用いた。例えば、図13に示すように測定画像1301内に複数の配線がある場合(1302は測定対象の配線、1303は測定領域)、その複数の配線幅Wの平均値を測定値として使用した場合にも測定精度の向上が期待できる。また、測定画像内に複数の配線があり、その中の一つの配線の幅を測定する場合、通常の測定方法では、画像自動認識により一つの配線を選択し、配線幅Wを測定する。しかし、この自動認識では必ずしも目的の特定の配線を測定することはできない。通常、配線端にはコンタクトを取るような広いパターンが接続されている。そこで、この配線端が測定画像1301内に入るようにすれば、複数ある配線の中から、特定の配線を抽出することができ、常に同じパターンの寸法を計測することが可能となる。
【0062】
また、本実施の形態では、配線幅Wの測定用に作成されたモニターパターンのゲート電極の配線幅Wを測定対象としたが、図14(A)に示すような、活性領域1401や素子分離領域1402がある場合には、式(1)に示した予測モデル式の係数Ajの値が、下地構造の影響により若干変化する。そのため、図14(B)((A)のX−X’断面)に示すような活性領域1401上のゲート電極1403の配線幅Wや、図14(C)((A)のY−Y’断面)に示すような素子分離領域1402上のゲート電極1403の配線幅Wを測定対象とし、予測モデルを作成することも可能である。また、モニターパターンと活性領域1401上のゲート電極1403の配線幅W、双方の予測モデルを生成すれば、モニターパターンの配線幅Wから、活性領域1401上のゲート電極1403の配線幅Wを予測することも可能となる。また、制御対象とするゲート電極1403の配線幅Wに対する予測モデルと、単純なラインアンドスペースをスキャトロメトリにより測定したデータから生成される予測モデルが一致する場合、または補正係数等を導入することにより、スキャトロメトリの測定データTjから、測定対象のゲート電極1403の配線幅Wを予測できる場合には、寸法検査工程の寸法測定にスキャトロメトリを用いることも可能である。
【0063】
また、モニターパターンは、ライン方向の長さとして、3μm以上が好ましく、より好ましくは6μm以上である。また、単純なラインアンドスペースだけでなく、複数の活性領域および素子分離領域にまたがる様なラインアンドスペースも測定に使用するのが好ましい。活性領域の幅としては0.5μm以下が好ましいが、より好ましくは0.2μm以下である。また、SRAMのような複雑な回路パターンを管理用にマスクレイアウトに作成しておくことも有効である。その際、パターン形状は必ずしも実際のSRAMと同一である必要は無いが、寸法変動の特性がSRAMと同等であることが望ましい。
【0064】
また、本実施の形態では、一つのパターン占有率のゲート電極の加工を例として取り上げたが、パターン占有率の異なるゲート電極の予測モデルを導入することにより、予測モデルにパターン占有率を取り入れることができ、新たにパターン占有率が異なる半導体装置の製造工程に適用することが可能となる。
【0065】
また、本実施の形態では、制御工程をゲートエッチング工程とした場合について説明したが、制御モデルを複数生成することにより、複数の工程を制御することも可能である。たとえば、図15に示すように第一の制御工程をリソグラフィ工程1501とし、次に二つ目の制御モデルとL_G1を含む検査データを用いて、ゲートエッチング工程1502を二つ目の制御工程とすることも可能である。
【0066】
さらに、本実施の形態では、ロット毎に制御パラメータDを決定する方法を示したが、制御モデルに渡す検査データとしては、ロット内全ウエハの平均値を検査データとするのが好ましいが、ロット内の1枚以上のウエハの平均値を検査データとすることも可能である。また、測定データTjには、処理順番および面内位置情報等の付加情報があるため、ウエハ毎および面内位置毎に制御パラメータを決定することも可能である。特に、現在のリソグラフィ工程では主にスキャナ型露光装置を使用しているため、ウエハ毎、面内位置毎に露光量を設定することが可能であり、より詳細な寸法制御が可能となる。また、一般的に加工装置はメンテナンス後から時間が経過する毎に、その処理特性が変化する。その処理特性の経時変化も予測モデルに取り入れると、より精度の高い予測モデルを作成することができる。また、経時変化を検知する方法としては、その処理工程に関係した検査データTjを解析することも可能であり、その処理装置の電気的な装置データ、または発光データなど、その処理装置固有のログデータを解析する方法も可能である。
【0067】
また、本実施の形態では、予測モデルの変数として、検査データTjを直接使用した。しかし、例えば図14に示すように、活性領域1401と素子分離領域1402の表面高さの差で表現されるSTI(Shallow Trench Isolation)段差1404は、複数の検査データTjから算出することができる特徴的な寸法量である。このように、複数の検査データTjから算出できる特徴的な寸法量を予測モデルの変数として使用することも可能である。このような形状として特徴的な寸法は、直感的で理解しやすいため、エンジニアが寸法変動の原因究明をする上では、非常に有効な手法である。
【0068】
また、予測モデルの精度を常に維持するためには、定期的なモデルの検証、およびモデルの再構築が必要である。本実施の形態においては、装置をメンテナンスする毎に最小ウエハ編成のロットにより、DOE実験を再度行い、予測モデルの再構築を行った。また、別の方法としては、例えば1000枚に1枚などの周期で定期的に、制御工程の処理条件を変更しないで、各工程を処理し、制御対象の寸法、例えばゲート電極の配線幅の測定値L_G2が予測モデルによる予測値との誤差を検証する。例えば、この誤差が5%以上になった場合には、予測モデルの再構築をするというような管理方法も有効である。また、材料を変更した場合や、リソグラフィ時に使用するレチクルマスクにOPC(Optical Proximity Correction)を実行した場合などにも、モデルを再構築する必要がある。また、一つの加工工程における処理装置、または一つの検査工程における検査装置が複数存在する場合には、その装置毎の機差をあらかじめ補正するか、予測モデルにその機差情報を取り入れる方法がある。
【0069】
また、本実施の形態では、検査データの収集、予測モデルの作成、制御モデルの作成、制御パラメータの計算、制御工程への制御パラメータの送信は、ネットワークを介し、コンピュータにより自動処理される例について説明したが、検査データの収集や、制御工程への制御パラメータの入力などは、作業員が手作業で行うことも可能である。
【0070】
(実施の形態2)
本発明の実施の形態2を、前述した図5,図6、および図16,図17に基づいて説明する。それぞれ、図16は配線幅の測定例、図17は測定データから同一箇所を特定する方法を示す。
【0071】
本実施の形態では、ゲート電極加工後の寸法計測において、図16に示すようにリソグラフィ後の寸法計測時に測定した箇所(リソグラフィ後の計測箇所)1601と同一箇所(リソグラフィ後の計測箇所と同一箇所のエッチング後の計測箇所)1602および、同一パターンの異なる場所(リソグラフィ後の計測箇所と異なるエッチング後の計測箇所)1603を測定したデータを用いた例について説明する。ここで同一箇所とは、測定装置で規定されるウエハ面内での座標において、0.5μm以下が好ましいが、0.2μm以下がより好ましい。本実施の形態では、0.1μm以下の精度で一致する箇所とした。近年のレジスト材料の変更により、レジストパターンは走査型電子顕微鏡による寸法計測の際に、シュリンクする特徴がある。そのため、従来の寸法測定においては、図6に示すようにリソグラフィ後(601)とゲート電極加工後(602)では、同一パターンの異なる箇所を測定する方法が主流である。しかし、レジストパターンの測定において、シュリンクがない場合には、同一箇所を測定した方がモデルの精度が高くなるのは、明らかである。そこで、本実施の形態では、ゲート電極加工後の寸法計測において、リソグラフィ後の寸法計測時に測定した計測箇所1601と同一箇所の計測箇所1602および、同一パターンの異なる箇所の計測箇所1603を測定する。測定方法としては、図5に示すように走査型電子顕微鏡を用い、縦方向と横方向で倍率の異なる測定画像501を取得し、測定対象の配線502に対し測定領域の長さ(L)504を3μm、測定間隔(ΔL)505を10nmで測定した。次に、リソグラフィ後に計測した寸法データL_G1、ゲート電極加工後のL_G1で計測した箇所と同一の計測箇所の寸法データL_G2、およびL_G1で計測した箇所と異なる計測箇所の寸法デーL_G2’を用いて、式(3)に示すように電子線照射によるレジストパターンのシュリンク量Sを計算する。
【0072】
S=L_G2’−L_G2 (3)
次に、予測モデルにおいて、検査データTjおよび計算したレジストパターンのシュリンク量Sを用いて、ゲート電極加工後の寸法予測モデルを生成した。このレジストパターンのシュリンク量Sを予測モデルに取り込むことにより、モデル精度を向上することができた。このレジストパターンのシュリンク量Sは、電子線照射時間に依存する。しかし、自動計測によりレジストパターンの寸法計測を行う場合、電子線照射時間は一定となり、シュリンク量Sも一定であると見なせる。本実施の形態では、寸法測定方法に図5に示すように走査型電子顕微鏡を用い、縦方向と横方向で倍率の異なる測定画像501を取得し、測定対象の配線502に対し測定領域の長さ(L)504を3μm、測定間隔(ΔL)505を10nmで測定するという測定精度の高い方法を採用した。この方法は、電子線の走査間隔を間引くことにより、ArFレジストのシュリンク量Sを低減することが可能になる。しかし、従来の測定方法のように寸法精度が低い測定方法を用いた場合には、レジストパターンのシュリンク量Sの計算精度も低下し、精度の高い予測モデルの生成は困難である。
【0073】
さらに、測定精度を上げる方法としては図17に示すように、リソグラフィ後の測定と、ゲート電極加工後の測定において、同一箇所を測定し、リソグラフィ後に測定した配線幅のプロファイル(WADI)1701と、ゲート電極加工後に測定した配線幅のプロファイル(WAEI)1702を比較する方法がある。まず、図17(A)に示すように、WADI1701とWAEI1702の配線幅の差(ΔW)1703の平方和を算出する。次に、図17(B)に示すように、WADI1701またはWAEI1702のX軸の座標をシフト量(ΔX)1704だけ移動することにより、平方和が最小になる位置を求める。通常のゲート電極加工工程では、レジストパターンのLERのプロファイルの波形が、ほぼゲート電極のLERに転写される。そのため、必ず平方和が最小になるシフト量1704が存在する。この自乗平均値が最小になったときに、WADI1701とWAEI1702のプロファイルで同じ測定領域1705にある点の平均値をそれぞれリソグラフィ後の配線幅L_G1、ゲート加工後の配線幅L_G2Iとする。この測定領域1705の長さは1μm以上あれば良いが、好ましくは2μm以上、より好ましくは3μm以上あるのが良い。この二つのプロファイルの差の平方和を最小にし、その際の配線幅を計算する機能は、測定装置に内蔵されても良いし、画像測定後にデータ解析ユニットで実行することも可能である。このように、リソグラフィ後とゲート加工後の配線幅のプロファイルが一致するような操作を行えば、真に同一箇所の配線幅を測定することが可能となり、予測モデルの精度をさらに向上することができる。また、電子線の走査によるシュリンク量の影響を除外するには、レジストパターンの測定時と、ゲート加工後の配線幅の測定時で、電子線の走査位置をずらすことも有効な方法である。この方法では、最小自乗法を適用したが、他の方法を適応することも可能である。
【0074】
以上の様に測定精度の高い測定方法を使用し、さらにレジストパターンのシュリンク量Sというパラメータを予測モデルに取り込むことにより、予測モデルの精度を向上することが可能となる。そして、この精度の高い予測モデルから制御モデルを生成し、制御工程を適切な条件で制御することにより、寸法精度の高いゲート電極加工を実現することができ、生産性を向上することができた。
【0075】
(実施の形態3)
本発明の実施の形態3を、図18,図19に基づいて説明する。それぞれ、図18は電気特性安定化のための制御システム、図19はゲート電極の断面を示す。
【0076】
本実施の形態では、半導体装置の電気特性の変動、例えば閾値電圧Vthの変動を低減するために、本発明を適用した例を説明する。図18に示すように、電気特性検査工程1804まで行った。検査工程としては、通常の膜厚、寸法検査工程1801に加え、応力測定工程1802、不純物濃度測定工程1803、電気特性検査工程1804等を行った。薄膜の応力測定には、カソードルミネッセンス法やラマン分光法などが一般的であるが、応力測定用のパターンをウエハ上に作成すれば、その他の方法で応力を測定することも可能である。また、図19に示すようにゲート電極1901のオフセットスペーサ1904の寸法も検査項目の一つとした(1902はゲート酸化膜、1903は素子分離層)。ここで測定した検査データをデータ収集ユニット1805で収集し、このデータを用いて、データ解析ユニット1806において、電気特性の予測モデルを生成した。この予測モデルから、制御パラメータを計算する制御モデルを生成した。プロセス制御ユニット1807では不純物注入工程1808を制御工程とし、不純物量を制御パラメータとした。そして、製造ラインからの検査データに基づき、制御モデルから制御パラメータとなる不純物注入量を計算し、制御工程となる不純物注入工程の処理条件を適切に制御することにより、半導体装置の電気特性の変動、例えば閾値電圧Vthの変動を5mV以下に低減することができた。
【0077】
上記の各実施の形態で説明したように、本発明は半導体装置の製造工程の制御方法であって、検査工程における寸法測定時の測定領域の長さ(L)504を配線幅Wの10倍以上とすることにより、測定誤差を低減し、予測モデルおよび制御モデルの精度を向上するのに有効な手段である。さらに、予測モデルおよび制御モデルの精度向上により、半導体装置の製造工程を適切に制御することが可能となり、半導体装置の特徴的なパラメータの変動、例えばゲート電極の寸法変動や、電気特性の閾値電圧Vthの変動などといった要因を低減することが可能となり、生産性の高い半導体装置の製造を実現できる。また、本実施の形態で示したように、本発明を適用した配線幅の測定方法は、LERの大きいラインパターンを測定する上で、非常に有効な方法であるため、この測定方法を寸法管理に適用すれば、寸法管理の精度を向上することができる。
【0078】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【0079】
本発明は、半導体装置の製造技術に関し、特に、半導体装置の製造工程の制御方法において、配線幅の寸法測定方法に適用して有効であり、さらにMEMS(Micro Electro Mechanical Systems)やCCD(Charge Coupled Devices)等の半導体装置の製造方法と同様の技術を用いて製造するデバイスの製造工程に適用することも可能である。
【図面の簡単な説明】
【0080】
【図1】本発明の実施の形態において、半導体装置の製造方法における作業フローを示す図である。
【図2】本発明の実施の形態において、半導体製造システムの構成を示す図である。
【図3】本発明の実施の形態1において、ゲート電極の配線幅の制御システムを示す図である。
【図4】本発明の実施の形態1において、ゲートエッチングまでのプロセスフローを示す図である。
【図5】本発明の実施の形態1において、走査型電子顕微鏡の測定画像を示す図である。
【図6】本発明の実施の形態1において、配線幅の測定例を示す図である。
【図7】本発明の実施の形態1において、ウエハ面内測定箇所を示す図である。
【図8】本発明の実施の形態1において、測定領域の長さと測定精度の関係((A):配線長さ−局所的な配線幅、(B):配線幅−度数、(C):測定領域の長さ−測定バラツキ)を示す図である。
【図9】本発明の実施の形態1との比較において、従来の測定方法によるゲート電極配線幅の実測値と予測値の相関を示す図である。
【図10】本実施の形態1を用いた場合のゲート電極配線幅の実測値と予測値の相関を示す図である。
【図11】本実施の形態1を用いデータ点数を削減した場合のゲート電極配線幅の実測値と予測値の相関を示す図である。
【図12】本発明の実施の形態1において、ゲート電極配線幅のFF制御結果を示す図である。
【図13】本発明の実施の形態1において、測定画像内に複数パターンがある場合の配線幅測定例を示す図である。
【図14】本発明の実施の形態1において、ゲート電極の平面(A)と断面(B)(C)を示す図である。
【図15】本発明の実施の形態1において、制御工程が複数ある場合の制御システムを示す図である。
【図16】本発明の実施の形態2において、配線幅の測定例を示す図である。
【図17】本発明の実施の形態2において、測定データから同一箇所を特定する方法(A)(B)を示す図である。
【図18】本発明の実施の形態3において、電気特性安定化のための制御システムを示す図である。
【図19】本発明の実施の形態3において、ゲート電極の断面を示す図である。
【符号の説明】
【0081】
201…処理工程、202…検査工程、203…データ収集ユニット、204…データ解析ユニット、205…プロセス制御ユニット、301…ゲートエッチング工程、302…データ収集ユニット、303…データ解析ユニット、304…プロセス制御ユニット、401…窒化シリコン、402…酸化シリコン、403…シリコン基板、404…酸化シリコン、405…多結晶シリコン、406…レジストパターン、407…反射防止膜、408…ゲート電極、501…測定画像、502…測定対象の配線、503…測定領域、504…測定領域の長さ、505…測定間隔、506…局所的な配線幅、601,602…寸法計測箇所、701…検査対象チップ、1301…測定画像、1302…測定対象の配線、1303…測定領域、1401…活性領域、1402…素子分離領域、1403…ゲート電極、1404…STI段差、1501…リソグラフィ工程、1502…ゲートエッチング工程、1601,1602,1603…計測箇所、1701,1702…プロファイル、1703…配線幅の差、1704…シフト量、1705…測定領域、1801…膜厚、寸法検査工程、1802…応力測定工程、1803…不純物濃度測定工程、1804…電気特性検査工程、1805…データ収集ユニット、1806…データ解析ユニット、1807…プロセス制御ユニット、1808…不純物注入工程、1901…ゲート電極、1902…ゲート酸化膜、1903…素子分離層、1904…オフセットスペーサ。
【特許請求の範囲】
【請求項1】
半導体装置を加工する複数の処理工程と、その加工結果を検査する複数の検査工程からなる半導体装置の製造方法であって、
複数レイヤの検査工程の検査データを収集する工程と、その複数レイヤの検査データを解析する工程と、半導体装置の特徴的なパラメータの中から少なくとも一つのパラメータに対し、前記複数レイヤの検査データからパラメータの予測モデルを作成する工程と、複数の処理工程の中から少なくとも一つの処理工程を制御工程とし、前記半導体装置のパラメータを安定化するために制御工程の処理条件の少なくとも一つの設定値を決定する制御モデルを作成する工程と、前記複数レイヤの検査データから前記制御モデルに基づき制御工程の処理条件の設定値を計算する工程と、その計算した設定値に基づき制御工程の処理条件を変更する工程を有することを特徴とする半導体装置の製造方法。
【請求項2】
請求項1記載の半導体装置の製造方法において、
前記予測モデルとして、前記半導体装置のゲート電極の配線幅に対する予測モデル、前記半導体装置のゲート電極のオフセットスペーサの寸法に対する予測モデル、および前記半導体装置のトランジスタの閾値電圧に対する予測モデルのいずれかを生成することを特徴とする半導体装置の製造方法。
【請求項3】
請求項1記載の半導体装置の製造方法において、
前記半導体装置の特徴的な寸法である活性領域と素子分離領域の段差を複数の検査工程の検査データから算出する工程を有し、その活性領域と素子分離領域の段差を前記予測モデルのパラメータの一つとすることを特徴とする半導体装置の製造方法。
【請求項4】
請求項1記載の半導体装置の製造方法において、
走査型電子顕微鏡を用いてレジストパターンを検査する工程を有し、そのレジストパターンのシュリンク量を前記予測モデルのパラメータの一つとすることを特徴とする半導体装置の製造方法。
【請求項5】
請求項1記載の半導体装置の製造方法において、
前記予測モデルの変数の一つとして、パターン占有率、装置のメンテナンス後からの処理時間、処理ウエハの処理順番、および処理ウエハのバッチ処理装置内のウエハ積載位置のいずれかを用いることを特徴とする半導体装置の製造方法。
【請求項6】
請求項1記載の半導体装置の製造方法において、
配線幅を検査する工程を有し、測定領域の配線方向の長さが1μm以上であり、かつ測定対象の配線幅が0.1μm以下であることを特徴とする半導体装置の製造方法。
【請求項7】
請求項1記載の半導体装置の製造方法において、
配線幅を検査する工程を有し、走査型電子顕微鏡を用い、配線方向の倍率が150,000倍以下であり、横方向の倍率が100,000倍以上である測定画像から、配線幅を計測することを特徴とする半導体装置の製造方法。
【請求項8】
請求項1記載の半導体装置の製造方法において、
配線幅を検査する工程を有し、前記予測モデルを生成する際に使用する寸法計測データを走査型電子顕微鏡およびスキャトロメトリを使用して測定し、制御パラメータを決定する際には、前記スキャトロメトリにより測定した寸法計測データを使用することを特徴とする半導体装置の製造方法。
【請求項9】
請求項1記載の半導体装置の製造方法において、
ある一つの加工工程の処理前および処理後の配線幅を検査する工程を有し、その処理前および処理後で測定位置が誤差0.5μm以下の精度で一致する箇所を計測することを特徴とする半導体装置の製造方法。
【請求項1】
半導体装置を加工する複数の処理工程と、その加工結果を検査する複数の検査工程からなる半導体装置の製造方法であって、
複数レイヤの検査工程の検査データを収集する工程と、その複数レイヤの検査データを解析する工程と、半導体装置の特徴的なパラメータの中から少なくとも一つのパラメータに対し、前記複数レイヤの検査データからパラメータの予測モデルを作成する工程と、複数の処理工程の中から少なくとも一つの処理工程を制御工程とし、前記半導体装置のパラメータを安定化するために制御工程の処理条件の少なくとも一つの設定値を決定する制御モデルを作成する工程と、前記複数レイヤの検査データから前記制御モデルに基づき制御工程の処理条件の設定値を計算する工程と、その計算した設定値に基づき制御工程の処理条件を変更する工程を有することを特徴とする半導体装置の製造方法。
【請求項2】
請求項1記載の半導体装置の製造方法において、
前記予測モデルとして、前記半導体装置のゲート電極の配線幅に対する予測モデル、前記半導体装置のゲート電極のオフセットスペーサの寸法に対する予測モデル、および前記半導体装置のトランジスタの閾値電圧に対する予測モデルのいずれかを生成することを特徴とする半導体装置の製造方法。
【請求項3】
請求項1記載の半導体装置の製造方法において、
前記半導体装置の特徴的な寸法である活性領域と素子分離領域の段差を複数の検査工程の検査データから算出する工程を有し、その活性領域と素子分離領域の段差を前記予測モデルのパラメータの一つとすることを特徴とする半導体装置の製造方法。
【請求項4】
請求項1記載の半導体装置の製造方法において、
走査型電子顕微鏡を用いてレジストパターンを検査する工程を有し、そのレジストパターンのシュリンク量を前記予測モデルのパラメータの一つとすることを特徴とする半導体装置の製造方法。
【請求項5】
請求項1記載の半導体装置の製造方法において、
前記予測モデルの変数の一つとして、パターン占有率、装置のメンテナンス後からの処理時間、処理ウエハの処理順番、および処理ウエハのバッチ処理装置内のウエハ積載位置のいずれかを用いることを特徴とする半導体装置の製造方法。
【請求項6】
請求項1記載の半導体装置の製造方法において、
配線幅を検査する工程を有し、測定領域の配線方向の長さが1μm以上であり、かつ測定対象の配線幅が0.1μm以下であることを特徴とする半導体装置の製造方法。
【請求項7】
請求項1記載の半導体装置の製造方法において、
配線幅を検査する工程を有し、走査型電子顕微鏡を用い、配線方向の倍率が150,000倍以下であり、横方向の倍率が100,000倍以上である測定画像から、配線幅を計測することを特徴とする半導体装置の製造方法。
【請求項8】
請求項1記載の半導体装置の製造方法において、
配線幅を検査する工程を有し、前記予測モデルを生成する際に使用する寸法計測データを走査型電子顕微鏡およびスキャトロメトリを使用して測定し、制御パラメータを決定する際には、前記スキャトロメトリにより測定した寸法計測データを使用することを特徴とする半導体装置の製造方法。
【請求項9】
請求項1記載の半導体装置の製造方法において、
ある一つの加工工程の処理前および処理後の配線幅を検査する工程を有し、その処理前および処理後で測定位置が誤差0.5μm以下の精度で一致する箇所を計測することを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2007−281248(P2007−281248A)
【公開日】平成19年10月25日(2007.10.25)
【国際特許分類】
【出願番号】特願2006−106538(P2006−106538)
【出願日】平成18年4月7日(2006.4.7)
【出願人】(000005108)株式会社日立製作所 (27,607)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成19年10月25日(2007.10.25)
【国際特許分類】
【出願日】平成18年4月7日(2006.4.7)
【出願人】(000005108)株式会社日立製作所 (27,607)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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