半導体装置の製造方法
【課題】トレンチMOSゲート構造とこの構造を取り囲む第2トレンチの底部に形成する絶縁膜を厚膜化する半導体装置の製造方法を提供すること。
【解決手段】n型基板表面に、離間する複数の第1トレンチと、より幅が広く第1トレンチを囲む第2トレンチとを形成する第1工程と、第1、第2トレンチの内面にゲート酸化膜を形成する第2工程と、第1トレンチ幅の二分の一以上の厚さの導電材料を堆積する第3工程と、ゲート酸化膜を停止層として導電材料を除去する第4工程と、ゲート酸化膜より厚い絶縁膜を形成する第5工程と、CMPで絶縁膜表面を研磨しn型基板と第1トレンチ表面の導電材料を露出させる第6工程と、前記露出したn型基板表面とショットキー接合をなす電極膜を形成する第7工程と、第2トレンチ内部の厚い絶縁膜上で前記電極膜の外周部を除去する第8工程とを有する半導体装置の製造方法。
【解決手段】n型基板表面に、離間する複数の第1トレンチと、より幅が広く第1トレンチを囲む第2トレンチとを形成する第1工程と、第1、第2トレンチの内面にゲート酸化膜を形成する第2工程と、第1トレンチ幅の二分の一以上の厚さの導電材料を堆積する第3工程と、ゲート酸化膜を停止層として導電材料を除去する第4工程と、ゲート酸化膜より厚い絶縁膜を形成する第5工程と、CMPで絶縁膜表面を研磨しn型基板と第1トレンチ表面の導電材料を露出させる第6工程と、前記露出したn型基板表面とショットキー接合をなす電極膜を形成する第7工程と、第2トレンチ内部の厚い絶縁膜上で前記電極膜の外周部を除去する第8工程とを有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置の製造方法、特に終端構造の電界緩和が改善されたショットキーバリアダイオード(以降SBD)の製造方法に関する。
【背景技術】
【0002】
図7に一般的なプレーナ型SBD100の断面図を示す。このSBD100はn+型半導体基板1上にn型半導体層2をエピタキシャル成長させ、このn型半導体層2の表面にショットキー接合を形成するアノード電極3を被着させ、n+型半導体基板1の裏面にオーミック接合を形成するカソード電極4を設ける構造を有する。また、このSBD100は、ショットキー接合領域の最外周部の基板の表面層にp型の半導体領域をガードリング5として備える。このガードリング5の表面はアノード電極3の一部と接触している。さらに、ガードリング5の外周側表面およびn型半導体層2の最外周表面にかけては絶縁膜6が被覆されている。
【0003】
一般にSBDはアノード電極の材料を変えることによりアノード電極とn型半導体層面との接合面のバリアハイトが制御可能であり、通常のpnダイオードと比較して立ち上がり電圧を低く設定することができる。また、少数キャリアの蓄積が原則無いのでスイッチング速度が速くスイッチング損失が少ないというメリットを持つ。しかし、逆方向にバイアスした時のリーク電流が大きいことや、伝導度変調が無いために高耐圧素子では大電流を流すとオン抵抗がpnダイオードよりも大きくなるという欠点がある。
【0004】
また、一般にSBDではオン抵抗とリーク電流にトレードオフ関係があることが知られている。すなわち、n型半導体層は、その不純物濃度を上昇させることでオン抵抗を下げることができるが、逆バイアス印加時にはショットキー接合から進行する空乏層のn型半導体層への広がりが難くなり、低い逆バイアス電圧でショットキー接合近傍の電界強度がシリコンの臨界電界強度に達し易くなるため、耐圧が低下する。また、アノード電極の外周近傍で表面電界が強まり、リーク電流も増加する。逆にn型半導体層2の不純物濃度が低いSBDでは、高耐圧、低リーク電流となるもののオン抵抗が大きくなり、損失が増すことになる。
【0005】
さらに、前述の図7のようなp型の半導体領域をガードリング5として用いるSBD100ではオン動作時に所定の電圧を超えるとガードリング5がpnダイオードとして動作する。そのため、オフ状態に切り替える際に、蓄積された少数キャリアの吐き出し時間を必要とし、逆回復時間(Trr)が長くなり、高速動作が妨げられることになる。
【0006】
SBDの有する、これらのトレードオフ関係を改善するための素子として、トレンチMOSバリアショットキー(以降TMBSと略記することがある)が発表されている(非特許文献1)。このようなTMBSの一つに、図8の断面図に示すような表面にトレンチMOSゲート構造を有するSBDが知られている(特許文献1)。この図8に示すTMBS101は、半導体基板の表面に等間隔に掘ったトレンチ7の内壁に絶縁膜8を形成し、その内部に、たとえば、ポリシリコンのような導電材料9が充填されるMOSゲートのような構造を備えている。このようなMOSゲート構造とすることで、オン状態の時は、n型半導体層2の部分が縦方向にドリフト電流を流す電流経路として働き、逆バイアス時には、MOSゲート部分からも空乏層が広がることでピンチオフ効果を得ることができ、半導体表面での電界を緩和させて耐圧を向上させることができ、リーク電流も減少させることができる。この結果、トレンチ7問距離やn型半導体層2の不純物濃度を調節することで、通常のトレンチのないプレーナ型と同等のリーク電流でより低いオン抵抗を実現することができる。
【0007】
また、TMBSであって、終端トレンチ内に形成した厚い絶縁膜上にフィールドプレートを設けることにより、耐圧を向上させる構造が知られている(特許文献2、3)
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2002−50773号公報
【特許文献2】特開2002−208711号公報
【特許文献3】特表2008−533696号公報
【非特許文献1】トレンチ・モス・バリア・ショットキー(ティーエムビーエス)レクティファイアー;ア・ショットキー・レクティファイアー・ウィズ・ハイアー・ザン・パラレル・プレーン・ブレイクダウン・ボルテージ、エム・メロートラ、アンド ビー・ジェー・バリガ、ソリッドステート・エレクトロニクス、ボリューム38、ナンバー4、1995、p.801(Trench MOS Barrier Schottky (TMBS)Rectifier;A Schottky Rectifier with Higher Than Parallel Plane Breakdown Voltage,M.Mehrotra、and B.J.Baliga、Solid−state Electron.,vol38,No.4,1995,p.80l)
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、前述の特許文献1に示すようなTMBS構造では次のような問題点がある。図8のTMBS構造では、素子耐圧は図9に示すように、トレンチ7の間隔(メサ部10の幅)が所定の距離のときに耐圧ピークとなる特性を持つ。素子の高耐圧化のためには図9での耐圧ピーク位置でトレンチ間隔を設計することが望ましいが、その場合は、前記図8で、逆バイアス印加時に最外周にある終端のトレンチ7の側壁絶縁膜低部近傍A点に電界が集中することとなり、TMBSのショットキー接合部(活性部)よりも先に最外周トレンチ底部A点での電界集中によりブレークダウンを起こし、耐圧が低下する。高耐圧化のためには終端トレンチでの耐圧を活性部の耐圧よりも高くしなければならない。
【0010】
その解決策として前記特許文献2、3に示すような終端トレンチをフィールドプレート構造とすることが提案されている。しかし、これらの構造には、さらに次のような問題がある。すなわち、前記特許文献2では、終端トレンチ内の幅の狭いスペーサー上で酸化膜をパターンエッチングしなければならず工程難易度が高い。さらにプロセス上のマージンの確保が難しく安定した製造プロセスとして問題がある。前記特許文献3では底部酸化膜を熱酸化で厚膜化する必要があるが、熱酸化による1μm以上の酸化膜形成は非常に難しく高耐圧化に限界がある。
【0011】
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、逆バイアス時にショットキー接合近傍の電界強度を緩和するトレンチMOSゲート構造を備え、このトレンチMOSゲート構造を取り囲む終端環状トレンチの底部絶縁膜を厚膜化して強い電界を保持することができ、より高耐圧な終端構造を有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0012】
前記本発明の目的を達成するために、本発明は、第一導電型の半導体基板の表面に、所定の間隔のメサ部を介して相互に離間する複数の活性部トレンチと前記活性部トレンチよりも幅が広く前記複数の活性部トレンチ全体を取り囲む終端環状トレンチとを同時に形成する第1工程と、前記活性部トレンチと終端環状トレンチの内面を覆うゲート酸化膜を形成する第2工程と、前記半導体基板の全面に活性部トレンチ幅の二分の一以上の厚さの導電材料を堆積する第3工程と、前記メサ部表面の前記ゲート酸化膜を停止層として前記導電材料を異方性エッチングにより除去する第4工程と、前記半導体基板上に前記ゲート酸化膜より厚い酸化膜を形成する第5工程と、化学的機械的研磨装置により酸化膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させる第6工程と、前記メサ部表面に露出する半導体基板表面とショットキー接合を形成する電極材料を被着して電極膜を形成する第7工程と、前記電極膜の外周端部が、前記終端環状トレンチ内部の前記ゲート酸化膜より厚い酸化膜上に位置するように前記電極膜の外周部をエッチングし除去する第8工程とを有する半導体装置の製造方法とする。前記第1工程で、前記活性部トレンチの幅が深さより小さく、前記終端環状トレンチの幅は深さより大きいことが好ましい。また、前記第4工程での異方性エッチング後に、前記活性部トレンチ内部と前記終端環状トレンチ内部側壁にはスペーサーとして導電材料をそれぞれ残し、第6工程で、化学的機械的研磨装置により絶縁膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させるとともに、前記終端環状トレンチ内部側壁のスペーサー上の絶縁膜を除去して前記スペーサーを露出させ、前記第7工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面にも接触させることが好ましい。前記第4工程の異方性エッチングにおいて、前記スペーサーの表面が前記メサ部表面よりも低くなるようにエッチングし、第6工程で、化学的機械的研磨装置による研磨後に、前記スペーサー上に前記絶縁膜が残るようにし、前記第7工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面では絶縁膜を介して前記電極膜を接触させることもよい。さらにまた、前記第6工程後、前記第7工程の前に、犠牲酸化膜の形成と除去を行うことが望ましい。
【発明の効果】
【0013】
本発明によれば、逆バイアス時にショットキー接合近傍の電界強度を緩和するトレンチMOSゲート構造を備え、このトレンチMOSゲート構造を取り囲む終端環状トレンチの底部絶縁膜を厚膜化して強い電界を保持することができ、より高耐圧な終端構造を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の半導体装置の製造方法にかかる実施例1のTMBSの断面図である。
【図2】本発明の半導体装置の製造方法にかかる実施例1のTMBSの主要な製造工程を示す半導体基板の断面図である。
【図3】本発明と従来構造にかかるTMBSの活性部トレンチと終端環状トレンチ底部における電界強度分布図である。
【図4】従来のSBDと本発明にかかるTMBSのトレンチの断面における等電位面分布図である。
【図5】請求項3の発明にかかるTMBS端部の断面図である。
【図6】請求項4の発明にかかるTMBS端部の断面図である。
【図7】従来の一般的なSBDの断面図である。
【図8】従来のTMBSの断面図である。
【図9】従来のTMBSのトレンチ間隔と耐圧との関係図である。
【図10】本発明にかかるフィールドプレートの長さと耐圧との関係図である。
【図11】終端環状トレンチ底部の絶縁膜厚と耐圧の関係図である。
【図12】活性部トレンチと終端環状トレンチ間隔と耐圧との関係図である。
【発明を実施するための形態】
【0015】
以下、本発明にかかる半導体装置の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。下記実施例の記載ある活性部とは第1トレンチを含む主電流が流れる領域を言う。
【実施例1】
【0016】
本発明の半導体装置の製造方法にかかる実施例について、以下、具体的に説明する。図1は、本発明の半導体装置の製造方法により形成されたトレンチ型ショットキーダイオード(TMBS)の周辺部の断面図である。図2は図1に示す本発明にかかるTMBSの主要な製造工程を示す半導体基板の断面図である。図2(a)に示すように、n+型半導体基板1は高濃度のn型不純物がドープされ、その上層にはn+型半導体基板1よりは低濃度にドープされたエピタキシャル成長によるn型半導体層2を具備している。活性部トレンチを第1トレンチ、端部環状トレンチを第2トレンチとして下記説明する。
【0017】
まず、図2(b)に示すように、活性部に位置する第1トレンチ7と、第1トレンチ7からメサ部10で離間し、第1トレンチよりも広い幅を持つ第2トレンチ11とを、フォトレジストと酸化膜とを組み合わせたマスクパターン等を用いて異方性エッチングで同時に作製する。第1トレンチの形状は柱状、列状、リング状などとすることができる。第1トレンチは活性部内に複数形成される(第1トレンチは図1、2では1個だけ示されている)。しかし、いずれの形状でも、複数の第1トレンチの間隔は逆バイアス時に拡がる空乏層によってピンチオフされ得る間隔にされる必要がある。第1トレンチ7と第2トレンチ11の深さは同時に形成するので、同じ深さになってもよいが、実際には異なる幅の影響を受けて、幅の広い第2トレンチ11が第1トレンチより少し深くなる。トレンチの深さはたとえば、0.5μm〜15μmの範囲から選択することができる。トレンチの深さが0.5μmより浅い場合はTMBS構造に起因する効果はほとんど得られなくなる。15μmより深い場合は、プロセス難易度が高くなりすぎること、および側壁への厚い絶縁膜6形成が困難になり耐圧保持が難しくなることなどから現実的でなくなる。第1トレンチの幅はトレンチの深さより小さいことが必要となる。第2トレンチ11の幅に関しては第1トレンチ7よりは十分に広く、第2トレンチ11の深さよりも広い幅を持つことが望ましい。
【0018】
続いて、図2(c)に示すように熱酸化工程を用いてメサ部10表面および第1、第2トレンチの内壁に0.1μm程度のゲート酸化膜8を形成する。このゲート酸化膜8はHigh Temperature Oxide(HTO)膜などで形成してもよい。次にCVDプロセスでたとえばポリシリコンからなる導電材料9を堆積させる。
【0019】
導電材料9の厚さは第1トレンチ7内部を埋め込んだ上でその上部まで堆積し、なおかつ第2トレンチ11内部は完全には埋め込まれず、その深さより浅く堆積する程度に留まるような条件で形成することが必要である。
【0020】
次に、図2(d)に示すようにメサ部10表面のゲート酸化膜8をエッチング停止層として用いて異方性エッチングを行い、メサ部10表面より上の導電材料9をエッチングで除去する。この際、第1トレンチ7の幅に対して第2トレンチ11の幅が十分に広い場合、第1トレンチの内部には導電材料9が残るが、第2トレンチは内部全面エッチングされ導電材料9は残らない。続いて図2(e)に示すように、第2トレンチに終端構造を形成するためにBoronPhosphor Silicate Glass (BPSG)膜、TetraethylOrthosilicate (TEOS)膜、HTO膜などの酸化膜を絶縁膜6として全面に形成する。図2では、この絶縁膜6の膜厚は第2トレンチ11の深さよりも薄い膜厚としているが、第2トレンチを完全に埋め込むような厚い膜厚でもよい。
【0021】
続いて、図2(f)に示すように、図示しない化学的機械的研磨装置(ChemicalMechanical Polishing(以降CMPと略記する))を用いてメサ部10上層の絶縁膜6(とゲート酸化膜8)およびこの絶縁膜6(とゲート酸化膜8)の下層の半導体基板の一部を研磨して半導体基板の活性部表面の平坦化工程を行う。この時、第1トレンチ7内部の導電材料9の表面に、後述の第1電極材料が接触することができるように、前記平坦化工程における研磨で導電材料9の表面を露出させておくことが必要である。
【0022】
ただし、前記CMPにより表面平坦化されたメサ部10の半導体基板の露出表面は表面粗れが残っていることがあるので、犠牲酸化工程(熱酸化−酸化膜除去)、もしくは900〜1000℃程度の熱処理を取り入れた方が好ましい場合がある。
【0023】
そして、図1に示すように、スパッタリングまたは蒸着等の方法を用いてメサ部10表面とショットキー接合を形成するとともに、アノード電極3となる第1電極膜を形成する。その後、フォトリソグラフィ技術を用いて第1電極膜を第2トレンチ11内の絶縁膜6上でフィールドプレート長(Lfp)を残して外周側をエッチングして除去する。このフィールドプレート長(Lfp)の長さは耐圧に影響する。図10はフィールドプレート長(Lfp)と耐圧(BV(V))の関係を示す図の一例である。図10で耐圧115Vを示す太線は活性部が担う耐圧である。図10から活性部の耐圧が115Vの場合、フィールドプレート長(Lfp)が約2μm以上で活性部よりフィールドプレートが担う耐圧の方が高くなるので、好ましい。好ましいフィールドプレート長はトレンチ形状、n型半導体層2の不純物濃度などによって変わる。フィールドプレート部の耐圧が高いと、活性部で先に臨界電界強度に達するので、活性部の耐圧でデバイスの耐圧が決まる。通常は、活性部の耐圧でデバイスの耐圧が決まる方が耐圧の信頼性がより高くなり好ましい。
【0024】
また、本発明にかかる第2トレンチ11内部に形成される絶縁膜6の厚さも耐圧に関係する。図11に、端部環状トレンチ(第2トレンチ)底部の絶縁膜厚さと耐圧の関係を示す。前記図10と同様に活性部の耐圧115Vを太線で示す。図11で、第1トレンチの側壁に形成されているゲート酸化膜8の厚さと同一である絶縁膜6の厚さ0.3μmでは、耐圧が活性部の115Vより低いということは、端部環状トレンチ(第2トレンチ)内で電界集中が起きていることを表している。また、図11では、絶縁膜6の厚さを2μmより大きくし過ぎると、最外周の第1トレンチと第2トレンチ間で耐圧が決まるようになるので、フィールドプレート長と耐圧の関係が無くなり、やはり耐圧が低下することを示している。
【0025】
第2トレンチの幅、深さにより、第2トレンチ中の絶縁膜6の厚さの好適範囲は変わるが、ゲート酸化膜8の厚さ(例えば0.1μm)よりも厚く、第2トレンチの深さの2分の1(例えば7.5μm)を超えない厚さが絶縁膜6の厚さの好適範囲となる。絶縁膜6がゲート酸化膜8より薄いと活性部の耐圧が低下し、第2トレンチの深さの2分の1を超える厚さの場合、プロセス上の難易度が大きくなりすぎるためである。絶縁膜6の厚さについて、より好ましい数値範囲としては、0.1μm〜3.0μm、さらに好ましくは0.5μm〜2.0μmとなる。
【0026】
第1トレンチと第2トレンチの間隔については、前記図9で説明したように、第1トレンチ間隔には最大耐圧を得る最適間隔がある。その理由は、第1トレンチ間隔が大きくなりすぎると、ピンチオフが起こり難くなり表面電界を緩和しきれず、ショットキー接合表面で耐圧が決まり、間隔が近くなりすぎると、第1トレンチ間での等電位面が密になりすぎて、耐圧が低下するためである。ただし、第1トレンチ間隔で耐圧が低下する間隔は0.5μm以下の場合である。この0.5μm以下という間隔は、第1トレンチの合計面積がショットキー接合面積(真の活性部)より大きくなる間隔であり、デバイスとしてはもはや実用的な設計として意味ある間隔ではないので、実質的に図9は第1トレンチ間隔は狭いほうが耐圧が高くなることを表していると言える。同様のことは、図12に示すように、第1トレンチ(活性部トレンチ)と第2トレンチ(端部環状トレンチ)の間の間隔と耐圧との関係にも当てはまるので、高耐圧を得るには第1トレンチ間隔より第1トレンチと第2トレンチの間の間隔を狭くする方が望ましい。第1トレンチと第2トレンチの間隔の値におけるより好ましい範囲は、図12から0.4μm以上2.0μm以下である。
【0027】
続いて、半導体基板1の裏面の不要な層を除去し、裏面全域にスパッタリングまたは蒸着等の方法を用いてカソード電極4となる第2電極膜を形成する。
図3は従来構造と本発明の実施例にかかるTMBSの、活性部トレンチ底部と終端環状トレンチ底部での逆バイアス時の電界強度の比較図である。図に示されるとおり、従来構造では終端環状トレンチの底部の電界強度が非常に高くなっていたが、本発明のトレンチ構造では、活性部トレンチ底部の電界強度の方が大きいだけでなく、終端環状トレンチの底部の電界強度が大きく緩和され、横方向で両者の電界強度バランスがよい(電界強度の差が小さい)ことが分かる。また、図4にその時の等電位面比較を示す。図4でも、従来構造では終端環状トレンチ底部で等電位面が集中していたが、本発明の終端環状トレンチ構成とすることで等電位面の間隔がバランスよくなって改善されていることが分かる。
【実施例2】
【0028】
本発明の半導体装置の製造方法にかかる実施例2として、図5に、トレンチ型ショットキーダイオード(TMBS)の周辺部の断面図を示す。これは、導電材料9を異方性エッチングする際に第2トレンチ11側壁面にスペーサー12として導電材料9が残るような形状である。このような場合でも、スペーサー12とフィールドプレート3とで分割して電界を保持するために従来よりも高耐圧を維持することが可能である。
【実施例3】
【0029】
本発明の半導体装置の製造方法にかかる実施例3として、図6に、TMBSの周辺部の断面図を示す。実施例2と同様にスペーサー12が第2トレンチ11側壁面に残っているが導電材料9を異方性エッチングする条件、もしくは表面平坦化工程をする際の条件について、導電材料9の表面がメサ部10の表面よりも低くなるように調節する。以上のような条件にすることで、導電材料9が絶縁膜6に覆われてアノード電極3と接触せず、浮遊電位となるような構造にすることができる。このような形状であっても同様に電界の保持が可能であり、従来よりも高耐圧を維持することが可能である。
【符号の説明】
【0030】
1 n+型半導体基板
2 n型半導体層
3 アノード電極
4 カソード電極
5 ガードリング
6 絶縁膜
7 第1トレンチ
8 ゲート酸化膜
9 導電材料
10 メサ部
11 第2トレンチ
12 スペーサー
100 SBD
101 TMBS
【技術分野】
【0001】
本発明は半導体装置の製造方法、特に終端構造の電界緩和が改善されたショットキーバリアダイオード(以降SBD)の製造方法に関する。
【背景技術】
【0002】
図7に一般的なプレーナ型SBD100の断面図を示す。このSBD100はn+型半導体基板1上にn型半導体層2をエピタキシャル成長させ、このn型半導体層2の表面にショットキー接合を形成するアノード電極3を被着させ、n+型半導体基板1の裏面にオーミック接合を形成するカソード電極4を設ける構造を有する。また、このSBD100は、ショットキー接合領域の最外周部の基板の表面層にp型の半導体領域をガードリング5として備える。このガードリング5の表面はアノード電極3の一部と接触している。さらに、ガードリング5の外周側表面およびn型半導体層2の最外周表面にかけては絶縁膜6が被覆されている。
【0003】
一般にSBDはアノード電極の材料を変えることによりアノード電極とn型半導体層面との接合面のバリアハイトが制御可能であり、通常のpnダイオードと比較して立ち上がり電圧を低く設定することができる。また、少数キャリアの蓄積が原則無いのでスイッチング速度が速くスイッチング損失が少ないというメリットを持つ。しかし、逆方向にバイアスした時のリーク電流が大きいことや、伝導度変調が無いために高耐圧素子では大電流を流すとオン抵抗がpnダイオードよりも大きくなるという欠点がある。
【0004】
また、一般にSBDではオン抵抗とリーク電流にトレードオフ関係があることが知られている。すなわち、n型半導体層は、その不純物濃度を上昇させることでオン抵抗を下げることができるが、逆バイアス印加時にはショットキー接合から進行する空乏層のn型半導体層への広がりが難くなり、低い逆バイアス電圧でショットキー接合近傍の電界強度がシリコンの臨界電界強度に達し易くなるため、耐圧が低下する。また、アノード電極の外周近傍で表面電界が強まり、リーク電流も増加する。逆にn型半導体層2の不純物濃度が低いSBDでは、高耐圧、低リーク電流となるもののオン抵抗が大きくなり、損失が増すことになる。
【0005】
さらに、前述の図7のようなp型の半導体領域をガードリング5として用いるSBD100ではオン動作時に所定の電圧を超えるとガードリング5がpnダイオードとして動作する。そのため、オフ状態に切り替える際に、蓄積された少数キャリアの吐き出し時間を必要とし、逆回復時間(Trr)が長くなり、高速動作が妨げられることになる。
【0006】
SBDの有する、これらのトレードオフ関係を改善するための素子として、トレンチMOSバリアショットキー(以降TMBSと略記することがある)が発表されている(非特許文献1)。このようなTMBSの一つに、図8の断面図に示すような表面にトレンチMOSゲート構造を有するSBDが知られている(特許文献1)。この図8に示すTMBS101は、半導体基板の表面に等間隔に掘ったトレンチ7の内壁に絶縁膜8を形成し、その内部に、たとえば、ポリシリコンのような導電材料9が充填されるMOSゲートのような構造を備えている。このようなMOSゲート構造とすることで、オン状態の時は、n型半導体層2の部分が縦方向にドリフト電流を流す電流経路として働き、逆バイアス時には、MOSゲート部分からも空乏層が広がることでピンチオフ効果を得ることができ、半導体表面での電界を緩和させて耐圧を向上させることができ、リーク電流も減少させることができる。この結果、トレンチ7問距離やn型半導体層2の不純物濃度を調節することで、通常のトレンチのないプレーナ型と同等のリーク電流でより低いオン抵抗を実現することができる。
【0007】
また、TMBSであって、終端トレンチ内に形成した厚い絶縁膜上にフィールドプレートを設けることにより、耐圧を向上させる構造が知られている(特許文献2、3)
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2002−50773号公報
【特許文献2】特開2002−208711号公報
【特許文献3】特表2008−533696号公報
【非特許文献1】トレンチ・モス・バリア・ショットキー(ティーエムビーエス)レクティファイアー;ア・ショットキー・レクティファイアー・ウィズ・ハイアー・ザン・パラレル・プレーン・ブレイクダウン・ボルテージ、エム・メロートラ、アンド ビー・ジェー・バリガ、ソリッドステート・エレクトロニクス、ボリューム38、ナンバー4、1995、p.801(Trench MOS Barrier Schottky (TMBS)Rectifier;A Schottky Rectifier with Higher Than Parallel Plane Breakdown Voltage,M.Mehrotra、and B.J.Baliga、Solid−state Electron.,vol38,No.4,1995,p.80l)
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、前述の特許文献1に示すようなTMBS構造では次のような問題点がある。図8のTMBS構造では、素子耐圧は図9に示すように、トレンチ7の間隔(メサ部10の幅)が所定の距離のときに耐圧ピークとなる特性を持つ。素子の高耐圧化のためには図9での耐圧ピーク位置でトレンチ間隔を設計することが望ましいが、その場合は、前記図8で、逆バイアス印加時に最外周にある終端のトレンチ7の側壁絶縁膜低部近傍A点に電界が集中することとなり、TMBSのショットキー接合部(活性部)よりも先に最外周トレンチ底部A点での電界集中によりブレークダウンを起こし、耐圧が低下する。高耐圧化のためには終端トレンチでの耐圧を活性部の耐圧よりも高くしなければならない。
【0010】
その解決策として前記特許文献2、3に示すような終端トレンチをフィールドプレート構造とすることが提案されている。しかし、これらの構造には、さらに次のような問題がある。すなわち、前記特許文献2では、終端トレンチ内の幅の狭いスペーサー上で酸化膜をパターンエッチングしなければならず工程難易度が高い。さらにプロセス上のマージンの確保が難しく安定した製造プロセスとして問題がある。前記特許文献3では底部酸化膜を熱酸化で厚膜化する必要があるが、熱酸化による1μm以上の酸化膜形成は非常に難しく高耐圧化に限界がある。
【0011】
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、逆バイアス時にショットキー接合近傍の電界強度を緩和するトレンチMOSゲート構造を備え、このトレンチMOSゲート構造を取り囲む終端環状トレンチの底部絶縁膜を厚膜化して強い電界を保持することができ、より高耐圧な終端構造を有する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0012】
前記本発明の目的を達成するために、本発明は、第一導電型の半導体基板の表面に、所定の間隔のメサ部を介して相互に離間する複数の活性部トレンチと前記活性部トレンチよりも幅が広く前記複数の活性部トレンチ全体を取り囲む終端環状トレンチとを同時に形成する第1工程と、前記活性部トレンチと終端環状トレンチの内面を覆うゲート酸化膜を形成する第2工程と、前記半導体基板の全面に活性部トレンチ幅の二分の一以上の厚さの導電材料を堆積する第3工程と、前記メサ部表面の前記ゲート酸化膜を停止層として前記導電材料を異方性エッチングにより除去する第4工程と、前記半導体基板上に前記ゲート酸化膜より厚い酸化膜を形成する第5工程と、化学的機械的研磨装置により酸化膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させる第6工程と、前記メサ部表面に露出する半導体基板表面とショットキー接合を形成する電極材料を被着して電極膜を形成する第7工程と、前記電極膜の外周端部が、前記終端環状トレンチ内部の前記ゲート酸化膜より厚い酸化膜上に位置するように前記電極膜の外周部をエッチングし除去する第8工程とを有する半導体装置の製造方法とする。前記第1工程で、前記活性部トレンチの幅が深さより小さく、前記終端環状トレンチの幅は深さより大きいことが好ましい。また、前記第4工程での異方性エッチング後に、前記活性部トレンチ内部と前記終端環状トレンチ内部側壁にはスペーサーとして導電材料をそれぞれ残し、第6工程で、化学的機械的研磨装置により絶縁膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させるとともに、前記終端環状トレンチ内部側壁のスペーサー上の絶縁膜を除去して前記スペーサーを露出させ、前記第7工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面にも接触させることが好ましい。前記第4工程の異方性エッチングにおいて、前記スペーサーの表面が前記メサ部表面よりも低くなるようにエッチングし、第6工程で、化学的機械的研磨装置による研磨後に、前記スペーサー上に前記絶縁膜が残るようにし、前記第7工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面では絶縁膜を介して前記電極膜を接触させることもよい。さらにまた、前記第6工程後、前記第7工程の前に、犠牲酸化膜の形成と除去を行うことが望ましい。
【発明の効果】
【0013】
本発明によれば、逆バイアス時にショットキー接合近傍の電界強度を緩和するトレンチMOSゲート構造を備え、このトレンチMOSゲート構造を取り囲む終端環状トレンチの底部絶縁膜を厚膜化して強い電界を保持することができ、より高耐圧な終端構造を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の半導体装置の製造方法にかかる実施例1のTMBSの断面図である。
【図2】本発明の半導体装置の製造方法にかかる実施例1のTMBSの主要な製造工程を示す半導体基板の断面図である。
【図3】本発明と従来構造にかかるTMBSの活性部トレンチと終端環状トレンチ底部における電界強度分布図である。
【図4】従来のSBDと本発明にかかるTMBSのトレンチの断面における等電位面分布図である。
【図5】請求項3の発明にかかるTMBS端部の断面図である。
【図6】請求項4の発明にかかるTMBS端部の断面図である。
【図7】従来の一般的なSBDの断面図である。
【図8】従来のTMBSの断面図である。
【図9】従来のTMBSのトレンチ間隔と耐圧との関係図である。
【図10】本発明にかかるフィールドプレートの長さと耐圧との関係図である。
【図11】終端環状トレンチ底部の絶縁膜厚と耐圧の関係図である。
【図12】活性部トレンチと終端環状トレンチ間隔と耐圧との関係図である。
【発明を実施するための形態】
【0015】
以下、本発明にかかる半導体装置の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。下記実施例の記載ある活性部とは第1トレンチを含む主電流が流れる領域を言う。
【実施例1】
【0016】
本発明の半導体装置の製造方法にかかる実施例について、以下、具体的に説明する。図1は、本発明の半導体装置の製造方法により形成されたトレンチ型ショットキーダイオード(TMBS)の周辺部の断面図である。図2は図1に示す本発明にかかるTMBSの主要な製造工程を示す半導体基板の断面図である。図2(a)に示すように、n+型半導体基板1は高濃度のn型不純物がドープされ、その上層にはn+型半導体基板1よりは低濃度にドープされたエピタキシャル成長によるn型半導体層2を具備している。活性部トレンチを第1トレンチ、端部環状トレンチを第2トレンチとして下記説明する。
【0017】
まず、図2(b)に示すように、活性部に位置する第1トレンチ7と、第1トレンチ7からメサ部10で離間し、第1トレンチよりも広い幅を持つ第2トレンチ11とを、フォトレジストと酸化膜とを組み合わせたマスクパターン等を用いて異方性エッチングで同時に作製する。第1トレンチの形状は柱状、列状、リング状などとすることができる。第1トレンチは活性部内に複数形成される(第1トレンチは図1、2では1個だけ示されている)。しかし、いずれの形状でも、複数の第1トレンチの間隔は逆バイアス時に拡がる空乏層によってピンチオフされ得る間隔にされる必要がある。第1トレンチ7と第2トレンチ11の深さは同時に形成するので、同じ深さになってもよいが、実際には異なる幅の影響を受けて、幅の広い第2トレンチ11が第1トレンチより少し深くなる。トレンチの深さはたとえば、0.5μm〜15μmの範囲から選択することができる。トレンチの深さが0.5μmより浅い場合はTMBS構造に起因する効果はほとんど得られなくなる。15μmより深い場合は、プロセス難易度が高くなりすぎること、および側壁への厚い絶縁膜6形成が困難になり耐圧保持が難しくなることなどから現実的でなくなる。第1トレンチの幅はトレンチの深さより小さいことが必要となる。第2トレンチ11の幅に関しては第1トレンチ7よりは十分に広く、第2トレンチ11の深さよりも広い幅を持つことが望ましい。
【0018】
続いて、図2(c)に示すように熱酸化工程を用いてメサ部10表面および第1、第2トレンチの内壁に0.1μm程度のゲート酸化膜8を形成する。このゲート酸化膜8はHigh Temperature Oxide(HTO)膜などで形成してもよい。次にCVDプロセスでたとえばポリシリコンからなる導電材料9を堆積させる。
【0019】
導電材料9の厚さは第1トレンチ7内部を埋め込んだ上でその上部まで堆積し、なおかつ第2トレンチ11内部は完全には埋め込まれず、その深さより浅く堆積する程度に留まるような条件で形成することが必要である。
【0020】
次に、図2(d)に示すようにメサ部10表面のゲート酸化膜8をエッチング停止層として用いて異方性エッチングを行い、メサ部10表面より上の導電材料9をエッチングで除去する。この際、第1トレンチ7の幅に対して第2トレンチ11の幅が十分に広い場合、第1トレンチの内部には導電材料9が残るが、第2トレンチは内部全面エッチングされ導電材料9は残らない。続いて図2(e)に示すように、第2トレンチに終端構造を形成するためにBoronPhosphor Silicate Glass (BPSG)膜、TetraethylOrthosilicate (TEOS)膜、HTO膜などの酸化膜を絶縁膜6として全面に形成する。図2では、この絶縁膜6の膜厚は第2トレンチ11の深さよりも薄い膜厚としているが、第2トレンチを完全に埋め込むような厚い膜厚でもよい。
【0021】
続いて、図2(f)に示すように、図示しない化学的機械的研磨装置(ChemicalMechanical Polishing(以降CMPと略記する))を用いてメサ部10上層の絶縁膜6(とゲート酸化膜8)およびこの絶縁膜6(とゲート酸化膜8)の下層の半導体基板の一部を研磨して半導体基板の活性部表面の平坦化工程を行う。この時、第1トレンチ7内部の導電材料9の表面に、後述の第1電極材料が接触することができるように、前記平坦化工程における研磨で導電材料9の表面を露出させておくことが必要である。
【0022】
ただし、前記CMPにより表面平坦化されたメサ部10の半導体基板の露出表面は表面粗れが残っていることがあるので、犠牲酸化工程(熱酸化−酸化膜除去)、もしくは900〜1000℃程度の熱処理を取り入れた方が好ましい場合がある。
【0023】
そして、図1に示すように、スパッタリングまたは蒸着等の方法を用いてメサ部10表面とショットキー接合を形成するとともに、アノード電極3となる第1電極膜を形成する。その後、フォトリソグラフィ技術を用いて第1電極膜を第2トレンチ11内の絶縁膜6上でフィールドプレート長(Lfp)を残して外周側をエッチングして除去する。このフィールドプレート長(Lfp)の長さは耐圧に影響する。図10はフィールドプレート長(Lfp)と耐圧(BV(V))の関係を示す図の一例である。図10で耐圧115Vを示す太線は活性部が担う耐圧である。図10から活性部の耐圧が115Vの場合、フィールドプレート長(Lfp)が約2μm以上で活性部よりフィールドプレートが担う耐圧の方が高くなるので、好ましい。好ましいフィールドプレート長はトレンチ形状、n型半導体層2の不純物濃度などによって変わる。フィールドプレート部の耐圧が高いと、活性部で先に臨界電界強度に達するので、活性部の耐圧でデバイスの耐圧が決まる。通常は、活性部の耐圧でデバイスの耐圧が決まる方が耐圧の信頼性がより高くなり好ましい。
【0024】
また、本発明にかかる第2トレンチ11内部に形成される絶縁膜6の厚さも耐圧に関係する。図11に、端部環状トレンチ(第2トレンチ)底部の絶縁膜厚さと耐圧の関係を示す。前記図10と同様に活性部の耐圧115Vを太線で示す。図11で、第1トレンチの側壁に形成されているゲート酸化膜8の厚さと同一である絶縁膜6の厚さ0.3μmでは、耐圧が活性部の115Vより低いということは、端部環状トレンチ(第2トレンチ)内で電界集中が起きていることを表している。また、図11では、絶縁膜6の厚さを2μmより大きくし過ぎると、最外周の第1トレンチと第2トレンチ間で耐圧が決まるようになるので、フィールドプレート長と耐圧の関係が無くなり、やはり耐圧が低下することを示している。
【0025】
第2トレンチの幅、深さにより、第2トレンチ中の絶縁膜6の厚さの好適範囲は変わるが、ゲート酸化膜8の厚さ(例えば0.1μm)よりも厚く、第2トレンチの深さの2分の1(例えば7.5μm)を超えない厚さが絶縁膜6の厚さの好適範囲となる。絶縁膜6がゲート酸化膜8より薄いと活性部の耐圧が低下し、第2トレンチの深さの2分の1を超える厚さの場合、プロセス上の難易度が大きくなりすぎるためである。絶縁膜6の厚さについて、より好ましい数値範囲としては、0.1μm〜3.0μm、さらに好ましくは0.5μm〜2.0μmとなる。
【0026】
第1トレンチと第2トレンチの間隔については、前記図9で説明したように、第1トレンチ間隔には最大耐圧を得る最適間隔がある。その理由は、第1トレンチ間隔が大きくなりすぎると、ピンチオフが起こり難くなり表面電界を緩和しきれず、ショットキー接合表面で耐圧が決まり、間隔が近くなりすぎると、第1トレンチ間での等電位面が密になりすぎて、耐圧が低下するためである。ただし、第1トレンチ間隔で耐圧が低下する間隔は0.5μm以下の場合である。この0.5μm以下という間隔は、第1トレンチの合計面積がショットキー接合面積(真の活性部)より大きくなる間隔であり、デバイスとしてはもはや実用的な設計として意味ある間隔ではないので、実質的に図9は第1トレンチ間隔は狭いほうが耐圧が高くなることを表していると言える。同様のことは、図12に示すように、第1トレンチ(活性部トレンチ)と第2トレンチ(端部環状トレンチ)の間の間隔と耐圧との関係にも当てはまるので、高耐圧を得るには第1トレンチ間隔より第1トレンチと第2トレンチの間の間隔を狭くする方が望ましい。第1トレンチと第2トレンチの間隔の値におけるより好ましい範囲は、図12から0.4μm以上2.0μm以下である。
【0027】
続いて、半導体基板1の裏面の不要な層を除去し、裏面全域にスパッタリングまたは蒸着等の方法を用いてカソード電極4となる第2電極膜を形成する。
図3は従来構造と本発明の実施例にかかるTMBSの、活性部トレンチ底部と終端環状トレンチ底部での逆バイアス時の電界強度の比較図である。図に示されるとおり、従来構造では終端環状トレンチの底部の電界強度が非常に高くなっていたが、本発明のトレンチ構造では、活性部トレンチ底部の電界強度の方が大きいだけでなく、終端環状トレンチの底部の電界強度が大きく緩和され、横方向で両者の電界強度バランスがよい(電界強度の差が小さい)ことが分かる。また、図4にその時の等電位面比較を示す。図4でも、従来構造では終端環状トレンチ底部で等電位面が集中していたが、本発明の終端環状トレンチ構成とすることで等電位面の間隔がバランスよくなって改善されていることが分かる。
【実施例2】
【0028】
本発明の半導体装置の製造方法にかかる実施例2として、図5に、トレンチ型ショットキーダイオード(TMBS)の周辺部の断面図を示す。これは、導電材料9を異方性エッチングする際に第2トレンチ11側壁面にスペーサー12として導電材料9が残るような形状である。このような場合でも、スペーサー12とフィールドプレート3とで分割して電界を保持するために従来よりも高耐圧を維持することが可能である。
【実施例3】
【0029】
本発明の半導体装置の製造方法にかかる実施例3として、図6に、TMBSの周辺部の断面図を示す。実施例2と同様にスペーサー12が第2トレンチ11側壁面に残っているが導電材料9を異方性エッチングする条件、もしくは表面平坦化工程をする際の条件について、導電材料9の表面がメサ部10の表面よりも低くなるように調節する。以上のような条件にすることで、導電材料9が絶縁膜6に覆われてアノード電極3と接触せず、浮遊電位となるような構造にすることができる。このような形状であっても同様に電界の保持が可能であり、従来よりも高耐圧を維持することが可能である。
【符号の説明】
【0030】
1 n+型半導体基板
2 n型半導体層
3 アノード電極
4 カソード電極
5 ガードリング
6 絶縁膜
7 第1トレンチ
8 ゲート酸化膜
9 導電材料
10 メサ部
11 第2トレンチ
12 スペーサー
100 SBD
101 TMBS
【特許請求の範囲】
【請求項1】
第一導電型の半導体基板の表面に、所定の間隔のメサ部を介して相互に離間する複数の活性部トレンチと前記活性部トレンチよりも幅が広く前記複数の活性部トレンチ全体を取り囲む終端環状トレンチとを同時に形成する第1工程と、前記活性部トレンチと終端環状トレンチの内面を覆うゲート酸化膜を形成する第2工程と、前記半導体基板の全面に活性部トレンチ幅の二分の一以上の厚さの導電材料を堆積する第3工程と、前記メサ部表面の前記ゲート酸化膜を停止層として前記導電材料を異方性エッチングにより除去する第4工程と、前記半導体基板上に前記ゲート酸化膜より厚い酸化膜を形成する第5工程と、化学的機械的研磨装置により酸化膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させる第6工程と、前記メサ部表面に露出する半導体基板表面とショットキー接合を形成する電極材料を被着して電極膜を形成する第7工程と、前記電極膜の外周端部が、前記終端環状トレンチ内部の前記ゲート酸化膜より厚い酸化膜上に位置するように前記電極膜の外周部をエッチングし除去する第8工程とを有することを特徴とする半導体装置の製造方法。
【請求項2】
前記第1工程で、前記活性部トレンチの幅が深さより小さく、前記終端環状トレンチの幅は深さより大きいことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第4工程での異方性エッチング後に、前記活性部トレンチ内部と前記終端環状トレンチ内部側壁にはスペーサーとして導電材料をそれぞれ残し、第6工程で、化学的機械的研磨装置により酸化膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させるとともに、前記終端環状トレンチ内部側壁のスペーサー上の酸化膜を除去して前記スペーサーを露出させ、前記第7工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面にも接触させることを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記第4工程の異方性エッチングにおいて、前記スペーサーの表面が前記メサ部表面よりも低くなるようにエッチングし、第6工程で、化学的機械的研磨装置による研磨後に、前記スペーサー上に前記酸化膜が残るようにし、第7工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面では酸化膜を介して前記電極膜を接触させることを特徴とする請求項3記載の半導体装置の製造方法。
【請求項5】
前記第6工程後、前記第7工程の前に、犠牲酸化膜の形成と除去を行うことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項1】
第一導電型の半導体基板の表面に、所定の間隔のメサ部を介して相互に離間する複数の活性部トレンチと前記活性部トレンチよりも幅が広く前記複数の活性部トレンチ全体を取り囲む終端環状トレンチとを同時に形成する第1工程と、前記活性部トレンチと終端環状トレンチの内面を覆うゲート酸化膜を形成する第2工程と、前記半導体基板の全面に活性部トレンチ幅の二分の一以上の厚さの導電材料を堆積する第3工程と、前記メサ部表面の前記ゲート酸化膜を停止層として前記導電材料を異方性エッチングにより除去する第4工程と、前記半導体基板上に前記ゲート酸化膜より厚い酸化膜を形成する第5工程と、化学的機械的研磨装置により酸化膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させる第6工程と、前記メサ部表面に露出する半導体基板表面とショットキー接合を形成する電極材料を被着して電極膜を形成する第7工程と、前記電極膜の外周端部が、前記終端環状トレンチ内部の前記ゲート酸化膜より厚い酸化膜上に位置するように前記電極膜の外周部をエッチングし除去する第8工程とを有することを特徴とする半導体装置の製造方法。
【請求項2】
前記第1工程で、前記活性部トレンチの幅が深さより小さく、前記終端環状トレンチの幅は深さより大きいことを特徴とする請求項1記載の半導体装置の製造方法。
【請求項3】
前記第4工程での異方性エッチング後に、前記活性部トレンチ内部と前記終端環状トレンチ内部側壁にはスペーサーとして導電材料をそれぞれ残し、第6工程で、化学的機械的研磨装置により酸化膜表面を研磨して、前記メサ部表面に半導体基板を露出させ、活性部トレンチ表面には導電材料を露出させるとともに、前記終端環状トレンチ内部側壁のスペーサー上の酸化膜を除去して前記スペーサーを露出させ、前記第7工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面にも接触させることを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
前記第4工程の異方性エッチングにおいて、前記スペーサーの表面が前記メサ部表面よりも低くなるようにエッチングし、第6工程で、化学的機械的研磨装置による研磨後に、前記スペーサー上に前記酸化膜が残るようにし、第7工程で、電極材料を前記メサ部表面に露出する半導体基板表面に被着させて電極膜を形成するとともに、前記スペーサー表面では酸化膜を介して前記電極膜を接触させることを特徴とする請求項3記載の半導体装置の製造方法。
【請求項5】
前記第6工程後、前記第7工程の前に、犠牲酸化膜の形成と除去を行うことを特徴とする請求項1記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2012−109368(P2012−109368A)
【公開日】平成24年6月7日(2012.6.7)
【国際特許分類】
【出願番号】特願2010−256493(P2010−256493)
【出願日】平成22年11月17日(2010.11.17)
【出願人】(000005234)富士電機株式会社 (3,146)
【Fターム(参考)】
【公開日】平成24年6月7日(2012.6.7)
【国際特許分類】
【出願日】平成22年11月17日(2010.11.17)
【出願人】(000005234)富士電機株式会社 (3,146)
【Fターム(参考)】
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