半導体装置及びその製造方法
【課題】ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障を防止する。
【解決手段】半導体チップ10の上面のうちピックアップ工程でコレット54が接触する領域内で、かつ最上層の金属配線層24に設けられている複数の金属配線のうち半導体基板14とオーミック接続された接地線30の上部に相当する部分において、最上層の金属配線層24を覆う表面保護膜28を除去して開口部38を設けることで接地線30を露出させる。ピックアップ工程で半導体チップ10の上面にコレット54が接近すると、開口部38を介してコレット54と接地線30の間で静電気放電が生じ、接地線30に流入した中和電荷が直ちに半導体基板14に達することで、半導体基板14がマウントフィルム50と静電的に釣り合う状態となる。
【解決手段】半導体チップ10の上面のうちピックアップ工程でコレット54が接触する領域内で、かつ最上層の金属配線層24に設けられている複数の金属配線のうち半導体基板14とオーミック接続された接地線30の上部に相当する部分において、最上層の金属配線層24を覆う表面保護膜28を除去して開口部38を設けることで接地線30を露出させる。ピックアップ工程で半導体チップ10の上面にコレット54が接近すると、開口部38を介してコレット54と接地線30の間で静電気放電が生じ、接地線30に流入した中和電荷が直ちに半導体基板14に達することで、半導体基板14がマウントフィルム50と静電的に釣り合う状態となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に、表面が保護膜で覆われた金属配線層が半導体基板の上側に形成された半導体装置及び当該半導体装置の製造に適用可能な半導体装置の製造方法に関する。
【背景技術】
【０００２】
外形形状及び金属電極の形状が規格化され、一般的なプラスチックパッケージ品として半導体市場で流通している半導体装置は、シリコン基板上に集積回路が作り込まれて成る半導体チップを内蔵し、この半導体チップに設けられた複数個の端子が金ワイヤ等によって外部接続用の金属電極と各々接続されると共に、機械的な強度や取扱いの容易性の確保のために、外部接続用金属電極との接続部分を含む半導体チップの周囲が樹脂（プラスチック）によって被覆・封止されて構成されている。この種の半導体装置の製造工程では、シリコンは主にウェハ状態で取り扱われ、このシリコンウェハに多数個の半導体装置の集積回路が同時に作り込まれる。そして、半導体装置の組立工程では、粘着フィルム（マウントフィルム）に貼り付けられた状態のシリコンウェハに専用のカッタで縦横に切れ目を入れ、シリコンウェハを多数個の半導体チップに切断した後に、個々の半導体チップをつまみ上げて次工程へ移送するピックアップ工程が行われる。
【０００３】
半導体チップのピックアップ工程では、ピックアップ用の吸着装置（コレットという）をピックアップ対象の半導体チップに接触させて吸着し、この状態でコレットを上方へ移動させることで、ピックアップ対象の半導体チップをマウントフィルムから剥離させてピックアップを行う。このとき、半導体チップが貼り付いているマウントフィルムは金属製のステージ上を摺動移動するため静電気に帯電しており、マウントフィルムに貼り付けられている個々の半導体チップは帯電状態のマウントフィルムと釣り合うための中和電荷が流入し易い状態となっているので、コレットが半導体チップに接近すると、半導体チップとコレットとの間で静電気放電が発生することがある。
【０００４】
上記に関連して特許文献１には、ダイシングテープの粘着力によってダイシングテープと密着している状態のＴＦＴパネルをコレットによって吸着し、ＴＦＴパネルをダイシングテープから剥離して次工程へ移送するに際し、接地されたコレットをＴＦＴパネルの端子と接触させることで、ダイシングテープとの剥離時にＴＦＴパネルに発生した電荷をコレット経由で逃がし、ＴＦＴパネル内のトランジスタ等の素子の静電破壊を防止する技術が開示されている。
【特許文献１】特開平９−４５７４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図９に示すように、ピックアップ工程では従来、底部の形状が矩形状で、ピックアップ対象の半導体チップの上面の面積よりも底面積が大きいコレットが使用され、ピックアップ対象の半導体チップはピックアップ時に上面の周縁部がコレットに接触していた。このため、従来のピックアップ工程では、ピックアップ時の静電気放電もコレットと半導体チップの側面との間で生じ、中和電荷が安全にシリコン基板へ供給されるため（より詳しくは、コレットから半導体チップ側方の空間（空気）を通り、シリコン基板のうちグリッドラインと称されるシリコン基板が露出している領域へ中和電荷が直接供給されるため）、静電気放電が生じても半導体チップに形成された集積回路に静電破壊等の障害をもたらすことはなかった。
【０００６】
しかしながら、近年、半導体チップの大サイズ化に伴い、ピックアップ工程で用いられるコレットのサイズが相対的に小さくなり、例として図１０に示すように、ピックアップ対象の半導体チップの上面の面積よりも底面積が小さく、半導体チップ上面のほぼ中央部で半導体チップの上面に直に接触して半導体チップを吸着するコレット（チップ表面接触式コレット）が使用されるようになってきている。なお、半導体チップの上面のうちチップ表面接触式コレットが接触する領域は、コレットの底面の中心部が空気の通り道になるため、コレットの底面が角形（矩形状）であれば矩形状の枠に相当する領域、コレットの底面が楕円状であれば楕円状の枠に相当する領域となる。
【０００７】
上記のように、半導体チップのピックアップ時にコレットが半導体チップの上面に接触する場合、従来のようにコレットと半導体チップの側面との間での静電気放電が生じにくく、例として図１１にも示すように、コレットとの接触領域でコレットと半導体チップとの間の静電気放電が生じることで、半導体チップの最上層に形成された表面保護膜（パッシベーション膜ともいう）がコレットとの接触領域で絶縁破壊を起こし、中和電荷がコレットとの接触領域の直下に存在している金属配線を経由してシリコン基板に流入する。これにより、半導体チップに形成された集積回路に静電破壊等の深刻な障害が生ずることがある、という問題があった（例として図１１は、静電気放電による中和電荷の流入経路上に存在しているＮＭＯＳトランジスタのゲート酸化膜が破壊される例を示している）。
【０００８】
なお、コレットには導電性の材料から成るものと絶縁性の材料から成るものがあるが、絶縁性の材料からコレットを用いたとすると、マウントフィルムに加えてコレットも帯電することで静電気放電による障害がより深刻化する可能性がある。このため、コレットとしては導電性の材料（例えば導電性を有するゴム）から成るものが用いられており、このコレットを接地することでコレットの帯電を防止している。しかし、集積回路の障害を引き起こす静電気放電はマウントフィルムが帯電していることに起因するものであり、コレットを接地した状態でも上記の静電気放電は発生する。また、マウントフィルムの帯電を防止又は軽減するために、イオナイザーによって発生されたイオン化した空気をマウントフィルムに吹き付けることも試みられているが、マウントフィルムは金属製のステージ上を高速で摺動搬送されるため、このような対策を講じてもマウントフィルムの帯電を解消することは不可能であり、静電気放電の発生を防止することはできない。
【０００９】
更に、前述した特許文献１に記載の技術は、ＴＦＴパネルに発生した電荷をコレット経由で逃がすものであり、上述している静電気放電による中和電荷の流入とは電荷の移動方向が逆方向であるが、仮に特許文献１に記載の技術を適用したとしても、先に述べたようにコレットを接地した状態でも静電気放電が発生することから、静電気放電による障害の発生を防止することはできない。また、特許文献１に記載の技術において、コレットと接触するＴＦＴパネルの端子は、ＴＦＴパネルに外周部に設けられ内部トランジスタを駆動する信号が供給される信号端子であり、特許文献１に記載の技術では、例えばＴＦＴパネルが勢いよくダイシングテープから剥離された等によって急激な電界の変化が生じた場合に、内部トランジスタに過大なサージ電流が流れる可能性があり、静電破壊等の故障を防止することは困難である。
【００１０】
本発明は上記事実を考慮して成されたもので、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障を防止できる半導体装置及び半導体装置の製造方法を得ることが目的である。
【課題を解決するための手段】
【００１１】
上記目的を達成するために請求項１記載の発明に係る半導体装置は、集積回路が形成されると共に、表面が保護膜で覆われた金属配線層が半導体基板の上側に形成された半導体装置であって、前記保護膜の表面上の特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分において、前記保護膜が除去されることで前記第１の特定金属配線が露出されていることを特徴としている。
【００１２】
請求項１記載の発明に係る半導体装置は、集積回路が形成されると共に、表面が保護膜で覆われた金属配線層が半導体基板の上側に形成されている。なお、本発明に係る半導体装置は金属配線層が複数設けられた構成であってもよく、この場合、「表面が保護膜で覆われた金属配線層」は、複数設けられた金属配線層のうちの最上層の金属配線層に対応している。ここで、請求項１記載の発明では、保護膜の表面上の特定領域内で、かつ金属配線層に設けられている複数の金属配線のうち半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分において、保護膜が除去されることで第１の特定金属配線が露出されている。
【００１３】
ここで、金属配線層を覆う保護膜は空気よりも絶縁耐性が明らかに高い。このため、半導体装置が中和電荷の流入し易い状態となっているときに、保護膜の表面上の特定領域の近傍に物体（例えばコレット）が接近すると、特定領域内のうち保護膜が除去されている第１の部分に露出している第１の特定金属配線と接近した物体との間には空気のみが存在している（保護膜が存在していない）状態となることから、第１の部分に露出している第１の特定金属配線と接近した物体との間で静電気放電が生ずる。そして、第１の特定金属配線は半導体基板の第１導電型の領域と電気的に接続されているので、上記の静電気放電によって半導体装置の第１の特定金属配線に流入した中和電荷は、第１の特定金属配線のみを経由して（半導体装置に形成された集積回路を経由することなく）半導体基板に達する。
【００１４】
これにより、請求項１記載の発明に係る特定領域として、例えば請求項５に記載したように、半導体装置がピックアップされるピックアップ工程でコレットが接触する領域や、その近傍の領域を適用することで、半導体装置が中和電荷の流入し易い状態となっていたとしても、ピックアップ工程でのコレットとの間の静電気放電によって半導体装置に流入する中和電荷が集積回路を経由することを防止することができるので、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障を防止することができる。また、殆どの半導体装置は、金属配線層に設けられている複数の金属配線の中に、半導体基板の第１導電型の領域と電気的に接続され接地線として機能する金属配線が含まれ、この金属配線は金属配線層全面の各箇所に配設されており、この金属配線を第１の特定金属配線として利用することができるので、請求項１記載の発明を適用するために、第１の特定金属配線として用いる金属配線を既存の半導体装置の金属配線層に追加する必要もない。更に、本発明に係る半導体装置のピックアップを行うにあたり、コレットの形状やサイズ、材質等の変更も不要である。
【００１５】
ところで、殆どの半導体装置は、金属配線層に設けられている複数の金属配線の中に、半導体基板の第２導電型の領域と電気的に接続され電源線として機能する金属配線（第２の特定金属配線）も含まれており、この第２の特定金属配線も金属配線層全面の各箇所に配設されている。これに対し、請求項１の発明に係る半導体装置を、第１の特定金属配線にのみ中和電荷が流入するように構成した場合、瞬間的（ごく短い期間）ではあるが第１の特定金属配線と第２の特定金属配線に電位差が生じ、半導体装置に形成され第１の特定金属配線と第２の特定金属配線の間に介在している集積回路に高電圧が印加される可能性がある。これを考慮すると、請求項１記載の発明において、例えば請求項２に記載したように、特定領域内で、かつ金属配線層に設けられている複数の金属配線のうち半導体基板の第２導電型の領域と電気的に接続された第２の特定金属配線の上部に相当する第２の部分においても、保護膜が除去されることで第２の特定金属配線が露出されていることが好ましい。
【００１６】
これにより、半導体装置が中和電荷の流入し易い状態となっているときに、保護膜の表面上の特定領域の近傍に物体（コレット）が接近すると、第１の部分に露出している第１の特定金属配線及び第２の部分に露出している第２の特定金属配線と、接近した物体との間で静電気放電が生じ、この静電気放電によって第１の特定金属配線及び第２の特定金属配線に中和電荷が各々流入するので、第１の特定金属配線と第２の特定金属配線に電位差が生じて、第１の特定金属配線と第２の特定金属配線の間に介在している集積回路に高電圧が印加されることを防止することができる。従って、請求項２記載の発明によれば、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障をより確実に防止することができる。
【００１７】
また、本発明に係る半導体装置は、接地線として機能する金属配線及び電源線として機能する金属配線が金属配線層に互いに独立に設けられた複数の回路ブロックが、前記半導体基板の基板面上の互いに異なる位置に各々設けられた構成であってもよい。この構成において、本発明に掛る第１の特定金属配線及び第２の特定金属配線としては、複数の回路ブロックのうちの何れの回路ブロックの金属配線を適用してもよいが、例えば半導体基板の基板面上のうち特定領域に対して偏倚した位置に配置された第１の回路ブロックの金属配線を適用した場合、半導体基板の基板面上のうち特定領域に対応する位置に配置された第２の回路ブロックが、瞬間的（ごく短い期間：第１の回路ブロックの金属配線に流入した中和電荷が半導体基板を経由して前記第２の回路ブロックに到達する迄の期間）ではあるが、対応する金属配線のうち接地線として機能する金属配線や電源線として機能する金属配線以外の金属配線の直上の保護膜が絶縁破壊を起こして中和電荷が流入することで、回路ブロック内の集積回路が故障する危険に晒されることになる。
【００１８】
上記を考慮すると、請求項２記載の発明において、半導体装置に、接地線として機能する金属配線及び電源線として機能する金属配線が金属配線層に互いに独立に設けられた複数の回路ブロックが、半導体基板の基板面上の互いに異なる位置に各々設けられている場合、例えば請求項３に記載したように、第１の特定金属配線を、複数の回路ブロックのうち半導体基板の基板面上の特定領域に対応する位置に配置された特定の回路ブロックの接地線として機能する金属配線とし、第２の特定金属配線を特定の回路ブロックの電源線として機能する金属配線とすることが好ましい。
【００１９】
これにより、複数の回路ブロックのうち、半導体基板の基板面上の特定領域に対応する位置に配置された特定の回路ブロック、すなわち対応する金属配線のうち接地線として機能する金属配線や電源線として機能する金属配線以外の金属配線の直上の保護膜が絶縁破壊を起こして中和電荷が流入することで、集積回路が故障する可能性が最も高い特定の回路ブロック（前述の第２の回路ブロックに相当）については、対応する金属配線の直上の保護膜が絶縁破壊を起こすことなく、接地線として機能する金属配線（第１の特定金属配線）及び電源線として機能する金属配線（第２の特定金属配線）にのみ中和電荷が各々流入することで、当該回路ブロック内の集積回路の故障を確実に防止することができる。このように、請求項３記載の発明によれば、半導体装置に設けられた複数の回路ブロックのうち、回路ブロック内の集積回路が故障する危険度が最も高い回路ブロックを確実に保護することができる。
【００２０】
また、請求項１記載の発明において、第１の特定金属配線として、例えば請求項４に記載したように、半導体装置に形成された集積回路と電気的に繋がっていない金属配線を適用してもよい。この場合、第１の特定金属配線として用いる金属配線を、半導体装置に予め形成しておく必要はあるものの、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障をより確実に防止することができる。
【００２１】
また、請求項１記載の発明において、半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線としては、例えば請求項６に記載したように、第１導電型の領域中に形成された第１導電型の高濃度半導体領域上に形成された部分を含む金属配線を適用することができる。また、請求項２記載の発明において、半導体基板の第２導電型の領域と電気的に接続された第２の特定金属配線としては、例えば請求項７に記載したように、第２導電型の領域中に形成された第２導電型の高濃度半導体領域上に形成された部分を含む金属配線を適用することができる。
【００２２】
請求項８記載の発明に係る半導体装置の製造方法は、集積回路が形成されると共に、半導体基板の上側に形成した金属配線層の表面が保護膜で覆われた半導体装置を製作し、当該半導体装置をピックアップするピックアップ工程を行うより前に、前記保護膜の表面上の特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分における前記保護膜を除去することで、前記第１の部分で前記第１の特定金属配線を露出させるので、請求項１記載の発明と同様に、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障を防止できる。
【００２３】
なお、半導体装置には外部接続用金属電極と接続するための電極が設けられ、半導体装置の製造工程では、保護膜を一旦形成した後に、この電極を覆っている保護膜を除去する除去工程が行われることが一般的である。このため、第１の部分における保護膜を除去して第１の特定金属配線を露出させることは、上記の除去工程で同時に行うことができるので、本発明に係る半導体装置の製造にあたって製造工程自体を変更する必要はなく、本発明に係る半導体装置を容易に製造することができる。
【００２４】
請求項９記載の発明は、請求項８記載の発明において、前記ピックアップ工程を行うより前に、前記特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第２導電型の領域と電気的に接続された第２の特定金属配線の上部に相当する第２の部分における前記保護膜も除去することで、前記第２の部分で前記第２の特定金属配線を露出させることを特徴としているので、請求項２記載の発明と同様に、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障をより確実に防止することができる。
【００２５】
なお、請求項８又は請求項９記載の発明において、特定領域としては、例えば請求項１０に記載したように、保護膜の表面のうち、半導体装置がピックアップされるピックアップ工程でコレットが接触する領域を適用することができる。また、請求項１０記載の発明において、コレットの底面積は、例えば請求項１１に記載したように、半導体装置のコレットが接触する領域を有する面の面積よりも小さくすることができる。
【発明の効果】
【００２６】
以上説明したように本発明は、半導体装置の金属配線層の表面を覆う保護膜の表面上の特定領域内で、かつ金属配線層に設けられている複数の金属配線のうち半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分において、保護膜を除去して第１の特定金属配線が露出させたので、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障を防止できる、という優れた効果を有する。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施形態の一例を詳細に説明する。
【００２８】
〔第１実施形態〕
図１(Ａ)には、本第１実施形態に係る半導体装置に内蔵された半導体チップ１０が示されている。半導体チップ１０は上面の外周部に外部接続用のパッド（電極）１２が多数個配列されており、本第１実施形態に係る半導体装置は、半導体チップ１０の個々のパッド１２がワイヤを介して多数本の外部接続用金属電極（図示省略）と各々接続されると共に、パッド１２と外部接続用金属電極との接続部が被覆される一方、外部接続用金属電極の一部が外部に露出するように、半導体チップ１０の周囲が樹脂によって被覆・封止されて構成されている。
【００２９】
図２に示すように、半導体チップ１０はシリコン等の半導体材料から成る半導体基板１４を備えており、この半導体基板１４上には集積回路１６が形成されている（なお、図２では集積回路１６の一部として、ｐ型半導体から成る半導体基板１４に形成され各々ソース又はドレインとして機能する一対のｎ型半導体領域１８と、一対のｎ型半導体領域１８の間に形成されたゲート電極２０から成るｎ型ＭＯＳトランジスタ２２を示しており、ゲート電極２０と半導体基板１４との間は、図示しないゲート酸化膜によって絶縁されている）。
【００３０】
また、半導体基板１４の上方には金属配線層２４が間隔を空けて複数層設けられており（図２では金属配線層２４が５層設けられた例を示す）、半導体基板１４と最下層の金属配線層２４の間及び各層の金属配線層２４の間には層間絶縁膜２６が各々設けられている。個々の金属配線層２４には各々複数の金属配線が設けられており、集積回路１６の互いに異なる複数箇所が相互に接続されたり、集積回路１６の互いに異なる複数箇所が互いに異なる特定のパッド１２と各々接続されることで、半導体装置が全体として特定の機能を果たす回路として機能するように、これらの金属配線が個々の金属配線層２４内に配設されると共に、異なる金属配線層２４の金属配線が適宜接続されている。また、最上層の金属配線層２４の表面は表面保護膜２８によって被覆されている。
【００３１】
また、図１(Ａ)に示すように、最上層の金属配線層２４には、半導体装置の回路における接地線として機能する金属配線３０（以下、単に接地線３０と称する）と、電源線として機能する金属配線３２（以下、単に電源線３２と称する）が各々設けられている。接地線３０及び電源線３２は集積回路１６の多数箇所に接続されるため、図１(Ａ)にも示すように、最上層の金属配線層２４を周回するように最上層の金属配線層２４の全面に亘って配設されている。接地線３０は、図２に示すように、より下層の金属配線層２４に設けられた金属配線を介し、半導体基板１４上に形成された高濃度ｐ型半導体領域３４と電気的に接続されており、半導体基板１４と電気的に接続されている。
【００３２】
ここで、本第１実施形態では、後述のように接地線３０を本発明に係る第１の特定金属配線として用いているが、本発明に係る第１の特定金属配線（や第２の特定金属配線）として用いる金属配線は、後述する中和電荷の速やかな放電のために、半導体基板１４とオーミック(Ohmic)接続されていることが好ましい。すなわち、オーミック接続とは、電圧と電流が比例関係にある接続をいい、本第１実施形態のように、本発明に係る第１の特定金属配線（や第２の特定金属配線）として用いる金属配線が、ｐ型の半導体基板１４中の高濃度ｐ型半導体領域３４上に形成されている部分を含んでいる場合、この金属配線と半導体基板１４とはオーミック接続となる。この点、例えば金属配線がｐ型の半導体基板１４中の高濃度ではない領域に形成されている場合（ショットキー接続）や、金属配線がｐ型の半導体基板１４中の高濃度ｎ型半導体領域上に形成されている場合（逆方向ダイオード接続）も、金属配線が半導体基板１４と電気的に接続されているため本発明の効果を奏するが、上述のようなオーミック接続が最も好ましい。
【００３３】
また半導体チップ１０は、後述するピックアップ工程において、半導体チップ１０の上面のうち図１に示す接触領域５２にコレット５４（図２参照）が接触されるが、この接触領域５２内のうち接地線３０の直上に相当する複数の部分（本発明に係る第１の部分に相当）には、図１(Ｂ)及び図２にも示すように、表面保護膜２８が除去されることで接地線３０が露出された開口部３８が設けられている。なお、接地線３０は本発明に係る第１の特定金属配線に対応している。
【００３４】
次に本第１実施形態の作用として、まず、本第１実施形態に係る半導体装置の製造プロセスについて、図３を参照して説明する。半導体装置は拡散・配線・組立の各工程を経て製造される。拡散工程では、シリコンウェハ（基板）に対し、酸化、不純物を注入するイオン打込み、拡散、マスクパターンを感光剤（レジスト）に転写するフォトリソグラフィ、マスクパターンに従い不要部分を除去してデバイスパターンを形成するエッチング、レジストを除去するアッシング等の処理が複数回繰り返されることで、各々多数個の半導体素子から成る多数個の半導体チップ１０の集積回路が単一のシリコンウェハ上に同時に形成される（ステップ１００）。
【００３５】
配線工程では、まずシリコンウェハに対し、ＣＶＤ法、スパッタ法又は蒸着法により層間絶縁膜２６や金属配線層２４を形成し、前述のフォトリソグラフィ、エッチング、アッシング等を行う処理が複数回繰り返されることで、シリコンウェハ上に金属配線層２４及び層間絶縁膜２６が複数層形成され（ステップ１０２）た後に、最上層の金属配線層２４の表面に表面保護膜２８が形成させる処理が行われる（ステップ１０４）。
【００３６】
また組立工程では、まず、層間絶縁膜２６や金属配線層２４を表面保護膜２８が形成されたシリコンウェハを個々の半導体チップ１０を単位として切断するダイシングが行われる（ステップ１０６）。なお、ダイシングが行われるときには、シリコンウェハはマウントフィルムに貼着されており、ダイシング工程でシリコンウェハが切断される。次に、半導体チップ１０をコレット５４によって吸着してピックアップする（つまみ上げる）ことで半導体チップ１０をマウントフィルムから剥離させるピックアップ工程が行われ、ピックアップした半導体チップ１０は半導体装置のパッケージのフレーム上に載置される（ステップ１０８）。そして、半導体チップ１０のパッド１２を金ワイヤ等によって外部接続用金属電極と接続するワイヤボンディングが行われ（ステップ１１０）、パッド１２と外部接続用金属電極との接続部が被覆され、外部接続用金属電極の一部が外部に露出するように半導体チップ１０の周囲が樹脂によって被覆・封止される（ステップ１１２）。これにより半導体装置が完成する。
【００３７】
なお、本第１実施形態に係る半導体チップ１０は、半導体チップ１０の上面のうちコレット５４の接触領域５２内でかつ接地線３０の直上に相当する複数の部分に、表面保護膜２８が除去されて成る開口部３８が設けられているが、この開口部３８は、表面保護膜２８の形成（ステップ１０４）を以下のように行うことで設けることができる。
【００３８】
すなわち、半導体チップ１０に設けられたパッド１２は、上述のようにワイヤによって外部接続用金属電極と接続されるので、表面保護膜２８によって被覆されずに露出している必要がある。このため、ステップ１０４における表面保護膜の２８の形成は、より詳しくは、最上層の金属配線層２４の表面にＣＶＤ等によって絶縁材料を成膜させることで半導体チップ１０の上面の全面に表面保護膜２８を形成（ステップ１２０）した後に、パッド１２の直上に相当する部分の表面保護膜２８を除去するためのマスクパターンをフォトリソグラフィによってレジストに転写し（ステップ１２２）、続いて転写したマスクパターンに従いエッチングによって表面保護膜２８の不要部分（パッド１２の直上に相当する部分）を除去し（ステップ１２４）、アッシングによってレジストを除去する（ステップ１２６）ことによって成される。
【００３９】
従って、半導体チップ１０の上面のうちコレット５４の接触領域５２内でかつ接地線３０の直上に相当する部分の表面保護膜２８を除去して開口部３８を設けることは、フォトリソグラフィでレジストに転写するマスクパターンとして、パッド１２の直上に相当する部分の表面保護膜２８のみを除去するための従来のマスクパターンに代えて、パッド１２の直上に相当する部分と、コレット５４の接触領域５２内でかつ接地線３０の直上に相当する部分の表面保護膜２８を各々除去するためのマスクパターンを用いることによって実現することができる。このように、本第１実施形態に係る半導体チップ１０（表面保護膜２８に開口部３８（や後述する開口部４０又は開口部９４）を設けた半導体チップ１０）の製造は、半導体チップを製造するための各工程の何れも変更する必要はなく、単に表面保護膜２８を形成する際（詳しくは表面保護膜２８の不要部分を除去する際）に用いるマスクパターンを変更するのみで実現できるので、容易に製造することができる。
【００４０】
次に、本第１実施形態に係る半導体チップ１０に対してピックアップ工程が行われる際の開口部３８の作用について説明する。ピックアップ工程が行われる際、図２に示すように、半導体チップ１０は裏面にマウントフィルム５０が貼着されマウントフィルム５０に保持されている状態となっており、ピックアップ工程では、半導体チップ１０の上面のうち図１に示す接触領域５２にコレット５４を接触させた後に、負圧によって半導体チップ１０をコレット５４に吸着させ、その状態でコレット５４を上方へ移動させることで、半導体チップ１０をマウントフィルム５０から剥離させて次工程（半導体チップ１０を半導体装置のパッケージのフレーム上の所定位置に載置する工程）へ移送するピックアップ処理が行われる。
【００４１】
但し、ピックアップ工程では、マウントフィルム５０のうち半導体チップ１０が貼着された面と反対側の面が金属製のステージ上を摺動移動することで、半導体チップ１０がステージ上を搬送されるので、図２にも示すように、マウントフィルム５０はステージ上を摺動移動されることで静電気に帯電しており、半導体チップ１０の半導体基板１４は、貼着され帯電状態となっているマウントフィルム５０と静電的に釣り合うための中和電荷が流入し易い状態となっている。このため、ピックアップ処理を行うために半導体チップ１０の上面にコレット５４が接近すると、コレット５４と半導体チップ１０の間で静電気放電が発生し、半導体チップ１０に中和電荷が流入することになる。
【００４２】
これに対し、本第１実施形態に係る半導体チップ１０は、半導体チップ１０の上面のうちコレット５４の接触領域５２内でかつ接地線３０の直上に相当する部分の表面保護膜２８が除去されて開口部３８が設けられており、この開口部３８を満たす空気は、絶縁材料から或る表面保護膜２８よりも絶縁耐性が明らかに低い。このため、ピックアップ処理の過程で半導体チップ１０の上面にコレット５４が接近すると、開口部３８で露出している接地線３０とコレット５４の間で開口部３８を介して静電気放電が生じ、接地線３０に中和電荷が流入する。そして接地線３０は、より下層の金属配線層２４に設けられた金属配線を介して半導体基板１４とオーミック接続されているので、上記の静電気放電によって接地線３０に流入した中和電荷は、図２に示す経路５６に沿って（半導体基板１４に形成された集積回路１６を経由することなく）半導体基板１４に達し、半導体チップ１０が帯電状態のマウントフィルム５０と静電的に釣り合う状態になる。従って、ピックアップ工程での半導体チップ１０とコレット５４との間の静電気放電により、半導体基板１４に形成された集積回路１６に静電破壊等の故障が生ずることを防止することができる。
【００４３】
なお、図２では表面保護膜２８に設けた開口部３８の幅が、コレット５４のうち半導体チップ１０の上面に接触する部分の幅よりも大きく、コレット５４の先端部が開口部３８内に入り込んでいる状態を示している。このように、開口部３８の幅がコレット５４のうち半導体チップ１０の上面に接触する部分の幅よりも大きい場合、ピックアップ処理の過程でコレットが半導体チップ１０の上面に多少ずれて接触しても、開口部３８上にコレット５４を位置させることが可能となり好適である。なお、半導体チップ１０とコレット５４との間の実際の静電気放電は、開口部３８が設けられていることに伴い、図２に示す状態に達するよりも前のタイミング（コレット５４の先端部が半導体チップ１０の上面よりも上方に位置している状態）で発生すると共に、接地線３０とコレット５４の間で開口部３８を介して静電気放電が生じることは、開口部３８が設けられた部分において、接地線３０とコレット５４の間に空気のみが存在している（表面保護膜２８が存在していない）ことに起因しているので、開口部３８の幅は、コレット５４のうち半導体チップ１０の上面に接触する部分の幅より小さくてもよいことを付記しておく。
【００４４】
〔第２実施形態〕
次に本発明の第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付して説明を省略する。図４及び図５には本第２実施形態に係る半導体チップ６０が示されている。第１実施形態で説明した半導体チップ１０は、半導体チップ１０の上面上のコレット５４の接触領域５２内のうち接地線３０の直上に相当する複数の部分に開口部３８が設けられていたが、本第２実施形態に係る半導体チップ６０は、上記の開口部３８に加え、接触領域５２内のうち、最上層の金属配線層２４を周回するように最上層の金属配線層２４の全面に亘って配設された電源線３２の直上に相当する複数の部分（本発明に係る第２の部分に相当）にも、図４(Ｂ)及び図５にも示すように、表面保護膜２８が除去されることで電源線３２が露出された開口部４０が設けられている。
【００４５】
図５に示すように、半導体チップ６０の半導体基板１４にはｎ型半導体から成るｎ型ウェル６２が形成されているが、電源線３２は、より下層の金属配線層２４に設けられた金属配線を介し、半導体基板１４のｎ型ウェル６２内に形成された高濃度ｎ型半導体領域６４と電気的に接続されており、ｎ型ウェル６２とオーミック接続されている。電源線３２は本発明に係る第２の特定金属配線に対応している。なお、図５では半導体基板１４に形成された集積回路１６の一部として、ｎ型ウェル６２内に形成され各々ソース又はドレインとして機能する一対のｐ型半導体領域６６と、一対のｐ型半導体領域６６の間に形成されたゲート電極６８から成るｐ型ＭＯＳトランジスタ７０を示しており、ゲート電極６８とｎ型ウェル６２との間は、図示しないゲート酸化膜によって絶縁されている。
【００４６】
次に本第２実施形態の作用を説明する。先にも説明したように、第１実施形態で説明した半導体チップ１０は、ピックアップ工程におけるピックアップ処理の過程で半導体チップ１０の上面にコレット５４が接近すると、接地線３０とコレット５４の間で開口部３８を介して静電気放電が生じて接地線３０に中和電荷が流入する。そして、接地線３０に流入した中和電荷が下層の金属配線層２４を経由して半導体基板１４に達した後に、半導体チップ１０が帯電状態のマウントフィルム５０と静電的に釣り合う状態になる。但し、接地線３０とコレット５４の間で開口部３８を介して静電気放電が生じてから、半導体チップ１０がマウントフィルム５０と静電的に釣り合う状態になる迄に、ごく短い時間であるものの時間が掛り、この間は接地線３０と電源線３２に電位差が生ずるので、電源線３２と接地線３０の間に設けられている集積回路１６に高電圧が印加される可能性がある。
【００４７】
これに対し、本第２実施形態に係る半導体チップ６０は、半導体チップ１０の上面上のコレット５４の接触領域５２内のうち、電源線３２の直上に相当する複数の部分にも、表面保護膜２８が除去されることで電源線３２が露出された開口部４０が設けられているので、接地線３０とコレット５４の間で開口部３８を介して静電気放電が生じ、接地線３０に中和電荷が流入するのとほぼ同時に、電源線３２とコレット５４の間でも開口部４０を介して静電気放電が生じ、電源線３２にも中和電荷が流入する。これにより、接地線３０と電源線３２に電位差が生ずることで、電源線３２と接地線３０の間に設けられている集積回路１６に高電圧が印加されることを防止することができ、ピックアップ工程での半導体チップ１０とコレット５４との間の静電気放電により、半導体基板１４に形成された集積回路１６に静電破壊等の故障が生ずることをより確実に防止することができる。
【００４８】
なお、第１実施形態及び第２実施形態では、半導体チップに形成されている集積回路１６が、接地線３０及び電源線３２が共通の単一の回路ブロックで構成されている場合を前提に説明したが、本発明はこれに限定されるものではなく、半導体チップに形成されている集積回路１６は、例として図６(Ａ)に示すように、接地線及び電源線が互いに独立に設けられ半導体基板１４上の互いに異なる位置に配置された複数の回路ブロックの集合体であってもよい。なお図６(Ａ)は、単一の半導体チップに形成されている集積回路が、回路ブロックＡ〜Ｆの６個の回路ブロックで構成されている例を示す。このように、単一の半導体チップに複数の回路ブロックが設けられている場合、対応する接地線及び電源線が配設されている領域の一部が、半導体チップの上面上のコレット接触領域５２と重なっている回路ブロックであれば、何れの回路ブロックの接地線及び電源線を開口部３８，４０を設けることで露出させるようにしてもよい。
【００４９】
但し、図６(Ａ)に示す例において、半導体チップ８０の上面上のコレット接触領域５２に対応する位置には、回路ブロックＡ〜Ｆのうち回路ブロックＦが設けられているが、この回路ブロックＦ以外の他の回路ブロックの接地線及び電源線を開口部３８，４０を設けて露出させた場合、図６(Ｂ)に示すように、他の回路ブロックの接地線３０（や電源線３２）とコレット５４との間で静電気放電が発生し、他の回路ブロックの接地線３０（や電源線３２）に流入した中和電荷が経路８２に沿って半導体基板１４に達することになる。しかしながら、個々の回路ブロックは半導体基板１４上の互いに異なる位置に配置されているので、接地線３０や電源線３２に中和電荷が流入した他の回路ブロックと回路ブロックＦとの半導体基板１４上での距離も比較的大きいのに対し、半導体基板１４の電気抵抗により半導体基板１４内での電荷の移動は低速であり、他の回路ブロックの接地線３０や電源線３２とコレット５４との間で静電気放電が発生してから、半導体基板１４のうち回路ブロックＦが設けられている位置において半導体基板１４が静電的にマウントフィルム５０と釣り合う状態となる迄には、多少の時間が掛る。そして、回路ブロックＦは半導体チップ８０の上面上のコレット接触領域５２に対応する位置に設けられているので、他の回路ブロックと比較して、半導体基板１４のうち回路ブロックＦが設けられている位置において半導体基板１４が静電的にマウントフィルム５０と釣り合う状態となる迄の間に、最上層の金属配線層２４に設けられた対応する金属配線の直上の表面保護膜２８が絶縁破壊を起こし、前記金属配線とコレット５４との間で静電気放電が発生して中和電荷が流入してしまう可能性は高く、この場合、回路ブロックＦに相当する集積回路に静電破壊等の故障が生ずる恐れがある。
【００５０】
上記を考慮すると、接地線及び電源線が互いに独立に設けられた複数の回路ブロックが半導体基板上の互いに異なる位置に配置されている場合、少なくとも、半導体チップの上面上のコレット接触領域に対応する位置に設けられた回路ブロック（図６(Ａ)の例では回路ブロックＦ）の接地線及び電源線を、開口部を設けて露出させることが望ましい。図６(Ｃ)に示すように、回路ブロックＦの接地線３０（や電源線３２）を開口部３８（や開口部４０）を設けることで露出させた場合、回路ブロックＦの接地線３０（や電源線３２）とコレット５４との間で静電気放電が発生し、回路ブロックＦの接地線３０（や電源線３２）に流入した中和電荷が経路８４に沿って半導体基板１４に達することになるので、複数の回路ブロックのうち集積回路に静電破壊等の故障が生ずる危険が最も高い回路ブロックＦの集積回路を確実に保護することができる。
【００５１】
なお、上記態様において、回路ブロックＦは請求項３に記載の特定の回路ブロックに対応しており、上記のように、複数の回路ブロックのうち半導体チップの上面上のコレット接触領域に対応する位置に設けられた回路ブロックＦの接地線３０及び電源線３２を開口部３８，４０を設けて露出させることは、請求項３記載の発明に対応している。また、複数の回路ブロックのうち半導体チップの上面上のコレット接触領域に対応する位置に設けられた回路ブロックについてのみ、開口部を設けて接地線及び電源線を露出させることに限られるものではなく、複数の回路ブロックの中に、対応する接地線及び電源線が配設されている領域の一部が、半導体チップの上面上のコレット接触領域５２と重なっている他の回路ブロックが有れば、当該回路ブロックの接地線及び電源線も開口部を設けて露出させるようにしてもよい。
【００５２】
〔第３実施形態〕
次に本発明の第３実施形態について説明する。なお、第１実施形態及び第２実施形態と同一の部分には同一の符号を付し、説明を省略する。図７及び図８には本第３実施形態に係る半導体チップ９０が示されている。本第３実施形態に係る半導体チップ９０は、第１実施形態で説明した開口部３８や第２実施形態で説明した開口部４０が省略されている。図８に示すように、本第３実施形態に係る半導体チップ９０は、各層の金属配線層２４に、同一の金属配線層２４に設けられた他の金属配線から独立した（他の金属配線と接続されていない）金属端子９２（以下、単に接地端子９２という）が各々設けられている。
【００５３】
最上層の金属配線層２４に設けられた接地端子９２は、図７(Ａ)に示すように、半導体チップ１０の上面上のコレット接触領域５２内の複数箇所に各々配置されており、図８に示すように、より下層の金属配線層２４に設けられた接地端子９２は、最上層の金属配線層２４に設けられた接地端子９２の直下に各々配置されている。また、各層の金属配線層２４に設けられた接地端子９２は互いに接続され、最下層の金属配線層２４に設けられた接地端子９２は、半導体基板１４上に形成された高濃度ｐ型半導体領域３４と電気的に接続されている。従って、最上層の金属配線層２４に設けられた接地端子９２は半導体基板１４とオーミック接続されている。そして、最上層の金属配線層２４に設けられた個々の接地端子９２の直上には、図７(Ｂ)及び図８にも示すように、表面保護膜２８が除去されることで接地端子９２が露出された開口部９４が各々設けられている。なお、接地端子９２は本発明に係る第１の特定金属配線（詳しくは請求項４に記載の第１の特定金属配線）に対応している。
【００５４】
次に本第３実施形態の作用を説明する。本第３実施形態に係る半導体チップ９０は、半導体チップ１０の上面のうちコレット５４の接触領域５２内でかつ接地端子９２の直上に相当する部分の表面保護膜２８が除去されて開口部９４が設けられているので、ピックアップ処理の過程で半導体チップ１０の上面にコレット５４が接近すると、開口部９４で露出している接地端子９２とコレット５４の間で開口部９４を介して静電気放電が生じ、接地端子９２に中和電荷が流入する。そして接地端子９２に流入した中和電荷は、図８に示す経路９６に沿って半導体基板１４に達し、半導体チップ１０が帯電状態のマウントフィルム５０と静電的に釣り合う状態になる。
【００５５】
本第３実施形態に係る接地端子９２は既存の半導体チップには設けられていないので、既存の半導体チップを半導体チップ９０のように構成するためには、各層の金属配線層２４に接地端子９２を各々設ける必要があり、表面保護膜２８に開口部を設けるためのマスクパターンの変更に加え、各層の金属配線層２４に接地端子９２を各々設けるためのマクスパターンの変更も必要となる。しかし、本第３実施形態において、各層の金属配線層２４に設けられた接地端子９２は、同一の金属配線層２４に設けられた他の金属配線から独立しているので、接地端子９２に流入した中和電荷が流れる経路は、半導体チップ９０に形成された集積回路１６と電気的に分離されており、半導体基板１４に形成された集積回路１６に静電破壊等の故障が生ずることを確実に防止することができる。
【００５６】
なお、図１，４，６，７には、コレット接触領域５２の形状の一例として矩形の枠状の領域を示したが、これに限定されるものではなく、コレット接触領域５２の形状はコレット５４の底面の形状に依存するので、例えばコレット５４の底面が楕円状であればコレット接触領域５２の形状も楕円の枠状となることは言うまでもない。
【００５７】
また、表面保護膜２８に設ける開口部の数及び配置についても、図１，４，６，７に示した例に限定されるものではなく、開口部の数及び配置は本発明を逸脱しない範囲内で適宜変更可能である。但し、例えば最上層の金属配線層２４に、表面保護膜２８に開口部を設けて露出させる候補としての接地線や電源線が複数存在している一方で、設けることが可能な開口部の数に制約がある等の場合には、開口部を設けて露出させる候補としての複数の接地線や電源線のうち、最上層の金属配線層２４上で幅の広い接地線及び該接地線と対を成す電源線を選択し、選択した接地線及び電源線が露出するように表面保護膜２８に開口部を設けることが望ましい。最上層の金属配線層２４上で幅の広い接地線は、当該接地線から半導体基板１４へ至る経路の電気抵抗も低くなるように設計されていることが一般的であり、このような接地線及び該接地線と対を成す電源線が露出するように表面保護膜２８に開口部を設けることで、半導体基板１４に形成された集積回路１６をより確実に保護することができる。
【００５８】
また、個々の開口部の大きさ及び形状についても、図１，４，６，７に示した例に限定されるものではなく、適宜変更可能である。但し、開口部の総面積が同一であれば、小さな開口部を多数設けるより、少数であっても開口部の大きさを大きくした方が集積回路保護効果は向上する。これを考慮すると、開口部を設けて露出させる接地線や電源線が、最上層の金属配線層２４上で幅の狭い金属配線である場合、開口部を設けて露出させる部分については、前記金属配線の幅を拡大することが好ましい。これにより、開口部を設けて露出させる接地線や電源線が、最上層の金属配線層２４上で幅の狭い金属配線であったとしても、集積回路保護効果を向上させることができる。
【図面の簡単な説明】
【００５９】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】図１に示す半導体装置におけるピックアップ工程での中和電荷の流入経路を示す概略図である。
【図３】半導体装置の製造プロセスの概略を示すフローチャートである。
【図４】第２実施形態に係る半導体装置の平面図である。
【図５】図４に示す半導体装置におけるピックアップ工程での中和電荷の流入経路（の一部）を示す概略図である。
【図６】(Ａ)は複数の回路ブロックが設けられた半導体装置の平面図、(Ｂ),(Ｃ)は各回路ブロックの配線に開口部を設けた場合の中和電荷の流入経路を示す概略図である。
【図７】第３実施形態に係る半導体装置の平面図である。
【図８】図７に示す半導体装置におけるピックアップ工程での中和電荷の流入経路を示す概略図である。
【図９】従来のピックアップ工程を示す概略図である。
【図１０】チップ表面接触式コレットによるピックアップ工程を示す概略図である。
【図１１】図１０のピックアップ工程において、静電気放電による中和電荷の流入によってＮＭＯＳトランジスタのゲート酸化膜が破壊される例を示す概略図である。
【符号の説明】
【００６０】
１０，６０，８０，９０ 半導体チップ
１４ 半導体基板
１６ 集積回路
２４ 金属配線層
２８ 表面保護膜
３０ 接地線
３２ 電源線
３８，４０，９４ 開口部
５０ マウントフィルム
５２ コレット接触領域
５４ コレット
９２ 接地端子
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に、表面が保護膜で覆われた金属配線層が半導体基板の上側に形成された半導体装置及び当該半導体装置の製造に適用可能な半導体装置の製造方法に関する。
【背景技術】
【０００２】
外形形状及び金属電極の形状が規格化され、一般的なプラスチックパッケージ品として半導体市場で流通している半導体装置は、シリコン基板上に集積回路が作り込まれて成る半導体チップを内蔵し、この半導体チップに設けられた複数個の端子が金ワイヤ等によって外部接続用の金属電極と各々接続されると共に、機械的な強度や取扱いの容易性の確保のために、外部接続用金属電極との接続部分を含む半導体チップの周囲が樹脂（プラスチック）によって被覆・封止されて構成されている。この種の半導体装置の製造工程では、シリコンは主にウェハ状態で取り扱われ、このシリコンウェハに多数個の半導体装置の集積回路が同時に作り込まれる。そして、半導体装置の組立工程では、粘着フィルム（マウントフィルム）に貼り付けられた状態のシリコンウェハに専用のカッタで縦横に切れ目を入れ、シリコンウェハを多数個の半導体チップに切断した後に、個々の半導体チップをつまみ上げて次工程へ移送するピックアップ工程が行われる。
【０００３】
半導体チップのピックアップ工程では、ピックアップ用の吸着装置（コレットという）をピックアップ対象の半導体チップに接触させて吸着し、この状態でコレットを上方へ移動させることで、ピックアップ対象の半導体チップをマウントフィルムから剥離させてピックアップを行う。このとき、半導体チップが貼り付いているマウントフィルムは金属製のステージ上を摺動移動するため静電気に帯電しており、マウントフィルムに貼り付けられている個々の半導体チップは帯電状態のマウントフィルムと釣り合うための中和電荷が流入し易い状態となっているので、コレットが半導体チップに接近すると、半導体チップとコレットとの間で静電気放電が発生することがある。
【０００４】
上記に関連して特許文献１には、ダイシングテープの粘着力によってダイシングテープと密着している状態のＴＦＴパネルをコレットによって吸着し、ＴＦＴパネルをダイシングテープから剥離して次工程へ移送するに際し、接地されたコレットをＴＦＴパネルの端子と接触させることで、ダイシングテープとの剥離時にＴＦＴパネルに発生した電荷をコレット経由で逃がし、ＴＦＴパネル内のトランジスタ等の素子の静電破壊を防止する技術が開示されている。
【特許文献１】特開平９−４５７４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図９に示すように、ピックアップ工程では従来、底部の形状が矩形状で、ピックアップ対象の半導体チップの上面の面積よりも底面積が大きいコレットが使用され、ピックアップ対象の半導体チップはピックアップ時に上面の周縁部がコレットに接触していた。このため、従来のピックアップ工程では、ピックアップ時の静電気放電もコレットと半導体チップの側面との間で生じ、中和電荷が安全にシリコン基板へ供給されるため（より詳しくは、コレットから半導体チップ側方の空間（空気）を通り、シリコン基板のうちグリッドラインと称されるシリコン基板が露出している領域へ中和電荷が直接供給されるため）、静電気放電が生じても半導体チップに形成された集積回路に静電破壊等の障害をもたらすことはなかった。
【０００６】
しかしながら、近年、半導体チップの大サイズ化に伴い、ピックアップ工程で用いられるコレットのサイズが相対的に小さくなり、例として図１０に示すように、ピックアップ対象の半導体チップの上面の面積よりも底面積が小さく、半導体チップ上面のほぼ中央部で半導体チップの上面に直に接触して半導体チップを吸着するコレット（チップ表面接触式コレット）が使用されるようになってきている。なお、半導体チップの上面のうちチップ表面接触式コレットが接触する領域は、コレットの底面の中心部が空気の通り道になるため、コレットの底面が角形（矩形状）であれば矩形状の枠に相当する領域、コレットの底面が楕円状であれば楕円状の枠に相当する領域となる。
【０００７】
上記のように、半導体チップのピックアップ時にコレットが半導体チップの上面に接触する場合、従来のようにコレットと半導体チップの側面との間での静電気放電が生じにくく、例として図１１にも示すように、コレットとの接触領域でコレットと半導体チップとの間の静電気放電が生じることで、半導体チップの最上層に形成された表面保護膜（パッシベーション膜ともいう）がコレットとの接触領域で絶縁破壊を起こし、中和電荷がコレットとの接触領域の直下に存在している金属配線を経由してシリコン基板に流入する。これにより、半導体チップに形成された集積回路に静電破壊等の深刻な障害が生ずることがある、という問題があった（例として図１１は、静電気放電による中和電荷の流入経路上に存在しているＮＭＯＳトランジスタのゲート酸化膜が破壊される例を示している）。
【０００８】
なお、コレットには導電性の材料から成るものと絶縁性の材料から成るものがあるが、絶縁性の材料からコレットを用いたとすると、マウントフィルムに加えてコレットも帯電することで静電気放電による障害がより深刻化する可能性がある。このため、コレットとしては導電性の材料（例えば導電性を有するゴム）から成るものが用いられており、このコレットを接地することでコレットの帯電を防止している。しかし、集積回路の障害を引き起こす静電気放電はマウントフィルムが帯電していることに起因するものであり、コレットを接地した状態でも上記の静電気放電は発生する。また、マウントフィルムの帯電を防止又は軽減するために、イオナイザーによって発生されたイオン化した空気をマウントフィルムに吹き付けることも試みられているが、マウントフィルムは金属製のステージ上を高速で摺動搬送されるため、このような対策を講じてもマウントフィルムの帯電を解消することは不可能であり、静電気放電の発生を防止することはできない。
【０００９】
更に、前述した特許文献１に記載の技術は、ＴＦＴパネルに発生した電荷をコレット経由で逃がすものであり、上述している静電気放電による中和電荷の流入とは電荷の移動方向が逆方向であるが、仮に特許文献１に記載の技術を適用したとしても、先に述べたようにコレットを接地した状態でも静電気放電が発生することから、静電気放電による障害の発生を防止することはできない。また、特許文献１に記載の技術において、コレットと接触するＴＦＴパネルの端子は、ＴＦＴパネルに外周部に設けられ内部トランジスタを駆動する信号が供給される信号端子であり、特許文献１に記載の技術では、例えばＴＦＴパネルが勢いよくダイシングテープから剥離された等によって急激な電界の変化が生じた場合に、内部トランジスタに過大なサージ電流が流れる可能性があり、静電破壊等の故障を防止することは困難である。
【００１０】
本発明は上記事実を考慮して成されたもので、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障を防止できる半導体装置及び半導体装置の製造方法を得ることが目的である。
【課題を解決するための手段】
【００１１】
上記目的を達成するために請求項１記載の発明に係る半導体装置は、集積回路が形成されると共に、表面が保護膜で覆われた金属配線層が半導体基板の上側に形成された半導体装置であって、前記保護膜の表面上の特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分において、前記保護膜が除去されることで前記第１の特定金属配線が露出されていることを特徴としている。
【００１２】
請求項１記載の発明に係る半導体装置は、集積回路が形成されると共に、表面が保護膜で覆われた金属配線層が半導体基板の上側に形成されている。なお、本発明に係る半導体装置は金属配線層が複数設けられた構成であってもよく、この場合、「表面が保護膜で覆われた金属配線層」は、複数設けられた金属配線層のうちの最上層の金属配線層に対応している。ここで、請求項１記載の発明では、保護膜の表面上の特定領域内で、かつ金属配線層に設けられている複数の金属配線のうち半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分において、保護膜が除去されることで第１の特定金属配線が露出されている。
【００１３】
ここで、金属配線層を覆う保護膜は空気よりも絶縁耐性が明らかに高い。このため、半導体装置が中和電荷の流入し易い状態となっているときに、保護膜の表面上の特定領域の近傍に物体（例えばコレット）が接近すると、特定領域内のうち保護膜が除去されている第１の部分に露出している第１の特定金属配線と接近した物体との間には空気のみが存在している（保護膜が存在していない）状態となることから、第１の部分に露出している第１の特定金属配線と接近した物体との間で静電気放電が生ずる。そして、第１の特定金属配線は半導体基板の第１導電型の領域と電気的に接続されているので、上記の静電気放電によって半導体装置の第１の特定金属配線に流入した中和電荷は、第１の特定金属配線のみを経由して（半導体装置に形成された集積回路を経由することなく）半導体基板に達する。
【００１４】
これにより、請求項１記載の発明に係る特定領域として、例えば請求項５に記載したように、半導体装置がピックアップされるピックアップ工程でコレットが接触する領域や、その近傍の領域を適用することで、半導体装置が中和電荷の流入し易い状態となっていたとしても、ピックアップ工程でのコレットとの間の静電気放電によって半導体装置に流入する中和電荷が集積回路を経由することを防止することができるので、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障を防止することができる。また、殆どの半導体装置は、金属配線層に設けられている複数の金属配線の中に、半導体基板の第１導電型の領域と電気的に接続され接地線として機能する金属配線が含まれ、この金属配線は金属配線層全面の各箇所に配設されており、この金属配線を第１の特定金属配線として利用することができるので、請求項１記載の発明を適用するために、第１の特定金属配線として用いる金属配線を既存の半導体装置の金属配線層に追加する必要もない。更に、本発明に係る半導体装置のピックアップを行うにあたり、コレットの形状やサイズ、材質等の変更も不要である。
【００１５】
ところで、殆どの半導体装置は、金属配線層に設けられている複数の金属配線の中に、半導体基板の第２導電型の領域と電気的に接続され電源線として機能する金属配線（第２の特定金属配線）も含まれており、この第２の特定金属配線も金属配線層全面の各箇所に配設されている。これに対し、請求項１の発明に係る半導体装置を、第１の特定金属配線にのみ中和電荷が流入するように構成した場合、瞬間的（ごく短い期間）ではあるが第１の特定金属配線と第２の特定金属配線に電位差が生じ、半導体装置に形成され第１の特定金属配線と第２の特定金属配線の間に介在している集積回路に高電圧が印加される可能性がある。これを考慮すると、請求項１記載の発明において、例えば請求項２に記載したように、特定領域内で、かつ金属配線層に設けられている複数の金属配線のうち半導体基板の第２導電型の領域と電気的に接続された第２の特定金属配線の上部に相当する第２の部分においても、保護膜が除去されることで第２の特定金属配線が露出されていることが好ましい。
【００１６】
これにより、半導体装置が中和電荷の流入し易い状態となっているときに、保護膜の表面上の特定領域の近傍に物体（コレット）が接近すると、第１の部分に露出している第１の特定金属配線及び第２の部分に露出している第２の特定金属配線と、接近した物体との間で静電気放電が生じ、この静電気放電によって第１の特定金属配線及び第２の特定金属配線に中和電荷が各々流入するので、第１の特定金属配線と第２の特定金属配線に電位差が生じて、第１の特定金属配線と第２の特定金属配線の間に介在している集積回路に高電圧が印加されることを防止することができる。従って、請求項２記載の発明によれば、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障をより確実に防止することができる。
【００１７】
また、本発明に係る半導体装置は、接地線として機能する金属配線及び電源線として機能する金属配線が金属配線層に互いに独立に設けられた複数の回路ブロックが、前記半導体基板の基板面上の互いに異なる位置に各々設けられた構成であってもよい。この構成において、本発明に掛る第１の特定金属配線及び第２の特定金属配線としては、複数の回路ブロックのうちの何れの回路ブロックの金属配線を適用してもよいが、例えば半導体基板の基板面上のうち特定領域に対して偏倚した位置に配置された第１の回路ブロックの金属配線を適用した場合、半導体基板の基板面上のうち特定領域に対応する位置に配置された第２の回路ブロックが、瞬間的（ごく短い期間：第１の回路ブロックの金属配線に流入した中和電荷が半導体基板を経由して前記第２の回路ブロックに到達する迄の期間）ではあるが、対応する金属配線のうち接地線として機能する金属配線や電源線として機能する金属配線以外の金属配線の直上の保護膜が絶縁破壊を起こして中和電荷が流入することで、回路ブロック内の集積回路が故障する危険に晒されることになる。
【００１８】
上記を考慮すると、請求項２記載の発明において、半導体装置に、接地線として機能する金属配線及び電源線として機能する金属配線が金属配線層に互いに独立に設けられた複数の回路ブロックが、半導体基板の基板面上の互いに異なる位置に各々設けられている場合、例えば請求項３に記載したように、第１の特定金属配線を、複数の回路ブロックのうち半導体基板の基板面上の特定領域に対応する位置に配置された特定の回路ブロックの接地線として機能する金属配線とし、第２の特定金属配線を特定の回路ブロックの電源線として機能する金属配線とすることが好ましい。
【００１９】
これにより、複数の回路ブロックのうち、半導体基板の基板面上の特定領域に対応する位置に配置された特定の回路ブロック、すなわち対応する金属配線のうち接地線として機能する金属配線や電源線として機能する金属配線以外の金属配線の直上の保護膜が絶縁破壊を起こして中和電荷が流入することで、集積回路が故障する可能性が最も高い特定の回路ブロック（前述の第２の回路ブロックに相当）については、対応する金属配線の直上の保護膜が絶縁破壊を起こすことなく、接地線として機能する金属配線（第１の特定金属配線）及び電源線として機能する金属配線（第２の特定金属配線）にのみ中和電荷が各々流入することで、当該回路ブロック内の集積回路の故障を確実に防止することができる。このように、請求項３記載の発明によれば、半導体装置に設けられた複数の回路ブロックのうち、回路ブロック内の集積回路が故障する危険度が最も高い回路ブロックを確実に保護することができる。
【００２０】
また、請求項１記載の発明において、第１の特定金属配線として、例えば請求項４に記載したように、半導体装置に形成された集積回路と電気的に繋がっていない金属配線を適用してもよい。この場合、第１の特定金属配線として用いる金属配線を、半導体装置に予め形成しておく必要はあるものの、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障をより確実に防止することができる。
【００２１】
また、請求項１記載の発明において、半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線としては、例えば請求項６に記載したように、第１導電型の領域中に形成された第１導電型の高濃度半導体領域上に形成された部分を含む金属配線を適用することができる。また、請求項２記載の発明において、半導体基板の第２導電型の領域と電気的に接続された第２の特定金属配線としては、例えば請求項７に記載したように、第２導電型の領域中に形成された第２導電型の高濃度半導体領域上に形成された部分を含む金属配線を適用することができる。
【００２２】
請求項８記載の発明に係る半導体装置の製造方法は、集積回路が形成されると共に、半導体基板の上側に形成した金属配線層の表面が保護膜で覆われた半導体装置を製作し、当該半導体装置をピックアップするピックアップ工程を行うより前に、前記保護膜の表面上の特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分における前記保護膜を除去することで、前記第１の部分で前記第１の特定金属配線を露出させるので、請求項１記載の発明と同様に、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障を防止できる。
【００２３】
なお、半導体装置には外部接続用金属電極と接続するための電極が設けられ、半導体装置の製造工程では、保護膜を一旦形成した後に、この電極を覆っている保護膜を除去する除去工程が行われることが一般的である。このため、第１の部分における保護膜を除去して第１の特定金属配線を露出させることは、上記の除去工程で同時に行うことができるので、本発明に係る半導体装置の製造にあたって製造工程自体を変更する必要はなく、本発明に係る半導体装置を容易に製造することができる。
【００２４】
請求項９記載の発明は、請求項８記載の発明において、前記ピックアップ工程を行うより前に、前記特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第２導電型の領域と電気的に接続された第２の特定金属配線の上部に相当する第２の部分における前記保護膜も除去することで、前記第２の部分で前記第２の特定金属配線を露出させることを特徴としているので、請求項２記載の発明と同様に、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障をより確実に防止することができる。
【００２５】
なお、請求項８又は請求項９記載の発明において、特定領域としては、例えば請求項１０に記載したように、保護膜の表面のうち、半導体装置がピックアップされるピックアップ工程でコレットが接触する領域を適用することができる。また、請求項１０記載の発明において、コレットの底面積は、例えば請求項１１に記載したように、半導体装置のコレットが接触する領域を有する面の面積よりも小さくすることができる。
【発明の効果】
【００２６】
以上説明したように本発明は、半導体装置の金属配線層の表面を覆う保護膜の表面上の特定領域内で、かつ金属配線層に設けられている複数の金属配線のうち半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分において、保護膜を除去して第１の特定金属配線が露出させたので、ピックアップ工程でのコレットとの間の静電気放電による集積回路の故障を防止できる、という優れた効果を有する。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施形態の一例を詳細に説明する。
【００２８】
〔第１実施形態〕
図１(Ａ)には、本第１実施形態に係る半導体装置に内蔵された半導体チップ１０が示されている。半導体チップ１０は上面の外周部に外部接続用のパッド（電極）１２が多数個配列されており、本第１実施形態に係る半導体装置は、半導体チップ１０の個々のパッド１２がワイヤを介して多数本の外部接続用金属電極（図示省略）と各々接続されると共に、パッド１２と外部接続用金属電極との接続部が被覆される一方、外部接続用金属電極の一部が外部に露出するように、半導体チップ１０の周囲が樹脂によって被覆・封止されて構成されている。
【００２９】
図２に示すように、半導体チップ１０はシリコン等の半導体材料から成る半導体基板１４を備えており、この半導体基板１４上には集積回路１６が形成されている（なお、図２では集積回路１６の一部として、ｐ型半導体から成る半導体基板１４に形成され各々ソース又はドレインとして機能する一対のｎ型半導体領域１８と、一対のｎ型半導体領域１８の間に形成されたゲート電極２０から成るｎ型ＭＯＳトランジスタ２２を示しており、ゲート電極２０と半導体基板１４との間は、図示しないゲート酸化膜によって絶縁されている）。
【００３０】
また、半導体基板１４の上方には金属配線層２４が間隔を空けて複数層設けられており（図２では金属配線層２４が５層設けられた例を示す）、半導体基板１４と最下層の金属配線層２４の間及び各層の金属配線層２４の間には層間絶縁膜２６が各々設けられている。個々の金属配線層２４には各々複数の金属配線が設けられており、集積回路１６の互いに異なる複数箇所が相互に接続されたり、集積回路１６の互いに異なる複数箇所が互いに異なる特定のパッド１２と各々接続されることで、半導体装置が全体として特定の機能を果たす回路として機能するように、これらの金属配線が個々の金属配線層２４内に配設されると共に、異なる金属配線層２４の金属配線が適宜接続されている。また、最上層の金属配線層２４の表面は表面保護膜２８によって被覆されている。
【００３１】
また、図１(Ａ)に示すように、最上層の金属配線層２４には、半導体装置の回路における接地線として機能する金属配線３０（以下、単に接地線３０と称する）と、電源線として機能する金属配線３２（以下、単に電源線３２と称する）が各々設けられている。接地線３０及び電源線３２は集積回路１６の多数箇所に接続されるため、図１(Ａ)にも示すように、最上層の金属配線層２４を周回するように最上層の金属配線層２４の全面に亘って配設されている。接地線３０は、図２に示すように、より下層の金属配線層２４に設けられた金属配線を介し、半導体基板１４上に形成された高濃度ｐ型半導体領域３４と電気的に接続されており、半導体基板１４と電気的に接続されている。
【００３２】
ここで、本第１実施形態では、後述のように接地線３０を本発明に係る第１の特定金属配線として用いているが、本発明に係る第１の特定金属配線（や第２の特定金属配線）として用いる金属配線は、後述する中和電荷の速やかな放電のために、半導体基板１４とオーミック(Ohmic)接続されていることが好ましい。すなわち、オーミック接続とは、電圧と電流が比例関係にある接続をいい、本第１実施形態のように、本発明に係る第１の特定金属配線（や第２の特定金属配線）として用いる金属配線が、ｐ型の半導体基板１４中の高濃度ｐ型半導体領域３４上に形成されている部分を含んでいる場合、この金属配線と半導体基板１４とはオーミック接続となる。この点、例えば金属配線がｐ型の半導体基板１４中の高濃度ではない領域に形成されている場合（ショットキー接続）や、金属配線がｐ型の半導体基板１４中の高濃度ｎ型半導体領域上に形成されている場合（逆方向ダイオード接続）も、金属配線が半導体基板１４と電気的に接続されているため本発明の効果を奏するが、上述のようなオーミック接続が最も好ましい。
【００３３】
また半導体チップ１０は、後述するピックアップ工程において、半導体チップ１０の上面のうち図１に示す接触領域５２にコレット５４（図２参照）が接触されるが、この接触領域５２内のうち接地線３０の直上に相当する複数の部分（本発明に係る第１の部分に相当）には、図１(Ｂ)及び図２にも示すように、表面保護膜２８が除去されることで接地線３０が露出された開口部３８が設けられている。なお、接地線３０は本発明に係る第１の特定金属配線に対応している。
【００３４】
次に本第１実施形態の作用として、まず、本第１実施形態に係る半導体装置の製造プロセスについて、図３を参照して説明する。半導体装置は拡散・配線・組立の各工程を経て製造される。拡散工程では、シリコンウェハ（基板）に対し、酸化、不純物を注入するイオン打込み、拡散、マスクパターンを感光剤（レジスト）に転写するフォトリソグラフィ、マスクパターンに従い不要部分を除去してデバイスパターンを形成するエッチング、レジストを除去するアッシング等の処理が複数回繰り返されることで、各々多数個の半導体素子から成る多数個の半導体チップ１０の集積回路が単一のシリコンウェハ上に同時に形成される（ステップ１００）。
【００３５】
配線工程では、まずシリコンウェハに対し、ＣＶＤ法、スパッタ法又は蒸着法により層間絶縁膜２６や金属配線層２４を形成し、前述のフォトリソグラフィ、エッチング、アッシング等を行う処理が複数回繰り返されることで、シリコンウェハ上に金属配線層２４及び層間絶縁膜２６が複数層形成され（ステップ１０２）た後に、最上層の金属配線層２４の表面に表面保護膜２８が形成させる処理が行われる（ステップ１０４）。
【００３６】
また組立工程では、まず、層間絶縁膜２６や金属配線層２４を表面保護膜２８が形成されたシリコンウェハを個々の半導体チップ１０を単位として切断するダイシングが行われる（ステップ１０６）。なお、ダイシングが行われるときには、シリコンウェハはマウントフィルムに貼着されており、ダイシング工程でシリコンウェハが切断される。次に、半導体チップ１０をコレット５４によって吸着してピックアップする（つまみ上げる）ことで半導体チップ１０をマウントフィルムから剥離させるピックアップ工程が行われ、ピックアップした半導体チップ１０は半導体装置のパッケージのフレーム上に載置される（ステップ１０８）。そして、半導体チップ１０のパッド１２を金ワイヤ等によって外部接続用金属電極と接続するワイヤボンディングが行われ（ステップ１１０）、パッド１２と外部接続用金属電極との接続部が被覆され、外部接続用金属電極の一部が外部に露出するように半導体チップ１０の周囲が樹脂によって被覆・封止される（ステップ１１２）。これにより半導体装置が完成する。
【００３７】
なお、本第１実施形態に係る半導体チップ１０は、半導体チップ１０の上面のうちコレット５４の接触領域５２内でかつ接地線３０の直上に相当する複数の部分に、表面保護膜２８が除去されて成る開口部３８が設けられているが、この開口部３８は、表面保護膜２８の形成（ステップ１０４）を以下のように行うことで設けることができる。
【００３８】
すなわち、半導体チップ１０に設けられたパッド１２は、上述のようにワイヤによって外部接続用金属電極と接続されるので、表面保護膜２８によって被覆されずに露出している必要がある。このため、ステップ１０４における表面保護膜の２８の形成は、より詳しくは、最上層の金属配線層２４の表面にＣＶＤ等によって絶縁材料を成膜させることで半導体チップ１０の上面の全面に表面保護膜２８を形成（ステップ１２０）した後に、パッド１２の直上に相当する部分の表面保護膜２８を除去するためのマスクパターンをフォトリソグラフィによってレジストに転写し（ステップ１２２）、続いて転写したマスクパターンに従いエッチングによって表面保護膜２８の不要部分（パッド１２の直上に相当する部分）を除去し（ステップ１２４）、アッシングによってレジストを除去する（ステップ１２６）ことによって成される。
【００３９】
従って、半導体チップ１０の上面のうちコレット５４の接触領域５２内でかつ接地線３０の直上に相当する部分の表面保護膜２８を除去して開口部３８を設けることは、フォトリソグラフィでレジストに転写するマスクパターンとして、パッド１２の直上に相当する部分の表面保護膜２８のみを除去するための従来のマスクパターンに代えて、パッド１２の直上に相当する部分と、コレット５４の接触領域５２内でかつ接地線３０の直上に相当する部分の表面保護膜２８を各々除去するためのマスクパターンを用いることによって実現することができる。このように、本第１実施形態に係る半導体チップ１０（表面保護膜２８に開口部３８（や後述する開口部４０又は開口部９４）を設けた半導体チップ１０）の製造は、半導体チップを製造するための各工程の何れも変更する必要はなく、単に表面保護膜２８を形成する際（詳しくは表面保護膜２８の不要部分を除去する際）に用いるマスクパターンを変更するのみで実現できるので、容易に製造することができる。
【００４０】
次に、本第１実施形態に係る半導体チップ１０に対してピックアップ工程が行われる際の開口部３８の作用について説明する。ピックアップ工程が行われる際、図２に示すように、半導体チップ１０は裏面にマウントフィルム５０が貼着されマウントフィルム５０に保持されている状態となっており、ピックアップ工程では、半導体チップ１０の上面のうち図１に示す接触領域５２にコレット５４を接触させた後に、負圧によって半導体チップ１０をコレット５４に吸着させ、その状態でコレット５４を上方へ移動させることで、半導体チップ１０をマウントフィルム５０から剥離させて次工程（半導体チップ１０を半導体装置のパッケージのフレーム上の所定位置に載置する工程）へ移送するピックアップ処理が行われる。
【００４１】
但し、ピックアップ工程では、マウントフィルム５０のうち半導体チップ１０が貼着された面と反対側の面が金属製のステージ上を摺動移動することで、半導体チップ１０がステージ上を搬送されるので、図２にも示すように、マウントフィルム５０はステージ上を摺動移動されることで静電気に帯電しており、半導体チップ１０の半導体基板１４は、貼着され帯電状態となっているマウントフィルム５０と静電的に釣り合うための中和電荷が流入し易い状態となっている。このため、ピックアップ処理を行うために半導体チップ１０の上面にコレット５４が接近すると、コレット５４と半導体チップ１０の間で静電気放電が発生し、半導体チップ１０に中和電荷が流入することになる。
【００４２】
これに対し、本第１実施形態に係る半導体チップ１０は、半導体チップ１０の上面のうちコレット５４の接触領域５２内でかつ接地線３０の直上に相当する部分の表面保護膜２８が除去されて開口部３８が設けられており、この開口部３８を満たす空気は、絶縁材料から或る表面保護膜２８よりも絶縁耐性が明らかに低い。このため、ピックアップ処理の過程で半導体チップ１０の上面にコレット５４が接近すると、開口部３８で露出している接地線３０とコレット５４の間で開口部３８を介して静電気放電が生じ、接地線３０に中和電荷が流入する。そして接地線３０は、より下層の金属配線層２４に設けられた金属配線を介して半導体基板１４とオーミック接続されているので、上記の静電気放電によって接地線３０に流入した中和電荷は、図２に示す経路５６に沿って（半導体基板１４に形成された集積回路１６を経由することなく）半導体基板１４に達し、半導体チップ１０が帯電状態のマウントフィルム５０と静電的に釣り合う状態になる。従って、ピックアップ工程での半導体チップ１０とコレット５４との間の静電気放電により、半導体基板１４に形成された集積回路１６に静電破壊等の故障が生ずることを防止することができる。
【００４３】
なお、図２では表面保護膜２８に設けた開口部３８の幅が、コレット５４のうち半導体チップ１０の上面に接触する部分の幅よりも大きく、コレット５４の先端部が開口部３８内に入り込んでいる状態を示している。このように、開口部３８の幅がコレット５４のうち半導体チップ１０の上面に接触する部分の幅よりも大きい場合、ピックアップ処理の過程でコレットが半導体チップ１０の上面に多少ずれて接触しても、開口部３８上にコレット５４を位置させることが可能となり好適である。なお、半導体チップ１０とコレット５４との間の実際の静電気放電は、開口部３８が設けられていることに伴い、図２に示す状態に達するよりも前のタイミング（コレット５４の先端部が半導体チップ１０の上面よりも上方に位置している状態）で発生すると共に、接地線３０とコレット５４の間で開口部３８を介して静電気放電が生じることは、開口部３８が設けられた部分において、接地線３０とコレット５４の間に空気のみが存在している（表面保護膜２８が存在していない）ことに起因しているので、開口部３８の幅は、コレット５４のうち半導体チップ１０の上面に接触する部分の幅より小さくてもよいことを付記しておく。
【００４４】
〔第２実施形態〕
次に本発明の第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付して説明を省略する。図４及び図５には本第２実施形態に係る半導体チップ６０が示されている。第１実施形態で説明した半導体チップ１０は、半導体チップ１０の上面上のコレット５４の接触領域５２内のうち接地線３０の直上に相当する複数の部分に開口部３８が設けられていたが、本第２実施形態に係る半導体チップ６０は、上記の開口部３８に加え、接触領域５２内のうち、最上層の金属配線層２４を周回するように最上層の金属配線層２４の全面に亘って配設された電源線３２の直上に相当する複数の部分（本発明に係る第２の部分に相当）にも、図４(Ｂ)及び図５にも示すように、表面保護膜２８が除去されることで電源線３２が露出された開口部４０が設けられている。
【００４５】
図５に示すように、半導体チップ６０の半導体基板１４にはｎ型半導体から成るｎ型ウェル６２が形成されているが、電源線３２は、より下層の金属配線層２４に設けられた金属配線を介し、半導体基板１４のｎ型ウェル６２内に形成された高濃度ｎ型半導体領域６４と電気的に接続されており、ｎ型ウェル６２とオーミック接続されている。電源線３２は本発明に係る第２の特定金属配線に対応している。なお、図５では半導体基板１４に形成された集積回路１６の一部として、ｎ型ウェル６２内に形成され各々ソース又はドレインとして機能する一対のｐ型半導体領域６６と、一対のｐ型半導体領域６６の間に形成されたゲート電極６８から成るｐ型ＭＯＳトランジスタ７０を示しており、ゲート電極６８とｎ型ウェル６２との間は、図示しないゲート酸化膜によって絶縁されている。
【００４６】
次に本第２実施形態の作用を説明する。先にも説明したように、第１実施形態で説明した半導体チップ１０は、ピックアップ工程におけるピックアップ処理の過程で半導体チップ１０の上面にコレット５４が接近すると、接地線３０とコレット５４の間で開口部３８を介して静電気放電が生じて接地線３０に中和電荷が流入する。そして、接地線３０に流入した中和電荷が下層の金属配線層２４を経由して半導体基板１４に達した後に、半導体チップ１０が帯電状態のマウントフィルム５０と静電的に釣り合う状態になる。但し、接地線３０とコレット５４の間で開口部３８を介して静電気放電が生じてから、半導体チップ１０がマウントフィルム５０と静電的に釣り合う状態になる迄に、ごく短い時間であるものの時間が掛り、この間は接地線３０と電源線３２に電位差が生ずるので、電源線３２と接地線３０の間に設けられている集積回路１６に高電圧が印加される可能性がある。
【００４７】
これに対し、本第２実施形態に係る半導体チップ６０は、半導体チップ１０の上面上のコレット５４の接触領域５２内のうち、電源線３２の直上に相当する複数の部分にも、表面保護膜２８が除去されることで電源線３２が露出された開口部４０が設けられているので、接地線３０とコレット５４の間で開口部３８を介して静電気放電が生じ、接地線３０に中和電荷が流入するのとほぼ同時に、電源線３２とコレット５４の間でも開口部４０を介して静電気放電が生じ、電源線３２にも中和電荷が流入する。これにより、接地線３０と電源線３２に電位差が生ずることで、電源線３２と接地線３０の間に設けられている集積回路１６に高電圧が印加されることを防止することができ、ピックアップ工程での半導体チップ１０とコレット５４との間の静電気放電により、半導体基板１４に形成された集積回路１６に静電破壊等の故障が生ずることをより確実に防止することができる。
【００４８】
なお、第１実施形態及び第２実施形態では、半導体チップに形成されている集積回路１６が、接地線３０及び電源線３２が共通の単一の回路ブロックで構成されている場合を前提に説明したが、本発明はこれに限定されるものではなく、半導体チップに形成されている集積回路１６は、例として図６(Ａ)に示すように、接地線及び電源線が互いに独立に設けられ半導体基板１４上の互いに異なる位置に配置された複数の回路ブロックの集合体であってもよい。なお図６(Ａ)は、単一の半導体チップに形成されている集積回路が、回路ブロックＡ〜Ｆの６個の回路ブロックで構成されている例を示す。このように、単一の半導体チップに複数の回路ブロックが設けられている場合、対応する接地線及び電源線が配設されている領域の一部が、半導体チップの上面上のコレット接触領域５２と重なっている回路ブロックであれば、何れの回路ブロックの接地線及び電源線を開口部３８，４０を設けることで露出させるようにしてもよい。
【００４９】
但し、図６(Ａ)に示す例において、半導体チップ８０の上面上のコレット接触領域５２に対応する位置には、回路ブロックＡ〜Ｆのうち回路ブロックＦが設けられているが、この回路ブロックＦ以外の他の回路ブロックの接地線及び電源線を開口部３８，４０を設けて露出させた場合、図６(Ｂ)に示すように、他の回路ブロックの接地線３０（や電源線３２）とコレット５４との間で静電気放電が発生し、他の回路ブロックの接地線３０（や電源線３２）に流入した中和電荷が経路８２に沿って半導体基板１４に達することになる。しかしながら、個々の回路ブロックは半導体基板１４上の互いに異なる位置に配置されているので、接地線３０や電源線３２に中和電荷が流入した他の回路ブロックと回路ブロックＦとの半導体基板１４上での距離も比較的大きいのに対し、半導体基板１４の電気抵抗により半導体基板１４内での電荷の移動は低速であり、他の回路ブロックの接地線３０や電源線３２とコレット５４との間で静電気放電が発生してから、半導体基板１４のうち回路ブロックＦが設けられている位置において半導体基板１４が静電的にマウントフィルム５０と釣り合う状態となる迄には、多少の時間が掛る。そして、回路ブロックＦは半導体チップ８０の上面上のコレット接触領域５２に対応する位置に設けられているので、他の回路ブロックと比較して、半導体基板１４のうち回路ブロックＦが設けられている位置において半導体基板１４が静電的にマウントフィルム５０と釣り合う状態となる迄の間に、最上層の金属配線層２４に設けられた対応する金属配線の直上の表面保護膜２８が絶縁破壊を起こし、前記金属配線とコレット５４との間で静電気放電が発生して中和電荷が流入してしまう可能性は高く、この場合、回路ブロックＦに相当する集積回路に静電破壊等の故障が生ずる恐れがある。
【００５０】
上記を考慮すると、接地線及び電源線が互いに独立に設けられた複数の回路ブロックが半導体基板上の互いに異なる位置に配置されている場合、少なくとも、半導体チップの上面上のコレット接触領域に対応する位置に設けられた回路ブロック（図６(Ａ)の例では回路ブロックＦ）の接地線及び電源線を、開口部を設けて露出させることが望ましい。図６(Ｃ)に示すように、回路ブロックＦの接地線３０（や電源線３２）を開口部３８（や開口部４０）を設けることで露出させた場合、回路ブロックＦの接地線３０（や電源線３２）とコレット５４との間で静電気放電が発生し、回路ブロックＦの接地線３０（や電源線３２）に流入した中和電荷が経路８４に沿って半導体基板１４に達することになるので、複数の回路ブロックのうち集積回路に静電破壊等の故障が生ずる危険が最も高い回路ブロックＦの集積回路を確実に保護することができる。
【００５１】
なお、上記態様において、回路ブロックＦは請求項３に記載の特定の回路ブロックに対応しており、上記のように、複数の回路ブロックのうち半導体チップの上面上のコレット接触領域に対応する位置に設けられた回路ブロックＦの接地線３０及び電源線３２を開口部３８，４０を設けて露出させることは、請求項３記載の発明に対応している。また、複数の回路ブロックのうち半導体チップの上面上のコレット接触領域に対応する位置に設けられた回路ブロックについてのみ、開口部を設けて接地線及び電源線を露出させることに限られるものではなく、複数の回路ブロックの中に、対応する接地線及び電源線が配設されている領域の一部が、半導体チップの上面上のコレット接触領域５２と重なっている他の回路ブロックが有れば、当該回路ブロックの接地線及び電源線も開口部を設けて露出させるようにしてもよい。
【００５２】
〔第３実施形態〕
次に本発明の第３実施形態について説明する。なお、第１実施形態及び第２実施形態と同一の部分には同一の符号を付し、説明を省略する。図７及び図８には本第３実施形態に係る半導体チップ９０が示されている。本第３実施形態に係る半導体チップ９０は、第１実施形態で説明した開口部３８や第２実施形態で説明した開口部４０が省略されている。図８に示すように、本第３実施形態に係る半導体チップ９０は、各層の金属配線層２４に、同一の金属配線層２４に設けられた他の金属配線から独立した（他の金属配線と接続されていない）金属端子９２（以下、単に接地端子９２という）が各々設けられている。
【００５３】
最上層の金属配線層２４に設けられた接地端子９２は、図７(Ａ)に示すように、半導体チップ１０の上面上のコレット接触領域５２内の複数箇所に各々配置されており、図８に示すように、より下層の金属配線層２４に設けられた接地端子９２は、最上層の金属配線層２４に設けられた接地端子９２の直下に各々配置されている。また、各層の金属配線層２４に設けられた接地端子９２は互いに接続され、最下層の金属配線層２４に設けられた接地端子９２は、半導体基板１４上に形成された高濃度ｐ型半導体領域３４と電気的に接続されている。従って、最上層の金属配線層２４に設けられた接地端子９２は半導体基板１４とオーミック接続されている。そして、最上層の金属配線層２４に設けられた個々の接地端子９２の直上には、図７(Ｂ)及び図８にも示すように、表面保護膜２８が除去されることで接地端子９２が露出された開口部９４が各々設けられている。なお、接地端子９２は本発明に係る第１の特定金属配線（詳しくは請求項４に記載の第１の特定金属配線）に対応している。
【００５４】
次に本第３実施形態の作用を説明する。本第３実施形態に係る半導体チップ９０は、半導体チップ１０の上面のうちコレット５４の接触領域５２内でかつ接地端子９２の直上に相当する部分の表面保護膜２８が除去されて開口部９４が設けられているので、ピックアップ処理の過程で半導体チップ１０の上面にコレット５４が接近すると、開口部９４で露出している接地端子９２とコレット５４の間で開口部９４を介して静電気放電が生じ、接地端子９２に中和電荷が流入する。そして接地端子９２に流入した中和電荷は、図８に示す経路９６に沿って半導体基板１４に達し、半導体チップ１０が帯電状態のマウントフィルム５０と静電的に釣り合う状態になる。
【００５５】
本第３実施形態に係る接地端子９２は既存の半導体チップには設けられていないので、既存の半導体チップを半導体チップ９０のように構成するためには、各層の金属配線層２４に接地端子９２を各々設ける必要があり、表面保護膜２８に開口部を設けるためのマスクパターンの変更に加え、各層の金属配線層２４に接地端子９２を各々設けるためのマクスパターンの変更も必要となる。しかし、本第３実施形態において、各層の金属配線層２４に設けられた接地端子９２は、同一の金属配線層２４に設けられた他の金属配線から独立しているので、接地端子９２に流入した中和電荷が流れる経路は、半導体チップ９０に形成された集積回路１６と電気的に分離されており、半導体基板１４に形成された集積回路１６に静電破壊等の故障が生ずることを確実に防止することができる。
【００５６】
なお、図１，４，６，７には、コレット接触領域５２の形状の一例として矩形の枠状の領域を示したが、これに限定されるものではなく、コレット接触領域５２の形状はコレット５４の底面の形状に依存するので、例えばコレット５４の底面が楕円状であればコレット接触領域５２の形状も楕円の枠状となることは言うまでもない。
【００５７】
また、表面保護膜２８に設ける開口部の数及び配置についても、図１，４，６，７に示した例に限定されるものではなく、開口部の数及び配置は本発明を逸脱しない範囲内で適宜変更可能である。但し、例えば最上層の金属配線層２４に、表面保護膜２８に開口部を設けて露出させる候補としての接地線や電源線が複数存在している一方で、設けることが可能な開口部の数に制約がある等の場合には、開口部を設けて露出させる候補としての複数の接地線や電源線のうち、最上層の金属配線層２４上で幅の広い接地線及び該接地線と対を成す電源線を選択し、選択した接地線及び電源線が露出するように表面保護膜２８に開口部を設けることが望ましい。最上層の金属配線層２４上で幅の広い接地線は、当該接地線から半導体基板１４へ至る経路の電気抵抗も低くなるように設計されていることが一般的であり、このような接地線及び該接地線と対を成す電源線が露出するように表面保護膜２８に開口部を設けることで、半導体基板１４に形成された集積回路１６をより確実に保護することができる。
【００５８】
また、個々の開口部の大きさ及び形状についても、図１，４，６，７に示した例に限定されるものではなく、適宜変更可能である。但し、開口部の総面積が同一であれば、小さな開口部を多数設けるより、少数であっても開口部の大きさを大きくした方が集積回路保護効果は向上する。これを考慮すると、開口部を設けて露出させる接地線や電源線が、最上層の金属配線層２４上で幅の狭い金属配線である場合、開口部を設けて露出させる部分については、前記金属配線の幅を拡大することが好ましい。これにより、開口部を設けて露出させる接地線や電源線が、最上層の金属配線層２４上で幅の狭い金属配線であったとしても、集積回路保護効果を向上させることができる。
【図面の簡単な説明】
【００５９】
【図１】第１実施形態に係る半導体装置の平面図である。
【図２】図１に示す半導体装置におけるピックアップ工程での中和電荷の流入経路を示す概略図である。
【図３】半導体装置の製造プロセスの概略を示すフローチャートである。
【図４】第２実施形態に係る半導体装置の平面図である。
【図５】図４に示す半導体装置におけるピックアップ工程での中和電荷の流入経路（の一部）を示す概略図である。
【図６】(Ａ)は複数の回路ブロックが設けられた半導体装置の平面図、(Ｂ),(Ｃ)は各回路ブロックの配線に開口部を設けた場合の中和電荷の流入経路を示す概略図である。
【図７】第３実施形態に係る半導体装置の平面図である。
【図８】図７に示す半導体装置におけるピックアップ工程での中和電荷の流入経路を示す概略図である。
【図９】従来のピックアップ工程を示す概略図である。
【図１０】チップ表面接触式コレットによるピックアップ工程を示す概略図である。
【図１１】図１０のピックアップ工程において、静電気放電による中和電荷の流入によってＮＭＯＳトランジスタのゲート酸化膜が破壊される例を示す概略図である。
【符号の説明】
【００６０】
１０，６０，８０，９０ 半導体チップ
１４ 半導体基板
１６ 集積回路
２４ 金属配線層
２８ 表面保護膜
３０ 接地線
３２ 電源線
３８，４０，９４ 開口部
５０ マウントフィルム
５２ コレット接触領域
５４ コレット
９２ 接地端子
【特許請求の範囲】
【請求項１】
集積回路が形成されると共に、表面が保護膜で覆われた金属配線層が半導体基板の上側に形成された半導体装置であって、
前記保護膜の表面上の特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分において、前記保護膜が除去されることで前記第１の特定金属配線が露出されていることを特徴とする半導体装置。
【請求項２】
前記特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第２導電型の領域と電気的に接続された第２の特定金属配線の上部に相当する第２の部分においても、前記保護膜が除去されることで前記第２の特定金属配線が露出されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置には、接地線として機能する金属配線及び電源線として機能する金属配線が前記金属配線層に互いに独立に設けられた複数の回路ブロックが、前記半導体基板の基板面上の互いに異なる位置に各々設けられており、
前記第１の特定金属配線は、前記複数の回路ブロックのうち前記半導体基板の基板面上の前記特定領域に対応する位置に配置された特定の回路ブロックの接地線として機能する金属配線であり、前記第２の特定金属配線は前記特定の回路ブロックの電源線として機能する金属配線であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の特定金属配線は、前記半導体装置に形成された集積回路と電気的に繋がっていない金属配線であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記特定領域は、前記保護膜の表面のうち、前記半導体装置がピックアップされるピックアップ工程でコレットが接触する領域であることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項６】
前記第１の特定金属配線は、前記第１導電型の領域中に形成された前記第１導電型の高濃度半導体領域上に形成された部分を含むことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２の特定金属配線は、前記第２導電型の領域中に形成された前記第２導電型の高濃度半導体領域上に形成された部分を含むことを特徴とする請求項２記載の半導体装置。
【請求項８】
集積回路が形成されると共に、半導体基板の上側に形成した金属配線層の表面が保護膜で覆われた半導体装置を製作し、
当該半導体装置をピックアップするピックアップ工程を行うより前に、前記保護膜の表面上の特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分における前記保護膜を除去することで、前記第１の部分で前記第１の特定金属配線を露出させる半導体装置の製造方法。
【請求項９】
前記ピックアップ工程を行うより前に、前記特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第２導電型の領域と電気的に接続された第２の特定金属配線の上部に相当する第２の部分における前記保護膜も除去することで、前記第２の部分で前記第２の特定金属配線を露出させることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記特定領域は、前記保護膜の表面のうち、前記半導体装置がピックアップされるピックアップ工程でコレットが接触する領域であることを特徴とする請求項８又は請求項９記載の半導体装置の製造方法。
【請求項１１】
前記コレットの底面積は、前記半導体装置の前記コレットが接触する領域を有する面の面積よりも小さいことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１】
集積回路が形成されると共に、表面が保護膜で覆われた金属配線層が半導体基板の上側に形成された半導体装置であって、
前記保護膜の表面上の特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分において、前記保護膜が除去されることで前記第１の特定金属配線が露出されていることを特徴とする半導体装置。
【請求項２】
前記特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第２導電型の領域と電気的に接続された第２の特定金属配線の上部に相当する第２の部分においても、前記保護膜が除去されることで前記第２の特定金属配線が露出されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置には、接地線として機能する金属配線及び電源線として機能する金属配線が前記金属配線層に互いに独立に設けられた複数の回路ブロックが、前記半導体基板の基板面上の互いに異なる位置に各々設けられており、
前記第１の特定金属配線は、前記複数の回路ブロックのうち前記半導体基板の基板面上の前記特定領域に対応する位置に配置された特定の回路ブロックの接地線として機能する金属配線であり、前記第２の特定金属配線は前記特定の回路ブロックの電源線として機能する金属配線であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１の特定金属配線は、前記半導体装置に形成された集積回路と電気的に繋がっていない金属配線であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記特定領域は、前記保護膜の表面のうち、前記半導体装置がピックアップされるピックアップ工程でコレットが接触する領域であることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項６】
前記第１の特定金属配線は、前記第１導電型の領域中に形成された前記第１導電型の高濃度半導体領域上に形成された部分を含むことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２の特定金属配線は、前記第２導電型の領域中に形成された前記第２導電型の高濃度半導体領域上に形成された部分を含むことを特徴とする請求項２記載の半導体装置。
【請求項８】
集積回路が形成されると共に、半導体基板の上側に形成した金属配線層の表面が保護膜で覆われた半導体装置を製作し、
当該半導体装置をピックアップするピックアップ工程を行うより前に、前記保護膜の表面上の特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第１導電型の領域と電気的に接続された第１の特定金属配線の上部に相当する第１の部分における前記保護膜を除去することで、前記第１の部分で前記第１の特定金属配線を露出させる半導体装置の製造方法。
【請求項９】
前記ピックアップ工程を行うより前に、前記特定領域内で、かつ前記金属配線層に設けられている複数の金属配線のうち前記半導体基板の第２導電型の領域と電気的に接続された第２の特定金属配線の上部に相当する第２の部分における前記保護膜も除去することで、前記第２の部分で前記第２の特定金属配線を露出させることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記特定領域は、前記保護膜の表面のうち、前記半導体装置がピックアップされるピックアップ工程でコレットが接触する領域であることを特徴とする請求項８又は請求項９記載の半導体装置の製造方法。
【請求項１１】
前記コレットの底面積は、前記半導体装置の前記コレットが接触する領域を有する面の面積よりも小さいことを特徴とする請求項１０記載の半導体装置の製造方法。
【図３】
【図６】
【図１】
【図２】
【図４】
【図５】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図６】
【図１】
【図２】
【図４】
【図５】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−２０５３７５（Ｐ２００８−２０５３７５Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００７−４２３４４（Ｐ２００７−４２３４４）
【出願日】平成１９年２月２２日（２００７．２．２２）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５９１０８９３０５）沖エンジニアリング株式会社 (6)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成１９年２月２２日（２００７．２．２２）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５９１０８９３０５）沖エンジニアリング株式会社 (6)
【Ｆターム（参考）】
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