半導体装置
【課題】ダイシングによってスクライブライン領域の保護膜及び各配線層に内部剥離或いはチッピング、ダメージが生じることを防止できる半導体装置を提供する。
【解決手段】半導体ウェハー上に、半導体回路を形成してなる複数の半導体素子領域4と、各半導体素子領域4をそれぞれに分離するスクライブライン領域3とを備える半導体装置において、スクライブライン領域3が半導体素子領域4との間に境界領域を有し、境界領域に半導体素子領域4とスクライブライン領域3とを隔てるシール部を形成し、シール部がシールリング6と補助部7からなり、シールリング6が半導体素子領域4とスクライブライン領域3との境界に沿って連続的に形成され、シールリング6に沿って配置する補助部7が断続的に配列され、シールリング6がメタル層からなる。
【解決手段】半導体ウェハー上に、半導体回路を形成してなる複数の半導体素子領域4と、各半導体素子領域4をそれぞれに分離するスクライブライン領域3とを備える半導体装置において、スクライブライン領域3が半導体素子領域4との間に境界領域を有し、境界領域に半導体素子領域4とスクライブライン領域3とを隔てるシール部を形成し、シール部がシールリング6と補助部7からなり、シールリング6が半導体素子領域4とスクライブライン領域3との境界に沿って連続的に形成され、シールリング6に沿って配置する補助部7が断続的に配列され、シールリング6がメタル層からなる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関し、半導体組立工程のダイシング工程において、半導体素子領域間の境界領域をなすスクライブライン(Scribe grid)領域における保護膜及び配線層、層間絶縁膜に、ダイシングの衝撃によって内部剥離、チッピング(chipping:欠け)あるいはダメージが生じることを防止する技術に係るものである。
【背景技術】
【0002】
従来、半導体装置の製造工程では、半導体素子の回路形成を担う拡散工程が完了した後に、半導体素子のパッケージングを担う組立工程を行っており、この組立工程にダシング工程がある。
【0003】
半導体ウェハーのダイシング方法にはブレードダイシングの手法が最も一般的に用いられてきた。このブレードダイシングは、ダイヤモンドやCBN(cubic boron nitride)の粒子をボンド材で保持させた環状のダイシングソーを高速回転させて、分割に必要な領域としてのダイシングレーン(ダイシングソーによる実際のダイジング幅)において破砕加工するものである。
【0004】
従来の半導体ウェハーは配線層と配線層の間に形成する層間絶縁膜が固く、また配線層および層間絶縁膜の層数も少なくて単純な構造であった。このため、半導体ウェハーを分割するダイシング工程でチッピングあるいは内部剥離等が発生することは少なく、発生する場合においても、チッピングあるいは内部剥離が小さい範囲に留まるものであった。よって、チッピングあるいは内部剥離がダイシングにより個片化する半導体チップの歩留低下やその信頼性不良の原因となることは少なかった。
【0005】
しかしながら、近年においては、以下に述べる理由により、ダイシング工程において問題が生じている。
拡散プロセスにおけるプロセスルールの微細化技術が進展するのに伴って、半導体ウェハー上での半導体素子領域間の境界領域(以下スクライブライン領域と称す)が縮小化されており、スクライブライン領域においてダイシングに使用するための領域に余裕が無くなっている。
【0006】
PCM(プロセスコントロールモジュレーション)領域が複雑化し、且つ増大しており、またスクライブライン領域を有効活用することを目的に、PCMをスクライブライン領域に搭載することが行われており、スクライブライン領域での配線層および層間絶縁膜のパターンが複雑化している。
【0007】
この結果、ダイシング工程において、半導体ウェハーをダイシングして半導体ウェハー上の各半導体素子を個々の半導体チップに個片化する際に、保護膜あるいは層間絶縁膜にチッピングや内部剥離、ダメージが起こり、個片化した半導体チップの歩留低下や信頼性不良の原因となる。
【0008】
この問題の解決のために、例えば図26および図27に記載するものがある。これは、半導体ウェハーが半導体基板11の上に複数の半導体素子領域12およびスクライブライン領域13を形成してなり、半導体素子領域12およびスクライブライン領域13に硬い層間絶縁膜14と軟らかい絶縁膜15を交互に積層し、最外層に保護膜14aを形成している。
【0009】
そして、半導体素子領域12と半導体素子領域12の間のスクライブライン領域13に一対のシールリング16を形成し、シールリング16の間にダイシング領域17を設定するものであり、シールリング16により半導体素子領域12への水分の侵入、チッピングおよび剥離等を防止するものである。
【0010】
シールリング16は、半導体素子領域12の外周を包囲する薄いメタルの壁であり、配線メタル、及びコンタクトメタル等を利用して形成する。
また、特許文献1には以下の発明が開示されている。これは半導体ウェーハ上に複数の集積回路チップを形成し、集積回路チップと集積回路チップの間の境界をなす各シール領域内に割れ伝播阻止手段を設けてなり、割れ伝播阻止手段が連続バリヤーウォールと犠牲複合構造とスロットとを含む。
【0011】
連続バリヤーウォールはダイシングラインの両側に位置する集積回路チップのエッジに沿って伸びており、各集積回路チップにそれぞれ近接している。犠牲複合構造は連続バリヤーウォールに組合わされ、連続バリヤーウォールとダイシングラインの中心との間に位置し、上記セットに機械的強度を与え、同時に、割れの伝播に関連するエネルギを分散させる。スロットは保護オーバコート内に開き、その表面から少なくとも複合構造の表面に最も近い導電層まで達し、保護オーバコート内を伝播する割れを停止させる。
【0012】
また、特許文献2には以下の発明が開示されている。これはダイシング領域側の各層にダミービアを形成するものであり、ダミービアは上面からみて縦横に等間隔に形成する。この構成により、ダイシング時にクラックが発生しても、ダミービアによって、クラックがシールリング部にまで伝播することを抑制する。
【特許文献1】特開2001−23937号公報
【特許文献2】特開2006−5288号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、拡散プロセスにおける更なるプロセスルールの微細化技術の進展、および拡散プロセスにおける平坦化技術の進展によって、上述した従来の技術では対応が困難な以下のような課題が生じている。
【0014】
つまり、CMP(Chemical Mechanical Polishing:化学的機械的研磨)によって対象物を平坦化することで配線層間の層間絶縁膜の薄膜化が進み、これに伴って配線層および層間絶縁膜を形成する工程数及び層間絶縁膜の層数が増加した結果、拡散プロセスを経た半導体ウェハーにおいて半導体基板上の配線層、層間絶縁膜の構成が複雑なものになってきた。
【0015】
また、拡散プロセスにおける配線の微細化技術の進展により、配線間容量の増大に起因する配線遅延の問題が顕著になってきている。この配線遅延を軽減するために、配線間に挟まれる層間絶縁膜に誘電率の低い絶縁膜としてLow−k材料(低誘電層間絶縁膜材料)が使用されている。
【0016】
しかしながら、一般的にLow−k材料は脆弱で、かつ密着性が弱いために、従来から採用されていたシリコン酸化膜よりも機械的強度が大きく低下し、ダイシング時のダメージにより層間膜剥離が非常に発生しやすい。
【0017】
これらのことから、上述した従来のスクライブライン構造では、半導体組立工程でのダイシングに際してスクライブライン領域の保護膜及び各配線層にチッピング或いは内部剥離、ダメージが生じてしまい、その発生を防止することが困難になってきた。
【0018】
ところで、従来はシールリングが薄いメタルの壁のみで形成されているが、シールリングのメタルの壁を厚くすることが出来れば、内部剥離あるいはチッピングを防止する機能を強化出来る。
【0019】
しかし、シールリングは拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成するので、加工上の問題からシールリングのメタルの壁を厚くすることは出来ない。このため、ダイシングの際には、薄いメタルの壁のみからなるシールリングによって、内部剥離或いはチッピングを防止しなければならない。
【0020】
本発明は上記の課題を解決するものであり、ダイシングによってスクライブライン領域の保護膜及び各配線層に内部剥離或いはチッピング、ダメージが生じることを防止できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0021】
上記課題を解決するために本発明の半導体装置は、半導体ウェハー上に、半導体回路を形成してなる複数の半導体素子領域と、前記半導体素子領域をそれぞれに分離するスクライブライン領域とを備える半導体装置において、前記スクライブライン領域が前記半導体素子領域との間に境界領域を有し、前記境界領域に前記半導体素子領域と前記スクライブライン領域とを隔てるシール部を形成し、前記シール部が少なくとも1つの主帯域部と少なくとも1つの副帯域部からなり、前記主帯域部において前記シール部が前記半導体素子領域と前記スクライブライン領域との境界に沿って連続的に形成され、前記主帯域部に沿って配置する副帯域部においてシール部が断続的に配列され、少なくとも1つの主帯域部の前記シール部がメタル層からなることを特徴とする。
【0022】
また、前記シール部が電気絶縁膜で覆われていることを特徴とする。
また、前記メタル層が、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されることを特徴とする。
【0023】
また、前記副帯域部の前記シール部が前記主帯域部の前記シール部から前記半導体素子領域側に向けて、もしくは前記スクライブライン領域側に向けて延びていることを特徴とする。
【0024】
また、前記主帯域部のシール部が前記半導体素子領域の外周を包囲することを特徴とする。
また、前記主帯域部および前記副帯域部における全てのシール部がメタル層からなることを特徴とする。
【0025】
また、前記副帯域部における前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする。
【0026】
また、前記シールが複数の主帯域部を有し、少なくとも1つの主帯域部の前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする。
【0027】
また、前記ビアは配線層を介した上位のビアと下位のビアを配線層に対する垂線方向において異なる位置に配置することを特徴とする。
【発明の効果】
【0028】
本発明によれば、シール部が半導体素子領域とスクライブライン領域との境界に沿って連続的に形成される主帯域部と、主帯域部に沿って断続的に配列される副帯域部とからなり、少なくとも1つの主帯域部のシール部がメタル層からなることで、半導体ウェハーのダイシング時の衝撃に対し、メタル層の壁厚を厚く形成することと同等の作用および効果を具現でき、その結果、ダイシングプロセスにおいて発生する内部剥離或いはチッピングがダイシングラインから他所へ伝搬して広がることを防止できる。
【0029】
また、副帯域部のシール部が主帯域部のシール部から半導体素子領域側に向けて、もしくはスクライブライン領域側に向けて延びる構造をなすことで、さらには、メタル層のシール部と、多層構造のシール部を組み合わせ、多層構造のシール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した構造をなすことで、スクライブライン領域の保護膜及び各配線層の層間絶縁膜におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
【0030】
また、シール部は従来のシールリングと同様に拡散プロセスの配線形成工程及びコンタクト形成工程を利用することで容易に形成できる。特に、全てのシール部をメタル層とする場合には、パターン変更のみで形成することができ、拡散工程及びダイシング工程の手順を一切変更すること無く実現できる。
【発明を実施するための最良の形態】
【0031】
以下、本発明の半導体装置について実施の形態を図面に基づき詳細に説明する。図1〜図24において、1は非Low−k材料からなる硬い層間絶縁膜、2はLow−k材料(低誘電層間絶縁膜材料)からなる軟らかい絶縁膜、3はスクライブライン領域、4は半導体素子領域、5はPCM及びダイシング領域、6は第1シールリング、7は第1補助部、8は第2シールリング、9は第2補助部を示す。
【0032】
また、第1シールリング6、第2シールリング8、第1シールリングの補助部7、第2シールリングの補助部9は、メタル層からなる単層構造をなす場合と、複数層からなる多層構造をなす場合がある。
【0033】
メタル層は、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されており、その膜厚及びライン幅は、拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成しているため、拡散プロセス毎に異なる。
実施例1
図1は本発明の実施例1における半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーの構造を示している。
【0034】
図1(a)に示すように、半導体ウェハーは半導体基板11の上に硬い層間絶縁膜1と軟らかい層間絶縁膜2を交互に積層し、最外層に保護膜(パッシベーション)1aを形成しており、層間絶縁膜1に配線メタル及びコンタクトメタル(図示省略)を形成している。
【0035】
また、半導体ウェハーにはスクライブライン領域3を半導体素子領域4と半導体素子領域4の間に形成しており、スクライブライン領域3にPCM及びダイシング領域5を形成している。
【0036】
図1(b)に示すように、スクライブライン領域3にはPCM及びダイシング領域5の両側で、かつ半導体素子領域4との間の境界領域にそれぞれシール部を形成している。シール部は半導体素子領域4とスクライブライン領域3とを隔てるものであり、その周囲が硬い層間絶縁膜1と軟らかい絶縁膜2の電気絶縁膜で覆われている。
【0037】
シール部は主帯域部をなす第1シールリング6および副帯域部をなす複数の第1補助部7からなる。主帯域部をなす第1シールリング6はスクライブライン領域3と半導体素子領域4との境界に沿って連続的に形成し、各半導体素子領域4の外周を包囲している。副帯域部をなす複数の第1補助部7は所定間隔で断続的に形成して第1シールリング6に沿って配列している。各第1補助部7は第1シールリング6と直交する方向、つまり第1シールリング6から半導体素子領域4へ向けて延びており、第1シールリング6に対して控壁として機能する。
【0038】
第1シールリング6および第1補助部7は複数の層間絶縁膜1および複数の絶縁膜2の多層間にわたって形成しており、本実施例1では第1シールリング6および第1補助部7はメタル層からなる。
【0039】
本実施例1において、保護膜1aの厚みL1は100〜1200nm、層間絶縁膜1の厚みL2は20〜80nmを有し、絶縁膜2の厚みL3は200〜700nm、第1シールリング6の厚みL4は0.05〜10μm、第1補助部7の厚みL5は0.05〜20μmである。
【0040】
この構成により、ダイシング工程においてスクライブライン領域3に内部剥離或いはチッピングが発生しても、第1シールリング6および第1補助部7の存在によって、内部剥離或いはチッピングがダイシングラインから他所(垂直方向)へ伝搬することを防止できる。
【0041】
この際に、従来ではダイシングの衝撃を薄いメタル層の壁からなる第1シールリング6のみによって受け止めて、内部剥離或いはチッピングを防止しなければならなかった。しかし、本実施の形態においては、複数の第1補助部7が第1シールリング6から半導体素子領域4の側へ延びて、第1シールリング6に対して控壁として機能することで、厚いメタル層の壁でシールリングを形成するのと同等の効果を奏することが可能である。
【0042】
また、シール部は従来のシールリングと同様に拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成しているため、配線形成パターンおよびコンタクト形成パターンを変更するだけで容易に形成することができる。よって、拡散工程及びダイシング工程を一切変更すること無く、スクライブライン領域の保護膜及び層間絶縁膜のチッピング或いは内部剥離、ダメージの防止を実現できる。
実施例2
図2(a)に示すように、本実施例2では、シール部の副帯域部を複数の第1補助部7で形成し、第1補助部7を複数層からなる多層構造とする。
【0043】
図2(b)および図3に示すように、第1補助部7は複数の配線層7aと複数の層間絶縁膜1および絶縁膜2を交互に積層するとともに、上位の配線層7aと下位の配線層7aの間に複数のビア7bを形成した多層構造をなす。各ビア7bは一辺の長さL6が0.05〜1μmの立方体もしくは直方体をなし、配線層7aおよびビア7bは第1シールリング6のメタル層と同じである。
【0044】
配線層7aと配線層7aの間においてビア7bは所定のパターンに形成している。つまり、図2(b)に示すように、第1シールリング6に沿う方向を列方向とし、第1シールリング6に直交する方向を行方向とすると、列方向において隣接し合うビア7bは直線上に位置し、行方向において隣接し合うビア7bは非直線上に位置している。
【0045】
また、図3(a)および図3(b)に示すように、ビア7bは配線層7aを介した上位のビア7bと下位のビア7bが配線層7aに対する垂線方向において異なる位置に存在する。図4は第1補助部7における複数のビア7bの全体的な配列構造を示している。
【0046】
このように、メタル層からなる第1シールリング6と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例3
第1補助部7は、図5〜図6に示すような多層構造とすることも可能である。本実施例3において、第1補助部7は複数の配線層7aと複数の層間絶縁膜1および絶縁膜2を交互に積層するとともに、上位の配線層7aと下位の配線層7aの間に複数のビア7bを形成した多層構造をなす。配線層7aおよびビア7bは第1シールリング6のメタル層と同じである。
【0047】
配線層7aと配線層7aの間においてビア7bは所定のパターンに形成している。つまり、図5(a)に示すように、第1シールリング6に沿う方向を列方向とし、第1シールリング6に直交する方向を行方向とすると、ビア7bは列方向および行方向において直線上に位置している。
【0048】
また、図5(b)に示すように、ビア7bは配線層7aを介した上位のビア7bと下位のビア7bが配線層7aに対する垂線方向において直線上に位置する。図6は第1補助部7における複数のビア7bの全体的な配列構造を示している。
【0049】
このように、メタル層からなる第1シールリング6と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例4
第1補助部7は、図7〜図8に示すような多層構造とすることも可能である。本実施例4において、第1補助部7は複数の配線層7aと複数の層間絶縁膜1および絶縁膜2を交互に積層するとともに、上位の配線層7aと下位の配線層7aの間に複数のビア7bを形成した多層構造をなす。配線層7aおよびビア7bは第1シールリング6のメタル層と同じである。
【0050】
配線層7aと配線層7aの間においてビア7bは所定のパターンに形成している。つまり、図7(a)に示すように、第1シールリング6に沿う方向を列方向とし、第1シールリング6に直交する方向を行方向とすると、行方向において隣接し合うビア7bが直線上に位置し、隣接する行間のうちで一方の行に配列したビア7bと他方の行に配列したビア7bとが列方向において異なる位置に存在する。
【0051】
また、図7(b)に示すように、ビア7bは配線層7aを介した上位のビア7bと下位のビア7bが配線層7aに対する垂線方向において非直線上に位置する。図8は第1補助部7における複数のビア7bの全体的な配列構造を示している。
【0052】
このように、メタル層からなる第1シールリング6と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例5
次に、図9は本発明の実施例5における半導体装置を示す。先に図1において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図9(a)に示すように、本実施例5では、スクライブライン領域3における半導体素子領域4との境界領域に設けるシール部が、半導体素子領域4の外周を包囲する主帯域部をなす第1シールリング6と、第1シールリング6よりもスクライブライン領域3の内側に配置する主帯域部をなす第2シールリング8とを平行に配置した2重構造をなす。スクライブライン領域3には両側の第2シールリング8の間にPCM及びダイシング領域5が設定される。
【0053】
図9(b)に示すように、副帯域部をなす複数の第1補助部7は所定間隔で断続的に形成して第1シールリング6に沿って配列している。各第1補助部7は第1シールリング6と直交する方向、つまり第1シールリング6から半導体素子領域4へ向けて延びており、第1シールリング6に対して控壁として機能する。
【0054】
第1シールリング6、第2シールリング8および第1補助部7は複数の層間絶縁膜1および複数の絶縁膜2の多層間にわたって形成しており、配線メタル及びコンタクトメタルを利用して形成する。本実施例5では第1シールリング6、第2シールリング8および第1補助部7はメタル層からなる単層構造である。
【0055】
このように、シールリングを2重構造にすることによって、実施例1と同様の作用効果を奏するとともに、その内部剥離の防止或いはチッピングの防止を更に確実にできる。
実施例6
先の実施例5では、シール部の主帯域部をなす第1シールリング6、第2シールリング8および副帯域部をなす第1補助部7をメタル層からなる単層構造としたが、本実施例6では、図10(a)に示すように、第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0056】
このように、メタル層からなる第1シールリング6および第2シールリング8と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例7
図10(b)に示すように、本実施例7では、シール部の主帯域部をなす第1シールリング6がメタル層からなる単層構造をなし、第2シールリング8および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0057】
このように、メタル層の単層構造からなる第1シールリング6と、多層構造の第2シールリング8および第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例8
図11(a)に示すように、本実施例8では、シール部の主帯域部をなす第2シールリング8がメタル層からなる単層構造をなし、第1シールリング6および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0058】
このように、メタル層の単層構造からなる第2シールリング8と、多層構造の第1シールリング6および第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例9
図11(b)に示すように、本実施例9では、シール部の主帯域部をなす第2シールリング8および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第1シールリング6が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0059】
このように、メタル層の単層構造からなる第2シールリング8および第1補助部7と、多層構造の第1シールリング6とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例10
図12に示すように、本実施例10では、シール部の主帯域部をなす第1シールリング6および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第2シールリング8が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0060】
このように、メタル層の単層構造からなる第1シールリング6および第1補助部7と、多層構造の第2シールリング8とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例11
次に、図13は本発明の実施例11における半導体装置を示す。先に図1および図9において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図13(a)に示すように、本実施例11では、スクライブライン領域3における半導体素子領域4との境界領域に設けるシール部が、半導体素子領域4の外周を包囲する主帯域部をなす第1シールリング6と、第1シールリング6よりもスクライブライン領域3の内側に配置する主帯域部をなす第2シールリング8とを平行に配置した2重構造をなす。スクライブライン領域3には両側の第2シールリング8の間にPCM及びダイシング領域5が設定される。
【0061】
図13(b)に示すように、副帯域部をなす複数の第1補助部7は所定間隔で断続的に形成して第1シールリング6に沿って配列している。各第1補助部7は第1シールリング6と直交する方向、つまり第1シールリング6から半導体素子領域4の側とダイシング領域の側の双方へ向けて延びており、ダイシング領域側の端部で第2シールリング8に接続し、第1シールリング6および第2シールリング8に対して控壁として機能する。
【0062】
第1シールリング6、第2シールリング8および第1補助部7は複数の層間絶縁膜1および複数の絶縁膜2の多層間にわたって形成しており、配線メタル及びコンタクトメタルを利用して形成する。本実施例11では第1シールリング6、第2シールリング8および第1補助部7はメタル層からなる単層構造である。
【0063】
このように、シールリングを2重構造にすることによって、実施例1および実施例5と同様の作用効果を奏するとともに、第1補助部7を第2シールリング8に達するまで延設することによって、内部剥離の防止或いはチッピングの防止を更に確実にできる。
実施例12
先の実施例11では、シール部の主帯域部をなす第1シールリング6、第2シールリング8および副帯域部をなす第1補助部7をメタル層からなる単層構造としたが、本実施例12では、図14(a)に示すように、第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0064】
このように、メタル層からなる第1シールリング6および第2シールリング8と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例13
図14(b)に示すように、本実施例13では、シール部の主帯域部をなす第2シールリング8および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第1シールリング6が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0065】
このように、メタル層の単層構造からなる第2シールリング8および第1補助部7と、多層構造の第1シールリング6でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例14
図15(a)に示すように、本実施例14では、シール部の主帯域部をなす第1シールリング6および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第2シールリング8が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0066】
このように、メタル層の単層構造からなる第1シールリング6および第1補助部7と、多層構造の第2シールリング8でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例15
図15(b)に示すように、本実施例15では、シール部の主帯域部をなす第2シールリング8がメタル層からなる単層構造をなし、第1シールリング6および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0067】
このように、メタル層の単層構造からなる第2シールリング8と、多層構造の第1シールリング6および第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例16
図16に示すように、本実施例16では、第1シールリング6がメタル層からなる単層構造をなし、シール部の主帯域部をなす第2シールリング8および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0068】
このように、メタル層の単層構造からなる第1シールリング6と、多層構造の第2シールリング8および第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例17
次に、図17は本発明の実施例17における半導体装置を示す。先に図1および図9において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図17(a)に示すように、本実施例17では、スクライブライン領域3における半導体素子領域4との境界領域に設けるシール部が、半導体素子領域4の外周を包囲する主帯域部をなす第1シールリング6と、第1シールリング6よりもスクライブライン領域3の内側に配置する主帯域部をなす第2シールリング8とを平行に配置した2重構造をなす。スクライブライン領域3には両側の第2シールリング8の間にPCM及びダイシング領域5が設定される。
【0069】
図17(b)に示すように、副帯域部をなす複数の第1補助部7は所定間隔で断続的に形成して第1シールリング6に沿って配列している。各第1補助部7は第1シールリング6と直交する方向、つまり第1シールリング6から半導体素子領域4の側とダイシング領域5の側の双方へ向けて延びており、ダイシング領域側の端部が第2シールリング8の直近にまで延設されて、第1シールリング6および第2シールリング8に対して控壁として機能する。
【0070】
第1シールリング6、第2シールリング8および第1補助部7は複数の層間絶縁膜1および複数の絶縁膜2の多層間にわたって形成しており、配線メタル及びコンタクトメタルを利用して形成する。本実施例16では第1シールリング6、第2シールリング8および第1補助部7はメタル層からなる単層構造である。
【0071】
このように、シールリングを2重構造にし、第1補助部7を第2シールリング8の直近にまで延設することによって、実施例1、実施例5、実施例11と同様の作用効果を奏するとともに、その内部剥離或いはチッピング防止を更に確実にできる。
実施例18
先の実施例17では、シール部の主帯域部をなす第1シールリング6、第2シールリング8および副帯域部をなす第1補助部7をメタル層からなる単層構造としたが、本実施例18では、図18(a)に示すように、第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0072】
このように、メタル層からなる第1シールリング6および第2シールリング8と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例19
図18(b)に示すように、本実施例18では、シール部の主帯域部をなす第2シールリング8および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第1シールリング6が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0073】
このように、メタル層の単層構造からなる第2シールリング8および第1補助部7と、多層構造の第1シールリング6でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例20
図19(a)に示すように、本実施例20では、シール部の主帯域部をなす第1シールリング6および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第2シールリング8が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0074】
このように、メタル層の単層構造からなる第1シールリング6および第1補助部7と、多層構造の第2シールリング8でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例21
図19(b)に示すように、本実施例21では、シール部の主帯域部をなす第2シールリング8がメタル層からなる単層構造をなし、第1シールリング6および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0075】
このように、メタル層の単層構造からなる第2シールリング8と、多層構造の第1補助部7および第1シールリング6でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例22
図20に示すように、本実施例22では、シール部の主帯域部をなす第1シールリング6がメタル層からなる単層構造をなし、第2シールリング8および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0076】
このように、メタル層の単層構造からなる第1シールリング6と、多層構造の第1補助部7および第2シールリング8でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例23
次に、図21は本発明の実施例23における半導体装置を示す。先に図1および図9において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図21(a)に示すように、本実施例20では、スクライブライン領域3における半導体素子領域4との境界領域に設けるシール部が、半導体素子領域4の外周を包囲する主帯域部をなす第1シールリング6と、第1シールリング6よりもスクライブライン領域3の内側に配置する主帯域部をなす第2シールリング8とを平行に配置した2重構造をなす。スクライブライン領域3には両側の第2シールリング8の間にPCM及びダイシング領域5が設定される。
【0077】
図21(b)に示すように、副帯域部をなす複数の第1補助部7は所定間隔で断続的に形成して第1シールリング6に沿って配列しており、複数の第2補助部9は所定間隔で断続的に形成して第2シールリング8に沿って配列している。
【0078】
各第1補助部7は第1シールリング6と直交する方向、つまり第1シールリング6からダイシング領域5の側へ向けて延びており、各第2補助部9は第2シールリング8と直交する方向、つまり第2シールリング8から半導体素子領域4の側へ向けて延びており、第1補助部7が第1シールリング6に対して控壁として機能し、第2補助部9が第2シールリング8に対して控壁として機能する。
【0079】
このように、シールリングを2重構造にし、さらに補助部を多重に配置することによって、実施例1、実施例5、実施例11と同様の作用効果を奏するとともに、その内部剥離或いはチッピング防止を更に確実にできる。
実施例24
先の実施例23では、シール部の主帯域部をなす第1シールリング6、第2シールリング8および副帯域部をなす第1補助部7、第2補助部9をメタル層からなる単層構造としたが、本実施例24では、図22(a)に示すように、第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0080】
このように、メタル層からなる第1シールリング6、第2シールリング8および第2補助部9と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例25
図22(b)に示すように、本実施例25では、シール部の主帯域部をなす第1シールリング6、第2シールリング8および第1補助部7がメタル層からなる単層構造をなし、副帯域部をなす第2補助部9が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0081】
このように、メタル層の単層構造からなる第1シールリング6、第2シールリング8および第1補助部7と、多層構造の第2補助部9でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例26
図23に示すように、本実施例26では、シール部の主帯域部をなす第1シールリング6、第2シールリング8がメタル層からなる単層構造をなし、副帯域部をなす第1補助部7、第2補助部9が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0082】
このように、メタル層の単層構造からなる第1シールリング6、第2シールリング8と、多層構造の第1補助部7、第2補助部9でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例27
図24(a)に示すように、本実施例27では、シール部の主帯域部をなす第2シールリング8および副帯域部をなす第2補助部9がメタル層からなる単層構造をなし、第1シールリング6および第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0083】
このように、メタル層の単層構造からなる第2シールリング8、第2補助部9と、多層構造の第1シールリング6、第1補助部7でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例28
図24(b)に示すように、本実施例28では、シール部の主帯域部をなす第1シールリング6および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第2シールリング8および第2補助部9が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0084】
このように、メタル層の単層構造からなる第1シールリング6、第1補助部7と、多層構造の第2シールリング8、第2補助部9でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例29
図25(a)に示すように、本実施例29では、シール部の主帯域部をなす第2シールリング8がメタル層からなる単層構造をなし、第1シールリング6および副帯域部をなす第1補助部7、第2補助部9が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0085】
このように、メタル層の単層構造からなる第2シールリング8と、多層構造の第1シールリング6、第1補助部7、第2補助部9でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例30
図25(b)に示すように、本実施例30では、シール部の主帯域部をなす第1シールリング6がメタル層からなる単層構造をなし、第2シールリング8および副帯域部をなす第1補助部7、第2補助部9が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0086】
このように、メタル層の単層構造からなる第1シールリング6と、多層構造の第2シールリング8、第1補助部7、第2補助部9でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
【産業上の利用可能性】
【0087】
以上のように本発明は、各半導体素子領域間の境界領域であるスクライブライン領域の保護膜及び各配線層、層間絶縁膜におけるダイシングの衝撃による内部剥離或いはチッピング、ダメージの防止を実現し、半導体の信頼性を向上するので、半導体装置に有効である。
【図面の簡単な説明】
【0088】
【図1】本発明の実施例1における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、(b)は(a)のY−Y’断面図
【図2】本発明の実施例2における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は補助部の拡大断面図
【図3】(a)は図2(b)のA−A’断面図、(b)は図2(b)のB−B’断面図
【図4】ビアの配置構成を示す斜視図
【図5】本発明の実施例3における半導体装置を示すものであり、(a)は補助部の拡大断面図、(b)は(a)のA−A’断面図
【図6】ビアの配置構成を示す斜視図
【図7】本発明の実施例4における半導体装置を示すものであり、(a)は補助部の拡大断面図、(b)は(a)のA−A’断面図
【図8】ビアの配置構成を示す斜視図
【図9】本発明の実施例5における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、(b)は(a)のY−Y’断面図
【図10】(a)は本発明の実施例6の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例7の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図11】(a)は本発明の実施例8の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例9の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図12】本発明の実施例10の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図13】本発明の実施例11における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、(b)は(a)のY−Y’断面図
【図14】(a)は本発明の実施例12の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例13の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図15】(a)は本発明の実施例14の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例15の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図16】本発明の実施例16の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図17】本発明の実施例17における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、(b)は(a)のY−Y’断面図
【図18】(a)は本発明の実施例18の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例19の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図19】(a)は本発明の実施例20の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例21の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図20】本発明の実施例22の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図21】本発明の実施例23における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、(b)は(a)のY−Y’断面図
【図22】(a)は本発明の実施例24の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例25の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図23】本発明の実施例26の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図24】(a)は本発明の実施例27の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例28の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図25】(a)は本発明の実施例29の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例30の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図26】従来の半導体装置を示す平面図および拡大図
【図27】従来の半導体装置を示すものであり、(a)は図26のX−X’断面図、(b)は(a)のY−Y’断面図
【符号の説明】
【0089】
1 硬い層間絶縁膜
2 軟らかい層間絶縁膜
3 スクライブライン領域
4 半導体素子領域
5 PCM及びダイシング領域
6 第1シールリング
7 第1補助部
7a 配線層
7b ビア
8 第2シールリング
9 第2補助部
11 半導体基板
【技術分野】
【0001】
本発明は半導体装置に関し、半導体組立工程のダイシング工程において、半導体素子領域間の境界領域をなすスクライブライン(Scribe grid)領域における保護膜及び配線層、層間絶縁膜に、ダイシングの衝撃によって内部剥離、チッピング(chipping:欠け)あるいはダメージが生じることを防止する技術に係るものである。
【背景技術】
【0002】
従来、半導体装置の製造工程では、半導体素子の回路形成を担う拡散工程が完了した後に、半導体素子のパッケージングを担う組立工程を行っており、この組立工程にダシング工程がある。
【0003】
半導体ウェハーのダイシング方法にはブレードダイシングの手法が最も一般的に用いられてきた。このブレードダイシングは、ダイヤモンドやCBN(cubic boron nitride)の粒子をボンド材で保持させた環状のダイシングソーを高速回転させて、分割に必要な領域としてのダイシングレーン(ダイシングソーによる実際のダイジング幅)において破砕加工するものである。
【0004】
従来の半導体ウェハーは配線層と配線層の間に形成する層間絶縁膜が固く、また配線層および層間絶縁膜の層数も少なくて単純な構造であった。このため、半導体ウェハーを分割するダイシング工程でチッピングあるいは内部剥離等が発生することは少なく、発生する場合においても、チッピングあるいは内部剥離が小さい範囲に留まるものであった。よって、チッピングあるいは内部剥離がダイシングにより個片化する半導体チップの歩留低下やその信頼性不良の原因となることは少なかった。
【0005】
しかしながら、近年においては、以下に述べる理由により、ダイシング工程において問題が生じている。
拡散プロセスにおけるプロセスルールの微細化技術が進展するのに伴って、半導体ウェハー上での半導体素子領域間の境界領域(以下スクライブライン領域と称す)が縮小化されており、スクライブライン領域においてダイシングに使用するための領域に余裕が無くなっている。
【0006】
PCM(プロセスコントロールモジュレーション)領域が複雑化し、且つ増大しており、またスクライブライン領域を有効活用することを目的に、PCMをスクライブライン領域に搭載することが行われており、スクライブライン領域での配線層および層間絶縁膜のパターンが複雑化している。
【0007】
この結果、ダイシング工程において、半導体ウェハーをダイシングして半導体ウェハー上の各半導体素子を個々の半導体チップに個片化する際に、保護膜あるいは層間絶縁膜にチッピングや内部剥離、ダメージが起こり、個片化した半導体チップの歩留低下や信頼性不良の原因となる。
【0008】
この問題の解決のために、例えば図26および図27に記載するものがある。これは、半導体ウェハーが半導体基板11の上に複数の半導体素子領域12およびスクライブライン領域13を形成してなり、半導体素子領域12およびスクライブライン領域13に硬い層間絶縁膜14と軟らかい絶縁膜15を交互に積層し、最外層に保護膜14aを形成している。
【0009】
そして、半導体素子領域12と半導体素子領域12の間のスクライブライン領域13に一対のシールリング16を形成し、シールリング16の間にダイシング領域17を設定するものであり、シールリング16により半導体素子領域12への水分の侵入、チッピングおよび剥離等を防止するものである。
【0010】
シールリング16は、半導体素子領域12の外周を包囲する薄いメタルの壁であり、配線メタル、及びコンタクトメタル等を利用して形成する。
また、特許文献1には以下の発明が開示されている。これは半導体ウェーハ上に複数の集積回路チップを形成し、集積回路チップと集積回路チップの間の境界をなす各シール領域内に割れ伝播阻止手段を設けてなり、割れ伝播阻止手段が連続バリヤーウォールと犠牲複合構造とスロットとを含む。
【0011】
連続バリヤーウォールはダイシングラインの両側に位置する集積回路チップのエッジに沿って伸びており、各集積回路チップにそれぞれ近接している。犠牲複合構造は連続バリヤーウォールに組合わされ、連続バリヤーウォールとダイシングラインの中心との間に位置し、上記セットに機械的強度を与え、同時に、割れの伝播に関連するエネルギを分散させる。スロットは保護オーバコート内に開き、その表面から少なくとも複合構造の表面に最も近い導電層まで達し、保護オーバコート内を伝播する割れを停止させる。
【0012】
また、特許文献2には以下の発明が開示されている。これはダイシング領域側の各層にダミービアを形成するものであり、ダミービアは上面からみて縦横に等間隔に形成する。この構成により、ダイシング時にクラックが発生しても、ダミービアによって、クラックがシールリング部にまで伝播することを抑制する。
【特許文献1】特開2001−23937号公報
【特許文献2】特開2006−5288号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
しかしながら、拡散プロセスにおける更なるプロセスルールの微細化技術の進展、および拡散プロセスにおける平坦化技術の進展によって、上述した従来の技術では対応が困難な以下のような課題が生じている。
【0014】
つまり、CMP(Chemical Mechanical Polishing:化学的機械的研磨)によって対象物を平坦化することで配線層間の層間絶縁膜の薄膜化が進み、これに伴って配線層および層間絶縁膜を形成する工程数及び層間絶縁膜の層数が増加した結果、拡散プロセスを経た半導体ウェハーにおいて半導体基板上の配線層、層間絶縁膜の構成が複雑なものになってきた。
【0015】
また、拡散プロセスにおける配線の微細化技術の進展により、配線間容量の増大に起因する配線遅延の問題が顕著になってきている。この配線遅延を軽減するために、配線間に挟まれる層間絶縁膜に誘電率の低い絶縁膜としてLow−k材料(低誘電層間絶縁膜材料)が使用されている。
【0016】
しかしながら、一般的にLow−k材料は脆弱で、かつ密着性が弱いために、従来から採用されていたシリコン酸化膜よりも機械的強度が大きく低下し、ダイシング時のダメージにより層間膜剥離が非常に発生しやすい。
【0017】
これらのことから、上述した従来のスクライブライン構造では、半導体組立工程でのダイシングに際してスクライブライン領域の保護膜及び各配線層にチッピング或いは内部剥離、ダメージが生じてしまい、その発生を防止することが困難になってきた。
【0018】
ところで、従来はシールリングが薄いメタルの壁のみで形成されているが、シールリングのメタルの壁を厚くすることが出来れば、内部剥離あるいはチッピングを防止する機能を強化出来る。
【0019】
しかし、シールリングは拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成するので、加工上の問題からシールリングのメタルの壁を厚くすることは出来ない。このため、ダイシングの際には、薄いメタルの壁のみからなるシールリングによって、内部剥離或いはチッピングを防止しなければならない。
【0020】
本発明は上記の課題を解決するものであり、ダイシングによってスクライブライン領域の保護膜及び各配線層に内部剥離或いはチッピング、ダメージが生じることを防止できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0021】
上記課題を解決するために本発明の半導体装置は、半導体ウェハー上に、半導体回路を形成してなる複数の半導体素子領域と、前記半導体素子領域をそれぞれに分離するスクライブライン領域とを備える半導体装置において、前記スクライブライン領域が前記半導体素子領域との間に境界領域を有し、前記境界領域に前記半導体素子領域と前記スクライブライン領域とを隔てるシール部を形成し、前記シール部が少なくとも1つの主帯域部と少なくとも1つの副帯域部からなり、前記主帯域部において前記シール部が前記半導体素子領域と前記スクライブライン領域との境界に沿って連続的に形成され、前記主帯域部に沿って配置する副帯域部においてシール部が断続的に配列され、少なくとも1つの主帯域部の前記シール部がメタル層からなることを特徴とする。
【0022】
また、前記シール部が電気絶縁膜で覆われていることを特徴とする。
また、前記メタル層が、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されることを特徴とする。
【0023】
また、前記副帯域部の前記シール部が前記主帯域部の前記シール部から前記半導体素子領域側に向けて、もしくは前記スクライブライン領域側に向けて延びていることを特徴とする。
【0024】
また、前記主帯域部のシール部が前記半導体素子領域の外周を包囲することを特徴とする。
また、前記主帯域部および前記副帯域部における全てのシール部がメタル層からなることを特徴とする。
【0025】
また、前記副帯域部における前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする。
【0026】
また、前記シールが複数の主帯域部を有し、少なくとも1つの主帯域部の前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする。
【0027】
また、前記ビアは配線層を介した上位のビアと下位のビアを配線層に対する垂線方向において異なる位置に配置することを特徴とする。
【発明の効果】
【0028】
本発明によれば、シール部が半導体素子領域とスクライブライン領域との境界に沿って連続的に形成される主帯域部と、主帯域部に沿って断続的に配列される副帯域部とからなり、少なくとも1つの主帯域部のシール部がメタル層からなることで、半導体ウェハーのダイシング時の衝撃に対し、メタル層の壁厚を厚く形成することと同等の作用および効果を具現でき、その結果、ダイシングプロセスにおいて発生する内部剥離或いはチッピングがダイシングラインから他所へ伝搬して広がることを防止できる。
【0029】
また、副帯域部のシール部が主帯域部のシール部から半導体素子領域側に向けて、もしくはスクライブライン領域側に向けて延びる構造をなすことで、さらには、メタル層のシール部と、多層構造のシール部を組み合わせ、多層構造のシール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した構造をなすことで、スクライブライン領域の保護膜及び各配線層の層間絶縁膜におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
【0030】
また、シール部は従来のシールリングと同様に拡散プロセスの配線形成工程及びコンタクト形成工程を利用することで容易に形成できる。特に、全てのシール部をメタル層とする場合には、パターン変更のみで形成することができ、拡散工程及びダイシング工程の手順を一切変更すること無く実現できる。
【発明を実施するための最良の形態】
【0031】
以下、本発明の半導体装置について実施の形態を図面に基づき詳細に説明する。図1〜図24において、1は非Low−k材料からなる硬い層間絶縁膜、2はLow−k材料(低誘電層間絶縁膜材料)からなる軟らかい絶縁膜、3はスクライブライン領域、4は半導体素子領域、5はPCM及びダイシング領域、6は第1シールリング、7は第1補助部、8は第2シールリング、9は第2補助部を示す。
【0032】
また、第1シールリング6、第2シールリング8、第1シールリングの補助部7、第2シールリングの補助部9は、メタル層からなる単層構造をなす場合と、複数層からなる多層構造をなす場合がある。
【0033】
メタル層は、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されており、その膜厚及びライン幅は、拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成しているため、拡散プロセス毎に異なる。
実施例1
図1は本発明の実施例1における半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーの構造を示している。
【0034】
図1(a)に示すように、半導体ウェハーは半導体基板11の上に硬い層間絶縁膜1と軟らかい層間絶縁膜2を交互に積層し、最外層に保護膜(パッシベーション)1aを形成しており、層間絶縁膜1に配線メタル及びコンタクトメタル(図示省略)を形成している。
【0035】
また、半導体ウェハーにはスクライブライン領域3を半導体素子領域4と半導体素子領域4の間に形成しており、スクライブライン領域3にPCM及びダイシング領域5を形成している。
【0036】
図1(b)に示すように、スクライブライン領域3にはPCM及びダイシング領域5の両側で、かつ半導体素子領域4との間の境界領域にそれぞれシール部を形成している。シール部は半導体素子領域4とスクライブライン領域3とを隔てるものであり、その周囲が硬い層間絶縁膜1と軟らかい絶縁膜2の電気絶縁膜で覆われている。
【0037】
シール部は主帯域部をなす第1シールリング6および副帯域部をなす複数の第1補助部7からなる。主帯域部をなす第1シールリング6はスクライブライン領域3と半導体素子領域4との境界に沿って連続的に形成し、各半導体素子領域4の外周を包囲している。副帯域部をなす複数の第1補助部7は所定間隔で断続的に形成して第1シールリング6に沿って配列している。各第1補助部7は第1シールリング6と直交する方向、つまり第1シールリング6から半導体素子領域4へ向けて延びており、第1シールリング6に対して控壁として機能する。
【0038】
第1シールリング6および第1補助部7は複数の層間絶縁膜1および複数の絶縁膜2の多層間にわたって形成しており、本実施例1では第1シールリング6および第1補助部7はメタル層からなる。
【0039】
本実施例1において、保護膜1aの厚みL1は100〜1200nm、層間絶縁膜1の厚みL2は20〜80nmを有し、絶縁膜2の厚みL3は200〜700nm、第1シールリング6の厚みL4は0.05〜10μm、第1補助部7の厚みL5は0.05〜20μmである。
【0040】
この構成により、ダイシング工程においてスクライブライン領域3に内部剥離或いはチッピングが発生しても、第1シールリング6および第1補助部7の存在によって、内部剥離或いはチッピングがダイシングラインから他所(垂直方向)へ伝搬することを防止できる。
【0041】
この際に、従来ではダイシングの衝撃を薄いメタル層の壁からなる第1シールリング6のみによって受け止めて、内部剥離或いはチッピングを防止しなければならなかった。しかし、本実施の形態においては、複数の第1補助部7が第1シールリング6から半導体素子領域4の側へ延びて、第1シールリング6に対して控壁として機能することで、厚いメタル層の壁でシールリングを形成するのと同等の効果を奏することが可能である。
【0042】
また、シール部は従来のシールリングと同様に拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成しているため、配線形成パターンおよびコンタクト形成パターンを変更するだけで容易に形成することができる。よって、拡散工程及びダイシング工程を一切変更すること無く、スクライブライン領域の保護膜及び層間絶縁膜のチッピング或いは内部剥離、ダメージの防止を実現できる。
実施例2
図2(a)に示すように、本実施例2では、シール部の副帯域部を複数の第1補助部7で形成し、第1補助部7を複数層からなる多層構造とする。
【0043】
図2(b)および図3に示すように、第1補助部7は複数の配線層7aと複数の層間絶縁膜1および絶縁膜2を交互に積層するとともに、上位の配線層7aと下位の配線層7aの間に複数のビア7bを形成した多層構造をなす。各ビア7bは一辺の長さL6が0.05〜1μmの立方体もしくは直方体をなし、配線層7aおよびビア7bは第1シールリング6のメタル層と同じである。
【0044】
配線層7aと配線層7aの間においてビア7bは所定のパターンに形成している。つまり、図2(b)に示すように、第1シールリング6に沿う方向を列方向とし、第1シールリング6に直交する方向を行方向とすると、列方向において隣接し合うビア7bは直線上に位置し、行方向において隣接し合うビア7bは非直線上に位置している。
【0045】
また、図3(a)および図3(b)に示すように、ビア7bは配線層7aを介した上位のビア7bと下位のビア7bが配線層7aに対する垂線方向において異なる位置に存在する。図4は第1補助部7における複数のビア7bの全体的な配列構造を示している。
【0046】
このように、メタル層からなる第1シールリング6と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例3
第1補助部7は、図5〜図6に示すような多層構造とすることも可能である。本実施例3において、第1補助部7は複数の配線層7aと複数の層間絶縁膜1および絶縁膜2を交互に積層するとともに、上位の配線層7aと下位の配線層7aの間に複数のビア7bを形成した多層構造をなす。配線層7aおよびビア7bは第1シールリング6のメタル層と同じである。
【0047】
配線層7aと配線層7aの間においてビア7bは所定のパターンに形成している。つまり、図5(a)に示すように、第1シールリング6に沿う方向を列方向とし、第1シールリング6に直交する方向を行方向とすると、ビア7bは列方向および行方向において直線上に位置している。
【0048】
また、図5(b)に示すように、ビア7bは配線層7aを介した上位のビア7bと下位のビア7bが配線層7aに対する垂線方向において直線上に位置する。図6は第1補助部7における複数のビア7bの全体的な配列構造を示している。
【0049】
このように、メタル層からなる第1シールリング6と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例4
第1補助部7は、図7〜図8に示すような多層構造とすることも可能である。本実施例4において、第1補助部7は複数の配線層7aと複数の層間絶縁膜1および絶縁膜2を交互に積層するとともに、上位の配線層7aと下位の配線層7aの間に複数のビア7bを形成した多層構造をなす。配線層7aおよびビア7bは第1シールリング6のメタル層と同じである。
【0050】
配線層7aと配線層7aの間においてビア7bは所定のパターンに形成している。つまり、図7(a)に示すように、第1シールリング6に沿う方向を列方向とし、第1シールリング6に直交する方向を行方向とすると、行方向において隣接し合うビア7bが直線上に位置し、隣接する行間のうちで一方の行に配列したビア7bと他方の行に配列したビア7bとが列方向において異なる位置に存在する。
【0051】
また、図7(b)に示すように、ビア7bは配線層7aを介した上位のビア7bと下位のビア7bが配線層7aに対する垂線方向において非直線上に位置する。図8は第1補助部7における複数のビア7bの全体的な配列構造を示している。
【0052】
このように、メタル層からなる第1シールリング6と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例5
次に、図9は本発明の実施例5における半導体装置を示す。先に図1において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図9(a)に示すように、本実施例5では、スクライブライン領域3における半導体素子領域4との境界領域に設けるシール部が、半導体素子領域4の外周を包囲する主帯域部をなす第1シールリング6と、第1シールリング6よりもスクライブライン領域3の内側に配置する主帯域部をなす第2シールリング8とを平行に配置した2重構造をなす。スクライブライン領域3には両側の第2シールリング8の間にPCM及びダイシング領域5が設定される。
【0053】
図9(b)に示すように、副帯域部をなす複数の第1補助部7は所定間隔で断続的に形成して第1シールリング6に沿って配列している。各第1補助部7は第1シールリング6と直交する方向、つまり第1シールリング6から半導体素子領域4へ向けて延びており、第1シールリング6に対して控壁として機能する。
【0054】
第1シールリング6、第2シールリング8および第1補助部7は複数の層間絶縁膜1および複数の絶縁膜2の多層間にわたって形成しており、配線メタル及びコンタクトメタルを利用して形成する。本実施例5では第1シールリング6、第2シールリング8および第1補助部7はメタル層からなる単層構造である。
【0055】
このように、シールリングを2重構造にすることによって、実施例1と同様の作用効果を奏するとともに、その内部剥離の防止或いはチッピングの防止を更に確実にできる。
実施例6
先の実施例5では、シール部の主帯域部をなす第1シールリング6、第2シールリング8および副帯域部をなす第1補助部7をメタル層からなる単層構造としたが、本実施例6では、図10(a)に示すように、第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0056】
このように、メタル層からなる第1シールリング6および第2シールリング8と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例7
図10(b)に示すように、本実施例7では、シール部の主帯域部をなす第1シールリング6がメタル層からなる単層構造をなし、第2シールリング8および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0057】
このように、メタル層の単層構造からなる第1シールリング6と、多層構造の第2シールリング8および第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例8
図11(a)に示すように、本実施例8では、シール部の主帯域部をなす第2シールリング8がメタル層からなる単層構造をなし、第1シールリング6および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0058】
このように、メタル層の単層構造からなる第2シールリング8と、多層構造の第1シールリング6および第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例9
図11(b)に示すように、本実施例9では、シール部の主帯域部をなす第2シールリング8および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第1シールリング6が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0059】
このように、メタル層の単層構造からなる第2シールリング8および第1補助部7と、多層構造の第1シールリング6とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例10
図12に示すように、本実施例10では、シール部の主帯域部をなす第1シールリング6および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第2シールリング8が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0060】
このように、メタル層の単層構造からなる第1シールリング6および第1補助部7と、多層構造の第2シールリング8とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例11
次に、図13は本発明の実施例11における半導体装置を示す。先に図1および図9において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図13(a)に示すように、本実施例11では、スクライブライン領域3における半導体素子領域4との境界領域に設けるシール部が、半導体素子領域4の外周を包囲する主帯域部をなす第1シールリング6と、第1シールリング6よりもスクライブライン領域3の内側に配置する主帯域部をなす第2シールリング8とを平行に配置した2重構造をなす。スクライブライン領域3には両側の第2シールリング8の間にPCM及びダイシング領域5が設定される。
【0061】
図13(b)に示すように、副帯域部をなす複数の第1補助部7は所定間隔で断続的に形成して第1シールリング6に沿って配列している。各第1補助部7は第1シールリング6と直交する方向、つまり第1シールリング6から半導体素子領域4の側とダイシング領域の側の双方へ向けて延びており、ダイシング領域側の端部で第2シールリング8に接続し、第1シールリング6および第2シールリング8に対して控壁として機能する。
【0062】
第1シールリング6、第2シールリング8および第1補助部7は複数の層間絶縁膜1および複数の絶縁膜2の多層間にわたって形成しており、配線メタル及びコンタクトメタルを利用して形成する。本実施例11では第1シールリング6、第2シールリング8および第1補助部7はメタル層からなる単層構造である。
【0063】
このように、シールリングを2重構造にすることによって、実施例1および実施例5と同様の作用効果を奏するとともに、第1補助部7を第2シールリング8に達するまで延設することによって、内部剥離の防止或いはチッピングの防止を更に確実にできる。
実施例12
先の実施例11では、シール部の主帯域部をなす第1シールリング6、第2シールリング8および副帯域部をなす第1補助部7をメタル層からなる単層構造としたが、本実施例12では、図14(a)に示すように、第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0064】
このように、メタル層からなる第1シールリング6および第2シールリング8と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例13
図14(b)に示すように、本実施例13では、シール部の主帯域部をなす第2シールリング8および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第1シールリング6が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0065】
このように、メタル層の単層構造からなる第2シールリング8および第1補助部7と、多層構造の第1シールリング6でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例14
図15(a)に示すように、本実施例14では、シール部の主帯域部をなす第1シールリング6および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第2シールリング8が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0066】
このように、メタル層の単層構造からなる第1シールリング6および第1補助部7と、多層構造の第2シールリング8でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例15
図15(b)に示すように、本実施例15では、シール部の主帯域部をなす第2シールリング8がメタル層からなる単層構造をなし、第1シールリング6および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0067】
このように、メタル層の単層構造からなる第2シールリング8と、多層構造の第1シールリング6および第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例16
図16に示すように、本実施例16では、第1シールリング6がメタル層からなる単層構造をなし、シール部の主帯域部をなす第2シールリング8および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0068】
このように、メタル層の単層構造からなる第1シールリング6と、多層構造の第2シールリング8および第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例17
次に、図17は本発明の実施例17における半導体装置を示す。先に図1および図9において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図17(a)に示すように、本実施例17では、スクライブライン領域3における半導体素子領域4との境界領域に設けるシール部が、半導体素子領域4の外周を包囲する主帯域部をなす第1シールリング6と、第1シールリング6よりもスクライブライン領域3の内側に配置する主帯域部をなす第2シールリング8とを平行に配置した2重構造をなす。スクライブライン領域3には両側の第2シールリング8の間にPCM及びダイシング領域5が設定される。
【0069】
図17(b)に示すように、副帯域部をなす複数の第1補助部7は所定間隔で断続的に形成して第1シールリング6に沿って配列している。各第1補助部7は第1シールリング6と直交する方向、つまり第1シールリング6から半導体素子領域4の側とダイシング領域5の側の双方へ向けて延びており、ダイシング領域側の端部が第2シールリング8の直近にまで延設されて、第1シールリング6および第2シールリング8に対して控壁として機能する。
【0070】
第1シールリング6、第2シールリング8および第1補助部7は複数の層間絶縁膜1および複数の絶縁膜2の多層間にわたって形成しており、配線メタル及びコンタクトメタルを利用して形成する。本実施例16では第1シールリング6、第2シールリング8および第1補助部7はメタル層からなる単層構造である。
【0071】
このように、シールリングを2重構造にし、第1補助部7を第2シールリング8の直近にまで延設することによって、実施例1、実施例5、実施例11と同様の作用効果を奏するとともに、その内部剥離或いはチッピング防止を更に確実にできる。
実施例18
先の実施例17では、シール部の主帯域部をなす第1シールリング6、第2シールリング8および副帯域部をなす第1補助部7をメタル層からなる単層構造としたが、本実施例18では、図18(a)に示すように、第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0072】
このように、メタル層からなる第1シールリング6および第2シールリング8と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例19
図18(b)に示すように、本実施例18では、シール部の主帯域部をなす第2シールリング8および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第1シールリング6が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0073】
このように、メタル層の単層構造からなる第2シールリング8および第1補助部7と、多層構造の第1シールリング6でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例20
図19(a)に示すように、本実施例20では、シール部の主帯域部をなす第1シールリング6および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第2シールリング8が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0074】
このように、メタル層の単層構造からなる第1シールリング6および第1補助部7と、多層構造の第2シールリング8でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例21
図19(b)に示すように、本実施例21では、シール部の主帯域部をなす第2シールリング8がメタル層からなる単層構造をなし、第1シールリング6および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0075】
このように、メタル層の単層構造からなる第2シールリング8と、多層構造の第1補助部7および第1シールリング6でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例22
図20に示すように、本実施例22では、シール部の主帯域部をなす第1シールリング6がメタル層からなる単層構造をなし、第2シールリング8および副帯域部をなす第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0076】
このように、メタル層の単層構造からなる第1シールリング6と、多層構造の第1補助部7および第2シールリング8でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例23
次に、図21は本発明の実施例23における半導体装置を示す。先に図1および図9において説明したものと同様の構成要素には同符号を付すことでその説明を省略する。図21(a)に示すように、本実施例20では、スクライブライン領域3における半導体素子領域4との境界領域に設けるシール部が、半導体素子領域4の外周を包囲する主帯域部をなす第1シールリング6と、第1シールリング6よりもスクライブライン領域3の内側に配置する主帯域部をなす第2シールリング8とを平行に配置した2重構造をなす。スクライブライン領域3には両側の第2シールリング8の間にPCM及びダイシング領域5が設定される。
【0077】
図21(b)に示すように、副帯域部をなす複数の第1補助部7は所定間隔で断続的に形成して第1シールリング6に沿って配列しており、複数の第2補助部9は所定間隔で断続的に形成して第2シールリング8に沿って配列している。
【0078】
各第1補助部7は第1シールリング6と直交する方向、つまり第1シールリング6からダイシング領域5の側へ向けて延びており、各第2補助部9は第2シールリング8と直交する方向、つまり第2シールリング8から半導体素子領域4の側へ向けて延びており、第1補助部7が第1シールリング6に対して控壁として機能し、第2補助部9が第2シールリング8に対して控壁として機能する。
【0079】
このように、シールリングを2重構造にし、さらに補助部を多重に配置することによって、実施例1、実施例5、実施例11と同様の作用効果を奏するとともに、その内部剥離或いはチッピング防止を更に確実にできる。
実施例24
先の実施例23では、シール部の主帯域部をなす第1シールリング6、第2シールリング8および副帯域部をなす第1補助部7、第2補助部9をメタル層からなる単層構造としたが、本実施例24では、図22(a)に示すように、第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0080】
このように、メタル層からなる第1シールリング6、第2シールリング8および第2補助部9と、多層構造の第1補助部7とでシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例25
図22(b)に示すように、本実施例25では、シール部の主帯域部をなす第1シールリング6、第2シールリング8および第1補助部7がメタル層からなる単層構造をなし、副帯域部をなす第2補助部9が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0081】
このように、メタル層の単層構造からなる第1シールリング6、第2シールリング8および第1補助部7と、多層構造の第2補助部9でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例26
図23に示すように、本実施例26では、シール部の主帯域部をなす第1シールリング6、第2シールリング8がメタル層からなる単層構造をなし、副帯域部をなす第1補助部7、第2補助部9が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0082】
このように、メタル層の単層構造からなる第1シールリング6、第2シールリング8と、多層構造の第1補助部7、第2補助部9でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例27
図24(a)に示すように、本実施例27では、シール部の主帯域部をなす第2シールリング8および副帯域部をなす第2補助部9がメタル層からなる単層構造をなし、第1シールリング6および第1補助部7が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0083】
このように、メタル層の単層構造からなる第2シールリング8、第2補助部9と、多層構造の第1シールリング6、第1補助部7でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例28
図24(b)に示すように、本実施例28では、シール部の主帯域部をなす第1シールリング6および副帯域部をなす第1補助部7がメタル層からなる単層構造をなし、第2シールリング8および第2補助部9が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0084】
このように、メタル層の単層構造からなる第1シールリング6、第1補助部7と、多層構造の第2シールリング8、第2補助部9でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例29
図25(a)に示すように、本実施例29では、シール部の主帯域部をなす第2シールリング8がメタル層からなる単層構造をなし、第1シールリング6および副帯域部をなす第1補助部7、第2補助部9が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0085】
このように、メタル層の単層構造からなる第2シールリング8と、多層構造の第1シールリング6、第1補助部7、第2補助部9でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
実施例30
図25(b)に示すように、本実施例30では、シール部の主帯域部をなす第1シールリング6がメタル層からなる単層構造をなし、第2シールリング8および副帯域部をなす第1補助部7、第2補助部9が複数層からなる多層構造をなす。この多層構造には先に実施例2、実施例3、実施例4で説明したものを採用できる。
【0086】
このように、メタル層の単層構造からなる第1シールリング6と、多層構造の第2シールリング8、第1補助部7、第2補助部9でシール部を構成することで、スクライブライン領域3の保護膜1a及び層間絶縁膜1におけるチッピング或いは内部剥離、ダメージの防止をより確実に実現でき、その結果、半導体の信頼性を向上することが可能となる。
【産業上の利用可能性】
【0087】
以上のように本発明は、各半導体素子領域間の境界領域であるスクライブライン領域の保護膜及び各配線層、層間絶縁膜におけるダイシングの衝撃による内部剥離或いはチッピング、ダメージの防止を実現し、半導体の信頼性を向上するので、半導体装置に有効である。
【図面の簡単な説明】
【0088】
【図1】本発明の実施例1における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、(b)は(a)のY−Y’断面図
【図2】本発明の実施例2における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は補助部の拡大断面図
【図3】(a)は図2(b)のA−A’断面図、(b)は図2(b)のB−B’断面図
【図4】ビアの配置構成を示す斜視図
【図5】本発明の実施例3における半導体装置を示すものであり、(a)は補助部の拡大断面図、(b)は(a)のA−A’断面図
【図6】ビアの配置構成を示す斜視図
【図7】本発明の実施例4における半導体装置を示すものであり、(a)は補助部の拡大断面図、(b)は(a)のA−A’断面図
【図8】ビアの配置構成を示す斜視図
【図9】本発明の実施例5における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、(b)は(a)のY−Y’断面図
【図10】(a)は本発明の実施例6の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例7の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図11】(a)は本発明の実施例8の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例9の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図12】本発明の実施例10の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図13】本発明の実施例11における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、(b)は(a)のY−Y’断面図
【図14】(a)は本発明の実施例12の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例13の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図15】(a)は本発明の実施例14の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例15の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図16】本発明の実施例16の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図17】本発明の実施例17における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、(b)は(a)のY−Y’断面図
【図18】(a)は本発明の実施例18の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例19の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図19】(a)は本発明の実施例20の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例21の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図20】本発明の実施例22の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図21】本発明の実施例23における半導体装置を示すものであり、(a)は拡散プロセスの配線工程が完了した後の半導体ウェハーの断面図、(b)は(a)のY−Y’断面図
【図22】(a)は本発明の実施例24の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例25の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図23】本発明の実施例26の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図24】(a)は本発明の実施例27の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例28の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図25】(a)は本発明の実施例29の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図、(b)は本発明の実施例30の半導体装置を示し、拡散プロセスの配線工程が完了した後の半導体ウェハーにおけるシールリングの配置構成を示す断面図
【図26】従来の半導体装置を示す平面図および拡大図
【図27】従来の半導体装置を示すものであり、(a)は図26のX−X’断面図、(b)は(a)のY−Y’断面図
【符号の説明】
【0089】
1 硬い層間絶縁膜
2 軟らかい層間絶縁膜
3 スクライブライン領域
4 半導体素子領域
5 PCM及びダイシング領域
6 第1シールリング
7 第1補助部
7a 配線層
7b ビア
8 第2シールリング
9 第2補助部
11 半導体基板
【特許請求の範囲】
【請求項1】
半導体ウェハー上に、半導体回路を形成してなる複数の半導体素子領域と、前記半導体素子領域をそれぞれに分離するスクライブライン領域とを備える半導体装置において、前記スクライブライン領域が前記半導体素子領域との間に境界領域を有し、前記境界領域に前記半導体素子領域と前記スクライブライン領域とを隔てるシール部を形成し、前記シール部が少なくとも1つの主帯域部と少なくとも1つの副帯域部からなり、前記主帯域部において前記シール部が前記半導体素子領域と前記スクライブライン領域との境界に沿って連続的に形成され、前記主帯域部に沿って配置する副帯域部においてシール部が断続的に配列され、少なくとも1つの主帯域部の前記シール部がメタル層からなることを特徴とする半導体装置。
【請求項2】
前記シール部が電気絶縁膜で覆われていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記メタル層が、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記副帯域部の前記シール部が前記主帯域部の前記シール部から前記半導体素子領域側に向けて、もしくは前記スクライブライン領域側に向けて延びていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記主帯域部のシール部が前記半導体素子領域の外周を包囲することを特徴とする請求項1に記載の半導体装置。
【請求項6】
前記主帯域部および前記副帯域部における全てのシール部がメタル層からなることを特徴とする請求項1に記載の半導体装置。
【請求項7】
前記副帯域部における前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする請求項1に記載の半導体装置。
【請求項8】
前記シールが複数の主帯域部を有し、少なくとも1つの主帯域部の前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする請求項1に記載の半導体装置。
【請求項9】
前記ビアは配線層を介した上位のビアと下位のビアを配線層に対する垂線方向において異なる位置に配置することを特徴とする請求項7または8に記載の半導体装置。
【請求項1】
半導体ウェハー上に、半導体回路を形成してなる複数の半導体素子領域と、前記半導体素子領域をそれぞれに分離するスクライブライン領域とを備える半導体装置において、前記スクライブライン領域が前記半導体素子領域との間に境界領域を有し、前記境界領域に前記半導体素子領域と前記スクライブライン領域とを隔てるシール部を形成し、前記シール部が少なくとも1つの主帯域部と少なくとも1つの副帯域部からなり、前記主帯域部において前記シール部が前記半導体素子領域と前記スクライブライン領域との境界に沿って連続的に形成され、前記主帯域部に沿って配置する副帯域部においてシール部が断続的に配列され、少なくとも1つの主帯域部の前記シール部がメタル層からなることを特徴とする半導体装置。
【請求項2】
前記シール部が電気絶縁膜で覆われていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記メタル層が、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記副帯域部の前記シール部が前記主帯域部の前記シール部から前記半導体素子領域側に向けて、もしくは前記スクライブライン領域側に向けて延びていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記主帯域部のシール部が前記半導体素子領域の外周を包囲することを特徴とする請求項1に記載の半導体装置。
【請求項6】
前記主帯域部および前記副帯域部における全てのシール部がメタル層からなることを特徴とする請求項1に記載の半導体装置。
【請求項7】
前記副帯域部における前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする請求項1に記載の半導体装置。
【請求項8】
前記シールが複数の主帯域部を有し、少なくとも1つの主帯域部の前記シール部が複数の配線層と複数の絶縁層を交互に積層するとともに、上位の配線層と下位の配線層の間に複数のビアを形成した多層構造をなすことを特徴とする請求項1に記載の半導体装置。
【請求項9】
前記ビアは配線層を介した上位のビアと下位のビアを配線層に対する垂線方向において異なる位置に配置することを特徴とする請求項7または8に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【公開番号】特開2007−67372(P2007−67372A)
【公開日】平成19年3月15日(2007.3.15)
【国際特許分類】
【出願番号】特願2006−160369(P2006−160369)
【出願日】平成18年6月9日(2006.6.9)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
【公開日】平成19年3月15日(2007.3.15)
【国際特許分類】
【出願日】平成18年6月9日(2006.6.9)
【出願人】(000005821)松下電器産業株式会社 (73,050)
【Fターム(参考)】
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