半導体装置
【課題】非絶縁型DC−DCコンバータの小型化及び電圧変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーMOS・FETとローサイドスイッチ用のパワーMOS・FETとが直列に接続された回路を有する非絶縁型DC−DCコンバータにおいて、ハイサイドスイッチ用のパワートランジスタとローサイドスイッチ用のパワートランジスタと、これらを駆動するドライバ回路とを夫々異なる半導体チップ5a、5b、5cで構成し、前記3つの半導体チップ5a、5b、5cを一つのパッケージ6aに収納し、かつ、前記ハイサイドスイッチ用のパワートランジスタを含む半導体チップ5aと前記ドライバ回路を含む半導体チップ5cとを近接して配置する。
【解決手段】ハイサイドスイッチ用のパワーMOS・FETとローサイドスイッチ用のパワーMOS・FETとが直列に接続された回路を有する非絶縁型DC−DCコンバータにおいて、ハイサイドスイッチ用のパワートランジスタとローサイドスイッチ用のパワートランジスタと、これらを駆動するドライバ回路とを夫々異なる半導体チップ5a、5b、5cで構成し、前記3つの半導体チップ5a、5b、5cを一つのパッケージ6aに収納し、かつ、前記ハイサイドスイッチ用のパワートランジスタを含む半導体チップ5aと前記ドライバ回路を含む半導体チップ5cとを近接して配置する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置技術に関し、特に電源回路を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
近年、電源回路などの小型化および高速応答対応を達成するため、電源に使用されるパワーMOS・FET(Metal Oxide Semiconductor Field Effect Transistor)の高周波数化が進んでいる。
【0003】
特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等の電源回路として使用される非絶縁型DC−DCコンバータは、制御するCPU(Central Processing Unit)およびDSPなどの大電流化および高周波化の傾向にある。
【0004】
電源回路の一例として広く使用されているDC−DCコンバータは、ハイサイドスイッチ用のパワーMOS・FETとローサイドスイッチ用のパワーMOS・FETとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーMOS・FETは、DC−DCコンバータのコントロール用のスイッチ機能を有し、ローサイドスイッチ用のパワーMOS・FETは同期整流用のスイッチ機能を有しており、これら2つのパワーMOS・FETが同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。
【0005】
このようなDC−DCコンバータについては、例えば特開2002−217416号公報に記載があり、ハイサイド用のパワーMOS・FETとローサイド用のパワーMOS・FETとを同一のパッケージで構成し、ハイサイド用のパワーMOS・FETとローサイド用のパワーMOS・FET間の電圧変換効率を向上させる技術が開示されている(特許文献1参照)。
【0006】
また、例えば特開2001−25239号公報には、制御回路とドライバ回路とパワーMOS・FETとを1チップ化した、DC−DCコンバータにおいて問題となるノイズを抵抗およびコンデンサにより低減する技術が開示されている(特許文献2参照)。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2002−217416号公報
【特許文献2】特開2001−25239号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記DC−DCコンバータの更なる小型化、高速化及び高効率化について検討した結果、次のような課題があることが本発明者により見出された。
【0009】
特許文献1は、スイッチ用のハイサイド側パワーMOS・FET用半導体チップと、ローサイド側パワーMOS・FET用半導体チップの2つの導体チップを同一の樹脂封止型パッケージ内に取り込む技術を開示している。しかしながら、前記スイッチのオン/オフ動作を制御するための制御回路、言い換えれば、上記パワーMOS・FETのゲートを駆動するドライバ回路については、詳細な言及は無い。上記ドライバ回路を異なる半導体チップを含む異なるパッケージで構成する場合、DC−DCコンバータを構成するための部品点数が多くなり、実装面積が大きくなる。従って、DC−DCコンバータの小型化を十分に達成できない懸念がある。更に、前記2つの異なるパッケージを接続するため、実装基板上での配線の引き回しが必要になるため、前記引き回し用配線に寄生するインダクタンスにより損失が生じ、電圧変換効率の低下が懸念される。前記損失の割合は、高周波化が進んだ場合には、特に顕著である。
【0010】
また、特許文献1は、前記ドライバ回路を制御するための制御回路について特に言及していない。
【0011】
また、特許文献2のように、前記ドライバ回路を制御するための制御回路、ドライバ回路とパワーMOS・FETとを1チップ化すると、DC−DCコンバータを構成するための半導体装置の小型化は実現できるが、チップの製造プロセスが複雑になり、それぞれの半導体素子や回路特性が充分に引き出されない懸念がある。このため、DC−DCコンバータの高速化及び高効率化を十分に達成できない懸念がある。また、チップ製造に時間がかかる上、製品コストも増加する懸念がある。
【0012】
上記懸念を低減または解消するためには、如何にして大電流、高周波化に対応し、かつ、小型化で電圧変換効率の高いDC−DCコンバータを得るかが重要な課題となっている。
【0013】
本発明の一つの目的は、半導体装置の電圧変換効率を向上させることのできる技術を提供することにある。
【0014】
本発明の他の目的は、半導体装置のパッケージの小型化を図ることのできる技術を提供することにある。
【0015】
本発明の他の目的は、半導体装置の製造コストを低減することのできる技術を提供することにある。
【0016】
本発明の他の目的は、半導体装置の信頼度の向上を図ることのできる技術を提供することにある。
【0017】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0018】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0019】
すなわち、本発明は、ハイサイドスイッチ用のパワートランジスタとローサイドスイッチ用のパワートランジスタと、これらを駆動するドライバ回路とを夫々異なる半導体チップで構成し、前記3つの半導体チップを一つのパッケージに収納し、かつ、前記ハイサイドスイッチ用のパワートランジスタを含む半導体チップと前記ドライバ回路を含む半導体チップとを近接して配置することにある。より具体的には、本発明の半導体装置は、それぞれが所定の間隔を持って配置された第1チップ搭載部、第2チップ搭載部及び第3チップ搭載部と、
前記第1、第2及び第3チップ搭載部の周囲に配置された複数の外部端子と、
前記第1チップ搭載部上に配置され、第1電界効果トランジスタを有する第1半導体チップと、
前記第2チップ搭載部上に配置され、第2電界効果トランジスタを有する第2半導体チップと、
前記第3チップ搭載部上に配置され、前記第1及び第2電界効果トランジスタの動作を制御する制御回路を含む第3半導体チップと、
前記第1、第2及び第3半導体チップと、前記第1、第2及び第3チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、
前記複数の外部端子は、入力用電源電位を供給する第1電源端子と、前記入力用電源電位よりも低い電位を供給する第2電源端子と、前記第3半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力端子とを有し、
前記第1電界効果トランジスタは、そのソース・ドレイン経路が前記第1電源端子と前記出力端子との間に直列接続され、
前記第2電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第2電源端子との間に直列接続され、
前記第3半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第1及び第2電界効果トランジスタのそれぞれのゲートを制御し、
前記第3半導体チップは、前記第3半導体チップと前記第1半導体チップの距離が前記第3半導体チップと前記第2半導体チップの距離より近くなるように配置するものである。
【発明の効果】
【0020】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0021】
すなわち、微細なデュアルダマシン溝の形成であっても接続孔内への異物の残留を回避し、配線接続の信頼性および半導体装置性能の向上を図ることができる。
【図面の簡単な説明】
【0022】
【図1】本発明の一実施の形態である半導体装置の一例の回路図である。
【図2】図1の半導体装置の制御回路の一例の回路図である。
【図3】図1の半導体装置のタイミングチャートの一例の説明図である。
【図4】本発明者が検討した半導体装置に寄生するインダクタンス成分を示した等価回路図である。
【図5】本発明者が検討した回路動作の説明図である。
【図6】図5の回路動作時のデバイス断面の説明図である。
【図7】図1の半導体装置の構成の一例の説明図である。
【図8】図1の半導体装置のパッケージ構成の一例の平面図である。
【図9】図8のY1−Y1線の断面図である。
【図10】本発明の一実施の形態である半導体装置の製造方法を示す組み立てフロー図である。
【図11】本発明の一実施の形態である半導体装置のリードフレームの単位領域の一例の平面図である。
【図12】図11のリードフレームの単位領域の裏面の平面図である。
【図13】図10に示す組み立てフローのステップに対応した組み立て状態の一例を示すリードフレームの単位領域の平面図である。
【図14】図10に示す組み立てフローのステップに対応した組み立て状態の一例を示すリードフレームの単位領域の平面図である。
【図15】本発明の一実施の形態のハイサイド側のパワーMOS・FETが形成された半導体チップの拡大平面図である。
【図16】図15のB−B線の断面図である。
【図17】図16の半導体装置の半導体チップの要部拡大断面図である。
【図18】図15のC−C線の断面図である。
【図19】本発明の一実施の形態のローサイド側のパワーMOS・FETが形成された半導体チップの拡大平面図である。
【図20】図1の半導体装置の制御回路の回路構成図である。
【図21】図1の半導体装置の制御回路の断面の説明図である。
【図22】本発明の一実施の形態の半導体装置の実装状態の一例の平面図である。
【図23】図21の半導体装置の側面図である。
【図24】本発明の一実施の形態である半導体装置の表面側の全体平面図である。
【図25】図24の半導体装置の側面図である。
【図26】図24の半導体装置の裏面側の全体平面図である。
【図27】本発明の一実施の形態である半導体装置の外観の全体斜視図である。
【図28】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図29】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図30】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図31】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図32】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図33】図32のD−D線の断面図である。
【図34】本発明の他の実施の形態である半導体装置の製造方法を示す組み立てフロー図である。
【図35】本発明の他の実施の形態である半導体装置のリードフレームの単位領域の表面側の一例の平面図である。
【図36】図35のリードフレームの単位領域の裏面側の一例の平面図である。
【図37】本発明の他の実施の形態である半導体装置のリードフレームの単位領域の表面側の一例の平面図である。
【図38】図37のリードフレームの単位領域の裏面側の平面図である。
【図39】本発明の他の実施の形態である半導体装置のリードフレームの単位領域の表面側の一例の平面図である。
【図40】図39のリードフレームの単位領域の裏面側の平面図である。
【図41】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図42】図41のE−E線の断面図である。
【図43】本発明の他の実施の形態である半導体装置の製造方法を示す組み立てフロー図である。
【図44】本発明の他の実施の形態である半導体装置の製造方法を示す組み立てフロー図である。
【図45】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図46】図45のF−F線の断面図である。
【図47】図45の半導体装置の表側の全体平面図である。
【図48】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図49】図48のG−G線の断面図である。
【図50】図48の半導体装置の表面側の全体平面図である。
【図51】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図52】図51のH−H線の断面図である。
【図53】図51の半導体装置の表面側の全体平面図である。
【図54】本発明の半導体装置の回路構成の一例の説明図である。
【発明を実施するための形態】
【0023】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0024】
(実施の形態1)
本実施の形態1の半導体装置は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等の電源回路に用いられる非絶縁型DC−DCコンバータである。図1は、その非絶縁型DC−DCコンバータ1の一例の回路図を示している。非絶縁型DC−DCコンバータ1は、制御回路2、ドライバ回路3a、3b、電界効果トランジスタ(パワーMOS・FET)Q1、Q2、コイルL1、コンデンサC1等のような素子を有している。これら素子は、配線基板に実装され、配線基板の配線を通じて電気的に接続されている。なお、図1の符号4は、上記デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のCPU(Central Processing Unit)またはDSP(Digital Signal Processor)等のような負荷回路を示している。符号のET1、ET2及びET3は端子を示している。このような非絶縁型DC−DCコンバータ1は、図54に示すように、一つのCPUに対して複数個並列接続するように配置されている。
【0025】
制御回路2は、電界効果トランジスタQ1(第1電界効果トランジスタ)、Q2(第2電界効果トランジスタ)の電圧スイッチオンの幅(オン時間)を制御する信号を供給する回路である。この制御回路2は、第1電界効果トランジスタQ1、第2電界効果トランジスタQ2及びドライバ回路3a、3bとは別にパッケージングされている。この制御回路2の出力は、ドライバ回路3a(以下、第1制御回路とも言う)、3b(以下、第2制御回路とも言う)の入力に電気的に接続され、第1制御回路3a、第2制御回路3bは、制御回路2から供給された制御信号によって、第1及び第2電界効果トランジスタQ1、Q2のゲートを制御する回路である。第1及び第2制御回路3a、3bは、例えばCMOSインバータ回路によって形成されている。第1制御回路3aの回路図の一例を図2に示す。第1制御回路3aは、pチャネル型の電界効果トランジスタQ3とnチャネル型の電界効果トランジスタQ4とが直列に相補接続された回路構成を有している。なお、図2の符号のDはドレイン、Gはゲート、Sはソースを示している。前記制御回路3aは、制御信号IN1に基づいて制御され、電界効果トランジスタQ1を介して、出力OUT1のレベルを制御している。
【0026】
図5に示すように、第1及び第2制御回路3a、3bの入力(IN1)は、制御回路2から制御信号が供給される端子(信号端子)と電気的に接続されている。第1及び第2制御回路3a、3bの出力は、それぞれ第1及び第2電界効果トランジスタQ1、Q2のゲートに電気的に接続されている。第1及び第2電界効果トランジスタQ1、Q2は、入力用電源電位Vinが供給される端子ET1(第1電源端子)と、基準電位GNDが供給される端子ET4(第2電源端子)との間に直列接続されている。入力用電源電位Vinは、例えば5〜12V程度である。また基準電位GNDは、例えば入力用電源電位よりも低い電源電位であり、例えば接地電位で0(零)Vである。また非絶縁型DC−DCコンバータ1の動作周波数(第1及び第2電界効果トランジスタQ1、Q2をオン、オフするときの周期)は、例えば1MHz程度である。
【0027】
第1電界効果トランジスタQ1は、ハイサイドスイッチ(高電位側:第1動作電圧)用であり、非絶縁型DC−DCコンバータ1の出力Vout(負荷回路4の入力)に電力を供給するコイルL1にエネルギーを蓄えるためのスイッチ機能を有している。この第1電界効果トランジスタQ1は、チャネルがチップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。本発明者の検討によれば、ハイサイドスイッチ用の電界効果トランジスタQ1では、それに付加される寄生容量により、非絶縁型DC−DCコンバータ1の動作周波数が高くなるにつれスイッチング損失(ターンオン損失及びターンオフ損失)が大きく見えてくるようになる。従って、通常であれば、スイッチング損失を考慮してハイサイドスイッチ用の電界効果トランジスタとして、チャネルがチップの表面(チップの厚さ方向に対して垂直方向)に形成される横型の電界効果トランジスタを適用することが望ましい。この理由は、横型の電界効果トランジスタは、ゲート電極とドレイン領域のオーバーラップ面積が、縦型の電界効果トランジスタに比べて小さいため、ゲートとドレイン間に付加される寄生容量(ゲート寄生容量)を低減できるからである。
【0028】
しかし、横型の電界効果トランジスタの動作時において生じる抵抗(オン抵抗)を縦型の電界効果トランジスタと同程度の値を得ようとすると、横型の電界効果トランジスタのセル面積は縦型の電界効果トランジスタのセル面積の約2.5倍以上と大きくなるため、素子の小型化に不利である。縦型の電界効果トランジスタの場合、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができる。すなわち、ハイサイドスイッチ用の第1電界効果トランジスタQ1を縦型の電界効果トランジスタで形成することにより、素子の小型化を実現することができ、パッケージングを小型化することができる。
【0029】
一方、第2電界効果トランジスタQ2は、ローサイドスイッチ(低電位側:第2動作電圧)用の電界効果トランジスタであり、非絶縁型DC−DCコンバータ1の整流用のトランジスタであって、制御回路2からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。この第2電界効果トランジスタQ2は、第1電界効果トランジスタQ1と同様にチャネルがチップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。図3に示すように、ローサイドスイッチ用の電界効果トランジスタでは、その電圧をかけている間の時間(オン時間)が、ハイサイドスイッチ用の電界効果トランジスタのオン時間に比べて長くなるので、スイッチング損失よりもオン抵抗による損失が大きく見えてくるので、縦型の電界効果トランジスタを適用することが有利である。すなわち、ローサイドスイッチ用の第2電界効果トランジスタQ2を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型DC−DCコンバータ1に流れる電流が増大しても電圧変換効率を向上させることができる。
【0030】
これら第1電界効果トランジスタQ1のソースと、第2電界効果トランジスタQ2のドレインとを結ぶ配線間には、出力用電源電位を外部に供給する出力端子ET5が設けられ、この出力端子には出力配線が電気的に接続されている。また、この出力配線には、上記コイルL1が電気的に接続されている。また、コイルL1の後段において出力配線と基準電位GNDの供給用の端子との間には上記コンデンサC1が電気的に接続されている。
【0031】
このような回路では、第1及び第2電界効果トランジスタQ1、Q2で同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用の第1電界効果トランジスタQ1がオンの時、第1電界効果トランジスタQ1のドレインに電気的に接続された第1電源端子から第1電界効果トランジスタQ1を通じて出力端子に電流(第1電流)I1が流れ、ハイサイドスイッチ用の第1電界効果トランジスタQ1がオフの時、コイルL1の逆起電圧により電流I2が流れる。この電流I2が流れている時にローサイドスイッチ用の第2電界効果トランジスタQ2をオンすることで、電圧降下を少なくすることができる。上記図3は、この非絶縁型DC−DCコンバータ1のタイミングチャートの一例を示している。上記のようにローサイド用の第2電界効果トランジスタQ2のオン時間は、ハイサイドスイッチ用の第1電界効果トランジスタQ1のオン時間よりも長い。Tonはハイサイドスイッチ用の第1電界効果トランジスタQ1のオン時のパルス幅、Tはパルス周期を示している。上記電流I1は、例えば20A程度の大きな電流である。
【0032】
ところで、近年は、負荷回路4の駆動電流の増大に伴い、必要とされる非絶縁型DC−DCコンバータ1の駆動電流も増大している。また、非絶縁型DC−DCコンバータ1の小型化が要求されている。更に、低電圧を安定的に供給するため、必要とされる非絶縁型DC−DCコンバータ1の動作周波数も高くなってきている。非絶縁型DC−DCコンバータ1の小型化が要求されている理由は、半導体装置の全体的な小型化要求の他、小型化することは非絶縁型DC−DCコンバータ1と負荷回路4との距離を短縮でき、負荷回路4に短時間で大電流を供給する上で好ましいからである。また、非絶縁型DC−DCコンバータ1の動作周波数を高くする他の理由は、コイルL1やコンデンサC1の単位素子を減らすことができ、コイルL1やコンデンサC1を小型化できるからである。
【0033】
ところが、上記のような大電流化や高周波化が進むと、図4に示す、非絶縁型DC−DCコンバータ50において、ハイサイドスイッチ用の第1電界効果トランジスタQ1のソース側に寄生するインダクタンスLsHとゲート側に寄生するインダクタンスLgH、ローサイドスイッチ用の第2電界効果トランジスタQ2のソース側に寄生するインダクタンスLsLの影響により、非絶縁型DC−DCコンバータ50の電圧変換効率が低下するという問題があることを本発明者は見出した。図4は非絶縁型DC−DCコンバータ50に寄生するインダクタンス成分を示した等価回路図である。符号LdH、Lgh、LsH、LdL、LgL、LsLは、第1及び第2電界効果トランジスタQ1、Q2のパッケージ及びプリント配線基板の配線等に寄生するインダクタンスを示している。またVgHは第1電界効果トランジスタQ1をオンにするためのゲート電圧、符号のVgLは第2電界効果トランジスタQ2をオンにするためのゲート電圧を示している。
【0034】
寄生のインダクタンスLsHが増加すると、ハイサイドスイッチ用の第1電界効果トランジスタQ1のターンオン損失およびターンオフ損失(特にターンオン損失)が著しく大きくなり、非絶縁型DC−DCコンバータ50の電圧変換効率が低下する。ターンオン損失及びターンオフ損失は、周波数及び出力電流に比例するので、上記のように非絶縁型DC−DCコンバータ50の大電流化及び高周波化が進むにつれ、損失成分が大きくなる。
【0035】
次に、寄生のインダクタンスLsHが増加すると、ターンオン及びターンオフが遅くなり、ターンオン損失及びターンオフ損失が増加する原因について説明する。図5は、非絶縁型DC−DCコンバータ50の回路動作の説明図、図6は図5の回路動作時のデバイス断面の説明図である。
【0036】
ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲート電圧がしきい値電圧を超え、第1電界効果トランジスタQ1のドレイン領域DR1からソース領域SR1に向かって電流(第1電流)I1が流れ始めると、寄生のインダクタンスLsHにより、逆起電力(LsH×di/dt)が発生し、図4、図5及び図6のA点に比べ、ハイサイドスイッチ用の第1電界効果トランジスタQ1のソース電位が高くなる。第1電界効果トランジスタQ1のゲート電圧は、ドライバ回路3aにより、点Aを基準に与えられるので、ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲート領域G1とソース領域SR1間に印加される電圧は、ゲート電圧VgHよりも低くなる。このため、ハイサイドスイッチ用の第1電界効果トランジスタQ1のチャネル抵抗R1が充分に下がらないので、電流I1の損失が発生する。すなわち、ターンオン時間が長くなる。上記のように大電力化及び高周波化によりターンオン損失及びターンオフ損失が増加するのは、大電力化及び高周波化により逆起電力(LsH×di/dt)が増加するからである。
【0037】
またハイサイドスイッチ用の第1電界効果トランジスタQ1は、非絶縁型DC−DCコンバータ1の出力(負荷回路4の入力)に電力を供給するコイルL1にエネルギーを蓄えるためのスイッチ機能を有しているため、高周波化においてスイッチング動作の高速化を要求される。しかし、第1制御回路3aと第1電界効果トランジスタQ1との間には、寄生のインダクタンスLgHが生じるため、スイッチング動作は遅くなる。すなわち、スイッチング損失となり、電圧変換効率は低下する。
【0038】
一方、ローサイドスイッチ用の第2電界効果トランジスタQ2では、上記のようなスイッチング損失が生じないような構成になっている。すなわち、ハイサイドスイッチ用の第1電界効果トランジスタQ1をオフすると、ローサイドスイッチ用の第2電界効果トランジスタQ2に並列に接続されている寄生ダイオードD2を通じて基準電位GNDから第2電界効果トランジスタQ2のドレイン領域DR2に向かって電流(第2電流)I21が流れる。この状態で、ローサイドスイッチ用の第2電界効果トランジスタQ2のゲート領域G2にゲート電圧VgLを印加しオンすると、第2電界効果トランジスタQ2のソース領域SR2から第2電界効果トランジスタQ2のチャネル領域を通じてドレイン領域DR2に向かって電流(第3電流)I22が流れるが、その前に既に上記電流I21が流れており、電流I22が流れる時の単位時間当たりの電流変化量が小さいので、寄生のインダクタンスLsLによる逆起電力は無視できるほど小さく実質的な損失につながらないからである。
【0039】
ローサイドスイッチ用の第2電界効果トランジスタQ2に並列に接続されている寄生ダイオードD2に電流(第2電流)I21が先に流れているため、ローサイドスイッチ用の第2電界効果トランジスタQ2では、スイッチング損失がほとんど無視できる。これに対しハイサイドスイッチ用の第1電界効果トランジスタQ1においても、同様に寄生ダイオードD1が存在する。しかし、寄生ダイオードD1、D2は、それぞれ第1及び第2電界効果トランジスタQ1、Q2のソースSR1、SR2側にアノード、それぞれ第1及び第2電界効果トランジスタQ1、Q2のドレイン領域DR1、DR2側にカソードが形成される。このため、ハイサイドスイッチ用の第1電界効果トランジスタQ1では、第1電界効果トランジスタQ1のドレイン領域DR1からソース領域SR1に向かって流れる電流(第1電流)と同じ向き(順方向)に形成されないため、ゲート電圧VgHを印加し、オンする前に第1電界効果トランジスタQ1に電流が流れていないため、単位時間当たりの電流変化量が小さくならないことから、スイッチング損失が生じる。
【0040】
また、第2電界効果トランジスタQ2は、非絶縁型DC−DCコンバータ1の整流用のトランジスタであって、制御回路2からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このため、第2電界効果トランジスタQ2のオン時間は、第1電界効果トランジスタQ1よりも長いため、スイッチング損失よりもオン抵抗による損失が顕著となり、オン抵抗の低抵抗化が要求される。しかし、第2電界効果トランジスタQ2と基準電位GNDが供給される端子(第2電源端子)との間には、寄生のインダクタンスLsLが生じるため、オン抵抗は増加し、電流変換効率は低下する。
【0041】
本実施の形態1では、上記のようなハイサイドスイッチ用の第1電界効果トランジスタQ1のソース側に寄生するインダクタンスLgH、LsH、LsLの影響により非絶縁型DC−DCコンバータの電圧変換効率が低下する問題を回避することを主目的として、図7に示すように、ローサイドスイッチ用の第2電界効果トランジスタQ2は、ハイサイドスイッチ用の第1電界効果トランジスタQ1が形成された半導体チップ(第1半導体チップ)5aとは別体の半導体チップ(第2半導体チップ)5bに形成した。また、ドライバ回路(第1及び第2制御回路)3a、3bは互いに同期して交互に動作するものなので、全体的な回路動作の安定性の観点からは、第1及び第2制御回路3a、3bを同一の半導体チップ(第3半導体チップ)5cに形成した。
【0042】
また、それら半導体チップ5a、5b、5cを同一のパッケージ6a内に樹脂封止した。これにより、配線インダクタンスを低減できる。また、非絶縁型DC−DCコンバータ1を小さくすることができる。ここで、配線インダクタンスのみに着目すれば、ハイサイドスイッチ用の第1電界効果トランジスタQ1とローサイドスイッチ用の第2電界効果トランジスタQ2も上記半導体チップ5cに形成した方が好ましい。しかし、一つの半導体チップで形成すると、製造プロセスが複雑になりそれぞれの素子特性が充分に引き出されない。このため製造に時間がかかる上、コストが増大する問題もある。また、ローサイドスイッチ用の第2電界効果トランジスタQ2は、上記のようにハイサイドスイッチ用の第1電界効果トランジスタQ1に比べてオン時間が長いため発熱し易い。したがって、ローサイドスイッチ用の第2電界効果トランジスタQ2を、ハイサイドスイッチ用の第1電界効果トランジスタQ1と同一の半導体チップに形成してしまうと、ローサイドスイッチ用の第2電界効果トランジスタQ2の動作時に発生した熱が半導体基板を通じてハイサイドスイッチ用の第1電界効果トランジスタQ1に悪影響を及ぼすことも懸念される。このような観点からも本実施の形態1では、ハイサイドスイッチ用の第1電界効果トランジスタQ1が形成された半導体チップ5aと、ローサイドスイッチ用の第2電界効果トランジスタQ2が形成された半導体チップ5bと、第1及び第2制御回路3a、3bが形成された半導体チップ5cとを、それぞれ別体の半導体チップに分けて形成している。これにより、ハイサイドスイッチ用の第1電界効果トランジスタQ1とローサイドスイッチ用の第2電界効果トランジスタQ2と第1及び第2電界効果トランジスタ3a、3bとを同一の半導体チップに形成する場合に比べて、非絶縁型DC−DCコンバータ1の製造プロセスを容易にすることができるので、素子特性を充分に引き出すことができる。このため、非絶縁型DC−DCコンバータ1の製造時間を短縮でき、また、コストを低減できる。またハイサイドスイッチ用の第1電界効果トランジスタQ1と第1及び第2制御回路3a、3bとが、ローサイドスイッチ用の第2電界効果トランジスタQ2の動作時に発生した熱による悪影響を受けないようにすることができるので、非絶縁型DC−DCコンバータ1の動作安定性を向上させることができる。
【0043】
しかし、電圧変換効率を向上するためには、3つの半導体チップ5a、5b、5cを単にダイパッド7a1、7a2、7a3に配置し、同一のパッケージ6aで樹脂封止するだけでは、寄生のインダクタンスが充分に低減することができないことを本発明者は見出した。次に、図7に示した本実施の形態1の非絶縁型DC−DCコンバータ1の具体的な構成例を図8〜図20により説明する。
【0044】
図8は非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図9は図8のY1−Y1線の断面図、図10は図8の半導体装置の製造方法を示す組み立てフロー図、図11はリードフレームの単位領域の平面図、図12は図11のリードフレームの裏面を示す平面図、図13は図10に示す組み立てフローのダイボンディング工程に対応した組み立て状態の一例を示すリードフレームの単位領域の平面図、図14は図10に示す組み立てフローのワイヤボンディング工程に対応した組み立て状態の一例を示すリードフレームの単位領域の平面図である。図15は図8の半導体チップ5aの拡大平面図、図16は図15のB−B線の断面図、図17は図8の半導体チップ5bの要部拡大断面図、図18は図15のC−C線の断面図、図19は半導体チップ5bの拡大平面図、図20は図8の半導体チップ5cの出力段回路構成図、図21は図8の半導体チップ5cの要部断面図である。なお、図8では、図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0045】
本実施の形態1の上記パッケージ6aは、例えばQFN(Quad Flat Non-leaded package)構成とされている。ただし、QFNに限定されるものではなく種々変更可能であり、例えば、QFP(Quad Flat Package)やSOP(Small Out line Package)等のようなフラットパッケージ構成としても良い。パッケージ6aは、3つのダイパッド(チップ搭載部材)7a1、7a2、7a3と、複数のリード(外部端子、インナーリード)7b1、7b2、7b3、7b4と、ボンディングワイヤ(以下、単にワイヤという)WRと、封止部材(樹脂封止体)8とを有している。ダイパッド(第1タブ、第1チップ搭載部)7a1、ダイパッド(第2タブ、第2チップ搭載部)7a2、ダイパッド(第3タブ、第3チップ搭載部)7a3及び複数のリード7b(7b1、7b2、7b3、7b4)は、例えばアロイ等のような金属からなる。ワイヤWRは、例えば金(Au)等からなる。封止部材8は、例えばエポキシ系樹脂からなる。
【0046】
図8に示すように、ダイパッド7a1、7a2、7a3は、方形状であり、それぞれが所定の間隔を持って配置され、前記複数のリード7bとともに、リードフレームを構成する。図8の左上のダイパッド7a1上には、半導体チップ5aがその主面を上に向けた状態でダイパッド7a2の一辺と隣り合うダイパッド7a1の一辺に寄せて配置(搭載)されている。半導体チップ5aの主面には、上記のようにハイサイドスイッチ用の第1電界効果トランジスタQ1が形成されている。また、半導体チップ5aの主面には、各種回路の電極を引き出す外部端子として複数のボンディングパッド(以下、単にパッドという)BPが配置されている。このように、半導体チップ5aをダイパッド7a2に寄せて配置することで、第1電界効果トランジスタQ1のソースと第2電界効果トランジスタQ2のドレインとの間に生じる寄生のインピーダンスLsHを低減することができる。また、図8の下側の相対的に最も大きなダイパッド7a2上には、半導体チップ5bがその主面を上に向けた状態で出力端子よりも第2電源端子(端子ET4、L字ラインに沿って配置された複数のリード7b2)に近いダイパッド7a2の角部に寄せて配置されている。半導体チップ5bの主面には、上記のようにローサイドスイッチ用の第2電界効果トランジスタQ2が形成されている。また、半導体チップ5bの主面には、各種回路の電極を引き出す外部端子として複数の電極用のパッドBPが配置されている。このように、半導体チップ5bを第2電源端子の角部に寄せて配置することで、第2電界効果トランジスタQ2のソースと第2電源端子との間に形成するワイヤWRの配線長さを短くできる。これにより、ワイヤWRの配線抵抗を低減でき、かつ、基準電位GNDをさらに強化することができる。さらに、図8の右上のダイパッド7a3上には、半導体チップ5cがその主面を上に向けた状態で半導体チップ5cと半導体チップ5aとの距離が半導体チップ5cと半導体チップ5bとの距離よりも近くなるように配置されている。半導体チップ5cの主面には、上記のように第1及び第2制御回路3a、3bが形成されている。また、半導体チップ5cの主面には、各種回路の電極を引き出す外部端子として複数の電極用のパッドBPが配置されている。このように、半導体チップ5cは半導体チップ5cと半導体チップ5aとの距離が半導体チップ5cと半導体チップ5bとの距離よりも近くなるように配置することで、第1電界効果トランジスタQ1のゲートと半導体チップ5cとの間に生じる寄生のインダクタンスLgHを低減でき、スイッチング損失を改善することができる。これら半導体チップ5a、5b、5cを、それぞれダイパッド7a1、7a2、7a3における所定の位置に配置することで、単にダイパッド7a1、7a2、7a3に半導体チップ5a、5b、5cを配置するよりも電圧変換効率を向上することができる。なお、半導体チップ5a、5b、5cは、各々の特性の違いから外形サイズ(面積)は異なり、半導体チップ5aの外形サイズは半導体チップ5cの外形サイズよりも大きく形成され、半導体チップ5bの外形サイズは半導体チップ5aの外形サイズよりも大きく形成されている。また、複数の電極用のパッドBPは、例えばアルミニウム等のようなメタルからなる。半導体チップ5cは第1及び第2制御回路3a、3bを有し、第1及び第2制御回路3a、3bはそれぞれ第1及び第2電界効果トランジスタQ1、Q2のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ素子の外形サイズを小さくしたい。これに対し、第1及び第2電界効果トランジスタQ1、Q2には、電流I1、I2が流れるため、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位セル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップ5a、5bの外形サイズは、半導体チップ5cの外形サイズよりも大きく形成している。さらに、図3に示したように、ローサイドスイッチ用の第2電界効果トランジスタQ2は、ハイサイドスイッチ用の第1電界効果トランジスタQ1よりもオン時間が長い。このため、ローサイドスイッチ用の第2電界効果トランジスタQ2のオン抵抗は、ハイサイドスイッチ用の第1電界効果トランジスタQ1のオン抵抗よりもさらに低減する必要がある。これにより、半導体チップ5bの外形サイズは、半導体チップ5aの外形サイズよりも大きく形成している。
【0047】
半導体チップ5a、5b、5cの電極用のパッドBPは、上記ワイヤWRを通じて各部と電気的に接続されている。例えば電極用のパッドBPのうち、半導体チップ5aの第1電界効果トランジスタQ1のソースに接続されたソース電極用のパッドBP1は、複数のワイヤWRを通じて、ダイパッド7a1と電気的に接続されている他、半導体チップ5cの複数の電極用のパッドBPの中で、第1電界効果トランジスタQ1のソースと電気的に接続される電極用のパッドBP2と電気的に接続されている。また、半導体チップ5aの第1電界効果トランジスタQ1のゲートに接続されたゲート電極用のパッドBP3は、複数のワイヤWRを通じて、半導体チップ5cの複数の電極用のパッドBPの中で、第1電界効果トランジスタQ1のゲートと電気的に接続される電極用のパッドBP4と電気的に接続されている。また、半導体チップ5bの第2電界効果トランジスタQ2のソースに接続されたソース電極用のパッドBP5は、複数のワイヤWRを通じて、複数のリード(第2電源端子)7b2と電気的に接続されている他、半導体チップ5cの複数の電極用のパッドBPの中で、第2電界効果トランジスタQ2のソースと電気的に接続される電極用のパッドBP6と電気的に接続される。また、半導体チップ5bの第2電界効果トランジスタQ2のゲートに接続されたゲート電極用のパッドBP7は、複数のワイヤWRを通じて、半導体チップ5cの複数の電極用のパッドBPの中で、第2電界効果トランジスタQ2のゲートと電気的に接続される電極用のパッドBP8と電気的に接続される。複数のリード7b2には、端子ET4を通じて基準電位GNDが供給される。また、半導体チップ5a、5bの裏面の各々は、第1及び第2電界効果トランジスタのドレインと接続したドレイン電極とされており、ダイパッド7a1、7a2と電気的に接続されている。ダイパッド7a1は、それと一体的に形成されたリード7b1と電気的に接続されている。リード7b1は、入力用電源電位Vinが供給される端子ET1と電気的に接続される。また、ダイパッド7a2は、それと一体的に形成されたリード7b3と電気的に接続されている。リード7b3は、出力用電源電位を外部に供給する出力端子ET5と電気的に接続されている。端子ET5には、上記コイルL1が電気的に接続される。なお、上記ワイヤWRのワイヤボンディングには、例えば超音波熱圧着ボンディングが用いられる。このため、ダイパッド7a1、7a2、7a3におけるボンディング部に超音波が旨く伝わらないとボンディング不良となる虞があるため、図9に示すように、ハーフエッチ領域を避けてワイヤボンディングしている。これにより、ボンディング不良を抑制することができる。
【0048】
半導体チップ5a、5b、5c及びワイヤWRは樹脂封止体8により封止されているが、ダイパッド7a1、7a2、7a3の裏面(チップ搭載部の反対側の面)と複数のリード7bの一部は外部に露出されている。半導体チップ5a、5b、5cの動作時に発生した熱は、半導体チップ5a、5b、5cの裏面からダイパッド7a1、7a2、7a3を通じてその裏面側から外部に放熱されるようになっている。また、各々のダイパッド7a1、7a2、7a3は、半導体チップ5a、5b、5cの面積よりも大きく形成されている。これにより非絶縁型DC−DCコンバータ1の放熱性を向上させることができる。なお、この構造ではダイパッド7a1、7a2、7a3の裏面(半導体チップ5a、5b、5cが搭載された面の反対側の面)も、リード7bの裏面(ワイヤWRが接続された面の反対側の面であって、配線基板の端子と接合される接合面)も、パッケージ6aの搭載面(パッケージ6aを配線基板に搭載するときに配線基板に対向する面)に存在する。
【0049】
次に、図10に示す組み立てフロー図を用いて本実施の形態1の半導体装置の製造方法について説明する。
【0050】
まず、半導体ウェハの裏面にダイシングテープを貼り付け、ダイシングブレードにより個片化を行い、個々の半導体チップ5a、5b、5cに分割する。
【0051】
一方、図11及び図12に示すような半導体チップ5a、5b、5cを搭載可能なダイパッド7a1、7a2、7a3と、その周囲に配置された複数のリード7bとを有し、かつダイパッド7a1、7a2、7a3のそれぞれの裏面の周辺部がハーフエッチング加工などによって薄く形成されているリードフレーム10を準備する。
【0052】
次に、ダイボンディング工程を行う。上記リードフレームのダイパッド7a1、7a2、7a3の表面側にダイボンド材を介して半導体チップ5a、5b、5cを固着する。
【0053】
一方、その太さが、例えば50μmであり、半導体チップ5a、5bの電極とそれに対応する各部(リード、チップ搭載部)とを電気的に接続するワイヤWR1、WR2と、その太さが、例えば30μmであり、半導体チップ5cとそれに対応する各部(リード、チップの電極)とを電気的に接続するワイヤWR3とを準備する。
【0054】
次に、ワイヤボンディング工程を行う。半導体チップ5a、5b、5cとそれぞれに対応する各部とを金線などのワイヤ(金属細線)WRで、超音波により接続(圧着)する。
【0055】
その後、樹脂封止(モールド)工程を行う。その際、まず、図10に示すように、樹脂成形金型の下型の金型面上に封止用テープを配置する。さらに、封止用テープ上にリードフレーム10を配置した後、複数のリード7bの一部とダイパッド7a1、7a2、7a3が封止用テープに密着するように樹脂成形金型の型締め(クランプ)を行う。なお、封止用テープの粘着強度は、例えば0.5N以上と高い粘性ものを使用する。
【0056】
続いて、上金型(キャビティ)内に封止用樹脂を注入し、ダイパッド7a1、7a2、7a3の一部と、複数のリード7bの一部とが樹脂封止体8(封止部材)から露出するように半導体チップ5a、5b、5cおよび複数のワイヤWRを樹脂封止して樹脂封止体8を形成する(モールド工程)。
【0057】
最後に、注入した封止用樹脂を硬化し(レジンキュア工程)、マーク工程を行った後に、リードフレーム10から製品部分を分割する。
【0058】
本実施の形態1では、上記図10に示す組み立てフローにおいて、樹脂封止工程の前にリードフレーム10の裏面に封止用テープを貼り付けておく。これは、本実施の形態1のように1つのパッケージ6a内に複数のダイパッド7a1、7a2、7a3を持つような構成のものの樹脂封止工程では、図11に示す3つのダイパッド7a1、7a2、7a3の境界を形成するスリットの交点部分Zにおいて樹脂漏れが生じ易く、その交点部分Zを通じてダイパッド7a1、7a2、7a3の裏面(パッケージ6aを配線基板に実装するときの実装面)側に入り込んだ樹脂(樹脂バリ)がパッケージ6aの実装を邪魔して実装不良を招くのを防止するためである。そこで、本実施の形態1では、上記のような樹脂漏れが生じないように、封止工程に先立って3つのダイパッドの裏面側(3つのダイパッドの境界を形成するスリットを含む)に封止用テープをしっかりと貼り付け上記交点部分Z等から封止用樹脂がダイパッド7a1、7a2、7a3の裏面に漏れないようにしている。これにより、樹脂バリによるパッケージ6aの実装不良を防止できる。上記のように封止用テープは封止工程時にダイパッド7a1、7a2、7a3等にしっかりと接着されていることが好ましいので、そのうような観点から封止用テープの粘着強度は、例えば0.5N以上と高い粘性強度が得られるものが好ましい。一方、近年は、例えばニッケル(Ni)/パラジウム(Pd)/金(Au)フラッシュめっきの施されたリードフレーム10が使用されている。これは、Pd(パラジウム)めっき製のリードフレーム10の場合、パッケージ6aを配線基板に実装する際に鉛フリー半田の使用を実現でき環境に良いといった効果の他、一般的なリードフレームではワイヤボンディングのためにリードフレームのワイヤボンディング部に予め銀(Ag)ぺーストを塗布しておくことが必要なのに対してそのようなAgペースト材が塗布されていなくてもワイヤを接続できる等の効果を有しているからである。ところで、Pdめっき製のリードフレーム10の場合でも上記のような樹脂バリによる実装不良の問題が生じるので、樹脂バリが形成された場合は、樹脂バリを洗浄処理等により除去することが行われるが、Pdめっき製のリードフレーム10の場合、製造工程を削減するために、樹脂封止工程の前にリードフレーム10にめっき処理を施しているため、洗浄処理等によりこの樹脂バリを剥がそうとすると、予めめっきしたPdめっき膜も剥離してしまうため問題である。すなわち、Pdめっき製のリードフレーム10を使用できない可能性がある。これに対して、本実施の形態1では、上記のように樹脂バリの形成を防止でき、封止工程後に強い洗浄処理を行わないで済むので、上記のような良好な効果を持つPdめっき製のリードフレーム10を使用できる。
【0059】
次に、本実施の形態1では、図11及び図12に示すような単位領域を持つリードフレーム10を使用する。図11に示すように、ダイパッド7a1、7a2、7a3は方形状であり、それぞれが所定の間隔を持って配置されている。また、ダイパッド7a1は、それと一体的に形成されたリード7b1と電気的に接続されている。リード7b1は、入力用電源電位Vinが供給される端子ET1(第1電源端子、第1電源電位)と電気的に接続される。また、ダイパッド7a2は、それと一体的に形成されたリード7b3と電気的に接続されている。リード7b3は、出力用電源電位を外部に供給する出力端子ET5(第2電源端子、第2電源電位)と電気的に接続される。また、複数のリード(第2電源端子)7b2は、樹脂封止体8の周辺に沿ってL字型に繋がって形成されている。このように、リード7b2をL字型に形成することで、複数のリード7bに分割されているよりも体積が増加するため、基準電位GNDを強化できる。さらに、図12に示すようにダイパッド7a1、7a2、7a3の裏面の周辺部にハーフエッチ領域11を形成している。このように、ハーフエッチ領域11(斜めのハッチングを付した領域)を形成することでリードフレーム10と樹脂封止体8との密着力を強くできる。すなわち、リード抜けを抑制または防止できる。特に半導体装置の軽薄軽量化の要求に伴いリードフレームの厚さも薄くなってきていることに加え、リード7bは他の部分に比べて細く、しかもその先端が他の部分と接続されずに浮いているような状態なので、何ら手段を施さずに樹脂封止するとリード部分が変形または剥離してしまう場合がある。そこで、リード7bの先端側の裏面外周部分もハーフエッチし、リード7bの先端側の裏面外周に段差を形成する。これにより、封止工程時に封止用樹脂がそのハーフエッチ部分に流れ込み、ハーフエッチ部分を覆い、リード7bの先端側外周部を押さえ込むようになるので、リード7bが変形したり剥離したりするのを抑制または防止することができるようになっている。
【0060】
上記リードフレーム10を使用し、図10に示すダイボンディング工程を図13にて説明する。まずS1−1工程に示すように、半導体チップ5cをダイパッド7a3にダイボンドする。次にS1−2工程に示すように、半導体チップ5aをダイパッド7a1に配置する。最後にS1−3工程に示すように、半導体チップ5bをダイパッド7a3に配置する。このように、外形サイズの小さい半導体チップ5c、5a、5bから順にダイパッド7a3、7a1、7a2に搭載することで、生産性を向上することができる。なお、それぞれ半導体チップ5a、5b、5cをダイパッド7a1、7a2、7a3に配置するには、例えば半田ペースト材を使用するが、図面を見易くするため、省略する。
【0061】
次に、図10に示すワイヤボンディング工程を図14にて説明する。まずS2−1工程に示すように、半導体チップ5aとダイパッド7a2とを複数のワイヤWR1(第1ワイヤ)で電気的に接続する。次にS2−2工程に示すように、半導体チップ5bとリード7b2(第2電源端子)とを複数のワイヤWR2(第2ワイヤ)で電気的に接続する。最後に、S2−3工程に示すように、半導体チップ5cとそれに対応する各部とを複数のワイヤWR3(第3ワイヤ)で電気的に接続する。ワイヤWR1、WR2、WR3は、例えば金(Au)等からなる。また、ワイヤWR1、WR2の太さは、例えば50μmである。また、ワイヤWR3の太さは、例えば30μmである。
【0062】
本実施の形態1では、電圧変換効率の向上を主目的とし、そのためには半導体チップ5aと出力端子との間に生じる寄生のインダクタンスLsHの低減と、また、半導体チップ5bとリード7b2(第2電源端子)との間に生じる寄生のインピーダンスLsLの低減を図る。これにより、半導体チップ5aとダイパッド7a2とをワイヤWR3よりも太い複数のワイヤWR1を並べて電気的に接続している。また、半導体チップ5bとリード7b2(第2電源端子)とをワイヤWR3よりも太い複数のワイヤWR2を並べて電気的に接続している。このように太いワイヤWR1、WR2を複数並べて接続することで、それぞれの配線経路に生じる寄生のインピーダンスLsH、LsLを低減でき、さらに、基準電位GNDの強化もできる。しかし、太いワイヤWRを超音波によりボンディングすると、細いワイヤWR3よりも大きい荷重を必要とする。細いワイヤWR3を先に接続した後に太いワイヤWR1、WR2を接続すると、大きい荷重により先に接続した細いワイヤWR3が断線する虞がある。本実施の形態1のように、ダイパッド(チップ搭載部)7a1、7a2、7a3が分離している場合では、特にこの断線の問題が顕著に生じる。このため、本実施の形態1では、図14に示すように太いワイヤWR1を接続した後ワイヤWR2を接続し、さらにワイヤWR2を接続した後に細いワイヤWR3を接続している。これにより、複数のワイヤWR1、WR2、WR3の断線を抑制することができる。なお、ワイヤWR1とワイヤWR2とは同じ太さであるため、ワイヤWR2を先に接続した後にワイヤWR1を接続してもよい。
【0063】
次に、図15は上記半導体チップ5aの拡大平面図、図16は図15のB−B線の断面図、図17は半導体チップ5aの要部拡大断面図、図18は図15のC−C線の断面図を示している。
【0064】
半導体チップ5aは、その厚さ方向と交差する平面形状が方形状になっており、本実施の形態1では、例えば長方形になっている。半導体チップ5aは、これに限定されないが、例えば半導体基板15、この半導体基板15の主面5ax(図9等参照)に形成された複数のトランジスタ素子、前記半導体基板15の主面上において絶縁層12、配線層13の夫々を複数段積み重ねた多層配線層、この配線層13を覆うようにして形成された表面保護膜(最終保護膜)14等を有する構成となっている。配線層13は、例えばアルミニウム(Al)のような金属材料からなる。表面保護膜14は、例えばポリイミド膜(PiQ)のような有機膜からなる。
【0065】
半導体チップ5aは、互いに反対側に位置する主面(回路形成面)5ax及び裏面5ay(図9等参照)を有し、半導体チップ5aの主面5ax側には集積回路が構成されている。集積回路は、主に、半導体基板15の主面5axに形成されたトランジスタ素子及び多層配線層に形成された配線によって構成されている。
【0066】
半導体チップ5aの主面5axには、複数の電極用のパッド(電極)BPが形成されている。複数の電極用のパッドBPは、第1電界効果トランジスタQ1のソース及びゲートに接続されたソース電極用のパッドBP1及びゲート電極用のパッドBP3を有し、半導体チップ5aの多層配線層のうちの最上層の配線層13に形成され、各々の電極用のパッドBPに対応して半導体チップ5aの表面保護膜14に形成されたボンディング開口14aを通じて露出されている。ソース電極用のパッドBP1は、図17に示すように、半導体チップ5aの一対の長辺(X方向)に沿って形成され、本実施の形態1では、例えば2つのソース電極が向かい合うように延在している。ゲート電極用のパッドBP3は、半導体チップ5aの一対の短辺において、中心に近い位置に形成されている。さらに説明すると、図8に示すように、ゲート電極用のパッドBP3は半導体チップ5cにおける第1制御回路3aの出力段に、最も近い辺における、中心に近い位置に形成する。本実施の形態1では、ゲート電極用のパッドBP3の形状が正方形であり、例えば280μmである。また、半導体チップ5aは、ゲート電極用のパッドBP3と電気的に接続されるゲート電極パターンを有する。ゲート電極パターンは、半導体チップ5aの一対の短辺の一方(ゲート電極用のパッドBP3と接続している辺)から他方に向かってX方向に延在し、かつ、2つのソース電極用のパッドBP1の間に形成される部分(第1配線、第1部分)BP3aと、半導体チップ5aの主面における周辺に沿って形成される部分(第2配線、第2部分)BP3bとから成る。また、ゲート電極パターンの第1配線BP3aにおいて、一対の短辺の一端部(ゲート電極用のパッドBP3と接続している辺)と反対側の端部は、第2配線BP3bの一部と繋がらないように形成する。ゲート電極パターンの幅は、例えば25μmである。ゲート電極パターンは、例えばアルミニウム(Al)のような金属からなる。この半導体チップ5aとダイパッド7a2とを複数のワイヤWR1で電気的に接続する際、図8に示すように、Y方向に向かって、かつ第1配線を挟んで千鳥配置している。
【0067】
このように、半導体チップ5aはX方向に伸びる長方形で形成することで、上記のように半導体チップ5aをダイパッド7a2に寄せて配置する(半導体チップ5aの長辺がダイパッド7a2の長辺に沿うような状態で配置する)観点に付け加えて、さらにソース電極用のパッドBP1もダイパッド7a2に寄せて、かつ、一対の長辺に沿って配置することができる。これにより、ソース電極BP1とダイパッド7a2とを電気的に接続するワイヤWR1は、その個々のワイヤWR1の長さを短く形成できる上、より多くのワイヤWR1を並べて配置することができるため、寄生のインダクタンスLsHを低減できる。また、ゲート電極パターンの第1配線BP3aにおいて、一対の短辺の一端部(ゲート電極BP3と接続している辺)と反対側の端部は、第2配線BP3bの一部と繋がらないように形成することで、第1電界効果トランジスタQ1のソース領域SR1を分離しないで形成できる。すなわち、ソース領域SR1を分離しないで形成することで、オン抵抗を低減することができる。
【0068】
また、半導体チップ5aのソース電極用のパッドBP1には、2種類のワイヤWRが電気的に接続されている。1種類目は、ダイパッド7a2と電気的に接続されるワイヤWR1である。2種類目は、半導体チップ5cの複数の電極用のパッドBPの中で第1電界効果トランジスタQ1のソースと電気的に接続されるパッドBP2(BP)とを結ぶワイヤWR3a(WR3)である。すなわち、半導体チップ5aのソース電極用のパッドBP1と電気的に接続されるワイヤWRは、ダイパッド7a2側と第1制御回路3a側とに分離している。
【0069】
これにより、第1電界効果トランジスタQ1のソースからダイパッド7a2を通じて出力端子に流れる電流I11(I1)と、第1制御回路3aに向かって流れる電流I12(I1b)の経路を分散できるため、それぞれのワイヤWRに生じる電流負荷を低減できる。このため、第1電界効果トランジスタQ1と第1制御回路3aとの間に生じる寄生のインダクタンスを低減できることから、スイッチング損失をさらに改善できる。
【0070】
次に、図16は上記半導体チップ5aのB−B線の断面図である。半導体チップ5aの半導体基板15は、例えばn+型のシリコン(Si)単結晶からなり、その裏面には第1電界効果トランジスタQ1のドレイン領域DR1に接続されたドレイン電極(外部端子)が形成されている。ドレイン電極は、例えば金(Au)等の金属が蒸着されて形成されており、上記のようにダイパッド7a2と接続される。一方、半導体基板15の主面には、例えばn型のシリコン単結晶からなるエピタキシャル層16epが形成されている。このエピタキシャル層16epには、n−型の半導体領域17n1と、その上のp型の半導体領域17pと、その上のn+型の半導体領域17n2とが形成されている。そして、このような半導体基板15およびエピタキシャル層16epには、例えばトレンチゲート構造のnチャネル型の縦型の第1電界効果トランジスタQ1が形成されている。さらにその上にソース領域SR1の配線層13b及びゲート領域G1の配線層13aが形成され、それら最上層の配線層13a、13bを保護するための表面保護膜14が形成される。さらに表面保護膜14にボンディング開口部14aを形成し、そのボンディング開口部14aから露出したソース領域SR1と接続するソース電極用のパッド(外部端子)BP1を形成する。ゲート領域G1は、例えばポリシリコン(poly-Si)で形成される。またソース電極用のパッドBP1は、例えば金(Au)等の金属が蒸着されて形成されており、上記のようにダイパッド7a2と電気的に接続するためのワイヤWR1が接続される。
【0071】
第1電界効果トランジスタQ1は、図17に示すように、ソース領域SR1としての機能を持つ上記n+型の半導体領域17n2と、ドレイン領域DR1としての機能を持つ上記n−型の半導体領域17n1と、チャネル形成領域CH1としての機能を持つ上記p型の半導体領域17pと、エピタキシャル層16epの厚さ方向に掘られた溝18の内壁面に形成されたゲート絶縁膜19と、溝18内にゲート絶縁膜19を介して埋め込まれたゲート領域G1とを有している。ゲート領域G1は、上記ゲート電極用のパッドBP3と電気的に接続されている。このようなトレンチゲート構造とすることにより、第1電界効果トランジスタQ1の単位領域の微細化及び高集積化が可能となっている。ゲート領域G1上にはキャップ絶縁膜20が形成されており、ソース電極用のパッドBP1とゲート領域G1との絶縁が図られている。電極用のパッドBP1は、ソース用のn+型の半導体領域17n2の他、チャネル形成用のp型の半導体領域17pとも電気的に接続されている。第1電界効果トランジスタQ1の動作時の上記電流I1は、ソース領域SR1とドレイン領域DR1との間を溝18の深さ方向に沿って(ドリフト層の厚さ方向に流れる)、かつゲート絶縁膜19の側面に沿って流れる。このような縦型の第1電界効果トランジスタQ1は、チャネルが水平方向に形成される横型の電界効果トランジスタより、単位セル面積あたりのゲート面積が大きく、またゲート領域G1とドレインのドリフト層との接合面積が大きいため、ゲート−ドレイン間の寄生容量が大きくなる反面、単位セル面積あたりのチャネル幅を大きくすることができ、オン抵抗を小さくすることができる。
【0072】
半導体チップ5aは、図16に示すように、図17で説明したような電界効果トランジスタが複数個並べて形成されている。
【0073】
次に、図18は上記半導体チップ5aのC−C線(図15参照)の断面図である。第1電界効果トランジスタQ1の半導体基板15は、例えばn+型のシリコン単結晶からなる。半導体基板15の主面には、例えばn型のシリコン単結晶からならエピタキシャル層16epが形成されている。構成は、上記エピタキシャル層とほぼ同じであるため説明を省略する。さらにエピタキシャル層16ep上にp−型のウエル領域PWLが形成されている。そのp−型のウエル領域PWLの上に、フィールド酸化膜FLDを介してゲート領域(G-poly)G1が形成されている。ゲート領域G1の表面には絶縁酸化膜(SiO2)21が形成され、この絶縁酸化膜21に開口部21aを形成し、前記開口部を介してゲート領域G1と接続される配線層13aを形成する。前記配線層13aは、ゲート電極用のパッドBP2である。さらに、ゲート電極用のパッドBP2に接続されたゲート電極(外部端子)が形成されている。一方、p−型のウエル領域PWLの側面にチャネル領域CH1が形成され、前記チャネル領域CH1上にソース領域SR1の配線層13bが形成される。前記配線層13bは、ソース電極用のパッドBP1である。さらに、ソース電極用のパッドBP1に接続されたソース電極(外部端子)ET5が形成されている。ゲート領域G1の配線層13aとソース領域SR1の配線層13bは、最上層の配線層である。なお、配線層13a、13bは、例えばアルミニウム(Al)のような金属で形成される。
【0074】
次に、図19は上記半導体チップ5bの拡大平面図を示している。なお、半導体チップ5bの素子構成は、半導体チップ5aとほぼ同じであるため、既に図15において説明したので省略する。また半導体チップ5bのデバイスの断面構成は、図16〜図18とほぼ同じなので、図16〜図18において既に説明したので省略する。
【0075】
半導体チップ5bは、その厚さ方向と交差する平面形状が方形状になっており、本実施の形態1では、例えば長方形になっている。また一対の長辺と一対の短辺はそれぞれ、L字型に繋がって形成された複数のリード7b2(第2電源端子)の2辺とXY比がほぼ同じ大きさである(図8参照)。半導体チップ5bは、互いに反対側に位置する主面(回路形成面)5bx及び裏面5byを有し、半導体チップ5bの主面5bx側には集積回路が構成されている。集積回路は、主に、半導体基板の主面5bxに形成されたトランジスタ素子及び多層配線層に形成された配線によって構成されている。
【0076】
半導体チップ5bの主面5bxには、図19に示すように、複数のパッド(電極)BPが形成されている。複数の電極用のパッドBPは、ローサイドスイッチ用の第2電界効果トランジスタQ2のソースに接続されたソース電極用のパッドBP5と、ローサイドスイッチ用の第2電界効果トランジスタQ2のゲートに接続されたゲート電極用のパッドBP7とを有し、半導体チップ5bの多層配線層のうちの最上層の配線層に形成され、各々の電極用のパッドBPに対応して半導体チップ5bの表面保護膜22に形成されたボンディング開口22aによって露出されている。半導体チップ5bの複数の電極用のパッドBPの中で第2電界効果トランジスタQ2のゲートと電気的に接続されるゲート電極用のパッドBP7は、半導体チップ5bに主面において、半導体チップ5cに最も隣接する角部に近い位置に配置されている。さらに半導体チップ5bは、ゲート電極用のパッドBP7と電気的に接続されるゲート電極パターンを有する。ゲート電極パターンは、半導体チップ5bの一対の長辺の一方(第1電源端子ET1側)から他方(第2電源端子ET4側)に向かってY方向に延在している。ソース電極用のパッドBP5は、前記複数のゲート電極パターンの間に配置され、かつ半導体チップ5bの一対の長辺の他方から一方に向かってY方向に延在されている。さらに説明すると、ゲート電極パターンは、ソース電極用のパッドBP5の間に形成される部分(第3配線、第3部分)BP7aと、半導体チップ5bの主面における周辺に沿って形成される部分(第4配線、第4部分)BP7bとからなる。また、ゲート電極パターンの第3配線BP7aにおいて、一対の長辺の一方と反対側の他方(第2電源端子ET4側)の端部は、第4配線BP7bの一部と繋がらないように形成する。ゲート電極パターンの幅は、例えば25μmである。ゲート電極パターンは、例えばアルミニウム(Al)のような金属からなる。また、ソース電極用のパッドBP5と複数のリード(第2電源端子)7b2とを複数のワイヤWR2で電気的に接続している。
【0077】
第2制御回路3bから供給される電流は、第2電界効果トランジスタQ2のゲートを通じて第2電源端子に流れる。このため、ゲート電極パターンが一対の短辺の一方から他方に向かってX方向に形成されていると、長辺に沿って配置された複数のリード7b2に向かって流れる電流経路を遮断することになる。これに対して、本実施の形態1では、ゲート電極パターンを一対の長辺の一方から他方に向かって延在形成するため、その電流経路を確保できる。このため、電圧変換効率の低下を抑制することができる。また、ソース電極用のパッドBP5は、図19に示すように、半導体チップ5b上に広く形成することで、基準電位GNDを供給する複数のリード7b2と電気的に接続するワイヤWR2の数を多数接続することが可能になる。すなわち、多数のワイヤWR2を接続することで、配線経路に生じる寄生のインピーダンスLsLをさらに低減できる。また、半導体チップ5bの外形サイズは、L字型に形成された複数のリード7b2とほぼ同じにすることで、接続する複数のワイヤWR2の長さを短くできる。すなわち、各々がほぼ同じ長さの複数のワイヤWR2で接続できるため、それぞれのワイヤWR2に生じる寄生のインピーダンスLsLのばらつきが抑制できる。このため、それぞれのワイヤWR2に流れる電流の大きさにもばらつきが生じ難くなるため、電圧変換効率を向上することができる。
【0078】
また、ハイサイドスイッチ用の第1電界効果トランジスタQ1からローサイドスイッチ用の第2電界効果トランジスタQ2にスイッチを切り替えるときに、電流(貫通電流)が第1電源端子ET1から第2電源端子に向かって流れてしまう現象(セルフ・ターンオン)が生じる。このため、本実施の形態1では、ローサイドスイッチ用の第2電界効果トランジスタQ2のしきい値電圧VthHはハイサイドスイッチ用の第1電界効果トランジスタQ1のしきい値電圧VthLよりも高い値で制御することで、貫通電流の経路を遮断することができる。すなわち、上記セルフ・ターンオンを抑制することができる。
【0079】
次に、図20は本実施の形態1の半導体装置の制御回路の回路構成図、図21は図20の半導体装置の制御回路の断面図である。
【0080】
半導体チップ5cは、第1及び第2制御回路3a、3bを有している。第1制御回路3aは、ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲートを制御する回路であり、複数の電界効果トランジスタM1、M2、M3、M4で構成されている。複数の電界効果トランジスタM1、M2、M3、M4のうち、ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲートを制御する部分は、出力段にあたる電界効果トランジスタM1、M2であり、前記電界効果トランジスタM1、M2の出力信号によりハイサイドスイッチ用の電界効果トランジスタQ1のゲートは制御される。出力段の電界効果トランジスタM1のドレインに電気的に接続されたハイサイドスイッチ用の第1電界効果トランジスタQ1のゲート制御電圧を入力する端子(VCIN)ET2から電位が供給され、制御信号を出力している。また、電界効果トランジスタM1のドレインには、ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲートを制御するための、ブートストラップ回路用の端子ET6が接続されている。ハイサイドスイッチ用の第1電界効果トランジスタQ1のソースの電位が基準電位GNDに対して高い値(浮いている)なので、その電圧に対して端子ET6から電圧を供給している。なお、本実施の形態1では、4つの電界効果トランジスタM1、M2、M3、M4で説明したが、これに限定されるものではなく、さらに複数個の電界効果トランジスタを有してもよい。
【0081】
また、第2制御回路3bは、ローサイドスイッチ用の第2電界効果トランジスタQ2のゲートを制御する回路であり、複数の電界効果トランジスタM5、M6で構成されている。電界効果トランジスタM5のドレインは、ローサイドスイッチ用の第2電界効果トランジスタQ2のゲート制御電圧を入力する端子(VLDRV)ET3から電位が供給され、制御信号を出力している。また回路動作は、上記第1制御回路3aとほぼ同じであり、説明を省略する。
【0082】
次に、図21は図20で説明した制御回路の素子構造を示している。なお、図21の第2制御回路3bのデバイス構成は、第1制御回路3aとほぼ同じなので、第1制御回路3aを説明することで第2制御回路3bの説明は省略する。
【0083】
第1電界効果トランジスタQ1には、例えばCMOS(Complementary MOS)インバータ回路により形成された第1制御回路3aが形成されている。第1制御回路3aは、nウエルNWLに形成されたpチャネル型の横型(チャネルが水平方向(半導体基板の主面に対して水平方向)に形成)の第3電界効果トランジスタQ3と、pウエルPWLに形成されたnチャネル型の横型の第4電界効果トランジスタQ4とにより形成されている。第3電界効果トランジスタQ3は、ソース領域SR3と、ドレイン領域DR3と、ゲート絶縁膜23pと、ゲート領域G3とを有している。ソース領域SR3およびドレイン領域DR3は、p−型の半導体領域24aと、p+型の半導体領域24bとを有している。第4電界効果トランジスタQ4は、ソース領域SR4と、ドレイン領域DR4と、ゲート絶縁膜23nと、ゲート領域G4とを有している。ソース領域SR4およびドレイン領域DR4は、n−型の半導体領域25aと、n+型の半導体領域25bとを有している。またドレイン領域DR3、DR4は、出力端子ET7に接続され、出力端子ET7を介してハイサイドスイッチ用の第1電界効果トランジスタのゲートと電気的に接続される。またソース領域SR4は、出力端子ET8に接続され、出力端子ET8を介してハイサイドスイッチ用の第1電界効果トランジスタのソースと電気的に接続される。
【0084】
また、半導体チップ5cは、四角形状の主面と、前記四角形状の主面の辺に沿って配置された複数のパッド(電極)BPを有し、半導体チップ5cの複数の電極用のパッドBPの中で第1及び第2電界効果トランジスタQ1、Q2のソース及びゲートとそれぞれ電気的に接続される電極用のパッドBP2、BP4、BP6、BP8は、半導体チップ5a、5bの夫々と最も隣接する前記主面の角部を規定する2辺に沿って配置している。
【0085】
これにより、ワイヤWR3a、WR3b、WR3c、WR3dの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスLgH、LsH、LgL、LsLをさらに低減することができる。半導体チップ5は、オン抵抗よりもスイッチング損失を低減したいことから、半導体チップ5cと半導体チップ5aとの距離が半導体チップ5cと半導体チップ5bとの距離よりも近くなるように配置している。この観点に付け加えて、上記ワイヤWR3a、3b、3c、3dについても、第1電界効果トランジスタQ1のソース及びゲートとそれぞれ電気的に接続されるワイヤWR3a、3bは、第2電界効果トランジスタQ2のソース及びゲートとそれぞれ電気的に接続されるワイヤWR3c、3dよりも短く形成されている。
【0086】
また、第2制御回路3bは、ローサイドスイッチ用の第2電界効果トランジスタQ2のゲートを制御する回路である。さらに、第2制御回路3bの出力段は複数の電界効果トランジスタM5、M6(第5及び第6電界効果トランジスタ)で構成されている。第5電界効果トランジスタM5は、半導体チップ5cの4辺の中で半導体チップ5bに最も近接する1辺側に配置されている。半導体チップ5cの複数の電極用のパッドBPの中で第5電界効果トランジスタM5のソースに接続されるソース電極用のパッドBP9(BP)は、他の電極用のパッドBPよりも半導体チップ5cの内側に配置されている。
【0087】
ワイヤWR3の配線抵抗はチップ内に形成される配線よりも低いため、半導体チップ5c上に第5電界効果トランジスタM5のソースに接続されるソース電極用のパッドBP9(BP)を形成し、前記ワイヤWR3を第5電界効果トランジスタM5のソースの近傍まで引いて接続することで、配線経路に生じる寄生インダクタンスをさらに低減できる。
【0088】
次に、図22は上記パッケージ6aの実装状態の一例の平面図、図23は図22の側面図をそれぞれ示している。
【0089】
配線基板27は、例えばプリント配線基板からなり、その主面には、パッケージ6a、28、29およびチップ部品30、31が搭載されている。パッケージ28には、上記制御回路2が形成され、パッケージ29には、上記負荷回路4が形成されている。チップ部品30には、上記コイルL1が形成され、チップ部品31には、上記コンデンサC1が形成されている。パッケージ28のリード28aは、配線基板27の配線27aを通じてパッケージ6aのリード7b(7b4)と電気的に接続されている。パッケージ6aのリード7b1は、配線基板27の配線27bと電気的に接続されている。パッケージ6aの出力のリード(出力端子)7b3は、配線基板27の配線(出力配線)27cを通じてチップ部品30のコイルL1の一端に電気的に接続されている。コイルL1の他端は、配線基板27の配線(出力配線)27dを通じて負荷回路4と電気的に接続されている。パッケージ6aの基準電位GND用のリード7b2は、配線基板27の配線27eを通じて複数のチップ部品31のコンデンサC1の一端と電気的に接続されている。コンデンサC1の他端は、配線基板27の配線27dを通じて負荷回路4と電気的に接続されている。
【0090】
次に、図24は本発明の一実施の形態である半導体装置の全体表面の平面図、図25は図24の半導体装置の側面図、図26は図24の半導体装置の裏面の平面図、図27は本発明の一実施の形態である半導体装置の外観の全体斜視図を示している。
【0091】
樹脂封止体8は、図24に示すように、厚さ方向と交差する平面形状が方形状になっており、本実施形態1では例えばリードフレーム10と同一形状の正方形になっている。樹脂封止体8は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたビフェニール系の熱硬化性樹脂で形成されている。樹脂封止体の形成方法としては、大量生産に好適なトランスファ・モールディング法を用いている。トランスファ・モールディング法とは、ポット、ランナー、樹脂注入ゲート及びキャビティ等を備えた成形金型(モールド金型)を使用し、ポットからランナー及び樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して樹脂封止体8を形成する方法である。
【0092】
QFN型半導体装置の製造においては、複数の製品形成領域(デバイス形成領域、製品取得領域)を有する多数個取り配線基板を使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファ・モールディング法や、複数の製品形成領域を有する多数個取り配線基板を使用し、各製品形成領域に搭載された半導体チップを一括して樹脂封止する一括方式のトランスファ・モールディング法が採用されている。本実施形態1では、例えば個別方式のトランスファ・モールディング法を採用している。
【0093】
複数のリード7bの一部は、図25及び図26に示すように、樹脂封止体8の側面8c及び裏面8bから露出している。また、ダイパッド7a1、7a2、7a3の裏面7a1y、7a2y、7a3yは、樹脂封止体8の裏面8bから露出している。さらにダイパッド7a1、7a2、7a3の外形は方形状であり、それぞれが所定の間隔を持って配置されているリードフレームであるため、各々のダイパッド7a1、7a2、7a3の間にも樹脂封止体8が成形されている。さらに、ダイパッド7a3において、1つの角部には位置決め用のテーパR1(インデックスマーク)が形成されている。ダイパッド7a1、7a2に位置決め用のテーパR1を形成しようとする場合、第1及び第2電源端子から電流I1及びI2が供給されているため、ダイパッド7a1、7a2の外形が小さくなると、電流特性に影響を及ぼす虞がある。これに対し、ダイパッド7a3にはダイナミックな電流が流れず、電位は固定されているため、電流特性を気にする必要がない。これにより、位置決め用のテーパR1はダイパッド7a3の一部に形成することが好ましい。なお、テーパR1は、例えばパッケージ6aを出荷するときの向き合わせやパッケージ6aに商標等を印す時にパッケージ6aの主裏面の区別をする時に使用されるもので、例えばエッチングにより形成する。
【0094】
(実施の形態2)
図28は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図28に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5aにおけるゲート電極用のパッドBP3の形状、半導体チップ5bにおける、ゲート電極用のパッドBP7、およびソース電極用パッド5bの形状と、半導体チップ5a、5bにおける、表面保護膜14、22によって覆われる部分、ソースセル領域の形状などが主に異なるものである。なお、図28でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0095】
本実施の形態2では、ローサイドスイッチ用の第2電界効果トランジスタQ2のソースに接続されたソース電極用のパッドBP5(BP5a)は、図28に示すように、複数のリード(第2電源端子)7b2と隣り合う辺に沿って、例えばその形状をL字型に形成している。すなわち、ソース電極用のパッドBP5aは、複数のリード(第2電端子)7b2と電気的に接続されるワイヤWR2のボンディング部にのみ形成している。また、半導体チップ5cの第2制御回路3bとワイヤWR3で電気的に接続される半導体チップ5aのソース電極用のパッドBP5bは、半導体チップ5bにおける一対の長辺のうち、複数のリード(第2電端子)7b2と隣り合う辺とは反対側の辺の側に形成している。さらに、その外形サイズは、半導体チップ5cの複数の電極用のパッドBPの中で第2電界効果トランジスタQ2のソースと電気的に接続される電極用のパッドBP6の外形サイズと同じ大きさで形成している。
【0096】
このように本実施の形態2においては、半導体チップ5aのソースセル領域における、ソース電極用のパッドBP5a、BP5bの占める面積の割合を小さくしたことで、ソースセル領域の大部分、少なくともその半分以上を表面保護膜22によって覆われる領域として形成することができる。
【0097】
例えばアルミニウム(Al)のような金属により形成されるソース電極用のパッドBP5と樹脂封止体8との密着力は、表面保護膜22と樹脂封止体8との密着力よりも低いため、樹脂封止体8を成形した後に剥離する可能性がある。しかし、このように本実施の形態2によれば、表面保護膜22を大きく形成し、ソース電極用のパッドBP5a、BP5bの表面保護膜22から露出する面積を前記実施の形態1よりも小さくすることで、ソース電極用のパッドBP5と樹脂封止体8との接触面積を小さくできる。このため、樹脂封止体8の剥離を抑制することができる。
【0098】
また、第1及び第2電界効果トランジスタQ1、Q2のゲートと電気的に接続されるゲート電極用のパッドBP3、BP7は、図28に示すように、半導体チップ5cの複数の電極用のパッドBPの中で第1及び第2電界効果トランジスタQ1、Q2のゲートとワイヤWR3を介して電気的に接続される電極用のパッドBP4、BP8の外形サイズと同じ大きさで形成している。なお、ゲート電極用のパッドBP3、BP7については、例えばアルミニウム(Al)のような金属により形成される。
【0099】
このように、ゲート電極用のパッドBP3、BP7の外形サイズを、半導体チップ5cの複数の電極用のパッドBPの中で第1及び第2電界効果トランジスタQ1、Q2のゲートと電気的に接続される電極用のパッドBP4、BP8の外形サイズと同じ大きさ、あるいはより小さい大きさにすることで、第1及び第2電界効果トランジスタQ1、Q2のソース領域SR1、SR2のセル面積を増大できる。このためさらにオン抵抗を低減することができる。すわなち、電圧変換効率を向上できる。
【0100】
(実施の形態3)
図29は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図29に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5aにおけるゲート電極パターンが主に異なるものである。なお、図29でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0101】
本実施の形態3では、ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲート電極用のパッドBP3と電気的に接続されるゲート電極パターンにおいて、2つのソース電極用のパッドBP1の間に形成される部分(第1配線、第1部分)BP3aの幅が、半導体チップ5aの主面における周辺に沿って形成される部分(第2配線、第2部分)BP3bの幅よりも太く形成されている。なお、ゲート電極パターンの第1配線BP3aの幅は、例えば50μmである。ゲート電極パターンの第2配線BP3bの幅は、例えば25μmである。
【0102】
前記2つのソース電極用のパッドBP1の間に形成されるゲート電極パターンの第1配線BP3aは、第1電界効果トランジスタQ1における、ゲート電極用のパッドBP3から、トレンチゲートG1のチャネル形成領域までのゲート電流経路のうち、最も短いゲート電流経路を構成する配線である。
【0103】
このように、ゲート電極パターンにおいて、第1配線BP3aの幅を第2配線BP3bの幅よりも太く形成することで、ゲート抵抗を低減することができる。ゲート抵抗を低減する観点のみに着目すれば、ゲート電極パターンの第2配線BP3bの幅も広げればよい。しかし、ゲート電極パターンの幅を増加すると、ソースセル領域が低減してしまう。ソースセル領域の低減により第1電界効果トランジスタQ1のオン抵抗は増加してしまうため、電圧変換効率が低下してしまう。そこで、本実施の形態3においては、第1電界効果トランジスタQ1における、ゲート電極用のパッドBP3から、トレンチゲートG1のチャネル形成領域までのゲート電流経路のうち、最短ゲート電流経路を構成する、第1配線BP3の幅を、その他のゲート電流経路を構成する第2配線BP3bより大きくすることで、前記最短ゲート電流経路の抵抗を低減することができるものである。このようにゲート電極用のパッドBP3からの最短ゲート電流経路の抵抗を低減することにより、第1電界効果トランジスタQ1のターンオン動作時における高速応答性を向上し、電圧変換効率を向上することができる。
【0104】
(実施の形態4)
図30は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図30に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5bにおけるゲート電極パターンが主に異なるものである。なお、図30でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0105】
本実施の形態4では、図30に示すように、ゲート電極パターンの複数の第3配線BP7aにおいて、ゲート電極用のパッドBP7から遠い位置における第3配線BP7aの間隔を、ゲート電極用のパッドBP7から近い位置における第3配線BP7aの間隔よりも広げているという特徴がある。さらに説明すると、ゲート電極パターンの間に形成されるソース電極用のパッドBP5において、ゲート電極用のパッドBP7から遠く、かつ第2電源端子ET4(L字状のラインに沿って配置された複数のリード7b2)に隣り合う位置に形成されたソース電極用のパッドBP5の幅は、ゲート電極用のパッドBP7の近くに形成されたソース電極用のパッドBP5幅よりも広く形成されている。
【0106】
これにより、半導体チップ5bにおける一対の短辺と隣り合う第2電源端子ET4に向かって流れる電流経路を広げることができるため、オン抵抗を低減することができる。すなわち、電圧変換効率を向上することができる。
【0107】
(実施の形態5)
図31は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図31に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5aのソースと接続するワイヤWRの配置や本数が主に異なる。なお、図31でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0108】
本実施の形態5では、図31に示すように、半導体チップ5cの複数の電極用のパッドBPの中で半導体チップ5aのソースと電気的に接続されるパッドBP2は、半導体チップ5aのゲートと電気的に接続される電極用のパッドBP4と隣り合う両側に配置している。
【0109】
これにより、半導体チップ5aのソース電極用のパッドBP1と半導体チップ5cの複数の電極用のパッドBPの中で第1電界効果トランジスタQ1のソースと電気的に接続される電極用のパッドBP2とを結ぶ複数のワイヤWR3aの数を、さらに増加できるため、第1電界効果トランジスタQ1のソースと第1制御回路3aとの配線経路に生じる寄生のインダクタンスLsHをさらに低減することができる。また、半導体チップ5aのソース電極用のパッドBP1と半導体チップ5cの電極用のパッドBP2とを結ぶ複数のワイヤWR3aは、半導体チップ5aのゲート電極用のパッドBP4と半導体チップ5cの電極用のパッドBP4とを結ぶ複数のワイヤWR3bとほぼ平行に並べて形成している。このため、第1電界効果トランジスタQ1と第1制御回路3aとの電流帰還率を増加できることから、第1電界効果トランジスタQ1のソースと第1制御回路3aとの配線経路に生じる寄生のインダクタンスLsHを低減することができ、第1電界効果トランジスタQ1の高速応答性を向上することで、電圧変換効率を向上させることができる。
【0110】
また、半導体チップ5bのソース電極用のパッドBP5b(BP5)とゲート電極用のパッドBP7を隣り合うように配置している。すなわち、半導体チップ5bのソース電極用のパッドBP5b(BP5)と半導体チップ5cの電極用のパッドBP6とを結ぶ複数のワイヤWR3cは、半導体チップ5bのゲート電極用のパッドBP7と半導体チップ5cの電極用のパッドBP8とを結ぶ複数のワイヤWR3dとほぼ平行に並べて形成している。
【0111】
これにより、第2電界効果トランジスタQ2と第2制御回路との電流帰還率を増加することができるため、上記セルフ・ターンオン現象を抑制することができる。すなわち、電圧変換効率を向上することができる。
【0112】
(実施の形態6)
図32は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図、図33は図32のD−D線の断面図、図34は本実施の形態6における半導体装置の製造方法を示す組み立てフロー図である。図32に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、リードフレーム40の表面に、部分的に銀ペーストによる表面処理が施されている点が主に異なる。なお、図32でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0113】
本実施の形態6では、その材質が、例えば銅(Cu)からなるリードフレーム40において、ワイヤボンディングする部分にのみ、例えば銀(Ag)からなるペースト材41を塗布している。ワイヤWRは、例えば金(Au)からなる。
【0114】
これにより、リードフレーム40に例えば(Ag)のようなペースト材41を塗布することで、例えば金(Au)よりなるワイヤWRのワイヤボンディングが可能となる。また、銀ペーストが塗布された領域は、リードフレーム40の母材となる銅などと比較して、封止樹脂8との接着力が弱い場合があるが、ワイヤボンディング部にのみペースト材41を塗布することから、リードフレーム40と樹脂封止体8との接触面積を充分に確保できるため、リードフレーム40を構成する銅と樹脂封止体8との密着力を向上できる。
【0115】
また、本実施の形態6のようなリードフレーム40を使用する場合、図34に示すように、樹脂封止体8を成形した後に、ダイパッド7a1、7a2、7a3の裏面7a1y、7a2y、7a3yに形成された樹脂バリを除去する工程を行う。
【0116】
次に、半導体基板を実装するための半田めっきを、樹脂封止体8から露出する複数のリード7b、ダイパッド7a1、7a2、7a3の裏面7a1y、7a2y、7a3yに施すめっき工程を行う。
【0117】
このように、銅(Cu)フレームからなるリードフレーム40を使用する場合、樹脂封止体8を成形したあとにめっきを行うため、樹脂バリによる半導体装置の基板実装不良を抑制することができる。すなわち、半導体装置の信頼性を向上できる。
【0118】
(実施の形態7)
非DC−DCコンバータの大電流化および高周波化に起因する他の問題として樹脂封止体8の形成後における、半導体装置の信頼性の問題がある。特に、前記実施の形態1〜5での説明では、例えばNi/Pd/Auフラッシュめっきのような鉛フリーめっきを施した複数のダイパッド7a1、7a2、7a3を1つのパッケージ6aに収容する構成なので、高い密着力が必要となる。本実施の形態6では、その密着力を考慮し、リード抜けの防止対策を考慮した構成について説明する。
【0119】
図35は本発明の他の実施の形態である半導体装置のリードフレーム42の単位領域の表面側の一例の平面図、図36は図35のリードフレームの裏面側の平面図である。なお、図36でも図面を見易くするため、ハーフエッチしている領域にハッチングを付した。
【0120】
本実施の形態7では、半導体チップ5a、5b、5cを配置するダイパッド7a1、7a2、7a3の裏面の周辺部に沿ってハーフエッチングを施し、さらにダイパッド7a2のハーフエッチ領域の一部、3つのダイパッド7a1、7a2、7a3の境界を形成するスリットに面する部分に、切り欠き部(凹凸、窪み)43を形成している。これは、3つのダイパッド7a1、7a2、7a3の境界を形成するスリット部分では、樹脂封止体8とリードフレームとの密着性が特に必要とされからであり、そのスリット部分に複数の平面凹凸状の部分が形成されるように切り欠き部43を形成することにより、樹脂封止体8との密着力の増強を図るためである。切り欠き部は、例えばエッチングにより形成する。
【0121】
このように本実施の形態7によれば、ダイパッド7a1、7a2、7a3の周辺部をハーフエッチし、さらにダイパット7a2のハーフエッチ領域の一部に切り欠き部43を形成することで、ダイパッド7a3と樹脂封止体8との密着力は強くなり、半導体装置の信頼性を実施の形態1よりもさらに向上させることができる。すなわち、リード抜けの防止対策となる。なお、切り欠き部43はダイパッド7a3のハーフエッチ領域の一部に限定されるものではなく、ダイパッド7a2、7a3のハーフエッチ領域の一部に形成しても良い。
【0122】
また、本実施の形態7では、ダイパッド7a1の表面側の1つの角部にテーパR2を形成している。テーパR2は、例えばエッチングにより形成する。
【0123】
これにより、第1電源端子(リード7b1)から供給される入力用電源電位Vinの経路が広がるため、第1電源端子とハイサイドスイッチ用の第1電界効果トランジスタQ1のドレインとの間に生じる寄生のインピーダンスLdHを低減できる。すなわち、電圧変換効率を向上できる。
【0124】
(実施の形8)
本実施の形態8では、前記リード抜け防止対策の構成の変形例について説明する。
【0125】
図37は本発明の他の実施の形態である半導体装置のリードフレーム44の単位領域の表面側の一例の平面図、図38は図37のリードフレーム44の単位領域の裏面側の平面図である。なお、図38でも図面を見易くするため、ハーフエッチしている領域にハッチングを付した。
【0126】
本実施の形態8では、半導体チップ5a、5b、5cを配置するダイパッド7a1、7a2、7a3の裏面の周辺部に沿ってハーフエッチングを施し、さらにダイパッド7a3のハーフエッチ領域の一部に切り欠き部(凹凸、窪み)43を形成し、さらにダイパッド7a1、7a2、7a3の一部に貫通孔(スリット)45を形成している。切り欠き部43は、例えばエッチングにより形成する。また、ダイパッド7a2の表面の一部に溝46を形成している。この溝46の形成は、例えばエッチング、またはパンチングにより形成する。
【0127】
このように本実施の形態8によれば、ダイパッド7a1、7a2、7a3の一部に貫通孔45を形成することで、ダイパッド7a1、7a2、7a3と樹脂封止体8との密着力はさらに強くなり、半導体装置の信頼性を実施の形態7よりもさらに向上できる。また、ハイサイドスイッチ用の第1電界効果トランジスタQ1からローサイドスイッチ用の第2電界効果トランジスタQ2にスイッチを切り替えるときに、電流(貫通電流)が第1電源端子ET1から第2電源端子に向かって流れてしまう現象(セルフ・ターンオン)が生じる。このため、貫通孔45は半導体チップ5aからダイパッド7a2にワイヤボンディングする部分と半導体チップ5bとの間に形成することで、貫通電流の経路を遮断することができるため、セルフターンオンを抑制することができる。さらには、ハイサイドスイッチ用の第1電界効果トランジスタQ1がオンの時に流れる電流(第1電流)I1が、出力端子に向かって流れ易くなる。また貫通孔45の形成は、その数が多いほどダイパッド7a1、7a2、7a3の強度が低下するため、本実施の形態8のように、セルフ・ターンオンを抑制する位置のみに形成することが好ましい。
【0128】
一方、ダイパッド7a2において、出力用電源電位を外部に供給する出力端子ET5の側に溝46を形成することで、外部に供給される電流(第1電流)I1の経路を遮断することなく、ダイパッド7a2と樹脂封止体8との密着力も向上できるため、半導体装置の信頼性を前記実施の形態7よりもさらに向上できる。これは、貫通孔45を形成すると、密着力は向上には効果的であるが、外部に供給される電流(第1電流)I1の経路が狭くなるため、抵抗が増加する。これにより、電圧変換効率は低下するため、出力用電源電位を外部に供給する出力端子ET5の側に貫通孔45を形成することは好ましくない。
【0129】
ダイパッド7a2の面積が半導体チップ5bの面積よりも大きいため、ダイパッド7a2と樹脂封止体8との接触面積が大きくなる。ダイパッド7a2と樹脂封止体8との密着力は、半導体チップ5bと樹脂封止体8との密着力よりも低いため、これら貫通孔45及び溝46の形成は、ダイパッド7a2が半導体チップ5bよりも大きい時に有効である。なお、溝46はダイパッド7a2の表面の一部に限定されるものではなく、ダイパッド7a1、7a3それぞれの表面側の一部に形成しても良い。また貫通孔45や溝46の形状は、図37に示すような形状に限定されることはない。
【0130】
(実施の形態9)
本実施の形態9では、前記リード抜け防止対策の構成の変形例について説明する。
【0131】
図39は本発明の他の実施の形態である半導体装置のリードフレーム47の単位領域の表面側の一例の平面図、図40は図39のリードフレーム47の単位領域の裏面側の平面図である。なお、図40でも図面を見易くするため、ハーフエッチしている領域にハッチングを付した。
【0132】
本実施の形態9では、ダイパッド7a1、7a2、7a3の裏面側の周辺部に沿ってハーフエッチングを施し、さらにこのハーフエッチ領域の一部に切り欠き部を形成している。また、L字型に形成され、ハーフエッチが施されている第2電源端子の一部にも切り欠き部を形成している。また複数のリード7bの一部において、その先端の側面部11aのみをハーフエッチしている。切り欠き部は、例えばエッチングにより形成する。
【0133】
このように本実施の形態9によれば、ダイパッド7a1、7a2、7a3と樹脂封止体8との密着力を強くできるだけでなく、複数のリード7bと樹脂封止体8との密着力もさらに強くできる。これはダイパッド7a1、7a2、7a3と複数のリード7bのハーフエッチ領域に切り欠き部を形成することで、樹脂封止体8との噛み付きが向上する。
【0134】
また複数のリード7bの先端部もハーフエッチしていると、ワイヤボンディングのとき、ハーフエッチ領域には超音波が旨く伝わらないため、ボンディング不良の虞がある。このため、複数のリード7bの先端はハーフエッチをせず、先端の側面11aのみハーフエッチをすることで、樹脂封止体8との密着力を強くでき、さらにボンディング不良を抑制することができる。
【0135】
(実施の形態10)
図41は本発明の他の実施の形態である非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図42は図41のE−E線の断面図である。なお、図41でも図面を見易くするため、一部の樹脂封止体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0136】
本実施の形態10では、電極用のパッドBPと各部とを電気的に接続する配線の一部が上記ワイヤWRに代えて金属板配線48とされている。すなわち、半導体チップ5aの第1電界効果トランジスタQ1のソース電極用のパッドBP1は、1つの金属板配線48aを通じて、ダイパッド7a2と電気的に接続されている。また、半導体チップ5bの第2電界効果トランジスタQ2のソース電極用のパッドBP5は、1つの金属板配線48bを通じて、リード7b2(7b)と電気的に接続されている。この金属板配線48は、例えば銅(Cu)またはアルミニウム(Al)等のような金属からなり、バンプ電極49を介して電極用のパッドBPやリード7bと電気的に接続されている。バンプ電極49は、例えば半田または金(Au)等のような金属からなる。バンプ電極49に代えて導電性樹脂を用いても良い。金属板配線48もその全体が樹脂封止体8に覆われている。
【0137】
このように本実施の形態10によれば、ワイヤWRに代えて金属板配線48を用いたことにより、配線経路に寄生するインダクタンスをさらに低減できるので、スイッチング損失をさらに低減でき、非絶縁型DC−DCコンバータ1の電圧変換効率を実施の形態1よりもさらに向上させることができる。
【0138】
また、配線経路に寄生するインダクタンスのみ着目した場合、第1及び第2制御回路3a、3bの複数の電極用のパッドBPと各部とを電気的に接続するワイヤWR3(WR)も、金属板配線48c(48)で形成した方が好ましい。しかし、第1及び第2制御回路3a、3bの複数の電極用のパッドBPは開口部が、例えば90μmと狭く、ワイヤWRの代わりに金属板配線48で接続しても、金属板配線48の幅も狭いものを使用するため、ワイヤWRの場合と比べても寄生するインダクタンスの低減には至らない。さらには、例えば100μm以下の金属板配線48を製造するのは困難であり、ワイヤWRと比べ接続するのが困難でもあるため、製品のコストは増加し、製品の歩留まりは低下する。このため第1及び第2制御回路3a、3bの複数の電極用のパッドBPと各部とを金属板配線48で電気的に接続するのは好ましくない。
【0139】
ただし、図8に示すようにそれぞれ第1及び第2電界効果トランジスタQ1、Q2と第1及び第2制御回路3a、3b間の配線経路に寄生するインダクタンスを低減したいため、複数本のワイヤWRを並べて接続している。この場合、複数本のワイヤWRをまとめて一つの金属板配線48にすることで、金属板配線48の幅も、例えば200μmと広げられ、電気的に接続することも可能となる。このようにそれぞれ第1及び第2電界効果トランジスタQ1、Q2と第1及び第2制御回路3a、3b間に関しては、金属板配線48で電気的に接続することで、寄生するインダクタンスが低減するため、スイッチング損失を改善できる。
【0140】
(実施の形態11)
図43は本発明の他の実施の形態10である半導体装置の製造方法を示す組み立てフロー図である。
【0141】
本実施の形態11では、複数の製品形成領域を有する多数個取りリードフレームを使用し、各製品形成領域に搭載された半導体チップ5a、5b、5cを一括して樹脂封止する一括方式のトランスファ・モールディング法を採用している。
【0142】
一括方式のトランスファ・モールディング法の場合、樹脂封止体8を形成した後、多数個取りリードフレーム及び樹脂封止体8は、例えばダイシングによって複数の個片に分割される。従って、本実施の形態11の樹脂封止体8とリードフレームは、外形サイズがほぼ同一になっている。
【0143】
このように本実施の形態11によれば、一回の樹脂封止により複数個の半導体装置を取得できるため、製品の歩留まりを向上でき、製品のコストを実施の形態1よりも安くすることができる。
【0144】
(実施の形態12)
図44は本発明の他の実施の形態11である半導体装置の製造方法を示す組み立てフロー図である。
【0145】
本実施の形態12では、少なくともワイヤボンディング工程の前に、封止用テープ上にリードフレーム10を配置しておく。前記それぞれの実施の形態のように、複数個に分割されたダイパッドを有するリードフレーム10を使用する場合、ワイヤボンディングの際、ダイパッドが不安定となり、ボンディング不良が発生する虞がある。さらに、前記実施の形態1のように太いワイヤWRをワイヤボンディングする場合、より高い荷重をかけて超音波により接続するため、ボンディング不良はより発生し易くなる。また、ダイボンディング工程においても、やはりダイパッドが不安定となり、実装不良を引き起こす虞がある。
【0146】
そこで、本実施の形態12によれば、ダイボンディング工程の前に、封止用テープ上にリードフレーム10を配置して、それぞれのダイパッドを安定させておくことで、実装不良やワイヤボンディング不良を抑制することができる。
【0147】
(実施の形態13)
非絶縁型DC−DCコンバータ1の大電流化および高周波化に起因する問題として動作時の熱の問題がある。特に、前記実施の形態1〜10での説明では、3つの半導体チップ5a、5b、5cを1つのパッケージ6aに収容する構成なので、高い放熱性が必要となる。本実施の形態12では、その放熱性を考慮した構成について説明する。
【0148】
図45は、本発明の他の実施の形態である非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図46は図45のF−F線の断面図、図47は本実施の形態13における半導体装置の表面側の全体平面図をそれぞれ示している。なお、図45でも図面を見易くするため、一部の樹脂封止体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0149】
本実施の形態13では、半導体チップ5bの主面に、金属体60が接合され、その金属体の一部が樹脂封止体8から露出されている。金属体60は、例えば銅またはアルミニウム等のような熱伝導性の高い金属からなり、半田または導電性樹脂等からなる接着剤61を介して半導体チップ5bのソース電極用のパッドBP5と接合されている。半導体チップ5bは図3に示したように半導体チップ5aよりもオン時間が長いため、特に発熱しやすい。このため、金属体60は、半導体チップ5bの熱発生源である第2電界効果トランジスタQ2の形成領域を覆うように配置されている。この構造では、半導体チップ5bで発生した熱が、半導体チップ5bの裏面からダイパッド7a2を通じて配線基板側に放散される他、図46及び図47に示すように、半導体チップ5bの主面からも金属体60を通じて外部に放散される構成となっている。これにより、高い放熱性を得ることができる。パッケージ6aの上面に放熱フィンを載せ金属体60の露出面に接合することにより、放熱性をさらに向上させることもできる。
【0150】
(実施の形態14)
本実施の形態14では、前記放熱構成の変形例について説明する。
【0151】
図48は本発明の他の実施の形態である非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図49は図48のG−G線の断面図、図50は本実施の形態14における半導体装置の表面側の全体平面図をそれぞれ示している。なお、図48でも図面を見易くするため、一部の樹脂封止体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0152】
本実施の形態14では、前記実施の形態10と同様に電極用のパッドBPと各部とを接続する配線の一部が上記ワイヤWRに代えて金属板配線48とされているとともに、その金属板配線48の一部が樹脂封止体8から露出されている。金属板配線48は、特に半導体チップ5a、5bの熱発生源である第1及び第2電界効果トランジスタQ1、Q2の形成領域を覆うように配置されている。図48〜図50では、半導体チップ5a、5bの両側の金属板配線48a、48bがパッケージ6aの上面から露出しているが、発熱量が相対的に高いローサイドスイッチ用の第2電界効果トランジスタQ2が形成された半導体チップ5b側の金属板配線48bのみを露出させるような構成としても良い。また、本実施の形態13においても、パッケージ6aの上面に放熱フィンを載せ金属板配線48の露出面に接合することにより、放熱性をさらに向上させることもできる。
【0153】
本実施の形態14によれば、前記実施の形態10、13で得られた効果の他に、金属板配線48に放熱機能を持たせていることにより、放熱用の他の部品を追加する必要がないので、前記実施の形態13の場合よりもパッケージ6aの組み立て工程を低減でき、パッケージ6aの組み立て時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。
【0154】
(実施の形態15)
本実施の形態15では、前記放熱構成の変形例について説明する。
【0155】
図51は本発明の他の実施の形態である非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図52は図51のH−H線の断面図、図53は本実施の形態15における半導体装置の表面側の全体平面図をそれぞれ示している。なお、図51でも図面を見易くするため、一部の樹脂封止体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0156】
本実施の形態15では、前記実施の形態14と同様に電極用のパッドBPと各部とを接続する配線の一部が上記ワイヤWRに代えて金属板配線48とされているとともに、その金属板配線48の一部が樹脂封止体8から露出されている。金属板配線48は、特に半導体チップ5a、5bの熱発生源である第1及び第2電界効果トランジスタQ1、Q2の形成領域を覆うように配置されている。さらに、ダイパッド7a1、7a2の表面に金属体62が接合され、図51〜図53に示すように、その金属体62の一部が樹脂封止体8から露出されている。この構造では、半導体チップ5a、5bで発生した熱が、半導体チップ5a、5bの裏面からダイパッド7a1、7a2を通じて配線基板側に放散される他、半導体チップ5bの主面からも金属配線48を通じて外部に放散される構成となっている。さらには、半導体チップ5a、5bの裏面からダイパッド7a1、7a2を通じ、金属体62を通じて樹脂封止体8の外部に放散される構成となっている。これにより、前記実施の形態12、13よりも高い放熱性を得ることができる。パッケージ6aの上面に放熱フィンを載せ金属体62の露出面に接合することにより、放熱性をさらに向上させることもできる。
【0157】
本実施の形態15によれば、前記実施の形態10、13、14で得られた効果の他に、金属板配線62にリード抜け防止機能を持たせている。本実施の形態では、ダイパッド7a1、7a2、7a3の面積が半導体チップ5a、5b、5cよりも大きく形成され、半導体チップ5a、5b、5cはダイパッド7a1、7a2、7a3の一辺に寄せて配置している。このため、特にダイパッド7a1、7a2には何も搭載していない大きな平面領域が存在するため、樹脂封止体8との密着力が弱い。そこで、金属体62をダイパッド7a1、7a2上に配置することで、放熱効果を向上させるだけでなく、ダイパッド7a1、7a2と樹脂封止体8との密着力を高くできるため、半導体装置の信頼性をさらに向上できる。
【0158】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0159】
例えば前記実施の形態では、パッケージ構造としてフラットパッケージ構造を例示したが、これに限定されるものではなく、例えばBGA(Ball Grid Array)パッケージ構造を採用しても良い。
【0160】
また例えば前記実施の形態では、電源回路の一例として広く使用されているDC−DCコンバータは、パワーMOS・FETを例示したが、これに限定されるものではなく、例えば酸化膜の代わりに絶縁膜を介在したパワーMIS・FET(Metal Insulator Semiconductor Field Effect Transistor)構造を採用しても良い。
【0161】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるCPUやDSPの制御用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の制御用の電源回路にも適用できる。
【産業上の利用可能性】
【0162】
本発明は、半導体の製造業に適用できる。
【符号の説明】
【0163】
1 非絶縁型DC−DCコンバータ
2 制御回路
3a ドライバ回路、第1制御回路
3b ドライバ回路、第2制御回路
4 負荷回路
5a、5b、5c 半導体チップ
5ax、5bx 主面
5ay、5by 裏面
6a パッケージ
7a1、7a2、7a3 ダイパッド(チップ搭載部)
7b、7b1、7b2、7b3、7b4 リード
8 樹脂封止体
10 リードフレーム
11、11a ハーフエッチ領域
12 絶縁層
13 配線層
13a、13b 層配線層
14、22 表面保護膜
14a、22a ボンディング開口
15、26 半導体基板
16ep エピタキシャル層
17n1、17n2 n型半導体領域
17p p型半導体領域
18 溝
19、23p、23n ゲート絶縁膜
20 キャップ絶縁膜
21 絶縁酸化膜
21a 開口部
22 表面保護膜
24a p−型の半導体領域
24b p+型の半導体領域
25a n−型の半導体領域
25b n+型の半導体領域
27 配線基板
27a、27b、27c、27d 配線
28、29 パッケージ
30、31 チップ部品
40、42、44、47 リードフレーム
41 ペースト材
43 切り欠き部
45 スリット
46 溝
48、48a、48b、48c 金属板配線
49 バンプ電極
50 非絶縁型DC−DCコンバータ
60、62 金属体
61 接着剤
BP、BP1、BP2、BP3 ボンディングパッド
BP4、BP5、BP6、BP7、BP8 ボンディングパッド
D1、D2 寄生ダイオード
DR1、DR2、DR3、DR4 ドレイン領域
FLD フィールド酸化膜
G1 ゲート領域
G2、G3、G4 ゲート領域
I11、I12、I21、I22 電流
LgH、LsH、LgL、LsL 寄生インダクタンス
LdH、LsH、LdL、LsL 寄生インピーダンス
NWL n型のウエル領域
PWL p−型のウエル領域
Q1、Q2、Q3、Q4、Q5、Q6 電界効果トランジスタ
SR1、SR2、SR3、SR4 ソース領域
WR、WR1、WR2、WR3 ボンディングワイヤ
【技術分野】
【0001】
本発明は、半導体装置技術に関し、特に電源回路を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
近年、電源回路などの小型化および高速応答対応を達成するため、電源に使用されるパワーMOS・FET(Metal Oxide Semiconductor Field Effect Transistor)の高周波数化が進んでいる。
【0003】
特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等の電源回路として使用される非絶縁型DC−DCコンバータは、制御するCPU(Central Processing Unit)およびDSPなどの大電流化および高周波化の傾向にある。
【0004】
電源回路の一例として広く使用されているDC−DCコンバータは、ハイサイドスイッチ用のパワーMOS・FETとローサイドスイッチ用のパワーMOS・FETとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーMOS・FETは、DC−DCコンバータのコントロール用のスイッチ機能を有し、ローサイドスイッチ用のパワーMOS・FETは同期整流用のスイッチ機能を有しており、これら2つのパワーMOS・FETが同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。
【0005】
このようなDC−DCコンバータについては、例えば特開2002−217416号公報に記載があり、ハイサイド用のパワーMOS・FETとローサイド用のパワーMOS・FETとを同一のパッケージで構成し、ハイサイド用のパワーMOS・FETとローサイド用のパワーMOS・FET間の電圧変換効率を向上させる技術が開示されている(特許文献1参照)。
【0006】
また、例えば特開2001−25239号公報には、制御回路とドライバ回路とパワーMOS・FETとを1チップ化した、DC−DCコンバータにおいて問題となるノイズを抵抗およびコンデンサにより低減する技術が開示されている(特許文献2参照)。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2002−217416号公報
【特許文献2】特開2001−25239号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記DC−DCコンバータの更なる小型化、高速化及び高効率化について検討した結果、次のような課題があることが本発明者により見出された。
【0009】
特許文献1は、スイッチ用のハイサイド側パワーMOS・FET用半導体チップと、ローサイド側パワーMOS・FET用半導体チップの2つの導体チップを同一の樹脂封止型パッケージ内に取り込む技術を開示している。しかしながら、前記スイッチのオン/オフ動作を制御するための制御回路、言い換えれば、上記パワーMOS・FETのゲートを駆動するドライバ回路については、詳細な言及は無い。上記ドライバ回路を異なる半導体チップを含む異なるパッケージで構成する場合、DC−DCコンバータを構成するための部品点数が多くなり、実装面積が大きくなる。従って、DC−DCコンバータの小型化を十分に達成できない懸念がある。更に、前記2つの異なるパッケージを接続するため、実装基板上での配線の引き回しが必要になるため、前記引き回し用配線に寄生するインダクタンスにより損失が生じ、電圧変換効率の低下が懸念される。前記損失の割合は、高周波化が進んだ場合には、特に顕著である。
【0010】
また、特許文献1は、前記ドライバ回路を制御するための制御回路について特に言及していない。
【0011】
また、特許文献2のように、前記ドライバ回路を制御するための制御回路、ドライバ回路とパワーMOS・FETとを1チップ化すると、DC−DCコンバータを構成するための半導体装置の小型化は実現できるが、チップの製造プロセスが複雑になり、それぞれの半導体素子や回路特性が充分に引き出されない懸念がある。このため、DC−DCコンバータの高速化及び高効率化を十分に達成できない懸念がある。また、チップ製造に時間がかかる上、製品コストも増加する懸念がある。
【0012】
上記懸念を低減または解消するためには、如何にして大電流、高周波化に対応し、かつ、小型化で電圧変換効率の高いDC−DCコンバータを得るかが重要な課題となっている。
【0013】
本発明の一つの目的は、半導体装置の電圧変換効率を向上させることのできる技術を提供することにある。
【0014】
本発明の他の目的は、半導体装置のパッケージの小型化を図ることのできる技術を提供することにある。
【0015】
本発明の他の目的は、半導体装置の製造コストを低減することのできる技術を提供することにある。
【0016】
本発明の他の目的は、半導体装置の信頼度の向上を図ることのできる技術を提供することにある。
【0017】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0018】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0019】
すなわち、本発明は、ハイサイドスイッチ用のパワートランジスタとローサイドスイッチ用のパワートランジスタと、これらを駆動するドライバ回路とを夫々異なる半導体チップで構成し、前記3つの半導体チップを一つのパッケージに収納し、かつ、前記ハイサイドスイッチ用のパワートランジスタを含む半導体チップと前記ドライバ回路を含む半導体チップとを近接して配置することにある。より具体的には、本発明の半導体装置は、それぞれが所定の間隔を持って配置された第1チップ搭載部、第2チップ搭載部及び第3チップ搭載部と、
前記第1、第2及び第3チップ搭載部の周囲に配置された複数の外部端子と、
前記第1チップ搭載部上に配置され、第1電界効果トランジスタを有する第1半導体チップと、
前記第2チップ搭載部上に配置され、第2電界効果トランジスタを有する第2半導体チップと、
前記第3チップ搭載部上に配置され、前記第1及び第2電界効果トランジスタの動作を制御する制御回路を含む第3半導体チップと、
前記第1、第2及び第3半導体チップと、前記第1、第2及び第3チップ搭載部と、前記複数の外部端子の一部を封止する樹脂体とを有し、
前記複数の外部端子は、入力用電源電位を供給する第1電源端子と、前記入力用電源電位よりも低い電位を供給する第2電源端子と、前記第3半導体チップの制御回路を制御する信号端子と、出力用電源電位を外部に出力する出力端子とを有し、
前記第1電界効果トランジスタは、そのソース・ドレイン経路が前記第1電源端子と前記出力端子との間に直列接続され、
前記第2電界効果トランジスタは、そのソース・ドレイン経路が前記出力端子と前記第2電源端子との間に直列接続され、
前記第3半導体チップの制御回路は、前記信号端子に入力された制御信号によって、前記第1及び第2電界効果トランジスタのそれぞれのゲートを制御し、
前記第3半導体チップは、前記第3半導体チップと前記第1半導体チップの距離が前記第3半導体チップと前記第2半導体チップの距離より近くなるように配置するものである。
【発明の効果】
【0020】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0021】
すなわち、微細なデュアルダマシン溝の形成であっても接続孔内への異物の残留を回避し、配線接続の信頼性および半導体装置性能の向上を図ることができる。
【図面の簡単な説明】
【0022】
【図1】本発明の一実施の形態である半導体装置の一例の回路図である。
【図2】図1の半導体装置の制御回路の一例の回路図である。
【図3】図1の半導体装置のタイミングチャートの一例の説明図である。
【図4】本発明者が検討した半導体装置に寄生するインダクタンス成分を示した等価回路図である。
【図5】本発明者が検討した回路動作の説明図である。
【図6】図5の回路動作時のデバイス断面の説明図である。
【図7】図1の半導体装置の構成の一例の説明図である。
【図8】図1の半導体装置のパッケージ構成の一例の平面図である。
【図9】図8のY1−Y1線の断面図である。
【図10】本発明の一実施の形態である半導体装置の製造方法を示す組み立てフロー図である。
【図11】本発明の一実施の形態である半導体装置のリードフレームの単位領域の一例の平面図である。
【図12】図11のリードフレームの単位領域の裏面の平面図である。
【図13】図10に示す組み立てフローのステップに対応した組み立て状態の一例を示すリードフレームの単位領域の平面図である。
【図14】図10に示す組み立てフローのステップに対応した組み立て状態の一例を示すリードフレームの単位領域の平面図である。
【図15】本発明の一実施の形態のハイサイド側のパワーMOS・FETが形成された半導体チップの拡大平面図である。
【図16】図15のB−B線の断面図である。
【図17】図16の半導体装置の半導体チップの要部拡大断面図である。
【図18】図15のC−C線の断面図である。
【図19】本発明の一実施の形態のローサイド側のパワーMOS・FETが形成された半導体チップの拡大平面図である。
【図20】図1の半導体装置の制御回路の回路構成図である。
【図21】図1の半導体装置の制御回路の断面の説明図である。
【図22】本発明の一実施の形態の半導体装置の実装状態の一例の平面図である。
【図23】図21の半導体装置の側面図である。
【図24】本発明の一実施の形態である半導体装置の表面側の全体平面図である。
【図25】図24の半導体装置の側面図である。
【図26】図24の半導体装置の裏面側の全体平面図である。
【図27】本発明の一実施の形態である半導体装置の外観の全体斜視図である。
【図28】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図29】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図30】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図31】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図32】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図33】図32のD−D線の断面図である。
【図34】本発明の他の実施の形態である半導体装置の製造方法を示す組み立てフロー図である。
【図35】本発明の他の実施の形態である半導体装置のリードフレームの単位領域の表面側の一例の平面図である。
【図36】図35のリードフレームの単位領域の裏面側の一例の平面図である。
【図37】本発明の他の実施の形態である半導体装置のリードフレームの単位領域の表面側の一例の平面図である。
【図38】図37のリードフレームの単位領域の裏面側の平面図である。
【図39】本発明の他の実施の形態である半導体装置のリードフレームの単位領域の表面側の一例の平面図である。
【図40】図39のリードフレームの単位領域の裏面側の平面図である。
【図41】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図42】図41のE−E線の断面図である。
【図43】本発明の他の実施の形態である半導体装置の製造方法を示す組み立てフロー図である。
【図44】本発明の他の実施の形態である半導体装置の製造方法を示す組み立てフロー図である。
【図45】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図46】図45のF−F線の断面図である。
【図47】図45の半導体装置の表側の全体平面図である。
【図48】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図49】図48のG−G線の断面図である。
【図50】図48の半導体装置の表面側の全体平面図である。
【図51】本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。
【図52】図51のH−H線の断面図である。
【図53】図51の半導体装置の表面側の全体平面図である。
【図54】本発明の半導体装置の回路構成の一例の説明図である。
【発明を実施するための形態】
【0023】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【0024】
(実施の形態1)
本実施の形態1の半導体装置は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等の電源回路に用いられる非絶縁型DC−DCコンバータである。図1は、その非絶縁型DC−DCコンバータ1の一例の回路図を示している。非絶縁型DC−DCコンバータ1は、制御回路2、ドライバ回路3a、3b、電界効果トランジスタ(パワーMOS・FET)Q1、Q2、コイルL1、コンデンサC1等のような素子を有している。これら素子は、配線基板に実装され、配線基板の配線を通じて電気的に接続されている。なお、図1の符号4は、上記デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のCPU(Central Processing Unit)またはDSP(Digital Signal Processor)等のような負荷回路を示している。符号のET1、ET2及びET3は端子を示している。このような非絶縁型DC−DCコンバータ1は、図54に示すように、一つのCPUに対して複数個並列接続するように配置されている。
【0025】
制御回路2は、電界効果トランジスタQ1(第1電界効果トランジスタ)、Q2(第2電界効果トランジスタ)の電圧スイッチオンの幅(オン時間)を制御する信号を供給する回路である。この制御回路2は、第1電界効果トランジスタQ1、第2電界効果トランジスタQ2及びドライバ回路3a、3bとは別にパッケージングされている。この制御回路2の出力は、ドライバ回路3a(以下、第1制御回路とも言う)、3b(以下、第2制御回路とも言う)の入力に電気的に接続され、第1制御回路3a、第2制御回路3bは、制御回路2から供給された制御信号によって、第1及び第2電界効果トランジスタQ1、Q2のゲートを制御する回路である。第1及び第2制御回路3a、3bは、例えばCMOSインバータ回路によって形成されている。第1制御回路3aの回路図の一例を図2に示す。第1制御回路3aは、pチャネル型の電界効果トランジスタQ3とnチャネル型の電界効果トランジスタQ4とが直列に相補接続された回路構成を有している。なお、図2の符号のDはドレイン、Gはゲート、Sはソースを示している。前記制御回路3aは、制御信号IN1に基づいて制御され、電界効果トランジスタQ1を介して、出力OUT1のレベルを制御している。
【0026】
図5に示すように、第1及び第2制御回路3a、3bの入力(IN1)は、制御回路2から制御信号が供給される端子(信号端子)と電気的に接続されている。第1及び第2制御回路3a、3bの出力は、それぞれ第1及び第2電界効果トランジスタQ1、Q2のゲートに電気的に接続されている。第1及び第2電界効果トランジスタQ1、Q2は、入力用電源電位Vinが供給される端子ET1(第1電源端子)と、基準電位GNDが供給される端子ET4(第2電源端子)との間に直列接続されている。入力用電源電位Vinは、例えば5〜12V程度である。また基準電位GNDは、例えば入力用電源電位よりも低い電源電位であり、例えば接地電位で0(零)Vである。また非絶縁型DC−DCコンバータ1の動作周波数(第1及び第2電界効果トランジスタQ1、Q2をオン、オフするときの周期)は、例えば1MHz程度である。
【0027】
第1電界効果トランジスタQ1は、ハイサイドスイッチ(高電位側:第1動作電圧)用であり、非絶縁型DC−DCコンバータ1の出力Vout(負荷回路4の入力)に電力を供給するコイルL1にエネルギーを蓄えるためのスイッチ機能を有している。この第1電界効果トランジスタQ1は、チャネルがチップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。本発明者の検討によれば、ハイサイドスイッチ用の電界効果トランジスタQ1では、それに付加される寄生容量により、非絶縁型DC−DCコンバータ1の動作周波数が高くなるにつれスイッチング損失(ターンオン損失及びターンオフ損失)が大きく見えてくるようになる。従って、通常であれば、スイッチング損失を考慮してハイサイドスイッチ用の電界効果トランジスタとして、チャネルがチップの表面(チップの厚さ方向に対して垂直方向)に形成される横型の電界効果トランジスタを適用することが望ましい。この理由は、横型の電界効果トランジスタは、ゲート電極とドレイン領域のオーバーラップ面積が、縦型の電界効果トランジスタに比べて小さいため、ゲートとドレイン間に付加される寄生容量(ゲート寄生容量)を低減できるからである。
【0028】
しかし、横型の電界効果トランジスタの動作時において生じる抵抗(オン抵抗)を縦型の電界効果トランジスタと同程度の値を得ようとすると、横型の電界効果トランジスタのセル面積は縦型の電界効果トランジスタのセル面積の約2.5倍以上と大きくなるため、素子の小型化に不利である。縦型の電界効果トランジスタの場合、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができる。すなわち、ハイサイドスイッチ用の第1電界効果トランジスタQ1を縦型の電界効果トランジスタで形成することにより、素子の小型化を実現することができ、パッケージングを小型化することができる。
【0029】
一方、第2電界効果トランジスタQ2は、ローサイドスイッチ(低電位側:第2動作電圧)用の電界効果トランジスタであり、非絶縁型DC−DCコンバータ1の整流用のトランジスタであって、制御回路2からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。この第2電界効果トランジスタQ2は、第1電界効果トランジスタQ1と同様にチャネルがチップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。図3に示すように、ローサイドスイッチ用の電界効果トランジスタでは、その電圧をかけている間の時間(オン時間)が、ハイサイドスイッチ用の電界効果トランジスタのオン時間に比べて長くなるので、スイッチング損失よりもオン抵抗による損失が大きく見えてくるので、縦型の電界効果トランジスタを適用することが有利である。すなわち、ローサイドスイッチ用の第2電界効果トランジスタQ2を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型DC−DCコンバータ1に流れる電流が増大しても電圧変換効率を向上させることができる。
【0030】
これら第1電界効果トランジスタQ1のソースと、第2電界効果トランジスタQ2のドレインとを結ぶ配線間には、出力用電源電位を外部に供給する出力端子ET5が設けられ、この出力端子には出力配線が電気的に接続されている。また、この出力配線には、上記コイルL1が電気的に接続されている。また、コイルL1の後段において出力配線と基準電位GNDの供給用の端子との間には上記コンデンサC1が電気的に接続されている。
【0031】
このような回路では、第1及び第2電界効果トランジスタQ1、Q2で同期を取りながら交互にオン/オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用の第1電界効果トランジスタQ1がオンの時、第1電界効果トランジスタQ1のドレインに電気的に接続された第1電源端子から第1電界効果トランジスタQ1を通じて出力端子に電流(第1電流)I1が流れ、ハイサイドスイッチ用の第1電界効果トランジスタQ1がオフの時、コイルL1の逆起電圧により電流I2が流れる。この電流I2が流れている時にローサイドスイッチ用の第2電界効果トランジスタQ2をオンすることで、電圧降下を少なくすることができる。上記図3は、この非絶縁型DC−DCコンバータ1のタイミングチャートの一例を示している。上記のようにローサイド用の第2電界効果トランジスタQ2のオン時間は、ハイサイドスイッチ用の第1電界効果トランジスタQ1のオン時間よりも長い。Tonはハイサイドスイッチ用の第1電界効果トランジスタQ1のオン時のパルス幅、Tはパルス周期を示している。上記電流I1は、例えば20A程度の大きな電流である。
【0032】
ところで、近年は、負荷回路4の駆動電流の増大に伴い、必要とされる非絶縁型DC−DCコンバータ1の駆動電流も増大している。また、非絶縁型DC−DCコンバータ1の小型化が要求されている。更に、低電圧を安定的に供給するため、必要とされる非絶縁型DC−DCコンバータ1の動作周波数も高くなってきている。非絶縁型DC−DCコンバータ1の小型化が要求されている理由は、半導体装置の全体的な小型化要求の他、小型化することは非絶縁型DC−DCコンバータ1と負荷回路4との距離を短縮でき、負荷回路4に短時間で大電流を供給する上で好ましいからである。また、非絶縁型DC−DCコンバータ1の動作周波数を高くする他の理由は、コイルL1やコンデンサC1の単位素子を減らすことができ、コイルL1やコンデンサC1を小型化できるからである。
【0033】
ところが、上記のような大電流化や高周波化が進むと、図4に示す、非絶縁型DC−DCコンバータ50において、ハイサイドスイッチ用の第1電界効果トランジスタQ1のソース側に寄生するインダクタンスLsHとゲート側に寄生するインダクタンスLgH、ローサイドスイッチ用の第2電界効果トランジスタQ2のソース側に寄生するインダクタンスLsLの影響により、非絶縁型DC−DCコンバータ50の電圧変換効率が低下するという問題があることを本発明者は見出した。図4は非絶縁型DC−DCコンバータ50に寄生するインダクタンス成分を示した等価回路図である。符号LdH、Lgh、LsH、LdL、LgL、LsLは、第1及び第2電界効果トランジスタQ1、Q2のパッケージ及びプリント配線基板の配線等に寄生するインダクタンスを示している。またVgHは第1電界効果トランジスタQ1をオンにするためのゲート電圧、符号のVgLは第2電界効果トランジスタQ2をオンにするためのゲート電圧を示している。
【0034】
寄生のインダクタンスLsHが増加すると、ハイサイドスイッチ用の第1電界効果トランジスタQ1のターンオン損失およびターンオフ損失(特にターンオン損失)が著しく大きくなり、非絶縁型DC−DCコンバータ50の電圧変換効率が低下する。ターンオン損失及びターンオフ損失は、周波数及び出力電流に比例するので、上記のように非絶縁型DC−DCコンバータ50の大電流化及び高周波化が進むにつれ、損失成分が大きくなる。
【0035】
次に、寄生のインダクタンスLsHが増加すると、ターンオン及びターンオフが遅くなり、ターンオン損失及びターンオフ損失が増加する原因について説明する。図5は、非絶縁型DC−DCコンバータ50の回路動作の説明図、図6は図5の回路動作時のデバイス断面の説明図である。
【0036】
ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲート電圧がしきい値電圧を超え、第1電界効果トランジスタQ1のドレイン領域DR1からソース領域SR1に向かって電流(第1電流)I1が流れ始めると、寄生のインダクタンスLsHにより、逆起電力(LsH×di/dt)が発生し、図4、図5及び図6のA点に比べ、ハイサイドスイッチ用の第1電界効果トランジスタQ1のソース電位が高くなる。第1電界効果トランジスタQ1のゲート電圧は、ドライバ回路3aにより、点Aを基準に与えられるので、ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲート領域G1とソース領域SR1間に印加される電圧は、ゲート電圧VgHよりも低くなる。このため、ハイサイドスイッチ用の第1電界効果トランジスタQ1のチャネル抵抗R1が充分に下がらないので、電流I1の損失が発生する。すなわち、ターンオン時間が長くなる。上記のように大電力化及び高周波化によりターンオン損失及びターンオフ損失が増加するのは、大電力化及び高周波化により逆起電力(LsH×di/dt)が増加するからである。
【0037】
またハイサイドスイッチ用の第1電界効果トランジスタQ1は、非絶縁型DC−DCコンバータ1の出力(負荷回路4の入力)に電力を供給するコイルL1にエネルギーを蓄えるためのスイッチ機能を有しているため、高周波化においてスイッチング動作の高速化を要求される。しかし、第1制御回路3aと第1電界効果トランジスタQ1との間には、寄生のインダクタンスLgHが生じるため、スイッチング動作は遅くなる。すなわち、スイッチング損失となり、電圧変換効率は低下する。
【0038】
一方、ローサイドスイッチ用の第2電界効果トランジスタQ2では、上記のようなスイッチング損失が生じないような構成になっている。すなわち、ハイサイドスイッチ用の第1電界効果トランジスタQ1をオフすると、ローサイドスイッチ用の第2電界効果トランジスタQ2に並列に接続されている寄生ダイオードD2を通じて基準電位GNDから第2電界効果トランジスタQ2のドレイン領域DR2に向かって電流(第2電流)I21が流れる。この状態で、ローサイドスイッチ用の第2電界効果トランジスタQ2のゲート領域G2にゲート電圧VgLを印加しオンすると、第2電界効果トランジスタQ2のソース領域SR2から第2電界効果トランジスタQ2のチャネル領域を通じてドレイン領域DR2に向かって電流(第3電流)I22が流れるが、その前に既に上記電流I21が流れており、電流I22が流れる時の単位時間当たりの電流変化量が小さいので、寄生のインダクタンスLsLによる逆起電力は無視できるほど小さく実質的な損失につながらないからである。
【0039】
ローサイドスイッチ用の第2電界効果トランジスタQ2に並列に接続されている寄生ダイオードD2に電流(第2電流)I21が先に流れているため、ローサイドスイッチ用の第2電界効果トランジスタQ2では、スイッチング損失がほとんど無視できる。これに対しハイサイドスイッチ用の第1電界効果トランジスタQ1においても、同様に寄生ダイオードD1が存在する。しかし、寄生ダイオードD1、D2は、それぞれ第1及び第2電界効果トランジスタQ1、Q2のソースSR1、SR2側にアノード、それぞれ第1及び第2電界効果トランジスタQ1、Q2のドレイン領域DR1、DR2側にカソードが形成される。このため、ハイサイドスイッチ用の第1電界効果トランジスタQ1では、第1電界効果トランジスタQ1のドレイン領域DR1からソース領域SR1に向かって流れる電流(第1電流)と同じ向き(順方向)に形成されないため、ゲート電圧VgHを印加し、オンする前に第1電界効果トランジスタQ1に電流が流れていないため、単位時間当たりの電流変化量が小さくならないことから、スイッチング損失が生じる。
【0040】
また、第2電界効果トランジスタQ2は、非絶縁型DC−DCコンバータ1の整流用のトランジスタであって、制御回路2からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このため、第2電界効果トランジスタQ2のオン時間は、第1電界効果トランジスタQ1よりも長いため、スイッチング損失よりもオン抵抗による損失が顕著となり、オン抵抗の低抵抗化が要求される。しかし、第2電界効果トランジスタQ2と基準電位GNDが供給される端子(第2電源端子)との間には、寄生のインダクタンスLsLが生じるため、オン抵抗は増加し、電流変換効率は低下する。
【0041】
本実施の形態1では、上記のようなハイサイドスイッチ用の第1電界効果トランジスタQ1のソース側に寄生するインダクタンスLgH、LsH、LsLの影響により非絶縁型DC−DCコンバータの電圧変換効率が低下する問題を回避することを主目的として、図7に示すように、ローサイドスイッチ用の第2電界効果トランジスタQ2は、ハイサイドスイッチ用の第1電界効果トランジスタQ1が形成された半導体チップ(第1半導体チップ)5aとは別体の半導体チップ(第2半導体チップ)5bに形成した。また、ドライバ回路(第1及び第2制御回路)3a、3bは互いに同期して交互に動作するものなので、全体的な回路動作の安定性の観点からは、第1及び第2制御回路3a、3bを同一の半導体チップ(第3半導体チップ)5cに形成した。
【0042】
また、それら半導体チップ5a、5b、5cを同一のパッケージ6a内に樹脂封止した。これにより、配線インダクタンスを低減できる。また、非絶縁型DC−DCコンバータ1を小さくすることができる。ここで、配線インダクタンスのみに着目すれば、ハイサイドスイッチ用の第1電界効果トランジスタQ1とローサイドスイッチ用の第2電界効果トランジスタQ2も上記半導体チップ5cに形成した方が好ましい。しかし、一つの半導体チップで形成すると、製造プロセスが複雑になりそれぞれの素子特性が充分に引き出されない。このため製造に時間がかかる上、コストが増大する問題もある。また、ローサイドスイッチ用の第2電界効果トランジスタQ2は、上記のようにハイサイドスイッチ用の第1電界効果トランジスタQ1に比べてオン時間が長いため発熱し易い。したがって、ローサイドスイッチ用の第2電界効果トランジスタQ2を、ハイサイドスイッチ用の第1電界効果トランジスタQ1と同一の半導体チップに形成してしまうと、ローサイドスイッチ用の第2電界効果トランジスタQ2の動作時に発生した熱が半導体基板を通じてハイサイドスイッチ用の第1電界効果トランジスタQ1に悪影響を及ぼすことも懸念される。このような観点からも本実施の形態1では、ハイサイドスイッチ用の第1電界効果トランジスタQ1が形成された半導体チップ5aと、ローサイドスイッチ用の第2電界効果トランジスタQ2が形成された半導体チップ5bと、第1及び第2制御回路3a、3bが形成された半導体チップ5cとを、それぞれ別体の半導体チップに分けて形成している。これにより、ハイサイドスイッチ用の第1電界効果トランジスタQ1とローサイドスイッチ用の第2電界効果トランジスタQ2と第1及び第2電界効果トランジスタ3a、3bとを同一の半導体チップに形成する場合に比べて、非絶縁型DC−DCコンバータ1の製造プロセスを容易にすることができるので、素子特性を充分に引き出すことができる。このため、非絶縁型DC−DCコンバータ1の製造時間を短縮でき、また、コストを低減できる。またハイサイドスイッチ用の第1電界効果トランジスタQ1と第1及び第2制御回路3a、3bとが、ローサイドスイッチ用の第2電界効果トランジスタQ2の動作時に発生した熱による悪影響を受けないようにすることができるので、非絶縁型DC−DCコンバータ1の動作安定性を向上させることができる。
【0043】
しかし、電圧変換効率を向上するためには、3つの半導体チップ5a、5b、5cを単にダイパッド7a1、7a2、7a3に配置し、同一のパッケージ6aで樹脂封止するだけでは、寄生のインダクタンスが充分に低減することができないことを本発明者は見出した。次に、図7に示した本実施の形態1の非絶縁型DC−DCコンバータ1の具体的な構成例を図8〜図20により説明する。
【0044】
図8は非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図9は図8のY1−Y1線の断面図、図10は図8の半導体装置の製造方法を示す組み立てフロー図、図11はリードフレームの単位領域の平面図、図12は図11のリードフレームの裏面を示す平面図、図13は図10に示す組み立てフローのダイボンディング工程に対応した組み立て状態の一例を示すリードフレームの単位領域の平面図、図14は図10に示す組み立てフローのワイヤボンディング工程に対応した組み立て状態の一例を示すリードフレームの単位領域の平面図である。図15は図8の半導体チップ5aの拡大平面図、図16は図15のB−B線の断面図、図17は図8の半導体チップ5bの要部拡大断面図、図18は図15のC−C線の断面図、図19は半導体チップ5bの拡大平面図、図20は図8の半導体チップ5cの出力段回路構成図、図21は図8の半導体チップ5cの要部断面図である。なお、図8では、図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0045】
本実施の形態1の上記パッケージ6aは、例えばQFN(Quad Flat Non-leaded package)構成とされている。ただし、QFNに限定されるものではなく種々変更可能であり、例えば、QFP(Quad Flat Package)やSOP(Small Out line Package)等のようなフラットパッケージ構成としても良い。パッケージ6aは、3つのダイパッド(チップ搭載部材)7a1、7a2、7a3と、複数のリード(外部端子、インナーリード)7b1、7b2、7b3、7b4と、ボンディングワイヤ(以下、単にワイヤという)WRと、封止部材(樹脂封止体)8とを有している。ダイパッド(第1タブ、第1チップ搭載部)7a1、ダイパッド(第2タブ、第2チップ搭載部)7a2、ダイパッド(第3タブ、第3チップ搭載部)7a3及び複数のリード7b(7b1、7b2、7b3、7b4)は、例えばアロイ等のような金属からなる。ワイヤWRは、例えば金(Au)等からなる。封止部材8は、例えばエポキシ系樹脂からなる。
【0046】
図8に示すように、ダイパッド7a1、7a2、7a3は、方形状であり、それぞれが所定の間隔を持って配置され、前記複数のリード7bとともに、リードフレームを構成する。図8の左上のダイパッド7a1上には、半導体チップ5aがその主面を上に向けた状態でダイパッド7a2の一辺と隣り合うダイパッド7a1の一辺に寄せて配置(搭載)されている。半導体チップ5aの主面には、上記のようにハイサイドスイッチ用の第1電界効果トランジスタQ1が形成されている。また、半導体チップ5aの主面には、各種回路の電極を引き出す外部端子として複数のボンディングパッド(以下、単にパッドという)BPが配置されている。このように、半導体チップ5aをダイパッド7a2に寄せて配置することで、第1電界効果トランジスタQ1のソースと第2電界効果トランジスタQ2のドレインとの間に生じる寄生のインピーダンスLsHを低減することができる。また、図8の下側の相対的に最も大きなダイパッド7a2上には、半導体チップ5bがその主面を上に向けた状態で出力端子よりも第2電源端子(端子ET4、L字ラインに沿って配置された複数のリード7b2)に近いダイパッド7a2の角部に寄せて配置されている。半導体チップ5bの主面には、上記のようにローサイドスイッチ用の第2電界効果トランジスタQ2が形成されている。また、半導体チップ5bの主面には、各種回路の電極を引き出す外部端子として複数の電極用のパッドBPが配置されている。このように、半導体チップ5bを第2電源端子の角部に寄せて配置することで、第2電界効果トランジスタQ2のソースと第2電源端子との間に形成するワイヤWRの配線長さを短くできる。これにより、ワイヤWRの配線抵抗を低減でき、かつ、基準電位GNDをさらに強化することができる。さらに、図8の右上のダイパッド7a3上には、半導体チップ5cがその主面を上に向けた状態で半導体チップ5cと半導体チップ5aとの距離が半導体チップ5cと半導体チップ5bとの距離よりも近くなるように配置されている。半導体チップ5cの主面には、上記のように第1及び第2制御回路3a、3bが形成されている。また、半導体チップ5cの主面には、各種回路の電極を引き出す外部端子として複数の電極用のパッドBPが配置されている。このように、半導体チップ5cは半導体チップ5cと半導体チップ5aとの距離が半導体チップ5cと半導体チップ5bとの距離よりも近くなるように配置することで、第1電界効果トランジスタQ1のゲートと半導体チップ5cとの間に生じる寄生のインダクタンスLgHを低減でき、スイッチング損失を改善することができる。これら半導体チップ5a、5b、5cを、それぞれダイパッド7a1、7a2、7a3における所定の位置に配置することで、単にダイパッド7a1、7a2、7a3に半導体チップ5a、5b、5cを配置するよりも電圧変換効率を向上することができる。なお、半導体チップ5a、5b、5cは、各々の特性の違いから外形サイズ(面積)は異なり、半導体チップ5aの外形サイズは半導体チップ5cの外形サイズよりも大きく形成され、半導体チップ5bの外形サイズは半導体チップ5aの外形サイズよりも大きく形成されている。また、複数の電極用のパッドBPは、例えばアルミニウム等のようなメタルからなる。半導体チップ5cは第1及び第2制御回路3a、3bを有し、第1及び第2制御回路3a、3bはそれぞれ第1及び第2電界効果トランジスタQ1、Q2のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ素子の外形サイズを小さくしたい。これに対し、第1及び第2電界効果トランジスタQ1、Q2には、電流I1、I2が流れるため、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位セル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップ5a、5bの外形サイズは、半導体チップ5cの外形サイズよりも大きく形成している。さらに、図3に示したように、ローサイドスイッチ用の第2電界効果トランジスタQ2は、ハイサイドスイッチ用の第1電界効果トランジスタQ1よりもオン時間が長い。このため、ローサイドスイッチ用の第2電界効果トランジスタQ2のオン抵抗は、ハイサイドスイッチ用の第1電界効果トランジスタQ1のオン抵抗よりもさらに低減する必要がある。これにより、半導体チップ5bの外形サイズは、半導体チップ5aの外形サイズよりも大きく形成している。
【0047】
半導体チップ5a、5b、5cの電極用のパッドBPは、上記ワイヤWRを通じて各部と電気的に接続されている。例えば電極用のパッドBPのうち、半導体チップ5aの第1電界効果トランジスタQ1のソースに接続されたソース電極用のパッドBP1は、複数のワイヤWRを通じて、ダイパッド7a1と電気的に接続されている他、半導体チップ5cの複数の電極用のパッドBPの中で、第1電界効果トランジスタQ1のソースと電気的に接続される電極用のパッドBP2と電気的に接続されている。また、半導体チップ5aの第1電界効果トランジスタQ1のゲートに接続されたゲート電極用のパッドBP3は、複数のワイヤWRを通じて、半導体チップ5cの複数の電極用のパッドBPの中で、第1電界効果トランジスタQ1のゲートと電気的に接続される電極用のパッドBP4と電気的に接続されている。また、半導体チップ5bの第2電界効果トランジスタQ2のソースに接続されたソース電極用のパッドBP5は、複数のワイヤWRを通じて、複数のリード(第2電源端子)7b2と電気的に接続されている他、半導体チップ5cの複数の電極用のパッドBPの中で、第2電界効果トランジスタQ2のソースと電気的に接続される電極用のパッドBP6と電気的に接続される。また、半導体チップ5bの第2電界効果トランジスタQ2のゲートに接続されたゲート電極用のパッドBP7は、複数のワイヤWRを通じて、半導体チップ5cの複数の電極用のパッドBPの中で、第2電界効果トランジスタQ2のゲートと電気的に接続される電極用のパッドBP8と電気的に接続される。複数のリード7b2には、端子ET4を通じて基準電位GNDが供給される。また、半導体チップ5a、5bの裏面の各々は、第1及び第2電界効果トランジスタのドレインと接続したドレイン電極とされており、ダイパッド7a1、7a2と電気的に接続されている。ダイパッド7a1は、それと一体的に形成されたリード7b1と電気的に接続されている。リード7b1は、入力用電源電位Vinが供給される端子ET1と電気的に接続される。また、ダイパッド7a2は、それと一体的に形成されたリード7b3と電気的に接続されている。リード7b3は、出力用電源電位を外部に供給する出力端子ET5と電気的に接続されている。端子ET5には、上記コイルL1が電気的に接続される。なお、上記ワイヤWRのワイヤボンディングには、例えば超音波熱圧着ボンディングが用いられる。このため、ダイパッド7a1、7a2、7a3におけるボンディング部に超音波が旨く伝わらないとボンディング不良となる虞があるため、図9に示すように、ハーフエッチ領域を避けてワイヤボンディングしている。これにより、ボンディング不良を抑制することができる。
【0048】
半導体チップ5a、5b、5c及びワイヤWRは樹脂封止体8により封止されているが、ダイパッド7a1、7a2、7a3の裏面(チップ搭載部の反対側の面)と複数のリード7bの一部は外部に露出されている。半導体チップ5a、5b、5cの動作時に発生した熱は、半導体チップ5a、5b、5cの裏面からダイパッド7a1、7a2、7a3を通じてその裏面側から外部に放熱されるようになっている。また、各々のダイパッド7a1、7a2、7a3は、半導体チップ5a、5b、5cの面積よりも大きく形成されている。これにより非絶縁型DC−DCコンバータ1の放熱性を向上させることができる。なお、この構造ではダイパッド7a1、7a2、7a3の裏面(半導体チップ5a、5b、5cが搭載された面の反対側の面)も、リード7bの裏面(ワイヤWRが接続された面の反対側の面であって、配線基板の端子と接合される接合面)も、パッケージ6aの搭載面(パッケージ6aを配線基板に搭載するときに配線基板に対向する面)に存在する。
【0049】
次に、図10に示す組み立てフロー図を用いて本実施の形態1の半導体装置の製造方法について説明する。
【0050】
まず、半導体ウェハの裏面にダイシングテープを貼り付け、ダイシングブレードにより個片化を行い、個々の半導体チップ5a、5b、5cに分割する。
【0051】
一方、図11及び図12に示すような半導体チップ5a、5b、5cを搭載可能なダイパッド7a1、7a2、7a3と、その周囲に配置された複数のリード7bとを有し、かつダイパッド7a1、7a2、7a3のそれぞれの裏面の周辺部がハーフエッチング加工などによって薄く形成されているリードフレーム10を準備する。
【0052】
次に、ダイボンディング工程を行う。上記リードフレームのダイパッド7a1、7a2、7a3の表面側にダイボンド材を介して半導体チップ5a、5b、5cを固着する。
【0053】
一方、その太さが、例えば50μmであり、半導体チップ5a、5bの電極とそれに対応する各部(リード、チップ搭載部)とを電気的に接続するワイヤWR1、WR2と、その太さが、例えば30μmであり、半導体チップ5cとそれに対応する各部(リード、チップの電極)とを電気的に接続するワイヤWR3とを準備する。
【0054】
次に、ワイヤボンディング工程を行う。半導体チップ5a、5b、5cとそれぞれに対応する各部とを金線などのワイヤ(金属細線)WRで、超音波により接続(圧着)する。
【0055】
その後、樹脂封止(モールド)工程を行う。その際、まず、図10に示すように、樹脂成形金型の下型の金型面上に封止用テープを配置する。さらに、封止用テープ上にリードフレーム10を配置した後、複数のリード7bの一部とダイパッド7a1、7a2、7a3が封止用テープに密着するように樹脂成形金型の型締め(クランプ)を行う。なお、封止用テープの粘着強度は、例えば0.5N以上と高い粘性ものを使用する。
【0056】
続いて、上金型(キャビティ)内に封止用樹脂を注入し、ダイパッド7a1、7a2、7a3の一部と、複数のリード7bの一部とが樹脂封止体8(封止部材)から露出するように半導体チップ5a、5b、5cおよび複数のワイヤWRを樹脂封止して樹脂封止体8を形成する(モールド工程)。
【0057】
最後に、注入した封止用樹脂を硬化し(レジンキュア工程)、マーク工程を行った後に、リードフレーム10から製品部分を分割する。
【0058】
本実施の形態1では、上記図10に示す組み立てフローにおいて、樹脂封止工程の前にリードフレーム10の裏面に封止用テープを貼り付けておく。これは、本実施の形態1のように1つのパッケージ6a内に複数のダイパッド7a1、7a2、7a3を持つような構成のものの樹脂封止工程では、図11に示す3つのダイパッド7a1、7a2、7a3の境界を形成するスリットの交点部分Zにおいて樹脂漏れが生じ易く、その交点部分Zを通じてダイパッド7a1、7a2、7a3の裏面(パッケージ6aを配線基板に実装するときの実装面)側に入り込んだ樹脂(樹脂バリ)がパッケージ6aの実装を邪魔して実装不良を招くのを防止するためである。そこで、本実施の形態1では、上記のような樹脂漏れが生じないように、封止工程に先立って3つのダイパッドの裏面側(3つのダイパッドの境界を形成するスリットを含む)に封止用テープをしっかりと貼り付け上記交点部分Z等から封止用樹脂がダイパッド7a1、7a2、7a3の裏面に漏れないようにしている。これにより、樹脂バリによるパッケージ6aの実装不良を防止できる。上記のように封止用テープは封止工程時にダイパッド7a1、7a2、7a3等にしっかりと接着されていることが好ましいので、そのうような観点から封止用テープの粘着強度は、例えば0.5N以上と高い粘性強度が得られるものが好ましい。一方、近年は、例えばニッケル(Ni)/パラジウム(Pd)/金(Au)フラッシュめっきの施されたリードフレーム10が使用されている。これは、Pd(パラジウム)めっき製のリードフレーム10の場合、パッケージ6aを配線基板に実装する際に鉛フリー半田の使用を実現でき環境に良いといった効果の他、一般的なリードフレームではワイヤボンディングのためにリードフレームのワイヤボンディング部に予め銀(Ag)ぺーストを塗布しておくことが必要なのに対してそのようなAgペースト材が塗布されていなくてもワイヤを接続できる等の効果を有しているからである。ところで、Pdめっき製のリードフレーム10の場合でも上記のような樹脂バリによる実装不良の問題が生じるので、樹脂バリが形成された場合は、樹脂バリを洗浄処理等により除去することが行われるが、Pdめっき製のリードフレーム10の場合、製造工程を削減するために、樹脂封止工程の前にリードフレーム10にめっき処理を施しているため、洗浄処理等によりこの樹脂バリを剥がそうとすると、予めめっきしたPdめっき膜も剥離してしまうため問題である。すなわち、Pdめっき製のリードフレーム10を使用できない可能性がある。これに対して、本実施の形態1では、上記のように樹脂バリの形成を防止でき、封止工程後に強い洗浄処理を行わないで済むので、上記のような良好な効果を持つPdめっき製のリードフレーム10を使用できる。
【0059】
次に、本実施の形態1では、図11及び図12に示すような単位領域を持つリードフレーム10を使用する。図11に示すように、ダイパッド7a1、7a2、7a3は方形状であり、それぞれが所定の間隔を持って配置されている。また、ダイパッド7a1は、それと一体的に形成されたリード7b1と電気的に接続されている。リード7b1は、入力用電源電位Vinが供給される端子ET1(第1電源端子、第1電源電位)と電気的に接続される。また、ダイパッド7a2は、それと一体的に形成されたリード7b3と電気的に接続されている。リード7b3は、出力用電源電位を外部に供給する出力端子ET5(第2電源端子、第2電源電位)と電気的に接続される。また、複数のリード(第2電源端子)7b2は、樹脂封止体8の周辺に沿ってL字型に繋がって形成されている。このように、リード7b2をL字型に形成することで、複数のリード7bに分割されているよりも体積が増加するため、基準電位GNDを強化できる。さらに、図12に示すようにダイパッド7a1、7a2、7a3の裏面の周辺部にハーフエッチ領域11を形成している。このように、ハーフエッチ領域11(斜めのハッチングを付した領域)を形成することでリードフレーム10と樹脂封止体8との密着力を強くできる。すなわち、リード抜けを抑制または防止できる。特に半導体装置の軽薄軽量化の要求に伴いリードフレームの厚さも薄くなってきていることに加え、リード7bは他の部分に比べて細く、しかもその先端が他の部分と接続されずに浮いているような状態なので、何ら手段を施さずに樹脂封止するとリード部分が変形または剥離してしまう場合がある。そこで、リード7bの先端側の裏面外周部分もハーフエッチし、リード7bの先端側の裏面外周に段差を形成する。これにより、封止工程時に封止用樹脂がそのハーフエッチ部分に流れ込み、ハーフエッチ部分を覆い、リード7bの先端側外周部を押さえ込むようになるので、リード7bが変形したり剥離したりするのを抑制または防止することができるようになっている。
【0060】
上記リードフレーム10を使用し、図10に示すダイボンディング工程を図13にて説明する。まずS1−1工程に示すように、半導体チップ5cをダイパッド7a3にダイボンドする。次にS1−2工程に示すように、半導体チップ5aをダイパッド7a1に配置する。最後にS1−3工程に示すように、半導体チップ5bをダイパッド7a3に配置する。このように、外形サイズの小さい半導体チップ5c、5a、5bから順にダイパッド7a3、7a1、7a2に搭載することで、生産性を向上することができる。なお、それぞれ半導体チップ5a、5b、5cをダイパッド7a1、7a2、7a3に配置するには、例えば半田ペースト材を使用するが、図面を見易くするため、省略する。
【0061】
次に、図10に示すワイヤボンディング工程を図14にて説明する。まずS2−1工程に示すように、半導体チップ5aとダイパッド7a2とを複数のワイヤWR1(第1ワイヤ)で電気的に接続する。次にS2−2工程に示すように、半導体チップ5bとリード7b2(第2電源端子)とを複数のワイヤWR2(第2ワイヤ)で電気的に接続する。最後に、S2−3工程に示すように、半導体チップ5cとそれに対応する各部とを複数のワイヤWR3(第3ワイヤ)で電気的に接続する。ワイヤWR1、WR2、WR3は、例えば金(Au)等からなる。また、ワイヤWR1、WR2の太さは、例えば50μmである。また、ワイヤWR3の太さは、例えば30μmである。
【0062】
本実施の形態1では、電圧変換効率の向上を主目的とし、そのためには半導体チップ5aと出力端子との間に生じる寄生のインダクタンスLsHの低減と、また、半導体チップ5bとリード7b2(第2電源端子)との間に生じる寄生のインピーダンスLsLの低減を図る。これにより、半導体チップ5aとダイパッド7a2とをワイヤWR3よりも太い複数のワイヤWR1を並べて電気的に接続している。また、半導体チップ5bとリード7b2(第2電源端子)とをワイヤWR3よりも太い複数のワイヤWR2を並べて電気的に接続している。このように太いワイヤWR1、WR2を複数並べて接続することで、それぞれの配線経路に生じる寄生のインピーダンスLsH、LsLを低減でき、さらに、基準電位GNDの強化もできる。しかし、太いワイヤWRを超音波によりボンディングすると、細いワイヤWR3よりも大きい荷重を必要とする。細いワイヤWR3を先に接続した後に太いワイヤWR1、WR2を接続すると、大きい荷重により先に接続した細いワイヤWR3が断線する虞がある。本実施の形態1のように、ダイパッド(チップ搭載部)7a1、7a2、7a3が分離している場合では、特にこの断線の問題が顕著に生じる。このため、本実施の形態1では、図14に示すように太いワイヤWR1を接続した後ワイヤWR2を接続し、さらにワイヤWR2を接続した後に細いワイヤWR3を接続している。これにより、複数のワイヤWR1、WR2、WR3の断線を抑制することができる。なお、ワイヤWR1とワイヤWR2とは同じ太さであるため、ワイヤWR2を先に接続した後にワイヤWR1を接続してもよい。
【0063】
次に、図15は上記半導体チップ5aの拡大平面図、図16は図15のB−B線の断面図、図17は半導体チップ5aの要部拡大断面図、図18は図15のC−C線の断面図を示している。
【0064】
半導体チップ5aは、その厚さ方向と交差する平面形状が方形状になっており、本実施の形態1では、例えば長方形になっている。半導体チップ5aは、これに限定されないが、例えば半導体基板15、この半導体基板15の主面5ax(図9等参照)に形成された複数のトランジスタ素子、前記半導体基板15の主面上において絶縁層12、配線層13の夫々を複数段積み重ねた多層配線層、この配線層13を覆うようにして形成された表面保護膜(最終保護膜)14等を有する構成となっている。配線層13は、例えばアルミニウム(Al)のような金属材料からなる。表面保護膜14は、例えばポリイミド膜(PiQ)のような有機膜からなる。
【0065】
半導体チップ5aは、互いに反対側に位置する主面(回路形成面)5ax及び裏面5ay(図9等参照)を有し、半導体チップ5aの主面5ax側には集積回路が構成されている。集積回路は、主に、半導体基板15の主面5axに形成されたトランジスタ素子及び多層配線層に形成された配線によって構成されている。
【0066】
半導体チップ5aの主面5axには、複数の電極用のパッド(電極)BPが形成されている。複数の電極用のパッドBPは、第1電界効果トランジスタQ1のソース及びゲートに接続されたソース電極用のパッドBP1及びゲート電極用のパッドBP3を有し、半導体チップ5aの多層配線層のうちの最上層の配線層13に形成され、各々の電極用のパッドBPに対応して半導体チップ5aの表面保護膜14に形成されたボンディング開口14aを通じて露出されている。ソース電極用のパッドBP1は、図17に示すように、半導体チップ5aの一対の長辺(X方向)に沿って形成され、本実施の形態1では、例えば2つのソース電極が向かい合うように延在している。ゲート電極用のパッドBP3は、半導体チップ5aの一対の短辺において、中心に近い位置に形成されている。さらに説明すると、図8に示すように、ゲート電極用のパッドBP3は半導体チップ5cにおける第1制御回路3aの出力段に、最も近い辺における、中心に近い位置に形成する。本実施の形態1では、ゲート電極用のパッドBP3の形状が正方形であり、例えば280μmである。また、半導体チップ5aは、ゲート電極用のパッドBP3と電気的に接続されるゲート電極パターンを有する。ゲート電極パターンは、半導体チップ5aの一対の短辺の一方(ゲート電極用のパッドBP3と接続している辺)から他方に向かってX方向に延在し、かつ、2つのソース電極用のパッドBP1の間に形成される部分(第1配線、第1部分)BP3aと、半導体チップ5aの主面における周辺に沿って形成される部分(第2配線、第2部分)BP3bとから成る。また、ゲート電極パターンの第1配線BP3aにおいて、一対の短辺の一端部(ゲート電極用のパッドBP3と接続している辺)と反対側の端部は、第2配線BP3bの一部と繋がらないように形成する。ゲート電極パターンの幅は、例えば25μmである。ゲート電極パターンは、例えばアルミニウム(Al)のような金属からなる。この半導体チップ5aとダイパッド7a2とを複数のワイヤWR1で電気的に接続する際、図8に示すように、Y方向に向かって、かつ第1配線を挟んで千鳥配置している。
【0067】
このように、半導体チップ5aはX方向に伸びる長方形で形成することで、上記のように半導体チップ5aをダイパッド7a2に寄せて配置する(半導体チップ5aの長辺がダイパッド7a2の長辺に沿うような状態で配置する)観点に付け加えて、さらにソース電極用のパッドBP1もダイパッド7a2に寄せて、かつ、一対の長辺に沿って配置することができる。これにより、ソース電極BP1とダイパッド7a2とを電気的に接続するワイヤWR1は、その個々のワイヤWR1の長さを短く形成できる上、より多くのワイヤWR1を並べて配置することができるため、寄生のインダクタンスLsHを低減できる。また、ゲート電極パターンの第1配線BP3aにおいて、一対の短辺の一端部(ゲート電極BP3と接続している辺)と反対側の端部は、第2配線BP3bの一部と繋がらないように形成することで、第1電界効果トランジスタQ1のソース領域SR1を分離しないで形成できる。すなわち、ソース領域SR1を分離しないで形成することで、オン抵抗を低減することができる。
【0068】
また、半導体チップ5aのソース電極用のパッドBP1には、2種類のワイヤWRが電気的に接続されている。1種類目は、ダイパッド7a2と電気的に接続されるワイヤWR1である。2種類目は、半導体チップ5cの複数の電極用のパッドBPの中で第1電界効果トランジスタQ1のソースと電気的に接続されるパッドBP2(BP)とを結ぶワイヤWR3a(WR3)である。すなわち、半導体チップ5aのソース電極用のパッドBP1と電気的に接続されるワイヤWRは、ダイパッド7a2側と第1制御回路3a側とに分離している。
【0069】
これにより、第1電界効果トランジスタQ1のソースからダイパッド7a2を通じて出力端子に流れる電流I11(I1)と、第1制御回路3aに向かって流れる電流I12(I1b)の経路を分散できるため、それぞれのワイヤWRに生じる電流負荷を低減できる。このため、第1電界効果トランジスタQ1と第1制御回路3aとの間に生じる寄生のインダクタンスを低減できることから、スイッチング損失をさらに改善できる。
【0070】
次に、図16は上記半導体チップ5aのB−B線の断面図である。半導体チップ5aの半導体基板15は、例えばn+型のシリコン(Si)単結晶からなり、その裏面には第1電界効果トランジスタQ1のドレイン領域DR1に接続されたドレイン電極(外部端子)が形成されている。ドレイン電極は、例えば金(Au)等の金属が蒸着されて形成されており、上記のようにダイパッド7a2と接続される。一方、半導体基板15の主面には、例えばn型のシリコン単結晶からなるエピタキシャル層16epが形成されている。このエピタキシャル層16epには、n−型の半導体領域17n1と、その上のp型の半導体領域17pと、その上のn+型の半導体領域17n2とが形成されている。そして、このような半導体基板15およびエピタキシャル層16epには、例えばトレンチゲート構造のnチャネル型の縦型の第1電界効果トランジスタQ1が形成されている。さらにその上にソース領域SR1の配線層13b及びゲート領域G1の配線層13aが形成され、それら最上層の配線層13a、13bを保護するための表面保護膜14が形成される。さらに表面保護膜14にボンディング開口部14aを形成し、そのボンディング開口部14aから露出したソース領域SR1と接続するソース電極用のパッド(外部端子)BP1を形成する。ゲート領域G1は、例えばポリシリコン(poly-Si)で形成される。またソース電極用のパッドBP1は、例えば金(Au)等の金属が蒸着されて形成されており、上記のようにダイパッド7a2と電気的に接続するためのワイヤWR1が接続される。
【0071】
第1電界効果トランジスタQ1は、図17に示すように、ソース領域SR1としての機能を持つ上記n+型の半導体領域17n2と、ドレイン領域DR1としての機能を持つ上記n−型の半導体領域17n1と、チャネル形成領域CH1としての機能を持つ上記p型の半導体領域17pと、エピタキシャル層16epの厚さ方向に掘られた溝18の内壁面に形成されたゲート絶縁膜19と、溝18内にゲート絶縁膜19を介して埋め込まれたゲート領域G1とを有している。ゲート領域G1は、上記ゲート電極用のパッドBP3と電気的に接続されている。このようなトレンチゲート構造とすることにより、第1電界効果トランジスタQ1の単位領域の微細化及び高集積化が可能となっている。ゲート領域G1上にはキャップ絶縁膜20が形成されており、ソース電極用のパッドBP1とゲート領域G1との絶縁が図られている。電極用のパッドBP1は、ソース用のn+型の半導体領域17n2の他、チャネル形成用のp型の半導体領域17pとも電気的に接続されている。第1電界効果トランジスタQ1の動作時の上記電流I1は、ソース領域SR1とドレイン領域DR1との間を溝18の深さ方向に沿って(ドリフト層の厚さ方向に流れる)、かつゲート絶縁膜19の側面に沿って流れる。このような縦型の第1電界効果トランジスタQ1は、チャネルが水平方向に形成される横型の電界効果トランジスタより、単位セル面積あたりのゲート面積が大きく、またゲート領域G1とドレインのドリフト層との接合面積が大きいため、ゲート−ドレイン間の寄生容量が大きくなる反面、単位セル面積あたりのチャネル幅を大きくすることができ、オン抵抗を小さくすることができる。
【0072】
半導体チップ5aは、図16に示すように、図17で説明したような電界効果トランジスタが複数個並べて形成されている。
【0073】
次に、図18は上記半導体チップ5aのC−C線(図15参照)の断面図である。第1電界効果トランジスタQ1の半導体基板15は、例えばn+型のシリコン単結晶からなる。半導体基板15の主面には、例えばn型のシリコン単結晶からならエピタキシャル層16epが形成されている。構成は、上記エピタキシャル層とほぼ同じであるため説明を省略する。さらにエピタキシャル層16ep上にp−型のウエル領域PWLが形成されている。そのp−型のウエル領域PWLの上に、フィールド酸化膜FLDを介してゲート領域(G-poly)G1が形成されている。ゲート領域G1の表面には絶縁酸化膜(SiO2)21が形成され、この絶縁酸化膜21に開口部21aを形成し、前記開口部を介してゲート領域G1と接続される配線層13aを形成する。前記配線層13aは、ゲート電極用のパッドBP2である。さらに、ゲート電極用のパッドBP2に接続されたゲート電極(外部端子)が形成されている。一方、p−型のウエル領域PWLの側面にチャネル領域CH1が形成され、前記チャネル領域CH1上にソース領域SR1の配線層13bが形成される。前記配線層13bは、ソース電極用のパッドBP1である。さらに、ソース電極用のパッドBP1に接続されたソース電極(外部端子)ET5が形成されている。ゲート領域G1の配線層13aとソース領域SR1の配線層13bは、最上層の配線層である。なお、配線層13a、13bは、例えばアルミニウム(Al)のような金属で形成される。
【0074】
次に、図19は上記半導体チップ5bの拡大平面図を示している。なお、半導体チップ5bの素子構成は、半導体チップ5aとほぼ同じであるため、既に図15において説明したので省略する。また半導体チップ5bのデバイスの断面構成は、図16〜図18とほぼ同じなので、図16〜図18において既に説明したので省略する。
【0075】
半導体チップ5bは、その厚さ方向と交差する平面形状が方形状になっており、本実施の形態1では、例えば長方形になっている。また一対の長辺と一対の短辺はそれぞれ、L字型に繋がって形成された複数のリード7b2(第2電源端子)の2辺とXY比がほぼ同じ大きさである(図8参照)。半導体チップ5bは、互いに反対側に位置する主面(回路形成面)5bx及び裏面5byを有し、半導体チップ5bの主面5bx側には集積回路が構成されている。集積回路は、主に、半導体基板の主面5bxに形成されたトランジスタ素子及び多層配線層に形成された配線によって構成されている。
【0076】
半導体チップ5bの主面5bxには、図19に示すように、複数のパッド(電極)BPが形成されている。複数の電極用のパッドBPは、ローサイドスイッチ用の第2電界効果トランジスタQ2のソースに接続されたソース電極用のパッドBP5と、ローサイドスイッチ用の第2電界効果トランジスタQ2のゲートに接続されたゲート電極用のパッドBP7とを有し、半導体チップ5bの多層配線層のうちの最上層の配線層に形成され、各々の電極用のパッドBPに対応して半導体チップ5bの表面保護膜22に形成されたボンディング開口22aによって露出されている。半導体チップ5bの複数の電極用のパッドBPの中で第2電界効果トランジスタQ2のゲートと電気的に接続されるゲート電極用のパッドBP7は、半導体チップ5bに主面において、半導体チップ5cに最も隣接する角部に近い位置に配置されている。さらに半導体チップ5bは、ゲート電極用のパッドBP7と電気的に接続されるゲート電極パターンを有する。ゲート電極パターンは、半導体チップ5bの一対の長辺の一方(第1電源端子ET1側)から他方(第2電源端子ET4側)に向かってY方向に延在している。ソース電極用のパッドBP5は、前記複数のゲート電極パターンの間に配置され、かつ半導体チップ5bの一対の長辺の他方から一方に向かってY方向に延在されている。さらに説明すると、ゲート電極パターンは、ソース電極用のパッドBP5の間に形成される部分(第3配線、第3部分)BP7aと、半導体チップ5bの主面における周辺に沿って形成される部分(第4配線、第4部分)BP7bとからなる。また、ゲート電極パターンの第3配線BP7aにおいて、一対の長辺の一方と反対側の他方(第2電源端子ET4側)の端部は、第4配線BP7bの一部と繋がらないように形成する。ゲート電極パターンの幅は、例えば25μmである。ゲート電極パターンは、例えばアルミニウム(Al)のような金属からなる。また、ソース電極用のパッドBP5と複数のリード(第2電源端子)7b2とを複数のワイヤWR2で電気的に接続している。
【0077】
第2制御回路3bから供給される電流は、第2電界効果トランジスタQ2のゲートを通じて第2電源端子に流れる。このため、ゲート電極パターンが一対の短辺の一方から他方に向かってX方向に形成されていると、長辺に沿って配置された複数のリード7b2に向かって流れる電流経路を遮断することになる。これに対して、本実施の形態1では、ゲート電極パターンを一対の長辺の一方から他方に向かって延在形成するため、その電流経路を確保できる。このため、電圧変換効率の低下を抑制することができる。また、ソース電極用のパッドBP5は、図19に示すように、半導体チップ5b上に広く形成することで、基準電位GNDを供給する複数のリード7b2と電気的に接続するワイヤWR2の数を多数接続することが可能になる。すなわち、多数のワイヤWR2を接続することで、配線経路に生じる寄生のインピーダンスLsLをさらに低減できる。また、半導体チップ5bの外形サイズは、L字型に形成された複数のリード7b2とほぼ同じにすることで、接続する複数のワイヤWR2の長さを短くできる。すなわち、各々がほぼ同じ長さの複数のワイヤWR2で接続できるため、それぞれのワイヤWR2に生じる寄生のインピーダンスLsLのばらつきが抑制できる。このため、それぞれのワイヤWR2に流れる電流の大きさにもばらつきが生じ難くなるため、電圧変換効率を向上することができる。
【0078】
また、ハイサイドスイッチ用の第1電界効果トランジスタQ1からローサイドスイッチ用の第2電界効果トランジスタQ2にスイッチを切り替えるときに、電流(貫通電流)が第1電源端子ET1から第2電源端子に向かって流れてしまう現象(セルフ・ターンオン)が生じる。このため、本実施の形態1では、ローサイドスイッチ用の第2電界効果トランジスタQ2のしきい値電圧VthHはハイサイドスイッチ用の第1電界効果トランジスタQ1のしきい値電圧VthLよりも高い値で制御することで、貫通電流の経路を遮断することができる。すなわち、上記セルフ・ターンオンを抑制することができる。
【0079】
次に、図20は本実施の形態1の半導体装置の制御回路の回路構成図、図21は図20の半導体装置の制御回路の断面図である。
【0080】
半導体チップ5cは、第1及び第2制御回路3a、3bを有している。第1制御回路3aは、ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲートを制御する回路であり、複数の電界効果トランジスタM1、M2、M3、M4で構成されている。複数の電界効果トランジスタM1、M2、M3、M4のうち、ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲートを制御する部分は、出力段にあたる電界効果トランジスタM1、M2であり、前記電界効果トランジスタM1、M2の出力信号によりハイサイドスイッチ用の電界効果トランジスタQ1のゲートは制御される。出力段の電界効果トランジスタM1のドレインに電気的に接続されたハイサイドスイッチ用の第1電界効果トランジスタQ1のゲート制御電圧を入力する端子(VCIN)ET2から電位が供給され、制御信号を出力している。また、電界効果トランジスタM1のドレインには、ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲートを制御するための、ブートストラップ回路用の端子ET6が接続されている。ハイサイドスイッチ用の第1電界効果トランジスタQ1のソースの電位が基準電位GNDに対して高い値(浮いている)なので、その電圧に対して端子ET6から電圧を供給している。なお、本実施の形態1では、4つの電界効果トランジスタM1、M2、M3、M4で説明したが、これに限定されるものではなく、さらに複数個の電界効果トランジスタを有してもよい。
【0081】
また、第2制御回路3bは、ローサイドスイッチ用の第2電界効果トランジスタQ2のゲートを制御する回路であり、複数の電界効果トランジスタM5、M6で構成されている。電界効果トランジスタM5のドレインは、ローサイドスイッチ用の第2電界効果トランジスタQ2のゲート制御電圧を入力する端子(VLDRV)ET3から電位が供給され、制御信号を出力している。また回路動作は、上記第1制御回路3aとほぼ同じであり、説明を省略する。
【0082】
次に、図21は図20で説明した制御回路の素子構造を示している。なお、図21の第2制御回路3bのデバイス構成は、第1制御回路3aとほぼ同じなので、第1制御回路3aを説明することで第2制御回路3bの説明は省略する。
【0083】
第1電界効果トランジスタQ1には、例えばCMOS(Complementary MOS)インバータ回路により形成された第1制御回路3aが形成されている。第1制御回路3aは、nウエルNWLに形成されたpチャネル型の横型(チャネルが水平方向(半導体基板の主面に対して水平方向)に形成)の第3電界効果トランジスタQ3と、pウエルPWLに形成されたnチャネル型の横型の第4電界効果トランジスタQ4とにより形成されている。第3電界効果トランジスタQ3は、ソース領域SR3と、ドレイン領域DR3と、ゲート絶縁膜23pと、ゲート領域G3とを有している。ソース領域SR3およびドレイン領域DR3は、p−型の半導体領域24aと、p+型の半導体領域24bとを有している。第4電界効果トランジスタQ4は、ソース領域SR4と、ドレイン領域DR4と、ゲート絶縁膜23nと、ゲート領域G4とを有している。ソース領域SR4およびドレイン領域DR4は、n−型の半導体領域25aと、n+型の半導体領域25bとを有している。またドレイン領域DR3、DR4は、出力端子ET7に接続され、出力端子ET7を介してハイサイドスイッチ用の第1電界効果トランジスタのゲートと電気的に接続される。またソース領域SR4は、出力端子ET8に接続され、出力端子ET8を介してハイサイドスイッチ用の第1電界効果トランジスタのソースと電気的に接続される。
【0084】
また、半導体チップ5cは、四角形状の主面と、前記四角形状の主面の辺に沿って配置された複数のパッド(電極)BPを有し、半導体チップ5cの複数の電極用のパッドBPの中で第1及び第2電界効果トランジスタQ1、Q2のソース及びゲートとそれぞれ電気的に接続される電極用のパッドBP2、BP4、BP6、BP8は、半導体チップ5a、5bの夫々と最も隣接する前記主面の角部を規定する2辺に沿って配置している。
【0085】
これにより、ワイヤWR3a、WR3b、WR3c、WR3dの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスLgH、LsH、LgL、LsLをさらに低減することができる。半導体チップ5は、オン抵抗よりもスイッチング損失を低減したいことから、半導体チップ5cと半導体チップ5aとの距離が半導体チップ5cと半導体チップ5bとの距離よりも近くなるように配置している。この観点に付け加えて、上記ワイヤWR3a、3b、3c、3dについても、第1電界効果トランジスタQ1のソース及びゲートとそれぞれ電気的に接続されるワイヤWR3a、3bは、第2電界効果トランジスタQ2のソース及びゲートとそれぞれ電気的に接続されるワイヤWR3c、3dよりも短く形成されている。
【0086】
また、第2制御回路3bは、ローサイドスイッチ用の第2電界効果トランジスタQ2のゲートを制御する回路である。さらに、第2制御回路3bの出力段は複数の電界効果トランジスタM5、M6(第5及び第6電界効果トランジスタ)で構成されている。第5電界効果トランジスタM5は、半導体チップ5cの4辺の中で半導体チップ5bに最も近接する1辺側に配置されている。半導体チップ5cの複数の電極用のパッドBPの中で第5電界効果トランジスタM5のソースに接続されるソース電極用のパッドBP9(BP)は、他の電極用のパッドBPよりも半導体チップ5cの内側に配置されている。
【0087】
ワイヤWR3の配線抵抗はチップ内に形成される配線よりも低いため、半導体チップ5c上に第5電界効果トランジスタM5のソースに接続されるソース電極用のパッドBP9(BP)を形成し、前記ワイヤWR3を第5電界効果トランジスタM5のソースの近傍まで引いて接続することで、配線経路に生じる寄生インダクタンスをさらに低減できる。
【0088】
次に、図22は上記パッケージ6aの実装状態の一例の平面図、図23は図22の側面図をそれぞれ示している。
【0089】
配線基板27は、例えばプリント配線基板からなり、その主面には、パッケージ6a、28、29およびチップ部品30、31が搭載されている。パッケージ28には、上記制御回路2が形成され、パッケージ29には、上記負荷回路4が形成されている。チップ部品30には、上記コイルL1が形成され、チップ部品31には、上記コンデンサC1が形成されている。パッケージ28のリード28aは、配線基板27の配線27aを通じてパッケージ6aのリード7b(7b4)と電気的に接続されている。パッケージ6aのリード7b1は、配線基板27の配線27bと電気的に接続されている。パッケージ6aの出力のリード(出力端子)7b3は、配線基板27の配線(出力配線)27cを通じてチップ部品30のコイルL1の一端に電気的に接続されている。コイルL1の他端は、配線基板27の配線(出力配線)27dを通じて負荷回路4と電気的に接続されている。パッケージ6aの基準電位GND用のリード7b2は、配線基板27の配線27eを通じて複数のチップ部品31のコンデンサC1の一端と電気的に接続されている。コンデンサC1の他端は、配線基板27の配線27dを通じて負荷回路4と電気的に接続されている。
【0090】
次に、図24は本発明の一実施の形態である半導体装置の全体表面の平面図、図25は図24の半導体装置の側面図、図26は図24の半導体装置の裏面の平面図、図27は本発明の一実施の形態である半導体装置の外観の全体斜視図を示している。
【0091】
樹脂封止体8は、図24に示すように、厚さ方向と交差する平面形状が方形状になっており、本実施形態1では例えばリードフレーム10と同一形状の正方形になっている。樹脂封止体8は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたビフェニール系の熱硬化性樹脂で形成されている。樹脂封止体の形成方法としては、大量生産に好適なトランスファ・モールディング法を用いている。トランスファ・モールディング法とは、ポット、ランナー、樹脂注入ゲート及びキャビティ等を備えた成形金型(モールド金型)を使用し、ポットからランナー及び樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して樹脂封止体8を形成する方法である。
【0092】
QFN型半導体装置の製造においては、複数の製品形成領域(デバイス形成領域、製品取得領域)を有する多数個取り配線基板を使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファ・モールディング法や、複数の製品形成領域を有する多数個取り配線基板を使用し、各製品形成領域に搭載された半導体チップを一括して樹脂封止する一括方式のトランスファ・モールディング法が採用されている。本実施形態1では、例えば個別方式のトランスファ・モールディング法を採用している。
【0093】
複数のリード7bの一部は、図25及び図26に示すように、樹脂封止体8の側面8c及び裏面8bから露出している。また、ダイパッド7a1、7a2、7a3の裏面7a1y、7a2y、7a3yは、樹脂封止体8の裏面8bから露出している。さらにダイパッド7a1、7a2、7a3の外形は方形状であり、それぞれが所定の間隔を持って配置されているリードフレームであるため、各々のダイパッド7a1、7a2、7a3の間にも樹脂封止体8が成形されている。さらに、ダイパッド7a3において、1つの角部には位置決め用のテーパR1(インデックスマーク)が形成されている。ダイパッド7a1、7a2に位置決め用のテーパR1を形成しようとする場合、第1及び第2電源端子から電流I1及びI2が供給されているため、ダイパッド7a1、7a2の外形が小さくなると、電流特性に影響を及ぼす虞がある。これに対し、ダイパッド7a3にはダイナミックな電流が流れず、電位は固定されているため、電流特性を気にする必要がない。これにより、位置決め用のテーパR1はダイパッド7a3の一部に形成することが好ましい。なお、テーパR1は、例えばパッケージ6aを出荷するときの向き合わせやパッケージ6aに商標等を印す時にパッケージ6aの主裏面の区別をする時に使用されるもので、例えばエッチングにより形成する。
【0094】
(実施の形態2)
図28は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図28に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5aにおけるゲート電極用のパッドBP3の形状、半導体チップ5bにおける、ゲート電極用のパッドBP7、およびソース電極用パッド5bの形状と、半導体チップ5a、5bにおける、表面保護膜14、22によって覆われる部分、ソースセル領域の形状などが主に異なるものである。なお、図28でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0095】
本実施の形態2では、ローサイドスイッチ用の第2電界効果トランジスタQ2のソースに接続されたソース電極用のパッドBP5(BP5a)は、図28に示すように、複数のリード(第2電源端子)7b2と隣り合う辺に沿って、例えばその形状をL字型に形成している。すなわち、ソース電極用のパッドBP5aは、複数のリード(第2電端子)7b2と電気的に接続されるワイヤWR2のボンディング部にのみ形成している。また、半導体チップ5cの第2制御回路3bとワイヤWR3で電気的に接続される半導体チップ5aのソース電極用のパッドBP5bは、半導体チップ5bにおける一対の長辺のうち、複数のリード(第2電端子)7b2と隣り合う辺とは反対側の辺の側に形成している。さらに、その外形サイズは、半導体チップ5cの複数の電極用のパッドBPの中で第2電界効果トランジスタQ2のソースと電気的に接続される電極用のパッドBP6の外形サイズと同じ大きさで形成している。
【0096】
このように本実施の形態2においては、半導体チップ5aのソースセル領域における、ソース電極用のパッドBP5a、BP5bの占める面積の割合を小さくしたことで、ソースセル領域の大部分、少なくともその半分以上を表面保護膜22によって覆われる領域として形成することができる。
【0097】
例えばアルミニウム(Al)のような金属により形成されるソース電極用のパッドBP5と樹脂封止体8との密着力は、表面保護膜22と樹脂封止体8との密着力よりも低いため、樹脂封止体8を成形した後に剥離する可能性がある。しかし、このように本実施の形態2によれば、表面保護膜22を大きく形成し、ソース電極用のパッドBP5a、BP5bの表面保護膜22から露出する面積を前記実施の形態1よりも小さくすることで、ソース電極用のパッドBP5と樹脂封止体8との接触面積を小さくできる。このため、樹脂封止体8の剥離を抑制することができる。
【0098】
また、第1及び第2電界効果トランジスタQ1、Q2のゲートと電気的に接続されるゲート電極用のパッドBP3、BP7は、図28に示すように、半導体チップ5cの複数の電極用のパッドBPの中で第1及び第2電界効果トランジスタQ1、Q2のゲートとワイヤWR3を介して電気的に接続される電極用のパッドBP4、BP8の外形サイズと同じ大きさで形成している。なお、ゲート電極用のパッドBP3、BP7については、例えばアルミニウム(Al)のような金属により形成される。
【0099】
このように、ゲート電極用のパッドBP3、BP7の外形サイズを、半導体チップ5cの複数の電極用のパッドBPの中で第1及び第2電界効果トランジスタQ1、Q2のゲートと電気的に接続される電極用のパッドBP4、BP8の外形サイズと同じ大きさ、あるいはより小さい大きさにすることで、第1及び第2電界効果トランジスタQ1、Q2のソース領域SR1、SR2のセル面積を増大できる。このためさらにオン抵抗を低減することができる。すわなち、電圧変換効率を向上できる。
【0100】
(実施の形態3)
図29は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図29に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5aにおけるゲート電極パターンが主に異なるものである。なお、図29でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0101】
本実施の形態3では、ハイサイドスイッチ用の第1電界効果トランジスタQ1のゲート電極用のパッドBP3と電気的に接続されるゲート電極パターンにおいて、2つのソース電極用のパッドBP1の間に形成される部分(第1配線、第1部分)BP3aの幅が、半導体チップ5aの主面における周辺に沿って形成される部分(第2配線、第2部分)BP3bの幅よりも太く形成されている。なお、ゲート電極パターンの第1配線BP3aの幅は、例えば50μmである。ゲート電極パターンの第2配線BP3bの幅は、例えば25μmである。
【0102】
前記2つのソース電極用のパッドBP1の間に形成されるゲート電極パターンの第1配線BP3aは、第1電界効果トランジスタQ1における、ゲート電極用のパッドBP3から、トレンチゲートG1のチャネル形成領域までのゲート電流経路のうち、最も短いゲート電流経路を構成する配線である。
【0103】
このように、ゲート電極パターンにおいて、第1配線BP3aの幅を第2配線BP3bの幅よりも太く形成することで、ゲート抵抗を低減することができる。ゲート抵抗を低減する観点のみに着目すれば、ゲート電極パターンの第2配線BP3bの幅も広げればよい。しかし、ゲート電極パターンの幅を増加すると、ソースセル領域が低減してしまう。ソースセル領域の低減により第1電界効果トランジスタQ1のオン抵抗は増加してしまうため、電圧変換効率が低下してしまう。そこで、本実施の形態3においては、第1電界効果トランジスタQ1における、ゲート電極用のパッドBP3から、トレンチゲートG1のチャネル形成領域までのゲート電流経路のうち、最短ゲート電流経路を構成する、第1配線BP3の幅を、その他のゲート電流経路を構成する第2配線BP3bより大きくすることで、前記最短ゲート電流経路の抵抗を低減することができるものである。このようにゲート電極用のパッドBP3からの最短ゲート電流経路の抵抗を低減することにより、第1電界効果トランジスタQ1のターンオン動作時における高速応答性を向上し、電圧変換効率を向上することができる。
【0104】
(実施の形態4)
図30は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図30に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5bにおけるゲート電極パターンが主に異なるものである。なお、図30でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0105】
本実施の形態4では、図30に示すように、ゲート電極パターンの複数の第3配線BP7aにおいて、ゲート電極用のパッドBP7から遠い位置における第3配線BP7aの間隔を、ゲート電極用のパッドBP7から近い位置における第3配線BP7aの間隔よりも広げているという特徴がある。さらに説明すると、ゲート電極パターンの間に形成されるソース電極用のパッドBP5において、ゲート電極用のパッドBP7から遠く、かつ第2電源端子ET4(L字状のラインに沿って配置された複数のリード7b2)に隣り合う位置に形成されたソース電極用のパッドBP5の幅は、ゲート電極用のパッドBP7の近くに形成されたソース電極用のパッドBP5幅よりも広く形成されている。
【0106】
これにより、半導体チップ5bにおける一対の短辺と隣り合う第2電源端子ET4に向かって流れる電流経路を広げることができるため、オン抵抗を低減することができる。すなわち、電圧変換効率を向上することができる。
【0107】
(実施の形態5)
図31は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図である。図31に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、半導体チップ5aのソースと接続するワイヤWRの配置や本数が主に異なる。なお、図31でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0108】
本実施の形態5では、図31に示すように、半導体チップ5cの複数の電極用のパッドBPの中で半導体チップ5aのソースと電気的に接続されるパッドBP2は、半導体チップ5aのゲートと電気的に接続される電極用のパッドBP4と隣り合う両側に配置している。
【0109】
これにより、半導体チップ5aのソース電極用のパッドBP1と半導体チップ5cの複数の電極用のパッドBPの中で第1電界効果トランジスタQ1のソースと電気的に接続される電極用のパッドBP2とを結ぶ複数のワイヤWR3aの数を、さらに増加できるため、第1電界効果トランジスタQ1のソースと第1制御回路3aとの配線経路に生じる寄生のインダクタンスLsHをさらに低減することができる。また、半導体チップ5aのソース電極用のパッドBP1と半導体チップ5cの電極用のパッドBP2とを結ぶ複数のワイヤWR3aは、半導体チップ5aのゲート電極用のパッドBP4と半導体チップ5cの電極用のパッドBP4とを結ぶ複数のワイヤWR3bとほぼ平行に並べて形成している。このため、第1電界効果トランジスタQ1と第1制御回路3aとの電流帰還率を増加できることから、第1電界効果トランジスタQ1のソースと第1制御回路3aとの配線経路に生じる寄生のインダクタンスLsHを低減することができ、第1電界効果トランジスタQ1の高速応答性を向上することで、電圧変換効率を向上させることができる。
【0110】
また、半導体チップ5bのソース電極用のパッドBP5b(BP5)とゲート電極用のパッドBP7を隣り合うように配置している。すなわち、半導体チップ5bのソース電極用のパッドBP5b(BP5)と半導体チップ5cの電極用のパッドBP6とを結ぶ複数のワイヤWR3cは、半導体チップ5bのゲート電極用のパッドBP7と半導体チップ5cの電極用のパッドBP8とを結ぶ複数のワイヤWR3dとほぼ平行に並べて形成している。
【0111】
これにより、第2電界効果トランジスタQ2と第2制御回路との電流帰還率を増加することができるため、上記セルフ・ターンオン現象を抑制することができる。すなわち、電圧変換効率を向上することができる。
【0112】
(実施の形態6)
図32は本発明の他の実施の形態である半導体装置のパッケージ構成の一例の平面図、図33は図32のD−D線の断面図、図34は本実施の形態6における半導体装置の製造方法を示す組み立てフロー図である。図32に記載の半導体装置は、図8に記載の半導体装置とほぼ同様の構成であるが、リードフレーム40の表面に、部分的に銀ペーストによる表面処理が施されている点が主に異なる。なお、図32でも図面を見易くするため、半導体チップ5a、5b、5c、ダイパッド7a1、7a2、7a3及びリード7b上の封止樹脂体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0113】
本実施の形態6では、その材質が、例えば銅(Cu)からなるリードフレーム40において、ワイヤボンディングする部分にのみ、例えば銀(Ag)からなるペースト材41を塗布している。ワイヤWRは、例えば金(Au)からなる。
【0114】
これにより、リードフレーム40に例えば(Ag)のようなペースト材41を塗布することで、例えば金(Au)よりなるワイヤWRのワイヤボンディングが可能となる。また、銀ペーストが塗布された領域は、リードフレーム40の母材となる銅などと比較して、封止樹脂8との接着力が弱い場合があるが、ワイヤボンディング部にのみペースト材41を塗布することから、リードフレーム40と樹脂封止体8との接触面積を充分に確保できるため、リードフレーム40を構成する銅と樹脂封止体8との密着力を向上できる。
【0115】
また、本実施の形態6のようなリードフレーム40を使用する場合、図34に示すように、樹脂封止体8を成形した後に、ダイパッド7a1、7a2、7a3の裏面7a1y、7a2y、7a3yに形成された樹脂バリを除去する工程を行う。
【0116】
次に、半導体基板を実装するための半田めっきを、樹脂封止体8から露出する複数のリード7b、ダイパッド7a1、7a2、7a3の裏面7a1y、7a2y、7a3yに施すめっき工程を行う。
【0117】
このように、銅(Cu)フレームからなるリードフレーム40を使用する場合、樹脂封止体8を成形したあとにめっきを行うため、樹脂バリによる半導体装置の基板実装不良を抑制することができる。すなわち、半導体装置の信頼性を向上できる。
【0118】
(実施の形態7)
非DC−DCコンバータの大電流化および高周波化に起因する他の問題として樹脂封止体8の形成後における、半導体装置の信頼性の問題がある。特に、前記実施の形態1〜5での説明では、例えばNi/Pd/Auフラッシュめっきのような鉛フリーめっきを施した複数のダイパッド7a1、7a2、7a3を1つのパッケージ6aに収容する構成なので、高い密着力が必要となる。本実施の形態6では、その密着力を考慮し、リード抜けの防止対策を考慮した構成について説明する。
【0119】
図35は本発明の他の実施の形態である半導体装置のリードフレーム42の単位領域の表面側の一例の平面図、図36は図35のリードフレームの裏面側の平面図である。なお、図36でも図面を見易くするため、ハーフエッチしている領域にハッチングを付した。
【0120】
本実施の形態7では、半導体チップ5a、5b、5cを配置するダイパッド7a1、7a2、7a3の裏面の周辺部に沿ってハーフエッチングを施し、さらにダイパッド7a2のハーフエッチ領域の一部、3つのダイパッド7a1、7a2、7a3の境界を形成するスリットに面する部分に、切り欠き部(凹凸、窪み)43を形成している。これは、3つのダイパッド7a1、7a2、7a3の境界を形成するスリット部分では、樹脂封止体8とリードフレームとの密着性が特に必要とされからであり、そのスリット部分に複数の平面凹凸状の部分が形成されるように切り欠き部43を形成することにより、樹脂封止体8との密着力の増強を図るためである。切り欠き部は、例えばエッチングにより形成する。
【0121】
このように本実施の形態7によれば、ダイパッド7a1、7a2、7a3の周辺部をハーフエッチし、さらにダイパット7a2のハーフエッチ領域の一部に切り欠き部43を形成することで、ダイパッド7a3と樹脂封止体8との密着力は強くなり、半導体装置の信頼性を実施の形態1よりもさらに向上させることができる。すなわち、リード抜けの防止対策となる。なお、切り欠き部43はダイパッド7a3のハーフエッチ領域の一部に限定されるものではなく、ダイパッド7a2、7a3のハーフエッチ領域の一部に形成しても良い。
【0122】
また、本実施の形態7では、ダイパッド7a1の表面側の1つの角部にテーパR2を形成している。テーパR2は、例えばエッチングにより形成する。
【0123】
これにより、第1電源端子(リード7b1)から供給される入力用電源電位Vinの経路が広がるため、第1電源端子とハイサイドスイッチ用の第1電界効果トランジスタQ1のドレインとの間に生じる寄生のインピーダンスLdHを低減できる。すなわち、電圧変換効率を向上できる。
【0124】
(実施の形8)
本実施の形態8では、前記リード抜け防止対策の構成の変形例について説明する。
【0125】
図37は本発明の他の実施の形態である半導体装置のリードフレーム44の単位領域の表面側の一例の平面図、図38は図37のリードフレーム44の単位領域の裏面側の平面図である。なお、図38でも図面を見易くするため、ハーフエッチしている領域にハッチングを付した。
【0126】
本実施の形態8では、半導体チップ5a、5b、5cを配置するダイパッド7a1、7a2、7a3の裏面の周辺部に沿ってハーフエッチングを施し、さらにダイパッド7a3のハーフエッチ領域の一部に切り欠き部(凹凸、窪み)43を形成し、さらにダイパッド7a1、7a2、7a3の一部に貫通孔(スリット)45を形成している。切り欠き部43は、例えばエッチングにより形成する。また、ダイパッド7a2の表面の一部に溝46を形成している。この溝46の形成は、例えばエッチング、またはパンチングにより形成する。
【0127】
このように本実施の形態8によれば、ダイパッド7a1、7a2、7a3の一部に貫通孔45を形成することで、ダイパッド7a1、7a2、7a3と樹脂封止体8との密着力はさらに強くなり、半導体装置の信頼性を実施の形態7よりもさらに向上できる。また、ハイサイドスイッチ用の第1電界効果トランジスタQ1からローサイドスイッチ用の第2電界効果トランジスタQ2にスイッチを切り替えるときに、電流(貫通電流)が第1電源端子ET1から第2電源端子に向かって流れてしまう現象(セルフ・ターンオン)が生じる。このため、貫通孔45は半導体チップ5aからダイパッド7a2にワイヤボンディングする部分と半導体チップ5bとの間に形成することで、貫通電流の経路を遮断することができるため、セルフターンオンを抑制することができる。さらには、ハイサイドスイッチ用の第1電界効果トランジスタQ1がオンの時に流れる電流(第1電流)I1が、出力端子に向かって流れ易くなる。また貫通孔45の形成は、その数が多いほどダイパッド7a1、7a2、7a3の強度が低下するため、本実施の形態8のように、セルフ・ターンオンを抑制する位置のみに形成することが好ましい。
【0128】
一方、ダイパッド7a2において、出力用電源電位を外部に供給する出力端子ET5の側に溝46を形成することで、外部に供給される電流(第1電流)I1の経路を遮断することなく、ダイパッド7a2と樹脂封止体8との密着力も向上できるため、半導体装置の信頼性を前記実施の形態7よりもさらに向上できる。これは、貫通孔45を形成すると、密着力は向上には効果的であるが、外部に供給される電流(第1電流)I1の経路が狭くなるため、抵抗が増加する。これにより、電圧変換効率は低下するため、出力用電源電位を外部に供給する出力端子ET5の側に貫通孔45を形成することは好ましくない。
【0129】
ダイパッド7a2の面積が半導体チップ5bの面積よりも大きいため、ダイパッド7a2と樹脂封止体8との接触面積が大きくなる。ダイパッド7a2と樹脂封止体8との密着力は、半導体チップ5bと樹脂封止体8との密着力よりも低いため、これら貫通孔45及び溝46の形成は、ダイパッド7a2が半導体チップ5bよりも大きい時に有効である。なお、溝46はダイパッド7a2の表面の一部に限定されるものではなく、ダイパッド7a1、7a3それぞれの表面側の一部に形成しても良い。また貫通孔45や溝46の形状は、図37に示すような形状に限定されることはない。
【0130】
(実施の形態9)
本実施の形態9では、前記リード抜け防止対策の構成の変形例について説明する。
【0131】
図39は本発明の他の実施の形態である半導体装置のリードフレーム47の単位領域の表面側の一例の平面図、図40は図39のリードフレーム47の単位領域の裏面側の平面図である。なお、図40でも図面を見易くするため、ハーフエッチしている領域にハッチングを付した。
【0132】
本実施の形態9では、ダイパッド7a1、7a2、7a3の裏面側の周辺部に沿ってハーフエッチングを施し、さらにこのハーフエッチ領域の一部に切り欠き部を形成している。また、L字型に形成され、ハーフエッチが施されている第2電源端子の一部にも切り欠き部を形成している。また複数のリード7bの一部において、その先端の側面部11aのみをハーフエッチしている。切り欠き部は、例えばエッチングにより形成する。
【0133】
このように本実施の形態9によれば、ダイパッド7a1、7a2、7a3と樹脂封止体8との密着力を強くできるだけでなく、複数のリード7bと樹脂封止体8との密着力もさらに強くできる。これはダイパッド7a1、7a2、7a3と複数のリード7bのハーフエッチ領域に切り欠き部を形成することで、樹脂封止体8との噛み付きが向上する。
【0134】
また複数のリード7bの先端部もハーフエッチしていると、ワイヤボンディングのとき、ハーフエッチ領域には超音波が旨く伝わらないため、ボンディング不良の虞がある。このため、複数のリード7bの先端はハーフエッチをせず、先端の側面11aのみハーフエッチをすることで、樹脂封止体8との密着力を強くでき、さらにボンディング不良を抑制することができる。
【0135】
(実施の形態10)
図41は本発明の他の実施の形態である非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図42は図41のE−E線の断面図である。なお、図41でも図面を見易くするため、一部の樹脂封止体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0136】
本実施の形態10では、電極用のパッドBPと各部とを電気的に接続する配線の一部が上記ワイヤWRに代えて金属板配線48とされている。すなわち、半導体チップ5aの第1電界効果トランジスタQ1のソース電極用のパッドBP1は、1つの金属板配線48aを通じて、ダイパッド7a2と電気的に接続されている。また、半導体チップ5bの第2電界効果トランジスタQ2のソース電極用のパッドBP5は、1つの金属板配線48bを通じて、リード7b2(7b)と電気的に接続されている。この金属板配線48は、例えば銅(Cu)またはアルミニウム(Al)等のような金属からなり、バンプ電極49を介して電極用のパッドBPやリード7bと電気的に接続されている。バンプ電極49は、例えば半田または金(Au)等のような金属からなる。バンプ電極49に代えて導電性樹脂を用いても良い。金属板配線48もその全体が樹脂封止体8に覆われている。
【0137】
このように本実施の形態10によれば、ワイヤWRに代えて金属板配線48を用いたことにより、配線経路に寄生するインダクタンスをさらに低減できるので、スイッチング損失をさらに低減でき、非絶縁型DC−DCコンバータ1の電圧変換効率を実施の形態1よりもさらに向上させることができる。
【0138】
また、配線経路に寄生するインダクタンスのみ着目した場合、第1及び第2制御回路3a、3bの複数の電極用のパッドBPと各部とを電気的に接続するワイヤWR3(WR)も、金属板配線48c(48)で形成した方が好ましい。しかし、第1及び第2制御回路3a、3bの複数の電極用のパッドBPは開口部が、例えば90μmと狭く、ワイヤWRの代わりに金属板配線48で接続しても、金属板配線48の幅も狭いものを使用するため、ワイヤWRの場合と比べても寄生するインダクタンスの低減には至らない。さらには、例えば100μm以下の金属板配線48を製造するのは困難であり、ワイヤWRと比べ接続するのが困難でもあるため、製品のコストは増加し、製品の歩留まりは低下する。このため第1及び第2制御回路3a、3bの複数の電極用のパッドBPと各部とを金属板配線48で電気的に接続するのは好ましくない。
【0139】
ただし、図8に示すようにそれぞれ第1及び第2電界効果トランジスタQ1、Q2と第1及び第2制御回路3a、3b間の配線経路に寄生するインダクタンスを低減したいため、複数本のワイヤWRを並べて接続している。この場合、複数本のワイヤWRをまとめて一つの金属板配線48にすることで、金属板配線48の幅も、例えば200μmと広げられ、電気的に接続することも可能となる。このようにそれぞれ第1及び第2電界効果トランジスタQ1、Q2と第1及び第2制御回路3a、3b間に関しては、金属板配線48で電気的に接続することで、寄生するインダクタンスが低減するため、スイッチング損失を改善できる。
【0140】
(実施の形態11)
図43は本発明の他の実施の形態10である半導体装置の製造方法を示す組み立てフロー図である。
【0141】
本実施の形態11では、複数の製品形成領域を有する多数個取りリードフレームを使用し、各製品形成領域に搭載された半導体チップ5a、5b、5cを一括して樹脂封止する一括方式のトランスファ・モールディング法を採用している。
【0142】
一括方式のトランスファ・モールディング法の場合、樹脂封止体8を形成した後、多数個取りリードフレーム及び樹脂封止体8は、例えばダイシングによって複数の個片に分割される。従って、本実施の形態11の樹脂封止体8とリードフレームは、外形サイズがほぼ同一になっている。
【0143】
このように本実施の形態11によれば、一回の樹脂封止により複数個の半導体装置を取得できるため、製品の歩留まりを向上でき、製品のコストを実施の形態1よりも安くすることができる。
【0144】
(実施の形態12)
図44は本発明の他の実施の形態11である半導体装置の製造方法を示す組み立てフロー図である。
【0145】
本実施の形態12では、少なくともワイヤボンディング工程の前に、封止用テープ上にリードフレーム10を配置しておく。前記それぞれの実施の形態のように、複数個に分割されたダイパッドを有するリードフレーム10を使用する場合、ワイヤボンディングの際、ダイパッドが不安定となり、ボンディング不良が発生する虞がある。さらに、前記実施の形態1のように太いワイヤWRをワイヤボンディングする場合、より高い荷重をかけて超音波により接続するため、ボンディング不良はより発生し易くなる。また、ダイボンディング工程においても、やはりダイパッドが不安定となり、実装不良を引き起こす虞がある。
【0146】
そこで、本実施の形態12によれば、ダイボンディング工程の前に、封止用テープ上にリードフレーム10を配置して、それぞれのダイパッドを安定させておくことで、実装不良やワイヤボンディング不良を抑制することができる。
【0147】
(実施の形態13)
非絶縁型DC−DCコンバータ1の大電流化および高周波化に起因する問題として動作時の熱の問題がある。特に、前記実施の形態1〜10での説明では、3つの半導体チップ5a、5b、5cを1つのパッケージ6aに収容する構成なので、高い放熱性が必要となる。本実施の形態12では、その放熱性を考慮した構成について説明する。
【0148】
図45は、本発明の他の実施の形態である非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図46は図45のF−F線の断面図、図47は本実施の形態13における半導体装置の表面側の全体平面図をそれぞれ示している。なお、図45でも図面を見易くするため、一部の樹脂封止体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0149】
本実施の形態13では、半導体チップ5bの主面に、金属体60が接合され、その金属体の一部が樹脂封止体8から露出されている。金属体60は、例えば銅またはアルミニウム等のような熱伝導性の高い金属からなり、半田または導電性樹脂等からなる接着剤61を介して半導体チップ5bのソース電極用のパッドBP5と接合されている。半導体チップ5bは図3に示したように半導体チップ5aよりもオン時間が長いため、特に発熱しやすい。このため、金属体60は、半導体チップ5bの熱発生源である第2電界効果トランジスタQ2の形成領域を覆うように配置されている。この構造では、半導体チップ5bで発生した熱が、半導体チップ5bの裏面からダイパッド7a2を通じて配線基板側に放散される他、図46及び図47に示すように、半導体チップ5bの主面からも金属体60を通じて外部に放散される構成となっている。これにより、高い放熱性を得ることができる。パッケージ6aの上面に放熱フィンを載せ金属体60の露出面に接合することにより、放熱性をさらに向上させることもできる。
【0150】
(実施の形態14)
本実施の形態14では、前記放熱構成の変形例について説明する。
【0151】
図48は本発明の他の実施の形態である非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図49は図48のG−G線の断面図、図50は本実施の形態14における半導体装置の表面側の全体平面図をそれぞれ示している。なお、図48でも図面を見易くするため、一部の樹脂封止体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0152】
本実施の形態14では、前記実施の形態10と同様に電極用のパッドBPと各部とを接続する配線の一部が上記ワイヤWRに代えて金属板配線48とされているとともに、その金属板配線48の一部が樹脂封止体8から露出されている。金属板配線48は、特に半導体チップ5a、5bの熱発生源である第1及び第2電界効果トランジスタQ1、Q2の形成領域を覆うように配置されている。図48〜図50では、半導体チップ5a、5bの両側の金属板配線48a、48bがパッケージ6aの上面から露出しているが、発熱量が相対的に高いローサイドスイッチ用の第2電界効果トランジスタQ2が形成された半導体チップ5b側の金属板配線48bのみを露出させるような構成としても良い。また、本実施の形態13においても、パッケージ6aの上面に放熱フィンを載せ金属板配線48の露出面に接合することにより、放熱性をさらに向上させることもできる。
【0153】
本実施の形態14によれば、前記実施の形態10、13で得られた効果の他に、金属板配線48に放熱機能を持たせていることにより、放熱用の他の部品を追加する必要がないので、前記実施の形態13の場合よりもパッケージ6aの組み立て工程を低減でき、パッケージ6aの組み立て時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。
【0154】
(実施の形態15)
本実施の形態15では、前記放熱構成の変形例について説明する。
【0155】
図51は本発明の他の実施の形態である非絶縁型DC−DCコンバータ1の一部の回路を含むパッケージ6aの構成例の平面図、図52は図51のH−H線の断面図、図53は本実施の形態15における半導体装置の表面側の全体平面図をそれぞれ示している。なお、図51でも図面を見易くするため、一部の樹脂封止体8を取り除いて示すとともに、ダイパッド7a1、7a2、7a3及びリード7bにハッチングを付した。
【0156】
本実施の形態15では、前記実施の形態14と同様に電極用のパッドBPと各部とを接続する配線の一部が上記ワイヤWRに代えて金属板配線48とされているとともに、その金属板配線48の一部が樹脂封止体8から露出されている。金属板配線48は、特に半導体チップ5a、5bの熱発生源である第1及び第2電界効果トランジスタQ1、Q2の形成領域を覆うように配置されている。さらに、ダイパッド7a1、7a2の表面に金属体62が接合され、図51〜図53に示すように、その金属体62の一部が樹脂封止体8から露出されている。この構造では、半導体チップ5a、5bで発生した熱が、半導体チップ5a、5bの裏面からダイパッド7a1、7a2を通じて配線基板側に放散される他、半導体チップ5bの主面からも金属配線48を通じて外部に放散される構成となっている。さらには、半導体チップ5a、5bの裏面からダイパッド7a1、7a2を通じ、金属体62を通じて樹脂封止体8の外部に放散される構成となっている。これにより、前記実施の形態12、13よりも高い放熱性を得ることができる。パッケージ6aの上面に放熱フィンを載せ金属体62の露出面に接合することにより、放熱性をさらに向上させることもできる。
【0157】
本実施の形態15によれば、前記実施の形態10、13、14で得られた効果の他に、金属板配線62にリード抜け防止機能を持たせている。本実施の形態では、ダイパッド7a1、7a2、7a3の面積が半導体チップ5a、5b、5cよりも大きく形成され、半導体チップ5a、5b、5cはダイパッド7a1、7a2、7a3の一辺に寄せて配置している。このため、特にダイパッド7a1、7a2には何も搭載していない大きな平面領域が存在するため、樹脂封止体8との密着力が弱い。そこで、金属体62をダイパッド7a1、7a2上に配置することで、放熱効果を向上させるだけでなく、ダイパッド7a1、7a2と樹脂封止体8との密着力を高くできるため、半導体装置の信頼性をさらに向上できる。
【0158】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0159】
例えば前記実施の形態では、パッケージ構造としてフラットパッケージ構造を例示したが、これに限定されるものではなく、例えばBGA(Ball Grid Array)パッケージ構造を採用しても良い。
【0160】
また例えば前記実施の形態では、電源回路の一例として広く使用されているDC−DCコンバータは、パワーMOS・FETを例示したが、これに限定されるものではなく、例えば酸化膜の代わりに絶縁膜を介在したパワーMIS・FET(Metal Insulator Semiconductor Field Effect Transistor)構造を採用しても良い。
【0161】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるCPUやDSPの制御用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の制御用の電源回路にも適用できる。
【産業上の利用可能性】
【0162】
本発明は、半導体の製造業に適用できる。
【符号の説明】
【0163】
1 非絶縁型DC−DCコンバータ
2 制御回路
3a ドライバ回路、第1制御回路
3b ドライバ回路、第2制御回路
4 負荷回路
5a、5b、5c 半導体チップ
5ax、5bx 主面
5ay、5by 裏面
6a パッケージ
7a1、7a2、7a3 ダイパッド(チップ搭載部)
7b、7b1、7b2、7b3、7b4 リード
8 樹脂封止体
10 リードフレーム
11、11a ハーフエッチ領域
12 絶縁層
13 配線層
13a、13b 層配線層
14、22 表面保護膜
14a、22a ボンディング開口
15、26 半導体基板
16ep エピタキシャル層
17n1、17n2 n型半導体領域
17p p型半導体領域
18 溝
19、23p、23n ゲート絶縁膜
20 キャップ絶縁膜
21 絶縁酸化膜
21a 開口部
22 表面保護膜
24a p−型の半導体領域
24b p+型の半導体領域
25a n−型の半導体領域
25b n+型の半導体領域
27 配線基板
27a、27b、27c、27d 配線
28、29 パッケージ
30、31 チップ部品
40、42、44、47 リードフレーム
41 ペースト材
43 切り欠き部
45 スリット
46 溝
48、48a、48b、48c 金属板配線
49 バンプ電極
50 非絶縁型DC−DCコンバータ
60、62 金属体
61 接着剤
BP、BP1、BP2、BP3 ボンディングパッド
BP4、BP5、BP6、BP7、BP8 ボンディングパッド
D1、D2 寄生ダイオード
DR1、DR2、DR3、DR4 ドレイン領域
FLD フィールド酸化膜
G1 ゲート領域
G2、G3、G4 ゲート領域
I11、I12、I21、I22 電流
LgH、LsH、LgL、LsL 寄生インダクタンス
LdH、LsH、LdL、LsL 寄生インピーダンス
NWL n型のウエル領域
PWL p−型のウエル領域
Q1、Q2、Q3、Q4、Q5、Q6 電界効果トランジスタ
SR1、SR2、SR3、SR4 ソース領域
WR、WR1、WR2、WR3 ボンディングワイヤ
【特許請求の範囲】
【請求項1】
DC−DCコンバータを有し、以下を含む半導体装置:
(a)前記DC−DCコンバータの入力用の第1のリードを有する第1のダイパッド;
(b)前記DC−DCコンバータの出力用の第2のリードを有する第2のダイパッド;
(c)第3のリードを有する第3のダイパッド;
(d)前記DC−DCコンバータの基準電位入力用の第4のリード;
(e)前記第1のダイパッド上に搭載された、前記DC−DCコンバータのハイサイドスイッチ用MOSFETを含む第1の半導体チップ、
ここで前記第1の半導体チップは以下を含む:
(e1)前記第1の半導体チップの上面に配置された第1のゲート電極用パッドおよび第1のソース電極用パッド、
(e2)前記第1の半導体チップの上面と反対側の下面に配置され、前記第1のダイパッドと接続された第1のドレイン電極;
(f)前記第2のダイパッド上に搭載された、前記DC−DCコンバータのローサイドスイッチ用MOSFETを含む第2の半導体チップ、
ここで前記第2の半導体チップは以下を含む:
(f1)前記第2の半導体チップの上面に配置された第2のゲート電極用パッドおよび第2のソース電極用パッド、
(f2)前記第2の半導体チップの上面と反対側の下面に配置され、前記第2のダイパッドと接続された第2のドレイン電極;
(g)前記ハイサイドスイッチ用MOSFETを駆動する第1のドライバ回路および前記ローサイドスイッチ用MOSFETを駆動する第2のドライバ回路を含む第3の半導体チップ;
(h)前記第1、第2および第3の半導体チップを封止する樹脂体;
(i)前記第1のソース電極用パッドと前記第2のダイパッドを接続する第1の金属板;および、
(j)前記第2のソース電極用パッドと前記第4のリードを接続する第2の金属板。
【請求項2】
請求項1記載の半導体装置であって、
前記第1の半導体チップの平面形状は、一対の長辺と一対の短辺を有する長方形であり、
前記第1の金属板は、前記第1の半導体チップの前記一対の長辺の一方の長辺を跨ぐように配置されていることを特徴とする半導体装置。
【請求項3】
請求項1記載の半導体装置であって、
前記第3の半導体チップは第1のパッドおよび第2のパッドを有し、
前記第3の半導体チップの前記第1のパッドは前記第1のドライバ回路の出力と電気的に接続され、
前記第3の半導体チップの前記第2のパッドは前記第2のドライバ回路の出力と電気的に接続され、
前記第3の半導体チップの前記第1のパッドと前記第1の半導体チップの前記第1のゲート電極用パッドは第1のボンディングワイヤによって接続され、
前記第3の半導体チップの前記第2のパッドと前記第1の半導体チップの前記第2のゲート電極用パッドは第2のボンディングワイヤによって接続されていることを特徴とする半導体装置。
【請求項4】
請求項3記載の半導体装置であって、
前記第1の半導体チップの前記第1のゲート電極用パッドは、前記第1の金属板によって覆われず、
前記第2の半導体チップの前記第2のゲート電極用パッドは、前記第2の金属板によって覆われていないことを特徴とする半導体装置。
【請求項5】
請求項3記載の半導体装置であって、
前記第1および第2の金属板の幅は、前記第1および第2のボンディングワイヤの直径よりも大きいことを特徴とする半導体装置。
【請求項6】
請求項3記載の半導体装置であって、
前記第1および第2の半導体チップの平面形状は、それぞれ一対の長辺と一対の短辺を有する長方形であり、
前記第1のボンディングワイヤは、前記第1の半導体チップの前記一対の短辺の一方の短辺を跨ぐように配置され、
前記第2のボンディングワイヤは、前記第2の半導体チップの前記一対の長辺の一方の長辺を跨ぐように配置されていることを特徴とする半導体装置。
【請求項7】
請求項6記載の半導体装置であって、
前記第2の金属板は、前記第2の半導体チップの前記一対の長辺の他の一方の長辺および前記一対の短辺の一方の短辺を跨ぐように配置されていることを特徴とする半導体装置。
【請求項8】
請求項1記載の半導体装置であって、
前記第1および第2の半導体チップの平面形状は、それぞれ一対の長辺と一対の短辺を有する長方形であり、
前記第1の半導体チップの前記一対の長辺の一方の長辺は、前記第2の半導体チップの前記一対の長辺の一方の長辺と対向するように配置されていることを特徴とする半導体装置。
【請求項9】
請求項1記載の半導体装置であって、
前記第1および第2の金属板は銅を主成分とすることを特徴とする半導体装置。
【請求項10】
請求項1記載の半導体装置であって、
前記樹脂体は互いに反対側に位置する上面および底面を有し、
前記第1、第2および第3のダイパッドは、それぞれ前記樹脂体の前記底面から部分的に露出していることを特徴とする半導体装置。
【請求項11】
請求項1記載の半導体装置であって、
前記樹脂体は、一対の第1の側面、および前記一対の第1の側面と交差する一対の第2の側面を有し、
前記第4のリードは、前記一対の第1の側面のうちの一方および前記一対の第2の側面のうちの一方に沿って配置されていることを特徴とする半導体装置。
【請求項1】
DC−DCコンバータを有し、以下を含む半導体装置:
(a)前記DC−DCコンバータの入力用の第1のリードを有する第1のダイパッド;
(b)前記DC−DCコンバータの出力用の第2のリードを有する第2のダイパッド;
(c)第3のリードを有する第3のダイパッド;
(d)前記DC−DCコンバータの基準電位入力用の第4のリード;
(e)前記第1のダイパッド上に搭載された、前記DC−DCコンバータのハイサイドスイッチ用MOSFETを含む第1の半導体チップ、
ここで前記第1の半導体チップは以下を含む:
(e1)前記第1の半導体チップの上面に配置された第1のゲート電極用パッドおよび第1のソース電極用パッド、
(e2)前記第1の半導体チップの上面と反対側の下面に配置され、前記第1のダイパッドと接続された第1のドレイン電極;
(f)前記第2のダイパッド上に搭載された、前記DC−DCコンバータのローサイドスイッチ用MOSFETを含む第2の半導体チップ、
ここで前記第2の半導体チップは以下を含む:
(f1)前記第2の半導体チップの上面に配置された第2のゲート電極用パッドおよび第2のソース電極用パッド、
(f2)前記第2の半導体チップの上面と反対側の下面に配置され、前記第2のダイパッドと接続された第2のドレイン電極;
(g)前記ハイサイドスイッチ用MOSFETを駆動する第1のドライバ回路および前記ローサイドスイッチ用MOSFETを駆動する第2のドライバ回路を含む第3の半導体チップ;
(h)前記第1、第2および第3の半導体チップを封止する樹脂体;
(i)前記第1のソース電極用パッドと前記第2のダイパッドを接続する第1の金属板;および、
(j)前記第2のソース電極用パッドと前記第4のリードを接続する第2の金属板。
【請求項2】
請求項1記載の半導体装置であって、
前記第1の半導体チップの平面形状は、一対の長辺と一対の短辺を有する長方形であり、
前記第1の金属板は、前記第1の半導体チップの前記一対の長辺の一方の長辺を跨ぐように配置されていることを特徴とする半導体装置。
【請求項3】
請求項1記載の半導体装置であって、
前記第3の半導体チップは第1のパッドおよび第2のパッドを有し、
前記第3の半導体チップの前記第1のパッドは前記第1のドライバ回路の出力と電気的に接続され、
前記第3の半導体チップの前記第2のパッドは前記第2のドライバ回路の出力と電気的に接続され、
前記第3の半導体チップの前記第1のパッドと前記第1の半導体チップの前記第1のゲート電極用パッドは第1のボンディングワイヤによって接続され、
前記第3の半導体チップの前記第2のパッドと前記第1の半導体チップの前記第2のゲート電極用パッドは第2のボンディングワイヤによって接続されていることを特徴とする半導体装置。
【請求項4】
請求項3記載の半導体装置であって、
前記第1の半導体チップの前記第1のゲート電極用パッドは、前記第1の金属板によって覆われず、
前記第2の半導体チップの前記第2のゲート電極用パッドは、前記第2の金属板によって覆われていないことを特徴とする半導体装置。
【請求項5】
請求項3記載の半導体装置であって、
前記第1および第2の金属板の幅は、前記第1および第2のボンディングワイヤの直径よりも大きいことを特徴とする半導体装置。
【請求項6】
請求項3記載の半導体装置であって、
前記第1および第2の半導体チップの平面形状は、それぞれ一対の長辺と一対の短辺を有する長方形であり、
前記第1のボンディングワイヤは、前記第1の半導体チップの前記一対の短辺の一方の短辺を跨ぐように配置され、
前記第2のボンディングワイヤは、前記第2の半導体チップの前記一対の長辺の一方の長辺を跨ぐように配置されていることを特徴とする半導体装置。
【請求項7】
請求項6記載の半導体装置であって、
前記第2の金属板は、前記第2の半導体チップの前記一対の長辺の他の一方の長辺および前記一対の短辺の一方の短辺を跨ぐように配置されていることを特徴とする半導体装置。
【請求項8】
請求項1記載の半導体装置であって、
前記第1および第2の半導体チップの平面形状は、それぞれ一対の長辺と一対の短辺を有する長方形であり、
前記第1の半導体チップの前記一対の長辺の一方の長辺は、前記第2の半導体チップの前記一対の長辺の一方の長辺と対向するように配置されていることを特徴とする半導体装置。
【請求項9】
請求項1記載の半導体装置であって、
前記第1および第2の金属板は銅を主成分とすることを特徴とする半導体装置。
【請求項10】
請求項1記載の半導体装置であって、
前記樹脂体は互いに反対側に位置する上面および底面を有し、
前記第1、第2および第3のダイパッドは、それぞれ前記樹脂体の前記底面から部分的に露出していることを特徴とする半導体装置。
【請求項11】
請求項1記載の半導体装置であって、
前記樹脂体は、一対の第1の側面、および前記一対の第1の側面と交差する一対の第2の側面を有し、
前記第4のリードは、前記一対の第1の側面のうちの一方および前記一対の第2の側面のうちの一方に沿って配置されていることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【公開番号】特開2010−147501(P2010−147501A)
【公開日】平成22年7月1日(2010.7.1)
【国際特許分類】
【出願番号】特願2010−47363(P2010−47363)
【出願日】平成22年3月4日(2010.3.4)
【分割の表示】特願2004−106224(P2004−106224)の分割
【原出願日】平成16年3月31日(2004.3.31)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年7月1日(2010.7.1)
【国際特許分類】
【出願日】平成22年3月4日(2010.3.4)
【分割の表示】特願2004−106224(P2004−106224)の分割
【原出願日】平成16年3月31日(2004.3.31)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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