半導体装置
【課題】ＳＲＡＭメモリセルに関し、ペアトランジスタのデバイス特性における非対称性不良を抑制可能なレイアウト構造を提供する。
【解決手段】第１のメモリセルは、単位配置領域１ａのインバータ４１と単位配置領域１ｂのインバータ８１とを用いて構成されている。インバータ４１，８１はともに単位配置領域１ａ，１ｂ内において下側に構成されている。よって、ロードトランジスタ対ＴＰ１，ＴＰ２およびドライブトランジスタ対ＴＮ１，ＴＮ２対では、ソースからドレインへの向きは同じである。また、ゲート電極３１，７１は直線状に延びており、屈曲部を有しない。
【解決手段】第１のメモリセルは、単位配置領域１ａのインバータ４１と単位配置領域１ｂのインバータ８１とを用いて構成されている。インバータ４１，８１はともに単位配置領域１ａ，１ｂ内において下側に構成されている。よって、ロードトランジスタ対ＴＰ１，ＴＰ２およびドライブトランジスタ対ＴＮ１，ＴＮ２対では、ソースからドレインへの向きは同じである。また、ゲート電極３１，７１は直線状に延びており、屈曲部を有しない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、ＳＲＡＭ（Static Random Access Memory）メモリセルのレイアウトに関する。
【背景技術】
【０００２】
図１８（ａ）は６個のトランジスタによって構成されたＳＲＡＭメモリセルの基本的な回路図であり、図１８（ｂ）は図１８（ａ）に示すＳＲＡＭメモリセルの一般的なレイアウト構造の例を示す図である。図１８において、ＴＰ１，ＴＰ２はＮウェルに形成されたＰＭＯＳトランジスタからなるロードトランジスタ、ＴＮ１，ＴＮ２はＰウェルに形成されたＮＭＯＳトランジスタからなるドライブトランジスタ、ＴＮ３，ＴＮ４はＰウェルに形成されたＮＭＯＳトランジスタからなるアクセストランジスタである。ロードトランジスタＴＰ１とドライブトランジスタＴＮ１によってインバータＩＮＶ１が構成されており、ロードトランジスタＴＰ２とドライブトランジスタＴＮ２によってインバータＩＮＶ２が構成されている。ＳＮ１，ＳＮ２はインバータＩＮＶ１，ＩＮＶ２の出力ノードである。また、ＢＬ１，ＢＬ２はビット線、ＷＬはワード線、ＰＬ１，ＰＬ２はゲート電極（ポリシリコン配線）である。
【０００３】
ここで、ロードトランジスタ対ＴＰ１，ＴＰ２、ドライブトランジスタ対ＴＮ１，ＴＮ２、およびアクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタにおいて、デバイス特性に非対称性不良が生じると、ノードＳＮ１，ＳＮ２の信号を正確に読み出すことが困難になる。
【０００４】
ＭＯＳトランジスタのデバイス特性のバランスに大きく影響を及ぼすものとして、エクステンション注入（ＬＤＤ（lightly doped drain）注入と呼ばれる場合もある）と、ハロー注入（またはポケット注入）とが知られている。エクステンション注入は、ＭＯＳトランジスタのソース領域およびドレイン領域を形成するものであり、ハロー注入は、ショートチャンネル特性を抑えるためのものである。
【０００５】
そして、ＭＯＳトランジスタのチャンネル方向（ゲート長方向）が同じであっても、そのソースからドレインへの向きが逆になっている場合には、注入される不純物の分布に非対称性が生じてしまい、デバイス特性に非対称性不良が生じる。
【０００６】
図１８（ｂ）のレイアウトでは、ロードトランジスタＴＰ１とＴＰ２は、メモリセル領域の中心に関して点対称に配置されている。同様に、ドライブトランジスタＴＮ１とＴＮ２、アクセストランジスタＴＮ３とＴＮ４についても、メモリセル領域の中心に関して点対称に配置されている。すなわち、ロードトランジスタ対ＴＰ１，ＴＰ２、ドライブトランジスタ対ＴＮ１，ＴＮ２、およびアクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタは、それぞれ、ソース／ドレインの向きが逆になっている。したがって、各ペアトランジスタにおいて、デバイス特性に非対称性不良が生じやすくなっている。
【０００７】
上述したような観点から、図１９に示すようなレイアウトが提案されている（特許文献１を参照）。
【０００８】
図１９（ａ）のレイアウトでは、ロードトランジスタＴＰ１とドライブトランジスタＴＮ１は、ゲートが屈曲したポリシリコン配線ＰＬ１によって接続されており、ドレインがコンタクトを介して配線ＡＬ１によって接続されている。ロードトランジスタＴＰ２とドライブトランジスタＴＮ２は、ゲートがポリシリコン配線ＰＬ２によって接続されており、ドレインがコンタクトを介して配線ＡＬ２によって接続されている。配線ＡＬ１とポリシリコン配線ＰＬ２とは接続されており（ノードＳＮ１）、配線ＡＬ２とポリシリコン配線ＰＬ１とは接続されている（ノードＳＮ２）。
【０００９】
図１９（ａ）のレイアウトでは、ドライブトランジスタ対ＴＮ１，ＴＮ２、および、アクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタは、ソースからドレインへの向きは同じ向きになっている。すなわち、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良が抑制される構成になっている。ただし、ロードトランジスタ対ＴＰ１，ＴＰ２に関しては、ソースからドレインへの向きは逆になっている。
【００１０】
図１９（ｂ）のレイアウトでは、ロードトランジスタＴＰ１，ＴＰ２がＵ字状の不純物拡散領域（以下、「拡散領域」とする）に形成されている。ロードトランジスタＴＰ１とドライブトランジスタＴＮ１は、ゲートがポリシリコン配線ＰＬ１によって接続されており、ドレインがコンタクトを介して配線ＡＬ１によって接続されている。ロードトランジスタＴＰ２とドライブトランジスタＴＮ２は、ゲートがポリシリコン配線ＰＬ２によって接続されており、ドレインがコンタクトを介して配線ＡＬ２によって接続されている。配線ＡＬ１とポリシリコン配線ＰＬ２とは接続されており（ノードＳＮ１）、配線ＡＬ２とポリシリコン配線ＰＬ１とは接続されている（ノードＳＮ２）。
【００１１】
図１９（ｂ）のレイアウトでは、ドライブトランジスタ対ＴＮ１，ＴＮ２、アクセストランジスタ対ＴＮ３，ＴＮ４、および、ロードトランジスタ対ＴＰ１，ＴＰ２の各ペアトランジスタは、ソースからドレインへの向きは同じ向きになっている。すなわち、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良が抑制される構成になっている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−４６６４号公報（第１６頁、第１図、第２図）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１９のレイアウトでは、次のような問題がある。
【００１４】
図２０（ａ）は図１９（ａ）のレイアウトにおける拡散領域とポリシリコン配線のみに着目した図である。図２０（ａ）において、ＰＬ１Ｆ（ハッチを付した部分）はポリシリコン配線ＰＬ１の実仕上がり形状の概略を示す。Ｌ１ＴはドライブトランジスタＴＮ１のターゲットゲート長であり、Ｌ１Ｆはその実仕上がりゲート長、Ｌ２ＴはロードトランジスタＴＰ１のターゲットゲート長であり、Ｌ２Ｆはその実仕上がりゲート長である。また、Ｓ１はｎ型拡散領域ＤＮ１とポリシリコン配線ＰＬ１の縦方向に延びる部分との間隔、Ｓ２はｐ型拡散領域ＤＰ１とポリシリコン配線ＰＬ１の縦方向に延びる部分との間隔、ＤＳ１はｎ型拡散領域ＤＮ１とｐ型拡散領域ＤＰ１との間隔、ＤＳ２はｎ型拡散領域ＤＮ２とｐ型拡散領域ＤＰ２との間隔である。
【００１５】
ここで、ポリシリコン配線ＰＬ１は、屈曲した形状であるため、実仕上がり形状ＰＬ１Ｆに示すように、屈曲部で丸みを帯びた形状に仕上がる。このため、屈曲部近傍で配線幅がターゲット寸法からずれることになり、この結果、トランジスタＴＮ１，ＴＰ１の実仕上がりゲート長Ｌ１Ｆ，Ｌ２Ｆがターゲットゲート長Ｌ１Ｔ，Ｌ２Ｔと異なってしまう。また、ポリシリコン配線と拡散領域とのマスクあわせズレが発生した場合には、トランジスタＴＮ１，ＴＰ１の実仕上がりゲート長Ｌ１Ｆ，Ｌ２Ｆとターゲットゲート長Ｌ１Ｔ，Ｌ２Ｔとの寸法差がより大きくなる。したがって、ドライブトランジスタ対ＴＮ１，ＴＮ２、および、アクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタにおいて、ゲート長の差に起因するデバイス特性の非対称性不良が生じる。
【００１６】
また、ポリシリコン配線ＰＬ１の屈曲部近傍へのトランジスタＴＮ１，ＴＰ１の配置を避けるために、図２０（ａ）に示すように、間隔Ｓ１，Ｓ２を設けている。このため、ｎ型拡散領域ＤＮ１とｐ型拡散領域ＤＰ１との間隔ＤＳ１と、ｎ型拡散領域ＤＮ２とｐ型拡散領域ＤＰ２との間隔ＤＳ２とが大きく異なっている。この間隔ＤＳ１，ＤＳ２の違いによって、ドライブトランジスタ対ＴＮ１，ＴＮ２、アクセストランジスタ対ＴＮ３，ＴＮ４、および、ロードトランジスタ対ＴＰ１，ＴＰ２の各ペアトランジスタにおいて、拡散領域の間隔に依存するストレス起因のＭＯＳトランジスタのデバイス特性、および、ウエル近接効果によるＭＯＳトランジスタのデバイス特性に差が生じてしまう。すなわち、図１８（ｂ）のレイアウト構造では存在していなかった、新たなデバイス特性の非対称性不良要因が生じている。
【００１７】
さらには、上述したとおり、ロードトランジスタ対ＴＰ１，ＴＰ２については、ソースからドレインへの向きは同じでなく、このため、デバイス特性の非対称不良が生じてしまう。
【００１８】
図２０（ｂ）は図１９（ｂ）のレイアウトにおける拡散領域とポリシリコン配線のみに着目した図である。図２０（ｂ）において、ＤＦ（ハッチを付した部分）は拡散領域ＤＰ３の実仕上がり形状の概略を示す。Ｗ１ＴはロードトランジスタＴＰ１のターゲットゲート幅であり、Ｗ１Ｆはその実仕上がりゲート幅、Ｗ２ＴはロードトランジスタＴＰ２のターゲットゲート幅であり、Ｗ２Ｆはその実仕上がりゲート幅である。また、Ｓ３はｐ型拡散領域ＤＰ３とポリシリコン配線ＰＬ１，ＰＬ２との間隔である。
【００１９】
ここで、拡散領域ＤＰ３は、屈曲した形状であるため、実仕上がり形状ＤＦに示すように、屈曲部で丸みを帯びた形状に仕上がる。このため、ポリシリコン配線と拡散領域とのマスクあわせズレが生じ、ポリシリコン配線ＰＬ１，ＰＬ２と拡散領域ＤＰ３との間隔Ｓ３が小さくなった場合に、ロードトランジスタＴＰ１，ＴＰ２の実仕上がりゲート幅Ｗ１Ｆ，Ｗ２Ｆは、ターゲットゲート幅Ｗ１Ｔ，Ｗ２Ｔからずれてしまう。このように、図１９（ｂ）のレイアウト構造は、プロセス条件によってロードトランジスタＴＰ１，ＴＰ２の特性変動が生じてしまうものであり、図１８（ｂ）のレイアウト構造に比べて回路動作マージンは小さく、製造工程に起因した特性不良が生じる確率が高い。
【００２０】
前記の問題に鑑み、本発明は、ＳＲＡＭメモリセルについて、ペアトランジスタのデバイス特性における非対称性不良を確実に抑制可能なレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の一態様では、ＳＲＡＭメモリセルを有する半導体装置として、ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域が、行列状に配置されており、前記単位配置領域は、それぞれ、ロードトランジスタを構成するための第１導電型の第１の拡散領域と、前記第１の拡散領域に行方向において隣り合っており、ドライブトランジスタを構成するための第２導電型の第２の拡散領域と、前記第１の拡散領域から前記第２の拡散領域にわたって、前記第１および第２の拡散領域における電位給電領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた第１および第２のゲート電極とを備え、前記第１のゲート電極と前記第１および第２の拡散領域とによって第１のインバータが構成されており、前記第２のゲート電極と前記第１および第２の拡散領域とによって第２のインバータが構成されており、第１のＳＲＡＭメモリセルは、第１の単位配置領域における前記第１のインバータと、前記第１の単位配置領域と異なる第２の単位配置領域における前記第１のインバータとを用いて構成されているものである。
【００２２】
この態様によると、第１のＳＲＡＭメモリセルは、第１の単位配置領域の第１のインバータと、第２の単位配置領域の第１のインバータとを用いて、構成されている。この２個の第１のインバータはともに、単位配置領域内において、第１および第２の拡散領域における電位給電領域の列方向における下側に構成されている。よって、ロードトランジスタ対およびドライブトランジスタ対の各ペアトランジスタについて、ソースからドレインへの向きは同じになっている。したがって、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良は抑制される。しかも、ゲート電極は直線状に延びている。すなわち、ゲート電極が屈曲部を有しないため、実寸法ずれに起因するデバイス特性の不良が生じることはない。
【００２３】
さらに、前記態様に係る半導体装置において、前記単位配置領域は、それぞれ、さらに、前記第２の拡散領域に行方向において隣り合っており、アクセストランジスタを構成するための前記第２導電型の第３の拡散領域と、前記第３の拡散領域において、前記第３の拡散領域におけるビット線接続領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた第３および第４のゲート電極とを備えているのが好ましい。
【００２４】
これにより、ドライブトランジスタを構成するための第２の拡散領域と、アクセストランジスタを構成するための第３の拡散領域とが、行方向に隣り合って配置される。すなわち、ドライブトランジスタおよびアクセストランジスタのチャンネル方向となる列方向において、ドライブトランジスタとアクセストランジスタとが別の列に配置されることになる。したがって、ドライブトランジスタとアクセストランジスタとに異なるプロセス条件を容易に適用可能になる。
【発明の効果】
【００２５】
本発明に係る半導体装置によると、ＳＲＡＭメモリセルにおいて、ＭＯＳトランジスタのデバイス特性における非対称性不良を抑制することができる。また、プロセス条件の変更のみで、例えば所望のベータレシオを実現することができる。したがって、歩留まりが高く信頼性が高い、ＳＲＡＭメモリセルを有する半導体装置を、低コストかつ短ＴＡＴで実現することができる。
【図面の簡単な説明】
【００２６】
【図１】実施形態に係る半導体装置における、ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域を示す図である。
【図２】図１の単位配置領域におけるＳＲＡＭメモリセルの構成例である。
【図３】（ａ）は図２のＳＲＡＭメモリセルの構成を上位配線を含めて示した概略図、（ｂ）は（ａ）のトランジスタ配置を記号で示した図である。
【図４】トランジスタ配置の他の例を示す図である。
【図５】トランジスタ配置の他の例を示す図である。
【図６】トランジスタ配置の他の例を示す図である。
【図７】（ａ）は４個の単位配置領域が行列状に配置された構成を示すレイアウト概略図、（ｂ）は（ａ）におけるトランジスタ配置の例を記号で示した図である。
【図８】図７（ａ）の単位配置領域におけるトランジスタ配置の他の例を示す図である。
【図９】トランジスタ配置の他の例を示す図である。
【図１０】トランジスタ配置の他の例を示す図である。
【図１１】トランジスタ配置の他の例を示す図である。
【図１２】単位配置領域の他の構成例を示す図である。
【図１３】８個のトランジスタによって構成されたＳＲＡＭメモリセルの基本回路である。
【図１４】図１３のＳＲＡＭメモリセルのレイアウト構造の例である。
【図１５】図１３のＳＲＡＭメモリセルのレイアウト構造の例である。
【図１６】４個のトランジスタによって構成されたＳＲＡＭメモリセルの基本回路である。
【図１７】図１６のＳＲＡＭメモリセルのレイアウト構造の例である。
【図１８】（ａ）は６個のトランジスタによって構成されたＳＲＡＭメモリセルの基本回路であり、（ｂ）は（ａ）のＳＲＡＭメモリセルのレイアウト構造の例である。
【図１９】ＳＲＡＭメモリセルの他のレイアウト構造の例である。
【図２０】図１９のレイアウトにおける拡散領域とポリシリコン配線のみを示した図である。
【図２１】４個のＳＲＡＭメモリセルをアレイ状にミラー配置した場合の概略レイアウト図である。
【図２２】図２１のレイアウトにおける、注入工程に関する問題を説明するための図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２８】
本実施形態では、ＳＲＡＭメモリセルは、６個のトランジスタによって構成されており、上述した図１８（ａ）のような回路構成からなるものとする。すなわち、本実施形態に係るＳＲＡＭメモリセルは、ＰＭＯＳトランジスタからなるロードトランジスタＴＰ１，ＴＰ２と、ＮＭＯＳトランジスタからなるドライブトランジスタＴＮ１，ＴＮ２と、ＮＭＯＳトランジスタからなるアクセストランジスタＴＮ３，ＴＮ４とを備えている。ロードトランジスタＴＰ１とドライブトランジスタＴＮ１とは、電源電位給電領域ＶＤＤと基板電位給電領域ＶＳＳとの間に直列に接続されており、かつ、ゲート同士が接続されており、第１のインバータＩＮＶ１を構成する。同様に、ロードトランジスタＴＰ２とドライブトランジスタＴＮ２とは、電源電位給電領域ＶＤＤと基板電位給電領域ＶＳＳとの間に直列に接続されており、かつ、ゲート同士が接続されており、第２のインバータＩＮＶ２を構成する。
【００２９】
トランジスタＴＮ１，ＴＰ１間のノードＳＮ１は、トランジスタＴＮ２，ＴＰ２のゲートに接続されており、トランジスタＴＮ２，ＴＰ２間のノードＳＮ２は、トランジスタＴＮ１，ＴＰ１のゲートに接続されている。すなわち、ノードＳＮ１は、第１のインバータＩＮＶ１の出力ノードでありかつ第２のインバータＩＮＶ２の入力ノードである。また、ノードＳＮ２は、第２のインバータＩＮＶ２の出力ノードでありかつ第１のインバータＩＮＶ１の入力ノードである。
【００３０】
アクセストランジスタＴＮ３は、ドレインがノードＳＮ１に接続され、ソースがビット線ＢＬ１に接続されている。アクセストランジスタＴＮ４は、ドレインがノードＳＮ２に接続され、ソースがビット線ＢＬ２に接続されている。また、アクセストランジスタＴＮ３，ＴＮ４のゲートはワード線ＷＬに接続されている。
【００３１】
図１は本実施形態に係る半導体装置において、ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域を示す図である。本実施形態に係る半導体装置では、図１に示すような単位配置領域が行列状に配置されている。図１では、列方向（図の縦方向）において隣り合う２個の単位配置領域１ａ，１ｂを示している。
【００３２】
図１に示すように、単位配置領域１ａは、第１導電型としてのＰ型の第１の拡散領域１１と、第２導電型としてのＮ型の第２の拡散領域１２と、Ｎ型の第３の拡散領域１３とを備えている。第１、第２および第３の拡散領域１１，１２，１３はいずれもほぼ方形状であり、行方向（図の横方向）に並べて配置されている。第１の拡散領域１１はロードトランジスタ（Ｌ）を構成するためのものであり、第２の拡散領域１２はドライブトランジスタ（Ｄ）を構成するためのものであり、第３の拡散領域１３はアクセストランジスタ（Ａ）を構成するためのものである。なお、拡散領域は、方形状に設計した場合であっても、実際には製造工程において角が丸まるために、厳密には必ずしも方形状にはならない。すなわち実製品では、拡散領域は例えば、角が丸まった方形状や、あるいは楕円形状等になる。
【００３３】
第１の拡散領域１１の電位給電領域には第１のコンタクト２１が設けられ、第２の拡散領域１２の電位給電領域には第２のコンタクト２２が設けられ、第３の拡散領域１３のビット線接続領域には第３のコンタクト２３が設けられている。第１のコンタクト２１は電源電位ＶＤＤが供給されるものであり、第２のコンタクト２２は基板電位ＶＳＳが供給されるものである。第３のコンタクト２３はビット線ＢＬ１，ＢＬ２に接続されるものである。なお、本実施形態では、コンタクトを介して配線を拡散領域に接続する構成を示しているが、配線接続には必ずしもコンタクトを用いる必要はなく、コンタクトを介さないで配線を直接拡散領域に接続するようにしてもかまわない。
【００３４】
第１および第２の拡散領域１１，１２上には、行方向に直線状に延び、第１および第２の拡散領域１１，１２に接続された第１および第２のゲート電極３１，３２が、設けられている。第１および第２のゲート電極３１，３２は、第１および第２のコンタクト２１，２２が設けられている第１および第２の拡散領域１１，１２における電位給電領域の、列方向における下側および上側に、それぞれ設けられている。また、第３の拡散領域１３上には、行方向に直線状に延び、第３の拡散領域１３に接続された第３および第４のゲート電極３３，３４が、設けられている。第３および第４のゲート電極３３，３４は、第３のコンタクト２３が設けられている第３の拡散領域１３におけるビット線接続領域の、列方向における下側および上側に、それぞれ設けられている。
【００３５】
すなわち、第１の拡散領域１１と第１および第２のゲート電極３１，３２とによって２個のＰ型トランジスタが構成されており、第２の拡散領域１２と第１および第２のゲート電極３１，３２とによって２個のＮ型トランジスタが構成されている。また、第１のゲート電極３１と第１および第２の拡散領域１１，１２とによって第１のインバータ４１が構成されており、第２のゲート電極３２と第１および第２の拡散領域１１，１２とによって第２のインバータ４２が構成されている。さらに、第３の拡散領域１３と第３および第４のゲート電極３３，３４によって、２個のＮ型トランジスタが構成されている。各トランジスタのチャンネル方向は、列方向と合っている。
【００３６】
単位配置領域１ｂも、単位配置領域１ａと同様の構成からなる。
【００３７】
図２は図１の単位配置領域におけるＳＲＡＭメモリセルの構成例である。図２の構成例では、第１のメモリセルは、単位配置領域１ａの下側３個のトランジスタと単位配置領域１ｂの下側３個のトランジスタとを用いて構成されており、第２のメモリセルは、単位配置領域１ａの上側３個のトランジスタと単位配置領域１ｂの上側３個のトランジスタとを用いて構成されている。なお、配線は簡略化して接続関係のみを示すようにしている。
【００３８】
例えば、第１のメモリセルは、単位配置領域１ａにおける、拡散領域１１とゲート電極３１とからなるロードトランジスタＴＰ１、拡散領域１２とゲート電極３１とからなるドライブトランジスタＴＮ１、および拡散領域１３とゲート電極３３とからなるアクセストランジスタＴＮ３、並びに、単位配置領域１ｂにおける、拡散領域５１とゲート電極７１とからなるロードトランジスタＴＰ２、拡散領域５２とゲート電極７１とからなるドライブトランジスタＴＮ２、および拡散領域５３とゲート電極７３とからなるアクセストランジスタＴＮ４を備えている。トランジスタＴＰ１，ＴＮ１，ＴＮ３のコンタクト２４，２５，２６は、トランジスタＴＰ２，ＴＮ２のゲート電極７１のコンタクト７５と接続されている（ノードＳＮ１）。トランジスタＴＰ２，ＴＮ２，ＴＮ４のコンタクト６４，６５，６６は、トランジスタＴＰ１，ＴＮ１のゲート電極３１のコンタクト３５と接続されている（ノードＳＮ２）。すなわち、単位配置領域１ａにおける第１のインバータ４１がインバータＩＮＶ１として、単位配置領域１ｂにおける第１のインバータ８１がインバータＩＮＶ２として用いられている。
【００３９】
このような本実施形態に係る構成では、第１のメモリセルには、単位配置領域１ａ，１ｂ内において下側に配置されているトランジスタが用いられている。このため、ロードトランジスタ対ＴＰ１，ＴＰ２、ドライブトランジスタ対ＴＮ１，ＴＮ２、および、アクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタについて、それぞれ、ソースからドレインへの向きが同じになっている。これにより、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良を抑制することができ、回路動作マージンを稼ぐことができる。また、第２のメモリセルについても、単位配置領域１ａ，１ｂ内において上側に配置されているトランジスタが用いられているため、同様の作用効果が得られる。
【００４０】
しかも、拡散領域はいずれもほぼ方形状であり、また、ゲート電極も直線状に延びている。すなわち、拡散領域もゲート電極も屈曲部を有しないため、従来のレイアウト構造のように実寸法ずれに起因するデバイス特性の不良が生じることはない。なお、拡散領域は、ほぼ方形状以外の形状であってもよいが、屈曲部を有しないことが好ましい。
【００４１】
また、次のような利点もある。
【００４２】
ＳＲＡＭメモリセルの安定性を高めるために、ドライブトランジスタとアクセストランジスタの駆動力の比であるベータレシオを、例えば１．５程度に設計することが一般的である。所望のベータレシオを得るために、メモリセル設計では、ドライブトランジスタとアクセストランジスタのゲート長およびゲート幅をそれぞれ設定する。
【００４３】
ただし、プロセス条件の変更等に伴い、ＭＯＳトランジスタのゲート長依存性およびゲート幅依存性が変化した場合には、従来では、所望のベータレシオを維持するために、ドライブトランジスタとアクセストランジスタのレイアウト変更を行っていた。ところが、レイアウト変更のためにはマスク再版が必要となるため、コストの増大、開発ＴＡＴの長期化という問題が生じている。したがって、プロセス条件の変更のみによって所望のベータレシオを実現することが可能になれば、レイアウト変更・マスク再版の必要がなくなり、コストの削減や開発期間の短縮が可能になる。
【００４４】
ところが、従来のレイアウトのＳＲＡＭメモリセルでは、ドライブトランジスタとアクセストランジスタとに異なるプロセス条件を適用することは、実際上、困難である。
【００４５】
図２１は４個のメモリセルをアレイ状にミラー配置した場合の概略レイアウト図であり、同図中、（ａ）は図１８（ｂ）のメモリセルを、（ｂ）は図１９（ａ）のメモリセルを、（ｃ）は図１９（ｂ）のメモリセルを、それぞれ配置したものである。図２１のレイアウトのいずれも、Ｐウェルにおいて、ＭＯＳトランジスタは、チャンネル方向（図面縦方向）において、ドライブトランジスタ、アクセストランジスタ、アクセストランジスタ、ドライブトランジスタの順に配置されている。
【００４６】
図２２（ａ）は図２１（ｃ）と同じレイアウト図であるが、アクセストランジスタに対してハロー注入を行うためのレジスト開口部を示している。そして、図２２（ｂ）はハロー注入工程における、図２２（ａ）の線Ｘ−Ｘ’における断面図である。ＯＬ１はアクセストランジスタのチャネル領域端部からレジスト開口端部までの距離である。図２２（ｂ）に示すように、注入工程では、ＭＯＳトランジスタのゲート長方向において、斜め下向きに２回の注入を行う。ここで、距離ＯＬ１は、アクセストランジスタにポケット注入が確実になされるように十分確保する必要があるが、この場合、ドライブトランジスタにもポケット注入がなされてしまうおそれがある。
【００４７】
一方、図２２（ｃ）に示すように、レジスト開口部を小さくして、アクセストランジスタのチャネル領域端部からレジスト開口端部までの距離ＯＬ２を短くした場合には、アクセストランジスタへのポケット注入がなされなくなってしまう。このように従来のレイアウト構造では、ドライブトランジスタとアクセストランジスタとを明確に分けて異なるプロセス条件を適用することは、極めて困難である。
【００４８】
なお、ドライブトランジスタとアクセストランジスタとの配置間隔を十分に拡げて配置すれば、異なるプロセス条件を適用することは一応可能となるが、この場合には、ＳＲＡＭメモリセルの面積が大幅に増大してしまうことになり、好ましくない。
【００４９】
これに対して本実施形態の構成では、図１および図２に示すように、ドライブトランジスタを構成するための第２の拡散領域１２，５２と、アクセストランジスタを構成するための第３の拡散領域１３，５３とが、行方向に隣り合って配置される。すなわち、ドライブトランジスタおよびアクセストランジスタのチャンネル方向となる列方向において、ドライブトランジスタとアクセストランジスタとが、別の列に配置されている。このため、上述したような従来のレイアウト構造における問題は生じない。すなわち、ＳＲＡＭメモリセルの面積を増大させることなく、ドライブトランジスタとアクセストランジスタとに異なるプロセス条件を容易に適用可能となる。したがって、プロセス条件の変更のみによって所望のベータレシオを実現することが可能になるので、コストの削減や開発期間の短縮が可能になる。
【００５０】
なお、ここでは、列方向に隣り合う単位配置領域１ａ，１ｂにそれぞれ配置されている２個のインバータを、１つのメモリセルに用いるものとしたが、これに限られるものではなく、例えば、行方向に隣り合う単位配置領域にそれぞれ配置されている２個のインバータを用いてもよいし、少し離れた単位配置領域にそれぞれ配置されている２個のインバータを用いてもよい。すなわち、それぞれの単位配置領域において、電源電位および基板電位が供給されるコンタクトから見て同じ側にあるインバータが、１つのＳＲＡＭメモリセに用いられていればよい。
【００５１】
また、図２の構成では、ロードトランジスタ対、ドライブトランジスタ対、およびアクセストランジスタ対のいずれのペアトランジスタについても、ソースからドレインへの向きが同じになるように配置しているが、これに限られるものではない。例えば、インバータを構成するロードトランジスタ対およびドライブトランジスタ対についてのみ、ソースからドレインへの向きが同じになるように配置されている場合であっても、同様に、注入におけるソースとドレインの不純物分布の非対称性に起因した、デバイス特性における非対称性不良を抑制する効果を得ることができる。
【００５２】
図３（ａ）は図２のＳＲＡＭメモリセルの構成を上位配線を含めて示した概略図である。また、図３（ｂ）は図３（ａ）のトランジスタ配置を記号で示した図である。図３（ｂ）では、１個のＳＲＡＭメモリセルを構成する６個のトランジスタにハッチを付している。なお、図３（ｂ）の記号において、先頭の文字「Ｌ」「Ｄ」「Ａ」はそれぞれ、ロードトランジスタ、ドライブトランジスタおよびアクセストランジスタを示している。また、中央の数字はＳＲＡＭメモリセルの番号を示している。末尾の数字は、ビット線ＢＬ１側のトランジスタ（「１」）かビット線ＢＬ２側のトランジスタ（「２」）かを示している。すなわち、Ｌｎ１，Ｄｎ１，Ａｎ１（ｎは任意の整数）は図１８（ａ）におけるトランジスタＴＰ１，ＴＮ１，ＴＮ３をそれぞれ示し、Ｌｎ２，Ｄｎ２，Ａｎ２（ｎは任意の整数）はトランジスタＴＰ２，ＴＮ２，ＴＮ４をそれぞれ示している。なお、以降の図でも同様の記号を用いている。
【００５３】
図２および図３の構成では、インバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタを、そのインバータに係る（すなわち、そのインバータの出力ノードに接続された）アクセストランジスタとして用いている。ただし、他の位置にあるトランジスタを、インバータに係るアクセストランジスタとして用いてもかまわない。
【００５４】
例えば、図４の構成では、インバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタではなく、そのトランジスタのコンタクトを挟んだ反対側のトランジスタを、そのインバータに係るアクセストランジスタとして用いている。図４（ａ）はレイアウト概略図、図４（ｂ）はトランジスタ配置の記号図である。すなわち、図４を図３と比較すると、各単位配置領域において、インバータとアクセストランジスタとの関係が入れ替えられている。
【００５５】
また、図５の構成では、インバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタではなく、隣りの単位配置領域における、もう一方のインバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタの、コンタクトを挟んだ反対側のトランジスタを、そのインバータに係るアクセストランジスタとして用いている。図５（ａ）はレイアウト概略図、図５（ｂ）はトランジスタ配置の記号図である。
【００５６】
さらに、図６の構成では、インバータを構成するロードトランジスタとドライブトランジスタが配置された単位配置領域の、隣りの単位配置領域におけるトランジスタを、そのインバータに係るアクセストランジスタとして用いている。図６（ａ）はレイアウト概略図、図６（ｂ），（ｃ）はトランジスタ配置の記号図である。
【００５７】
図７（ａ）は４個の単位配置領域が行列状に配置された構成を示すレイアウト概略図、図７（ｂ）はトランジスタ配置の例を示す記号図である。図７の構成では、列方向において隣り合う単位配置領域１ａ，１ｂと、列方向において隣り合う単位配置領域１ｃ，１ｄとが、行方向において隣り合っている。ただし、単位配置領域１ａ，１ｂと単位配置領域１ｃ，１ｄとは、隣り合う境界線に関して、構成が線対称になっている。すなわち、単位配置領域１ａ，１ｂでは図の左側から順に、ロードトランジスタ、ドライブトランジスタ、アクセストランジスタが配置されるのに対して、単位配置領域１ｃ，１ｄでは図の右側から順に、ロードトランジスタ、ドライブトランジスタ、アクセストランジスタが配置される。このような配置によって、２列のアクセストランジスタが隣り合い、ＮＭＯＳトランジスタを配置するＰウェル領域が大きくまとまるため、製造プロセスがより容易になる。
【００５８】
図８（ａ），（ｂ）は図７（ａ）の単位配置領域における他のトランジスタ配置の例を示す記号図である。また、図９、図１０、図１１にも、他のトランジスタ配置の例を示している。図９では、各記号図において、アクセストランジスタの配置のみが異なっており、左上の記号図と異なっている箇所に破線で丸を付している。同様に、図１０でも、各記号図において、アクセストランジスタの配置のみが異なっており、左上の記号図と異なっている箇所に破線で丸を付している。
【００５９】
図１２は単位配置領域の他の構成例を示す図である。図１２では、図１と共通の構成要素には図１と同一の符号を付しておりここではその詳細な説明を省略する。
【００６０】
図１２に示す単位配置領域１ａ，１ｂでは、アクセストランジスタを構成するためのＮ型の第３の拡散領域１３，５３が、ロードトランジスタを構成するためのＰ型の第１の拡散領域１１，５１およびドライブトランジスタを構成するためのＮ型の第２の拡散領域１２，５２に対して、長さＧＡＯだけ下側にずらして配置されている。ＧＡＯは例えば、列方向におけるゲート電極７１とゲート電極７３との間隔に相当する。第３の拡散領域１３，５３をずらして配置したことによって、ゲート電極３１，３２，７１，７２とゲート電極３３，３４，７３，７４との間に分離幅を取る必要がなくなり、互いに入れ子となるように配置することも可能になる。したがって、第３の拡散領域１３，５３と第２の拡散領域１２，５２との間の距離ＯＤＳを、図１の構成よりも短く詰めることができる。これにより、ＳＲＡＭメモリセルの面積を縮小することができる。
【００６１】
なお、以上の説明では、ＳＲＡＭメモリセルは、６個のトランジスタによって構成されているものとしたが、それ以外のトランジスタ構成についても、ここで説明したものと同様の技術思想を適用することは可能である。
【００６２】
図１３は８個のトランジスタによって構成されたＳＲＡＭメモリセルの基本的な回路図である。図１３の回路構成では、書き込み用ビット線対ＷＢＬ，／ＷＢＬとは別に、読み出し用ビット線ＲＢＬが設けられている。そして、図１８（ａ）の回路構成に、回路部分１０１の２個のトランジスタが追加された構成になっている。
【００６３】
図１４および図１５は図１３のＳＲＡＭメモリセルのレイアウト構造例である。図１４および図１５のレイアウト構造はいずれも、図２のレイアウト構造に、回路部分１０１のトランジスタが追加されたものになっている。図１４のレイアウト構造では、回路部分１０１に対応するトランジスタ領域１１１がドライブトランジスタとアクセストランジスタとの間に設けられている。図１５のレイアウト構造では、回路部分１０１に対応するトランジスタ領域１１２がアクセストランジスタの隣りに設けられている。
【００６４】
図１６は４個のトランジスタによって構成されたＳＲＡＭメモリセルの基本的な回路図である。図１６の回路構成では、図１８（ａ）の回路構成において、ロードトランジスタが抵抗に置き換えられた構成になっている。図１７は図１６のＳＲＡＭメモリセルの構成例である。図２のレイアウト構造から、ロードトランジスタの配置領域が省かれたものになっている。
【産業上の利用可能性】
【００６５】
本発明では、歩留まりが高く信頼性が高い、ＳＲＡＭメモリセルを有する半導体装置を、低コストかつ短ＴＡＴで実現することができるので、例えば、ＳＲＡＭの性能向上とコストダウンに有用である。
【符号の説明】
【００６６】
１ａ，１ｂ，１ｃ，１ｄ 単位配置領域
１１，５１ 第１の拡散領域
１２，５２ 第２の拡散領域
１３，５３ 第３の拡散領域
２１，６１ 第１のコンタクト
２２，６２ 第２のコンタクト
２３，６３ 第３のコンタクト
３１，７１ 第１のゲート電極
３２，７２ 第２のゲート電極
３３，７３ 第３のゲート電極
３４，７４ 第４のゲート電極
４１，８１ 第１のインバータ
４２ 第２のインバータ
ＴＰ１，ＴＰ２ ロードトランジスタ
ＴＮ１，ＴＮ２ ドライブトランジスタ
ＴＮ３，ＴＮ４ アクセストランジスタ
ＶＤＤ 電源電位
ＶＳＳ 基板電位
ＢＬ１，ＢＬ２ ビット線
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、ＳＲＡＭ（Static Random Access Memory）メモリセルのレイアウトに関する。
【背景技術】
【０００２】
図１８（ａ）は６個のトランジスタによって構成されたＳＲＡＭメモリセルの基本的な回路図であり、図１８（ｂ）は図１８（ａ）に示すＳＲＡＭメモリセルの一般的なレイアウト構造の例を示す図である。図１８において、ＴＰ１，ＴＰ２はＮウェルに形成されたＰＭＯＳトランジスタからなるロードトランジスタ、ＴＮ１，ＴＮ２はＰウェルに形成されたＮＭＯＳトランジスタからなるドライブトランジスタ、ＴＮ３，ＴＮ４はＰウェルに形成されたＮＭＯＳトランジスタからなるアクセストランジスタである。ロードトランジスタＴＰ１とドライブトランジスタＴＮ１によってインバータＩＮＶ１が構成されており、ロードトランジスタＴＰ２とドライブトランジスタＴＮ２によってインバータＩＮＶ２が構成されている。ＳＮ１，ＳＮ２はインバータＩＮＶ１，ＩＮＶ２の出力ノードである。また、ＢＬ１，ＢＬ２はビット線、ＷＬはワード線、ＰＬ１，ＰＬ２はゲート電極（ポリシリコン配線）である。
【０００３】
ここで、ロードトランジスタ対ＴＰ１，ＴＰ２、ドライブトランジスタ対ＴＮ１，ＴＮ２、およびアクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタにおいて、デバイス特性に非対称性不良が生じると、ノードＳＮ１，ＳＮ２の信号を正確に読み出すことが困難になる。
【０００４】
ＭＯＳトランジスタのデバイス特性のバランスに大きく影響を及ぼすものとして、エクステンション注入（ＬＤＤ（lightly doped drain）注入と呼ばれる場合もある）と、ハロー注入（またはポケット注入）とが知られている。エクステンション注入は、ＭＯＳトランジスタのソース領域およびドレイン領域を形成するものであり、ハロー注入は、ショートチャンネル特性を抑えるためのものである。
【０００５】
そして、ＭＯＳトランジスタのチャンネル方向（ゲート長方向）が同じであっても、そのソースからドレインへの向きが逆になっている場合には、注入される不純物の分布に非対称性が生じてしまい、デバイス特性に非対称性不良が生じる。
【０００６】
図１８（ｂ）のレイアウトでは、ロードトランジスタＴＰ１とＴＰ２は、メモリセル領域の中心に関して点対称に配置されている。同様に、ドライブトランジスタＴＮ１とＴＮ２、アクセストランジスタＴＮ３とＴＮ４についても、メモリセル領域の中心に関して点対称に配置されている。すなわち、ロードトランジスタ対ＴＰ１，ＴＰ２、ドライブトランジスタ対ＴＮ１，ＴＮ２、およびアクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタは、それぞれ、ソース／ドレインの向きが逆になっている。したがって、各ペアトランジスタにおいて、デバイス特性に非対称性不良が生じやすくなっている。
【０００７】
上述したような観点から、図１９に示すようなレイアウトが提案されている（特許文献１を参照）。
【０００８】
図１９（ａ）のレイアウトでは、ロードトランジスタＴＰ１とドライブトランジスタＴＮ１は、ゲートが屈曲したポリシリコン配線ＰＬ１によって接続されており、ドレインがコンタクトを介して配線ＡＬ１によって接続されている。ロードトランジスタＴＰ２とドライブトランジスタＴＮ２は、ゲートがポリシリコン配線ＰＬ２によって接続されており、ドレインがコンタクトを介して配線ＡＬ２によって接続されている。配線ＡＬ１とポリシリコン配線ＰＬ２とは接続されており（ノードＳＮ１）、配線ＡＬ２とポリシリコン配線ＰＬ１とは接続されている（ノードＳＮ２）。
【０００９】
図１９（ａ）のレイアウトでは、ドライブトランジスタ対ＴＮ１，ＴＮ２、および、アクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタは、ソースからドレインへの向きは同じ向きになっている。すなわち、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良が抑制される構成になっている。ただし、ロードトランジスタ対ＴＰ１，ＴＰ２に関しては、ソースからドレインへの向きは逆になっている。
【００１０】
図１９（ｂ）のレイアウトでは、ロードトランジスタＴＰ１，ＴＰ２がＵ字状の不純物拡散領域（以下、「拡散領域」とする）に形成されている。ロードトランジスタＴＰ１とドライブトランジスタＴＮ１は、ゲートがポリシリコン配線ＰＬ１によって接続されており、ドレインがコンタクトを介して配線ＡＬ１によって接続されている。ロードトランジスタＴＰ２とドライブトランジスタＴＮ２は、ゲートがポリシリコン配線ＰＬ２によって接続されており、ドレインがコンタクトを介して配線ＡＬ２によって接続されている。配線ＡＬ１とポリシリコン配線ＰＬ２とは接続されており（ノードＳＮ１）、配線ＡＬ２とポリシリコン配線ＰＬ１とは接続されている（ノードＳＮ２）。
【００１１】
図１９（ｂ）のレイアウトでは、ドライブトランジスタ対ＴＮ１，ＴＮ２、アクセストランジスタ対ＴＮ３，ＴＮ４、および、ロードトランジスタ対ＴＰ１，ＴＰ２の各ペアトランジスタは、ソースからドレインへの向きは同じ向きになっている。すなわち、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良が抑制される構成になっている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−４６６４号公報（第１６頁、第１図、第２図）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、図１９のレイアウトでは、次のような問題がある。
【００１４】
図２０（ａ）は図１９（ａ）のレイアウトにおける拡散領域とポリシリコン配線のみに着目した図である。図２０（ａ）において、ＰＬ１Ｆ（ハッチを付した部分）はポリシリコン配線ＰＬ１の実仕上がり形状の概略を示す。Ｌ１ＴはドライブトランジスタＴＮ１のターゲットゲート長であり、Ｌ１Ｆはその実仕上がりゲート長、Ｌ２ＴはロードトランジスタＴＰ１のターゲットゲート長であり、Ｌ２Ｆはその実仕上がりゲート長である。また、Ｓ１はｎ型拡散領域ＤＮ１とポリシリコン配線ＰＬ１の縦方向に延びる部分との間隔、Ｓ２はｐ型拡散領域ＤＰ１とポリシリコン配線ＰＬ１の縦方向に延びる部分との間隔、ＤＳ１はｎ型拡散領域ＤＮ１とｐ型拡散領域ＤＰ１との間隔、ＤＳ２はｎ型拡散領域ＤＮ２とｐ型拡散領域ＤＰ２との間隔である。
【００１５】
ここで、ポリシリコン配線ＰＬ１は、屈曲した形状であるため、実仕上がり形状ＰＬ１Ｆに示すように、屈曲部で丸みを帯びた形状に仕上がる。このため、屈曲部近傍で配線幅がターゲット寸法からずれることになり、この結果、トランジスタＴＮ１，ＴＰ１の実仕上がりゲート長Ｌ１Ｆ，Ｌ２Ｆがターゲットゲート長Ｌ１Ｔ，Ｌ２Ｔと異なってしまう。また、ポリシリコン配線と拡散領域とのマスクあわせズレが発生した場合には、トランジスタＴＮ１，ＴＰ１の実仕上がりゲート長Ｌ１Ｆ，Ｌ２Ｆとターゲットゲート長Ｌ１Ｔ，Ｌ２Ｔとの寸法差がより大きくなる。したがって、ドライブトランジスタ対ＴＮ１，ＴＮ２、および、アクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタにおいて、ゲート長の差に起因するデバイス特性の非対称性不良が生じる。
【００１６】
また、ポリシリコン配線ＰＬ１の屈曲部近傍へのトランジスタＴＮ１，ＴＰ１の配置を避けるために、図２０（ａ）に示すように、間隔Ｓ１，Ｓ２を設けている。このため、ｎ型拡散領域ＤＮ１とｐ型拡散領域ＤＰ１との間隔ＤＳ１と、ｎ型拡散領域ＤＮ２とｐ型拡散領域ＤＰ２との間隔ＤＳ２とが大きく異なっている。この間隔ＤＳ１，ＤＳ２の違いによって、ドライブトランジスタ対ＴＮ１，ＴＮ２、アクセストランジスタ対ＴＮ３，ＴＮ４、および、ロードトランジスタ対ＴＰ１，ＴＰ２の各ペアトランジスタにおいて、拡散領域の間隔に依存するストレス起因のＭＯＳトランジスタのデバイス特性、および、ウエル近接効果によるＭＯＳトランジスタのデバイス特性に差が生じてしまう。すなわち、図１８（ｂ）のレイアウト構造では存在していなかった、新たなデバイス特性の非対称性不良要因が生じている。
【００１７】
さらには、上述したとおり、ロードトランジスタ対ＴＰ１，ＴＰ２については、ソースからドレインへの向きは同じでなく、このため、デバイス特性の非対称不良が生じてしまう。
【００１８】
図２０（ｂ）は図１９（ｂ）のレイアウトにおける拡散領域とポリシリコン配線のみに着目した図である。図２０（ｂ）において、ＤＦ（ハッチを付した部分）は拡散領域ＤＰ３の実仕上がり形状の概略を示す。Ｗ１ＴはロードトランジスタＴＰ１のターゲットゲート幅であり、Ｗ１Ｆはその実仕上がりゲート幅、Ｗ２ＴはロードトランジスタＴＰ２のターゲットゲート幅であり、Ｗ２Ｆはその実仕上がりゲート幅である。また、Ｓ３はｐ型拡散領域ＤＰ３とポリシリコン配線ＰＬ１，ＰＬ２との間隔である。
【００１９】
ここで、拡散領域ＤＰ３は、屈曲した形状であるため、実仕上がり形状ＤＦに示すように、屈曲部で丸みを帯びた形状に仕上がる。このため、ポリシリコン配線と拡散領域とのマスクあわせズレが生じ、ポリシリコン配線ＰＬ１，ＰＬ２と拡散領域ＤＰ３との間隔Ｓ３が小さくなった場合に、ロードトランジスタＴＰ１，ＴＰ２の実仕上がりゲート幅Ｗ１Ｆ，Ｗ２Ｆは、ターゲットゲート幅Ｗ１Ｔ，Ｗ２Ｔからずれてしまう。このように、図１９（ｂ）のレイアウト構造は、プロセス条件によってロードトランジスタＴＰ１，ＴＰ２の特性変動が生じてしまうものであり、図１８（ｂ）のレイアウト構造に比べて回路動作マージンは小さく、製造工程に起因した特性不良が生じる確率が高い。
【００２０】
前記の問題に鑑み、本発明は、ＳＲＡＭメモリセルについて、ペアトランジスタのデバイス特性における非対称性不良を確実に抑制可能なレイアウト構造を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の一態様では、ＳＲＡＭメモリセルを有する半導体装置として、ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域が、行列状に配置されており、前記単位配置領域は、それぞれ、ロードトランジスタを構成するための第１導電型の第１の拡散領域と、前記第１の拡散領域に行方向において隣り合っており、ドライブトランジスタを構成するための第２導電型の第２の拡散領域と、前記第１の拡散領域から前記第２の拡散領域にわたって、前記第１および第２の拡散領域における電位給電領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた第１および第２のゲート電極とを備え、前記第１のゲート電極と前記第１および第２の拡散領域とによって第１のインバータが構成されており、前記第２のゲート電極と前記第１および第２の拡散領域とによって第２のインバータが構成されており、第１のＳＲＡＭメモリセルは、第１の単位配置領域における前記第１のインバータと、前記第１の単位配置領域と異なる第２の単位配置領域における前記第１のインバータとを用いて構成されているものである。
【００２２】
この態様によると、第１のＳＲＡＭメモリセルは、第１の単位配置領域の第１のインバータと、第２の単位配置領域の第１のインバータとを用いて、構成されている。この２個の第１のインバータはともに、単位配置領域内において、第１および第２の拡散領域における電位給電領域の列方向における下側に構成されている。よって、ロードトランジスタ対およびドライブトランジスタ対の各ペアトランジスタについて、ソースからドレインへの向きは同じになっている。したがって、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良は抑制される。しかも、ゲート電極は直線状に延びている。すなわち、ゲート電極が屈曲部を有しないため、実寸法ずれに起因するデバイス特性の不良が生じることはない。
【００２３】
さらに、前記態様に係る半導体装置において、前記単位配置領域は、それぞれ、さらに、前記第２の拡散領域に行方向において隣り合っており、アクセストランジスタを構成するための前記第２導電型の第３の拡散領域と、前記第３の拡散領域において、前記第３の拡散領域におけるビット線接続領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた第３および第４のゲート電極とを備えているのが好ましい。
【００２４】
これにより、ドライブトランジスタを構成するための第２の拡散領域と、アクセストランジスタを構成するための第３の拡散領域とが、行方向に隣り合って配置される。すなわち、ドライブトランジスタおよびアクセストランジスタのチャンネル方向となる列方向において、ドライブトランジスタとアクセストランジスタとが別の列に配置されることになる。したがって、ドライブトランジスタとアクセストランジスタとに異なるプロセス条件を容易に適用可能になる。
【発明の効果】
【００２５】
本発明に係る半導体装置によると、ＳＲＡＭメモリセルにおいて、ＭＯＳトランジスタのデバイス特性における非対称性不良を抑制することができる。また、プロセス条件の変更のみで、例えば所望のベータレシオを実現することができる。したがって、歩留まりが高く信頼性が高い、ＳＲＡＭメモリセルを有する半導体装置を、低コストかつ短ＴＡＴで実現することができる。
【図面の簡単な説明】
【００２６】
【図１】実施形態に係る半導体装置における、ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域を示す図である。
【図２】図１の単位配置領域におけるＳＲＡＭメモリセルの構成例である。
【図３】（ａ）は図２のＳＲＡＭメモリセルの構成を上位配線を含めて示した概略図、（ｂ）は（ａ）のトランジスタ配置を記号で示した図である。
【図４】トランジスタ配置の他の例を示す図である。
【図５】トランジスタ配置の他の例を示す図である。
【図６】トランジスタ配置の他の例を示す図である。
【図７】（ａ）は４個の単位配置領域が行列状に配置された構成を示すレイアウト概略図、（ｂ）は（ａ）におけるトランジスタ配置の例を記号で示した図である。
【図８】図７（ａ）の単位配置領域におけるトランジスタ配置の他の例を示す図である。
【図９】トランジスタ配置の他の例を示す図である。
【図１０】トランジスタ配置の他の例を示す図である。
【図１１】トランジスタ配置の他の例を示す図である。
【図１２】単位配置領域の他の構成例を示す図である。
【図１３】８個のトランジスタによって構成されたＳＲＡＭメモリセルの基本回路である。
【図１４】図１３のＳＲＡＭメモリセルのレイアウト構造の例である。
【図１５】図１３のＳＲＡＭメモリセルのレイアウト構造の例である。
【図１６】４個のトランジスタによって構成されたＳＲＡＭメモリセルの基本回路である。
【図１７】図１６のＳＲＡＭメモリセルのレイアウト構造の例である。
【図１８】（ａ）は６個のトランジスタによって構成されたＳＲＡＭメモリセルの基本回路であり、（ｂ）は（ａ）のＳＲＡＭメモリセルのレイアウト構造の例である。
【図１９】ＳＲＡＭメモリセルの他のレイアウト構造の例である。
【図２０】図１９のレイアウトにおける拡散領域とポリシリコン配線のみを示した図である。
【図２１】４個のＳＲＡＭメモリセルをアレイ状にミラー配置した場合の概略レイアウト図である。
【図２２】図２１のレイアウトにおける、注入工程に関する問題を説明するための図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２８】
本実施形態では、ＳＲＡＭメモリセルは、６個のトランジスタによって構成されており、上述した図１８（ａ）のような回路構成からなるものとする。すなわち、本実施形態に係るＳＲＡＭメモリセルは、ＰＭＯＳトランジスタからなるロードトランジスタＴＰ１，ＴＰ２と、ＮＭＯＳトランジスタからなるドライブトランジスタＴＮ１，ＴＮ２と、ＮＭＯＳトランジスタからなるアクセストランジスタＴＮ３，ＴＮ４とを備えている。ロードトランジスタＴＰ１とドライブトランジスタＴＮ１とは、電源電位給電領域ＶＤＤと基板電位給電領域ＶＳＳとの間に直列に接続されており、かつ、ゲート同士が接続されており、第１のインバータＩＮＶ１を構成する。同様に、ロードトランジスタＴＰ２とドライブトランジスタＴＮ２とは、電源電位給電領域ＶＤＤと基板電位給電領域ＶＳＳとの間に直列に接続されており、かつ、ゲート同士が接続されており、第２のインバータＩＮＶ２を構成する。
【００２９】
トランジスタＴＮ１，ＴＰ１間のノードＳＮ１は、トランジスタＴＮ２，ＴＰ２のゲートに接続されており、トランジスタＴＮ２，ＴＰ２間のノードＳＮ２は、トランジスタＴＮ１，ＴＰ１のゲートに接続されている。すなわち、ノードＳＮ１は、第１のインバータＩＮＶ１の出力ノードでありかつ第２のインバータＩＮＶ２の入力ノードである。また、ノードＳＮ２は、第２のインバータＩＮＶ２の出力ノードでありかつ第１のインバータＩＮＶ１の入力ノードである。
【００３０】
アクセストランジスタＴＮ３は、ドレインがノードＳＮ１に接続され、ソースがビット線ＢＬ１に接続されている。アクセストランジスタＴＮ４は、ドレインがノードＳＮ２に接続され、ソースがビット線ＢＬ２に接続されている。また、アクセストランジスタＴＮ３，ＴＮ４のゲートはワード線ＷＬに接続されている。
【００３１】
図１は本実施形態に係る半導体装置において、ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域を示す図である。本実施形態に係る半導体装置では、図１に示すような単位配置領域が行列状に配置されている。図１では、列方向（図の縦方向）において隣り合う２個の単位配置領域１ａ，１ｂを示している。
【００３２】
図１に示すように、単位配置領域１ａは、第１導電型としてのＰ型の第１の拡散領域１１と、第２導電型としてのＮ型の第２の拡散領域１２と、Ｎ型の第３の拡散領域１３とを備えている。第１、第２および第３の拡散領域１１，１２，１３はいずれもほぼ方形状であり、行方向（図の横方向）に並べて配置されている。第１の拡散領域１１はロードトランジスタ（Ｌ）を構成するためのものであり、第２の拡散領域１２はドライブトランジスタ（Ｄ）を構成するためのものであり、第３の拡散領域１３はアクセストランジスタ（Ａ）を構成するためのものである。なお、拡散領域は、方形状に設計した場合であっても、実際には製造工程において角が丸まるために、厳密には必ずしも方形状にはならない。すなわち実製品では、拡散領域は例えば、角が丸まった方形状や、あるいは楕円形状等になる。
【００３３】
第１の拡散領域１１の電位給電領域には第１のコンタクト２１が設けられ、第２の拡散領域１２の電位給電領域には第２のコンタクト２２が設けられ、第３の拡散領域１３のビット線接続領域には第３のコンタクト２３が設けられている。第１のコンタクト２１は電源電位ＶＤＤが供給されるものであり、第２のコンタクト２２は基板電位ＶＳＳが供給されるものである。第３のコンタクト２３はビット線ＢＬ１，ＢＬ２に接続されるものである。なお、本実施形態では、コンタクトを介して配線を拡散領域に接続する構成を示しているが、配線接続には必ずしもコンタクトを用いる必要はなく、コンタクトを介さないで配線を直接拡散領域に接続するようにしてもかまわない。
【００３４】
第１および第２の拡散領域１１，１２上には、行方向に直線状に延び、第１および第２の拡散領域１１，１２に接続された第１および第２のゲート電極３１，３２が、設けられている。第１および第２のゲート電極３１，３２は、第１および第２のコンタクト２１，２２が設けられている第１および第２の拡散領域１１，１２における電位給電領域の、列方向における下側および上側に、それぞれ設けられている。また、第３の拡散領域１３上には、行方向に直線状に延び、第３の拡散領域１３に接続された第３および第４のゲート電極３３，３４が、設けられている。第３および第４のゲート電極３３，３４は、第３のコンタクト２３が設けられている第３の拡散領域１３におけるビット線接続領域の、列方向における下側および上側に、それぞれ設けられている。
【００３５】
すなわち、第１の拡散領域１１と第１および第２のゲート電極３１，３２とによって２個のＰ型トランジスタが構成されており、第２の拡散領域１２と第１および第２のゲート電極３１，３２とによって２個のＮ型トランジスタが構成されている。また、第１のゲート電極３１と第１および第２の拡散領域１１，１２とによって第１のインバータ４１が構成されており、第２のゲート電極３２と第１および第２の拡散領域１１，１２とによって第２のインバータ４２が構成されている。さらに、第３の拡散領域１３と第３および第４のゲート電極３３，３４によって、２個のＮ型トランジスタが構成されている。各トランジスタのチャンネル方向は、列方向と合っている。
【００３６】
単位配置領域１ｂも、単位配置領域１ａと同様の構成からなる。
【００３７】
図２は図１の単位配置領域におけるＳＲＡＭメモリセルの構成例である。図２の構成例では、第１のメモリセルは、単位配置領域１ａの下側３個のトランジスタと単位配置領域１ｂの下側３個のトランジスタとを用いて構成されており、第２のメモリセルは、単位配置領域１ａの上側３個のトランジスタと単位配置領域１ｂの上側３個のトランジスタとを用いて構成されている。なお、配線は簡略化して接続関係のみを示すようにしている。
【００３８】
例えば、第１のメモリセルは、単位配置領域１ａにおける、拡散領域１１とゲート電極３１とからなるロードトランジスタＴＰ１、拡散領域１２とゲート電極３１とからなるドライブトランジスタＴＮ１、および拡散領域１３とゲート電極３３とからなるアクセストランジスタＴＮ３、並びに、単位配置領域１ｂにおける、拡散領域５１とゲート電極７１とからなるロードトランジスタＴＰ２、拡散領域５２とゲート電極７１とからなるドライブトランジスタＴＮ２、および拡散領域５３とゲート電極７３とからなるアクセストランジスタＴＮ４を備えている。トランジスタＴＰ１，ＴＮ１，ＴＮ３のコンタクト２４，２５，２６は、トランジスタＴＰ２，ＴＮ２のゲート電極７１のコンタクト７５と接続されている（ノードＳＮ１）。トランジスタＴＰ２，ＴＮ２，ＴＮ４のコンタクト６４，６５，６６は、トランジスタＴＰ１，ＴＮ１のゲート電極３１のコンタクト３５と接続されている（ノードＳＮ２）。すなわち、単位配置領域１ａにおける第１のインバータ４１がインバータＩＮＶ１として、単位配置領域１ｂにおける第１のインバータ８１がインバータＩＮＶ２として用いられている。
【００３９】
このような本実施形態に係る構成では、第１のメモリセルには、単位配置領域１ａ，１ｂ内において下側に配置されているトランジスタが用いられている。このため、ロードトランジスタ対ＴＰ１，ＴＰ２、ドライブトランジスタ対ＴＮ１，ＴＮ２、および、アクセストランジスタ対ＴＮ３，ＴＮ４の各ペアトランジスタについて、それぞれ、ソースからドレインへの向きが同じになっている。これにより、注入におけるソースとドレインの不純物分布の非対称性に起因する、デバイス特性における非対称性不良を抑制することができ、回路動作マージンを稼ぐことができる。また、第２のメモリセルについても、単位配置領域１ａ，１ｂ内において上側に配置されているトランジスタが用いられているため、同様の作用効果が得られる。
【００４０】
しかも、拡散領域はいずれもほぼ方形状であり、また、ゲート電極も直線状に延びている。すなわち、拡散領域もゲート電極も屈曲部を有しないため、従来のレイアウト構造のように実寸法ずれに起因するデバイス特性の不良が生じることはない。なお、拡散領域は、ほぼ方形状以外の形状であってもよいが、屈曲部を有しないことが好ましい。
【００４１】
また、次のような利点もある。
【００４２】
ＳＲＡＭメモリセルの安定性を高めるために、ドライブトランジスタとアクセストランジスタの駆動力の比であるベータレシオを、例えば１．５程度に設計することが一般的である。所望のベータレシオを得るために、メモリセル設計では、ドライブトランジスタとアクセストランジスタのゲート長およびゲート幅をそれぞれ設定する。
【００４３】
ただし、プロセス条件の変更等に伴い、ＭＯＳトランジスタのゲート長依存性およびゲート幅依存性が変化した場合には、従来では、所望のベータレシオを維持するために、ドライブトランジスタとアクセストランジスタのレイアウト変更を行っていた。ところが、レイアウト変更のためにはマスク再版が必要となるため、コストの増大、開発ＴＡＴの長期化という問題が生じている。したがって、プロセス条件の変更のみによって所望のベータレシオを実現することが可能になれば、レイアウト変更・マスク再版の必要がなくなり、コストの削減や開発期間の短縮が可能になる。
【００４４】
ところが、従来のレイアウトのＳＲＡＭメモリセルでは、ドライブトランジスタとアクセストランジスタとに異なるプロセス条件を適用することは、実際上、困難である。
【００４５】
図２１は４個のメモリセルをアレイ状にミラー配置した場合の概略レイアウト図であり、同図中、（ａ）は図１８（ｂ）のメモリセルを、（ｂ）は図１９（ａ）のメモリセルを、（ｃ）は図１９（ｂ）のメモリセルを、それぞれ配置したものである。図２１のレイアウトのいずれも、Ｐウェルにおいて、ＭＯＳトランジスタは、チャンネル方向（図面縦方向）において、ドライブトランジスタ、アクセストランジスタ、アクセストランジスタ、ドライブトランジスタの順に配置されている。
【００４６】
図２２（ａ）は図２１（ｃ）と同じレイアウト図であるが、アクセストランジスタに対してハロー注入を行うためのレジスト開口部を示している。そして、図２２（ｂ）はハロー注入工程における、図２２（ａ）の線Ｘ−Ｘ’における断面図である。ＯＬ１はアクセストランジスタのチャネル領域端部からレジスト開口端部までの距離である。図２２（ｂ）に示すように、注入工程では、ＭＯＳトランジスタのゲート長方向において、斜め下向きに２回の注入を行う。ここで、距離ＯＬ１は、アクセストランジスタにポケット注入が確実になされるように十分確保する必要があるが、この場合、ドライブトランジスタにもポケット注入がなされてしまうおそれがある。
【００４７】
一方、図２２（ｃ）に示すように、レジスト開口部を小さくして、アクセストランジスタのチャネル領域端部からレジスト開口端部までの距離ＯＬ２を短くした場合には、アクセストランジスタへのポケット注入がなされなくなってしまう。このように従来のレイアウト構造では、ドライブトランジスタとアクセストランジスタとを明確に分けて異なるプロセス条件を適用することは、極めて困難である。
【００４８】
なお、ドライブトランジスタとアクセストランジスタとの配置間隔を十分に拡げて配置すれば、異なるプロセス条件を適用することは一応可能となるが、この場合には、ＳＲＡＭメモリセルの面積が大幅に増大してしまうことになり、好ましくない。
【００４９】
これに対して本実施形態の構成では、図１および図２に示すように、ドライブトランジスタを構成するための第２の拡散領域１２，５２と、アクセストランジスタを構成するための第３の拡散領域１３，５３とが、行方向に隣り合って配置される。すなわち、ドライブトランジスタおよびアクセストランジスタのチャンネル方向となる列方向において、ドライブトランジスタとアクセストランジスタとが、別の列に配置されている。このため、上述したような従来のレイアウト構造における問題は生じない。すなわち、ＳＲＡＭメモリセルの面積を増大させることなく、ドライブトランジスタとアクセストランジスタとに異なるプロセス条件を容易に適用可能となる。したがって、プロセス条件の変更のみによって所望のベータレシオを実現することが可能になるので、コストの削減や開発期間の短縮が可能になる。
【００５０】
なお、ここでは、列方向に隣り合う単位配置領域１ａ，１ｂにそれぞれ配置されている２個のインバータを、１つのメモリセルに用いるものとしたが、これに限られるものではなく、例えば、行方向に隣り合う単位配置領域にそれぞれ配置されている２個のインバータを用いてもよいし、少し離れた単位配置領域にそれぞれ配置されている２個のインバータを用いてもよい。すなわち、それぞれの単位配置領域において、電源電位および基板電位が供給されるコンタクトから見て同じ側にあるインバータが、１つのＳＲＡＭメモリセに用いられていればよい。
【００５１】
また、図２の構成では、ロードトランジスタ対、ドライブトランジスタ対、およびアクセストランジスタ対のいずれのペアトランジスタについても、ソースからドレインへの向きが同じになるように配置しているが、これに限られるものではない。例えば、インバータを構成するロードトランジスタ対およびドライブトランジスタ対についてのみ、ソースからドレインへの向きが同じになるように配置されている場合であっても、同様に、注入におけるソースとドレインの不純物分布の非対称性に起因した、デバイス特性における非対称性不良を抑制する効果を得ることができる。
【００５２】
図３（ａ）は図２のＳＲＡＭメモリセルの構成を上位配線を含めて示した概略図である。また、図３（ｂ）は図３（ａ）のトランジスタ配置を記号で示した図である。図３（ｂ）では、１個のＳＲＡＭメモリセルを構成する６個のトランジスタにハッチを付している。なお、図３（ｂ）の記号において、先頭の文字「Ｌ」「Ｄ」「Ａ」はそれぞれ、ロードトランジスタ、ドライブトランジスタおよびアクセストランジスタを示している。また、中央の数字はＳＲＡＭメモリセルの番号を示している。末尾の数字は、ビット線ＢＬ１側のトランジスタ（「１」）かビット線ＢＬ２側のトランジスタ（「２」）かを示している。すなわち、Ｌｎ１，Ｄｎ１，Ａｎ１（ｎは任意の整数）は図１８（ａ）におけるトランジスタＴＰ１，ＴＮ１，ＴＮ３をそれぞれ示し、Ｌｎ２，Ｄｎ２，Ａｎ２（ｎは任意の整数）はトランジスタＴＰ２，ＴＮ２，ＴＮ４をそれぞれ示している。なお、以降の図でも同様の記号を用いている。
【００５３】
図２および図３の構成では、インバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタを、そのインバータに係る（すなわち、そのインバータの出力ノードに接続された）アクセストランジスタとして用いている。ただし、他の位置にあるトランジスタを、インバータに係るアクセストランジスタとして用いてもかまわない。
【００５４】
例えば、図４の構成では、インバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタではなく、そのトランジスタのコンタクトを挟んだ反対側のトランジスタを、そのインバータに係るアクセストランジスタとして用いている。図４（ａ）はレイアウト概略図、図４（ｂ）はトランジスタ配置の記号図である。すなわち、図４を図３と比較すると、各単位配置領域において、インバータとアクセストランジスタとの関係が入れ替えられている。
【００５５】
また、図５の構成では、インバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタではなく、隣りの単位配置領域における、もう一方のインバータを構成するロードトランジスタとドライブトランジスタに隣り合うトランジスタの、コンタクトを挟んだ反対側のトランジスタを、そのインバータに係るアクセストランジスタとして用いている。図５（ａ）はレイアウト概略図、図５（ｂ）はトランジスタ配置の記号図である。
【００５６】
さらに、図６の構成では、インバータを構成するロードトランジスタとドライブトランジスタが配置された単位配置領域の、隣りの単位配置領域におけるトランジスタを、そのインバータに係るアクセストランジスタとして用いている。図６（ａ）はレイアウト概略図、図６（ｂ），（ｃ）はトランジスタ配置の記号図である。
【００５７】
図７（ａ）は４個の単位配置領域が行列状に配置された構成を示すレイアウト概略図、図７（ｂ）はトランジスタ配置の例を示す記号図である。図７の構成では、列方向において隣り合う単位配置領域１ａ，１ｂと、列方向において隣り合う単位配置領域１ｃ，１ｄとが、行方向において隣り合っている。ただし、単位配置領域１ａ，１ｂと単位配置領域１ｃ，１ｄとは、隣り合う境界線に関して、構成が線対称になっている。すなわち、単位配置領域１ａ，１ｂでは図の左側から順に、ロードトランジスタ、ドライブトランジスタ、アクセストランジスタが配置されるのに対して、単位配置領域１ｃ，１ｄでは図の右側から順に、ロードトランジスタ、ドライブトランジスタ、アクセストランジスタが配置される。このような配置によって、２列のアクセストランジスタが隣り合い、ＮＭＯＳトランジスタを配置するＰウェル領域が大きくまとまるため、製造プロセスがより容易になる。
【００５８】
図８（ａ），（ｂ）は図７（ａ）の単位配置領域における他のトランジスタ配置の例を示す記号図である。また、図９、図１０、図１１にも、他のトランジスタ配置の例を示している。図９では、各記号図において、アクセストランジスタの配置のみが異なっており、左上の記号図と異なっている箇所に破線で丸を付している。同様に、図１０でも、各記号図において、アクセストランジスタの配置のみが異なっており、左上の記号図と異なっている箇所に破線で丸を付している。
【００５９】
図１２は単位配置領域の他の構成例を示す図である。図１２では、図１と共通の構成要素には図１と同一の符号を付しておりここではその詳細な説明を省略する。
【００６０】
図１２に示す単位配置領域１ａ，１ｂでは、アクセストランジスタを構成するためのＮ型の第３の拡散領域１３，５３が、ロードトランジスタを構成するためのＰ型の第１の拡散領域１１，５１およびドライブトランジスタを構成するためのＮ型の第２の拡散領域１２，５２に対して、長さＧＡＯだけ下側にずらして配置されている。ＧＡＯは例えば、列方向におけるゲート電極７１とゲート電極７３との間隔に相当する。第３の拡散領域１３，５３をずらして配置したことによって、ゲート電極３１，３２，７１，７２とゲート電極３３，３４，７３，７４との間に分離幅を取る必要がなくなり、互いに入れ子となるように配置することも可能になる。したがって、第３の拡散領域１３，５３と第２の拡散領域１２，５２との間の距離ＯＤＳを、図１の構成よりも短く詰めることができる。これにより、ＳＲＡＭメモリセルの面積を縮小することができる。
【００６１】
なお、以上の説明では、ＳＲＡＭメモリセルは、６個のトランジスタによって構成されているものとしたが、それ以外のトランジスタ構成についても、ここで説明したものと同様の技術思想を適用することは可能である。
【００６２】
図１３は８個のトランジスタによって構成されたＳＲＡＭメモリセルの基本的な回路図である。図１３の回路構成では、書き込み用ビット線対ＷＢＬ，／ＷＢＬとは別に、読み出し用ビット線ＲＢＬが設けられている。そして、図１８（ａ）の回路構成に、回路部分１０１の２個のトランジスタが追加された構成になっている。
【００６３】
図１４および図１５は図１３のＳＲＡＭメモリセルのレイアウト構造例である。図１４および図１５のレイアウト構造はいずれも、図２のレイアウト構造に、回路部分１０１のトランジスタが追加されたものになっている。図１４のレイアウト構造では、回路部分１０１に対応するトランジスタ領域１１１がドライブトランジスタとアクセストランジスタとの間に設けられている。図１５のレイアウト構造では、回路部分１０１に対応するトランジスタ領域１１２がアクセストランジスタの隣りに設けられている。
【００６４】
図１６は４個のトランジスタによって構成されたＳＲＡＭメモリセルの基本的な回路図である。図１６の回路構成では、図１８（ａ）の回路構成において、ロードトランジスタが抵抗に置き換えられた構成になっている。図１７は図１６のＳＲＡＭメモリセルの構成例である。図２のレイアウト構造から、ロードトランジスタの配置領域が省かれたものになっている。
【産業上の利用可能性】
【００６５】
本発明では、歩留まりが高く信頼性が高い、ＳＲＡＭメモリセルを有する半導体装置を、低コストかつ短ＴＡＴで実現することができるので、例えば、ＳＲＡＭの性能向上とコストダウンに有用である。
【符号の説明】
【００６６】
１ａ，１ｂ，１ｃ，１ｄ 単位配置領域
１１，５１ 第１の拡散領域
１２，５２ 第２の拡散領域
１３，５３ 第３の拡散領域
２１，６１ 第１のコンタクト
２２，６２ 第２のコンタクト
２３，６３ 第３のコンタクト
３１，７１ 第１のゲート電極
３２，７２ 第２のゲート電極
３３，７３ 第３のゲート電極
３４，７４ 第４のゲート電極
４１，８１ 第１のインバータ
４２ 第２のインバータ
ＴＰ１，ＴＰ２ ロードトランジスタ
ＴＮ１，ＴＮ２ ドライブトランジスタ
ＴＮ３，ＴＮ４ アクセストランジスタ
ＶＤＤ 電源電位
ＶＳＳ 基板電位
ＢＬ１，ＢＬ２ ビット線
【特許請求の範囲】
【請求項１】
ＳＲＡＭメモリセルを有する半導体装置であって、
ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域が、行列状に配置されており、
前記単位配置領域は、それぞれ、
ロードトランジスタを構成するための、第１導電型の第１の拡散領域と、
前記第１の拡散領域に行方向において隣り合っており、ドライブトランジスタを構成するための、第２導電型の第２の拡散領域と、
前記第１の拡散領域から前記第２の拡散領域にわたって、前記第１および第２の拡散領域における電位給電領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた、第１および第２のゲート電極とを備え、
前記第１のゲート電極と前記第１および第２の拡散領域とによって第１のインバータが構成されており、前記第２のゲート電極と前記第１および第２の拡散領域とによって第２のインバータが構成されており、
第１のＳＲＡＭメモリセルは、第１の単位配置領域における前記第１のインバータと、前記第１の単位配置領域と異なる第２の単位配置領域における前記第１のインバータとを用いて、構成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記単位配置領域は、それぞれ、さらに、
前記第２の拡散領域に行方向において隣り合っており、アクセストランジスタを構成するための、前記第２導電型の第３の拡散領域と、
前記第３の拡散領域において、前記第３の拡散領域におけるビット線接続領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた、第３および第４のゲート電極とを備えている
ことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１の拡散領域における電位給電領域に、電源電位が供給される第１のコンタクトが設けられており、
前記第２の拡散領域における電位給電領域に、基板電位が供給される第２のコンタクトが設けられている
ことを特徴とする半導体装置。
【請求項４】
請求項１または２記載の半導体装置において、
前記第１導電型は、Ｐ型であり、
前記第２導電型は、Ｎ型である
ことを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第３の拡散領域におけるビット線接続領域に、ビット線が接続される第３のコンタクトが設けられている
ことを特徴とする半導体装置。
【請求項６】
請求項１または２記載の半導体装置において、
前記第１の単位配置領域と、前記第２の単位配置領域とは、列方向において隣り合っている
ことを特徴とする半導体装置。
【請求項７】
請求項１または２記載の半導体装置において、
前記第１の単位配置領域と、前記第２の単位配置領域とは、行方向において隣り合っている
ことを特徴とする半導体装置。
【請求項８】
請求項１または２記載の半導体装置において、
行方向において隣り合って配置されている前記単位配置領域は、隣り合う境界線に関して、構成が線対称になっている
ことを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記第１のＳＲＡＭメモリセルは、第３の単位配置領域における前記第３のゲート電極に係るアクセストランジスタと、前記第３の単位配置領域と異なる第４の単位配置領域における前記第３のゲート電極に係るアクセストランジスタとを用いて、構成されている
ことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第３の単位配置領域は、前記第１の単位配置領域であり、
前記第４の単位配置領域は、前記第２の単位配置領域である
ことを特徴とする半導体装置。
【請求項１１】
請求項２記載の半導体装置において、
前記第１のＳＲＡＭメモリセルは、第３の単位配置領域における前記第４のゲート電極に係るアクセストランジスタと、前記第３の単位配置領域と異なる第４の単位配置領域における前記第４のゲート電極に係るアクセストランジスタとを用いて、構成されている
ことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第３の単位配置領域は、前記第１の単位配置領域であり、
前記第４の単位配置領域は、前記第２の単位配置領域である
ことを特徴とする半導体装置。
【請求項１】
ＳＲＡＭメモリセルを有する半導体装置であって、
ＳＲＡＭメモリセルを構成するトランジスタを配置するための単位配置領域が、行列状に配置されており、
前記単位配置領域は、それぞれ、
ロードトランジスタを構成するための、第１導電型の第１の拡散領域と、
前記第１の拡散領域に行方向において隣り合っており、ドライブトランジスタを構成するための、第２導電型の第２の拡散領域と、
前記第１の拡散領域から前記第２の拡散領域にわたって、前記第１および第２の拡散領域における電位給電領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた、第１および第２のゲート電極とを備え、
前記第１のゲート電極と前記第１および第２の拡散領域とによって第１のインバータが構成されており、前記第２のゲート電極と前記第１および第２の拡散領域とによって第２のインバータが構成されており、
第１のＳＲＡＭメモリセルは、第１の単位配置領域における前記第１のインバータと、前記第１の単位配置領域と異なる第２の単位配置領域における前記第１のインバータとを用いて、構成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記単位配置領域は、それぞれ、さらに、
前記第２の拡散領域に行方向において隣り合っており、アクセストランジスタを構成するための、前記第２導電型の第３の拡散領域と、
前記第３の拡散領域において、前記第３の拡散領域におけるビット線接続領域の、列方向における下側および上側にそれぞれ、行方向に直線状に延びるように設けられた、第３および第４のゲート電極とを備えている
ことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１の拡散領域における電位給電領域に、電源電位が供給される第１のコンタクトが設けられており、
前記第２の拡散領域における電位給電領域に、基板電位が供給される第２のコンタクトが設けられている
ことを特徴とする半導体装置。
【請求項４】
請求項１または２記載の半導体装置において、
前記第１導電型は、Ｐ型であり、
前記第２導電型は、Ｎ型である
ことを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第３の拡散領域におけるビット線接続領域に、ビット線が接続される第３のコンタクトが設けられている
ことを特徴とする半導体装置。
【請求項６】
請求項１または２記載の半導体装置において、
前記第１の単位配置領域と、前記第２の単位配置領域とは、列方向において隣り合っている
ことを特徴とする半導体装置。
【請求項７】
請求項１または２記載の半導体装置において、
前記第１の単位配置領域と、前記第２の単位配置領域とは、行方向において隣り合っている
ことを特徴とする半導体装置。
【請求項８】
請求項１または２記載の半導体装置において、
行方向において隣り合って配置されている前記単位配置領域は、隣り合う境界線に関して、構成が線対称になっている
ことを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記第１のＳＲＡＭメモリセルは、第３の単位配置領域における前記第３のゲート電極に係るアクセストランジスタと、前記第３の単位配置領域と異なる第４の単位配置領域における前記第３のゲート電極に係るアクセストランジスタとを用いて、構成されている
ことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第３の単位配置領域は、前記第１の単位配置領域であり、
前記第４の単位配置領域は、前記第２の単位配置領域である
ことを特徴とする半導体装置。
【請求項１１】
請求項２記載の半導体装置において、
前記第１のＳＲＡＭメモリセルは、第３の単位配置領域における前記第４のゲート電極に係るアクセストランジスタと、前記第３の単位配置領域と異なる第４の単位配置領域における前記第４のゲート電極に係るアクセストランジスタとを用いて、構成されている
ことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第３の単位配置領域は、前記第１の単位配置領域であり、
前記第４の単位配置領域は、前記第２の単位配置領域である
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−１９５３２０（Ｐ２０１２−１９５３２０Ａ）
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願番号】特願２００９−１７６８８２（Ｐ２００９−１７６８８２）
【出願日】平成２１年７月２９日（２００９．７．２９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１０月１１日（２０１２．１０．１１）
【国際特許分類】
【出願日】平成２１年７月２９日（２００９．７．２９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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