半導体装置
【課題】インダクタンスを低減できる半導体装置を提供する。
【解決手段】整流用ＭＯＳＦＥＴ２０と転流用ＭＯＳＦＥＴ２１、及びこれらを駆動する駆動用ＩＣ２２を一つのパッケージに実装した半導体装置において、整流用ＭＯＳＦＥＴ２０、金属板２５、転流用ＭＯＳＦＥＴ２１を積層し、主回路の電流はパッケージの裏面から表面に向かって流れ、金属板２５はパッケージ内の配線を経由して出力端子に繋がり、駆動用ＩＣ２２と整流用ＭＯＳＦＥＴ２０、及び転流用ＭＯＳＦＥＴ２１を繋ぐ配線にワイヤボンディング２３を用い、全ての端子が同一面に配置されている。これにより、インダクタンスが小さくなり、電源損失及びスパイク電圧が低減される。
【解決手段】整流用ＭＯＳＦＥＴ２０と転流用ＭＯＳＦＥＴ２１、及びこれらを駆動する駆動用ＩＣ２２を一つのパッケージに実装した半導体装置において、整流用ＭＯＳＦＥＴ２０、金属板２５、転流用ＭＯＳＦＥＴ２１を積層し、主回路の電流はパッケージの裏面から表面に向かって流れ、金属板２５はパッケージ内の配線を経由して出力端子に繋がり、駆動用ＩＣ２２と整流用ＭＯＳＦＥＴ２０、及び転流用ＭＯＳＦＥＴ２１を繋ぐ配線にワイヤボンディング２３を用い、全ての端子が同一面に配置されている。これにより、インダクタンスが小さくなり、電源損失及びスパイク電圧が低減される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に係り、特に、電子機器等に用いられる半導体装置及び電源装置に適用して有効な技術に関する。
【背景技術】
【０００２】
従来より、電子機器等に用いられる電源装置として、図２に示すような電源装置が知られている。図２に示す電源装置では、直流入力電源６０から入力コンデンサ６１を含んで構成された入力部５１に入力された直流電力を駆動部７０から出力される制御信号に基づいてスイッチング部５２でスイッチングし、転流ダイオード６３や出力フィルタ５５を含んで構成された出力部５３から負荷６６に対して電力が供給される。また、負荷６６へ出力される電圧や電流は検出部６７で検出され、この検出値と設定部６８で設定された負荷６６の制御目標値とが比較演算部６９で比較され、駆動部７０から比較結果に基づいた制御信号がスイッチング部５２に出力される。このようにして、負荷に供給される電力が制御目標値と一致するように制御される。
【０００３】
このような電源装置の具体的な回路構成を図３に示す。スイッチング部５２は、能動素子（例えばトランジスタやＭＯＳＦＥＴ等）６２で構成されている。出力部５３は、転流ダイオード６３と、チョークコイル６４及びコンデンサ６５で構成された出力フィルタとで構成されている。制御部５４は、比較演算部６９、設定部６８、駆動部７０で構成されている。さらに、制御部５４は図示しない発振回路を備えており、駆動部７０からパルス信号を能動素子６２に出力する。これにより、能動素子６２に印加される直流入力電源６０からの直流電圧Ｖｉｎがスイッチングされる。
【０００４】
図３に示す電源装置では、能動素子６２がオンの場合には、直流電力はチョークコイル６４及びコンデンサ６５にチャージされると共に負荷６６へ供給される。能動素子６２がオフの場合は、チョークコイル６４及びコンデンサ６５にチャージされていたエネルギーが転流ダイオード６３を介して負荷６６に供給される。
【０００５】
このとき、制御部５４では、比較演算部６９において検出部６７で検出した出力電圧Ｖｏをモニタし、これと設定部６８で設定された制御目標値と比較し、駆動部７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。これにより、能動素子６２がオンオフ制御され、負荷に供給される電力が制御目標値と一致するように制御される。このときの出力電圧Ｖｏは、以下の（１）式で示される。
【０００６】
Ｖｏ＝Ｖｉｎ×（Ｔｏｎ／Ｔ）・・・（１）
ただし、Ｖｉｎは入力直流電圧、Ｔは駆動部７０から出力されるパルス信号の周期、Ｔｏｎは周期Ｔのうち能動素子６２が導通の時間を示す。すなわち、Ｔｏｎ／Ｔはデューティ比を示す。
【０００７】
ところで、出力部５３における転流側には、図３に示すように受動素子であるダイオードを使用するのが通常であるが、転流ダイオード６３は、図４に示すような電流−電圧特性を有しており、電流がある所定値以上になると、順方向電圧が飽和状態になる。この飽和電圧は、高速ダイオードにおいては０．９Ｖ〜１．３Ｖ、ショットキーダイオードでは０．４５Ｖ〜０．５５Ｖ程度となっている。このように、転流ダイオード６３の順方向電圧が飽和することにより電力損失が生じ、電源変換効率を悪化させるという問題があった。さらに、電力損失が大きく素子のジャンクション温度が上昇するため、出力電流を大きくする程、転流ダイオード６３を多くして（２個や３個等）並列接続し、１素子当たりの電力損失を分散させ、ジャンクション温度を抑制する必要があるという問題があった。
【０００８】
この問題を解決するため、図５に示すように、転流側に転流用ＭＯＳＦＥＴ３（ダイオード３Ａ）を使用した同期整流方式の電源装置が知られている。図５において、１は直流入力電源、２は整流用ＭＯＳＦＥＴ（ダイオード２Ａ）、４はチョークコイル、５は出力コンデンサ、６は負荷となるＬＳＩを示す抵抗、７は入力コンデンサ、９は制御回路である。これは図６に示すように、ダイオードの電流−電圧特性が非線形性であるのに対し、ＭＯＳＦＥＴの電流−電圧特性がゲート電圧によっては線形性になり、電圧降下がダイオードの場合と比較して小さいことを利用したものである。
【０００９】
このような電源装置では、図７に示すような回路の形状に起因する寄生成分が存在する。例えば、主回路の寄生抵抗１０、主回路の寄生インダクタンス１１、ＭＯＳＦＥＴゲート駆動回路の寄生抵抗１２、ＭＯＳＦＥＴゲート駆動回路の寄生インダクタンス１３がこれに該当する。図８は、主回路の寄生インダクタンス１１と電源損失の関係を示したもので、インダクタンスが大きくなるにしたがい、損失が増加することが分かる。主回路の寄生抵抗１０、ＭＯＳＦＥＴゲート駆動回路の寄生抵抗１２、ＭＯＳＦＥＴゲート駆動回路の寄生インダクタンス１３についても同様に、数値が大きくなるに従い、損失が増加するという傾向を示す。
【００１０】
主回路の寄生インダクタンス１１を低減する手段として、複数の半導体チップを一つのパッケージに実装する手法があり、マルチチップモジュール（ＭＣＭ：Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）、またはＳｉＰ（Ｓｙｅｔｅｍ ｉｎ Ｐａｃｋａｇｅ）と呼ばれている。最近、図９に示す駆動部１５と整流用ＭＯＳＦＥＴ２、転流用ＭＯＳＦＥＴ３を機能ブロック１６として集積化したモジュールが製品化されており、これらの内容は、特開２００４−３４２７３５号公報（特許文献１）に詳細に記述されている。
【００１１】
図１０は、上記特許文献１に示された図で、ＱＦＮパッケージ（Ｑｕａｄ ＦｌａｔＮｏ−Ｌｅａｄ）に整流用ＭＯＳＦＥＴ２０、転流用ＭＯＳＦＥＴ２１、駆動用ＩＣ２２を集積し、チップ間の接続とチップとリードフレーム２４の接続はワイヤボンディング２３を用いている。図１１は、図１０の断面図（ａ−ａ’線）を示す。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−３４２７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、この半導体装置は主回路の電流経路にワイヤボンディングを用いているため、インダクタンスが大きいという問題がある。
【００１４】
そこで、本発明は、上記問題を解決すべくなされたものであり、インダクタンスを低減できる半導体装置を提供することを目的とするものである。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、上記目的を達成するために、整流用ＭＯＳＦＥＴと転流用ＭＯＳＦＥＴ、及びこれらを駆動する駆動用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を一つのパッケージに実装した半導体装置において、整流用ＭＯＳＦＥＴ、金属板、転流用ＭＯＳＦＥＴを積層し、主回路の電流はパッケージの裏面から表面に向かって流れ、上記金属板はパッケージ内の配線を経由して出力端子に繋がり、駆動用ＩＣと整流用ＭＯＳＦＥＴ、及び転流用ＭＯＳＦＥＴを繋ぐ配線にワイヤボンディングを用い、全ての端子が同一面に配置されていることを特徴とする。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
本発明によれば、半導体装置の主回路インダクタンスを低減し、電源損失及び電圧スパイクを低減できるという効果を有する。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施例における半導体装置を示す断面図である。
【図２】従来の電源装置の機能を説明するための構成図である。
【図３】従来の電源装置の機能及び電気回路を説明するための構成図である。
【図４】ダイオードの電圧降下と電流の関係を示す図である。
【図５】従来の電源装置の電気回路を説明するための図である。
【図６】ダイオード及びＭＯＳＦＥＴの電圧降下と電流の関係を示す図である。
【図７】電源装置の寄生インダクタンスと寄生抵抗を説明するための図である。
【図８】主回路インダクタンスと電源損失の関係を示す図である。
【図９】従来の半導体装置の機能を説明するための図である。
【図１０】従来の半導体装置を示す平面図である。
【図１１】従来の半導体装置を示す断面図である。
【図１２】本発明の第１の実施例における半導体装置を示す平面図である。
【図１３】本発明の効果を説明するための図である。
【図１４】本発明の他の実施例（第２）における半導体装置を示す平面図である。
【図１５】本発明の他の実施例（第３）における半導体装置を示す平面図である。
【図１６】本発明の他の実施例（第３）における半導体装置を示す断面図である。
【図１７】本発明の他の実施例（第４）における半導体装置を示す平面図である。
【図１８】本発明の他の実施例（第４）における半導体装置を示す断面図である。
【図１９】本発明の他の実施例（第５）における半導体装置を示す平面図である。
【図２０】本発明の他の実施例（第６）における半導体装置を示す平面図である。
【図２１】本発明の他の実施例（第７）における半導体装置を示す平面図である。
【図２２】本発明の他の実施例（第７）における半導体装置を示す断面図である。
【図２３】本発明の他の実施例（第８）における半導体装置を示す断面図である。
【図２４】本発明の他の実施例（第８）における半導体装置を示す断面図である。
【図２５】本発明の半導体装置を応用した実施例（第１０）を示す断面図である。
【図２６】本発明の半導体装置を応用した実施例（第１１）を示す平面図である。
【図２７】コンデンサの周波数特性を説明するための図である。
【図２８】本発明の半導体装置を応用した実施例（第１２）の電気回路を示す図である。
【図２９】本発明の半導体装置を応用した実施例（第１３）の機能を示す図である。
【図３０】本発明の他の実施例（第９）における半導体装置を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
また、図面において、半導体装置を示す平面図は、実際には上面が封止材で覆われているが、分かりやすくするために、封止材を取り除いて内蔵している部品が露出した状態を示している。さらに、半導体装置を示す断面図は、主要な部品を切断するように線を決め、この線で切断した断面を示している。
【００２３】
本発明の実施の形態における半導体装置は、前述した図５に示すような同期整流方式の電源装置に用いられる。すなわち、この電源装置は、整流用ＭＯＳＦＥＴの一方の主端子が直流入力電源の正電位側に接続され、整流用ＭＯＳＦＥＴの他方の主端子がチョークコイルと転流用ＭＯＳＦＥＴの一方の主端子に接続され、転流用ＭＯＳＦＥＴの他方の主端子が直流入力電源の負電位側に接続され、出力コンデンサの一方の端子がチョークコイルの他方の端子に接続され、出力コンデンサの他方の端子が転流用ＭＯＳＦＥＴの他方の主端子に接続され、負荷となる半導体装置に電力を供給する端子の一方がチョークコイルの他方の端子に接続され、負荷となる半導体装置に電力を供給する端子の他方が転流用ＭＯＳＦＥＴの他方の主端子に接続され、制御回路により整流用ＭＯＳＦＥＴ及び転流用ＭＯＳＦＥＴのゲートを駆動するような構成となっている。
【００２４】
以下において、本発明の実施の形態を、各実施例に分けて説明する。
【００２５】
（第１の実施例）
図１２、図１を用いて、本発明の第１の実施例における半導体装置について説明する。図１２に示すように、本実施例の半導体装置は、整流用ＭＯＳＦＥＴ２０と転流用ＭＯＳＦＥＴ２１、及びこれらを駆動する駆動用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）２２を備え、整流用ＭＯＳＦＥＴ２０、金属板（導電体）２５、転流用ＭＯＳＦＥＴ２１を積層し、ワイヤボンディング２３により駆動用ＩＣ２２と整流用ＭＯＳＦＥＴ２０、及び転流用ＭＯＳＦＥＴ２１を接続し、整流用ＭＯＳＦＥＴ２０と出力端子ＬＸに繋がるリードフレームを金属板２５とワイヤボンディングを介して接続し、転流用ＭＯＳＦＥＴ２１とグランド端子Ｇｎｄに繋がるリードフレームをワイヤボンディングで接続する。主回路の端子と駆動用ＩＣの端子は同一面上に配置される。その理由は、本発明に係る半導体装置は電気回路基板に実装されるので、端子を３次元的に取り出すことが困難であるためである。図１は、図１２の断面図（ａ−ａ’線）を示す。
【００２６】
次に、この半導体装置の電流経路について説明する。電流は、主回路電流とゲート電流の２種類があり、また主回路電流は２つの期間に分けることができる。つまり、「電力を供給する期間」と「転流期間」で、「電力を供給する期間」は、整流用ＭＯＳＦＥＴ２０がオン、転流用ＭＯＳＦＥＴ２１がオフで、電流は図１２の電源端子Ｖｉｎに繋がるリードフレーム２４から、整流用ＭＯＳＦＥＴ２０を裏面から表面に向かって流れ、金属板２５を通り、図９のチョークコイル４と出力コンデンサ５からなる出力フィルタを介して負荷に流れ込む。一方、「転流期間」の電流は、グランド端子Ｇｎｄから金属板２５を通って、転流用ＭＯＳＦＥＴ２１を表面から裏面に向かって流れ、リードフレーム２４を経由してチョークコイル４に流れ込む。図１２では、整流用ＭＯＳＦＥＴ２０、転流用ＭＯＳＦＥＴ２１ともに表面側がソース、裏面側がドレインの所謂「縦型デバイス」を想定している。
【００２７】
図１３は、本発明と従来例の電源損失を比較したものである。従来例の主回路インダクタンスが２．３ｎＨであるのに対して、本発明では０．５ｎＨに低減でき、電源損失は約５．５Ｗから５．１Ｗへ改善する。
【００２８】
（第２の実施例）
次に、金属板２５の応力を緩和した実施例について述べる。本発明の半導体装置の製造工程には、リフローと呼ばれる高温のプロセスが含まれる。リフローの際には、半導体と金属の熱膨張係数が異なるため、半導体チップにクラックが発生するなどの問題がある。図１４の実施例では、金属板２５に複数の溝４６を設けることでリフロー時の応力を緩和することができる。
【００２９】
（第３の実施例）
次に、第１の実施例と比べてインダクタンスを更に低減できる、他の実施例について述べる。図１２では、金属板２５からリードフレーム２４、及び転流用ＭＯＳＦＥＴ２１からグランド端子の接続にワイヤボンディングを用いているが、ワイヤボンディングのインダクタンスは金属板に比べて大きいという問題がある。
【００３０】
図１５は、金属板２５からリードフレーム２４、及び転流用ＭＯＳＦＥＴ２１とグランド端子の接続に金属板２５と金属板２８を用いた実施例で、第１の実施例と比べて主回路のインダクタンスを大幅に低減することができる。図１６は、図１５の断面図（ａ−ａ’線）を示す。
【００３１】
本実施例では、金属板２５からリードフレーム２４、及び転流用ＭＯＳＦＥＴ２１からグランド端子の接続を金属板としたが、どちらか一方を金属板とし、他方をワイヤボンディングとした場合も、第１の実施例と比べて特性を向上できることは言うまでもない。
【００３２】
（第４の実施例）
次に、図１７と図１８を用いて、他の実施例について述べる。本実施例が図１５の実施例と異なる点は、駆動用ＩＣ２２が、絶縁物４７を介して転流用ＭＯＳＦＥＴ２１と金属板２８の上に積層されていることである。駆動用ＩＣ２２を積層することで、駆動用ＩＣ２２から、整流用ＭＯＳＦＥＴ２０と転流用ＭＯＳＦＥＴ２１までの距離が短くなるので、駆動回路のインダクタンスが小さくなる。また、実装面積が小さくなるという効果もある。図１８は、図１７の断面図（ａ−ａ’線）を示す。
【００３３】
（第５の実施例）
次に、図１９を用いて、他の実施例について述べる。本実施例が第１の実施例と異なる点は、金属板を用いないことである。金属板の代わりに半導体前工程の配線パターンを用いることで、配線の広がり抵抗は増加するが、製造工程を簡略化できるという効果がある。
【００３４】
（第６の実施例）
次に、図２０を用いて、他の実施例について述べる。本実施例が第１の実施例と異なる点は、駆動用ＩＣ２２を含まないことである。本実施例では、駆動用ＩＣを外付けする必要があるが、半導体装置のユーザが任意の駆動用ＩＣを選択できるというメリットがある。
【００３５】
（第７の実施例）
次に、図２１を用いて、他の実施例について述べる。図２１が第１の実施例と異なる点は、入力コンデンサ２９を半導体装置の中に取り込んだことである。入力コンデンサ２９を内蔵することで、入力コンデンサ２９の正極から整流用ＭＯＳＦＥＴ２０、転流用ＭＯＳＦＥＴ２１を通って入力コンデンサ２９の負極に戻る主回路ループの距離が短くなり、インダクタンスを低減することができる。
【００３６】
図２２は、インダクタンスの低減効果を更に高めた例である。入力コンデンサ２９を電源端子のリードフレーム２４とグランド端子の金属板２８の間に配置する。このように、入力コンデンサ２９を立体的に配置することで、上記した主回路ループのインダクタンスを最小にすることができる。
【００３７】
（第８の実施例）
近年、半導体プロセスの微細化に伴い、電源の負荷となるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）の動作電圧は下がる傾向にあり、電源の入力電圧が変わらない条件では、電源のデューティーは年々下がることになる。この場合、整流用ＭＯＳＦＥＴ２０の導通期間は短くなるので、整流用ＭＯＳＦＥＴ２０は導通損失に比べて、スイッチング損失が支配的になる。スイッチング損失を低減するためには帰還容量を下げることが有効で、整流用ＭＯＳＦＥＴ２０のチップサイズは転流用ＭＯＳＦＥＴ２１と比べて小さくなる。小さい面積の整流用ＭＯＳＦＥＴ２０の上に、大きい転流用ＭＯＳＦＥＴ２１を積層する場合、ワイヤボンディングの際に、機械的な強度が問題となる。
【００３８】
次に、この問題を対策した実施例を述べる。図２３は、駆動用ＩＣ２２と転流用ＭＯＳＦＥＴ２１の接続に用いるワイヤボンディング２３の位置が整流用ＭＯＳＦＥＴ２０と金属板２５が積層された位置にあることが特徴である。この構造をとることにより、ボンディング時の衝撃により転流用ＭＯＳＦＥＴ２１が傾くのを防ぐことができる。
【００３９】
図２４が、図２３と異なる点は、整流用ＭＯＳＦＥＴ２０と同じ厚さのダミーチップ３１を挿入したことである。この構造をとることで、整流用ＭＯＳＦＥＴ２０のボンディング時の衝撃に対する耐性が向上する。
【００４０】
（第９の実施例）
以上、述べたように、半導体チップを積層することで、実装面積が小さくなり、機器が小型化できるというメリットがある。反面、熱抵抗が増加するという問題がある。以下、この問題を解決する実施例を２つ述べる。
【００４１】
一つめの実施例を図１を用いて説明する。第１の実施例では、封止材２７の例として樹脂を挙げたが、一般に樹脂は熱抵抗が大きいという問題がある。最近、熱伝導導が低い樹脂が報告されており、図１の封止材２７に高熱伝導度樹脂を用いることでパッケージの熱抵抗を大幅に低減することができる。高熱伝導樹脂については、日立評論７月号（２００５）「ナノテクノロジーによる新素材（高熱伝導樹脂・低誘電損失樹脂・ナノ粒子）」に詳述されている。
【００４２】
２つめの実施例を図３０を用いて説明する。図３０が図１と異なる点は、転流用ＭＯＳＦＥＴ２１の上に金属板２８を配置し、この金属板２８を露出させたことである。本実施例を用いることで、整流用ＭＯＳＦＥＴ２０及び転流用ＭＯＳＦＥＴ２１の発熱が、金属板２８を介して空気中に放出されるので、熱伝導度が大幅に低減できる。
【００４３】
（第１０の実施例）
次に、負荷となるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）を含めた実施例について述べる。図２５は、本発明の半導体装置と、その負荷となるＬＳＩ３４を電気回路基板３２に搭載し、これらに共通のヒートシンク３３を取り付けたものである。ヒートシンクを共通化することで、本発明の半導体装置のためのヒートシンクが不要となり、部品数が削減できる。また、ＬＳＩの発熱は本発明の半導体装置と比べると大きいので、ＬＳＩ用のヒートシンクを大型化する必要はない。
【００４４】
（第１１の実施例）
次に、本発明の半導体装置と、出力フィルタとなるインダクタンス及びコンデンサを含めた実施例について述べる。図５の電気回路において、整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３は交互にオンとなり、出力の電流及び電圧は矩形波となるので、出力コンデンサ５とチョークコイル４は電圧と電流を平滑化する役割を果たす。
【００４５】
図２６は、本発明の半導体装置、チョークコイル、コンデンサと負荷となるＬＳＩのソケットを含めた実施例を示す。ソケット４０はＬＳＩを取り付けるソケットで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）である、ソケットの中心付近に、周波数特性が良いコンデンサ４１が置かれ、その周囲に周波数特性が上記コンデンサ４１より劣るコンデンサ４２が置かれ、その周囲にチョークコイル４３が置かれ、その周囲に本発明の半導体装置４４が置かれる。このように、電源を構成する部品を密に配置することで、出力フィルタと負荷であるＬＳＩの距離が短くなり、整流用ＭＯＳＦＥＴがスイッチングする際のＬＳＩの電圧変化を小さくすることができる。
【００４６】
ここで、コンデンサの周波数特性を説明する。図２７は、コンデンサの周波数特性を示した図で、横軸が周波数、縦軸がインピーダンスを表す。コンデンサの周波数がＶ字型となる理由は、低周波数領域ではコンデンサの寄生インダクタンスが無視できるのでインピーダンスが純粋なコンデンサ特性を示すのに対し、高周波では寄生インダクタンスが支配的になるので、インピーダンスがインダクタンス特性を示すからである。周波数特性が良いコンデンサは、高い周波数までインピーダンスが低下する。本実施例では、２つの異なる周波数特性を持つコンデンサを例に説明したが、周波数特性が異なるコンデンサを３種以上用いても、同様の効果が得られる。
【００４７】
（第１２の実施例）
次に、本発明の半導体装置を応用した実施例について述べる。図２８は、本発明の半導体装置７１を４個並列に用いた実施例で、半導体装置７１の前段に、制御信号を出力する制御回路７５があり、それぞれの半導体装置７１に位相の異なる信号を出力する。図２８において、７２はチョークコイル、７３は出力コンデンサ、７４は負荷となるＬＳＩを示す抵抗である。本実施例では、半導体装置７１の並列数が４個なので、制御回路７５が出力する信号の位相は９０度ずつ異なる。このように位相をずらすことで、電源の実効的なスイッチング周波数を、それぞれの周波数の４倍にすることができ、出力電流のリップルを低減することができる。
【００４８】
（第１３の実施例）
次に、本発明の他の実施例について述べる。他の実施例を示す図２９が、図９と異なる点は、制御部１４をパッケージに取り込んだことで、点線で示した範囲の機能ブロック４５を一つのパッケージに実装したことで、制御部１４から整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３までの距離が短くなるので、制御部１４からの信号の遅延が短くなり、負荷となるＬＳＩの電流が急変した場合の応答性が向上する。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５０】
本発明は、電源装置に係り、特に、電子機器等に用いられる半導体装置及び電源装置に適用して有効である。
【符号の説明】
【００５１】
１…直流入力電源、２…整流用ＭＯＳＦＥＴ、３…転流用ＭＯＳＦＥＴ、４…チョークコイル、５…出力コンデンサ、６…負荷となるＬＳＩを示す抵抗、７…入力コンデンサ、９…制御回路、１０…主回路の寄生抵抗、１１…主回路の寄生インダクタンス、１２…駆動回路の寄生抵抗、１３…駆動回路の寄生インダクタンス、１４…制御部、１５…駆動部、１６…機能ブロック、２０…整流用ＭＯＳＦＥＴ、２１…転流用ＭＯＳＦＥＴ、２２…駆動用ＩＣ、２３…ワイヤボンディング、２４…リードフレーム、２５…金属板、２７…封止材、２８…金属板、２９…入力コンデンサ、３１…ダミーチップ、３２…電気回路基板、３３…ヒートシンク、３４…負荷となるＬＳＩ、４０…ソケット、４１，４２…コンデンサ、４３…チョークコイル、４４…本発明の半導体装置、４５…機能ブロック、４６…溝、４７…絶縁物、５１…入力部、５２…スイッチング部、５３…出力部、５４…制御部、５５…出力フィルタ、６０…直流入力電源、６１…入力コンデンサ、６２…能動素子、６３…転流ダイオード、６４…チョークコイル、６５…コンデンサ、６６…負荷、６７…検出部、６８…設定部、６９…比較演算部、７０…駆動部、７１…本発明の半導体装置、７２…チョークコイル、７３…出力コンデンサ、７４…負荷となるＬＳＩを示す抵抗、７５…制御回路。
【技術分野】
【０００１】
本発明は、電源装置に係り、特に、電子機器等に用いられる半導体装置及び電源装置に適用して有効な技術に関する。
【背景技術】
【０００２】
従来より、電子機器等に用いられる電源装置として、図２に示すような電源装置が知られている。図２に示す電源装置では、直流入力電源６０から入力コンデンサ６１を含んで構成された入力部５１に入力された直流電力を駆動部７０から出力される制御信号に基づいてスイッチング部５２でスイッチングし、転流ダイオード６３や出力フィルタ５５を含んで構成された出力部５３から負荷６６に対して電力が供給される。また、負荷６６へ出力される電圧や電流は検出部６７で検出され、この検出値と設定部６８で設定された負荷６６の制御目標値とが比較演算部６９で比較され、駆動部７０から比較結果に基づいた制御信号がスイッチング部５２に出力される。このようにして、負荷に供給される電力が制御目標値と一致するように制御される。
【０００３】
このような電源装置の具体的な回路構成を図３に示す。スイッチング部５２は、能動素子（例えばトランジスタやＭＯＳＦＥＴ等）６２で構成されている。出力部５３は、転流ダイオード６３と、チョークコイル６４及びコンデンサ６５で構成された出力フィルタとで構成されている。制御部５４は、比較演算部６９、設定部６８、駆動部７０で構成されている。さらに、制御部５４は図示しない発振回路を備えており、駆動部７０からパルス信号を能動素子６２に出力する。これにより、能動素子６２に印加される直流入力電源６０からの直流電圧Ｖｉｎがスイッチングされる。
【０００４】
図３に示す電源装置では、能動素子６２がオンの場合には、直流電力はチョークコイル６４及びコンデンサ６５にチャージされると共に負荷６６へ供給される。能動素子６２がオフの場合は、チョークコイル６４及びコンデンサ６５にチャージされていたエネルギーが転流ダイオード６３を介して負荷６６に供給される。
【０００５】
このとき、制御部５４では、比較演算部６９において検出部６７で検出した出力電圧Ｖｏをモニタし、これと設定部６８で設定された制御目標値と比較し、駆動部７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。これにより、能動素子６２がオンオフ制御され、負荷に供給される電力が制御目標値と一致するように制御される。このときの出力電圧Ｖｏは、以下の（１）式で示される。
【０００６】
Ｖｏ＝Ｖｉｎ×（Ｔｏｎ／Ｔ）・・・（１）
ただし、Ｖｉｎは入力直流電圧、Ｔは駆動部７０から出力されるパルス信号の周期、Ｔｏｎは周期Ｔのうち能動素子６２が導通の時間を示す。すなわち、Ｔｏｎ／Ｔはデューティ比を示す。
【０００７】
ところで、出力部５３における転流側には、図３に示すように受動素子であるダイオードを使用するのが通常であるが、転流ダイオード６３は、図４に示すような電流−電圧特性を有しており、電流がある所定値以上になると、順方向電圧が飽和状態になる。この飽和電圧は、高速ダイオードにおいては０．９Ｖ〜１．３Ｖ、ショットキーダイオードでは０．４５Ｖ〜０．５５Ｖ程度となっている。このように、転流ダイオード６３の順方向電圧が飽和することにより電力損失が生じ、電源変換効率を悪化させるという問題があった。さらに、電力損失が大きく素子のジャンクション温度が上昇するため、出力電流を大きくする程、転流ダイオード６３を多くして（２個や３個等）並列接続し、１素子当たりの電力損失を分散させ、ジャンクション温度を抑制する必要があるという問題があった。
【０００８】
この問題を解決するため、図５に示すように、転流側に転流用ＭＯＳＦＥＴ３（ダイオード３Ａ）を使用した同期整流方式の電源装置が知られている。図５において、１は直流入力電源、２は整流用ＭＯＳＦＥＴ（ダイオード２Ａ）、４はチョークコイル、５は出力コンデンサ、６は負荷となるＬＳＩを示す抵抗、７は入力コンデンサ、９は制御回路である。これは図６に示すように、ダイオードの電流−電圧特性が非線形性であるのに対し、ＭＯＳＦＥＴの電流−電圧特性がゲート電圧によっては線形性になり、電圧降下がダイオードの場合と比較して小さいことを利用したものである。
【０００９】
このような電源装置では、図７に示すような回路の形状に起因する寄生成分が存在する。例えば、主回路の寄生抵抗１０、主回路の寄生インダクタンス１１、ＭＯＳＦＥＴゲート駆動回路の寄生抵抗１２、ＭＯＳＦＥＴゲート駆動回路の寄生インダクタンス１３がこれに該当する。図８は、主回路の寄生インダクタンス１１と電源損失の関係を示したもので、インダクタンスが大きくなるにしたがい、損失が増加することが分かる。主回路の寄生抵抗１０、ＭＯＳＦＥＴゲート駆動回路の寄生抵抗１２、ＭＯＳＦＥＴゲート駆動回路の寄生インダクタンス１３についても同様に、数値が大きくなるに従い、損失が増加するという傾向を示す。
【００１０】
主回路の寄生インダクタンス１１を低減する手段として、複数の半導体チップを一つのパッケージに実装する手法があり、マルチチップモジュール（ＭＣＭ：Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）、またはＳｉＰ（Ｓｙｅｔｅｍ ｉｎ Ｐａｃｋａｇｅ）と呼ばれている。最近、図９に示す駆動部１５と整流用ＭＯＳＦＥＴ２、転流用ＭＯＳＦＥＴ３を機能ブロック１６として集積化したモジュールが製品化されており、これらの内容は、特開２００４−３４２７３５号公報（特許文献１）に詳細に記述されている。
【００１１】
図１０は、上記特許文献１に示された図で、ＱＦＮパッケージ（Ｑｕａｄ ＦｌａｔＮｏ−Ｌｅａｄ）に整流用ＭＯＳＦＥＴ２０、転流用ＭＯＳＦＥＴ２１、駆動用ＩＣ２２を集積し、チップ間の接続とチップとリードフレーム２４の接続はワイヤボンディング２３を用いている。図１１は、図１０の断面図（ａ−ａ’線）を示す。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−３４２７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、この半導体装置は主回路の電流経路にワイヤボンディングを用いているため、インダクタンスが大きいという問題がある。
【００１４】
そこで、本発明は、上記問題を解決すべくなされたものであり、インダクタンスを低減できる半導体装置を提供することを目的とするものである。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、上記目的を達成するために、整流用ＭＯＳＦＥＴと転流用ＭＯＳＦＥＴ、及びこれらを駆動する駆動用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を一つのパッケージに実装した半導体装置において、整流用ＭＯＳＦＥＴ、金属板、転流用ＭＯＳＦＥＴを積層し、主回路の電流はパッケージの裏面から表面に向かって流れ、上記金属板はパッケージ内の配線を経由して出力端子に繋がり、駆動用ＩＣと整流用ＭＯＳＦＥＴ、及び転流用ＭＯＳＦＥＴを繋ぐ配線にワイヤボンディングを用い、全ての端子が同一面に配置されていることを特徴とする。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
本発明によれば、半導体装置の主回路インダクタンスを低減し、電源損失及び電圧スパイクを低減できるという効果を有する。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施例における半導体装置を示す断面図である。
【図２】従来の電源装置の機能を説明するための構成図である。
【図３】従来の電源装置の機能及び電気回路を説明するための構成図である。
【図４】ダイオードの電圧降下と電流の関係を示す図である。
【図５】従来の電源装置の電気回路を説明するための図である。
【図６】ダイオード及びＭＯＳＦＥＴの電圧降下と電流の関係を示す図である。
【図７】電源装置の寄生インダクタンスと寄生抵抗を説明するための図である。
【図８】主回路インダクタンスと電源損失の関係を示す図である。
【図９】従来の半導体装置の機能を説明するための図である。
【図１０】従来の半導体装置を示す平面図である。
【図１１】従来の半導体装置を示す断面図である。
【図１２】本発明の第１の実施例における半導体装置を示す平面図である。
【図１３】本発明の効果を説明するための図である。
【図１４】本発明の他の実施例（第２）における半導体装置を示す平面図である。
【図１５】本発明の他の実施例（第３）における半導体装置を示す平面図である。
【図１６】本発明の他の実施例（第３）における半導体装置を示す断面図である。
【図１７】本発明の他の実施例（第４）における半導体装置を示す平面図である。
【図１８】本発明の他の実施例（第４）における半導体装置を示す断面図である。
【図１９】本発明の他の実施例（第５）における半導体装置を示す平面図である。
【図２０】本発明の他の実施例（第６）における半導体装置を示す平面図である。
【図２１】本発明の他の実施例（第７）における半導体装置を示す平面図である。
【図２２】本発明の他の実施例（第７）における半導体装置を示す断面図である。
【図２３】本発明の他の実施例（第８）における半導体装置を示す断面図である。
【図２４】本発明の他の実施例（第８）における半導体装置を示す断面図である。
【図２５】本発明の半導体装置を応用した実施例（第１０）を示す断面図である。
【図２６】本発明の半導体装置を応用した実施例（第１１）を示す平面図である。
【図２７】コンデンサの周波数特性を説明するための図である。
【図２８】本発明の半導体装置を応用した実施例（第１２）の電気回路を示す図である。
【図２９】本発明の半導体装置を応用した実施例（第１３）の機能を示す図である。
【図３０】本発明の他の実施例（第９）における半導体装置を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
また、図面において、半導体装置を示す平面図は、実際には上面が封止材で覆われているが、分かりやすくするために、封止材を取り除いて内蔵している部品が露出した状態を示している。さらに、半導体装置を示す断面図は、主要な部品を切断するように線を決め、この線で切断した断面を示している。
【００２３】
本発明の実施の形態における半導体装置は、前述した図５に示すような同期整流方式の電源装置に用いられる。すなわち、この電源装置は、整流用ＭＯＳＦＥＴの一方の主端子が直流入力電源の正電位側に接続され、整流用ＭＯＳＦＥＴの他方の主端子がチョークコイルと転流用ＭＯＳＦＥＴの一方の主端子に接続され、転流用ＭＯＳＦＥＴの他方の主端子が直流入力電源の負電位側に接続され、出力コンデンサの一方の端子がチョークコイルの他方の端子に接続され、出力コンデンサの他方の端子が転流用ＭＯＳＦＥＴの他方の主端子に接続され、負荷となる半導体装置に電力を供給する端子の一方がチョークコイルの他方の端子に接続され、負荷となる半導体装置に電力を供給する端子の他方が転流用ＭＯＳＦＥＴの他方の主端子に接続され、制御回路により整流用ＭＯＳＦＥＴ及び転流用ＭＯＳＦＥＴのゲートを駆動するような構成となっている。
【００２４】
以下において、本発明の実施の形態を、各実施例に分けて説明する。
【００２５】
（第１の実施例）
図１２、図１を用いて、本発明の第１の実施例における半導体装置について説明する。図１２に示すように、本実施例の半導体装置は、整流用ＭＯＳＦＥＴ２０と転流用ＭＯＳＦＥＴ２１、及びこれらを駆動する駆動用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）２２を備え、整流用ＭＯＳＦＥＴ２０、金属板（導電体）２５、転流用ＭＯＳＦＥＴ２１を積層し、ワイヤボンディング２３により駆動用ＩＣ２２と整流用ＭＯＳＦＥＴ２０、及び転流用ＭＯＳＦＥＴ２１を接続し、整流用ＭＯＳＦＥＴ２０と出力端子ＬＸに繋がるリードフレームを金属板２５とワイヤボンディングを介して接続し、転流用ＭＯＳＦＥＴ２１とグランド端子Ｇｎｄに繋がるリードフレームをワイヤボンディングで接続する。主回路の端子と駆動用ＩＣの端子は同一面上に配置される。その理由は、本発明に係る半導体装置は電気回路基板に実装されるので、端子を３次元的に取り出すことが困難であるためである。図１は、図１２の断面図（ａ−ａ’線）を示す。
【００２６】
次に、この半導体装置の電流経路について説明する。電流は、主回路電流とゲート電流の２種類があり、また主回路電流は２つの期間に分けることができる。つまり、「電力を供給する期間」と「転流期間」で、「電力を供給する期間」は、整流用ＭＯＳＦＥＴ２０がオン、転流用ＭＯＳＦＥＴ２１がオフで、電流は図１２の電源端子Ｖｉｎに繋がるリードフレーム２４から、整流用ＭＯＳＦＥＴ２０を裏面から表面に向かって流れ、金属板２５を通り、図９のチョークコイル４と出力コンデンサ５からなる出力フィルタを介して負荷に流れ込む。一方、「転流期間」の電流は、グランド端子Ｇｎｄから金属板２５を通って、転流用ＭＯＳＦＥＴ２１を表面から裏面に向かって流れ、リードフレーム２４を経由してチョークコイル４に流れ込む。図１２では、整流用ＭＯＳＦＥＴ２０、転流用ＭＯＳＦＥＴ２１ともに表面側がソース、裏面側がドレインの所謂「縦型デバイス」を想定している。
【００２７】
図１３は、本発明と従来例の電源損失を比較したものである。従来例の主回路インダクタンスが２．３ｎＨであるのに対して、本発明では０．５ｎＨに低減でき、電源損失は約５．５Ｗから５．１Ｗへ改善する。
【００２８】
（第２の実施例）
次に、金属板２５の応力を緩和した実施例について述べる。本発明の半導体装置の製造工程には、リフローと呼ばれる高温のプロセスが含まれる。リフローの際には、半導体と金属の熱膨張係数が異なるため、半導体チップにクラックが発生するなどの問題がある。図１４の実施例では、金属板２５に複数の溝４６を設けることでリフロー時の応力を緩和することができる。
【００２９】
（第３の実施例）
次に、第１の実施例と比べてインダクタンスを更に低減できる、他の実施例について述べる。図１２では、金属板２５からリードフレーム２４、及び転流用ＭＯＳＦＥＴ２１からグランド端子の接続にワイヤボンディングを用いているが、ワイヤボンディングのインダクタンスは金属板に比べて大きいという問題がある。
【００３０】
図１５は、金属板２５からリードフレーム２４、及び転流用ＭＯＳＦＥＴ２１とグランド端子の接続に金属板２５と金属板２８を用いた実施例で、第１の実施例と比べて主回路のインダクタンスを大幅に低減することができる。図１６は、図１５の断面図（ａ−ａ’線）を示す。
【００３１】
本実施例では、金属板２５からリードフレーム２４、及び転流用ＭＯＳＦＥＴ２１からグランド端子の接続を金属板としたが、どちらか一方を金属板とし、他方をワイヤボンディングとした場合も、第１の実施例と比べて特性を向上できることは言うまでもない。
【００３２】
（第４の実施例）
次に、図１７と図１８を用いて、他の実施例について述べる。本実施例が図１５の実施例と異なる点は、駆動用ＩＣ２２が、絶縁物４７を介して転流用ＭＯＳＦＥＴ２１と金属板２８の上に積層されていることである。駆動用ＩＣ２２を積層することで、駆動用ＩＣ２２から、整流用ＭＯＳＦＥＴ２０と転流用ＭＯＳＦＥＴ２１までの距離が短くなるので、駆動回路のインダクタンスが小さくなる。また、実装面積が小さくなるという効果もある。図１８は、図１７の断面図（ａ−ａ’線）を示す。
【００３３】
（第５の実施例）
次に、図１９を用いて、他の実施例について述べる。本実施例が第１の実施例と異なる点は、金属板を用いないことである。金属板の代わりに半導体前工程の配線パターンを用いることで、配線の広がり抵抗は増加するが、製造工程を簡略化できるという効果がある。
【００３４】
（第６の実施例）
次に、図２０を用いて、他の実施例について述べる。本実施例が第１の実施例と異なる点は、駆動用ＩＣ２２を含まないことである。本実施例では、駆動用ＩＣを外付けする必要があるが、半導体装置のユーザが任意の駆動用ＩＣを選択できるというメリットがある。
【００３５】
（第７の実施例）
次に、図２１を用いて、他の実施例について述べる。図２１が第１の実施例と異なる点は、入力コンデンサ２９を半導体装置の中に取り込んだことである。入力コンデンサ２９を内蔵することで、入力コンデンサ２９の正極から整流用ＭＯＳＦＥＴ２０、転流用ＭＯＳＦＥＴ２１を通って入力コンデンサ２９の負極に戻る主回路ループの距離が短くなり、インダクタンスを低減することができる。
【００３６】
図２２は、インダクタンスの低減効果を更に高めた例である。入力コンデンサ２９を電源端子のリードフレーム２４とグランド端子の金属板２８の間に配置する。このように、入力コンデンサ２９を立体的に配置することで、上記した主回路ループのインダクタンスを最小にすることができる。
【００３７】
（第８の実施例）
近年、半導体プロセスの微細化に伴い、電源の負荷となるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）の動作電圧は下がる傾向にあり、電源の入力電圧が変わらない条件では、電源のデューティーは年々下がることになる。この場合、整流用ＭＯＳＦＥＴ２０の導通期間は短くなるので、整流用ＭＯＳＦＥＴ２０は導通損失に比べて、スイッチング損失が支配的になる。スイッチング損失を低減するためには帰還容量を下げることが有効で、整流用ＭＯＳＦＥＴ２０のチップサイズは転流用ＭＯＳＦＥＴ２１と比べて小さくなる。小さい面積の整流用ＭＯＳＦＥＴ２０の上に、大きい転流用ＭＯＳＦＥＴ２１を積層する場合、ワイヤボンディングの際に、機械的な強度が問題となる。
【００３８】
次に、この問題を対策した実施例を述べる。図２３は、駆動用ＩＣ２２と転流用ＭＯＳＦＥＴ２１の接続に用いるワイヤボンディング２３の位置が整流用ＭＯＳＦＥＴ２０と金属板２５が積層された位置にあることが特徴である。この構造をとることにより、ボンディング時の衝撃により転流用ＭＯＳＦＥＴ２１が傾くのを防ぐことができる。
【００３９】
図２４が、図２３と異なる点は、整流用ＭＯＳＦＥＴ２０と同じ厚さのダミーチップ３１を挿入したことである。この構造をとることで、整流用ＭＯＳＦＥＴ２０のボンディング時の衝撃に対する耐性が向上する。
【００４０】
（第９の実施例）
以上、述べたように、半導体チップを積層することで、実装面積が小さくなり、機器が小型化できるというメリットがある。反面、熱抵抗が増加するという問題がある。以下、この問題を解決する実施例を２つ述べる。
【００４１】
一つめの実施例を図１を用いて説明する。第１の実施例では、封止材２７の例として樹脂を挙げたが、一般に樹脂は熱抵抗が大きいという問題がある。最近、熱伝導導が低い樹脂が報告されており、図１の封止材２７に高熱伝導度樹脂を用いることでパッケージの熱抵抗を大幅に低減することができる。高熱伝導樹脂については、日立評論７月号（２００５）「ナノテクノロジーによる新素材（高熱伝導樹脂・低誘電損失樹脂・ナノ粒子）」に詳述されている。
【００４２】
２つめの実施例を図３０を用いて説明する。図３０が図１と異なる点は、転流用ＭＯＳＦＥＴ２１の上に金属板２８を配置し、この金属板２８を露出させたことである。本実施例を用いることで、整流用ＭＯＳＦＥＴ２０及び転流用ＭＯＳＦＥＴ２１の発熱が、金属板２８を介して空気中に放出されるので、熱伝導度が大幅に低減できる。
【００４３】
（第１０の実施例）
次に、負荷となるＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ）を含めた実施例について述べる。図２５は、本発明の半導体装置と、その負荷となるＬＳＩ３４を電気回路基板３２に搭載し、これらに共通のヒートシンク３３を取り付けたものである。ヒートシンクを共通化することで、本発明の半導体装置のためのヒートシンクが不要となり、部品数が削減できる。また、ＬＳＩの発熱は本発明の半導体装置と比べると大きいので、ＬＳＩ用のヒートシンクを大型化する必要はない。
【００４４】
（第１１の実施例）
次に、本発明の半導体装置と、出力フィルタとなるインダクタンス及びコンデンサを含めた実施例について述べる。図５の電気回路において、整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３は交互にオンとなり、出力の電流及び電圧は矩形波となるので、出力コンデンサ５とチョークコイル４は電圧と電流を平滑化する役割を果たす。
【００４５】
図２６は、本発明の半導体装置、チョークコイル、コンデンサと負荷となるＬＳＩのソケットを含めた実施例を示す。ソケット４０はＬＳＩを取り付けるソケットで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）やＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）である、ソケットの中心付近に、周波数特性が良いコンデンサ４１が置かれ、その周囲に周波数特性が上記コンデンサ４１より劣るコンデンサ４２が置かれ、その周囲にチョークコイル４３が置かれ、その周囲に本発明の半導体装置４４が置かれる。このように、電源を構成する部品を密に配置することで、出力フィルタと負荷であるＬＳＩの距離が短くなり、整流用ＭＯＳＦＥＴがスイッチングする際のＬＳＩの電圧変化を小さくすることができる。
【００４６】
ここで、コンデンサの周波数特性を説明する。図２７は、コンデンサの周波数特性を示した図で、横軸が周波数、縦軸がインピーダンスを表す。コンデンサの周波数がＶ字型となる理由は、低周波数領域ではコンデンサの寄生インダクタンスが無視できるのでインピーダンスが純粋なコンデンサ特性を示すのに対し、高周波では寄生インダクタンスが支配的になるので、インピーダンスがインダクタンス特性を示すからである。周波数特性が良いコンデンサは、高い周波数までインピーダンスが低下する。本実施例では、２つの異なる周波数特性を持つコンデンサを例に説明したが、周波数特性が異なるコンデンサを３種以上用いても、同様の効果が得られる。
【００４７】
（第１２の実施例）
次に、本発明の半導体装置を応用した実施例について述べる。図２８は、本発明の半導体装置７１を４個並列に用いた実施例で、半導体装置７１の前段に、制御信号を出力する制御回路７５があり、それぞれの半導体装置７１に位相の異なる信号を出力する。図２８において、７２はチョークコイル、７３は出力コンデンサ、７４は負荷となるＬＳＩを示す抵抗である。本実施例では、半導体装置７１の並列数が４個なので、制御回路７５が出力する信号の位相は９０度ずつ異なる。このように位相をずらすことで、電源の実効的なスイッチング周波数を、それぞれの周波数の４倍にすることができ、出力電流のリップルを低減することができる。
【００４８】
（第１３の実施例）
次に、本発明の他の実施例について述べる。他の実施例を示す図２９が、図９と異なる点は、制御部１４をパッケージに取り込んだことで、点線で示した範囲の機能ブロック４５を一つのパッケージに実装したことで、制御部１４から整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３までの距離が短くなるので、制御部１４からの信号の遅延が短くなり、負荷となるＬＳＩの電流が急変した場合の応答性が向上する。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５０】
本発明は、電源装置に係り、特に、電子機器等に用いられる半導体装置及び電源装置に適用して有効である。
【符号の説明】
【００５１】
１…直流入力電源、２…整流用ＭＯＳＦＥＴ、３…転流用ＭＯＳＦＥＴ、４…チョークコイル、５…出力コンデンサ、６…負荷となるＬＳＩを示す抵抗、７…入力コンデンサ、９…制御回路、１０…主回路の寄生抵抗、１１…主回路の寄生インダクタンス、１２…駆動回路の寄生抵抗、１３…駆動回路の寄生インダクタンス、１４…制御部、１５…駆動部、１６…機能ブロック、２０…整流用ＭＯＳＦＥＴ、２１…転流用ＭＯＳＦＥＴ、２２…駆動用ＩＣ、２３…ワイヤボンディング、２４…リードフレーム、２５…金属板、２７…封止材、２８…金属板、２９…入力コンデンサ、３１…ダミーチップ、３２…電気回路基板、３３…ヒートシンク、３４…負荷となるＬＳＩ、４０…ソケット、４１，４２…コンデンサ、４３…チョークコイル、４４…本発明の半導体装置、４５…機能ブロック、４６…溝、４７…絶縁物、５１…入力部、５２…スイッチング部、５３…出力部、５４…制御部、５５…出力フィルタ、６０…直流入力電源、６１…入力コンデンサ、６２…能動素子、６３…転流ダイオード、６４…チョークコイル、６５…コンデンサ、６６…負荷、６７…検出部、６８…設定部、６９…比較演算部、７０…駆動部、７１…本発明の半導体装置、７２…チョークコイル、７３…出力コンデンサ、７４…負荷となるＬＳＩを示す抵抗、７５…制御回路。
【特許請求の範囲】
【請求項１】
ＤＣ−ＤＣコンバータ用の半導体装置であって、
整流用縦型ＭＯＳＦＥＴを備え、前記整流用縦型ＭＯＳＦＥＴのソース電極と電気的に接続されたソース電極パッドが配置された第１主面と、前記第１主面とは反対側であって、前記整流用縦型ＭＯＳＦＥＴのドレイン電極が形成された第２主面と、を有する第１半導体チップと、
転流用縦型ＭＯＳＦＥＴを備え、前記転流用縦型ＭＯＳＦＥＴのソース電極と電気的に接続されたソース電極パッドが配置された第３主面と、前記第３主面とは反対側であって、前記転流用縦型ＭＯＳＦＥＴのドレイン電極が形成された第４主面と、を有する第２半導体チップと、
前記第１および第２半導体チップに電気的に接続され、第１表面と前記第１表面とは反対側の第２表面と、を有する第１金属板と、
上面と、前記上面とは反対側の下面と、を有する第１リード端子と、
前記第１リード端子とは電気的に分離された出力リード端子と、
前記第１および第２半導体チップ、前記第１金属板、前記第１および出力リード端子のそれぞれの一部を封止する封止体と、を備え、
前記第１および第２半導体チップは、前記第１半導体チップの前記第１主面が前記第１金属板の前記第１表面と対向するように、かつ前記第２半導体チップの前記第４主面が前記第１金属板の前記第２表面と対向するように前記第１金属板を介して積層されていることにより、前記第１半導体チップの前記ソース電極パッドと前記第２半導体チップの前記ドレイン電極とは電気的に直列で接続され、
前記第１および第２半導体チップ、および前記第１金属板は、前記第１リード端子の前記上面上に積層され、
前記第１金属板は、前記出力リード端子と電気的に接続されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１半導体チップの前記整流用縦型ＭＯＳＦＥＴと前記第２半導体チップの前記転流用縦型ＭＯＳＦＥＴとを制御する制御回路を備え、前記制御回路と電気的に接続された第１電極パッドと第２電極パッドとが配置された主面を有する第３半導体チップをさらに有し、
前記第１半導体チップの前記第１主面には、前記整流用縦型ＭＯＳＦＥＴのゲート電極と電気的に接続されたゲート電極パッドが配置され、
前記第２半導体チップの前記第２主面には、前記転流用縦型ＭＯＳＦＥＴのゲート電極と電気的に接続されたゲート電極パッドが配置され、
前記第３半導体チップの前記第１電極パッドは、前記第１半導体チップの前記ゲート電極パッドと第１金属ワイヤを介して電気的に接続され、前記第３半導体チップの前記第２電極パッドは、前記第２半導体チップの前記ゲート電極パッドと前記第２金属ワイヤを介して電気的に接続されている。
【請求項３】
請求項２に記載の半導体装置において、
前記第３半導体チップは、前記封止体で封止されている。
【請求項４】
請求項３に記載の半導体装置において、
前記第３半導体チップは、前記第２半導体チップ上に積層されている。
【請求項５】
請求項１に記載の半導体装置において、
前記第１リード端子の前記下面は、前記封止体から露出している。
【請求項６】
請求項１に記載の半導体装置において、
前記第１半導体チップは、前記第１半導体チップの前記第２主面が前記第１リード端子の前記上面と対向するように前記第１リード端子の前記上面上に搭載されていることにより、前記第１半導体チップの前記ドレイン電極と前記第１リード端子とが電気的に直列に接続されている。
【請求項７】
請求項６に記載の半導体装置において、
前記第２半導体チップと電気的に接続された第２金属板と、
前記第１および出力リード端子とは電気的に分離された第２リード端子と、を有し、
前記第２金属板は、前記第２半導体チップの前記第３主面と対向するように前記第２半導体チップの前記第３主面上に搭載されていることにより、前記第２半導体チップの前記ソース電極パッドと電気的に直列に接続され、
前記第２金属板は、前記第２リード端子と電気的に接続されている。
【請求項８】
請求項７に記載の半導体装置において、
前記第１リード端子は、外部から電源電圧が供給される電源リード端子であり、前記第２リード端子は、外部から接地電圧が供給されるＧＮＤリード端子である。
【請求項９】
請求項７に記載の半導体装置において、
前記第２リード端子の一部は、前記封止体により封止されている。
【請求項１】
ＤＣ−ＤＣコンバータ用の半導体装置であって、
整流用縦型ＭＯＳＦＥＴを備え、前記整流用縦型ＭＯＳＦＥＴのソース電極と電気的に接続されたソース電極パッドが配置された第１主面と、前記第１主面とは反対側であって、前記整流用縦型ＭＯＳＦＥＴのドレイン電極が形成された第２主面と、を有する第１半導体チップと、
転流用縦型ＭＯＳＦＥＴを備え、前記転流用縦型ＭＯＳＦＥＴのソース電極と電気的に接続されたソース電極パッドが配置された第３主面と、前記第３主面とは反対側であって、前記転流用縦型ＭＯＳＦＥＴのドレイン電極が形成された第４主面と、を有する第２半導体チップと、
前記第１および第２半導体チップに電気的に接続され、第１表面と前記第１表面とは反対側の第２表面と、を有する第１金属板と、
上面と、前記上面とは反対側の下面と、を有する第１リード端子と、
前記第１リード端子とは電気的に分離された出力リード端子と、
前記第１および第２半導体チップ、前記第１金属板、前記第１および出力リード端子のそれぞれの一部を封止する封止体と、を備え、
前記第１および第２半導体チップは、前記第１半導体チップの前記第１主面が前記第１金属板の前記第１表面と対向するように、かつ前記第２半導体チップの前記第４主面が前記第１金属板の前記第２表面と対向するように前記第１金属板を介して積層されていることにより、前記第１半導体チップの前記ソース電極パッドと前記第２半導体チップの前記ドレイン電極とは電気的に直列で接続され、
前記第１および第２半導体チップ、および前記第１金属板は、前記第１リード端子の前記上面上に積層され、
前記第１金属板は、前記出力リード端子と電気的に接続されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１半導体チップの前記整流用縦型ＭＯＳＦＥＴと前記第２半導体チップの前記転流用縦型ＭＯＳＦＥＴとを制御する制御回路を備え、前記制御回路と電気的に接続された第１電極パッドと第２電極パッドとが配置された主面を有する第３半導体チップをさらに有し、
前記第１半導体チップの前記第１主面には、前記整流用縦型ＭＯＳＦＥＴのゲート電極と電気的に接続されたゲート電極パッドが配置され、
前記第２半導体チップの前記第２主面には、前記転流用縦型ＭＯＳＦＥＴのゲート電極と電気的に接続されたゲート電極パッドが配置され、
前記第３半導体チップの前記第１電極パッドは、前記第１半導体チップの前記ゲート電極パッドと第１金属ワイヤを介して電気的に接続され、前記第３半導体チップの前記第２電極パッドは、前記第２半導体チップの前記ゲート電極パッドと前記第２金属ワイヤを介して電気的に接続されている。
【請求項３】
請求項２に記載の半導体装置において、
前記第３半導体チップは、前記封止体で封止されている。
【請求項４】
請求項３に記載の半導体装置において、
前記第３半導体チップは、前記第２半導体チップ上に積層されている。
【請求項５】
請求項１に記載の半導体装置において、
前記第１リード端子の前記下面は、前記封止体から露出している。
【請求項６】
請求項１に記載の半導体装置において、
前記第１半導体チップは、前記第１半導体チップの前記第２主面が前記第１リード端子の前記上面と対向するように前記第１リード端子の前記上面上に搭載されていることにより、前記第１半導体チップの前記ドレイン電極と前記第１リード端子とが電気的に直列に接続されている。
【請求項７】
請求項６に記載の半導体装置において、
前記第２半導体チップと電気的に接続された第２金属板と、
前記第１および出力リード端子とは電気的に分離された第２リード端子と、を有し、
前記第２金属板は、前記第２半導体チップの前記第３主面と対向するように前記第２半導体チップの前記第３主面上に搭載されていることにより、前記第２半導体チップの前記ソース電極パッドと電気的に直列に接続され、
前記第２金属板は、前記第２リード端子と電気的に接続されている。
【請求項８】
請求項７に記載の半導体装置において、
前記第１リード端子は、外部から電源電圧が供給される電源リード端子であり、前記第２リード端子は、外部から接地電圧が供給されるＧＮＤリード端子である。
【請求項９】
請求項７に記載の半導体装置において、
前記第２リード端子の一部は、前記封止体により封止されている。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図１２】
【公開番号】特開２０１３−６２５４０（Ｐ２０１３−６２５４０Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１２−２７８８９８（Ｐ２０１２−２７８８９８）
【出願日】平成２４年１２月２１日（２０１２．１２．２１）
【分割の表示】特願２０１０−１８６７４８（Ｐ２０１０−１８６７４８）の分割
【原出願日】平成１７年１０月２４日（２００５．１０．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２４年１２月２１日（２０１２．１２．２１）
【分割の表示】特願２０１０−１８６７４８（Ｐ２０１０−１８６７４８）の分割
【原出願日】平成１７年１０月２４日（２００５．１０．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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