半導体装置
【課題】より少ない調整ステップでキャリブレーションを完了する。
【解決手段】出力端子（ＤＱに相当）と、出力端子と接続され、出力端子を調整可能なインピーダンスで駆動する出力回路（２１０に相当）と、出力回路のインピーダンスを段階的に調整するキャリブレーション回路（１００）と、を備え、キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、インピーダンスの調整を開始し、インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整する。
【解決手段】出力端子（ＤＱに相当）と、出力端子と接続され、出力端子を調整可能なインピーダンスで駆動する出力回路（２１０に相当）と、出力回路のインピーダンスを段階的に調整するキャリブレーション回路（１００）と、を備え、キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、インピーダンスの調整を開始し、インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、出力バッファのインピーダンスを調整するためのキャリブレーション回路を有する半導体装置に係る。
【背景技術】
【０００２】
近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファのインピーダンスに対する要求精度は非常に厳しくなる。
【０００３】
出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受けて変化する。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる回路を用いて行われる。
【０００４】
キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。
【０００５】
一連のキャリブレーション動作においては、電圧比較やレプリカバッファのインピーダンス更新を含む調整ステップが複数回実行され、これによって、レプリカバッファのインピーダンスを所望の値に近づける。
【０００６】
しかしながら、キャリブレーション動作における電圧比較や、レプリカバッファのインピーダンス変更などには、ある程度の時間がかかることから、外部クロックの周波数が高い場合には、外部クロックが活性化するたびに毎回調整ステップを実行することは不可能である。このような場合には、外部クロックを分周することによって、より周波数の低い内部クロックを生成し、これに同期して調整ステップを実行すればよい。
【０００７】
このようなキャリブレーション回路に関し、１回のキャリブレーション期間に実行可能な調整ステップ数が少ない場合に、より確実なインピーダンス調整を行うための技術が開示されている（特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−４８３６１号公報
【特許文献１】特開２００８−６０６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明において与えられる。
【００１０】
ところで、外部クロック信号の周波数がさらに高くなった場合、所定のキャリブレーション期間に実行できる調整ステップの回数がさらに減ってしまい、従来の技術では、所定の期間内に確実にキャリブレーションを完了できない虞が生じる。
【課題を解決するための手段】
【００１１】
本発明の１つのアスペクト（側面）に係る半導体装置は、出力端子と、出力端子と接続され、出力端子を調整可能なインピーダンスで駆動する出力回路と、出力回路のインピーダンスを段階的に調整するキャリブレーション回路と、を備え、キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、インピーダンスの調整を開始し、インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整する。
【００１２】
本発明の他のアスペクト（側面）に係る半導体装置は、出力端子と、出力端子と接続され、出力端子を第１のインピーダンスで駆動する出力回路と、出力回路の第１のインピーダンスを調整するインピーダンス調整回路であって、当該インピーダンス調整回路は、判定部分と調整部分とを含み、当該判定部分は、第１のインピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じて第１のインピーダンスを変化させる方向を示す第１の調整制御信号と第１のインピーダンスを変化させるピッチを示す第２の調整制御信号とを発生し、当該調整部分は、第１の調整制御信号に応じた方向に第２の調整制御信号に応じたピッチで第１のインピーダンスを変化させる、インピーダンス調整回路と、を含む。
【００１３】
本発明の別のアスペクト（側面）に係る半導体装置は、出力端子と、出力端子と接続され、出力端子を第１のインピーダンスで駆動する出力回路と、出力回路の第１のインピーダンスを調整するインピーダンス調整回路と、を備え、インピーダンス調整回路は、第１の端子と、第１の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路と、互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧発生回路と、各々２つの入力ノードを含む複数の比較回路であって、当該複数の比較回路の入力ノードの一方は第１の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、複数の基準電圧が対応して供給され、当該複数の比較回路は、複数の比較結果信号を出力する、複数の比較回路と、複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、レプリカインピーダンスと第１のインピーダンスを調整するインピーダンス調整信号生成回路と、を備える。
【発明の効果】
【００１４】
本発明によれば、従来よりも少ない調整ステップでキャリブレーションを完了することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施例に係る半導体装置の構成を示すブロック図である。
【図２】本発明の一実施例に係るデータ入出力部の構成を示す図である。
【図３】本発明の一実施例に係るキャリブレーション回路の構成を示す図である。
【図４】本発明の一実施例に係るインピーダンス調整回路の回路図である。
【図５】本発明の一実施例に係る判定回路の回路図である。
【図６】本発明の一実施例に係るカウンタ回路の回路図である。
【図７】本発明の一実施例に係るレプリカバッファの回路図である。
【図８】本発明の一実施例に係る基準電圧生成回路の回路図である。
【図９】本発明の一実施例に係る出力バッファの回路図である。
【図１０】本発明の一実施例に係る前段回路の回路図である。
【図１１】本発明の一実施例に係る半導体装置の各部の波形を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１７】
本発明の一実施形態に係る半導体装置は、出力端子（図２のＤＱに相当）と、出力端子と接続され、出力端子を調整可能なインピーダンスで駆動する出力回路（図２の２１０に相当）と、出力回路のインピーダンスを段階的に調整するキャリブレーション回路（図２の１００）と、を備え、キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、インピーダンスの調整を開始し、インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整する。
【００１８】
半導体装置において、キャリブレーション回路は、インピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じてインピーダンスを変化させる方向を示す第１の調整制御信号とインピーダンスを変化させる変化幅を示す第２の調整制御信号とを発生する判定部と、第１の調整制御信号に応じた方向に第２の調整制御信号に応じた変化幅でインピーダンスを変化させる調整部と、を含むようにしてもよい。
【００１９】
半導体装置において、キャリブレーション回路は、第１の端子（図３のＺＱに相当）と、第１の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路（図３の１１０に相当）と、互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧生成回路（図３の１６０に相当）と、それぞれ２つの入力ノードを含む複数の比較回路（図３の１５１１〜１５１４に相当）であって、当該複数の比較回路の入力ノードの一方は第１の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、複数の基準電圧が対応して供給され、複数の比較結果信号をそれぞれ出力する複数の比較回路と、複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、レプリカインピーダンスおよびインピーダンスを調整するインピーダンス調整回路（図３の１４１に相当）と、を備えるようにしてもよい。
【００２０】
半導体装置において、インピーダンス調整回路は、複数の比較結果信号の論理レベルに対応して、レプリカインピーダンスおよびインピーダンスを調整する方向の決定と、調整する変化幅の設定と、調整の終了の判断とを行う判定回路（図４の１４４に相当）と、調整する方向と調整する変化幅とによってカウント値を変化させるカウンタ回路（図４の１４６に相当）と、を備え、レプリカインピーダンスおよびインピーダンスを調整するように、カウント値に対応したインピーダンス制御信号をレプリカ回路および出力回路に出力するようにしてもよい。
【００２１】
半導体装置において、判定回路は、複数の比較結果信号の論理レベルの組合せに応じて、インピーダンスを調整する方向を示す第１の調整制御信号と、調整する変化幅を表す第２の調整制御信号とをカウンタ回路に出力し、カウンタ回路は、第１の調整制御信号が示す方向にアップまたはダウンするアップダウンカウンタであって、第２の調整制御信号が示す値に応じたステップでカウントを行うようにしてもよい。
【００２２】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２３】
図１は、本発明の一実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置１０は、ＤＲＡＭなどであって、制御回路部２０、メモリセルアレイ３０、データ入出力部２００、クロック信号、アドレス信号、コマンド信号の各入力端子ＣＫ、ＡＤＤ、ＣＭＤ、データ入出力端子ＤＱ０〜ｎ、キャリブレーション端子ＺＱを備える。
【００２４】
制御回路部２０は、クロック信号、アドレス信号、コマンド信号の各入力端子ＣＫ、ＡＤＤ、ＣＭＤから入力した信号に基づいてワード線ＷＬおよびビット線ＢＬを活性化させ、活性化されたワード線ＷＬおよびビット線ＢＬの交点に対応したメモリセルアレイ３０中のメモリセルにアクセスする。コマンド信号が読み出しに係るコマンドである場合、アクセスされたメモリセルのデータは、データ入出力部２００を介してデータ入出力端子ＤＱ０〜ｎに出力される。コマンド信号が書き込みに係るコマンドである場合、データ入出力端子ＤＱ０〜ｎから入力されたデータは、データ入出力部２００を介して制御回路部２０に取り込まれ、アクセスされたメモリセルに書き込まれる。
【００２５】
データ入出力部２００は、制御回路部２０からのクロック信号ｉＣＬＫ、コマンド信号ｉＣＭＤによって入出力動作が設定されると共に、キャリブレーション端子ＺＱの外部インピーダンスに対応して出力バッファの出力インピーダンスを調整する機能を備える。
【００２６】
次に、データ入出力部２００の詳細について説明する。図２は、データ入出力部２００の構成を示す図である。データ入出力部２００は、キャリブレーション回路１００、出力バッファ２１０、入力バッファ２２０、前段回路２３０、出力制御回路２４０を備える。
【００２７】
キャリブレーション回路１００は、キャリブレーション動作の実行を指示するコマンド信号ｉＣＭＤを受けて、出力バッファ２１０の出力インピーダンスの調整を開始し、出力インピーダンスを変化させる変化幅（ピッチ）を、開始直後に対し以降においてより狭めるように調整する機能を有する。キャリブレーション回路１００は、キャリブレーション端子ＺＱの外部に接続される抵抗Ｒの抵抗値を基に、インピーダンス制御信号ＤＲＺＱＰ、ＤＲＺＱＮのそれぞれにおける活性化された信号の本数を設定して前段回路２３０に出力する。なお、キャリブレーション回路１００の詳細は後述される。
【００２８】
出力制御回路２４０は、制御回路部２０から出力されるデータ信号Ｄａｔａを入力し、データ信号Ｄａｔａの論理レベルに対応して信号２４０Ｐ、２４０ＮをＨレベルまたはＬレベルとして前段回路２３０に出力する。
【００２９】
前段回路２３０は、信号２４０Ｐ、２４０Ｎの論理レベルに応じて、動作信号２３０Ｐ、２３０Ｎの一方を活性化させて、出力バッファ２１０に出力する。この場合、キャリブレーション回路１００からインピーダンス制御信号ＤＲＺＱＰ、ＤＲＺＱＮが供給され、インピーダンス制御信号ＤＲＺＱＰ、ＤＲＺＱＮのそれぞれにおける活性化された信号の本数に応じて、動作信号２３０Ｐ、２３０Ｎのいずれか一方における活性化される信号の本数を決定する。なお、前段回路２３０の詳細は後述される。
【００３０】
出力バッファ２１０は、前段回路２３０より供給される動作信号２３０Ｐ、２３０Ｎにおける活性化された信号の本数に応じてデータ入出力端子ＤＱを駆動する能力を制御する。すなわち、データ入出力端子ＤＱに対する出力インピーダンスを調整してデータ信号Ｄａｔａに対応する出力信号を出力する。なお、出力バッファ２１０の詳細は後述される。
【００３１】
入力バッファ２２０は、データ入出力端子ＤＱから入力される信号をバッファリングしてデータ信号Ｄａｔａとして制御回路部２０に出力する。なお、入力バッファ２２０の構成については、本発明の要旨と直接関係がないため、本明細書での詳述を省略する。
【００３２】
次に、キャリブレーション回路１００について説明する。図３は、キャリブレーション回路１００の構成を示す図である。図３において、キャリブレーション回路１００は、レプリカバッファ１１０、１２０、１３０、インピーダンス調整回路１４１、１４２、複数の比較回路１５１１〜１５１４、１５２１〜１５２４、基準電圧生成回路１６０、ＺＱ制御回路１７０、キャリブレーション端子ＺＱを備える。
【００３３】
レプリカバッファ１１０は、インピーダンス調整回路１４１が出力するインピーダンス制御信号ＤＲＺＱＰにおける活性化された信号の本数に応じた出力インピーダンスでキャリブレーション端子ＺＱを駆動する。また、レプリカバッファ１２０は、インピーダンス調整回路１４１が出力するインピーダンス制御信号ＤＲＺＱＰにおける活性化された信号の本数に応じた出力インピーダンスで接点Ａを駆動する。さらに、レプリカバッファ１３０は、インピーダンス調整回路１４２が出力するインピーダンス制御信号ＤＲＺＱＮにおける活性化された信号の本数に応じた出力インピーダンスで接点Ａを駆動する。なお、レプリカバッファ１１０、１２０、１３０の詳細は後述される。
【００３４】
基準電圧生成回路１６０は、基準電圧Ｖｒｅｆ１〜４を発生し、それぞれ比較回路１５１１〜１５１４の一方の比較入力端子（−）と、比較回路１５２１〜１５２４の一方の比較入力端子（−）とに供給する。
【００３５】
比較回路１５１１〜１５１４は、他方の比較入力端子（＋）にキャリブレーション端子ＺＱの電圧を入力し、比較結果であるそれぞれの信号ＣＯＭＰＰ１〜４をインピーダンス調整回路１４１に出力する。
【００３６】
比較回路１５２１〜１５２４は、他方の比較入力端子（＋）に接点Ａの電圧を入力し、比較結果であるそれぞれの信号ＣＯＭＰＮ１〜４をインピーダンス調整回路１４２に出力する。
【００３７】
インピーダンス調整回路１４１は、リセット信号ＲＥＳＥＴで初期化され、ＺＱＣＬＫＰ１、２のクロッキングによって自身のカウンタのカウント値を更新し、カウンタのカウントに応じてインピーダンス制御信号ＤＲＺＱＰを出力する。さらに、インピーダンス調整回路１４１は、信号ＣＯＭＰＰ１〜４が調整終了を示す所定のレベルをとるとカウント動作を停止して調整終了信号ＣＡＬＥＮＤＰを出力すると共に、停止したカウント値に応じたインピーダンス制御信号ＤＲＺＱＰを出力する。
【００３８】
インピーダンス調整回路１４２は、リセット信号ＲＥＳＥＴで初期化され、ＺＱＣＬＫＮ１、２のクロッキングによって自身のカウンタのカウント値を更新し、カウンタのカウントに応じてインピーダンス制御信号ＤＲＺＱＮを出力する。さらに、インピーダンス調整回路１４２は、信号ＣＯＭＰＮ１〜４が調整終了を示す所定のレベルをとるとカウント動作を停止して調整終了信号ＣＡＬＥＮＤＮを出力すると共に、停止したカウント値に応じたインピーダンス制御信号ＤＲＺＱＮを出力する。なお、インピーダンス調整回路１４１、１４２の詳細は後述される。
【００３９】
ＺＱ制御回路１７０は、図１の制御回路部２０から供給される内部コマンドｉＣＭＤが、キャリブレーション動作の実行を示すコマンドＺＱＣである場合、ｉＣＬＫに応じてＺＱＣＬＫＰ１、２又はＺＱＣＬＫＮ１、２のどちらか一方の組のクロッキングを開始する。また、内部コマンドがキャリブレーション回路１００のリセットを示すコマンドである場合、リセット信号ＲＥＳＥＴを活性レベルにする。
【００４０】
また、ＺＱ制御回路１７０は、インピーダンス調整回路１４１（１４２）から調整終了信号ＣＡＬＥＮＤＰ（ＣＡＬＥＮＤＮ）を受け取ると、実行中のインピーダンス調整動作を終了するために、ＺＱＣＬＫＰ１、２とＺＱＣＬＫＮ１、２のうちクロッキングしていた一方の組のクロックのクロッキングを停止する。さらに、一方の組のクロッキングの停止と同時に他方の組のクロッキングを開始する構成としてもよい。具体的には、レプリカバッファ１１０、１２０におけるＰｃｈ側のインピーダンス調整を実行中に調整終了信号ＣＡＬＥＮＤＰが供給されると、ＺＱＣＬＫＰ１、２のクロッキングを停止し、かつ、ＺＱＣＬＫＮ１、２のクロッキングを開始させることでレプリカバッファ１３０におけるＮｃｈ側のインピーダンス調整を開始することができる。その後、ＣＡＬＥＮＤＮが供給された場合、ＺＱＣＬＫＮ１、２のクロッキングを停止する。尚、Ｎｃｈ側のインピーダンス調整時にＣＡＬＥＮＤＮが供給された場合には、ＺＱＣＬＫＰ１、２のクロッキングを開始させないことで、キャリブレーション動作を停止することができる。
【００４１】
次に、インピーダンス調整回路１４１、１４２について説明する。図４は、インピーダンス調整回路１４１（１４２）の回路図である。ここでは、特に、Ｐｃｈ側のインピーダンス調整回路１４１の構成を示し説明する。Ｎｃｈ側のインピーダンス調整回路１４２の構成は、実質的に同一であり、信号ＺＱＣＬＫＰ１、２、ＣＡＬＥＮＤＰ、ＣＯＭＰＰ１〜４、ＤＲＺＱＰ１〜４に替えて、ＺＱＣＬＫＮ１、２、ＣＡＬＥＮＤＮ、ＣＯＭＰＮ１〜４、ＤＲＺＱＮ１〜４とする。なお、Ｎｃｈ側のインピーダンス調整回路１４２においては、ＤＲＺＱＮ１〜４がレプリカバッファ１３０と前段回路２３０に供給される前に論理反転する必要がある。
【００４２】
インピーダンス調整回路１４１（１４２）は、判定回路１４４とカウンタ回路１４６を備える。図５は、判定回路１４４の回路図である。図５において、フリップフロップ回路ＦＦ１１〜ＦＦ１４は、リセット信号ＲＥＳＥＴがＨレベルでリセットされ、信号ＺＱＣＬＫＰ１のＨレベルでそれぞれ信号ＣＯＭＰＰ１〜４をラッチする。ＡＮＤ回路ＡＮＤ１１は、フリップフロップ回路ＦＦ１１、ＦＦ１２のそれぞれの出力とフリップフロップ回路ＦＦ１３、ＦＦ１４のそれぞれの出力の論理反転との論理積を信号ＣＡＬＥＮＤＰとして出力する。ＡＮＤ回路ＡＮＤ１２は、フリップフロップ回路ＦＦ１１〜ＦＦ１４のそれぞれの出力の論理積をＯＲ回路ＯＲ１１の一方の入力およびＯＲ回路ＯＲ１２の一方の入力に出力する。ＡＮＤ回路ＡＮＤ１３は、フリップフロップ回路ＦＦ１１〜ＦＦ１３のそれぞれの出力とフリップフロップ回路ＦＦ１４の出力の論理反転との論理積をＯＲ回路ＯＲ１１の他方の入力に出力する。ＯＲ回路ＯＲ１１は、信号ＣＮＴＵＰＤＷＮＰを出力する。ＡＮＤ回路ＡＮＤ１４は、フリップフロップ回路ＦＦ１１〜ＦＦ１４のそれぞれの出力の論理反転の論理積をＯＲ回路ＯＲ１２の他方の入力に出力する。ＯＲ回路ＯＲ１２は、信号ＣＮＴＢＩＴＰを出力する。
【００４３】
このような構成の判定回路１４４は、比較回路１５１１〜１５１４のそれぞれの比較結果である信号ＣＯＭＰＰ１〜４の論理レベルに応じて、Ｐｃｈ側インピーダンス調整が完了したか否かを示すＣＡＬＥＮＤＰを生成する機能を有する。また、後段のカウンタ回路１４６の動作がカウントアップなのかカウントダウンなのかを示す、つまり、インピーダンス調整の方向を示すＣＮＴＵＰＤＷＮＰを生成する機能を有する。さらに、後段のカウンタ回路１４６の変化が１ステップ（１ビット）毎なのか２ステップ（２ビット）毎なのかを示す、つまり、インピーダンス調整の変化幅を示す信号ＣＮＴＢＩＴＰを生成する機能を有する。
【００４４】
具体的には、ＣＯＭＰＰ１〜４が「ＨＨＬＬ」の場合にＣＡＬＥＮＤＰがＨレベルとなり、インピーダンス調整が完了したことを示す。ＣＯＭＰＰ１〜４が「ＨＨＨＬ」または「ＨＨＨＨ」の場合にＣＮＴＵＰＤＷＮＰがＨレベルとなり、カウンタ回路１４６の動作がカウントダウンであることを示す。ＣＯＭＰＰ１〜４が「ＬＬＬＬ」または「ＨＨＨＨ」の場合にＣＮＴＢＩＴＰがＨレベルとなり、カウンタ回路１４６の変化が２ステップであることを示す。
【００４５】
次に、カウンタ回路１４６について説明する。図６は、カウンタ回路１４６の回路図である。排他的論理和回路ＸＯＲ２ｋ＋４（ｋ＝１〜３）は、一方の入力端にＣＮＴＵＰＤＷＮＰを入力し、他方の入力端にフリップフロップ回路ＦＦ２ｋの出力を入力する。ＯＲ回路ＯＲ２１は、一方の入力端にＣＮＴＢＩＴＰを入力し、他方の入力端に排他的論理和回路ＸＯＲ２５の出力を入力する。
【００４６】
ＡＮＤ回路ＡＮＤ２１は、ＣＮＴＢＩＴＰと排他的論理和回路ＸＯＲ２６の出力との論理積をＯＲ回路ＯＲ２２の一方の入力端に出力する。ＡＮＤ回路ＡＮＤ２２は、ＣＮＴＢＩＴＰの論理反転と排他的論理和回路ＸＯＲ２５、ＸＯＲ２６の出力との論理積をＯＲ回路ＯＲ２２の他方の入力端に出力する。ＡＮＤ回路ＡＮＤ２３は、ＣＮＴＢＩＴＰと排他的論理和回路ＸＯＲ２６、ＸＯＲ２７の出力との論理積をＯＲ回路ＯＲ２３の一方の入力端に出力する。ＡＮＤ回路ＡＮＤ２４は、ＣＮＴＢＩＴＰの論理反転と排他的論理和回路ＸＯＲ２５、ＸＯＲ２６、ＸＯＲ２７の出力との論理積をＯＲ回路ＯＲ２３の他方の入力端に出力する。
【００４７】
排他的論理和回路ＸＯＲ２１は、フリップフロップ回路ＦＦ２１の出力とＣＮＴＢＩＴＰの論理反転と排他的論理和を求め、フリップフロップ回路ＦＦ２１のＤ入力に出力する。排他的論理和回路ＸＯＲ２ｋ＋１（ｋ＝１〜３）は、フリップフロップ回路ＦＦ２ｋ＋１の出力とＯＲ回路ＯＲ２ｋの出力と排他的論理和を求め、フリップフロップ回路ＦＦ２ｋ＋１のＤ入力に出力する。
【００４８】
フリップフロップ回路ＦＦ２ｍ（ｍ＝１〜４）は、リセット信号ＲＥＳＥＴがＨレベルでリセットされ、ＺＱＣＬＫＰ２がＨレベルの時にＤ入力の値をラッチして、インピーダンス制御信号ＤＲＺＱＰｍを出力する。
【００４９】
インバータ回路ＩＮＶ２ｍ（ｍ＝１〜４）は、フリップフロップ回路ＦＦ２ｍ（ｍ＝１〜４）に対応して設けられ、それぞれ対応するフリップフロップ回路ＦＦ２ｍ（ｍ＝１〜４）の出力ノードから出力される信号を反転して、インピーダンス制御信号ＤＲＺＱＰｍ（ｍ＝１〜４）として出力する。即ち、インバータ回路ＩＮＶ２ｍ（ｍ＝１〜４）は、カウンタのカウント値を反転してインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４を生成する回路である。
【００５０】
このような構成のカウンタ回路１４６は、判定回路１４４からのＣＮＴＵＰＤＷＮＰに応じた方向（カウントアップ（インクリメント）又はカウントダウン（デクリメント））に、ＣＮＴＢＩＴＰに応じた変化幅（２ステップ毎又は１ステップ毎）でカウント値、すなわちインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４の値を設定する。
【００５１】
以上のようなインピーダンス調整回路１４１において、判定回路１４４が、レプリカバッファのインピーダンスが目標とするインピーダンスから大きくずれていると判定した場合には、判定回路１４４によってカウンタ回路１４６が自身のカウント値を変化せる変化幅を２ステップ毎（２ビット毎、つまり、最下位ビットであるＤＲＺＱＰ１が固定される）になるように制御する。また、判定回路１４４が、レプリカバッファのインピーダンスが目標とするインピーダンスの近傍の値であると判定した場合には、判定回路１４４によってカウンタ回路１４６が自身のカウント値を変化させる変化幅を１ステップ毎（１ビット毎、つまり、最下位ビットであるＤＲＺＱＰ１も変更される）になるように制御する。言い換えれば、インピーダンス調整回路１４１は、キャリブレーション端子ＺＱの電位レベルが基準電圧Ｖｒｅｆ４よりも高いレベル又は電圧Ｖｒｅｆ１よりも低いレベルをとる場合には、自身のカウンタのカウント値を変化させる変化幅を２ステップ毎になるように制御し、キャリブレーション端子ＺＱの電圧レベルが基準電圧Ｖｒｅｆ４と基準電圧Ｖｒｅｆ３との間又は基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２との間のレベルを取る場合には、自身のカウンタのカウント値を変化させる変化幅を１ステップ毎になるように制御し、キャリブレーション端子ＺＱの電圧レベルが基準電圧Ｖｒｅｆ３と基準電圧Ｖｒｅｆ２との間のレベルを取る場合には、自身のカウンタのカウント動作を停止するように制御する。つまり、インピーダンス調整回路１４１は、キャリブレーション端子ＺＱの電位レベルが、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４で規定される４つの電位領域のどの領域に含まれるかに応じて、自身のカウンタのカウント値の変化の変化幅を２ステップと１ステップとに切り替える。すなわち、レプリカ回路１１０のインピーダンスが複数のインピーダンス範囲のどの範囲に含まれるか、すなわち、レプリカ回路１１０にインピーダンスと目標とするインピーダンスとの関係に応じて、判定回路１４４がカウンタ回路１４６のカウント値の変化の変化幅を２ステップと１ステップとに切り替える。
【００５２】
次に、レプリカバッファ１１０、１２０、１３０について説明する。図７（Ａ）は、レプリカバッファ１１０の回路図である。図７（Ａ）に示すように、レプリカバッファ１１０は、並列接続された４つのＰチャンネルＭＯＳトランジスタ１１１〜１１４と、一端がこれらトランジスタのドレインに接続された抵抗１１９によって構成される。抵抗１１９の他端は、キャリブレーション端子ＺＱに接続される。レプリカバッファ１１０はプルアップ機能のみを有し、プルダウン機能は有していない。
【００５３】
トランジスタ１１１〜１１４のゲートには、インピーダンス調整回路１４１よりインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４がそれぞれ供給される。これにより、レプリカバッファ１１０に含まれる４個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図２、図３においては、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４を纏めてＤＲＺＱＰと表記している。
【００５４】
トランジスタ１１１〜１１４からなる並列回路は、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。また、抵抗１１９の抵抗値は、例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１４からなる並列回路がオン状態となれば、キャリブレーション端子ＺＱからみたレプリカバッファ１１０のインピーダンスは、２４０Ωとなる。
【００５５】
レプリカバッファ１２０についても、抵抗１１９の他端が接点Ａに接続されている他は、図７（Ａ）に示すレプリカバッファ１１０と同一の回路構成を有している。したがって、レプリカバッファ１２０に含まれる４つのトランジスタのゲートには、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４が供給される。つまり、レプリカバッファ１１０のインピーダンスが上述のように２４０Ωとなった場合、接点Ａからみたレプリカバッファ１２０のインピーダンスも同様に２４０Ωとなる。
【００５６】
図７（Ｂ）は、レプリカバッファ１３０の回路図である。図７（Ｂ）に示すように、レプリカバッファ１３０は、並列接続された４つのＮチャンネルＭＯＳトランジスタ１３１〜１３４と、一端がこれらトランジスタのドレインに接続された抵抗１３９によって構成される。抵抗１３９の他端は、接点Ａに接続される。レプリカバッファ１３０はプルダウン機能のみを有し、プルアップ機能は有していない。
【００５７】
トランジスタ１３１〜１３４のゲートには、インピーダンス調整回路１４２よりインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ４がそれぞれ供給されている。これにより、レプリカバッファ１３０に含まれる４個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図２、図３においては、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ４を纏めてＤＲＺＱＮと表記している。
【００５８】
トランジスタ１３１〜１３４からなる並列回路についても、導通時に例えば１２０Ωとなるように設計されている。また、抵抗１３９の抵抗値も、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３５からなる並列回路がオン状態となれば、接点Ａからみたレプリカバッファ１３０のインピーダンスは、レプリカバッファ１１０、１２０と同様、２４０Ωとなる。
【００５９】
次に、基準電圧生成回路１６０について説明する。図８は、基準電圧生成回路１６０の回路図である。図８に示すように、基準電圧生成回路１６０は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列接続された複数の抵抗１６１〜１６５によって構成される。各抵抗間からは、それぞれ基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４が取り出される。したがって、基準電圧生成回路１６０は、互いにレベルの異なる複数の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成することになる。
【００６０】
次に、図２の出力バッファ２１０について説明する。図９は、出力バッファ２１０の回路図である。図９に示すように、出力バッファ２１０は、並列接続された４つのＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１４ｐと、並列接続された４つのＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１４ｎとを備える。これらトランジスタ２１１ｐ〜２１４ｐとトランジスタ２１１ｎ〜２１４ｎとの間には、抵抗２１８、２１９が直列に接続されており、抵抗２１８と抵抗２１９の接続点がデータ入出力端子ＤＱに接続される。
【００６１】
トランジスタ２１１ｐ〜２１４ｐのゲートには、動作信号２３０Ｐを構成する４つの動作信号２３１Ｐ〜２３４Ｐが供給される。また、トランジスタ２１１ｎ〜２１４ｎのゲートには、動作信号２３０Ｎを構成する４つの動作信号２３１Ｎ〜２３４Ｎが供給される。これにより、出力バッファ２１０に含まれる８個のトランジスタは、８本の動作信号２３１Ｐ〜２３４Ｐ、２３１Ｎ〜２３４Ｎによって、個別にオン／オフ制御がされる。
【００６２】
出力バッファ２１０のうち、ＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１４ｐ及び抵抗２１８からなるプルアップ回路ＰＵは、図３に示したレプリカバッファ１１０（１２０）と同じ回路構成を有する。また、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１４ｎ及び抵抗２１９からなるプルダウン回路ＰＤは、図３に示したレプリカバッファ１３０と同じ回路構成を有する。
【００６３】
したがって、トランジスタ２１１ｐ〜２１４ｐからなる並列回路及びトランジスタ２１１ｎ〜２１４ｎからなる並列回路は、いずれも導通時に例えば１２０Ωとなるように設計されている。また、抵抗２１８、２１９の抵抗値は、いずれも例えば１２０Ωに設計されている。これにより、トランジスタ２１１ｐ〜２１４ｐからなる並列回路及びトランジスタ２１１ｎ〜２１４ｎからなる並列回路の一方がオン状態となれば、データ入出力端子ＤＱからみた出力バッファのインピーダンスは２４０Ωとなる。
【００６４】
次に、図２の前段回路２３０について説明する。図１０は、前段回路２３０の回路図である。図１０に示すように、前段回路２３０は、４つのＯＲ回路３０１〜３０４と、４つのＡＮＤ回路３１１〜３１４によって構成される。ＯＲ回路３０１〜３０４には、出力制御回路２４０からの選択信号２４０Ｐが共通に供給されるとともに、キャリブレーション回路１００からのインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４がそれぞれ供給される。一方、ＡＮＤ回路３１１〜３１４には、出力制御回路２４０からの選択信号２４０Ｎが共通に供給されるとともに、キャリブレーション回路１００からのインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ４がそれぞれ供給される。
【００６５】
出力制御回路２４０の出力である選択信号２４０Ｐ、２４０Ｎは、データ入出力端子ＤＱから出力すべきデータの論理値などに応じて制御される。具体的には、データ入出力端子ＤＱからハイレベルの信号を出力する場合には、選択信号２４０Ｐ、２４０Ｎがローレベルに設定され、データ入出力端子ＤＱからローレベルの信号を出力する場合には、選択信号２４０Ｐ、２４０Ｎがハイレベルに設定される。また、出力バッファ２１０を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、選択信号２４０Ｐをローレベルとし、選択信号２４０Ｎをハイレベルとする。
【００６６】
ＯＲ回路３０１〜３０４の出力である動作信号２３１Ｐ〜２３４Ｐ（＝２３０Ｐ）と、ＡＮＤ回路３１１〜３１４の出力である動作信号２３１Ｎ〜２３４Ｎ（＝２３０Ｎ）は、図２、図９に示すように、出力バッファ２１０に供給される。
【００６７】
次に、本実施例の半導体装置のキャリブレーション動作の例について説明する。図１１は、各部の波形を示す図であって、特に、Ｐｃｈ側インピーダンス調整を示す場合の各部の波形、及び、Ｐｃｈインピーダンス調整時のキャリブレーション端子ＺＱの電位レベルの変化を示す。
【００６８】
図１において、外部からキャリブレーションを示すコマンドが供給されると、制御回路部２０から、内部コマンドｉＣＭＤとしてＺＱコマンドＺＱＣが、図２のキャリブレーション回路１００に供給される。図３のＺＱ制御回路１７０は、ＺＱコマンドＺＱＣに応じてＺＱＣＬＫＰ１、ＺＱＣＬＫＰ２をクロッキングさせ、図４の判定回路１４４がＺＱＣＬＫＰ１に同期して判定動作を行う。判定回路１４４は、判定動作毎に、ＣＮＴＵＰＤＷＮＰ、ＣＮＴＢＩＴＰを判定結果に応じた論理レベルに設定してカウンタ回路１４６に供給する。カウンタ回路１４６は、ＣＮＴＵＰＤＷＮＰ、ＣＮＴＢＩＴＰを受け取るともに、ＺＱＣＬＫＰ２を受け取り、ＣＵＮＴＰＤＷＮＰ、ＣＮＴＢＩＴＰの論理レベルに応じたカウント動作をＺＱＣＬＫＰ２に同期して実行する。
【００６９】
図１１において、ＤＲＺＱＰのコードが＃０でスタートし、アップカウントを２ずつ行い、コードが＃４でキャリブレーション端子ＺＱの電位レベルがＶｒｅｆ１を超えている。すなわち、領域３から領域２に移る。この場合、アップカウントは１ずつに変更される。そして、コードが＃６となった時点で、キャリブレーション端子ＺＱの電位レベルがＶｒｅｆ２を超え、レプリカバッファのインピーダンスが目標のインピーダンスの範囲（領域１）内となったので、次の判定動作時に判定回路１４４がＣＡＬＥＮＤＰを活性レベルとしＺＱ制御回路１７０に供給する。ＺＱ制御回路１７０は、これを受けて、ＺＱＣＬＫＰ１、ＺＱＣＬＫＰ２のクロッキングを停止し、キャリブレーション動作が終了する。さらに、図示されないが、ＺＱ制御回路１７０が、ＺＱＣＬＫＰ１、２のクロッキングの停止と同時にＺＱＣＬＫＮ１、２をクロッキングさせることで、Ｎｃｈ側のインピーダンス調整を実行することができる。なお、Ｎｃｈ側のインピーダンス調整動作は、Ｐｃｈ側のキャリブレーション動作と実質的に変わらないため、その説明を省略する。
【００７０】
以上のようなキャリブレーション動作によれば、キャリブレーションのスタート時には大きな変化幅（例えば２）でキャリブレーションの調整ステップが始まり、目標のインピーダンスに近づくにつれ変化幅を狭めていく（例えば１）。したがって、従来よりも少ない調整ステップでキャリブレーションを完了することができる。
【００７１】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７２】
１０ 半導体装置
２０ 制御回路部
３０ メモリセルアレイ
１００ キャリブレーション回路
１１０、１２０、１３０ レプリカバッファ
１１１〜１１４、２１１ｐ〜２１４ｐ ＰチャンネルＭＯＳトランジスタ
１１９、１３９、１６１〜１６５、２１８、２１９ 抵抗
１３１〜１３４、２１１ｎ〜２１４ｎ ＮチャンネルＭＯＳトランジスタ
１４１、１４２ インピーダンス調整回路
１４４ 判定回路
１４６ カウンタ回路
１５１１〜１５１４、１５２１〜１５２４ 比較回路
１６０ 基準電圧生成回路
１７０ ＺＱ制御回路
２００ データ入出力部
２１０ 出力バッファ
２２０ 入力バッファ
２３０ 前段回路
２４０ 出力制御回路
ＡＮＤ１１〜ＡＮＤ１４、ＡＮＤ２１〜ＡＮＤ２４、３１１〜３１４ ＡＮＤ回路
ＣＫ、ＡＤＤ、ＣＭＤ 入力端子
ＤＱ０〜ｎ データ入出力端子
ＦＦ１１〜ＦＦ１４、ＦＦ２１〜ＦＦ２４ フリップフロップ回路
ＩＮＶ２１〜２４ インバータ回路
ＯＲ１１、ＯＲ１２、ＯＲ２１〜ＯＲ２３、３０１〜３０４ ＯＲ回路
ＸＯＲ２１〜ＸＯＲ２７ 排他的論理和回路
ＺＱ キャリブレーション端子
【技術分野】
【０００１】
本発明は、半導体装置に係り、出力バッファのインピーダンスを調整するためのキャリブレーション回路を有する半導体装置に係る。
【背景技術】
【０００２】
近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファのインピーダンスに対する要求精度は非常に厳しくなる。
【０００３】
出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受けて変化する。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる回路を用いて行われる。
【０００４】
キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。
【０００５】
一連のキャリブレーション動作においては、電圧比較やレプリカバッファのインピーダンス更新を含む調整ステップが複数回実行され、これによって、レプリカバッファのインピーダンスを所望の値に近づける。
【０００６】
しかしながら、キャリブレーション動作における電圧比較や、レプリカバッファのインピーダンス変更などには、ある程度の時間がかかることから、外部クロックの周波数が高い場合には、外部クロックが活性化するたびに毎回調整ステップを実行することは不可能である。このような場合には、外部クロックを分周することによって、より周波数の低い内部クロックを生成し、これに同期して調整ステップを実行すればよい。
【０００７】
このようなキャリブレーション回路に関し、１回のキャリブレーション期間に実行可能な調整ステップ数が少ない場合に、より確実なインピーダンス調整を行うための技術が開示されている（特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−４８３６１号公報
【特許文献１】特開２００８−６０６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明において与えられる。
【００１０】
ところで、外部クロック信号の周波数がさらに高くなった場合、所定のキャリブレーション期間に実行できる調整ステップの回数がさらに減ってしまい、従来の技術では、所定の期間内に確実にキャリブレーションを完了できない虞が生じる。
【課題を解決するための手段】
【００１１】
本発明の１つのアスペクト（側面）に係る半導体装置は、出力端子と、出力端子と接続され、出力端子を調整可能なインピーダンスで駆動する出力回路と、出力回路のインピーダンスを段階的に調整するキャリブレーション回路と、を備え、キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、インピーダンスの調整を開始し、インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整する。
【００１２】
本発明の他のアスペクト（側面）に係る半導体装置は、出力端子と、出力端子と接続され、出力端子を第１のインピーダンスで駆動する出力回路と、出力回路の第１のインピーダンスを調整するインピーダンス調整回路であって、当該インピーダンス調整回路は、判定部分と調整部分とを含み、当該判定部分は、第１のインピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じて第１のインピーダンスを変化させる方向を示す第１の調整制御信号と第１のインピーダンスを変化させるピッチを示す第２の調整制御信号とを発生し、当該調整部分は、第１の調整制御信号に応じた方向に第２の調整制御信号に応じたピッチで第１のインピーダンスを変化させる、インピーダンス調整回路と、を含む。
【００１３】
本発明の別のアスペクト（側面）に係る半導体装置は、出力端子と、出力端子と接続され、出力端子を第１のインピーダンスで駆動する出力回路と、出力回路の第１のインピーダンスを調整するインピーダンス調整回路と、を備え、インピーダンス調整回路は、第１の端子と、第１の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路と、互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧発生回路と、各々２つの入力ノードを含む複数の比較回路であって、当該複数の比較回路の入力ノードの一方は第１の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、複数の基準電圧が対応して供給され、当該複数の比較回路は、複数の比較結果信号を出力する、複数の比較回路と、複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、レプリカインピーダンスと第１のインピーダンスを調整するインピーダンス調整信号生成回路と、を備える。
【発明の効果】
【００１４】
本発明によれば、従来よりも少ない調整ステップでキャリブレーションを完了することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施例に係る半導体装置の構成を示すブロック図である。
【図２】本発明の一実施例に係るデータ入出力部の構成を示す図である。
【図３】本発明の一実施例に係るキャリブレーション回路の構成を示す図である。
【図４】本発明の一実施例に係るインピーダンス調整回路の回路図である。
【図５】本発明の一実施例に係る判定回路の回路図である。
【図６】本発明の一実施例に係るカウンタ回路の回路図である。
【図７】本発明の一実施例に係るレプリカバッファの回路図である。
【図８】本発明の一実施例に係る基準電圧生成回路の回路図である。
【図９】本発明の一実施例に係る出力バッファの回路図である。
【図１０】本発明の一実施例に係る前段回路の回路図である。
【図１１】本発明の一実施例に係る半導体装置の各部の波形を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１７】
本発明の一実施形態に係る半導体装置は、出力端子（図２のＤＱに相当）と、出力端子と接続され、出力端子を調整可能なインピーダンスで駆動する出力回路（図２の２１０に相当）と、出力回路のインピーダンスを段階的に調整するキャリブレーション回路（図２の１００）と、を備え、キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、インピーダンスの調整を開始し、インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整する。
【００１８】
半導体装置において、キャリブレーション回路は、インピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じてインピーダンスを変化させる方向を示す第１の調整制御信号とインピーダンスを変化させる変化幅を示す第２の調整制御信号とを発生する判定部と、第１の調整制御信号に応じた方向に第２の調整制御信号に応じた変化幅でインピーダンスを変化させる調整部と、を含むようにしてもよい。
【００１９】
半導体装置において、キャリブレーション回路は、第１の端子（図３のＺＱに相当）と、第１の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路（図３の１１０に相当）と、互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧生成回路（図３の１６０に相当）と、それぞれ２つの入力ノードを含む複数の比較回路（図３の１５１１〜１５１４に相当）であって、当該複数の比較回路の入力ノードの一方は第１の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、複数の基準電圧が対応して供給され、複数の比較結果信号をそれぞれ出力する複数の比較回路と、複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、レプリカインピーダンスおよびインピーダンスを調整するインピーダンス調整回路（図３の１４１に相当）と、を備えるようにしてもよい。
【００２０】
半導体装置において、インピーダンス調整回路は、複数の比較結果信号の論理レベルに対応して、レプリカインピーダンスおよびインピーダンスを調整する方向の決定と、調整する変化幅の設定と、調整の終了の判断とを行う判定回路（図４の１４４に相当）と、調整する方向と調整する変化幅とによってカウント値を変化させるカウンタ回路（図４の１４６に相当）と、を備え、レプリカインピーダンスおよびインピーダンスを調整するように、カウント値に対応したインピーダンス制御信号をレプリカ回路および出力回路に出力するようにしてもよい。
【００２１】
半導体装置において、判定回路は、複数の比較結果信号の論理レベルの組合せに応じて、インピーダンスを調整する方向を示す第１の調整制御信号と、調整する変化幅を表す第２の調整制御信号とをカウンタ回路に出力し、カウンタ回路は、第１の調整制御信号が示す方向にアップまたはダウンするアップダウンカウンタであって、第２の調整制御信号が示す値に応じたステップでカウントを行うようにしてもよい。
【００２２】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２３】
図１は、本発明の一実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置１０は、ＤＲＡＭなどであって、制御回路部２０、メモリセルアレイ３０、データ入出力部２００、クロック信号、アドレス信号、コマンド信号の各入力端子ＣＫ、ＡＤＤ、ＣＭＤ、データ入出力端子ＤＱ０〜ｎ、キャリブレーション端子ＺＱを備える。
【００２４】
制御回路部２０は、クロック信号、アドレス信号、コマンド信号の各入力端子ＣＫ、ＡＤＤ、ＣＭＤから入力した信号に基づいてワード線ＷＬおよびビット線ＢＬを活性化させ、活性化されたワード線ＷＬおよびビット線ＢＬの交点に対応したメモリセルアレイ３０中のメモリセルにアクセスする。コマンド信号が読み出しに係るコマンドである場合、アクセスされたメモリセルのデータは、データ入出力部２００を介してデータ入出力端子ＤＱ０〜ｎに出力される。コマンド信号が書き込みに係るコマンドである場合、データ入出力端子ＤＱ０〜ｎから入力されたデータは、データ入出力部２００を介して制御回路部２０に取り込まれ、アクセスされたメモリセルに書き込まれる。
【００２５】
データ入出力部２００は、制御回路部２０からのクロック信号ｉＣＬＫ、コマンド信号ｉＣＭＤによって入出力動作が設定されると共に、キャリブレーション端子ＺＱの外部インピーダンスに対応して出力バッファの出力インピーダンスを調整する機能を備える。
【００２６】
次に、データ入出力部２００の詳細について説明する。図２は、データ入出力部２００の構成を示す図である。データ入出力部２００は、キャリブレーション回路１００、出力バッファ２１０、入力バッファ２２０、前段回路２３０、出力制御回路２４０を備える。
【００２７】
キャリブレーション回路１００は、キャリブレーション動作の実行を指示するコマンド信号ｉＣＭＤを受けて、出力バッファ２１０の出力インピーダンスの調整を開始し、出力インピーダンスを変化させる変化幅（ピッチ）を、開始直後に対し以降においてより狭めるように調整する機能を有する。キャリブレーション回路１００は、キャリブレーション端子ＺＱの外部に接続される抵抗Ｒの抵抗値を基に、インピーダンス制御信号ＤＲＺＱＰ、ＤＲＺＱＮのそれぞれにおける活性化された信号の本数を設定して前段回路２３０に出力する。なお、キャリブレーション回路１００の詳細は後述される。
【００２８】
出力制御回路２４０は、制御回路部２０から出力されるデータ信号Ｄａｔａを入力し、データ信号Ｄａｔａの論理レベルに対応して信号２４０Ｐ、２４０ＮをＨレベルまたはＬレベルとして前段回路２３０に出力する。
【００２９】
前段回路２３０は、信号２４０Ｐ、２４０Ｎの論理レベルに応じて、動作信号２３０Ｐ、２３０Ｎの一方を活性化させて、出力バッファ２１０に出力する。この場合、キャリブレーション回路１００からインピーダンス制御信号ＤＲＺＱＰ、ＤＲＺＱＮが供給され、インピーダンス制御信号ＤＲＺＱＰ、ＤＲＺＱＮのそれぞれにおける活性化された信号の本数に応じて、動作信号２３０Ｐ、２３０Ｎのいずれか一方における活性化される信号の本数を決定する。なお、前段回路２３０の詳細は後述される。
【００３０】
出力バッファ２１０は、前段回路２３０より供給される動作信号２３０Ｐ、２３０Ｎにおける活性化された信号の本数に応じてデータ入出力端子ＤＱを駆動する能力を制御する。すなわち、データ入出力端子ＤＱに対する出力インピーダンスを調整してデータ信号Ｄａｔａに対応する出力信号を出力する。なお、出力バッファ２１０の詳細は後述される。
【００３１】
入力バッファ２２０は、データ入出力端子ＤＱから入力される信号をバッファリングしてデータ信号Ｄａｔａとして制御回路部２０に出力する。なお、入力バッファ２２０の構成については、本発明の要旨と直接関係がないため、本明細書での詳述を省略する。
【００３２】
次に、キャリブレーション回路１００について説明する。図３は、キャリブレーション回路１００の構成を示す図である。図３において、キャリブレーション回路１００は、レプリカバッファ１１０、１２０、１３０、インピーダンス調整回路１４１、１４２、複数の比較回路１５１１〜１５１４、１５２１〜１５２４、基準電圧生成回路１６０、ＺＱ制御回路１７０、キャリブレーション端子ＺＱを備える。
【００３３】
レプリカバッファ１１０は、インピーダンス調整回路１４１が出力するインピーダンス制御信号ＤＲＺＱＰにおける活性化された信号の本数に応じた出力インピーダンスでキャリブレーション端子ＺＱを駆動する。また、レプリカバッファ１２０は、インピーダンス調整回路１４１が出力するインピーダンス制御信号ＤＲＺＱＰにおける活性化された信号の本数に応じた出力インピーダンスで接点Ａを駆動する。さらに、レプリカバッファ１３０は、インピーダンス調整回路１４２が出力するインピーダンス制御信号ＤＲＺＱＮにおける活性化された信号の本数に応じた出力インピーダンスで接点Ａを駆動する。なお、レプリカバッファ１１０、１２０、１３０の詳細は後述される。
【００３４】
基準電圧生成回路１６０は、基準電圧Ｖｒｅｆ１〜４を発生し、それぞれ比較回路１５１１〜１５１４の一方の比較入力端子（−）と、比較回路１５２１〜１５２４の一方の比較入力端子（−）とに供給する。
【００３５】
比較回路１５１１〜１５１４は、他方の比較入力端子（＋）にキャリブレーション端子ＺＱの電圧を入力し、比較結果であるそれぞれの信号ＣＯＭＰＰ１〜４をインピーダンス調整回路１４１に出力する。
【００３６】
比較回路１５２１〜１５２４は、他方の比較入力端子（＋）に接点Ａの電圧を入力し、比較結果であるそれぞれの信号ＣＯＭＰＮ１〜４をインピーダンス調整回路１４２に出力する。
【００３７】
インピーダンス調整回路１４１は、リセット信号ＲＥＳＥＴで初期化され、ＺＱＣＬＫＰ１、２のクロッキングによって自身のカウンタのカウント値を更新し、カウンタのカウントに応じてインピーダンス制御信号ＤＲＺＱＰを出力する。さらに、インピーダンス調整回路１４１は、信号ＣＯＭＰＰ１〜４が調整終了を示す所定のレベルをとるとカウント動作を停止して調整終了信号ＣＡＬＥＮＤＰを出力すると共に、停止したカウント値に応じたインピーダンス制御信号ＤＲＺＱＰを出力する。
【００３８】
インピーダンス調整回路１４２は、リセット信号ＲＥＳＥＴで初期化され、ＺＱＣＬＫＮ１、２のクロッキングによって自身のカウンタのカウント値を更新し、カウンタのカウントに応じてインピーダンス制御信号ＤＲＺＱＮを出力する。さらに、インピーダンス調整回路１４２は、信号ＣＯＭＰＮ１〜４が調整終了を示す所定のレベルをとるとカウント動作を停止して調整終了信号ＣＡＬＥＮＤＮを出力すると共に、停止したカウント値に応じたインピーダンス制御信号ＤＲＺＱＮを出力する。なお、インピーダンス調整回路１４１、１４２の詳細は後述される。
【００３９】
ＺＱ制御回路１７０は、図１の制御回路部２０から供給される内部コマンドｉＣＭＤが、キャリブレーション動作の実行を示すコマンドＺＱＣである場合、ｉＣＬＫに応じてＺＱＣＬＫＰ１、２又はＺＱＣＬＫＮ１、２のどちらか一方の組のクロッキングを開始する。また、内部コマンドがキャリブレーション回路１００のリセットを示すコマンドである場合、リセット信号ＲＥＳＥＴを活性レベルにする。
【００４０】
また、ＺＱ制御回路１７０は、インピーダンス調整回路１４１（１４２）から調整終了信号ＣＡＬＥＮＤＰ（ＣＡＬＥＮＤＮ）を受け取ると、実行中のインピーダンス調整動作を終了するために、ＺＱＣＬＫＰ１、２とＺＱＣＬＫＮ１、２のうちクロッキングしていた一方の組のクロックのクロッキングを停止する。さらに、一方の組のクロッキングの停止と同時に他方の組のクロッキングを開始する構成としてもよい。具体的には、レプリカバッファ１１０、１２０におけるＰｃｈ側のインピーダンス調整を実行中に調整終了信号ＣＡＬＥＮＤＰが供給されると、ＺＱＣＬＫＰ１、２のクロッキングを停止し、かつ、ＺＱＣＬＫＮ１、２のクロッキングを開始させることでレプリカバッファ１３０におけるＮｃｈ側のインピーダンス調整を開始することができる。その後、ＣＡＬＥＮＤＮが供給された場合、ＺＱＣＬＫＮ１、２のクロッキングを停止する。尚、Ｎｃｈ側のインピーダンス調整時にＣＡＬＥＮＤＮが供給された場合には、ＺＱＣＬＫＰ１、２のクロッキングを開始させないことで、キャリブレーション動作を停止することができる。
【００４１】
次に、インピーダンス調整回路１４１、１４２について説明する。図４は、インピーダンス調整回路１４１（１４２）の回路図である。ここでは、特に、Ｐｃｈ側のインピーダンス調整回路１４１の構成を示し説明する。Ｎｃｈ側のインピーダンス調整回路１４２の構成は、実質的に同一であり、信号ＺＱＣＬＫＰ１、２、ＣＡＬＥＮＤＰ、ＣＯＭＰＰ１〜４、ＤＲＺＱＰ１〜４に替えて、ＺＱＣＬＫＮ１、２、ＣＡＬＥＮＤＮ、ＣＯＭＰＮ１〜４、ＤＲＺＱＮ１〜４とする。なお、Ｎｃｈ側のインピーダンス調整回路１４２においては、ＤＲＺＱＮ１〜４がレプリカバッファ１３０と前段回路２３０に供給される前に論理反転する必要がある。
【００４２】
インピーダンス調整回路１４１（１４２）は、判定回路１４４とカウンタ回路１４６を備える。図５は、判定回路１４４の回路図である。図５において、フリップフロップ回路ＦＦ１１〜ＦＦ１４は、リセット信号ＲＥＳＥＴがＨレベルでリセットされ、信号ＺＱＣＬＫＰ１のＨレベルでそれぞれ信号ＣＯＭＰＰ１〜４をラッチする。ＡＮＤ回路ＡＮＤ１１は、フリップフロップ回路ＦＦ１１、ＦＦ１２のそれぞれの出力とフリップフロップ回路ＦＦ１３、ＦＦ１４のそれぞれの出力の論理反転との論理積を信号ＣＡＬＥＮＤＰとして出力する。ＡＮＤ回路ＡＮＤ１２は、フリップフロップ回路ＦＦ１１〜ＦＦ１４のそれぞれの出力の論理積をＯＲ回路ＯＲ１１の一方の入力およびＯＲ回路ＯＲ１２の一方の入力に出力する。ＡＮＤ回路ＡＮＤ１３は、フリップフロップ回路ＦＦ１１〜ＦＦ１３のそれぞれの出力とフリップフロップ回路ＦＦ１４の出力の論理反転との論理積をＯＲ回路ＯＲ１１の他方の入力に出力する。ＯＲ回路ＯＲ１１は、信号ＣＮＴＵＰＤＷＮＰを出力する。ＡＮＤ回路ＡＮＤ１４は、フリップフロップ回路ＦＦ１１〜ＦＦ１４のそれぞれの出力の論理反転の論理積をＯＲ回路ＯＲ１２の他方の入力に出力する。ＯＲ回路ＯＲ１２は、信号ＣＮＴＢＩＴＰを出力する。
【００４３】
このような構成の判定回路１４４は、比較回路１５１１〜１５１４のそれぞれの比較結果である信号ＣＯＭＰＰ１〜４の論理レベルに応じて、Ｐｃｈ側インピーダンス調整が完了したか否かを示すＣＡＬＥＮＤＰを生成する機能を有する。また、後段のカウンタ回路１４６の動作がカウントアップなのかカウントダウンなのかを示す、つまり、インピーダンス調整の方向を示すＣＮＴＵＰＤＷＮＰを生成する機能を有する。さらに、後段のカウンタ回路１４６の変化が１ステップ（１ビット）毎なのか２ステップ（２ビット）毎なのかを示す、つまり、インピーダンス調整の変化幅を示す信号ＣＮＴＢＩＴＰを生成する機能を有する。
【００４４】
具体的には、ＣＯＭＰＰ１〜４が「ＨＨＬＬ」の場合にＣＡＬＥＮＤＰがＨレベルとなり、インピーダンス調整が完了したことを示す。ＣＯＭＰＰ１〜４が「ＨＨＨＬ」または「ＨＨＨＨ」の場合にＣＮＴＵＰＤＷＮＰがＨレベルとなり、カウンタ回路１４６の動作がカウントダウンであることを示す。ＣＯＭＰＰ１〜４が「ＬＬＬＬ」または「ＨＨＨＨ」の場合にＣＮＴＢＩＴＰがＨレベルとなり、カウンタ回路１４６の変化が２ステップであることを示す。
【００４５】
次に、カウンタ回路１４６について説明する。図６は、カウンタ回路１４６の回路図である。排他的論理和回路ＸＯＲ２ｋ＋４（ｋ＝１〜３）は、一方の入力端にＣＮＴＵＰＤＷＮＰを入力し、他方の入力端にフリップフロップ回路ＦＦ２ｋの出力を入力する。ＯＲ回路ＯＲ２１は、一方の入力端にＣＮＴＢＩＴＰを入力し、他方の入力端に排他的論理和回路ＸＯＲ２５の出力を入力する。
【００４６】
ＡＮＤ回路ＡＮＤ２１は、ＣＮＴＢＩＴＰと排他的論理和回路ＸＯＲ２６の出力との論理積をＯＲ回路ＯＲ２２の一方の入力端に出力する。ＡＮＤ回路ＡＮＤ２２は、ＣＮＴＢＩＴＰの論理反転と排他的論理和回路ＸＯＲ２５、ＸＯＲ２６の出力との論理積をＯＲ回路ＯＲ２２の他方の入力端に出力する。ＡＮＤ回路ＡＮＤ２３は、ＣＮＴＢＩＴＰと排他的論理和回路ＸＯＲ２６、ＸＯＲ２７の出力との論理積をＯＲ回路ＯＲ２３の一方の入力端に出力する。ＡＮＤ回路ＡＮＤ２４は、ＣＮＴＢＩＴＰの論理反転と排他的論理和回路ＸＯＲ２５、ＸＯＲ２６、ＸＯＲ２７の出力との論理積をＯＲ回路ＯＲ２３の他方の入力端に出力する。
【００４７】
排他的論理和回路ＸＯＲ２１は、フリップフロップ回路ＦＦ２１の出力とＣＮＴＢＩＴＰの論理反転と排他的論理和を求め、フリップフロップ回路ＦＦ２１のＤ入力に出力する。排他的論理和回路ＸＯＲ２ｋ＋１（ｋ＝１〜３）は、フリップフロップ回路ＦＦ２ｋ＋１の出力とＯＲ回路ＯＲ２ｋの出力と排他的論理和を求め、フリップフロップ回路ＦＦ２ｋ＋１のＤ入力に出力する。
【００４８】
フリップフロップ回路ＦＦ２ｍ（ｍ＝１〜４）は、リセット信号ＲＥＳＥＴがＨレベルでリセットされ、ＺＱＣＬＫＰ２がＨレベルの時にＤ入力の値をラッチして、インピーダンス制御信号ＤＲＺＱＰｍを出力する。
【００４９】
インバータ回路ＩＮＶ２ｍ（ｍ＝１〜４）は、フリップフロップ回路ＦＦ２ｍ（ｍ＝１〜４）に対応して設けられ、それぞれ対応するフリップフロップ回路ＦＦ２ｍ（ｍ＝１〜４）の出力ノードから出力される信号を反転して、インピーダンス制御信号ＤＲＺＱＰｍ（ｍ＝１〜４）として出力する。即ち、インバータ回路ＩＮＶ２ｍ（ｍ＝１〜４）は、カウンタのカウント値を反転してインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４を生成する回路である。
【００５０】
このような構成のカウンタ回路１４６は、判定回路１４４からのＣＮＴＵＰＤＷＮＰに応じた方向（カウントアップ（インクリメント）又はカウントダウン（デクリメント））に、ＣＮＴＢＩＴＰに応じた変化幅（２ステップ毎又は１ステップ毎）でカウント値、すなわちインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４の値を設定する。
【００５１】
以上のようなインピーダンス調整回路１４１において、判定回路１４４が、レプリカバッファのインピーダンスが目標とするインピーダンスから大きくずれていると判定した場合には、判定回路１４４によってカウンタ回路１４６が自身のカウント値を変化せる変化幅を２ステップ毎（２ビット毎、つまり、最下位ビットであるＤＲＺＱＰ１が固定される）になるように制御する。また、判定回路１４４が、レプリカバッファのインピーダンスが目標とするインピーダンスの近傍の値であると判定した場合には、判定回路１４４によってカウンタ回路１４６が自身のカウント値を変化させる変化幅を１ステップ毎（１ビット毎、つまり、最下位ビットであるＤＲＺＱＰ１も変更される）になるように制御する。言い換えれば、インピーダンス調整回路１４１は、キャリブレーション端子ＺＱの電位レベルが基準電圧Ｖｒｅｆ４よりも高いレベル又は電圧Ｖｒｅｆ１よりも低いレベルをとる場合には、自身のカウンタのカウント値を変化させる変化幅を２ステップ毎になるように制御し、キャリブレーション端子ＺＱの電圧レベルが基準電圧Ｖｒｅｆ４と基準電圧Ｖｒｅｆ３との間又は基準電圧Ｖｒｅｆ１と基準電圧Ｖｒｅｆ２との間のレベルを取る場合には、自身のカウンタのカウント値を変化させる変化幅を１ステップ毎になるように制御し、キャリブレーション端子ＺＱの電圧レベルが基準電圧Ｖｒｅｆ３と基準電圧Ｖｒｅｆ２との間のレベルを取る場合には、自身のカウンタのカウント動作を停止するように制御する。つまり、インピーダンス調整回路１４１は、キャリブレーション端子ＺＱの電位レベルが、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４で規定される４つの電位領域のどの領域に含まれるかに応じて、自身のカウンタのカウント値の変化の変化幅を２ステップと１ステップとに切り替える。すなわち、レプリカ回路１１０のインピーダンスが複数のインピーダンス範囲のどの範囲に含まれるか、すなわち、レプリカ回路１１０にインピーダンスと目標とするインピーダンスとの関係に応じて、判定回路１４４がカウンタ回路１４６のカウント値の変化の変化幅を２ステップと１ステップとに切り替える。
【００５２】
次に、レプリカバッファ１１０、１２０、１３０について説明する。図７（Ａ）は、レプリカバッファ１１０の回路図である。図７（Ａ）に示すように、レプリカバッファ１１０は、並列接続された４つのＰチャンネルＭＯＳトランジスタ１１１〜１１４と、一端がこれらトランジスタのドレインに接続された抵抗１１９によって構成される。抵抗１１９の他端は、キャリブレーション端子ＺＱに接続される。レプリカバッファ１１０はプルアップ機能のみを有し、プルダウン機能は有していない。
【００５３】
トランジスタ１１１〜１１４のゲートには、インピーダンス調整回路１４１よりインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４がそれぞれ供給される。これにより、レプリカバッファ１１０に含まれる４個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図２、図３においては、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４を纏めてＤＲＺＱＰと表記している。
【００５４】
トランジスタ１１１〜１１４からなる並列回路は、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。また、抵抗１１９の抵抗値は、例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１４からなる並列回路がオン状態となれば、キャリブレーション端子ＺＱからみたレプリカバッファ１１０のインピーダンスは、２４０Ωとなる。
【００５５】
レプリカバッファ１２０についても、抵抗１１９の他端が接点Ａに接続されている他は、図７（Ａ）に示すレプリカバッファ１１０と同一の回路構成を有している。したがって、レプリカバッファ１２０に含まれる４つのトランジスタのゲートには、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４が供給される。つまり、レプリカバッファ１１０のインピーダンスが上述のように２４０Ωとなった場合、接点Ａからみたレプリカバッファ１２０のインピーダンスも同様に２４０Ωとなる。
【００５６】
図７（Ｂ）は、レプリカバッファ１３０の回路図である。図７（Ｂ）に示すように、レプリカバッファ１３０は、並列接続された４つのＮチャンネルＭＯＳトランジスタ１３１〜１３４と、一端がこれらトランジスタのドレインに接続された抵抗１３９によって構成される。抵抗１３９の他端は、接点Ａに接続される。レプリカバッファ１３０はプルダウン機能のみを有し、プルアップ機能は有していない。
【００５７】
トランジスタ１３１〜１３４のゲートには、インピーダンス調整回路１４２よりインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ４がそれぞれ供給されている。これにより、レプリカバッファ１３０に含まれる４個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図２、図３においては、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ４を纏めてＤＲＺＱＮと表記している。
【００５８】
トランジスタ１３１〜１３４からなる並列回路についても、導通時に例えば１２０Ωとなるように設計されている。また、抵抗１３９の抵抗値も、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３５からなる並列回路がオン状態となれば、接点Ａからみたレプリカバッファ１３０のインピーダンスは、レプリカバッファ１１０、１２０と同様、２４０Ωとなる。
【００５９】
次に、基準電圧生成回路１６０について説明する。図８は、基準電圧生成回路１６０の回路図である。図８に示すように、基準電圧生成回路１６０は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列接続された複数の抵抗１６１〜１６５によって構成される。各抵抗間からは、それぞれ基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４が取り出される。したがって、基準電圧生成回路１６０は、互いにレベルの異なる複数の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を生成することになる。
【００６０】
次に、図２の出力バッファ２１０について説明する。図９は、出力バッファ２１０の回路図である。図９に示すように、出力バッファ２１０は、並列接続された４つのＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１４ｐと、並列接続された４つのＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１４ｎとを備える。これらトランジスタ２１１ｐ〜２１４ｐとトランジスタ２１１ｎ〜２１４ｎとの間には、抵抗２１８、２１９が直列に接続されており、抵抗２１８と抵抗２１９の接続点がデータ入出力端子ＤＱに接続される。
【００６１】
トランジスタ２１１ｐ〜２１４ｐのゲートには、動作信号２３０Ｐを構成する４つの動作信号２３１Ｐ〜２３４Ｐが供給される。また、トランジスタ２１１ｎ〜２１４ｎのゲートには、動作信号２３０Ｎを構成する４つの動作信号２３１Ｎ〜２３４Ｎが供給される。これにより、出力バッファ２１０に含まれる８個のトランジスタは、８本の動作信号２３１Ｐ〜２３４Ｐ、２３１Ｎ〜２３４Ｎによって、個別にオン／オフ制御がされる。
【００６２】
出力バッファ２１０のうち、ＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１４ｐ及び抵抗２１８からなるプルアップ回路ＰＵは、図３に示したレプリカバッファ１１０（１２０）と同じ回路構成を有する。また、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１４ｎ及び抵抗２１９からなるプルダウン回路ＰＤは、図３に示したレプリカバッファ１３０と同じ回路構成を有する。
【００６３】
したがって、トランジスタ２１１ｐ〜２１４ｐからなる並列回路及びトランジスタ２１１ｎ〜２１４ｎからなる並列回路は、いずれも導通時に例えば１２０Ωとなるように設計されている。また、抵抗２１８、２１９の抵抗値は、いずれも例えば１２０Ωに設計されている。これにより、トランジスタ２１１ｐ〜２１４ｐからなる並列回路及びトランジスタ２１１ｎ〜２１４ｎからなる並列回路の一方がオン状態となれば、データ入出力端子ＤＱからみた出力バッファのインピーダンスは２４０Ωとなる。
【００６４】
次に、図２の前段回路２３０について説明する。図１０は、前段回路２３０の回路図である。図１０に示すように、前段回路２３０は、４つのＯＲ回路３０１〜３０４と、４つのＡＮＤ回路３１１〜３１４によって構成される。ＯＲ回路３０１〜３０４には、出力制御回路２４０からの選択信号２４０Ｐが共通に供給されるとともに、キャリブレーション回路１００からのインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ４がそれぞれ供給される。一方、ＡＮＤ回路３１１〜３１４には、出力制御回路２４０からの選択信号２４０Ｎが共通に供給されるとともに、キャリブレーション回路１００からのインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ４がそれぞれ供給される。
【００６５】
出力制御回路２４０の出力である選択信号２４０Ｐ、２４０Ｎは、データ入出力端子ＤＱから出力すべきデータの論理値などに応じて制御される。具体的には、データ入出力端子ＤＱからハイレベルの信号を出力する場合には、選択信号２４０Ｐ、２４０Ｎがローレベルに設定され、データ入出力端子ＤＱからローレベルの信号を出力する場合には、選択信号２４０Ｐ、２４０Ｎがハイレベルに設定される。また、出力バッファ２１０を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、選択信号２４０Ｐをローレベルとし、選択信号２４０Ｎをハイレベルとする。
【００６６】
ＯＲ回路３０１〜３０４の出力である動作信号２３１Ｐ〜２３４Ｐ（＝２３０Ｐ）と、ＡＮＤ回路３１１〜３１４の出力である動作信号２３１Ｎ〜２３４Ｎ（＝２３０Ｎ）は、図２、図９に示すように、出力バッファ２１０に供給される。
【００６７】
次に、本実施例の半導体装置のキャリブレーション動作の例について説明する。図１１は、各部の波形を示す図であって、特に、Ｐｃｈ側インピーダンス調整を示す場合の各部の波形、及び、Ｐｃｈインピーダンス調整時のキャリブレーション端子ＺＱの電位レベルの変化を示す。
【００６８】
図１において、外部からキャリブレーションを示すコマンドが供給されると、制御回路部２０から、内部コマンドｉＣＭＤとしてＺＱコマンドＺＱＣが、図２のキャリブレーション回路１００に供給される。図３のＺＱ制御回路１７０は、ＺＱコマンドＺＱＣに応じてＺＱＣＬＫＰ１、ＺＱＣＬＫＰ２をクロッキングさせ、図４の判定回路１４４がＺＱＣＬＫＰ１に同期して判定動作を行う。判定回路１４４は、判定動作毎に、ＣＮＴＵＰＤＷＮＰ、ＣＮＴＢＩＴＰを判定結果に応じた論理レベルに設定してカウンタ回路１４６に供給する。カウンタ回路１４６は、ＣＮＴＵＰＤＷＮＰ、ＣＮＴＢＩＴＰを受け取るともに、ＺＱＣＬＫＰ２を受け取り、ＣＵＮＴＰＤＷＮＰ、ＣＮＴＢＩＴＰの論理レベルに応じたカウント動作をＺＱＣＬＫＰ２に同期して実行する。
【００６９】
図１１において、ＤＲＺＱＰのコードが＃０でスタートし、アップカウントを２ずつ行い、コードが＃４でキャリブレーション端子ＺＱの電位レベルがＶｒｅｆ１を超えている。すなわち、領域３から領域２に移る。この場合、アップカウントは１ずつに変更される。そして、コードが＃６となった時点で、キャリブレーション端子ＺＱの電位レベルがＶｒｅｆ２を超え、レプリカバッファのインピーダンスが目標のインピーダンスの範囲（領域１）内となったので、次の判定動作時に判定回路１４４がＣＡＬＥＮＤＰを活性レベルとしＺＱ制御回路１７０に供給する。ＺＱ制御回路１７０は、これを受けて、ＺＱＣＬＫＰ１、ＺＱＣＬＫＰ２のクロッキングを停止し、キャリブレーション動作が終了する。さらに、図示されないが、ＺＱ制御回路１７０が、ＺＱＣＬＫＰ１、２のクロッキングの停止と同時にＺＱＣＬＫＮ１、２をクロッキングさせることで、Ｎｃｈ側のインピーダンス調整を実行することができる。なお、Ｎｃｈ側のインピーダンス調整動作は、Ｐｃｈ側のキャリブレーション動作と実質的に変わらないため、その説明を省略する。
【００７０】
以上のようなキャリブレーション動作によれば、キャリブレーションのスタート時には大きな変化幅（例えば２）でキャリブレーションの調整ステップが始まり、目標のインピーダンスに近づくにつれ変化幅を狭めていく（例えば１）。したがって、従来よりも少ない調整ステップでキャリブレーションを完了することができる。
【００７１】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７２】
１０ 半導体装置
２０ 制御回路部
３０ メモリセルアレイ
１００ キャリブレーション回路
１１０、１２０、１３０ レプリカバッファ
１１１〜１１４、２１１ｐ〜２１４ｐ ＰチャンネルＭＯＳトランジスタ
１１９、１３９、１６１〜１６５、２１８、２１９ 抵抗
１３１〜１３４、２１１ｎ〜２１４ｎ ＮチャンネルＭＯＳトランジスタ
１４１、１４２ インピーダンス調整回路
１４４ 判定回路
１４６ カウンタ回路
１５１１〜１５１４、１５２１〜１５２４ 比較回路
１６０ 基準電圧生成回路
１７０ ＺＱ制御回路
２００ データ入出力部
２１０ 出力バッファ
２２０ 入力バッファ
２３０ 前段回路
２４０ 出力制御回路
ＡＮＤ１１〜ＡＮＤ１４、ＡＮＤ２１〜ＡＮＤ２４、３１１〜３１４ ＡＮＤ回路
ＣＫ、ＡＤＤ、ＣＭＤ 入力端子
ＤＱ０〜ｎ データ入出力端子
ＦＦ１１〜ＦＦ１４、ＦＦ２１〜ＦＦ２４ フリップフロップ回路
ＩＮＶ２１〜２４ インバータ回路
ＯＲ１１、ＯＲ１２、ＯＲ２１〜ＯＲ２３、３０１〜３０４ ＯＲ回路
ＸＯＲ２１〜ＸＯＲ２７ 排他的論理和回路
ＺＱ キャリブレーション端子
【特許請求の範囲】
【請求項１】
出力端子と、
前記出力端子と接続され、前記出力端子を調整可能なインピーダンスで駆動する出力回路と、
前記出力回路の前記インピーダンスを段階的に調整するキャリブレーション回路と、
を備え、
前記キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、前記インピーダンスの調整を開始し、前記インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整することを特徴とする半導体装置。
【請求項２】
前記キャリブレーション回路は、
前記インピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じて前記インピーダンスを変化させる方向を示す第１の調整制御信号と前記インピーダンスを変化させる変化幅を示す第２の調整制御信号とを発生する判定部と、
前記第１の調整制御信号に応じた前記方向に前記第２の調整制御信号に応じた前記変化幅で前記インピーダンスを変化させる調整部と、
を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記キャリブレーション回路は、
第１の端子と、
前記第１の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路と、
互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧生成回路と、
それぞれ２つの入力ノードを含む複数の比較回路であって、当該複数の比較回路の前記入力ノードの一方は前記第１の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、前記複数の基準電圧が対応して供給され、複数の比較結果信号をそれぞれ出力する前記複数の比較回路と、
前記複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、前記レプリカインピーダンスおよび前記インピーダンスを調整するインピーダンス調整回路と、
を備えることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記インピーダンス調整回路は、
前記複数の比較結果信号の論理レベルに対応して、前記レプリカインピーダンスおよび前記インピーダンスを調整する方向の決定と、調整する変化幅の設定と、調整の終了の判断とを行う判定回路と、
前記調整する方向と前記調整する変化幅とによってカウント値を変化させるカウンタ回路と、
を備え、
前記レプリカインピーダンスおよび前記インピーダンスを調整するように、前記カウント値に対応したインピーダンス制御信号を前記レプリカ回路および前記出力回路に出力することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記判定回路は、前記複数の比較結果信号の論理レベルの組合せに応じて、前記インピーダンスを調整する方向を示す第１の調整制御信号と、調整する変化幅を表す第２の調整制御信号とを前記カウンタ回路に出力し、
前記カウンタ回路は、前記第１の調整制御信号が示す方向にアップまたはダウンするアップダウンカウンタであって、前記第２の調整制御信号が示す値に応じたステップでカウントを行うことを特徴とする請求項４記載の半導体装置。
【請求項６】
出力端子と、
前記出力端子と接続され、前記出力端子を第１のインピーダンスで駆動する出力回路と、
前記出力回路の前記第１のインピーダンスを調整するインピーダンス調整回路であって、当該インピーダンス調整回路は、判定部分と調整部分とを含み、当該判定部分は、前記第１のインピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じて前記第１のインピーダンスを変化させる方向を示す第１の調整制御信号と前記第１のインピーダンスを変化させるピッチを示す第２の調整制御信号とを発生し、当該調整部分は、前記第１の調整制御信号に応じた前記方向に前記第２の調整制御信号に応じた前記ピッチで前記第１のインピーダンスを変化させる、前記インピーダンス調整回路と、
を含む、半導体装置。
【請求項７】
出力端子と、
前記出力端子と接続され、前記出力端子を第１のインピーダンスで駆動する出力回路と、
前記出力回路の前記第１のインピーダンスを調整するインピーダンス調整回路と、を備え、
前記インピーダンス調整回路は、
第１の端子と、
前記第１の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路と、
互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧発生回路と、
各々２つの入力ノードを含む複数の比較回路であって、当該複数の比較回路の前記入力ノードの一方は前記第１の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、前記複数の基準電圧が対応して供給され、当該複数の比較回路は、複数の比較結果信号を出力する、前記複数の比較回路と、
前記複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、前記レプリカインピーダンスと前記第１のインピーダンスを調整するインピーダンス調整信号生成回路と、
を備えることを特徴とする半導体装置。
【請求項１】
出力端子と、
前記出力端子と接続され、前記出力端子を調整可能なインピーダンスで駆動する出力回路と、
前記出力回路の前記インピーダンスを段階的に調整するキャリブレーション回路と、
を備え、
前記キャリブレーション回路は、キャリブレーション動作の実行を指示するコマンドを受けて、前記インピーダンスの調整を開始し、前記インピーダンスを変化させる変化幅を、開始直後に対し以降においてより狭めるように調整することを特徴とする半導体装置。
【請求項２】
前記キャリブレーション回路は、
前記インピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じて前記インピーダンスを変化させる方向を示す第１の調整制御信号と前記インピーダンスを変化させる変化幅を示す第２の調整制御信号とを発生する判定部と、
前記第１の調整制御信号に応じた前記方向に前記第２の調整制御信号に応じた前記変化幅で前記インピーダンスを変化させる調整部と、
を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記キャリブレーション回路は、
第１の端子と、
前記第１の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路と、
互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧生成回路と、
それぞれ２つの入力ノードを含む複数の比較回路であって、当該複数の比較回路の前記入力ノードの一方は前記第１の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、前記複数の基準電圧が対応して供給され、複数の比較結果信号をそれぞれ出力する前記複数の比較回路と、
前記複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、前記レプリカインピーダンスおよび前記インピーダンスを調整するインピーダンス調整回路と、
を備えることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記インピーダンス調整回路は、
前記複数の比較結果信号の論理レベルに対応して、前記レプリカインピーダンスおよび前記インピーダンスを調整する方向の決定と、調整する変化幅の設定と、調整の終了の判断とを行う判定回路と、
前記調整する方向と前記調整する変化幅とによってカウント値を変化させるカウンタ回路と、
を備え、
前記レプリカインピーダンスおよび前記インピーダンスを調整するように、前記カウント値に対応したインピーダンス制御信号を前記レプリカ回路および前記出力回路に出力することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記判定回路は、前記複数の比較結果信号の論理レベルの組合せに応じて、前記インピーダンスを調整する方向を示す第１の調整制御信号と、調整する変化幅を表す第２の調整制御信号とを前記カウンタ回路に出力し、
前記カウンタ回路は、前記第１の調整制御信号が示す方向にアップまたはダウンするアップダウンカウンタであって、前記第２の調整制御信号が示す値に応じたステップでカウントを行うことを特徴とする請求項４記載の半導体装置。
【請求項６】
出力端子と、
前記出力端子と接続され、前記出力端子を第１のインピーダンスで駆動する出力回路と、
前記出力回路の前記第１のインピーダンスを調整するインピーダンス調整回路であって、当該インピーダンス調整回路は、判定部分と調整部分とを含み、当該判定部分は、前記第１のインピーダンスが、複数の範囲のうちのいずれの範囲に含まれるかを判定し、当該判定の結果に応じて前記第１のインピーダンスを変化させる方向を示す第１の調整制御信号と前記第１のインピーダンスを変化させるピッチを示す第２の調整制御信号とを発生し、当該調整部分は、前記第１の調整制御信号に応じた前記方向に前記第２の調整制御信号に応じた前記ピッチで前記第１のインピーダンスを変化させる、前記インピーダンス調整回路と、
を含む、半導体装置。
【請求項７】
出力端子と、
前記出力端子と接続され、前記出力端子を第１のインピーダンスで駆動する出力回路と、
前記出力回路の前記第１のインピーダンスを調整するインピーダンス調整回路と、を備え、
前記インピーダンス調整回路は、
第１の端子と、
前記第１の端子に接続され、調整可能なレプリカインピーダンスを示すレプリカ回路と、
互いに異なる電位レベルを有する複数の基準電圧を発生する基準電圧発生回路と、
各々２つの入力ノードを含む複数の比較回路であって、当該複数の比較回路の前記入力ノードの一方は前記第１の端子に共通に接続され、当該複数の入力回路の他方の入力ノードには、前記複数の基準電圧が対応して供給され、当該複数の比較回路は、複数の比較結果信号を出力する、前記複数の比較回路と、
前記複数の比較結果信号を受け取り、当該比較結果信号の論理レベルに応じて、前記レプリカインピーダンスと前記第１のインピーダンスを調整するインピーダンス調整信号生成回路と、
を備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−８１０７９（Ｐ２０１３−８１０７９Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２２００７７（Ｐ２０１１−２２００７７）
【出願日】平成２３年１０月４日（２０１１．１０．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月４日（２０１１．１０．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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