可変遅延回路
【課題】少ない回路規模及び消費電力を実現し、集積回路の実装に向いている、デジタルＰＷＭ回路のための可変遅延回路を提供する。
【解決手段】第一バッファ遅延素子と、第二バッファ遅延素子とをそれぞれ複数直列接続する。それぞれのタップを取り出すマルチプレクサを接続する。第一バッファ遅延素子が生成する第一の遅延時間と、第二バッファ遅延素子が生成する第二の遅延時間との、最大公約数の遅延時間を分解能とするタップの組み合わせを、デコーダからマルチプレクサへアドレスデータを与えて、実現する。
【解決手段】第一バッファ遅延素子と、第二バッファ遅延素子とをそれぞれ複数直列接続する。それぞれのタップを取り出すマルチプレクサを接続する。第一バッファ遅延素子が生成する第一の遅延時間と、第二バッファ遅延素子が生成する第二の遅延時間との、最大公約数の遅延時間を分解能とするタップの組み合わせを、デコーダからマルチプレクサへアドレスデータを与えて、実現する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変遅延回路に適用して好適な技術に関する。
より詳細には、デジタルＰＷＭ回路の分解能を向上させる技術に関する。
【背景技術】
【０００２】
周知の通り、近年、集積回路の回路規模が大規模化の傾向にある。また、近年の集積回路は低消費電力を求められる一方で、高性能をも要求されることから、アイドル動作状態から瞬時に大電流を消費する状態に変貌する傾向も見受けられる。
このような集積回路の動作特性は、電源に対する要求を厳しいものにしている。つまり、瞬時に大きく変動する負荷に対しても、瞬時に適切な電力を供給できるような、俊敏且つ的確な応答特性が求められる。
【０００３】
計算機の世界では、高い電力変換効率が好まれて、ＰＷＭ制御のスイッチング電源が使われている。ＰＷＭ制御自体はアナログの回路で実現されている。しかし、前述のように、負荷の要求が厳しくなってきていることに対応するため、ＰＷＭ制御をデジタルで実現しようとする動きが広がってきている。
非特許文献１に、その一例を示す。
【０００４】
【非特許文献１】竹上栄治, 樋口幸治, 中野和司, 富岡聡, 渡辺一史, “二次モデル実現近似的2 自由度ディジタル積分形制御器によるDC-DC コンバータのロバスト制御”, 電子情報通信学会論文誌C,Vol.J88-C,No.9,pp.724-736（2005 年9 月）.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
デジタル制御電源を実現する際に、ＰＷＭ信号の分解能が問題となる。負荷の変動に対して適切なスイッチング制御ができないと、本来安定して出力されるべき電圧が変動してしまい、負荷の動作が保障できなくなってしまうからである。
発明者がシミュレーションを行った結果、デジタルＰＷＭ制御を実現するための、デジタルＰＷＭ信号発生器には、最低でも１２ビットの分解能を必要とし、２０ｐｓｅｃの単位でＰＷＭ信号を形成できる必要があることが判っている。２０ｐｓｅｃとは、周波数に換算すると５０ＧＨｚに相当する。
【０００６】
５０ＧＨｚという超高周波は、容易に生成できるものではない。そこで、バッファ遅延回路という技術で、微小な遅延を実現する技術が知られている。しかし、この技術でも、微小な遅延を実現しようとすればするほど、消費電力が増大し、実用に耐えないといわれている。また、バッファ遅延回路を１２ビット分の数用意すると、その回路規模は膨大になってしまう。
【０００７】
本発明はかかる点に鑑みてなされたものであり、少ない回路規模及び消費電力を実現し、集積回路の実装に好適な、デジタルＰＷＭ回路のための可変遅延回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の可変遅延回路は、第一のバイアス電圧で第一の遅延時間が設定され、複数直列接続される第一バッファ遅延素子と、前記第一バッファ遅延素子の各タップを選択する第一マルチプレクサと、前記第一マルチプレクサの出力が入力端子に接続され、前記第一のバイアス電圧とは異なる第二のバイアス電圧で前記第一バッファ遅延素子とは異なる第二の遅延時間が設定され、複数直列接続される第二バッファ遅延素子と、前記第二バッファ遅延素子の各タップを選択する第二マルチプレクサと、数値入力を受けて前記第一マルチプレクサ及び前記第二マルチプレクサに前記第一の遅延時間と前記第二の遅延時間の最大公約数の遅延時間を分解能とするアドレスを出力するデコーダとよりなるものである。
【０００９】
本発明では、先ず第一バッファ遅延素子と、第二バッファ遅延素子とをそれぞれ複数直列接続する。それら直列接続されたバッファ遅延素子に対し、それぞれのタップを取り出すマルチプレクサを接続する。
そして、第一バッファ遅延素子が生成する第一の遅延時間と、第二バッファ遅延素子が生成する第二の遅延時間との、最大公約数の遅延時間を分解能とするタップの組み合わせを、デコーダからマルチプレクサへアドレスデータを与えて、実現する。
【発明の効果】
【００１０】
本発明により、少ない回路規模及び消費電力を実現し、集積回路の実装に向いている、デジタルＰＷＭ回路のための可変遅延回路を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を、図１〜図１３を参照して説明する。
【００１２】
図１は、本発明の実施形態の例である、スイッチング電源装置のブロック図である。
直流電源１０２のプラス側端子には、スイッチングのためのＮチャネル型ＦＥＴ１０３のドレインが接続されている。ＦＥＴ１０３のソースにはコイルＬ１０４とコンデンサＣ１０５よりなる平滑回路が接続され、その後に負荷１０６が接続されている。
負荷１０６の端子間電圧はＡ／Ｄ変換器１０７によりデータ化される。Ａ／Ｄ変換器１０７が出力する電圧データは、加算器１０８に入力される。加算器１０８は参照電圧データ１０９との差を演算し、電位差データを出力する。電位差データはデジタル信号処理器（"Digital Signal Processor"以下「ＤＳＰ」）１１０に入力される。ＤＳＰ１１０はスイッチング制御、すなわちＰＷＭ制御のための、オン時間を指定するデータを算出する演算処理を行い、ＰＷＭ制御データを出力する。
【００１３】
ＰＷＭ制御データはデジタルパルス幅変調（"Digital Pulse Width Modulation"以下「ＤＰＷＭ」）回路１１１に入力される。ＤＰＷＭ回路１１１は、ＰＷＭ制御データをＰＷＭ波に変換する。つまり、ＰＷＭ制御データに比例したデューティ比のＰＷＭ信号を発生する。
ＤＰＷＭ回路１１１から出力されるＰＷＭ波は、ドライバ１１２によって電圧増幅される。この電圧信号は、ＦＥＴ１０３のゲートをオン／オフ制御する。
【００１４】
発明者が実施したシミュレーションの結果では、実用的なＤＰＷＭ回路は、最低でも１２ビットの分解能を必要とすることがわかっている。
本実施形態では、一例として１３ビットのＤＰＷＭ回路を実現するための技術を開示する。
【００１５】
図２はＤＰＷＭ回路１１１のブロック図である。
ＤＰＷＭ回路１１１は、二つのデジタル時間変換器（"Digital to Time Converter"以下「ＤＴＣ」）を直列に接続し、その出力信号をＯＲゲート２０２で合成している。
ＤＳＰ１１０から出力される１３ビットのＰＷＭ制御データは、上位３ビットと下位１０ビットに分割される。
【００１６】
上位３ビットのデータは、粗ＤＴＣ２０３に入力される。粗ＤＴＣ２０３は、１２．５ＭＨｚのサンプリングクロックｆｓと１００ＭＨｚのシステムクロックｆＣＬＫを得て、０〜７０ｎｓｅｃまでのＰＷＭ波を生成する。
下位１０ビットのデータは、微ＤＴＣ２０４に入力される。微ＤＴＣ２０４は、システムクロックｆＣＬＫと粗ＤＴＣ２０３が出力するＰＷＭ波を得て、０〜１０ｎｓｅｃまでの遅延を、粗ＰＷＭ波に与える。
粗ＤＴＣ２０３が出力する粗ＰＷＭ波と、微ＤＴＣ２０４が出力する微細な遅延を伴う粗ＰＷＭ波は、それぞれＯＲゲート２０２に入力される。ＯＲゲート２０２からは、粗ＤＴＣ２０３と微ＤＴＣ２０４の出力を合成した、合成ＰＷＭ波が出力される。
【００１７】
図３は粗ＤＴＣ２０３のブロック図である。
３ビットのカウンタ３０２はｆＣＬＫを計数すると共に、ｆｓの立ち上がりエッジでリセットされる。つまり、このカウンタ３０２は０から７までの値をｆＣＬＫのタイミングで出力するループカウンタである。
カウンタ３０２の出力と、ＤＳＰ１１０の上位３ビットのデータは、それぞれデジタル比較器３０３に入力される。デジタル比較器３０３は、カウンタ３０２の出力がＤＳＰ１１０の上位３ビットのデータを越えた時に論理の真から偽になり、出力波形が立ち下がる。
カウンタ３０２の出力信号はＤフリップフロップ（以下「Ｄ−ＦＦ」）３０４のＤ端子に入力される。Ｄ−ＦＦ３０４はカウンタ３０２の出力信号とｆＣＬＫの立ち下がりを同期させて、ジッタを除去するために設けられている。
【００１８】
図４（ａ）、（ｂ）及び（ｃ）はｆＣＬＫとｆｓと粗ＤＴＣ２０３の出力信号の関係を示すタイムチャートである。
図４（ａ）及び（ｂ）を参照するとわかるように、１００ＭＨｚのｆＣＬＫを８分周すると、１２．５ＭＨｚのｆｓが得られる。
ｆＣＬＫの１周期は１０ｎｓｅｃである。カウンタ３０２は、０から７までを計数するので、図４（ｃ）に示すように、０ｎｓｅｃから１０ｎｓｅｃ単位で最大７０ｎｓｅｃまでのＰＷＭ波を生成する。
【００１９】
図５は微ＤＴＣ２０４のブロック図である。
ＤＳＰ１１０から出力されるデータのうち、下位１０ビットのデータは、ＲＯＭよりなるデコーダ５０２に入力される。デコーダ５０２は下位１０ビットデータの入力を受けて、第一可変ディレイ部５０３及び第二可変ディレイ部５０４にある第一マルチプレクサ５０５及び第二マルチプレクサ５０６にアドレスデータを供給する。第一マルチプレクサ５０５及び第二マルチプレクサ５０６はアドレスデータを受けて、直列接続されている複数のバッファ遅延素子のうちの一つの出力端子を選択する。なお、デコーダ５０２は第一マルチプレクサ５０５及び第二マルチプレクサ５０６に対し、基本的には夫々異なるアドレスデータを供給する。
【００２０】
第一可変ディレイ部５０３と第二可変ディレイ部５０４は、どちらも基本的には全く同じ構成である。複数のバッファ遅延素子が直列接続され、その入力端子と出力端子がマルチプレクサに接続されている。
第一可変ディレイ部５０３の、第一バッファ遅延素子５０７の最初の入力端子には、粗ＤＴＣ２０３から出力されるＰＷＭ波信号ＣＬＫinが入力される。第一バッファ遅延素子５０７はそれぞれ全く同じ回路構成であり、その遅延時間はバイアス電圧にて制御されている。
【００２１】
第一可変ディレイ部５０３の第一バッファ遅延素子５０７に供給されるバイアス電圧は、第一遅延ロックループ回路（"Delay Locked Loop"以下「ＤＬＬ」）５０８によって生成される。
第一ＤＬＬ５０８は、周知の遅延素子よりなるＰＬＬである。第一可変ディレイ部５０３の第一バッファ遅延素子５０７と全く同じ回路構成である第一バッファ遅延素子５０９が所定の数だけ直列接続された入力端子側に、ｆＣＬＫが供給される。そして、第一バッファ遅延素子５０９の出力とｆＣＬＫが位相比較器５１０に入力される。位相比較器５１０の出力はローパスフィルタ（以下「ＬＰＦ」）５１１を通じて第一バッファ遅延素子５０７のバイアス電圧として供給される。
【００２２】
このように構成されたＤＬＬは、直列接続された複数のバッファ遅延素子が、ｆＣＬＫを１周期遅らせるように動作する。したがって、バッファ遅延素子の数が増えれば増えるほど、バッファ遅延素子の遅延時間を短くすることができる。また、ＤＬＬは集積回路の製造プロセスのばらつきや動作温度等の不安定要素に対しても、入力されるクロックｆＣＬＫを基準として、自律的に正確な制御電圧Ｖｂｉａｓを生成することができる。
【００２３】
第二可変ディレイ部５０４の、第二バッファ遅延素子５１２の最初の入力端子には、第一可変ディレイ部５０３から出力される遅延されたＰＷＭ波信号が入力される。先に説明した第一可変ディレイ部５０３と同様に、第二バッファ遅延素子５１２の遅延時間は、第二ＤＬＬ５１３が生成するバイアス電圧によって制御される。
【００２４】
図６（ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、バッファ遅延素子のシンボルと、内部構成と、回路の一例を示す図である。
図５に示したバッファ遅延素子は、図６（ａ）に示すようなシンボルで表現されている。このバッファ遅延素子の内部は、図６（ｂ）に示すように、バイアス電圧で遅延時間を制御されるＮＯＴゲート６０３が直列接続されている。
【００２５】
図６（ｃ）、（ｄ）及び（ｅ）は具体的なＮＯＴゲート６０３の回路例である。
図６（ｃ）は、二つのＦＥＴ６０４及び６０５がＣ−ＭＯＳ ＦＥＴ（Complementary MOS FET）を構成している。この、二つのＦＥＴ６０４及び６０５の出力側（ドレイン）に電圧Ｖｂｉａｓを印加したコンデンサＣ６０６を接続する。ドレインからコンデンサＣ６０６に対する充放電によって、入力される矩形波のエッジに遅延が生じる。したがって、この回路では遅延時間はＶｂｉａｓで調節できる。
【００２６】
図６（ｄ）は、Ｃ−ＭＯＳ ＦＥＴを構成する二つのＦＥＴ６０７及び６０８の出力側（ドレイン）に、電圧Ｖｂｉａｓを印加したＦＥＴ６０９を通じて、接地されたコンデンサＣ６１０を接続したものである。コンデンサＣ６１０への充放電の電流制御がＦＥＴ６０９によって調節されることにより、遅延が生じる。つまり、ＦＥＴ６０９は可変抵抗の役割を果たしている。したがって、この回路でも遅延時間はＶｂｉａｓで調節できる。
【００２７】
図６（ｅ）は、Ｃ−ＭＯＳ ＦＥＴを構成する二つのＦＥＴ６１１及び６１２の両端のソースに、更にＦＥＴ６１３及び６１４を接続し、それぞれのＦＥＴのゲートをＶｂｉａｓｐとＶｂｉａｓｎで制御している。Ｃ−ＭＯＳ ＦＥＴのソース−ドレイン間を流れる電流を追加した二つのＦＥＴで制御することで、遅延が生じる。つまり、この回路では遅延時間はＶｂｉａｓｐとＶｂｉａｓｎで調節できる。
【００２８】
ここで、図６（ｃ）、（ｄ）及び（ｅ）に開示した、微小な遅延時間を実現するＮＯＴゲート６０３は、その回路構成に起因して、遅延時間を短くすればするほど、消費電力が増える傾向にある。
一例として、図６（ｄ）の回路で説明する。コンデンサＣ６１０の充放電の時間を短くするには、可変抵抗の役目を担うＦＥＴ６０９が形成する抵抗が小さくなる必要がある。抵抗値が小さいということは、その抵抗に流れる電流が多いことを意味する。そして電流の増加は回路の発熱として現れる。このような回路を集積回路に実装すると、集積回路全体に悪影響を及ぼす。
【００２９】
バッファ遅延素子の遅延時間を明確に決定するために、マルチプレクサを構成するバッファ遅延素子と、ＤＬＬを構成するバッファ遅延素子は、同じ回路構成であることが好ましい。
図５の場合では、第一マルチプレクサ５０５の第一バッファ遅延素子５０７と、第一ＤＬＬ５０８の第一バッファ遅延素子５０９が、同じ回路構成であることが好ましい。同様に、第二マルチプレクサ５０６の第二バッファ遅延素子５１２と、第二ＤＬＬ５１３の第二バッファ遅延素子５１４が、同じ回路構成であることが好ましい。
【００３０】
図７（ａ）及び（ｂ）と、図８（ｃ）及び（ｄ）は、微ＤＴＣ２０４の動作原理を示す図である。
図７（ａ）では、第一マルチプレクサ５０５がＣＬＫinを直接選択し、第二マルチプレクサ５０６が三つ目の第二バッファ遅延素子５１２の出力を選択している。このときの遅延時間は、τ１×０＋τ２×３である。なお、τ１は第一バッファ遅延素子５０７の遅延時間、τ２は第二バッファ遅延素子５１２の遅延時間である。
図７（ｂ）では、第一マルチプレクサ５０５が一つ目の第一バッファ遅延素子５０７の出力を選択し、第二マルチプレクサ５０６が二つ目の第二バッファ遅延素子５１２の出力を選択している。このときの遅延時間は、τ１×１＋τ２×２である。
図８（ｃ）では、第一マルチプレクサ５０５が二つ目の第一バッファ遅延素子５０７の出力を選択し、第二マルチプレクサ５０６が一つ目の第二バッファ遅延素子５１２の出力を選択している。このときの遅延時間は、τ１×２＋τ２×１である。
図８（ｄ）では、第一マルチプレクサ５０５が三つ目の第一バッファ遅延素子５０７の出力を選択し、第二マルチプレクサ５０６が第一マルチプレクサ５０５の出力を直接選択している。このときの遅延時間は、τ１×３＋τ２×０である。
【００３１】
ここで、図７（ａ）の遅延時間の式と、図７（ｂ）の遅延時間の式を見比べると、図７（ｂ）ではτ１が一つ増えると共に、τ２が一つ減っている。つまり、（τ１×１＋τ２×２）−（τ１×０＋τ２×３）＝τ１−τ２の差が生じている。
ここで、τ１＞τ２であれば、図７（ａ）と図７（ｂ）との間で、τ１−τ２の分だけ、遅延が生じている。同様に、図７（ｂ）から図８（ｃ）へ、そして図８（ｄ）と、夫々の間でも、τ１−τ２の分だけ、遅延が生じている。つまり、二つの異なる遅延時間が設定されているバッファ遅延素子の、遅延時間の差で、微ＤＴＣ２０４全体の遅延量を制御することができるのである。
【００３２】
ところで、図７（ａ）の状態では、τ２×３の遅延が既に生じている。これは、微ＤＴＣ２０４全体のオフセット遅延であり、ＤＰＷＭ回路１１１全体の応答遅延として現れる。但し、このオフセット遅延は回路全体から見ると微小な遅延であると共に、微ＤＴＣ２０４が生成する遅延は相対的なものなので、回路全体の動作には殆ど影響しない。
【００３３】
図７と図８では、極めて簡単な例として、マルチプレクサでバッファ遅延素子を順番に繋ぎ換えた場合の例を示した。
しかし、本実施形態では１０ビットの分解能を実現したい。１０ビットとは、０から１０２３までの数値である。このような数を、先に示した方法で実現しようとすると、バッファ遅延素子を二千個以上設けなければならない。
そこで、拡張ユークリッド互除法を応用した、バッファ遅延の選択方法を実施する。
【００３４】
周知のように、拡張ユークリッド互除法とは、二つの数ｘとｙの最大公約数をＧＣＤ（ｘ，ｙ）として、ａｘ＋ｂｙ＝ＧＣＤ（ｘ，ｙ）となる、整数ａとｂを効率よく計算する方法である。この考え方を応用する。
ｘに遅延時間τ１、ｙに遅延時間τ２を設定する。そして、
・ａ１ｘ＋ｂ１ｙ＝ＧＣＤ（ｘ，ｙ）を満たすａ１とｂ１、
・ａ２ｘ＋ｂ２ｙ＝２ＧＣＤ（ｘ，ｙ）を満たすａ２とｂ２、
・ａ３ｘ＋ｂ３ｙ＝３ＧＣＤ（ｘ，ｙ）を満たすａ３とｂ３、
・・・
・ａｎｘ＋ｂｎｙ＝ｎＧＣＤ（ｘ，ｙ）を満たすａｎとｂｎを、求める。
ａｎとｂｎの組は、複数の組み合わせが得られる。その組み合わせの中で、最も小さい数になる組み合わせを見出す。
この、ａｎとｂｎの組が、第一マルチプレクサ５０５及び第二マルチプレクサ５０６に与えるアドレス、つまりバッファ遅延素子の数となる。
このように微ＤＴＣ２０４を構成することにより、二つのバッファ遅延素子の最大公約数を分解能とする、微ＤＴＣ２０４を実現することができる。
【００３５】
ａｎとｂｎの計算方法は特に問わない。夫々に整数を順番に代入して計算し、その結果を保持しておき、最終的に得られた組み合わせの中から最良の値のものを取り出す、というやり方で十分である。
演算結果はＲＯＭよりなるデコーダ５０２回路に書き込まれて用いられる。
【００３６】
図９は、二つのバッファ遅延素子の遅延時間の最大公約数を分解能とする微ＤＴＣ２０４の一例を示すブロック図である。なお、ＤＬＬやＯＲゲート２０２は省略している。
第一バッファ遅延素子５０７の遅延時間τ１は１６０ｐｓｅｃであり、バッファ遅延素子の数は３８個である。
第二バッファ遅延素子５１２の遅延時間τ２は２９０ｐｓｅｃであり、バッファ遅延素子の数は４４個である。
第一バッファ遅延素子５０７の１４個目の出力と、第二バッファ遅延素子５１２の７個目の出力を、基準位置とする。基準位置はバッファ遅延素子の数を「０」と設定する。
【００３７】
以下、第一マルチプレクサ５０５及び第二マルチプレクサ５０６の動作を説明する。
・遅延量０の時は、第一マルチプレクサ５０５は基準位置である「０」を、第二マルチプレクサ５０６は基準位置である「０」を、夫々選択する。
・遅延量１の時は、第一マルチプレクサ５０５は「−９」個を、第二マルチプレクサ５０６は「５」個を、夫々選択する。このときの遅延時間は
−９τ１＋５τ２＝−９×１６０＋５×２９０＝１０（ｐｓｅｃ）
である。
・遅延量２の時は、第一マルチプレクサ５０５は「１１」個を、第二マルチプレクサ５０６は「−６」個を、夫々選択する。このときの遅延時間は
１１τ１−６５τ２＝１１×１６０−６×２９０＝２０（ｐｓｅｃ）
【００３８】
以下同様に、以下のようなバッファ遅延の段数を、マルチプレクサに与える。
遅延量０のとき、第一マルチプレクサ５０５＝０、第二マルチプレクサ５０６＝０、遅延時間＝０ｐｓｅｃ、
遅延量１のとき、第一マルチプレクサ５０５＝−９、第二マルチプレクサ５０６＝５、遅延時間＝１０ｐｓｅｃ、
遅延量２のとき、第一マルチプレクサ５０５＝１１、第二マルチプレクサ５０６＝−６、遅延時間＝２０ｐｓｅｃ、
遅延量３のとき、第一マルチプレクサ５０５＝２、第二マルチプレクサ５０６＝−１、遅延時間＝３０ｐｓｅｃ、
遅延量４のとき、第一マルチプレクサ５０５＝−７、第二マルチプレクサ５０６＝４、遅延時間＝４０ｐｓｅｃ、
・・・
遅延量１０２３のとき、第一マルチプレクサ５０５＝１５、第二マルチプレクサ５０６＝２７、遅延時間＝１０２３０ｐｓｅｃ
【００３９】
以上のように、微ＤＴＣ２０４は１０ｐｓｅｃ単位の分解能で、遅延時間を設定することができる。１０ｐｓｅｃとは、周波数１００ＧＨｚに相当する。すなわち、本実施形態の微ＤＴＣは、１００ＭＨｚのシステムクロックで周波数１００ＧＨｚに相当する分解能を得ることができるのである。
【００４０】
上記の遅延量とバッファ遅延の段数の関係を、ＲＯＭよりなるデコーダ５０２に書き込む。すると、ＤＳＰ１１０から与えられる下位１０ビットの値に従って、第一マルチプレクサ５０５及び第二マルチプレクサ５０６に夫々バッファ遅延素子を選択するアドレスデータが出力される。
【００４１】
図６にて説明したように、バッファ遅延素子単体で微小な遅延時間を実現しようとすると、回路全体の消費電力の増大を招く。しかし、上述した、二つのバッファ遅延素子の遅延時間同士の最大公約数を分解能とする、本実施形態の方式を採用すれば、消費電力の少ない、長い遅延時間のバッファ遅延素子同士の最大公約数の遅延時間が、分解能として得ることができる。つまり、消費電力が少ないながら、微小な遅延時間の生成を可能とする、高分解能のＤＴＣを実現することができる。そして、本実施形態のＤＴＣの回路構成は極めて単純であると共に、バッファ遅延素子の数も従来技術と比較して極めて少ない数で済む。
【００４２】
前述の図５及び図９では、マルチプレクサとバッファ遅延素子の組み合わせよりなる可変ディレイ部が、第一可変ディレイ部５０３と第二可変ディレイ部５０４の、二段構成となっていた。これを、三段構成にすることもできる。
図１０は微ＤＴＣ２０４のブロック図である。図９との違いは、可変ディレイ部が三段構成になっている点である。
第一可変ディレイ部１００２は遅延時間１６０ｐｓｅｃの第一バッファ遅延素子１００３が１３個直列接続されている。基準位置は５個目である。
第二可変ディレイ部１００４は遅延時間７３０ｐｓｅｃの第二バッファ遅延素子１００５が１６個直列接続されている。基準位置は１個目である。
第三可変ディレイ部１００６は遅延時間２９０ｐｓｅｃの第三バッファ遅延素子１００７が１１個直列接続されている。基準位置は４個目である。
デコーダ１００８は、第一マルチプレクサ１００９、第二マルチプレクサ１０１０及び第三マルチプレクサ１０１１にそれぞれアドレスデータを供給する。
【００４３】
図１０の微ＤＴＣ２０４のバッファ遅延段数も、図９に示した内容と実質的には同じである。
以下のようなバッファ遅延の段数を、各々のマルチプレクサに与える。
遅延量０のとき、第一マルチプレクサ１００９＝０、第二マルチプレクサ１０１０＝０、第三マルチプレクサ１０１１＝０、遅延時間＝０ｐｓｅｃ、
遅延量１のとき、第一マルチプレクサ１００９＝１、第二マルチプレクサ１０１０＝−１、第三マルチプレクサ１０１１＝２、遅延時間＝１０ｐｓｅｃ、
遅延量２のとき、第一マルチプレクサ１００９＝１、第二マルチプレクサ１０１０＝１、第三マルチプレクサ１０１１＝−３、遅延時間＝２０ｐｓｅｃ、
遅延量３のとき、第一マルチプレクサ１００９＝２、第二マルチプレクサ１０１０＝０、第三マルチプレクサ１０１１＝−１、遅延時間＝３０ｐｓｅｃ、
遅延量４のとき、第一マルチプレクサ１００９＝３、第二マルチプレクサ１０１０＝−１、第三マルチプレクサ１０１１＝１、遅延時間＝４０ｐｓｅｃ、
・・・
遅延量１０２３のとき、第一マルチプレクサ１００９＝１、第二マルチプレクサ１０１０＝１３、第三マルチプレクサ１０１１＝２、遅延時間＝１０２３０ｐｓｅｃ
【００４４】
図１１は、二段構成の微ＤＴＣ２０４の設計を示すグラフである。
グラフの横軸は、第二バッファ遅延素子５１２の遅延時間を、第一バッファ遅延素子５０７の遅延時間と第二バッファ遅延素子５１２の遅延時間との最大公約数で割った値である。先の図９の場合では２９０ｐｓｅｃ÷１０ｐｓｅｃ＝２９である。これは言い換えれば「基数」である。
グラフの縦軸は、バッファ遅延素子の総数である。
このグラフでは、τ２／τ１＝１．８として設計した場合の、シミュレーションを示している。
演算の結果、二段構成の場合では、τ１／τ＝１６、τ２／τ＝２９の場合が、最もバッファ遅延素子の総数を少なくすることができることがわかった。
【００４５】
ａｘ＋ｂｙ＝ＧＣＤ（ｘ，ｙ）という式は、不定方程式である。したがって、ｘもｙも任意の値を採り得る。ただ、ｘとｙ、つまり遅延時間の基となる基数は、何でも良いという訳ではない。その値の採り方次第で、バッファ遅延素子の数が大幅に上下してしまう。
本実施形態の微ＤＴＣ２０４を集積回路として実装する際、できるだけ回路規模を小さくすることが求められる。そのとき、図１１のようなシミュレーションを行うことで、微ＤＴＣ２０４の最適な設計ができる。
【００４６】
図１２は、微ＤＴＣ２０４の段数の設計を示すグラフである。
グラフの横軸は、入力されるビット数を示す。
グラフの縦軸は、バッファ遅延素子の総数を示す。
二段構成の場合よりも、三段構成の場合の方が、格段にバッファ遅延素子の総数を少なくできることが判る。
三段構成と四段構成とを比較すると、殆ど差がないことも判る。そして、この場合、三段構成と四段構成とでは、ＤＬＬの数が四段構成の方が多くなるので、却ってバッファ遅延素子の数が増えてしまう。
【００４７】
本実施形態には、以下のような応用例が考えられる。
（１）バッファ遅延素子毎にマルチプレクサを設けることができる。
図１３は、微ＤＴＣのブロック図である。但し、ＤＬＬの表記は省略している。
マルチプレクサ１３０４ａ、１３０４ｂ及び１３０４ｃは、入力される信号に対して第一バッファ遅延素子１３０２を通すか否かを切り換える。
同様に、マルチプレクサ１３０４ｄ、１３０４ｅ及び１３０４ｆは、入力される信号に対して第二バッファ遅延素子１３０３を通すか否かを切り換える。
この場合、デコーダ１３０５がバッファ遅延素子のオン／オフの選択を任意に設定することができるので、集積回路のプロセス処理のばらつきに起因する、バッファ遅延素子の遅延時間のばらつきを最小限に抑止することが期待できる。
【００４８】
本実施形態においては、スイッチング電源装置に用いられる微ＤＴＣの技術内容を開示した。
システムクロックよりも高分解能のＤＴＣを、低消費電力、且つ最小の回路規模で、実現することができる。
本実施形態の微ＤＴＣの回路構成は単純であるので、集積化に向いている。
【００４９】
以上、本発明の実施形態例について説明したが、本発明は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含むことは言うまでもない。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態の例である、スイッチング電源装置のブロック図である。
【図２】ＤＰＷＭ回路のブロック図である。
【図３】粗ＤＴＣのブロック図である。
【図４】ｆＣＬＫとｆｓと粗ＤＴＣの出力信号の関係を示すタイムチャートである。
【図５】微ＤＴＣのブロック図である。
【図６】バッファ遅延素子のシンボルと、内部構成と、回路の一例を示す図である。
【図７】微ＤＴＣの動作原理を示す図である。
【図８】微ＤＴＣの動作原理を示す図である。
【図９】二つのバッファ遅延素子の遅延時間の最大公約数を分解能とする微ＤＴＣの一例を示すブロック図である。
【図１０】微ＤＴＣのブロック図である。
【図１１】二段構成の微ＤＴＣの設計を示すグラフである。
【図１２】微ＤＴＣの段数の設計を示すグラフである。
【図１３】微ＤＴＣのブロック図である。
【符号の説明】
【００５１】
１０２…直流電源、１０３…ＦＥＴ、Ｌ１０４…コイル、Ｃ１０５…コンデンサ、１０６…負荷、１０７…Ａ／Ｄ変換器、１０８…加算器、１０９…参照電圧データ、１１１…ＤＳＰ、１１２…ＤＰＷＭ回路、１１３…ドライバ、２０２…ＯＲゲート、２０３…粗ＤＴＣ、２０４…微ＤＴＣ、３０２…カウンタ、３０３…デジタル比較器、３０４…Ｄ−ＦＦ、５０２…デコーダ、５０３…第一可変ディレイ部、５０４…第二可変ディレイ部、５０５…第一マルチプレクサ、５０６…第二マルチプレクサ、５０７、５０９…第一バッファ遅延素子、５０８…第一ＤＬＬ、５１０、５１５…位相比較器、５１１、５１６…ＬＰＦ、５１２、５１４…第二バッファ遅延素子、５１３…第二ＤＬＬ、６０３…ＮＯＴゲート、６０４、６０５、６０７、６０８、６０９、６１１、６１２、６１３、６１４…ＦＥＴ、Ｃ６０６、Ｃ６１０…コンデンサ、１００２…第一可変ディレイ部、１００３…第一バッファ遅延素子、１００４…第二可変ディレイ部、１００５…第二バッファ遅延素子、１００６…第三可変ディレイ部、１００７…第三バッファ遅延素子、１００８…デコーダ、１００９…第一マルチプレクサ、１０１０…第二マルチプレクサ、１０１１…第三マルチプレクサ
【技術分野】
【０００１】
本発明は、可変遅延回路に適用して好適な技術に関する。
より詳細には、デジタルＰＷＭ回路の分解能を向上させる技術に関する。
【背景技術】
【０００２】
周知の通り、近年、集積回路の回路規模が大規模化の傾向にある。また、近年の集積回路は低消費電力を求められる一方で、高性能をも要求されることから、アイドル動作状態から瞬時に大電流を消費する状態に変貌する傾向も見受けられる。
このような集積回路の動作特性は、電源に対する要求を厳しいものにしている。つまり、瞬時に大きく変動する負荷に対しても、瞬時に適切な電力を供給できるような、俊敏且つ的確な応答特性が求められる。
【０００３】
計算機の世界では、高い電力変換効率が好まれて、ＰＷＭ制御のスイッチング電源が使われている。ＰＷＭ制御自体はアナログの回路で実現されている。しかし、前述のように、負荷の要求が厳しくなってきていることに対応するため、ＰＷＭ制御をデジタルで実現しようとする動きが広がってきている。
非特許文献１に、その一例を示す。
【０００４】
【非特許文献１】竹上栄治, 樋口幸治, 中野和司, 富岡聡, 渡辺一史, “二次モデル実現近似的2 自由度ディジタル積分形制御器によるDC-DC コンバータのロバスト制御”, 電子情報通信学会論文誌C,Vol.J88-C,No.9,pp.724-736（2005 年9 月）.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
デジタル制御電源を実現する際に、ＰＷＭ信号の分解能が問題となる。負荷の変動に対して適切なスイッチング制御ができないと、本来安定して出力されるべき電圧が変動してしまい、負荷の動作が保障できなくなってしまうからである。
発明者がシミュレーションを行った結果、デジタルＰＷＭ制御を実現するための、デジタルＰＷＭ信号発生器には、最低でも１２ビットの分解能を必要とし、２０ｐｓｅｃの単位でＰＷＭ信号を形成できる必要があることが判っている。２０ｐｓｅｃとは、周波数に換算すると５０ＧＨｚに相当する。
【０００６】
５０ＧＨｚという超高周波は、容易に生成できるものではない。そこで、バッファ遅延回路という技術で、微小な遅延を実現する技術が知られている。しかし、この技術でも、微小な遅延を実現しようとすればするほど、消費電力が増大し、実用に耐えないといわれている。また、バッファ遅延回路を１２ビット分の数用意すると、その回路規模は膨大になってしまう。
【０００７】
本発明はかかる点に鑑みてなされたものであり、少ない回路規模及び消費電力を実現し、集積回路の実装に好適な、デジタルＰＷＭ回路のための可変遅延回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の可変遅延回路は、第一のバイアス電圧で第一の遅延時間が設定され、複数直列接続される第一バッファ遅延素子と、前記第一バッファ遅延素子の各タップを選択する第一マルチプレクサと、前記第一マルチプレクサの出力が入力端子に接続され、前記第一のバイアス電圧とは異なる第二のバイアス電圧で前記第一バッファ遅延素子とは異なる第二の遅延時間が設定され、複数直列接続される第二バッファ遅延素子と、前記第二バッファ遅延素子の各タップを選択する第二マルチプレクサと、数値入力を受けて前記第一マルチプレクサ及び前記第二マルチプレクサに前記第一の遅延時間と前記第二の遅延時間の最大公約数の遅延時間を分解能とするアドレスを出力するデコーダとよりなるものである。
【０００９】
本発明では、先ず第一バッファ遅延素子と、第二バッファ遅延素子とをそれぞれ複数直列接続する。それら直列接続されたバッファ遅延素子に対し、それぞれのタップを取り出すマルチプレクサを接続する。
そして、第一バッファ遅延素子が生成する第一の遅延時間と、第二バッファ遅延素子が生成する第二の遅延時間との、最大公約数の遅延時間を分解能とするタップの組み合わせを、デコーダからマルチプレクサへアドレスデータを与えて、実現する。
【発明の効果】
【００１０】
本発明により、少ない回路規模及び消費電力を実現し、集積回路の実装に向いている、デジタルＰＷＭ回路のための可変遅延回路を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を、図１〜図１３を参照して説明する。
【００１２】
図１は、本発明の実施形態の例である、スイッチング電源装置のブロック図である。
直流電源１０２のプラス側端子には、スイッチングのためのＮチャネル型ＦＥＴ１０３のドレインが接続されている。ＦＥＴ１０３のソースにはコイルＬ１０４とコンデンサＣ１０５よりなる平滑回路が接続され、その後に負荷１０６が接続されている。
負荷１０６の端子間電圧はＡ／Ｄ変換器１０７によりデータ化される。Ａ／Ｄ変換器１０７が出力する電圧データは、加算器１０８に入力される。加算器１０８は参照電圧データ１０９との差を演算し、電位差データを出力する。電位差データはデジタル信号処理器（"Digital Signal Processor"以下「ＤＳＰ」）１１０に入力される。ＤＳＰ１１０はスイッチング制御、すなわちＰＷＭ制御のための、オン時間を指定するデータを算出する演算処理を行い、ＰＷＭ制御データを出力する。
【００１３】
ＰＷＭ制御データはデジタルパルス幅変調（"Digital Pulse Width Modulation"以下「ＤＰＷＭ」）回路１１１に入力される。ＤＰＷＭ回路１１１は、ＰＷＭ制御データをＰＷＭ波に変換する。つまり、ＰＷＭ制御データに比例したデューティ比のＰＷＭ信号を発生する。
ＤＰＷＭ回路１１１から出力されるＰＷＭ波は、ドライバ１１２によって電圧増幅される。この電圧信号は、ＦＥＴ１０３のゲートをオン／オフ制御する。
【００１４】
発明者が実施したシミュレーションの結果では、実用的なＤＰＷＭ回路は、最低でも１２ビットの分解能を必要とすることがわかっている。
本実施形態では、一例として１３ビットのＤＰＷＭ回路を実現するための技術を開示する。
【００１５】
図２はＤＰＷＭ回路１１１のブロック図である。
ＤＰＷＭ回路１１１は、二つのデジタル時間変換器（"Digital to Time Converter"以下「ＤＴＣ」）を直列に接続し、その出力信号をＯＲゲート２０２で合成している。
ＤＳＰ１１０から出力される１３ビットのＰＷＭ制御データは、上位３ビットと下位１０ビットに分割される。
【００１６】
上位３ビットのデータは、粗ＤＴＣ２０３に入力される。粗ＤＴＣ２０３は、１２．５ＭＨｚのサンプリングクロックｆｓと１００ＭＨｚのシステムクロックｆＣＬＫを得て、０〜７０ｎｓｅｃまでのＰＷＭ波を生成する。
下位１０ビットのデータは、微ＤＴＣ２０４に入力される。微ＤＴＣ２０４は、システムクロックｆＣＬＫと粗ＤＴＣ２０３が出力するＰＷＭ波を得て、０〜１０ｎｓｅｃまでの遅延を、粗ＰＷＭ波に与える。
粗ＤＴＣ２０３が出力する粗ＰＷＭ波と、微ＤＴＣ２０４が出力する微細な遅延を伴う粗ＰＷＭ波は、それぞれＯＲゲート２０２に入力される。ＯＲゲート２０２からは、粗ＤＴＣ２０３と微ＤＴＣ２０４の出力を合成した、合成ＰＷＭ波が出力される。
【００１７】
図３は粗ＤＴＣ２０３のブロック図である。
３ビットのカウンタ３０２はｆＣＬＫを計数すると共に、ｆｓの立ち上がりエッジでリセットされる。つまり、このカウンタ３０２は０から７までの値をｆＣＬＫのタイミングで出力するループカウンタである。
カウンタ３０２の出力と、ＤＳＰ１１０の上位３ビットのデータは、それぞれデジタル比較器３０３に入力される。デジタル比較器３０３は、カウンタ３０２の出力がＤＳＰ１１０の上位３ビットのデータを越えた時に論理の真から偽になり、出力波形が立ち下がる。
カウンタ３０２の出力信号はＤフリップフロップ（以下「Ｄ−ＦＦ」）３０４のＤ端子に入力される。Ｄ−ＦＦ３０４はカウンタ３０２の出力信号とｆＣＬＫの立ち下がりを同期させて、ジッタを除去するために設けられている。
【００１８】
図４（ａ）、（ｂ）及び（ｃ）はｆＣＬＫとｆｓと粗ＤＴＣ２０３の出力信号の関係を示すタイムチャートである。
図４（ａ）及び（ｂ）を参照するとわかるように、１００ＭＨｚのｆＣＬＫを８分周すると、１２．５ＭＨｚのｆｓが得られる。
ｆＣＬＫの１周期は１０ｎｓｅｃである。カウンタ３０２は、０から７までを計数するので、図４（ｃ）に示すように、０ｎｓｅｃから１０ｎｓｅｃ単位で最大７０ｎｓｅｃまでのＰＷＭ波を生成する。
【００１９】
図５は微ＤＴＣ２０４のブロック図である。
ＤＳＰ１１０から出力されるデータのうち、下位１０ビットのデータは、ＲＯＭよりなるデコーダ５０２に入力される。デコーダ５０２は下位１０ビットデータの入力を受けて、第一可変ディレイ部５０３及び第二可変ディレイ部５０４にある第一マルチプレクサ５０５及び第二マルチプレクサ５０６にアドレスデータを供給する。第一マルチプレクサ５０５及び第二マルチプレクサ５０６はアドレスデータを受けて、直列接続されている複数のバッファ遅延素子のうちの一つの出力端子を選択する。なお、デコーダ５０２は第一マルチプレクサ５０５及び第二マルチプレクサ５０６に対し、基本的には夫々異なるアドレスデータを供給する。
【００２０】
第一可変ディレイ部５０３と第二可変ディレイ部５０４は、どちらも基本的には全く同じ構成である。複数のバッファ遅延素子が直列接続され、その入力端子と出力端子がマルチプレクサに接続されている。
第一可変ディレイ部５０３の、第一バッファ遅延素子５０７の最初の入力端子には、粗ＤＴＣ２０３から出力されるＰＷＭ波信号ＣＬＫinが入力される。第一バッファ遅延素子５０７はそれぞれ全く同じ回路構成であり、その遅延時間はバイアス電圧にて制御されている。
【００２１】
第一可変ディレイ部５０３の第一バッファ遅延素子５０７に供給されるバイアス電圧は、第一遅延ロックループ回路（"Delay Locked Loop"以下「ＤＬＬ」）５０８によって生成される。
第一ＤＬＬ５０８は、周知の遅延素子よりなるＰＬＬである。第一可変ディレイ部５０３の第一バッファ遅延素子５０７と全く同じ回路構成である第一バッファ遅延素子５０９が所定の数だけ直列接続された入力端子側に、ｆＣＬＫが供給される。そして、第一バッファ遅延素子５０９の出力とｆＣＬＫが位相比較器５１０に入力される。位相比較器５１０の出力はローパスフィルタ（以下「ＬＰＦ」）５１１を通じて第一バッファ遅延素子５０７のバイアス電圧として供給される。
【００２２】
このように構成されたＤＬＬは、直列接続された複数のバッファ遅延素子が、ｆＣＬＫを１周期遅らせるように動作する。したがって、バッファ遅延素子の数が増えれば増えるほど、バッファ遅延素子の遅延時間を短くすることができる。また、ＤＬＬは集積回路の製造プロセスのばらつきや動作温度等の不安定要素に対しても、入力されるクロックｆＣＬＫを基準として、自律的に正確な制御電圧Ｖｂｉａｓを生成することができる。
【００２３】
第二可変ディレイ部５０４の、第二バッファ遅延素子５１２の最初の入力端子には、第一可変ディレイ部５０３から出力される遅延されたＰＷＭ波信号が入力される。先に説明した第一可変ディレイ部５０３と同様に、第二バッファ遅延素子５１２の遅延時間は、第二ＤＬＬ５１３が生成するバイアス電圧によって制御される。
【００２４】
図６（ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、バッファ遅延素子のシンボルと、内部構成と、回路の一例を示す図である。
図５に示したバッファ遅延素子は、図６（ａ）に示すようなシンボルで表現されている。このバッファ遅延素子の内部は、図６（ｂ）に示すように、バイアス電圧で遅延時間を制御されるＮＯＴゲート６０３が直列接続されている。
【００２５】
図６（ｃ）、（ｄ）及び（ｅ）は具体的なＮＯＴゲート６０３の回路例である。
図６（ｃ）は、二つのＦＥＴ６０４及び６０５がＣ−ＭＯＳ ＦＥＴ（Complementary MOS FET）を構成している。この、二つのＦＥＴ６０４及び６０５の出力側（ドレイン）に電圧Ｖｂｉａｓを印加したコンデンサＣ６０６を接続する。ドレインからコンデンサＣ６０６に対する充放電によって、入力される矩形波のエッジに遅延が生じる。したがって、この回路では遅延時間はＶｂｉａｓで調節できる。
【００２６】
図６（ｄ）は、Ｃ−ＭＯＳ ＦＥＴを構成する二つのＦＥＴ６０７及び６０８の出力側（ドレイン）に、電圧Ｖｂｉａｓを印加したＦＥＴ６０９を通じて、接地されたコンデンサＣ６１０を接続したものである。コンデンサＣ６１０への充放電の電流制御がＦＥＴ６０９によって調節されることにより、遅延が生じる。つまり、ＦＥＴ６０９は可変抵抗の役割を果たしている。したがって、この回路でも遅延時間はＶｂｉａｓで調節できる。
【００２７】
図６（ｅ）は、Ｃ−ＭＯＳ ＦＥＴを構成する二つのＦＥＴ６１１及び６１２の両端のソースに、更にＦＥＴ６１３及び６１４を接続し、それぞれのＦＥＴのゲートをＶｂｉａｓｐとＶｂｉａｓｎで制御している。Ｃ−ＭＯＳ ＦＥＴのソース−ドレイン間を流れる電流を追加した二つのＦＥＴで制御することで、遅延が生じる。つまり、この回路では遅延時間はＶｂｉａｓｐとＶｂｉａｓｎで調節できる。
【００２８】
ここで、図６（ｃ）、（ｄ）及び（ｅ）に開示した、微小な遅延時間を実現するＮＯＴゲート６０３は、その回路構成に起因して、遅延時間を短くすればするほど、消費電力が増える傾向にある。
一例として、図６（ｄ）の回路で説明する。コンデンサＣ６１０の充放電の時間を短くするには、可変抵抗の役目を担うＦＥＴ６０９が形成する抵抗が小さくなる必要がある。抵抗値が小さいということは、その抵抗に流れる電流が多いことを意味する。そして電流の増加は回路の発熱として現れる。このような回路を集積回路に実装すると、集積回路全体に悪影響を及ぼす。
【００２９】
バッファ遅延素子の遅延時間を明確に決定するために、マルチプレクサを構成するバッファ遅延素子と、ＤＬＬを構成するバッファ遅延素子は、同じ回路構成であることが好ましい。
図５の場合では、第一マルチプレクサ５０５の第一バッファ遅延素子５０７と、第一ＤＬＬ５０８の第一バッファ遅延素子５０９が、同じ回路構成であることが好ましい。同様に、第二マルチプレクサ５０６の第二バッファ遅延素子５１２と、第二ＤＬＬ５１３の第二バッファ遅延素子５１４が、同じ回路構成であることが好ましい。
【００３０】
図７（ａ）及び（ｂ）と、図８（ｃ）及び（ｄ）は、微ＤＴＣ２０４の動作原理を示す図である。
図７（ａ）では、第一マルチプレクサ５０５がＣＬＫinを直接選択し、第二マルチプレクサ５０６が三つ目の第二バッファ遅延素子５１２の出力を選択している。このときの遅延時間は、τ１×０＋τ２×３である。なお、τ１は第一バッファ遅延素子５０７の遅延時間、τ２は第二バッファ遅延素子５１２の遅延時間である。
図７（ｂ）では、第一マルチプレクサ５０５が一つ目の第一バッファ遅延素子５０７の出力を選択し、第二マルチプレクサ５０６が二つ目の第二バッファ遅延素子５１２の出力を選択している。このときの遅延時間は、τ１×１＋τ２×２である。
図８（ｃ）では、第一マルチプレクサ５０５が二つ目の第一バッファ遅延素子５０７の出力を選択し、第二マルチプレクサ５０６が一つ目の第二バッファ遅延素子５１２の出力を選択している。このときの遅延時間は、τ１×２＋τ２×１である。
図８（ｄ）では、第一マルチプレクサ５０５が三つ目の第一バッファ遅延素子５０７の出力を選択し、第二マルチプレクサ５０６が第一マルチプレクサ５０５の出力を直接選択している。このときの遅延時間は、τ１×３＋τ２×０である。
【００３１】
ここで、図７（ａ）の遅延時間の式と、図７（ｂ）の遅延時間の式を見比べると、図７（ｂ）ではτ１が一つ増えると共に、τ２が一つ減っている。つまり、（τ１×１＋τ２×２）−（τ１×０＋τ２×３）＝τ１−τ２の差が生じている。
ここで、τ１＞τ２であれば、図７（ａ）と図７（ｂ）との間で、τ１−τ２の分だけ、遅延が生じている。同様に、図７（ｂ）から図８（ｃ）へ、そして図８（ｄ）と、夫々の間でも、τ１−τ２の分だけ、遅延が生じている。つまり、二つの異なる遅延時間が設定されているバッファ遅延素子の、遅延時間の差で、微ＤＴＣ２０４全体の遅延量を制御することができるのである。
【００３２】
ところで、図７（ａ）の状態では、τ２×３の遅延が既に生じている。これは、微ＤＴＣ２０４全体のオフセット遅延であり、ＤＰＷＭ回路１１１全体の応答遅延として現れる。但し、このオフセット遅延は回路全体から見ると微小な遅延であると共に、微ＤＴＣ２０４が生成する遅延は相対的なものなので、回路全体の動作には殆ど影響しない。
【００３３】
図７と図８では、極めて簡単な例として、マルチプレクサでバッファ遅延素子を順番に繋ぎ換えた場合の例を示した。
しかし、本実施形態では１０ビットの分解能を実現したい。１０ビットとは、０から１０２３までの数値である。このような数を、先に示した方法で実現しようとすると、バッファ遅延素子を二千個以上設けなければならない。
そこで、拡張ユークリッド互除法を応用した、バッファ遅延の選択方法を実施する。
【００３４】
周知のように、拡張ユークリッド互除法とは、二つの数ｘとｙの最大公約数をＧＣＤ（ｘ，ｙ）として、ａｘ＋ｂｙ＝ＧＣＤ（ｘ，ｙ）となる、整数ａとｂを効率よく計算する方法である。この考え方を応用する。
ｘに遅延時間τ１、ｙに遅延時間τ２を設定する。そして、
・ａ１ｘ＋ｂ１ｙ＝ＧＣＤ（ｘ，ｙ）を満たすａ１とｂ１、
・ａ２ｘ＋ｂ２ｙ＝２ＧＣＤ（ｘ，ｙ）を満たすａ２とｂ２、
・ａ３ｘ＋ｂ３ｙ＝３ＧＣＤ（ｘ，ｙ）を満たすａ３とｂ３、
・・・
・ａｎｘ＋ｂｎｙ＝ｎＧＣＤ（ｘ，ｙ）を満たすａｎとｂｎを、求める。
ａｎとｂｎの組は、複数の組み合わせが得られる。その組み合わせの中で、最も小さい数になる組み合わせを見出す。
この、ａｎとｂｎの組が、第一マルチプレクサ５０５及び第二マルチプレクサ５０６に与えるアドレス、つまりバッファ遅延素子の数となる。
このように微ＤＴＣ２０４を構成することにより、二つのバッファ遅延素子の最大公約数を分解能とする、微ＤＴＣ２０４を実現することができる。
【００３５】
ａｎとｂｎの計算方法は特に問わない。夫々に整数を順番に代入して計算し、その結果を保持しておき、最終的に得られた組み合わせの中から最良の値のものを取り出す、というやり方で十分である。
演算結果はＲＯＭよりなるデコーダ５０２回路に書き込まれて用いられる。
【００３６】
図９は、二つのバッファ遅延素子の遅延時間の最大公約数を分解能とする微ＤＴＣ２０４の一例を示すブロック図である。なお、ＤＬＬやＯＲゲート２０２は省略している。
第一バッファ遅延素子５０７の遅延時間τ１は１６０ｐｓｅｃであり、バッファ遅延素子の数は３８個である。
第二バッファ遅延素子５１２の遅延時間τ２は２９０ｐｓｅｃであり、バッファ遅延素子の数は４４個である。
第一バッファ遅延素子５０７の１４個目の出力と、第二バッファ遅延素子５１２の７個目の出力を、基準位置とする。基準位置はバッファ遅延素子の数を「０」と設定する。
【００３７】
以下、第一マルチプレクサ５０５及び第二マルチプレクサ５０６の動作を説明する。
・遅延量０の時は、第一マルチプレクサ５０５は基準位置である「０」を、第二マルチプレクサ５０６は基準位置である「０」を、夫々選択する。
・遅延量１の時は、第一マルチプレクサ５０５は「−９」個を、第二マルチプレクサ５０６は「５」個を、夫々選択する。このときの遅延時間は
−９τ１＋５τ２＝−９×１６０＋５×２９０＝１０（ｐｓｅｃ）
である。
・遅延量２の時は、第一マルチプレクサ５０５は「１１」個を、第二マルチプレクサ５０６は「−６」個を、夫々選択する。このときの遅延時間は
１１τ１−６５τ２＝１１×１６０−６×２９０＝２０（ｐｓｅｃ）
【００３８】
以下同様に、以下のようなバッファ遅延の段数を、マルチプレクサに与える。
遅延量０のとき、第一マルチプレクサ５０５＝０、第二マルチプレクサ５０６＝０、遅延時間＝０ｐｓｅｃ、
遅延量１のとき、第一マルチプレクサ５０５＝−９、第二マルチプレクサ５０６＝５、遅延時間＝１０ｐｓｅｃ、
遅延量２のとき、第一マルチプレクサ５０５＝１１、第二マルチプレクサ５０６＝−６、遅延時間＝２０ｐｓｅｃ、
遅延量３のとき、第一マルチプレクサ５０５＝２、第二マルチプレクサ５０６＝−１、遅延時間＝３０ｐｓｅｃ、
遅延量４のとき、第一マルチプレクサ５０５＝−７、第二マルチプレクサ５０６＝４、遅延時間＝４０ｐｓｅｃ、
・・・
遅延量１０２３のとき、第一マルチプレクサ５０５＝１５、第二マルチプレクサ５０６＝２７、遅延時間＝１０２３０ｐｓｅｃ
【００３９】
以上のように、微ＤＴＣ２０４は１０ｐｓｅｃ単位の分解能で、遅延時間を設定することができる。１０ｐｓｅｃとは、周波数１００ＧＨｚに相当する。すなわち、本実施形態の微ＤＴＣは、１００ＭＨｚのシステムクロックで周波数１００ＧＨｚに相当する分解能を得ることができるのである。
【００４０】
上記の遅延量とバッファ遅延の段数の関係を、ＲＯＭよりなるデコーダ５０２に書き込む。すると、ＤＳＰ１１０から与えられる下位１０ビットの値に従って、第一マルチプレクサ５０５及び第二マルチプレクサ５０６に夫々バッファ遅延素子を選択するアドレスデータが出力される。
【００４１】
図６にて説明したように、バッファ遅延素子単体で微小な遅延時間を実現しようとすると、回路全体の消費電力の増大を招く。しかし、上述した、二つのバッファ遅延素子の遅延時間同士の最大公約数を分解能とする、本実施形態の方式を採用すれば、消費電力の少ない、長い遅延時間のバッファ遅延素子同士の最大公約数の遅延時間が、分解能として得ることができる。つまり、消費電力が少ないながら、微小な遅延時間の生成を可能とする、高分解能のＤＴＣを実現することができる。そして、本実施形態のＤＴＣの回路構成は極めて単純であると共に、バッファ遅延素子の数も従来技術と比較して極めて少ない数で済む。
【００４２】
前述の図５及び図９では、マルチプレクサとバッファ遅延素子の組み合わせよりなる可変ディレイ部が、第一可変ディレイ部５０３と第二可変ディレイ部５０４の、二段構成となっていた。これを、三段構成にすることもできる。
図１０は微ＤＴＣ２０４のブロック図である。図９との違いは、可変ディレイ部が三段構成になっている点である。
第一可変ディレイ部１００２は遅延時間１６０ｐｓｅｃの第一バッファ遅延素子１００３が１３個直列接続されている。基準位置は５個目である。
第二可変ディレイ部１００４は遅延時間７３０ｐｓｅｃの第二バッファ遅延素子１００５が１６個直列接続されている。基準位置は１個目である。
第三可変ディレイ部１００６は遅延時間２９０ｐｓｅｃの第三バッファ遅延素子１００７が１１個直列接続されている。基準位置は４個目である。
デコーダ１００８は、第一マルチプレクサ１００９、第二マルチプレクサ１０１０及び第三マルチプレクサ１０１１にそれぞれアドレスデータを供給する。
【００４３】
図１０の微ＤＴＣ２０４のバッファ遅延段数も、図９に示した内容と実質的には同じである。
以下のようなバッファ遅延の段数を、各々のマルチプレクサに与える。
遅延量０のとき、第一マルチプレクサ１００９＝０、第二マルチプレクサ１０１０＝０、第三マルチプレクサ１０１１＝０、遅延時間＝０ｐｓｅｃ、
遅延量１のとき、第一マルチプレクサ１００９＝１、第二マルチプレクサ１０１０＝−１、第三マルチプレクサ１０１１＝２、遅延時間＝１０ｐｓｅｃ、
遅延量２のとき、第一マルチプレクサ１００９＝１、第二マルチプレクサ１０１０＝１、第三マルチプレクサ１０１１＝−３、遅延時間＝２０ｐｓｅｃ、
遅延量３のとき、第一マルチプレクサ１００９＝２、第二マルチプレクサ１０１０＝０、第三マルチプレクサ１０１１＝−１、遅延時間＝３０ｐｓｅｃ、
遅延量４のとき、第一マルチプレクサ１００９＝３、第二マルチプレクサ１０１０＝−１、第三マルチプレクサ１０１１＝１、遅延時間＝４０ｐｓｅｃ、
・・・
遅延量１０２３のとき、第一マルチプレクサ１００９＝１、第二マルチプレクサ１０１０＝１３、第三マルチプレクサ１０１１＝２、遅延時間＝１０２３０ｐｓｅｃ
【００４４】
図１１は、二段構成の微ＤＴＣ２０４の設計を示すグラフである。
グラフの横軸は、第二バッファ遅延素子５１２の遅延時間を、第一バッファ遅延素子５０７の遅延時間と第二バッファ遅延素子５１２の遅延時間との最大公約数で割った値である。先の図９の場合では２９０ｐｓｅｃ÷１０ｐｓｅｃ＝２９である。これは言い換えれば「基数」である。
グラフの縦軸は、バッファ遅延素子の総数である。
このグラフでは、τ２／τ１＝１．８として設計した場合の、シミュレーションを示している。
演算の結果、二段構成の場合では、τ１／τ＝１６、τ２／τ＝２９の場合が、最もバッファ遅延素子の総数を少なくすることができることがわかった。
【００４５】
ａｘ＋ｂｙ＝ＧＣＤ（ｘ，ｙ）という式は、不定方程式である。したがって、ｘもｙも任意の値を採り得る。ただ、ｘとｙ、つまり遅延時間の基となる基数は、何でも良いという訳ではない。その値の採り方次第で、バッファ遅延素子の数が大幅に上下してしまう。
本実施形態の微ＤＴＣ２０４を集積回路として実装する際、できるだけ回路規模を小さくすることが求められる。そのとき、図１１のようなシミュレーションを行うことで、微ＤＴＣ２０４の最適な設計ができる。
【００４６】
図１２は、微ＤＴＣ２０４の段数の設計を示すグラフである。
グラフの横軸は、入力されるビット数を示す。
グラフの縦軸は、バッファ遅延素子の総数を示す。
二段構成の場合よりも、三段構成の場合の方が、格段にバッファ遅延素子の総数を少なくできることが判る。
三段構成と四段構成とを比較すると、殆ど差がないことも判る。そして、この場合、三段構成と四段構成とでは、ＤＬＬの数が四段構成の方が多くなるので、却ってバッファ遅延素子の数が増えてしまう。
【００４７】
本実施形態には、以下のような応用例が考えられる。
（１）バッファ遅延素子毎にマルチプレクサを設けることができる。
図１３は、微ＤＴＣのブロック図である。但し、ＤＬＬの表記は省略している。
マルチプレクサ１３０４ａ、１３０４ｂ及び１３０４ｃは、入力される信号に対して第一バッファ遅延素子１３０２を通すか否かを切り換える。
同様に、マルチプレクサ１３０４ｄ、１３０４ｅ及び１３０４ｆは、入力される信号に対して第二バッファ遅延素子１３０３を通すか否かを切り換える。
この場合、デコーダ１３０５がバッファ遅延素子のオン／オフの選択を任意に設定することができるので、集積回路のプロセス処理のばらつきに起因する、バッファ遅延素子の遅延時間のばらつきを最小限に抑止することが期待できる。
【００４８】
本実施形態においては、スイッチング電源装置に用いられる微ＤＴＣの技術内容を開示した。
システムクロックよりも高分解能のＤＴＣを、低消費電力、且つ最小の回路規模で、実現することができる。
本実施形態の微ＤＴＣの回路構成は単純であるので、集積化に向いている。
【００４９】
以上、本発明の実施形態例について説明したが、本発明は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含むことは言うまでもない。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態の例である、スイッチング電源装置のブロック図である。
【図２】ＤＰＷＭ回路のブロック図である。
【図３】粗ＤＴＣのブロック図である。
【図４】ｆＣＬＫとｆｓと粗ＤＴＣの出力信号の関係を示すタイムチャートである。
【図５】微ＤＴＣのブロック図である。
【図６】バッファ遅延素子のシンボルと、内部構成と、回路の一例を示す図である。
【図７】微ＤＴＣの動作原理を示す図である。
【図８】微ＤＴＣの動作原理を示す図である。
【図９】二つのバッファ遅延素子の遅延時間の最大公約数を分解能とする微ＤＴＣの一例を示すブロック図である。
【図１０】微ＤＴＣのブロック図である。
【図１１】二段構成の微ＤＴＣの設計を示すグラフである。
【図１２】微ＤＴＣの段数の設計を示すグラフである。
【図１３】微ＤＴＣのブロック図である。
【符号の説明】
【００５１】
１０２…直流電源、１０３…ＦＥＴ、Ｌ１０４…コイル、Ｃ１０５…コンデンサ、１０６…負荷、１０７…Ａ／Ｄ変換器、１０８…加算器、１０９…参照電圧データ、１１１…ＤＳＰ、１１２…ＤＰＷＭ回路、１１３…ドライバ、２０２…ＯＲゲート、２０３…粗ＤＴＣ、２０４…微ＤＴＣ、３０２…カウンタ、３０３…デジタル比較器、３０４…Ｄ−ＦＦ、５０２…デコーダ、５０３…第一可変ディレイ部、５０４…第二可変ディレイ部、５０５…第一マルチプレクサ、５０６…第二マルチプレクサ、５０７、５０９…第一バッファ遅延素子、５０８…第一ＤＬＬ、５１０、５１５…位相比較器、５１１、５１６…ＬＰＦ、５１２、５１４…第二バッファ遅延素子、５１３…第二ＤＬＬ、６０３…ＮＯＴゲート、６０４、６０５、６０７、６０８、６０９、６１１、６１２、６１３、６１４…ＦＥＴ、Ｃ６０６、Ｃ６１０…コンデンサ、１００２…第一可変ディレイ部、１００３…第一バッファ遅延素子、１００４…第二可変ディレイ部、１００５…第二バッファ遅延素子、１００６…第三可変ディレイ部、１００７…第三バッファ遅延素子、１００８…デコーダ、１００９…第一マルチプレクサ、１０１０…第二マルチプレクサ、１０１１…第三マルチプレクサ
【特許請求の範囲】
【請求項１】
第一のバイアス電圧で第一の遅延時間が設定され、複数直列接続される第一バッファ遅延素子と、
前記第一バッファ遅延素子の各タップを選択する第一マルチプレクサと、
前記第一マルチプレクサの出力が入力端子に接続され、前記第一のバイアス電圧とは異なる第二のバイアス電圧で前記第一バッファ遅延素子とは異なる第二の遅延時間が設定され、複数直列接続される第二バッファ遅延素子と、
前記第二バッファ遅延素子の各タップを選択する第二マルチプレクサと、
数値入力を受けて前記第一マルチプレクサ及び前記第二マルチプレクサに前記第一の遅延時間と前記第二の遅延時間の最大公約数の遅延時間を分解能とするアドレスを出力するデコーダと
よりなる可変遅延回路。
【請求項２】
更に、
クロック入力を受けて複数直列接続される第三バッファ遅延素子と、
前記第三バッファ遅延素子の出力と前記クロック入力とが入力される第一位相比較器と、
前記第一位相比較器の出力信号が供給され、前記第三バッファ遅延素子及び前記第一バッファ遅延素子のバイアス電圧を出力する第一ローパスフィルタと、
前記クロック入力を受けて複数直列接続される第四バッファ遅延素子と、
前記第四バッファ遅延素子の出力と前記クロック入力とが入力される第二位相比較器と、
前記第二位相比較器の出力信号が供給され、前記第四バッファ遅延素子及び前記第二バッファ遅延素子のバイアス電圧を出力する第二ローパスフィルタと
を具備する請求項１記載の可変遅延回路。
【請求項１】
第一のバイアス電圧で第一の遅延時間が設定され、複数直列接続される第一バッファ遅延素子と、
前記第一バッファ遅延素子の各タップを選択する第一マルチプレクサと、
前記第一マルチプレクサの出力が入力端子に接続され、前記第一のバイアス電圧とは異なる第二のバイアス電圧で前記第一バッファ遅延素子とは異なる第二の遅延時間が設定され、複数直列接続される第二バッファ遅延素子と、
前記第二バッファ遅延素子の各タップを選択する第二マルチプレクサと、
数値入力を受けて前記第一マルチプレクサ及び前記第二マルチプレクサに前記第一の遅延時間と前記第二の遅延時間の最大公約数の遅延時間を分解能とするアドレスを出力するデコーダと
よりなる可変遅延回路。
【請求項２】
更に、
クロック入力を受けて複数直列接続される第三バッファ遅延素子と、
前記第三バッファ遅延素子の出力と前記クロック入力とが入力される第一位相比較器と、
前記第一位相比較器の出力信号が供給され、前記第三バッファ遅延素子及び前記第一バッファ遅延素子のバイアス電圧を出力する第一ローパスフィルタと、
前記クロック入力を受けて複数直列接続される第四バッファ遅延素子と、
前記第四バッファ遅延素子の出力と前記クロック入力とが入力される第二位相比較器と、
前記第二位相比較器の出力信号が供給され、前記第四バッファ遅延素子及び前記第二バッファ遅延素子のバイアス電圧を出力する第二ローパスフィルタと
を具備する請求項１記載の可変遅延回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００８−２７１５３３（Ｐ２００８−２７１５３３Ａ）
【公開日】平成２０年１１月６日（２００８．１１．６）
【国際特許分類】
【出願番号】特願２００８−７８８５１（Ｐ２００８−７８８５１）
【出願日】平成２０年３月２５日（２００８．３．２５）
【出願人】（５０４１４５３６４）国立大学法人群馬大学 (352)
【Ｆターム（参考）】
【公開日】平成２０年１１月６日（２００８．１１．６）
【国際特許分類】
【出願日】平成２０年３月２５日（２００８．３．２５）
【出願人】（５０４１４５３６４）国立大学法人群馬大学 (352)
【Ｆターム（参考）】
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