周波数調整回路を備えた発振回路
【課題】広い温度範囲にわたって周波数を高精度に自動調整することができる周波数調整回路を備えた発振回路を得る。
【解決手段】第１コンデンサ回路２３は、データ信号Ｄ０〜Ｄ２に応じた第１合成容量値をなし、選択回路２４は、データ信号Ｄ０〜Ｄ２に応じて、データ入力端子Ｄｉ３〜Ｄｉ７に入力された５つの信号を、出力端子Ｑ０〜Ｑ７の内、連続した５つの出力端子から対応して第２コンデンサ回路２５に出力し、第２コンデンサ回路２５は、選択回路２４から出力されたデータ信号に応じた第２合成容量値をなすようにして、第１コンデンサ回路２３で選択された第１合成容量値が大きくなるにつれて、調整に用いる第２コンデンサ回路２５の第２合成容量値を大きい系列にシフトするようにした。
【解決手段】第１コンデンサ回路２３は、データ信号Ｄ０〜Ｄ２に応じた第１合成容量値をなし、選択回路２４は、データ信号Ｄ０〜Ｄ２に応じて、データ入力端子Ｄｉ３〜Ｄｉ７に入力された５つの信号を、出力端子Ｑ０〜Ｑ７の内、連続した５つの出力端子から対応して第２コンデンサ回路２５に出力し、第２コンデンサ回路２５は、選択回路２４から出力されたデータ信号に応じた第２合成容量値をなすようにして、第１コンデンサ回路２３で選択された第１合成容量値が大きくなるにつれて、調整に用いる第２コンデンサ回路２５の第２合成容量値を大きい系列にシフトするようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶振動子等の圧電振動子を用いた発振回路に関し、特に温度変化による周波数変動を自動調整する周波数調整回路を備えた発振回路に関する。
【背景技術】
【０００２】
水晶振動子等の圧電振動子（以下、振動子とは圧電振動子を示す）を用いた発振回路では、同じ品種の振動子を使用しても振動子間のバラツキによって発振周波数が異なっていた。
また、図４で示すように、同一の振動子においても周囲温度の影響を受けて発振周波数が変化していた。図４の場合では、２５℃付近では周波数の偏差がほぼ０であったものが、−５０℃では約−１２０ｐｐｍとなり、１００℃では約−１８０ｐｐｍとなって周波数が低くなってしまう。このため、広い温度範囲にわたって高精度の周波数を得るようにする必要がある場合は、温度による周波数の変動を補正する周波数調整回路が必要であった。
【０００３】
更に、反転増幅回路の入力端と出力端との間に振動子を接続し、該入力端と該出力端に負荷容量を接続した構成の発振回路では、図５に示すように、周波数変化と該負荷容量の関係はリニアではない。すなわち、水晶発振回路の負荷容量の変化量に対する発振周波数の変化量は、負荷容量が小さいときは、負荷容量の小さい変化で発振周波数は大きく変化するが、負荷容量が大きい場合は、同じ負荷容量の変化に対して、発振周波数の変化量は小さくなる。なお、負荷容量とは入力に接続した容量と、出力に接続した容量を直列接続した場合の合成容量である。
【０００４】
図６は、周波数調整回路を有する発振回路の従来例を示した図である（例えば、特許文献１参照。）。
発振回路１００は、水晶振動子１０１、帰還抵抗１０２、反転増幅回路１０３、ゲートコンデンサ１０４、ドレインコンデンサ１０５、容量可変装置１０６で構成されている。ゲートコンデンサ１０４とドレインコンデンサ１０５は、複数のコンデンサでそれぞれ構成されており、容量可変装置１０６によって該各コンデンサの接続を切り換えて、容量を可変できるようにしていた。
【０００５】
このような発振回路で周波数調整を行う場合は、容量可変装置１０６によって、ゲートコンデンサ１０４の容量とドレインコンデンサ１０５の容量を同時に変更していた。このため、ゲートコンデンサ１０４の容量か、ドレインコンデンサ１０５の容量のどちらか一方だけを変更する場合よりも、可変容量値を小さくすることができる。また、ゲートコンデンサ１０４の容量とドレインコンデンサ１０５の容量との差が小さくなり、発振の安定性が向上する等のメリットがあった。
【０００６】
図７は、周波数調整回路を含む発振回路の他の回路例を示した図である（例えば、特許文献２参照。）。
図７の発振回路１１０は、水晶振動子１１１、帰還抵抗１１２、反転増幅回路１１３、ゲートコンデンサ１１４、ドレインコンデンサ１１５、ゲート容量調整用コンデンサ１１６〜１１９、固定コンデンサ１２０、スイッチ１２１〜１２４及びＰＲＯＭ１２５で構成されている。
【０００７】
このため、スイッチ１２１〜１２４をオン／オフさせて得られるゲート容量調整用コンデンサ１１６〜１１９の合成容量は、ゲート容量調整用コンデンサ１１６〜１１９のコンデンサを並列に接続した場合に得られる容量値の逆数で表される。すなわち、ゲート容量調整用コンデンサがｎ個の場合で、ｎ個のゲート容量調整用コンデンサの最大容量をＣｍａｘとし、ｎを１〜１５までの整数とすると、合成容量Ｃａｄｊは、Ｃａｄｊ＝ｎ／１５×Ｃｍａｘとなる。このため、図５で示したように、負荷容量と周波数偏差の関係が非線形の場合には、１ステップ辺りの周波数変化が比較的均等になるような調整を行うことができた。
【特許文献１】特開平３−１５５２０６号公報
【特許文献２】特開平１１−３５５０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図６のような回路では、特定の温度だけでしか調整することができないため、広範囲の温度環境下で使用する場合は周波数が大きくずれるという問題があった。また、ゲートコンデンサ１０４の容量とドレインコンデンサ１０５の容量を同時に変更するため、ゲートコンデンサ１０４とドレインコンデンサ１０５が同じ数のコンデンサで形成されている場合、各々単独に調整することができる方式よりも調整できるステップ数が少なくなるため、同じステップ数を確保する場合はコンデンサの数が増えてしまうという問題があった。このため、水晶振動子ごとのバラツキが大きく、しかも高精度に調整する必要がある場合は、ゲートコンデンサ１０４とドレインコンデンサ１０５を形成するために多くのコンデンサが必要であった。
【０００９】
また、図７の回路でも、特定の温度だけでしか調整することができないため、広範囲の温度環境下で使用する場合は周波数が大きくずれてしまうという問題があった。なお、調整可能な最大容量は、ゲート容量調整用コンデンサ１１６〜１１９の最大容量Ｃｍａｘとなり、調整容量を並列に接続する方式よりも、合成容量の最大値が１／２に減少してしまう。すなわち、同じ調整範囲を確保するためには２倍のコンデンサ容量が必要になる。これは、調整用コンデンサをＩＣに内蔵した場合、コンデンサは大きな面積を必要とするため、チップサイズが大きくなってしまい、コストアップの要因になると考えられる。
【００１０】
本発明は、このような問題を解決するためになされたものであり、広い温度範囲にわたって周波数を高精度に自動調整することができる周波数調整回路を備えた発振回路を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る発振回路は、所定の周波数の信号を生成して出力する発振回路において、
圧電振動子の両端に所定の第１コンデンサ及び第２コンデンサを対応して接続した発振回路をなす発振回路部と、
前記第１コンデンサ及び第２コンデンサに並列に接続するコンデンサの容量を変えて、前記発振回路部の発振周波数の調整を行う周波数調整回路部と、
を備え、
前記周波数調整回路部は、前記発振回路部の発振周波数における所定の変動要因の状態を示す情報に応じて、前記第１コンデンサに並列に接続するコンデンサの容量を変え、該コンデンサの容量に応じて、前記第２コンデンサに並列に接続するコンデンサの容量を変えるものである。
【００１２】
具体的には、前記周波数調整回路部は、前記第１コンデンサに並列に接続するコンデンサの容量が大きいほど、前記第２コンデンサに並列に接続するコンデンサの容量が大きくなるように、前記第２コンデンサに並列に接続するコンデンサの容量を変えるようにした。
【００１３】
この場合、前記周波数調整回路部は、
前記第１コンデンサに並列に接続され、入力された制御信号に応じた容量をなす第１可変容量回路と、
前記第２コンデンサに並列に接続され、入力された制御信号に応じた容量をなす第２可変容量回路と、
前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて、前記第１可変容量回路及び第２可変容量回路の各容量の制御を行う容量制御回路と、
を備え、
前記容量制御回路は、前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて前記第１可変容量回路の容量を変え、該第１可変容量回路の容量に応じて前記第２可変容量回路の容量を変えるようにした。
【００１４】
また、前記第１可変容量回路は、２のべき乗の系列を有する容量をなす複数のコンデンサを備え、前記容量制御回路からの制御信号に応じて該各コンデンサを選択的に前記第１コンデンサに並列に接続するようにした。
【００１５】
また、前記第２可変容量回路は、２のべき乗の系列を有する容量をなす複数のコンデンサを備え、前記容量制御回路からの制御信号に応じて該各コンデンサを選択的に前記第２コンデンサに並列に接続するようにした。
【００１６】
また、前記第２可変容量回路は、前記第１可変容量回路が備える前記コンデンサの数よりも多い前記コンデンサを備えるようにしてもよい。
【００１７】
また、前記容量制御回路は、前記第１可変容量回路及び第２可変容量回路における各コンデンサを選択するためのデータが格納されるメモリ回路部を備え、該メモリ回路部は、前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて、格納されるデータが変わるようにした。
【００１８】
この場合、前記容量制御回路は、前記メモリ回路部に格納されたデータにおける１つ以上の所定のビットデータに応じて前記第１可変容量回路のコンデンサを選択して前記第１コンデンサに並列に接続すると共に前記第２可変容量回路のコンデンサを選択し、該第２可変容量回路の選択されたコンデンサの内、前記データの残りのビットデータに応じて選択したコンデンサを前記第２コンデンサに並列に接続するようにした。
【００１９】
また、前記発振回路部の発振周波数における所定の変動要因の状態は、前記発振回路部の周囲温度であるようにした。
【発明の効果】
【００２０】
本発明の発振回路によれば、前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報、例えば周囲温度の情報に応じて、前記第１コンデンサに並列に接続するコンデンサの容量を変え、該コンデンサの容量に応じて、前記第２コンデンサに並列に接続するコンデンサの容量を変えるようにしたことから、周波数の調整分解能を維持しながら周波数調整範囲を広くすることができ、広い温度範囲においても周波数の調整が可能になった。
【００２１】
また、前記周波数調整回路部における容量制御回路に備えられた前記メモリ回路部に格納されたデータにおける１つ以上の所定のビットデータに応じて前記第１可変容量回路のコンデンサを選択して前記第１コンデンサに並列に接続すると共に前記第２可変容量回路のコンデンサを選択し、該第２可変容量回路の選択されたコンデンサの内、前記データの残りのビットデータに応じて選択したコンデンサを前記第２コンデンサに並列に接続するようにした。このことから、制御するコンデンサの数を少なくすることができ、しかも、周囲温度の情報をなす温度補償データ等を記憶するメモリ容量を大幅に削減することができ、コストの削減を図ることができる。
【発明を実施するための最良の形態】
【００２２】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における発振回路の回路例を示した図である。
図１において、発振回路１は、水晶発振回路２と、水晶発振回路２の発振周波数の調整を行う周波数調整回路３とを備えている。
水晶発振回路２は、水晶振動子を使用したコルピッツ型の発振回路をなしており、水晶振動子１１、反転増幅回路１２、帰還抵抗Ｒ１１、出力抵抗Ｒ１２、ゲートコンデンサＣＧ及びドレインコンデンサＣＤで構成されている。周波数調整回路３は、メモリ回路２１、ラッチ回路２２、第１コンデンサ回路２３、選択回路２４及び第２コンデンサ回路２５で構成されている。
【００２３】
なお、水晶発振回路２は発振回路部を、周波数調整回路３は周波数調整回路部をそれぞれなし、ドレインコンデンサＣＤが第１コンデンサをなす場合はゲートコンデンサＣＧは第２コンデンサをなし、このとき第１コンデンサ回路２３は第１可変容量回路を、第２コンデンサ回路２５は第２可変容量回路をそれぞれなす。また、ゲートコンデンサＣＧが第１コンデンサをなす場合はドレインコンデンサＣＤが第２コンデンサをなし、このとき第１コンデンサ回路２３は第２可変容量回路を、第２コンデンサ回路２５は第１可変容量回路をそれぞれなす。また、メモリ回路２１、ラッチ回路２２及び選択回路２４は容量制御回路をなし、メモリ回路２１及びラッチ回路２２はメモリ回路部をなす。
【００２４】
水晶発振回路２において、反転増幅回路１２の入力端と接地電圧ＧＮＤとの間にはゲートコンデンサＣＧが接続されており、反転増幅回路１２の入力端と出力端との間には、帰還抵抗Ｒ１１と、出力抵抗Ｒ１２及び水晶振動子１１の直列回路とが並列に接続されている。出力抵抗Ｒ１２と水晶振動子１１との接続部と接地電圧ＧＮＤとの間にはドレインコンデンサＣＤが接続され、出力抵抗Ｒ１２と水晶振動子１１との接続部は、水晶発振回路２の出力端子ＯＵＴに接続されている。出力端子ＯＵＴは、発振回路１の出力端子をもなす。
【００２５】
メモリ回路２１は、例えば８ビット×ｎ（ｎは整数でアドレス番号である）のメモリ回路で、水晶発振回路２の温度補償データを記憶するためのものであり、アドレス設定信号入力端子ＡＤ、リードライト信号入力端子ＲＷ及びデータ入出力端子Ｄｉｏ０〜Ｄｉｏ７を備えている。メモリ回路２１は、リードライト信号がリードを示している場合は、アドレス設定信号に応じて、記憶しているデータをデータ入出力端子Ｄｉｏ０〜Ｄｉｏ７から出力する。アドレス設定信号は、図示しない温度検出回路から出力される信号であり、検出した温度に応じたアドレスを指定する信号である。
【００２６】
ラッチ回路２２は、データ設定信号入力端子Ｄｉｎと、データ出力端子Ｄｏ０〜Ｄｏ７とを備えており、データ出力端子Ｄｏ０〜Ｄｏ７は、メモリ回路２１のデータ入出力端子Ｄｉｏ０〜Ｄｉｏ７に対応して接続されている。ラッチ回路２２は、入力されたデータ設定信号を一時的に記憶し、該記憶したデータをラッチ回路２２のデータ出力端子Ｄｏ０〜Ｄｏ７から出力する。該出力されたデータは、メモリ回路２１に書き込む信号であると共に、第１コンデンサ回路２３及び第２コンデンサ回路２５の各アナログスイッチを制御する信号でもある。このため、ラッチ回路２２は、水晶振動子個々の周波数偏差データと温度補償用のデータを作成するためと、該作成したデータをメモリ回路２１に書き込むために使用される。
【００２７】
第１コンデンサ回路２３は、インバータ３０〜３２、アナログスイッチＳ３０〜Ｓ３２及びコンデンサＣＤ０〜ＣＤ２で構成されている。コンデンサＣＤ０の容量が最も小さく、コンデンサＣＤ１の容量はコンデンサＣＤ０の２倍になるように、コンデンサＣＤ２の容量はコンデンサＣＤ１の２倍になるようにそれぞれ設定されている。アナログスイッチＳ３０〜Ｓ３２の各一端は接続され、該接続部は出力端子ＯＵＴに接続されている。アナログスイッチＳ３０〜Ｓ３２の各他端と接地電圧ＧＮＤとの間には、コンデンサＣＤ０〜ＣＤ３が対応して接続されている。
【００２８】
アナログスイッチＳ３０の各制御電極にはインバータ３０の入力端と出力端が対応して接続され、アナログスイッチＳ３１の各制御電極にはインバータ３１の入力端と出力端が対応して接続されており、アナログスイッチＳ３２の各制御電極にはインバータ３２の入力端と出力端が対応して接続されている。インバータ３０の入力端とアナログスイッチＳ３０の制御電極との接続部はメモリ回路２１のデータ入出力端子Ｄｉｏ０に、インバータ３１の入力端とアナログスイッチＳ３１の制御電極との接続部はメモリ回路２１のデータ入出力端子Ｄｉｏ１に、インバータ３２の入力端とアナログスイッチＳ３２の制御電極との接続部はメモリ回路２１のデータ入出力端子Ｄｉｏ２にそれぞれ接続されている。
【００２９】
選択回路２４は、データ入力端子Ｄｉ０〜Ｄｉ７がメモリ回路２１のデータ入出力端子Ｄｉｏ０〜Ｄｉｏ７に対応して接続されており、データ入力端子Ｄｉ０〜Ｄｉ２に入力された信号の状態に応じて、データ入力端子Ｄｉ３〜Ｄｉ７に入力された５つの信号を、出力端子Ｑ０〜Ｑ７の内、５つの出力端子、一例としては連続した５つの出力端子から対応して出力する。例えば、図２で示すように、選択回路２４は、データ入力端子Ｄｉ０、Ｄｉ１、Ｄｉ２が［０、０、０］と［１、０、０］である場合は、データ入力端子Ｄｉ３〜Ｄｉ７の信号を出力端子Ｑ０〜Ｑ４から出力している。データ信号［Ｄ０、Ｄ１、Ｄ２］が［０、１、０］の場合は出力端子Ｑ１〜Ｑ５で出力し、データ信号［Ｄ０、Ｄ１、Ｄ２］が［１、１、０］と［０、０、１］と［１、０、１］の場合は出力端子Ｑ２〜Ｑ６で出力し、データ信号［Ｄ０、Ｄ１、Ｄ２］が［０、１、１］と［１、１、１］の場合は出力端子Ｑ３〜Ｑ７で出力している。
【００３０】
第２コンデンサ回路２５は、インバータ４０〜４７、アナログスイッチＳ４０〜Ｓ４７及びコンデンサＣＧ０〜ＣＧ７で構成されている。コンデンサＣＧ０の容量が最も小さく、コンデンサＣＧ１の容量はコンデンサＣＧ０の２倍になるように、コンデンサＣＧ２の容量はコンデンサＣＧ１の２倍になるようにといったように、コンデンサＣＧ０〜ＣＧ７の各容量は、２のべき乗の系列で大きくなるように設定されている。アナログスイッチＳ４０〜Ｓ４７の各一端は接続され、該接続部は、水晶発振回路２の水晶振動子１１とゲートコンデンサＣＧとの接続部に接続されている。
【００３１】
アナログスイッチＳ４０〜Ｓ４７の各他端と接地電圧ＧＮＤとの間には、コンデンサＣＧ０〜ＣＧ７が対応して接続されている。アナログスイッチＳ４０の各制御電極にはインバータ４０の入力端と出力端が対応して接続され、アナログスイッチＳ４１の各制御電極にはインバータ４１の入力端と出力端が対応して接続されるといったように、アナログスイッチＳ４０〜Ｓ４７の各制御電極には、インバータ４０〜４７の入力端と出力端が対応して接続されている。インバータ４０の入力端とアナログスイッチＳ４０の制御電極との接続部は選択回路２４の出力端子Ｑ０に接続され、インバータ４１の入力端とアナログスイッチＳ４１の制御電極との接続部は選択回路２４の出力端子Ｑ１に接続されるというように、インバータ４０〜４７の各入力端と対応するアナログスイッチＳ４０〜Ｓ４７の制御電極との各接続部は、選択回路２４の対応する出力端子Ｑ０〜Ｑ７にそれぞれ接続されている。
【００３２】
このような構成において、図３のデータテーブルを参照しながら図１の回路の動作について説明する。
図３のデータテーブルは、第１コンデンサ回路２３で生成可能な第１合成容量値Ｎｏ１〜Ｎｏ８に、第２コンデンサ回路２５で生成可能な第２合成容量値を組み合わせた場合における、発振周波数の偏差及び調整可能な周波数範囲である調整値を示している。例えば、第１合成容量値Ｎｏ１は、メモリ回路２１のデータ入出力端子Ｄｉｏ０〜Ｄｉｏ２から出力されるデータ信号Ｄ０〜Ｄ２がすべて０（ローレベル）である場合の容量値を示している。このとき、第１コンデンサ回路２３のアナログスイッチＳ３０〜Ｓ３２はすべてオフし、第１コンデンサ回路２３の第１合成容量値Ｎｏ１は０になる。
【００３３】
また、第１合成容量値Ｎｏ１の場合、選択回路２４は、図２で示しているように、データ入力端子Ｄｉ３〜Ｄｉ７に入力されたデータ信号Ｄ３〜Ｄ７を出力端子Ｑ０〜Ｑ４から出力し、出力端子Ｑ５〜Ｑ７をそれぞれローレベルに固定する。このため、第２コンデンサ回路２５における第２合成容量値は、コンデンサＣＧ０の容量を１とすると、０〜３１の範囲で変えることができ、この場合、図３から、周波数の調整値は約１２０ｐｐｍ〜１６０ｐｐｍまでであり、調整幅は約４０ｐｐｍである。
次に、第１合成容量値Ｎｏ２の場合は、データ信号Ｄ０が１になるが、図２から分かるように、選択回路２４は、第１合成容量値Ｎｏ１のときと同じ動作を行う。このことから、第２コンデンサ回路２５における第２合成容量値は、コンデンサＣＧ０の容量を１とすると、０〜３１の範囲で変えることができ、この場合、図４から、周波数の調整値は約９２ｐｐｍ〜１２７ｐｐｍまでであり、調整幅は約３５ｐｐｍになる。
【００３４】
次に、第１合成容量値Ｎｏ３の場合は、メモリ回路２１からのデータ信号［Ｄ０、Ｄ１、Ｄ２］が［０、１、０］となり、選択回路２４は、図２で示しているように、データ入力端子Ｄｉ３〜Ｄｉ７に入力されたデータ信号Ｄ３〜Ｄ７を出力端子Ｑ１〜Ｑ５から出力し、出力端子Ｑ０、Ｑ６及びＱ７をそれぞれローレベルに固定する。このため、第２コンデンサ回路２５における第２合成容量値は、コンデンサＣＧ０の容量を１とすると、０〜６２の範囲で変えることができるが、コンデンサＣＧ０を選択することができなくなることから、第２合成容量の最小値は、第１合成容量値Ｎｏ１及びＮｏ２の場合の２倍の容量になる。しかし、図３から分かるように、周波数の調整値は約４７ｐｐｍ〜１００ｐｐｍまでであり、調整幅は約５３ｐｐｍになっている。水晶発振回路２の全負荷容量値が増加して容量変化に対する周波数変化率が小さくなっているため、第２コンデンサ回路２５で選択できるコンデンサの分解能が２倍になっても、周波数の分解能はそれほど大きくなっていない。しかも、選択可能な容量範囲が２倍になったため、周波数調整範囲は逆に少し増えている。
【００３５】
同様に、第１合成容量値Ｎｏ４〜Ｎｏ６の場合に、第２コンデンサ回路２５が選択できる第２合成容量値は、コンデンサＣＧ０の容量を１とした場合に、０〜１２４となり、分解能は第１合成容量値Ｎｏ１のときの４倍になる。このときの調整値と調整幅は、第１合成容量値Ｎｏ４のときは約１７ｐｐｍ〜９０ｐｐｍとなり調整幅は約７３ｐｐｍであり、第１合成容量値Ｎｏ５のときは約４ｐｐｍ〜７０ｐｐｍとなり調整幅は約６６ｐｐｍであり、第１合成容量値Ｎｏ６のときは約−８ｐｐｍ〜５６ｐｐｍとなり調整幅は約６４ｐｐｍである。また、第１合成容量値Ｎｏ７とＮｏ８の場合は、第２合成容量値は、コンデンサＣＧ０の容量を１とした場合に、０〜２４８となり、分解能は第１合成容量値Ｎｏ１のときの８倍になる。このときの調整値と調整幅は、第１合成容量値Ｎｏ７のときは約−３８ｐｐｍ〜４５ｐｐｍとなり調整幅は約８３ｐｐｍであり、第１合成容量値Ｎｏ８のときは約−４５ｐｐｍ〜３５ｐｐｍとなり調整幅は約８０ｐｐｍである。
【００３６】
このように、第１コンデンサ回路２３で生成された第１合成容量値が大きくなるにつれて、調整に用いる第２コンデンサ回路２５の第２合成容量値を大きい系列にシフトするようにしたことから、周波数調整範囲を広くとることができ、しかも周波数の調整ステップの最小値が大きくなるのを抑制することができる。
【００３７】
また、メモリ回路２１に記憶するデータは、従来であれば第１コンデンサ回路２３のための３ビットに、第２コンデンサ回路２５のための８ビットをプラスした１１ビットが必要であるのに対して、本第１の実施の形態における発振回路１では、８ビットでよく、メモリ回路２１の大幅な縮小を図ることができる。
【００３８】
更に、第１コンデンサ回路２３を設定した後、第２コンデンサ回路２５によって、水晶発振回路２による発振周波数の微調整が行なわれるため、第１コンデンサ回路２３で合成される容量の可変ステップをそれほど細かくする必要がないため、第１コンデンサ回路２３を構成するコンデンサの数を第２コンデンサ回路２５よりも少なくすることができる。
【００３９】
なお、前記第１の実施の形態では、第１コンデンサ回路２３に使用する各コンデンサの容量が２のべき乗の系列をなしている場合を例にして説明したが、これは一例であって２のべき乗に限定する必要はなく、第２コンデンサ回路２５で調整可能な範囲を考慮して、２のべき乗とは異なる系列にしてもよい。
また、前記第１の実施の形態において、第１コンデンサ回路２３及び第２コンデンサ回路２５を構成するコンデンサの数は一例であり、これに限定するものではない。
【００４０】
また、前記第１の実施の形態では、第１コンデンサ回路２３の第１合成容量値を基に第２コンデンサ回路２５で調整に用いるコンデンサ群を選択しているが、これを逆にしてもよい。すなわち、第１コンデンサ回路２３と第２コンデンサ回路２５のコンデンサの数を逆にし、第２コンデンサ回路２５の第２合成容量値に応じて、第１コンデンサ回路２３で調整に使用するコンデンサ群を選択するようにしてもよい。しかし、第１コンデンサ回路２３の第１合成容量値を先に決定することで、調整回路を含めた発振回路の性格を決めることができるため、第１コンデンサ回路２３の第１合成容量値で第２コンデンサ回路２５の第２合成容量値を決定する方が望ましい。
【００４１】
これは、反転増幅回路１２の出力側のコンデンサ容量が大きいと、発振回路１の消費電流が増加するため、消費電流を少なくする場合は、第１コンデンサ回路２３の第１合成容量値をできるだけ小さくなるように設定する必要がある。また、反転増幅回路１２の入力側の容量よりも反転増幅回路１２の出力側の容量を少し大きくすると、水晶発振回路２の安定性が向上するため、安定性を重視する場合は、第１コンデンサ回路２３の第１合成容量値を、予想される反転増幅回路１２の入力側の合成容量値よりもやや大きくなるように設定すればよい。このように、発振回路に特別な仕様を要求する場合は、先に第１コンデンサ回路２３の第１合成容量値を決めた方がよい。
【００４２】
なお、前記説明では、周囲温度の変動に対する水晶発振回路２の発振周波数の調整を行う場合を示したが、その他の要因で水晶発振回路２の発振周波数が変動する場合には、該変動要因の状態を示す情報をなすデータ設定信号及びアドレス設定信号を入力するようにすればよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態における発振回路の回路例を示した図である。
【図２】図１の選択回路２４の動作例を示した図である。
【図３】図１の第１コンデンサ回路２３と第２コンデンサ回路２５の各合成容量値の組み合わせた場合の周波数偏差の例を示した図である。
【図４】発振回路の温度特性の例を示した図である。
【図５】発振回路の負荷容量と周波数偏差との関係例を示した図である。
【図６】周波数調整回路を有する発振回路の従来例を示した図である。
【図７】周波数調整回路を有する発振回路の他の従来例を示した図である。
【符号の説明】
【００４４】
１ 発振回路
２ 水晶発振回路
３ 周波数調整回路
１１ 水晶振動子
１２ 反転増幅回路
２１ メモリ回路
２２ ラッチ回路
２３ 第１コンデンサ回路
２４ 選択回路
２５ 第２コンデンサ回路
３０〜３２，４０〜４７ インバータ
ＣＧ ゲートコンデンサ
ＣＤ ドレインコンデンサ
Ｒ１１ 帰還抵抗
Ｒ１２ 出力抵抗
ＣＤ０〜ＣＤ２，ＣＧ０〜ＣＧ７ コンデンサ
Ｓ３０〜Ｓ３２，Ｓ４０〜Ｓ４７ アナログスイッチ
【技術分野】
【０００１】
本発明は、水晶振動子等の圧電振動子を用いた発振回路に関し、特に温度変化による周波数変動を自動調整する周波数調整回路を備えた発振回路に関する。
【背景技術】
【０００２】
水晶振動子等の圧電振動子（以下、振動子とは圧電振動子を示す）を用いた発振回路では、同じ品種の振動子を使用しても振動子間のバラツキによって発振周波数が異なっていた。
また、図４で示すように、同一の振動子においても周囲温度の影響を受けて発振周波数が変化していた。図４の場合では、２５℃付近では周波数の偏差がほぼ０であったものが、−５０℃では約−１２０ｐｐｍとなり、１００℃では約−１８０ｐｐｍとなって周波数が低くなってしまう。このため、広い温度範囲にわたって高精度の周波数を得るようにする必要がある場合は、温度による周波数の変動を補正する周波数調整回路が必要であった。
【０００３】
更に、反転増幅回路の入力端と出力端との間に振動子を接続し、該入力端と該出力端に負荷容量を接続した構成の発振回路では、図５に示すように、周波数変化と該負荷容量の関係はリニアではない。すなわち、水晶発振回路の負荷容量の変化量に対する発振周波数の変化量は、負荷容量が小さいときは、負荷容量の小さい変化で発振周波数は大きく変化するが、負荷容量が大きい場合は、同じ負荷容量の変化に対して、発振周波数の変化量は小さくなる。なお、負荷容量とは入力に接続した容量と、出力に接続した容量を直列接続した場合の合成容量である。
【０００４】
図６は、周波数調整回路を有する発振回路の従来例を示した図である（例えば、特許文献１参照。）。
発振回路１００は、水晶振動子１０１、帰還抵抗１０２、反転増幅回路１０３、ゲートコンデンサ１０４、ドレインコンデンサ１０５、容量可変装置１０６で構成されている。ゲートコンデンサ１０４とドレインコンデンサ１０５は、複数のコンデンサでそれぞれ構成されており、容量可変装置１０６によって該各コンデンサの接続を切り換えて、容量を可変できるようにしていた。
【０００５】
このような発振回路で周波数調整を行う場合は、容量可変装置１０６によって、ゲートコンデンサ１０４の容量とドレインコンデンサ１０５の容量を同時に変更していた。このため、ゲートコンデンサ１０４の容量か、ドレインコンデンサ１０５の容量のどちらか一方だけを変更する場合よりも、可変容量値を小さくすることができる。また、ゲートコンデンサ１０４の容量とドレインコンデンサ１０５の容量との差が小さくなり、発振の安定性が向上する等のメリットがあった。
【０００６】
図７は、周波数調整回路を含む発振回路の他の回路例を示した図である（例えば、特許文献２参照。）。
図７の発振回路１１０は、水晶振動子１１１、帰還抵抗１１２、反転増幅回路１１３、ゲートコンデンサ１１４、ドレインコンデンサ１１５、ゲート容量調整用コンデンサ１１６〜１１９、固定コンデンサ１２０、スイッチ１２１〜１２４及びＰＲＯＭ１２５で構成されている。
【０００７】
このため、スイッチ１２１〜１２４をオン／オフさせて得られるゲート容量調整用コンデンサ１１６〜１１９の合成容量は、ゲート容量調整用コンデンサ１１６〜１１９のコンデンサを並列に接続した場合に得られる容量値の逆数で表される。すなわち、ゲート容量調整用コンデンサがｎ個の場合で、ｎ個のゲート容量調整用コンデンサの最大容量をＣｍａｘとし、ｎを１〜１５までの整数とすると、合成容量Ｃａｄｊは、Ｃａｄｊ＝ｎ／１５×Ｃｍａｘとなる。このため、図５で示したように、負荷容量と周波数偏差の関係が非線形の場合には、１ステップ辺りの周波数変化が比較的均等になるような調整を行うことができた。
【特許文献１】特開平３−１５５２０６号公報
【特許文献２】特開平１１−３５５０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図６のような回路では、特定の温度だけでしか調整することができないため、広範囲の温度環境下で使用する場合は周波数が大きくずれるという問題があった。また、ゲートコンデンサ１０４の容量とドレインコンデンサ１０５の容量を同時に変更するため、ゲートコンデンサ１０４とドレインコンデンサ１０５が同じ数のコンデンサで形成されている場合、各々単独に調整することができる方式よりも調整できるステップ数が少なくなるため、同じステップ数を確保する場合はコンデンサの数が増えてしまうという問題があった。このため、水晶振動子ごとのバラツキが大きく、しかも高精度に調整する必要がある場合は、ゲートコンデンサ１０４とドレインコンデンサ１０５を形成するために多くのコンデンサが必要であった。
【０００９】
また、図７の回路でも、特定の温度だけでしか調整することができないため、広範囲の温度環境下で使用する場合は周波数が大きくずれてしまうという問題があった。なお、調整可能な最大容量は、ゲート容量調整用コンデンサ１１６〜１１９の最大容量Ｃｍａｘとなり、調整容量を並列に接続する方式よりも、合成容量の最大値が１／２に減少してしまう。すなわち、同じ調整範囲を確保するためには２倍のコンデンサ容量が必要になる。これは、調整用コンデンサをＩＣに内蔵した場合、コンデンサは大きな面積を必要とするため、チップサイズが大きくなってしまい、コストアップの要因になると考えられる。
【００１０】
本発明は、このような問題を解決するためになされたものであり、広い温度範囲にわたって周波数を高精度に自動調整することができる周波数調整回路を備えた発振回路を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る発振回路は、所定の周波数の信号を生成して出力する発振回路において、
圧電振動子の両端に所定の第１コンデンサ及び第２コンデンサを対応して接続した発振回路をなす発振回路部と、
前記第１コンデンサ及び第２コンデンサに並列に接続するコンデンサの容量を変えて、前記発振回路部の発振周波数の調整を行う周波数調整回路部と、
を備え、
前記周波数調整回路部は、前記発振回路部の発振周波数における所定の変動要因の状態を示す情報に応じて、前記第１コンデンサに並列に接続するコンデンサの容量を変え、該コンデンサの容量に応じて、前記第２コンデンサに並列に接続するコンデンサの容量を変えるものである。
【００１２】
具体的には、前記周波数調整回路部は、前記第１コンデンサに並列に接続するコンデンサの容量が大きいほど、前記第２コンデンサに並列に接続するコンデンサの容量が大きくなるように、前記第２コンデンサに並列に接続するコンデンサの容量を変えるようにした。
【００１３】
この場合、前記周波数調整回路部は、
前記第１コンデンサに並列に接続され、入力された制御信号に応じた容量をなす第１可変容量回路と、
前記第２コンデンサに並列に接続され、入力された制御信号に応じた容量をなす第２可変容量回路と、
前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて、前記第１可変容量回路及び第２可変容量回路の各容量の制御を行う容量制御回路と、
を備え、
前記容量制御回路は、前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて前記第１可変容量回路の容量を変え、該第１可変容量回路の容量に応じて前記第２可変容量回路の容量を変えるようにした。
【００１４】
また、前記第１可変容量回路は、２のべき乗の系列を有する容量をなす複数のコンデンサを備え、前記容量制御回路からの制御信号に応じて該各コンデンサを選択的に前記第１コンデンサに並列に接続するようにした。
【００１５】
また、前記第２可変容量回路は、２のべき乗の系列を有する容量をなす複数のコンデンサを備え、前記容量制御回路からの制御信号に応じて該各コンデンサを選択的に前記第２コンデンサに並列に接続するようにした。
【００１６】
また、前記第２可変容量回路は、前記第１可変容量回路が備える前記コンデンサの数よりも多い前記コンデンサを備えるようにしてもよい。
【００１７】
また、前記容量制御回路は、前記第１可変容量回路及び第２可変容量回路における各コンデンサを選択するためのデータが格納されるメモリ回路部を備え、該メモリ回路部は、前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて、格納されるデータが変わるようにした。
【００１８】
この場合、前記容量制御回路は、前記メモリ回路部に格納されたデータにおける１つ以上の所定のビットデータに応じて前記第１可変容量回路のコンデンサを選択して前記第１コンデンサに並列に接続すると共に前記第２可変容量回路のコンデンサを選択し、該第２可変容量回路の選択されたコンデンサの内、前記データの残りのビットデータに応じて選択したコンデンサを前記第２コンデンサに並列に接続するようにした。
【００１９】
また、前記発振回路部の発振周波数における所定の変動要因の状態は、前記発振回路部の周囲温度であるようにした。
【発明の効果】
【００２０】
本発明の発振回路によれば、前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報、例えば周囲温度の情報に応じて、前記第１コンデンサに並列に接続するコンデンサの容量を変え、該コンデンサの容量に応じて、前記第２コンデンサに並列に接続するコンデンサの容量を変えるようにしたことから、周波数の調整分解能を維持しながら周波数調整範囲を広くすることができ、広い温度範囲においても周波数の調整が可能になった。
【００２１】
また、前記周波数調整回路部における容量制御回路に備えられた前記メモリ回路部に格納されたデータにおける１つ以上の所定のビットデータに応じて前記第１可変容量回路のコンデンサを選択して前記第１コンデンサに並列に接続すると共に前記第２可変容量回路のコンデンサを選択し、該第２可変容量回路の選択されたコンデンサの内、前記データの残りのビットデータに応じて選択したコンデンサを前記第２コンデンサに並列に接続するようにした。このことから、制御するコンデンサの数を少なくすることができ、しかも、周囲温度の情報をなす温度補償データ等を記憶するメモリ容量を大幅に削減することができ、コストの削減を図ることができる。
【発明を実施するための最良の形態】
【００２２】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における発振回路の回路例を示した図である。
図１において、発振回路１は、水晶発振回路２と、水晶発振回路２の発振周波数の調整を行う周波数調整回路３とを備えている。
水晶発振回路２は、水晶振動子を使用したコルピッツ型の発振回路をなしており、水晶振動子１１、反転増幅回路１２、帰還抵抗Ｒ１１、出力抵抗Ｒ１２、ゲートコンデンサＣＧ及びドレインコンデンサＣＤで構成されている。周波数調整回路３は、メモリ回路２１、ラッチ回路２２、第１コンデンサ回路２３、選択回路２４及び第２コンデンサ回路２５で構成されている。
【００２３】
なお、水晶発振回路２は発振回路部を、周波数調整回路３は周波数調整回路部をそれぞれなし、ドレインコンデンサＣＤが第１コンデンサをなす場合はゲートコンデンサＣＧは第２コンデンサをなし、このとき第１コンデンサ回路２３は第１可変容量回路を、第２コンデンサ回路２５は第２可変容量回路をそれぞれなす。また、ゲートコンデンサＣＧが第１コンデンサをなす場合はドレインコンデンサＣＤが第２コンデンサをなし、このとき第１コンデンサ回路２３は第２可変容量回路を、第２コンデンサ回路２５は第１可変容量回路をそれぞれなす。また、メモリ回路２１、ラッチ回路２２及び選択回路２４は容量制御回路をなし、メモリ回路２１及びラッチ回路２２はメモリ回路部をなす。
【００２４】
水晶発振回路２において、反転増幅回路１２の入力端と接地電圧ＧＮＤとの間にはゲートコンデンサＣＧが接続されており、反転増幅回路１２の入力端と出力端との間には、帰還抵抗Ｒ１１と、出力抵抗Ｒ１２及び水晶振動子１１の直列回路とが並列に接続されている。出力抵抗Ｒ１２と水晶振動子１１との接続部と接地電圧ＧＮＤとの間にはドレインコンデンサＣＤが接続され、出力抵抗Ｒ１２と水晶振動子１１との接続部は、水晶発振回路２の出力端子ＯＵＴに接続されている。出力端子ＯＵＴは、発振回路１の出力端子をもなす。
【００２５】
メモリ回路２１は、例えば８ビット×ｎ（ｎは整数でアドレス番号である）のメモリ回路で、水晶発振回路２の温度補償データを記憶するためのものであり、アドレス設定信号入力端子ＡＤ、リードライト信号入力端子ＲＷ及びデータ入出力端子Ｄｉｏ０〜Ｄｉｏ７を備えている。メモリ回路２１は、リードライト信号がリードを示している場合は、アドレス設定信号に応じて、記憶しているデータをデータ入出力端子Ｄｉｏ０〜Ｄｉｏ７から出力する。アドレス設定信号は、図示しない温度検出回路から出力される信号であり、検出した温度に応じたアドレスを指定する信号である。
【００２６】
ラッチ回路２２は、データ設定信号入力端子Ｄｉｎと、データ出力端子Ｄｏ０〜Ｄｏ７とを備えており、データ出力端子Ｄｏ０〜Ｄｏ７は、メモリ回路２１のデータ入出力端子Ｄｉｏ０〜Ｄｉｏ７に対応して接続されている。ラッチ回路２２は、入力されたデータ設定信号を一時的に記憶し、該記憶したデータをラッチ回路２２のデータ出力端子Ｄｏ０〜Ｄｏ７から出力する。該出力されたデータは、メモリ回路２１に書き込む信号であると共に、第１コンデンサ回路２３及び第２コンデンサ回路２５の各アナログスイッチを制御する信号でもある。このため、ラッチ回路２２は、水晶振動子個々の周波数偏差データと温度補償用のデータを作成するためと、該作成したデータをメモリ回路２１に書き込むために使用される。
【００２７】
第１コンデンサ回路２３は、インバータ３０〜３２、アナログスイッチＳ３０〜Ｓ３２及びコンデンサＣＤ０〜ＣＤ２で構成されている。コンデンサＣＤ０の容量が最も小さく、コンデンサＣＤ１の容量はコンデンサＣＤ０の２倍になるように、コンデンサＣＤ２の容量はコンデンサＣＤ１の２倍になるようにそれぞれ設定されている。アナログスイッチＳ３０〜Ｓ３２の各一端は接続され、該接続部は出力端子ＯＵＴに接続されている。アナログスイッチＳ３０〜Ｓ３２の各他端と接地電圧ＧＮＤとの間には、コンデンサＣＤ０〜ＣＤ３が対応して接続されている。
【００２８】
アナログスイッチＳ３０の各制御電極にはインバータ３０の入力端と出力端が対応して接続され、アナログスイッチＳ３１の各制御電極にはインバータ３１の入力端と出力端が対応して接続されており、アナログスイッチＳ３２の各制御電極にはインバータ３２の入力端と出力端が対応して接続されている。インバータ３０の入力端とアナログスイッチＳ３０の制御電極との接続部はメモリ回路２１のデータ入出力端子Ｄｉｏ０に、インバータ３１の入力端とアナログスイッチＳ３１の制御電極との接続部はメモリ回路２１のデータ入出力端子Ｄｉｏ１に、インバータ３２の入力端とアナログスイッチＳ３２の制御電極との接続部はメモリ回路２１のデータ入出力端子Ｄｉｏ２にそれぞれ接続されている。
【００２９】
選択回路２４は、データ入力端子Ｄｉ０〜Ｄｉ７がメモリ回路２１のデータ入出力端子Ｄｉｏ０〜Ｄｉｏ７に対応して接続されており、データ入力端子Ｄｉ０〜Ｄｉ２に入力された信号の状態に応じて、データ入力端子Ｄｉ３〜Ｄｉ７に入力された５つの信号を、出力端子Ｑ０〜Ｑ７の内、５つの出力端子、一例としては連続した５つの出力端子から対応して出力する。例えば、図２で示すように、選択回路２４は、データ入力端子Ｄｉ０、Ｄｉ１、Ｄｉ２が［０、０、０］と［１、０、０］である場合は、データ入力端子Ｄｉ３〜Ｄｉ７の信号を出力端子Ｑ０〜Ｑ４から出力している。データ信号［Ｄ０、Ｄ１、Ｄ２］が［０、１、０］の場合は出力端子Ｑ１〜Ｑ５で出力し、データ信号［Ｄ０、Ｄ１、Ｄ２］が［１、１、０］と［０、０、１］と［１、０、１］の場合は出力端子Ｑ２〜Ｑ６で出力し、データ信号［Ｄ０、Ｄ１、Ｄ２］が［０、１、１］と［１、１、１］の場合は出力端子Ｑ３〜Ｑ７で出力している。
【００３０】
第２コンデンサ回路２５は、インバータ４０〜４７、アナログスイッチＳ４０〜Ｓ４７及びコンデンサＣＧ０〜ＣＧ７で構成されている。コンデンサＣＧ０の容量が最も小さく、コンデンサＣＧ１の容量はコンデンサＣＧ０の２倍になるように、コンデンサＣＧ２の容量はコンデンサＣＧ１の２倍になるようにといったように、コンデンサＣＧ０〜ＣＧ７の各容量は、２のべき乗の系列で大きくなるように設定されている。アナログスイッチＳ４０〜Ｓ４７の各一端は接続され、該接続部は、水晶発振回路２の水晶振動子１１とゲートコンデンサＣＧとの接続部に接続されている。
【００３１】
アナログスイッチＳ４０〜Ｓ４７の各他端と接地電圧ＧＮＤとの間には、コンデンサＣＧ０〜ＣＧ７が対応して接続されている。アナログスイッチＳ４０の各制御電極にはインバータ４０の入力端と出力端が対応して接続され、アナログスイッチＳ４１の各制御電極にはインバータ４１の入力端と出力端が対応して接続されるといったように、アナログスイッチＳ４０〜Ｓ４７の各制御電極には、インバータ４０〜４７の入力端と出力端が対応して接続されている。インバータ４０の入力端とアナログスイッチＳ４０の制御電極との接続部は選択回路２４の出力端子Ｑ０に接続され、インバータ４１の入力端とアナログスイッチＳ４１の制御電極との接続部は選択回路２４の出力端子Ｑ１に接続されるというように、インバータ４０〜４７の各入力端と対応するアナログスイッチＳ４０〜Ｓ４７の制御電極との各接続部は、選択回路２４の対応する出力端子Ｑ０〜Ｑ７にそれぞれ接続されている。
【００３２】
このような構成において、図３のデータテーブルを参照しながら図１の回路の動作について説明する。
図３のデータテーブルは、第１コンデンサ回路２３で生成可能な第１合成容量値Ｎｏ１〜Ｎｏ８に、第２コンデンサ回路２５で生成可能な第２合成容量値を組み合わせた場合における、発振周波数の偏差及び調整可能な周波数範囲である調整値を示している。例えば、第１合成容量値Ｎｏ１は、メモリ回路２１のデータ入出力端子Ｄｉｏ０〜Ｄｉｏ２から出力されるデータ信号Ｄ０〜Ｄ２がすべて０（ローレベル）である場合の容量値を示している。このとき、第１コンデンサ回路２３のアナログスイッチＳ３０〜Ｓ３２はすべてオフし、第１コンデンサ回路２３の第１合成容量値Ｎｏ１は０になる。
【００３３】
また、第１合成容量値Ｎｏ１の場合、選択回路２４は、図２で示しているように、データ入力端子Ｄｉ３〜Ｄｉ７に入力されたデータ信号Ｄ３〜Ｄ７を出力端子Ｑ０〜Ｑ４から出力し、出力端子Ｑ５〜Ｑ７をそれぞれローレベルに固定する。このため、第２コンデンサ回路２５における第２合成容量値は、コンデンサＣＧ０の容量を１とすると、０〜３１の範囲で変えることができ、この場合、図３から、周波数の調整値は約１２０ｐｐｍ〜１６０ｐｐｍまでであり、調整幅は約４０ｐｐｍである。
次に、第１合成容量値Ｎｏ２の場合は、データ信号Ｄ０が１になるが、図２から分かるように、選択回路２４は、第１合成容量値Ｎｏ１のときと同じ動作を行う。このことから、第２コンデンサ回路２５における第２合成容量値は、コンデンサＣＧ０の容量を１とすると、０〜３１の範囲で変えることができ、この場合、図４から、周波数の調整値は約９２ｐｐｍ〜１２７ｐｐｍまでであり、調整幅は約３５ｐｐｍになる。
【００３４】
次に、第１合成容量値Ｎｏ３の場合は、メモリ回路２１からのデータ信号［Ｄ０、Ｄ１、Ｄ２］が［０、１、０］となり、選択回路２４は、図２で示しているように、データ入力端子Ｄｉ３〜Ｄｉ７に入力されたデータ信号Ｄ３〜Ｄ７を出力端子Ｑ１〜Ｑ５から出力し、出力端子Ｑ０、Ｑ６及びＱ７をそれぞれローレベルに固定する。このため、第２コンデンサ回路２５における第２合成容量値は、コンデンサＣＧ０の容量を１とすると、０〜６２の範囲で変えることができるが、コンデンサＣＧ０を選択することができなくなることから、第２合成容量の最小値は、第１合成容量値Ｎｏ１及びＮｏ２の場合の２倍の容量になる。しかし、図３から分かるように、周波数の調整値は約４７ｐｐｍ〜１００ｐｐｍまでであり、調整幅は約５３ｐｐｍになっている。水晶発振回路２の全負荷容量値が増加して容量変化に対する周波数変化率が小さくなっているため、第２コンデンサ回路２５で選択できるコンデンサの分解能が２倍になっても、周波数の分解能はそれほど大きくなっていない。しかも、選択可能な容量範囲が２倍になったため、周波数調整範囲は逆に少し増えている。
【００３５】
同様に、第１合成容量値Ｎｏ４〜Ｎｏ６の場合に、第２コンデンサ回路２５が選択できる第２合成容量値は、コンデンサＣＧ０の容量を１とした場合に、０〜１２４となり、分解能は第１合成容量値Ｎｏ１のときの４倍になる。このときの調整値と調整幅は、第１合成容量値Ｎｏ４のときは約１７ｐｐｍ〜９０ｐｐｍとなり調整幅は約７３ｐｐｍであり、第１合成容量値Ｎｏ５のときは約４ｐｐｍ〜７０ｐｐｍとなり調整幅は約６６ｐｐｍであり、第１合成容量値Ｎｏ６のときは約−８ｐｐｍ〜５６ｐｐｍとなり調整幅は約６４ｐｐｍである。また、第１合成容量値Ｎｏ７とＮｏ８の場合は、第２合成容量値は、コンデンサＣＧ０の容量を１とした場合に、０〜２４８となり、分解能は第１合成容量値Ｎｏ１のときの８倍になる。このときの調整値と調整幅は、第１合成容量値Ｎｏ７のときは約−３８ｐｐｍ〜４５ｐｐｍとなり調整幅は約８３ｐｐｍであり、第１合成容量値Ｎｏ８のときは約−４５ｐｐｍ〜３５ｐｐｍとなり調整幅は約８０ｐｐｍである。
【００３６】
このように、第１コンデンサ回路２３で生成された第１合成容量値が大きくなるにつれて、調整に用いる第２コンデンサ回路２５の第２合成容量値を大きい系列にシフトするようにしたことから、周波数調整範囲を広くとることができ、しかも周波数の調整ステップの最小値が大きくなるのを抑制することができる。
【００３７】
また、メモリ回路２１に記憶するデータは、従来であれば第１コンデンサ回路２３のための３ビットに、第２コンデンサ回路２５のための８ビットをプラスした１１ビットが必要であるのに対して、本第１の実施の形態における発振回路１では、８ビットでよく、メモリ回路２１の大幅な縮小を図ることができる。
【００３８】
更に、第１コンデンサ回路２３を設定した後、第２コンデンサ回路２５によって、水晶発振回路２による発振周波数の微調整が行なわれるため、第１コンデンサ回路２３で合成される容量の可変ステップをそれほど細かくする必要がないため、第１コンデンサ回路２３を構成するコンデンサの数を第２コンデンサ回路２５よりも少なくすることができる。
【００３９】
なお、前記第１の実施の形態では、第１コンデンサ回路２３に使用する各コンデンサの容量が２のべき乗の系列をなしている場合を例にして説明したが、これは一例であって２のべき乗に限定する必要はなく、第２コンデンサ回路２５で調整可能な範囲を考慮して、２のべき乗とは異なる系列にしてもよい。
また、前記第１の実施の形態において、第１コンデンサ回路２３及び第２コンデンサ回路２５を構成するコンデンサの数は一例であり、これに限定するものではない。
【００４０】
また、前記第１の実施の形態では、第１コンデンサ回路２３の第１合成容量値を基に第２コンデンサ回路２５で調整に用いるコンデンサ群を選択しているが、これを逆にしてもよい。すなわち、第１コンデンサ回路２３と第２コンデンサ回路２５のコンデンサの数を逆にし、第２コンデンサ回路２５の第２合成容量値に応じて、第１コンデンサ回路２３で調整に使用するコンデンサ群を選択するようにしてもよい。しかし、第１コンデンサ回路２３の第１合成容量値を先に決定することで、調整回路を含めた発振回路の性格を決めることができるため、第１コンデンサ回路２３の第１合成容量値で第２コンデンサ回路２５の第２合成容量値を決定する方が望ましい。
【００４１】
これは、反転増幅回路１２の出力側のコンデンサ容量が大きいと、発振回路１の消費電流が増加するため、消費電流を少なくする場合は、第１コンデンサ回路２３の第１合成容量値をできるだけ小さくなるように設定する必要がある。また、反転増幅回路１２の入力側の容量よりも反転増幅回路１２の出力側の容量を少し大きくすると、水晶発振回路２の安定性が向上するため、安定性を重視する場合は、第１コンデンサ回路２３の第１合成容量値を、予想される反転増幅回路１２の入力側の合成容量値よりもやや大きくなるように設定すればよい。このように、発振回路に特別な仕様を要求する場合は、先に第１コンデンサ回路２３の第１合成容量値を決めた方がよい。
【００４２】
なお、前記説明では、周囲温度の変動に対する水晶発振回路２の発振周波数の調整を行う場合を示したが、その他の要因で水晶発振回路２の発振周波数が変動する場合には、該変動要因の状態を示す情報をなすデータ設定信号及びアドレス設定信号を入力するようにすればよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態における発振回路の回路例を示した図である。
【図２】図１の選択回路２４の動作例を示した図である。
【図３】図１の第１コンデンサ回路２３と第２コンデンサ回路２５の各合成容量値の組み合わせた場合の周波数偏差の例を示した図である。
【図４】発振回路の温度特性の例を示した図である。
【図５】発振回路の負荷容量と周波数偏差との関係例を示した図である。
【図６】周波数調整回路を有する発振回路の従来例を示した図である。
【図７】周波数調整回路を有する発振回路の他の従来例を示した図である。
【符号の説明】
【００４４】
１ 発振回路
２ 水晶発振回路
３ 周波数調整回路
１１ 水晶振動子
１２ 反転増幅回路
２１ メモリ回路
２２ ラッチ回路
２３ 第１コンデンサ回路
２４ 選択回路
２５ 第２コンデンサ回路
３０〜３２，４０〜４７ インバータ
ＣＧ ゲートコンデンサ
ＣＤ ドレインコンデンサ
Ｒ１１ 帰還抵抗
Ｒ１２ 出力抵抗
ＣＤ０〜ＣＤ２，ＣＧ０〜ＣＧ７ コンデンサ
Ｓ３０〜Ｓ３２，Ｓ４０〜Ｓ４７ アナログスイッチ
【特許請求の範囲】
【請求項１】
所定の周波数の信号を生成して出力する発振回路において、
圧電振動子の両端に所定の第１コンデンサ及び第２コンデンサを対応して接続した発振回路をなす発振回路部と、
前記第１コンデンサ及び第２コンデンサに並列に接続するコンデンサの容量を変えて、前記発振回路部の発振周波数の調整を行う周波数調整回路部と、
を備え、
前記周波数調整回路部は、前記発振回路部の発振周波数における所定の変動要因の状態を示す情報に応じて、前記第１コンデンサに並列に接続するコンデンサの容量を変え、該コンデンサの容量に応じて、前記第２コンデンサに並列に接続するコンデンサの容量を変えることを特徴とする発振回路。
【請求項２】
前記周波数調整回路部は、前記第１コンデンサに並列に接続するコンデンサの容量が大きいほど、前記第２コンデンサに並列に接続するコンデンサの容量が大きくなるように、前記第２コンデンサに並列に接続するコンデンサの容量を変えることを特徴とする請求項１記載の発振回路。
【請求項３】
前記周波数調整回路部は、
前記第１コンデンサに並列に接続され、入力された制御信号に応じた容量をなす第１可変容量回路と、
前記第２コンデンサに並列に接続され、入力された制御信号に応じた容量をなす第２可変容量回路と、
前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて、前記第１可変容量回路及び第２可変容量回路の各容量の制御を行う容量制御回路と、
を備え、
前記容量制御回路は、前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて前記第１可変容量回路の容量を変え、該第１可変容量回路の容量に応じて前記第２可変容量回路の容量を変えることを特徴とする請求項２記載の発振回路。
【請求項４】
前記第１可変容量回路は、２のべき乗の系列を有する容量をなす複数のコンデンサを備え、前記容量制御回路からの制御信号に応じて該各コンデンサを選択的に前記第１コンデンサに並列に接続することを特徴とする請求項３記載の発振回路。
【請求項５】
前記第２可変容量回路は、２のべき乗の系列を有する容量をなす複数のコンデンサを備え、前記容量制御回路からの制御信号に応じて該各コンデンサを選択的に前記第２コンデンサに並列に接続することを特徴とする請求項３又は４記載の発振回路。
【請求項６】
前記第２可変容量回路は、前記第１可変容量回路が備える前記コンデンサの数よりも多い前記コンデンサを備えることを特徴とする請求項４又は５記載の発振回路。
【請求項７】
前記容量制御回路は、前記第１可変容量回路及び第２可変容量回路における各コンデンサを選択するためのデータが格納されるメモリ回路部を備え、該メモリ回路部は、前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて、格納されるデータが変わることを特徴とする請求項４、５又は６記載の発振回路。
【請求項８】
前記容量制御回路は、前記メモリ回路部に格納されたデータにおける１つ以上の所定のビットデータに応じて前記第１可変容量回路のコンデンサを選択して前記第１コンデンサに並列に接続すると共に前記第２可変容量回路のコンデンサを選択し、該第２可変容量回路の選択されたコンデンサの内、前記データの残りのビットデータに応じて選択したコンデンサを前記第２コンデンサに並列に接続することを特徴とする請求項７記載の発振回路。
【請求項９】
前記発振回路部の発振周波数における所定の変動要因の状態は、前記発振回路部の周囲温度であることを特徴とする請求項１、２、３、４、５、６、７又は８記載の発振回路。
【請求項１】
所定の周波数の信号を生成して出力する発振回路において、
圧電振動子の両端に所定の第１コンデンサ及び第２コンデンサを対応して接続した発振回路をなす発振回路部と、
前記第１コンデンサ及び第２コンデンサに並列に接続するコンデンサの容量を変えて、前記発振回路部の発振周波数の調整を行う周波数調整回路部と、
を備え、
前記周波数調整回路部は、前記発振回路部の発振周波数における所定の変動要因の状態を示す情報に応じて、前記第１コンデンサに並列に接続するコンデンサの容量を変え、該コンデンサの容量に応じて、前記第２コンデンサに並列に接続するコンデンサの容量を変えることを特徴とする発振回路。
【請求項２】
前記周波数調整回路部は、前記第１コンデンサに並列に接続するコンデンサの容量が大きいほど、前記第２コンデンサに並列に接続するコンデンサの容量が大きくなるように、前記第２コンデンサに並列に接続するコンデンサの容量を変えることを特徴とする請求項１記載の発振回路。
【請求項３】
前記周波数調整回路部は、
前記第１コンデンサに並列に接続され、入力された制御信号に応じた容量をなす第１可変容量回路と、
前記第２コンデンサに並列に接続され、入力された制御信号に応じた容量をなす第２可変容量回路と、
前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて、前記第１可変容量回路及び第２可変容量回路の各容量の制御を行う容量制御回路と、
を備え、
前記容量制御回路は、前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて前記第１可変容量回路の容量を変え、該第１可変容量回路の容量に応じて前記第２可変容量回路の容量を変えることを特徴とする請求項２記載の発振回路。
【請求項４】
前記第１可変容量回路は、２のべき乗の系列を有する容量をなす複数のコンデンサを備え、前記容量制御回路からの制御信号に応じて該各コンデンサを選択的に前記第１コンデンサに並列に接続することを特徴とする請求項３記載の発振回路。
【請求項５】
前記第２可変容量回路は、２のべき乗の系列を有する容量をなす複数のコンデンサを備え、前記容量制御回路からの制御信号に応じて該各コンデンサを選択的に前記第２コンデンサに並列に接続することを特徴とする請求項３又は４記載の発振回路。
【請求項６】
前記第２可変容量回路は、前記第１可変容量回路が備える前記コンデンサの数よりも多い前記コンデンサを備えることを特徴とする請求項４又は５記載の発振回路。
【請求項７】
前記容量制御回路は、前記第１可変容量回路及び第２可変容量回路における各コンデンサを選択するためのデータが格納されるメモリ回路部を備え、該メモリ回路部は、前記発振回路部の発振周波数における所定の変動要因の状態を示す前記情報に応じて、格納されるデータが変わることを特徴とする請求項４、５又は６記載の発振回路。
【請求項８】
前記容量制御回路は、前記メモリ回路部に格納されたデータにおける１つ以上の所定のビットデータに応じて前記第１可変容量回路のコンデンサを選択して前記第１コンデンサに並列に接続すると共に前記第２可変容量回路のコンデンサを選択し、該第２可変容量回路の選択されたコンデンサの内、前記データの残りのビットデータに応じて選択したコンデンサを前記第２コンデンサに並列に接続することを特徴とする請求項７記載の発振回路。
【請求項９】
前記発振回路部の発振周波数における所定の変動要因の状態は、前記発振回路部の周囲温度であることを特徴とする請求項１、２、３、４、５、６、７又は８記載の発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２８２９２（Ｐ２０１０−２８２９２Ａ）
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００８−１８４９１５（Ｐ２００８−１８４９１５）
【出願日】平成２０年７月１６日（２００８．７．１６）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成２０年７月１６日（２００８．７．１６）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
[ Back to top ]